JPH0695610B2 - バイアス電圧発生回路及びその方法 - Google Patents
バイアス電圧発生回路及びその方法Info
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- JPH0695610B2 JPH0695610B2 JP1290961A JP29096189A JPH0695610B2 JP H0695610 B2 JPH0695610 B2 JP H0695610B2 JP 1290961 A JP1290961 A JP 1290961A JP 29096189 A JP29096189 A JP 29096189A JP H0695610 B2 JPH0695610 B2 JP H0695610B2
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- H03F1/307—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in push-pull amplifiers
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3076—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、高制度バイアス電圧発生回路に関し、特に、
プッシュプル駆動回路、ダイヤモンド・フォロワ回路、
ある種のレベル・シフト回路、並びにある種のダイオー
ド・スイッチング回路にバイアスをかける際に有用な、
バイアス電圧発生回路に関する。
プッシュプル駆動回路、ダイヤモンド・フォロワ回路、
ある種のレベル・シフト回路、並びにある種のダイオー
ド・スイッチング回路にバイアスをかける際に有用な、
バイアス電圧発生回路に関する。
（従来の技術及び発明が解決しようとする課題） NPNプルアップ・トランジスタとPNPプルダウン・トラン
ジスタとを含み、それらの各々のエミッタが同一の出力
導体に接続されているプッシュプル駆動回路に対して、
バイアスをかけるための多種多様な回路が公知となって
いる。その種のバイアス回路のうちの１つが第2A図に示
されており、この回路においては、ダイオード接続され
たPNPトランジスタ43が、ダイオード接続されたNPNトラ
ンジスタ44に直列に接続されている。この直列に接続さ
れたトランジスタの対が、NPNプルアップ・トランジス
タ12のベースとPNPプルダウン・トランジスタ13のベー
スとの間に接続されている。電流源42を流れる電流は、
トランジスタ43と44の双方を通って流れ、それによって
導体５と導体６との間にVBE（43）とVBE（44）とを加え
た電圧に等しい電圧Vbを発生させ、そしてそれらの導体
５と導体６とが、NPNトランジスタ12のベースとPNPトラ
ンジスタ13のベースとに接続されているのである。入力
電圧VINは、導体６へ供給されるようになっている。こ
の第2A図の従来技術に係る回路においては、ダイオード
接続されたトランジスタがコレクタ−ベース電圧がゼロ
の状態で動作する必要がある。同回路が線形動作を行な
うためには、内部コレクタ−ベース接合が、実質的に順
方向バイアスされた状態とならないようにすることが、
本質的に重要である。そのためには内部コレクタ抵抗が
小さくなければならず、更にそのためには、エミッタ面
積とコレクタ接点面積とを比較的大きなものとすること
によって、順方向ベース−コレクタ内部バイアス電圧
が、約200ミリボルトを超えないようにする必要があ
る。コレクタ−ベース接合に内部順方向バイアスがかか
った状態になると、更にコレクタ−ベース接合容量も増
大し、これは回路の帯域幅の劣化の要因となる。
ジスタとを含み、それらの各々のエミッタが同一の出力
導体に接続されているプッシュプル駆動回路に対して、
バイアスをかけるための多種多様な回路が公知となって
いる。その種のバイアス回路のうちの１つが第2A図に示
されており、この回路においては、ダイオード接続され
たPNPトランジスタ43が、ダイオード接続されたNPNトラ
ンジスタ44に直列に接続されている。この直列に接続さ
れたトランジスタの対が、NPNプルアップ・トランジス
タ12のベースとPNPプルダウン・トランジスタ13のベー
スとの間に接続されている。電流源42を流れる電流は、
トランジスタ43と44の双方を通って流れ、それによって
導体５と導体６との間にVBE（43）とVBE（44）とを加え
た電圧に等しい電圧Vbを発生させ、そしてそれらの導体
５と導体６とが、NPNトランジスタ12のベースとPNPトラ
ンジスタ13のベースとに接続されているのである。入力
電圧VINは、導体６へ供給されるようになっている。こ
の第2A図の従来技術に係る回路においては、ダイオード
接続されたトランジスタがコレクタ−ベース電圧がゼロ
の状態で動作する必要がある。同回路が線形動作を行な
うためには、内部コレクタ−ベース接合が、実質的に順
方向バイアスされた状態とならないようにすることが、
本質的に重要である。そのためには内部コレクタ抵抗が
小さくなければならず、更にそのためには、エミッタ面
積とコレクタ接点面積とを比較的大きなものとすること
によって、順方向ベース−コレクタ内部バイアス電圧
が、約200ミリボルトを超えないようにする必要があ
る。コレクタ−ベース接合に内部順方向バイアスがかか
った状態になると、更にコレクタ−ベース接合容量も増
大し、これは回路の帯域幅の劣化の要因となる。
第2B図は、PNPプルダウン・トランジスタ13のベースを
駆動するNPNソース・フォロワ52と、NPNプルアップ・ト
ランジスタ12のベースを駆動するPNPソース・フォロワ5
4とを用いた、別の公知の方式を示している。この第2B
図においては、NPNソース・フォロワ52の出力電圧とPNP
ソース・フォロワ54の出力電圧との差によって電圧Vdが
発生されるようになっており、この電圧VdはVBE（54）
とVBE（52）とを加えた電圧に等しく、この電圧がトラ
ンジスタ12と13をバイアスするようになっている。この
回路は望ましいと言える以上の電力を消費するものであ
り、その原因は、２つのソース・フォロワのために個々
に電流源Ｉを必要とすることにある。
駆動するNPNソース・フォロワ52と、NPNプルアップ・ト
ランジスタ12のベースを駆動するPNPソース・フォロワ5
4とを用いた、別の公知の方式を示している。この第2B
図においては、NPNソース・フォロワ52の出力電圧とPNP
ソース・フォロワ54の出力電圧との差によって電圧Vdが
発生されるようになっており、この電圧VdはVBE（54）
とVBE（52）とを加えた電圧に等しく、この電圧がトラ
ンジスタ12と13をバイアスするようになっている。この
回路は望ましいと言える以上の電力を消費するものであ
り、その原因は、２つのソース・フォロワのために個々
に電流源Ｉを必要とすることにある。
第2C図は、いわゆる「VBEマルチプライヤ」を、NPNプル
アップ・トランジスタ12のベースとPNPプルダウン・ト
ランジスタ13のベースとの間に接続されるバイアス回路
として用いることを開示している。このVBEマルチプラ
イヤ回路が導体５と導体６との間に電圧VCを発生し、こ
の発生される電圧は、NPNトランジスタ62のVBE電圧を抵
抗器64及び65の抵抗値Ｒの関数である量で乗じたものに
等しい。しかしながら、このVBEマルチプライヤ回路
は、バイアス電流を高精度で制御することはできず、そ
の原因は、このVBEマルチプライヤのトランジスタを流
れるその電流が、このVBEマルチプライヤのトランジス
タ62のベース−エミッタ電圧と、２つの抵抗器64及び65
の抵抗値との、両方に支配されていることにある。
アップ・トランジスタ12のベースとPNPプルダウン・ト
ランジスタ13のベースとの間に接続されるバイアス回路
として用いることを開示している。このVBEマルチプラ
イヤ回路が導体５と導体６との間に電圧VCを発生し、こ
の発生される電圧は、NPNトランジスタ62のVBE電圧を抵
抗器64及び65の抵抗値Ｒの関数である量で乗じたものに
等しい。しかしながら、このVBEマルチプライヤ回路
は、バイアス電流を高精度で制御することはできず、そ
の原因は、このVBEマルチプライヤのトランジスタを流
れるその電流が、このVBEマルチプライヤのトランジス
タ62のベース−エミッタ電圧と、２つの抵抗器64及び65
の抵抗値との、両方に支配されていることにある。
米国特許第4317081号（Kobayashi）は、PNPトランジス
タQ9のベースがNPNトランジスタQ10のベースに接続され
ている、シングルエンデッド・プッシュプル電力増幅器
を開示している。トランジスタQ9のエミッタはトランジ
スタQ10のコレクタに接続されており、トランジスタQ10
のエミッタはトランジスタQ9NOコレクタに接続されてい
る。抵抗器R5がトランジスタQ9のベースとエミッタとの
間に接続されており、抵抗器R6がトランジスタQ10のベ
ースとエミッタとの間に接続されている。この回路は、
バイアス回路12と相補形プッシュプル出力回路Q7、Q8と
の間に用いられて、出力トランジスタQ7、Q8に蓄積され
た電荷を放電することによって高周波性能を向上させる
ものである。バイアス回路12は、バイアス電圧を、プッ
シュプル出力回路のトランジスタQ7、Q8の夫々のベース
に供給すると共に、２つの抵抗器R5とR6並びにトランジ
スタQ9とQ10の両側にも供給するようになている。この
回路の持つ欠点は、抵抗器R5とR6が広いチップ面積を必
要とすること、それに、それらの抵抗器の抵抗値が、ト
ランジスタQ9及びQ10のVBE電圧以外の、様々な製造パラ
メータによって支配されるものであることにある。従っ
て、それらの抵抗器の抵抗値が均衡していなければ、そ
の結果２つのトランジスタを流れる電流は大きく異なっ
たものとなり、この回路により発生されるバイアス電圧
に、かなりの大きさの、望ましくない、製造過程に影響
される変動が発生することになる。
タQ9のベースがNPNトランジスタQ10のベースに接続され
ている、シングルエンデッド・プッシュプル電力増幅器
を開示している。トランジスタQ9のエミッタはトランジ
スタQ10のコレクタに接続されており、トランジスタQ10
のエミッタはトランジスタQ9NOコレクタに接続されてい
る。抵抗器R5がトランジスタQ9のベースとエミッタとの
間に接続されており、抵抗器R6がトランジスタQ10のベ
ースとエミッタとの間に接続されている。この回路は、
バイアス回路12と相補形プッシュプル出力回路Q7、Q8と
の間に用いられて、出力トランジスタQ7、Q8に蓄積され
た電荷を放電することによって高周波性能を向上させる
ものである。バイアス回路12は、バイアス電圧を、プッ
シュプル出力回路のトランジスタQ7、Q8の夫々のベース
に供給すると共に、２つの抵抗器R5とR6並びにトランジ
スタQ9とQ10の両側にも供給するようになている。この
回路の持つ欠点は、抵抗器R5とR6が広いチップ面積を必
要とすること、それに、それらの抵抗器の抵抗値が、ト
ランジスタQ9及びQ10のVBE電圧以外の、様々な製造パラ
メータによって支配されるものであることにある。従っ
て、それらの抵抗器の抵抗値が均衡していなければ、そ
の結果２つのトランジスタを流れる電流は大きく異なっ
たものとなり、この回路により発生されるバイアス電圧
に、かなりの大きさの、望ましくない、製造過程に影響
される変動が発生することになる。
従って本発明の目的は、PNP型のVBE電圧とNPN型のVBE電
圧との和に等しい電圧を発生するバイアス回路であっ
て、極めて僅かな半導体チップ面積しか使用せず、極め
て容量が小さく、タイナミック・インピーダンスが低
く、かも抵抗値の変動に影響されない、バイアス回路を
提供することにある。
圧との和に等しい電圧を発生するバイアス回路であっ
て、極めて僅かな半導体チップ面積しか使用せず、極め
て容量が小さく、タイナミック・インピーダンスが低
く、かも抵抗値の変動に影響されない、バイアス回路を
提供することにある。
本発明の別の目的は、相補形プッシュプル出力トランジ
スタ段に製造過程の影響を受けないバイアス電流を発生
させるのに有用な、改良された回路を提供することにあ
る。
スタ段に製造過程の影響を受けないバイアス電流を発生
させるのに有用な、改良された回路を提供することにあ
る。
（課題を解決するための手段） 要約して、且つその一実施例に即して説明するならば、
本発明は、そのエミッタが第１端子に接続され、コレク
タが第２端子に接続されたNPNトランジスタと、そのエ
ミッタが前記第２端子に接続され、ベースが前記NPNト
ランジスタのベースにのみ接続され、コレクタが前記第
１端子に接続されたPNPトランジスタとを含んでいる、
基準電圧を発生するための回路を抵抗するものである。
前記第１端子と前記第２端子との一方には電流源が接続
されており、この電流源が流す電流は、前記PNPトラン
ジスタを流れる電流と、前記NPNトランジスタを流れる
別の電流とに、分かれて流れるようになっている。この
回路は、第１のVBE電圧と第２のVBE電圧との和に等しい
基準電圧を発生し、この電圧は前記PNPトランジスタの
飽和電流並びに前記NPNトランジスタの飽和電流の変動
に対して、高精度で追従するものである。この回路は、
各々のエミッタが共通の１つの出力端子に接続れている
NPNプルアップ・トランジスタとPNPプルダウン・トラン
ジスタの夫々のベースの間に、２つのVBEから成るバイ
アス電圧（２VBE電圧）を発生させるのに有用なもので
ある。この回路は、前記NPNプルアップ・トランジスタ
と前記PNPプルダウン・トランジスタに、前記PNPトラン
ジスタの飽和電流並びに前記NPNトランジスタの飽和電
流の変動から実質的に影響を受けることのない、一定の
静止バイアス電流を発生させるものである。こうして発
生される２VBE電圧はまた、ダイナミック・インピーダ
ンスが低いことと容量が極めて小さいことが要求され
る、ある種のレベル・シフトの用途にも、有用なものと
なり得るものである。
本発明は、そのエミッタが第１端子に接続され、コレク
タが第２端子に接続されたNPNトランジスタと、そのエ
ミッタが前記第２端子に接続され、ベースが前記NPNト
ランジスタのベースにのみ接続され、コレクタが前記第
１端子に接続されたPNPトランジスタとを含んでいる、
基準電圧を発生するための回路を抵抗するものである。
前記第１端子と前記第２端子との一方には電流源が接続
されており、この電流源が流す電流は、前記PNPトラン
ジスタを流れる電流と、前記NPNトランジスタを流れる
別の電流とに、分かれて流れるようになっている。この
回路は、第１のVBE電圧と第２のVBE電圧との和に等しい
基準電圧を発生し、この電圧は前記PNPトランジスタの
飽和電流並びに前記NPNトランジスタの飽和電流の変動
に対して、高精度で追従するものである。この回路は、
各々のエミッタが共通の１つの出力端子に接続れている
NPNプルアップ・トランジスタとPNPプルダウン・トラン
ジスタの夫々のベースの間に、２つのVBEから成るバイ
アス電圧（２VBE電圧）を発生させるのに有用なもので
ある。この回路は、前記NPNプルアップ・トランジスタ
と前記PNPプルダウン・トランジスタに、前記PNPトラン
ジスタの飽和電流並びに前記NPNトランジスタの飽和電
流の変動から実質的に影響を受けることのない、一定の
静止バイアス電流を発生させるものである。こうして発
生される２VBE電圧はまた、ダイナミック・インピーダ
ンスが低いことと容量が極めて小さいことが要求され
る、ある種のレベル・シフトの用途にも、有用なものと
なり得るものである。
（実施例） 第1A図には、本発明の基準電圧回路の１つの基本的構成
が引用符号１で示されている。この基本的構成は、＋VS
と導体５との間に接続された、電流Ｉを発生する電流源
７を含んでいる。PNPトランジスタ３は、そのエミッタ
が導体５に接続され、コレクタが導体６に接続されてい
る。NPNトランジスタ４は、そのコレクタが導体５に接
続され、ベースがトランジスタ３のベースに接続され、
エミッタが導体６に接続されている。電流Ｉが導体５に
流れ込んでいるときには、この電流はトランジスタ３と
４との間で分割されており、それによって、VBE3並びに
VBE4に等しい電圧Vaを発生している。ここで、VBE3はPN
Pトランジスタ３のベース−エミッタ電圧の大きさであ
り、またVBE4はNPNトランジスタ４のベース−エミッタ
電圧の大きさである。
が引用符号１で示されている。この基本的構成は、＋VS
と導体５との間に接続された、電流Ｉを発生する電流源
７を含んでいる。PNPトランジスタ３は、そのエミッタ
が導体５に接続され、コレクタが導体６に接続されてい
る。NPNトランジスタ４は、そのコレクタが導体５に接
続され、ベースがトランジスタ３のベースに接続され、
エミッタが導体６に接続されている。電流Ｉが導体５に
流れ込んでいるときには、この電流はトランジスタ３と
４との間で分割されており、それによって、VBE3並びに
VBE4に等しい電圧Vaを発生している。ここで、VBE3はPN
Pトランジスタ３のベース−エミッタ電圧の大きさであ
り、またVBE4はNPNトランジスタ４のベース−エミッタ
電圧の大きさである。
第1B図において、本発明の基準電圧回路の別構成1Aは、
−VSボルトの電位を持つ負電源電圧導体との間に、電流
源7Aが接続されていることを除けば、第1A図の構成と同
一である。回路１と回路1Aとのいずれにおいても、電流
源回路７ないし7Aは公知の適当ないかなる種類の電流源
回路であっても良く、更には１つの抵抗器であっても良
い。両方の回路１及び1Aの、先に言及した米国特許第43
17081号の回路との相違は、トランジスタ３及び４の夫
々のベースと導体５及び６との間の夫々の抵抗器を排除
してあること、並びに、パラレルに接続されたトランジ
スタ３及び４に対して、それらの両側に亙ってバイアス
電圧回路を設けることに替えて、それらに直列に電流源
を接続したことにある。
−VSボルトの電位を持つ負電源電圧導体との間に、電流
源7Aが接続されていることを除けば、第1A図の構成と同
一である。回路１と回路1Aとのいずれにおいても、電流
源回路７ないし7Aは公知の適当ないかなる種類の電流源
回路であっても良く、更には１つの抵抗器であっても良
い。両方の回路１及び1Aの、先に言及した米国特許第43
17081号の回路との相違は、トランジスタ３及び４の夫
々のベースと導体５及び６との間の夫々の抵抗器を排除
してあること、並びに、パラレルに接続されたトランジ
スタ３及び４に対して、それらの両側に亙ってバイアス
電圧回路を設けることに替えて、それらに直列に電流源
を接続したことにある。
第1A図の回路と第1B図の回路とのいずれかにおいても、
Vaは次の式により与えられることが分る。
Vaは次の式により与えられることが分る。
ここで、VTHは（kT）/qに等しい。式（１）は次式のよ
うに変形することができる。
うに変形することができる。
式（１）と式（２）とにおいて、Inは電流ＩのうちのNP
Nトランジスタ４を流れる部分であり、またIpはPNPトラ
ンジスタ３を流れる電流である。IsnはNPNトランジスタ
４の飽和電流であり、またIspはPNPトランジスタ３の飽
和電流である。
Nトランジスタ４を流れる部分であり、またIpはPNPトラ
ンジスタ３を流れる電流である。IsnはNPNトランジスタ
４の飽和電流であり、またIspはPNPトランジスタ３の飽
和電流である。
第2A図の、電流源42、ダイオード接続れたトランジスタ
43、及びダイオード接続されたトランジスタ44を含んで
いる。先行技術に係る電圧基準回路のVbを表わす式は、
次の式で与えられる。
43、及びダイオード接続されたトランジスタ44を含んで
いる。先行技術に係る電圧基準回路のVbを表わす式は、
次の式で与えられる。
VbとVaとを比較するに際して、簡単にするために、第1A
図の回路と第1B図の回路においては、電流ＩがPNPトラ
ンジスタ３とNPNトランジスタ４との間で等分に分割さ
れるものと仮定すれば良い。そのように仮定すれば、そ
れによってVaを表わす次の式が導かれる。
図の回路と第1B図の回路においては、電流ＩがPNPトラ
ンジスタ３とNPNトランジスタ４との間で等分に分割さ
れるものと仮定すれば良い。そのように仮定すれば、そ
れによってVaを表わす次の式が導かれる。
従って、VaとVbとが等しい場合には、第1A図並びに第1B
図の、PNPトランジスタ３とNPNトランジスタ４との各々
を流れる電流は、第2A図のダイオード接続されたトラン
ジスタ43及び44を流れる電流の半分で良いことが分る。
第1A図と第2A図とで電流Ｉが同一の値であるとすれば、
また更に、VaとVbとが同一の値であるとすれば、第1A図
のトランジスタ３と４のエミッタ面積は（従って逆方向
飽和電流は）、第2A図の夫々トランジスタ43と44のエミ
ッタ面積の半分で良いことになる。この結果、集積回路
チップの面積を大幅に節約することが可能になってい
る。Vaという値を発生させるために必要とされるPNPト
ランジスタ３並びにNPNトランジスタ４の大きさがその
ように縮小されたならば、その結果、コレクタ−ベース
間容量も２分の１に低減される。それによって、回路の
帯域幅を大幅に拡大することが可能となる。
図の、PNPトランジスタ３とNPNトランジスタ４との各々
を流れる電流は、第2A図のダイオード接続されたトラン
ジスタ43及び44を流れる電流の半分で良いことが分る。
第1A図と第2A図とで電流Ｉが同一の値であるとすれば、
また更に、VaとVbとが同一の値であるとすれば、第1A図
のトランジスタ３と４のエミッタ面積は（従って逆方向
飽和電流は）、第2A図の夫々トランジスタ43と44のエミ
ッタ面積の半分で良いことになる。この結果、集積回路
チップの面積を大幅に節約することが可能になってい
る。Vaという値を発生させるために必要とされるPNPト
ランジスタ３並びにNPNトランジスタ４の大きさがその
ように縮小されたならば、その結果、コレクタ−ベース
間容量も２分の１に低減される。それによって、回路の
帯域幅を大幅に拡大することが可能となる。
第1A図及び第1B図の回路の、第2A図のバイアス回路43、
44との比較におけるその他の利点について説明すると、
後者の回路においてはダイオード接続された夫々のトラ
ンジスタのコレクタとベースとがまとめて接続されてし
まっているということが挙げられる。従ってコレクタ−
ベース接合容量が最大の値となっているが、一方これに
対して第1A図及び第1B図のバイアス回路では、コレクタ
−ベース接合には約0.7ボルトの逆方向バイアスがかか
っており、それによってコレクタ−ベース接合容量が大
幅に低減されている。更にそれによって、第2A図の回路
と比べて動的回路性能が大幅に改善されている。更に第
2A図の回路においては、電流Ｉの所与の値に対して、ト
ランジスタ43及び44にその電流Ｉが流れる際に、それら
のダイオード接続されたトランジスタ43及び44のコレク
タ−ベース接合に内部順方向バイアスがかかることを防
止するために、それらのトランジスタ43及び44の内部コ
レクタ抵抗が充分に小さくなるようにそれらのトランジ
スタを充分に大きなものとしておく必要がある。もしコ
レクタ−ベース接合が順方向バイアスされた状態となっ
たならば、ベース領域に多量の電荷が蓄積され、それに
よって動的特性の甚だしい劣化がもたらされることにな
る。更には、ダイオード接続されたトランジスタ43ない
し44の内部コレクタ−ベース接合の順方向バイアスが約
200ミリボルト以上の増大したならば、電圧Vbは適正な
値を保ことができず、その結果、NPNプルアップ・トラ
ンジスタ12並びにPNPプルダウン・トランジスタ13のバ
イアス電流も適正な値を保てないことになる。斯かるう
状況は、結果として出力電圧VOUT望ましからぬ歪を生じ
させる。第2A図の回路が用いられている場合に以上の諸
問題を回避するためには、トランジスタ43及び44の、エ
ミッタ面積とコレクタ接点面積との双方を大幅に拡大し
なければならず、それがチップの寸法を更に増大させ、
また動的特性を更に劣化させることになる。
44との比較におけるその他の利点について説明すると、
後者の回路においてはダイオード接続された夫々のトラ
ンジスタのコレクタとベースとがまとめて接続されてし
まっているということが挙げられる。従ってコレクタ−
ベース接合容量が最大の値となっているが、一方これに
対して第1A図及び第1B図のバイアス回路では、コレクタ
−ベース接合には約0.7ボルトの逆方向バイアスがかか
っており、それによってコレクタ−ベース接合容量が大
幅に低減されている。更にそれによって、第2A図の回路
と比べて動的回路性能が大幅に改善されている。更に第
2A図の回路においては、電流Ｉの所与の値に対して、ト
ランジスタ43及び44にその電流Ｉが流れる際に、それら
のダイオード接続されたトランジスタ43及び44のコレク
タ−ベース接合に内部順方向バイアスがかかることを防
止するために、それらのトランジスタ43及び44の内部コ
レクタ抵抗が充分に小さくなるようにそれらのトランジ
スタを充分に大きなものとしておく必要がある。もしコ
レクタ−ベース接合が順方向バイアスされた状態となっ
たならば、ベース領域に多量の電荷が蓄積され、それに
よって動的特性の甚だしい劣化がもたらされることにな
る。更には、ダイオード接続されたトランジスタ43ない
し44の内部コレクタ−ベース接合の順方向バイアスが約
200ミリボルト以上の増大したならば、電圧Vbは適正な
値を保ことができず、その結果、NPNプルアップ・トラ
ンジスタ12並びにPNPプルダウン・トランジスタ13のバ
イアス電流も適正な値を保てないことになる。斯かるう
状況は、結果として出力電圧VOUT望ましからぬ歪を生じ
させる。第2A図の回路が用いられている場合に以上の諸
問題を回避するためには、トランジスタ43及び44の、エ
ミッタ面積とコレクタ接点面積との双方を大幅に拡大し
なければならず、それがチップの寸法を更に増大させ、
また動的特性を更に劣化させることになる。
第３図について説明すると、同図には、第1B図の回路
の、導体５をNPNプルアップ・トランジスタ12のベース
に接続し、導体６をPNPプルダウン・トランジスタ13の
ベースに接続したものが示されている。トランジスタ13
のコレクタは−VEEに接続されており、また電流源7Aが
導体６と−VEEとの間に接続れている。プルアップ・ト
ランジスタ12のコレクタは＋VCCに接続されている。エ
ミッタ・フォロワNPNトランジスタ11はそのベースが導
体８を介してVINに接続されており、また、エミッタが
導体５に接続され、コレクタが＋VCCに接続されてい
る。
の、導体５をNPNプルアップ・トランジスタ12のベース
に接続し、導体６をPNPプルダウン・トランジスタ13の
ベースに接続したものが示されている。トランジスタ13
のコレクタは−VEEに接続されており、また電流源7Aが
導体６と−VEEとの間に接続れている。プルアップ・ト
ランジスタ12のコレクタは＋VCCに接続されている。エ
ミッタ・フォロワNPNトランジスタ11はそのベースが導
体８を介してVINに接続されており、また、エミッタが
導体５に接続され、コレクタが＋VCCに接続されてい
る。
第３図の回路では、出力トランジスタ12及び13のバイア
ス電流を所定の電流に維持するために、第2B図の回路の
ように電力を消費するエミッタ・フォロワを２つ必要と
することはなく、１つのエミッタ・フォロワが電力を消
費するだけである。（第2B図の回路においては、エミッ
タ・フォロワ・トランジスタ52及び54は、電流Ｉを同一
とした場合その物理的寸法が第３図のトランジスタ３及
び４の２倍でなければならないことに注意されたい。そ
のためにコレクタ−ベース間寄生容量が増大しており、
そのことが第2B図の回路の帯域幅に対する制約となって
いるのである）。
ス電流を所定の電流に維持するために、第2B図の回路の
ように電力を消費するエミッタ・フォロワを２つ必要と
することはなく、１つのエミッタ・フォロワが電力を消
費するだけである。（第2B図の回路においては、エミッ
タ・フォロワ・トランジスタ52及び54は、電流Ｉを同一
とした場合その物理的寸法が第３図のトランジスタ３及
び４の２倍でなければならないことに注意されたい。そ
のためにコレクタ−ベース間寄生容量が増大しており、
そのことが第2B図の回路の帯域幅に対する制約となって
いるのである）。
第３図の回路は、プッシュプルNPN/PNP出力段にバイア
スをかけるための非常に好適な方法を提供するものであ
る。なぜならば、出力トランジスタ12及び13にある値の
バイアス電流を発生させるために必要なトランジスタ３
及び４の物理的寸法は、同じ大きさの合計電流Ｉが流れ
るいかなる公知の先行技術のバイアス回路のものと比べ
ても、その半分で済むからである。更に第３図の回路
は、VINとVOUTとの間のバッファリング機能を、第2B図
の回路と同程度に効果的に、しかも僅か半分の電力消費
量と半分のコレクタ−ベース間寄生容量で果たすことが
できる。トランジスタ３及び４の飽和電流特性は、夫
々、出力トランジスタ12及び13の特性と性格に揃ったも
のとなる。従って、トランジスタ12と13を介して発生さ
れる静止バイアス電流を調整するために、抵抗器のレー
ザ・トリミング等の処理を必要とせず、なぜならば、NP
Nトランジスタ４と12との、また、PNPトランジスタ３と
13との、夫々の幾何学的諸元を性格に揃えないしは正確
な倍率関係とすることが、集積回路の設計のレイアウト
の段階で容易に行なえるからである。第３図のトランジ
スタ11は非常に小さなデバイスとすることができ、それ
によって、入力節点８における、非線形のコレクタ−ベ
ース間容量の影響を極めて小さくすることができる。
スをかけるための非常に好適な方法を提供するものであ
る。なぜならば、出力トランジスタ12及び13にある値の
バイアス電流を発生させるために必要なトランジスタ３
及び４の物理的寸法は、同じ大きさの合計電流Ｉが流れ
るいかなる公知の先行技術のバイアス回路のものと比べ
ても、その半分で済むからである。更に第３図の回路
は、VINとVOUTとの間のバッファリング機能を、第2B図
の回路と同程度に効果的に、しかも僅か半分の電力消費
量と半分のコレクタ−ベース間寄生容量で果たすことが
できる。トランジスタ３及び４の飽和電流特性は、夫
々、出力トランジスタ12及び13の特性と性格に揃ったも
のとなる。従って、トランジスタ12と13を介して発生さ
れる静止バイアス電流を調整するために、抵抗器のレー
ザ・トリミング等の処理を必要とせず、なぜならば、NP
Nトランジスタ４と12との、また、PNPトランジスタ３と
13との、夫々の幾何学的諸元を性格に揃えないしは正確
な倍率関係とすることが、集積回路の設計のレイアウト
の段階で容易に行なえるからである。第３図のトランジ
スタ11は非常に小さなデバイスとすることができ、それ
によって、入力節点８における、非線形のコレクタ−ベ
ース間容量の影響を極めて小さくすることができる。
エミッタ・フォロワ・トランジスタ11を省略する場合に
は、VINを導体５に印加するようにすれば良いことに注
意されたい。
は、VINを導体５に印加するようにすれば良いことに注
意されたい。
第2C図のVBEマルチプライヤ回路によって発生されるバ
イアス電圧VCを表わす式は、次の式で与えられる。
イアス電圧VCを表わす式は、次の式で与えられる。
ここで、IsnはNPNトランジスタ62の飽和電流である。
（第2A図〜第2C図においては、出力トランジスタ12及び
13のベース電流は無視し得ると仮定していることに注意
れたい）。
（第2A図〜第2C図においては、出力トランジスタ12及び
13のベース電流は無視し得ると仮定していることに注意
れたい）。
NPNトランジスタ62の電流は、このトランジスタ62のVBE
電圧と、抵抗器64及び65の抵抗値であるＲの値との両方
によって支配されるものであるから、VCを出力トランジ
スタ12及び13の特性に充分緊密に整合させて、レーザ・
トリミングやその他の抵抗器54及び／または抵抗器55の
抵抗値の調節工程を経ることなく出力トランジスタ12及
び13を流れる静止バイアス電流を所望の値にする、とい
うことは極めて困難である。
電圧と、抵抗器64及び65の抵抗値であるＲの値との両方
によって支配されるものであるから、VCを出力トランジ
スタ12及び13の特性に充分緊密に整合させて、レーザ・
トリミングやその他の抵抗器54及び／または抵抗器55の
抵抗値の調節工程を経ることなく出力トランジスタ12及
び13を流れる静止バイアス電流を所望の値にする、とい
うことは極めて困難である。
従って、容易に理解されるように、第1A図及び第1B図の
バイアス回路の、第2C図のVBEマルチプライヤ回路との
比較における重要な利点は、第1A図及び第1B図のバイア
ス回路は、そのような調整の工程ないしレーザ・トリミ
ングの工程を全く必要としないということであり、その
理由は、第1A図ないし第1B図の回路を用いてプッシュプ
ル出力回路12、13のバイアス電流を発生させる場合に
は、NPNプルアップ・トランジスタ12とNPNトランジスタ
４とを互いに揃え或いは倍率関係とし、また同様にPNP
プルダウン・トランジスタ13とPNPトランジスタ３とを
互いに揃え或いは倍率関係とすることによって、出力ト
ランジスタ12及び13を流れる静止バイアス電流を制御す
ることができるからである。
バイアス回路の、第2C図のVBEマルチプライヤ回路との
比較における重要な利点は、第1A図及び第1B図のバイア
ス回路は、そのような調整の工程ないしレーザ・トリミ
ングの工程を全く必要としないということであり、その
理由は、第1A図ないし第1B図の回路を用いてプッシュプ
ル出力回路12、13のバイアス電流を発生させる場合に
は、NPNプルアップ・トランジスタ12とNPNトランジスタ
４とを互いに揃え或いは倍率関係とし、また同様にPNP
プルダウン・トランジスタ13とPNPトランジスタ３とを
互いに揃え或いは倍率関係とすることによって、出力ト
ランジスタ12及び13を流れる静止バイアス電流を制御す
ることができるからである。
式（３）と式（４）とは、電流ＩがPNPトランジスタ３
とNPNトランジスタ４との間で等分に分割されるものと
仮定している。しかしながら、この仮定が有効でない場
合には、先に説明した形式のダイオード接続されたトラ
ンジスタを用いたバイアス回路に関しては、第5A図に示
す回路に基づいて性格な式を導出することができ、ま
た、本発明のバイアス回路に関しては、第5B図に基づい
て正確な式を導出することができる。第5A図の、ダイオ
ード接続されたPNPトランジスタ43とダイオード接続さ
れたNPNトランジスタ44とが直列に接続されているもの
については、電圧VAが次の式で与えられる。
とNPNトランジスタ４との間で等分に分割されるものと
仮定している。しかしながら、この仮定が有効でない場
合には、先に説明した形式のダイオード接続されたトラ
ンジスタを用いたバイアス回路に関しては、第5A図に示
す回路に基づいて性格な式を導出することができ、ま
た、本発明のバイアス回路に関しては、第5B図に基づい
て正確な式を導出することができる。第5A図の、ダイオ
ード接続されたPNPトランジスタ43とダイオード接続さ
れたNPNトランジスタ44とが直列に接続されているもの
については、電圧VAが次の式で与えられる。
第5B図については、VBが次の式のようになる。
夫々のベース電極は互いに他方のベース電極にのみ接続
されているため、夫々のベース電流は互いに等しく、従
って次のようになる。
されているため、夫々のベース電流は互いに等しく、従
って次のようになる。
（８） IBp＝IBn βｐとβｎとを、夫々、PNPトランジスタとNPNトランジ
スタの、ベース電流に対するコレクタ電流の比とすると
き、 であり、また、βｐとβｎとは１よりもはるかに大きい
ため、次の式が導かれる。
スタの、ベース電流に対するコレクタ電流の比とすると
き、 であり、また、βｐとβｎとは１よりもはるかに大きい
ため、次の式が導かれる。
そして、 第5B図から明らかなように、 （11） 2I＝IEp＋ICn＝IEn＋ICp である。また、ICnIEnであることから、 （12） 2IIEp＋IEn となる。式（10）からは、 が得られ、従って次式が得られる。
式（７）に、 を代入することにより次式が得られる。
式（13）からは、 が得られるため、このIEnの値を式（14）に代入するこ
とにより次式が導かれる。
とにより次式が導かれる。
従って、 βｎがｋβｐと等しいと置けば、式（16）は次式のよう
になる。
になる。
この式は次のように展開することができる。
ここで、Ｋはβｎとβｐとの間の比である。
ｋが１に等しい場合には、βｎとβｐとは互いに等し
く、式（18）の第２項はゼロとなる。しかしながら、β
ｎとβｐとが等しくない場合には、第２項がゼロに等し
くはない。一例として、βｐ＝50、且つ、βｎ＝500の
場合には、式（18）の第２項は室温において−28.5ミリ
ボルトになる。
く、式（18）の第２項はゼロとなる。しかしながら、β
ｎとβｐとが等しくない場合には、第２項がゼロに等し
くはない。一例として、βｐ＝50、且つ、βｎ＝500の
場合には、式（18）の第２項は室温において−28.5ミリ
ボルトになる。
第６図は第1A図及び第1B図の2VBE回路部分の変形構成を
示しており、この構成においては、NPNトランジスタ81
は、そのベースとコレクタとがトランジスタ３及び４の
夫々のベースに接続れており、またエミッタが導体５に
接続されている。NPNトランジスタ82はそのベースとコ
レクタとがトランジスタ３及び４の夫々のベースに接続
されており、またエミッタが導体６に接続されている。
第1A図及び第1B図と同様に、トランジスタ３のベース並
びにトランジスタ４のベースと、導体５と導体６とのい
ずれの間にも、抵抗器は接続されていない。トランジス
タ81のエミッタ面積、並びにトランジスタ82のエミッタ
面積はｘに等しい。トランジスタ３のエミッタ面積はMx
であり、またトランジスタ４のエミッタ面積はNxであ
る。
示しており、この構成においては、NPNトランジスタ81
は、そのベースとコレクタとがトランジスタ３及び４の
夫々のベースに接続れており、またエミッタが導体５に
接続されている。NPNトランジスタ82はそのベースとコ
レクタとがトランジスタ３及び４の夫々のベースに接続
されており、またエミッタが導体６に接続されている。
第1A図及び第1B図と同様に、トランジスタ３のベース並
びにトランジスタ４のベースと、導体５と導体６とのい
ずれの間にも、抵抗器は接続されていない。トランジス
タ81のエミッタ面積、並びにトランジスタ82のエミッタ
面積はｘに等しい。トランジスタ３のエミッタ面積はMx
であり、またトランジスタ４のエミッタ面積はNxであ
る。
トランジスタ81及び82は、電流I3及びI4を、βｎ及びβ
ｐからは独立させ、ＭとＮの夫々の値により支配される
ようにしていることが分る。このことを理解するために
は、トランジスタ81と３とが、I3とMI5とを等しくさせ
ている第１のカレント・ミラーを形成しており、またト
ランジスタ82と４とが、I4とNI5とを等しくさせている
第２のカレント・ミラーを形成していることに注目すれ
ば良い。
ｐからは独立させ、ＭとＮの夫々の値により支配される
ようにしていることが分る。このことを理解するために
は、トランジスタ81と３とが、I3とMI5とを等しくさせ
ている第１のカレント・ミラーを形成しており、またト
ランジスタ82と４とが、I4とNI5とを等しくさせている
第２のカレント・ミラーを形成していることに注目すれ
ば良い。
第４図は、ダイヤモンド・フォロワ回路の変形構成を示
しており、この構成においては、第1A図及び第1B図のバ
イアス回路を用いて、信号を搬送するトランジスタ22、
24、26及び29の各コレクタ−ベース電圧が確実に、均一
な一定の（即ちVINから独立している）電圧となるよう
にしている。これによって、このようにしなかったなら
ばコレクタ−ベース間容量の非線形性のために生じ得る
はずの歪を低減させている。第４図においては、バイア
ス回路１はその出力端子5Bが、NPNトランジスタ23及び2
5の夫々のベースに接続されており、それらのトランジ
スタ23及び25の夫々のコレクタは＋VCCに接続されてい
る。バイアス回路１の他方の出力端子6Bは、NPNトラン
ジスタ26のベースとPNPトランジスタ24のエミッタとに
接続されている。トランジスタ26のコレクタはトランジ
スタ25のエミッタに接続されている。トランジスタ26の
エミッタはVOUT導体27に接続されている。トランジスタ
23のエミッタはNPNトランジスタ22のコレクタに接続さ
れており、このトランジスタ22のベースはトランジスタ
24のベースとVIN導体21とに接続されている。このバイ
アス回路１は、トランジスタ23及び25の夫々のベースに
バイアス電圧を供給する2VBEレベル・シフタとして機能
するものであることが分る。トランジスタ22のエミッタ
は第1B図のバイアス回路1Aの導体5Aに接続されている。
この導体5Aは更に、PNPトランジスタ29のベースにも接
続されており、このトランジスタ29のエミッタはVOUT導
体27に、またコレクタはPNPトランジスタ30のエミッタ
に、夫々接続されている。バイアス回路1Aの他方の端子
6Aはトランジスタ30のベースに接続されており、このト
ランジスタ30のコレクタは−VEEに接続されている。こ
れによって、バイアス回路1Aは、トランジスタ28及び30
の夫々のベースにバイアス電圧を供給する２VBEレベル
・シフタとして機能するようになっている。この回路
は、トランジスタ26及び29のコレクタ−ベース電圧を一
定の電圧に保持し、従ってそれらのトランジスタのコレ
クタ−ベース接合容量の非線形性に起因する高周波歪を
回避するものである。
しており、この構成においては、第1A図及び第1B図のバ
イアス回路を用いて、信号を搬送するトランジスタ22、
24、26及び29の各コレクタ−ベース電圧が確実に、均一
な一定の（即ちVINから独立している）電圧となるよう
にしている。これによって、このようにしなかったなら
ばコレクタ−ベース間容量の非線形性のために生じ得る
はずの歪を低減させている。第４図においては、バイア
ス回路１はその出力端子5Bが、NPNトランジスタ23及び2
5の夫々のベースに接続されており、それらのトランジ
スタ23及び25の夫々のコレクタは＋VCCに接続されてい
る。バイアス回路１の他方の出力端子6Bは、NPNトラン
ジスタ26のベースとPNPトランジスタ24のエミッタとに
接続されている。トランジスタ26のコレクタはトランジ
スタ25のエミッタに接続されている。トランジスタ26の
エミッタはVOUT導体27に接続されている。トランジスタ
23のエミッタはNPNトランジスタ22のコレクタに接続さ
れており、このトランジスタ22のベースはトランジスタ
24のベースとVIN導体21とに接続されている。このバイ
アス回路１は、トランジスタ23及び25の夫々のベースに
バイアス電圧を供給する2VBEレベル・シフタとして機能
するものであることが分る。トランジスタ22のエミッタ
は第1B図のバイアス回路1Aの導体5Aに接続されている。
この導体5Aは更に、PNPトランジスタ29のベースにも接
続されており、このトランジスタ29のエミッタはVOUT導
体27に、またコレクタはPNPトランジスタ30のエミッタ
に、夫々接続されている。バイアス回路1Aの他方の端子
6Aはトランジスタ30のベースに接続されており、このト
ランジスタ30のコレクタは−VEEに接続されている。こ
れによって、バイアス回路1Aは、トランジスタ28及び30
の夫々のベースにバイアス電圧を供給する２VBEレベル
・シフタとして機能するようになっている。この回路
は、トランジスタ26及び29のコレクタ−ベース電圧を一
定の電圧に保持し、従ってそれらのトランジスタのコレ
クタ−ベース接合容量の非線形性に起因する高周波歪を
回避するものである。
第1A図は、本発明の電圧基準回路の一構成例の回路図で
ある。 第1B図は、本発明の基準電圧回路の別構成例の回路図で
ある。 第2A図〜第2C図は、先行技術に係る回路の回路図であ
る。 第３図は、第１図の電圧基準回路を用いた出力回路段の
回路図である。 第４図は、第1A図と第1B図の２つの基準電圧回路を用い
たダイヤモンド・フォロワ回路の回路図である。 第5A図と第5B図は、第１図の回路を解析し先行技術と比
較する上で有用な回路図である。 第６図は、本発明の更に別の実施例の回路図である。 尚、図中、 １、1A…基準電圧回路、 ３、3A、3B…第１トランジスタ、 ４、4A、4B…第２トランジスタ、 ５、5A、5B…第１端子、 ６、6A、6B…第２端子、 ７、7A…電流源、 12…NPNプルアップ・トランジスタ、 13…PNPプルダウン・トランジスタ、 14…出力端子。
ある。 第1B図は、本発明の基準電圧回路の別構成例の回路図で
ある。 第2A図〜第2C図は、先行技術に係る回路の回路図であ
る。 第３図は、第１図の電圧基準回路を用いた出力回路段の
回路図である。 第４図は、第1A図と第1B図の２つの基準電圧回路を用い
たダイヤモンド・フォロワ回路の回路図である。 第5A図と第5B図は、第１図の回路を解析し先行技術と比
較する上で有用な回路図である。 第６図は、本発明の更に別の実施例の回路図である。 尚、図中、 １、1A…基準電圧回路、 ３、3A、3B…第１トランジスタ、 ４、4A、4B…第２トランジスタ、 ５、5A、5B…第１端子、 ６、6A、6B…第２端子、 ７、7A…電流源、 12…NPNプルアップ・トランジスタ、 13…PNPプルダウン・トランジスタ、 14…出力端子。
Claims (8)
- 【請求項１】第１端子と第２端子との２つのみの端子を
有していて該第１端子と第２端子との間に基準電圧を発
生するための基準電圧発生回路であって、 ａ）前記第１端子に接続されたエミッタと、ベースと、
前記第２端子に接続されたコレクタとを有する第１トラ
ンジスタと、 ｂ）前記第２端子に接続されたエミッタと、前記第１ト
ランジスタの前記ベースに接続されたベースと、前記第
１端子に接続されたコレクタとを有する第２トランジス
タと、 ｃ）前記第１端子と前記第２端子との一方に接続され
た、前記第１トランジスタ中に第１電流を生成し前記第
２トランジスタ中に第２電流を生成するための電流源で
あって、これにより前記第１トランジスタのVBE電圧と
前記第２トランジスタのVBE電圧とが加算されて、前記
第１及び第２のトランジスタの前記VBE電圧の大きさの
和に等しい値の前記基準電圧を発生するようにする、前
記の電流源と、 を含んでいること、を特徴とする基準電圧発生回路。 - 【請求項２】前記第１トランジスタの前記ベースが前記
第２トランジスタの前記ベースにのみ接続されているこ
と、を特徴とする請求項１記載の回路。 - 【請求項３】前記第１トランジスタがNPNトランジスタ
であり、前記第２トランジスタがPNPトランジスタであ
ること、を特徴とする請求項１記載の回路。 - 【請求項４】前記第１トランジスタの幾何学的形状と前
記第２トランジスタの幾何学的形状とが、前記第１電流
が前記第２電流と実質的に等しくなるように選択されて
いること、を特徴とする請求項２記載の回路。 - 【請求項５】前記第１端子が、そのエミッタが第３端子
に接続されているPNPプルダウン・トランジスタのベー
スに接続されており、且つ、前記第２端子が、そのエミ
ッタが前記第３端子に接続されているPNPプルアップ・
トランジスタのベースに接続されていること、を特徴と
する請求項１記載の回路。 - 【請求項６】第１端子と第２端子との２つのみの端子を
有していて該第１端子と第２端子との間に基準電圧を発
生するための基準電圧発生回路であって、 ａ）前記第１端子に接続された第１電流搬送電極と、制
御電極と、前記第２端子に接続された第２電流搬送電極
とを有する、第１導電型の第１トランジスタと、 ｂ）前記第２端子に接続された第１電流搬送電極と、前
記第１トランジスタの前記制御電極に接続された制御電
極と、前記第１端子に接続された第２電流搬送電極とを
有する、第２導電型の第２トランジスタと、 ｃ）前記第１端子と前記第２端子との一方に接続され
た、前記第１トランジスタ中に第１電流を生成し前記第
２トランジスタ中に第２電流を生成するための電流源
と、 を含んでいること、を特徴とする基準電圧発生回路。 - 【請求項７】２つのみの端子を有する回路によって第１
端子と第２端子との間に基準電圧を発生するための基準
電圧発生方法であって、 ａ）PNPトランジスタのエミッタとNPNトランジスタのコ
レクタとに接続した前記第１端子へ、第１電流を流入さ
せるステップと、 ｂ）前記第１電流の第１部分を前記PNPトランジスタの
前記エミッタへ流入させることにより、該第１電流の該
第１部分に応答して該PNPトランジスタの前記エミッタ
とベースとの間に第１のVBE電圧を発生させるステップ
と、 ｃ）前記PNPトランジスタの前記ベースから流出するベ
ース電流をNPNトランジスタのベースへ流入させること
によって、該ベース電流に応答して該NPNトランジスタ
の該ベースとエミッタとの間に第２のVBE電圧を発生さ
せるようにし、それによって、前記第１電流の第２部分
を、前記第１端子から前記NPNトランジスタのコレクタ
へ流入させるようにするステップと、 ｄ）前記PNPトランジスタのコレクタ電流を前記第２端
子に流入させ、且つ、前記NPNトランジスタのエミッタ
電流を前記第２端子に流入させるステップと、 を含んでおり、 これにより、前記基準電圧が前記第１のVBE電圧と前記
第２のVBE電圧との和に等しくなるようにしたこと、を
特徴とする基準電圧発生方法。 - 【請求項８】前記第１端子を、そのエミッタが出力端子
に接続れたNPNプルアップ・トランジスタのベースに接
続し、且つ、前記第２端子を、そのエミッタが前記出力
端子に接続されたPNPプルダウン・トランジスタのベー
スに接続することによって、前記基準電圧を用いて、プ
ッシュプル・トランジスタ段に製造工程とは無関係な静
止バイアス電流を発生させるステップを含み、それによ
って、前記NPNプルアップ・トランジスタと前記PNPプル
ダウン・トランジスタを流れる静止バイアス電流が、製
造工程に起因するPNP飽和電流並びにNPN飽和電流の変動
によって実質的に影響されないようになっていること、
を特徴とする請求項７記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US269867 | 1988-11-10 | ||
| US07/269,867 US4945259A (en) | 1988-11-10 | 1988-11-10 | Bias voltage generator and method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02186706A JPH02186706A (ja) | 1990-07-23 |
| JPH0695610B2 true JPH0695610B2 (ja) | 1994-11-24 |
Family
ID=23028982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1290961A Expired - Lifetime JPH0695610B2 (ja) | 1988-11-10 | 1989-11-08 | バイアス電圧発生回路及びその方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4945259A (ja) |
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