JP2647014B2 - ＢｉＣＭＯＳ論理回路 - Google Patents

ＢｉＣＭＯＳ論理回路

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JP2647014B2
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    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にバイポーラトランジスタとＭＯＳトランジスタ
を同一半導体基板上に集積するいわゆるＢｉＣＭＯＳ技
術を用いた論理回路に関する。
【０００２】
【従来の技術】本出願人は特願平５−２３７６２０号明
細書で、ベース電位固定回路を付加したＢｉＣＭＯＳゲ
ート回路を提案した。図６にこのＢｉＣＭＯＳ論理ゲー
トでインバータを構成した回路図を示す。第一のバイポ
ーラトランジスタ（以下バイポーラと略称）５のコレク
タを高電位側電源線（以下ＶＣＣと記す）３に、エミッ
タを出力端子２に、ベースをＰチャンネルＭＯＳトラン
ジスタ（以下ＰＭＯＳと略称）７のドレイン及び、第一
のＮチャンネルＭＯＳトランジスタ８（以下ＮＭＯＳと
略称）８のドレインに接続、第二のバイポーラ６のコレ
クタを出力端子２に、エミッタを低電位側電源線（以下
ＧＮＤと記す）４に、ベースを第一のＮＭＯＳ８のソー
スに接続している。第二のＮＭＯＳ９のドレインを出力
端子２に、ソースを第二のバイポーラ６のベースに接続
している。ＰＭＯＳ７のゲート、第一のＮＭＯＳ８のゲ
ート、第二のＮＭＯＳ９のゲートが入力端子１に接続さ
れている。さらに、ベース電位クランプ回路を構成する
第一の抵抗１１をＶＣＣ３と第二のバイポーラ６のベー
ス間に、第二の抵抗１２を第三のバイポーラ１０のベー
スと第二のバイポーラ６のベースの間に接続、第三の抵
抗１３を第二のバイポーラ６のベースと、第三のバイポ
ーラ１０のコレクタの間に接続している。
【０００３】次にこのＢｉＣＭＯＳインバータの動作を
説明する。
【０００４】まず、入力レベルがローレベルからハイレ
ベルに移行する場合を考える。ＰＭＯＳ７、第一のＮＭ
ＯＳ８で構成されるインバータの出力電位、すなわち第
一のバイポーラ５のベース電位がＶＣＣレベルより下降
する。これにより、出力端子のレベルがベース電位から
ＶＦ下がったレベルを維持して下降する。同時に第一の
ＮＭＯＳ８が第二のバイポーラ６のベース電流を供給し
て第二のバイポーラ６をオンさせる。第二のバイポーラ
６のベース電位は後述するクランプ回路によってベース
・エミッタ順方向電圧（以下ＶＦと記す）に固定されて
いるので、第一のＮＭＯＳ８のドレイン電流は第二のバ
イポーラ６のベース寄生容量を充電する必要がなく、そ
のまま第二のバイポーラ６のベース電流として供給され
る。従って第二のバイポーラ６はすぐオンする。第一の
バイポーラ５のベース電位は、後に説明するクランプ回
路によってＶＦレベル以下には低下しない。出力端子２
に接続される負荷容量が大きい時には、第一のＮＭＯＳ
８による第二のバイポーラ６へのベース電流供給が不足
するため第二のバイポーラ６で十分負荷容量を引き抜け
ない。そこで、第二のＮＭＯＳ９で、出力がローレベル
になるまで第二のバイポーラ６へのベース電流供給を保
証するとともに、出力端子と、第二のＮＰＮバイポーラ
６のベースを接続する事によって、出力低電位がＧＮＤ
レベルまで低下し、第二のＮＰＮバイポーラが飽和する
事を防いでいる。前述の様に第二のバイポーラ６のベー
ス電位がＶＦレベルにクランプされている事により、ベ
ース寄生容量の充電が不必要であるため、第一のＮＭＯ
Ｓ８、第二のＮＭＯＳ９のゲート幅は非常に小さくて良
い。また、電源電圧が低下した場合にも第一、第二のＮ
ＭＯＳのオン電流低下による遅延時間の劣化を最小限に
くい止める事ができる。以上の動作により、出力端子ノ
ードはハイレベル（ＶＣＣ−ＶＦ）からローレベル（Ｖ
Ｆ）まで下降する。
【０００５】次に入力レベルがハイレベルからローレベ
ルに移行する過程を説明する。ＰＭＯＳ７、第一のＮＭ
ＯＳ８で構成されるインバータの出力電位、すなわち第
一のバイポーラ５のベース電位が上昇する。これによ
り、出力端子２のレベルがベース電位からＶＦ下がった
レベルを維持してベース電位の上昇速度と同じ速度で上
昇する。
【０００６】次にクランプ回路の動作を簡単に説明す
る。まず、クランプ電位を安定に設定するという第一の
作用について説明する。定常時に第三のバイポーラ１０
に流れる電流は第一の抵抗１１によって決まる。その電
流値は１００μＡ以下に設定する。この時第三のバイポ
ーラ１０のベース電流は数μＡであるから、第二の抵抗
（数ｋΩ以下）１２による電圧降下はｍＶオーダーと無
視できる。従って第二のバイポーラ６のベース電位は第
三のバイポーラ１０のベース電位と等しくなる。また、
入力がローからハイへ移行するとき、第一のＮＭＯＳ８
がオンするので、オフ状態にある第一のバイポーラ５の
ベース電位も、第三のバイポーラ１０のベース電位と等
しくクランプされる。次に第二のバイポーラ６のベース
電流を確保するため、クランプ回路自身に流れる電流を
制限するという第二の作用について説明する。第一のＮ
ＭＯＳ８、第二のＮＭＯＳ９がオンするとそのオン電流
は第三のバイポーラ１０、第二のバイポーラ６に分流す
るが、第二の抵抗１２、第３の抵抗１３が、第三のバイ
ポーラ１０への電流を制限する。
【０００７】
【発明が解決しようとする課題】この従来のＢｉＣＭＯ
Ｓ論理ゲート回路では、出力端子に接続された出力プル
ダウン用バイポーラがオンする時、そのベース電位はベ
ース電位クランプ回路によってＶＦ付近に固定されてい
るので、出力プルダウン用バイポーラの飽和動作による
動作速度劣化を避けるため出力端子の出力レベルをＧＮ
Ｄレベルまで低下させる事ができず、０．５Ｖ程度にす
る必要がある。また出力ハイレベルはＶＣＣ−ＶＦであ
るため、ＶＦ＝０．８ＶとするとＶＣＣが１．３Ｖにな
ると出力振幅が消滅する。次段がハイレベルとローレベ
ルを識別するのに必要な論理振幅を１Ｖとすると、ＶＣ
Ｃは２．３Ｖが下限であり、極低電圧動作ができない。
ＣＭＯＳの低電圧化にともなって、ＢｉＣＭＯＳ回路も
それに応じた低電圧化をする必要があるが、図６に示し
た回路では十分できないという問題がある。
【０００８】
【課題を解決するための手段】本発明のＢｉＣＭＯＳ論
理ゲート回路は、コレクタを出力端子に、エミッタをＧ
ＮＤに接続したＮＰＮバイポーラと、出力端子の電位の
反転信号を得るＣＭＯＳインバータと、ソースをＶＣＣ
に、ドレインを該ＮＰＮバイポーラのベースに、ゲート
を該ＣＭＯＳインバータの出力に接続した第一のＰＭＯ
Ｓと、ソースを第一のＶＣＣに、ゲートを該ＣＭＯＳイ
ンバータに接続した第二のＰＭＯＳと、該第二のＰＭＯ
Ｓのソースと、該ＮＰＮバイポーラのベースの間に直列
または並列に接続され、ゲートを１または複数の入力端
子に接続した１または複数のＮＭＯＳと、エミッタをＧ
ＮＤに接続した第二のＮＰＮバイポーラと、第一の端子
を第一のＮＰＮバイポーラのベースに、第二の端子を第
二のＮＰＮバイポーラのコレクタに接続した第一の抵抗
素子と、第一の端子を第一のＮＰＮバイポーラのベース
端子に、第二の端子を第二のＮＰＮバイポーラのベース
端子に接続した第二の抵抗素子と、ソースをＧＮＤに、
ドレイン端子を第二のＮＰＮバイポーラのベースに、ゲ
ートを該ＣＭＯＳインバータの出力に接続した第二のＮ
ＭＯＳを備える。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のインバータを示す回路図
である。コレクタ端子を高電位側電源であるＶＣＣ３
に、エミッタを出力端子２に接続した第一のＮＰＮバイ
ポーラ５と、コレクタを出力端子に、エミッタを低電位
側電源であるＧＮＤ４に接続した第二のＮＰＮバイポー
ラ６と、出力端子の電位の反転信号を得るＣＭＯＳイン
バータ１４と、ソースをＶＣＣ３に、ドレインを第一の
ＮＰＮバイポーラ５のベースに、ゲートを入力端子１に
接続した第一のＰＭＯＳ７と、ソースを第二のＮＰＮバ
イポーラ６のベースに、ゲートを入力端子１に、ドレイ
ンを第一のＮＰＮバイポーラ５のベースに接続した第一
のＮＭＯＳ８と、ソース端子をＶＣＣ１に、ドレイン端
子を第二のＮＰＮバイポーラ６のベースに、ゲートをＣ
ＭＯＳインバータ１４の出力に接続した第二のＰＭＯＳ
１５と、ソースをＶＣＣ３に、ゲートをＣＭＯＳインバ
ータ１４に接続した第三のＰＭＯＳ１７と、この第三の
ＰＭＯＳ１７のドレインと、第二のＮＰＮバイポーラ６
のベースの間に直列に接続され、ゲートを入力端子に接
続し、ドレインを第二のＰＭＯＳ１７のドレインに、ゲ
ートを入力端子に、ソースを第二のＮＰＮバイポーラ６
に接続した第二のＮＭＯＳ１６と、第一の端子を第二の
ＮＰＮバイポーラ６のベースに、第二の端子を第三のＮ
ＰＮバイポーラ１０のベースに接続した第一の抵抗素子
１８と、第一の端子を第二のＮＰＮバイポーラ６のベー
スに、第二の端子を第三のＮＰＮバイポーラ１０のコレ
クタに接続した第二の抵抗素子１９と、エミッタをＧＮ
Ｄ４に接続した第三のＮＰＮバイポーラ１０と、ソース
をＧＮＤ４に、ドレインを第二のＮＰＮバイポーラ６の
ベースに、ゲートをＣＭＯＳインバータ１４の出力に接
続した第三のＮＭＯＳ２０を備える。
【００１０】次に本発明の第一の実施例のＢｉＣＭＯＳ
インバータの動作を説明する。図２に本発明の第一の実
施例のＢｉＣＭＯＳインバータ内の各ノードの電位変化
を示す。まず、入力端子１の電位が高電位から低電位に
遷移する時の動作を説明する。この時、第一のＰＭＯＳ
７がオンし、同時に第一のＮＭＯＳ８がオフするため、
第一のＮＰＮバイポーラ５にベース電流が供給され第一
のＮＰＮ５バイポーラがオンし、出力端子２の電位が上
昇する。これにより、ＣＭＯＳインバータ１４が反転
し、低電位をノード２１に出力する。この信号によっ
て、第二、第三のＰＭＯＳ１５、１７がオンするが、第
二のＮＭＯＳ１６がオフしているため、ＶＣＣ３と第二
のＮＰＮバイポーラ６のベース間の電流パスは第二のＰ
ＭＯＳ１５のみとなる。また、第三のＮＭＯＳ２０はオ
フする。よって第二のＰＭＯＳ１５のオン電流が第三の
ＮＰＮバイポーラ１０のベース電流、コレクタ電流とし
て供給され、第二のＮＰＮバイポーラ６のベース電位は
第三のＮＰＮバイポーラ１０のベース電位と等しくな
る。この時の第二、第三のバイポーラ６、１０に流れる
電流はそれぞれ５０μＡ程度である。
【００１１】次に入力端子１の電位が低電位から高電位
へ遷移する時の動作について説明する。第一のＰＭＯＳ
７がオフし、同時に第一のＮＭＯＳ８がオンするため第
一のＮＰＮバイポーラ５はオフする。また、第二のＮＭ
ＯＳ１６がオンするため、第三のＰＭＯＳ１７との直列
パスが導通、第一のＮＭＯＳ８のオン電流とともに第二
のＮＰＮバイポーラ６のベース電位を引き上げるため、
第二のＮＰＮバイポーラ６がオンし、出力端子２の電位
をＧＮＤ電位まで引き下げ、一時的に第二のＮＰＮバイ
ポーラ６が飽和する。第二のＮＰＮバイポーラ６のベー
ス電位は予めＶＦ付近に充電されていたため、第二のＮ
ＰＮバイポーラ６のオン動作は非常に高速である。さ
て、出力端子２の電位が下降するとＣＭＯＳインバータ
１４の出力端子２１の電位が反転し高電位を出力するた
め、第二、第三のＰＭＯＳ１５、１７がオフし、第二の
ＮＰＮバイポーラ６のベース電流、第三のＮＰＮバイポ
ーラ１０へのコレクタ電流供給を絶つ。同時に第三のＮ
ＭＯＳ２０がオンし、第二、第三のＮＰＮバイポーラ
６、１０はオフする。従って第二のＮＰＮバイポーラ６
の飽和が解消される。このように、第二のＮＰＮバイポ
ーラ６のベース電位は、第二のＮＰＮバイポーラ６がオ
フからオンへ移行する時のみＶＦにクランプされ、出力
端子２の電位がＧＮＤ電位に低下した後はクランプ回路
の動作が停止し、第二のＮＰＮバイポーラの飽和が解除
されるため、高速動作はそのままに出力ダイナミックレ
ンジを拡大する事ができる。図６の例で比べれば０．５
Ｖ程度拡大できる。
【００１２】図３は本発明の第二の実施例を示す回路図
である。本発明では、第一の実施例の第一の抵抗素子、
第二の抵抗素子をＮＭＯＳのオン抵抗で実現したもので
ある。第一の抵抗素子１８、第二の抵抗素子１９の代わ
りに、第四のＮＭＯＳ２２のソースを第三のＮＰＮバイ
ポーラ１０のベースに、第五のＮＭＯＳ２３のソースを
第三のＮＰＮバイポーラ１０のコレクタに接続、第四、
第五のＮＭＯＳ２２、２３のドレインを第二のＮＰＮバ
イポーラ６のベースに接続、第四、第五のＮＭＯＳ２
２、２３のゲートをＶＣＣ３に接続している。効果、動
作は第一の実施例と全く同じであるが、本実施例では、
抵抗素子が必要ないので、集積度の向上、コストの低減
が計れる。
【００１３】第一、第二の実施例においては、ベース電
位クランプ回路を１個設けて第一のＮＰＮバイポーラ５
と、第二のＮＰＮバイポーラ６のベース電位をクランプ
しているが、図７に示すように、例えば第一のＮＰＮバ
イポーラ５のベースクランプ回路３０と、第二のＮＰＮ
バイポーラ６のベースクランプ回路をそれぞれ別個に設
けて、出力端子電位検出回路で動作のオン、オフを制御
するベースクランプ回路を、第二のＮＰＮバイポーラ６
用のベースクランプ回路のみにしても良い。第一のＮＰ
Ｎバイポーラ５のコレクタ端子は高電位側電源に接続さ
れており飽和動作の心配がないから、第一のＮＰＮバイ
ポーラ５のベース電位の最低電位を低電位側電源からＶ
Ｆだけ浮かす事により第一のＮＰＮバイポーラ５のオン
動作を速くする事ができる。このように、ベース電位ク
ランプ回路の個数と、出力電位検出回路の個数、及び組
み合わせは本発明の要旨を逸脱しない範囲で様々に変更
する事ができる。
【００１４】以上の実施例において、低電位を出力して
いる時、第一、第二のＮＰＮバイポーラと５、６が共に
オフするため、出力端子がハイインピーダンス状態とな
る。この状態を避けるためには、例えば第六のＮＭＯＳ
２４を出力端子２と、ＧＮＤ４間に接続、ゲートをＣＭ
ＯＳインバータ２１に接続すれば良い。
【００１５】本発明のＢｉＣＭＯＳゲート回路の動作原
理をインバータ論理について説明したが、さらに複雑な
論理を構成する事も従来通り可能である。例えば複数の
ＰＭＯＳを並列に、複数のＮＭＯＳを直列に接続したＮ
ＡＮＤゲートや、複数のＰＭＯＳを直列に、複数のＮＭ
ＯＳを並列に接続したＮＯＲゲートや、フリップフロッ
プ等に適用する事ができる。図４に２入力ＮＡＮＤ、図
５にフリップフロップを構成する回路例を挙げる。
【００１６】また、本発明を論旨の逸脱しない範囲で他
のＢｉＣＭＯＳ回路に適用する事ができる。例えば、第
一のＮＰＮトランジスタの代わりにＰＮＰトランジスタ
を使用したりする事が可能である。この場合、第一のＰ
ＭＯＳ７と第一のＮＭＯＳ８で構成されたインバータと
ＰＮＰトランジスタのベースの間にインバータ回路を挿
入する等の回路変更が必要である。
【００１７】従来ＢｉＣＭＯＳゲート回路では、電源電
圧が５Ｖであっても、第二のＮＭＯＳ１６のゲート幅と
して１０ミクロン以上を必要とし、電源電圧の低下に伴
って必要なゲート幅が拡大する一方であった。すなわち
ゲート長とゲート幅の比を１：１０程度以下にすると動
作速度が大きく劣化してしまう。これに対し、本発明で
は２．５Ｖ電源においても第二のＮＭＯＳ１６のゲート
幅は１ミクロンで良く、すなわちゲート長とゲート幅の
比を１：２．５と小さくしても動作速度の劣化がなく、
集積度の向上、消費電力の低減が計れる。またゲート幅
１μm というのは現時点で設計可能な最小寸法であり、
本発明ではここまで微細化しても動作速度の劣化がな
い。
【００１８】さらに、特開平３−２９５３１４号公報
「Ｂｉ−ＣＭＯＳ論理回路」や、ＩＥＤＭ９２、ｐｐ．
３９３〜３９８、“Ｗｈａｔ Ｃａｎ Ｒｅｐｌａｃｅ
ＢｉＣＭＯＳ ａｔ Ｌｏｗｅｒ Ｓｕｐｐｌｙ Ｖ
ｏｌｔａｇｅ Ｒｅｇｉｍｅ７”においてダイオードに
よるベース電位クランプ回路を付加したＢｉＣＭＯＳ論
理回路技術が開示されているが、ダイオードのインピー
ダンスはバイポーラトランジスタのベース端子のインピ
ーダンスに比較して極端に低いため、ベースを駆動する
ＭＯＳトランジスタの電流の大部分がダイオードに流れ
込んでしまい、本発明のような効果は得られない。
【００１９】
【発明の効果】以上説明したように本発明では、出力電
位引き下げ用のＮＰＮバイポーラトランジスタのベース
電位を、ベースエミッタ間順方向電圧付近に固定し、し
かもそのベース電位固定回路自身に流れる電流を制限す
る手段を備えたベース電位固定回路を備え、しかもその
機能の停止、再開を出力端子の電位を検出する回路で制
御し、出力端子の電位が高電位の時にのみベース電位固
定回路を動作させ、出力端子の電位が低電位の時にはベ
ース電位固定回路の動作を停止させる事によって出力電
位引き下げ用のＮＰＮバイポーラトランジスタのベース
電位をＧＮＤ電位に引き下げ、バイポーラトランジスタ
の飽和動作を回避、高速動作を保ったまま出力低電位を
ＧＮＤレベルにする事が可能になり、電源電圧２Ｖ以下
での動作が可能になる。従って本発明は、特願平５−２
３７６２０号明細書で開示したＢｉＣＭＯＳ論理回路
の、小入力容量、低消費電力、低電圧高速動作という特
徴をそのままに、２Ｖ以下の低電圧動作、高ノイズマー
ジン確保を可能にするという効果を有する。
【図面の簡単な説明】
【図１】本発明の実施例を説明する回路図である。
【図２】図１の実施例の動作を説明するタイミングチャ
ートである。
【図３】本発明の別の実施例を説明する回路図である。
【図４】本発明をインバータ以外の論理回路に適用した
実施例を説明する回路図である。
【図５】本発明をインバータ以外の論理回路に適用した
実施例を説明する回路図である。
【図６】特願平５−２３７６２０号明細書に記載した従
来のＢｉＣＭＯＳ論理回路を説明する回路図である。
【図７】第一のＮＰＮバイポーラにもベース電位クラン
プ回路を設けた実施例の回路図である。
【符号の説明】
１ 入力端子 ２ 出力端子 ３ 高電位側電源（ＶＣＣ） ４ 低電位側電源（ＧＮＤ） ５ 第一のＮＰＮバイポーラトランジスタ ６ 第二のＮＰＮバイポーラトランジスタ ７ 第一のＰチャンネルＭＯＳトランジスタ ８ 第一のＮチャンネルＭＯＳトランジスタ ９ 出力低電位固定用ＮチャンネルＭＯＳトランジスタ １０ 第三のＮＰＮバイポーラトランジスタ １８ 第一の抵抗 １９ 第二の抵抗 １３ 第三の抵抗 １４ 出力電位検出用ＣＭＯＳインバータ １５ 第二のＰチャンネルＭＯＳトランジスタ １６ 第一のＮチャンネルＭＯＳトランジスタ １７ 第三のＰチャンネルＭＯＳトランジスタ ２０ 第三のＮチャンネルＭＯＳトランジスタ ２１ 出力電位検出用ＣＭＯＳインバータの出力端子 ２２ 第四のＮチャンネルＭＯＳトランジスタ ２３ 第五のＮチャンネルＭＯＳトランジスタ ２４ 第六のＮチャンネルＭＯＳトランジスタ ３０ 第一のＮＰＮバイポーラトランジスタ用のベース
電位クランプ回路

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】２つのＮＰＮバイポーラトランジスタを、
    第一のＮＰＮバイポーラトランジスタのコレクタを高電
    位側電源に、エミッタを出力端子に、第二のＮＰＮバイ
    ポーラトランジスタのコレクタを出力端子に、エミッタ
    を低電位側電源に接続したプッシュプル型バッファと、
    第一のＮＰＮトランジスタのベースを駆動し入力電位が
    ハイレベルのときベースを電源から切り離すＭＯＳ回路
    と、第二のＮＰＮトランジスタのベースを駆動するため
    の複数のＭＯＳトランジスタとからなるバイポーラＣＭ
    ＯＳ論理回路であって、第一、第二のＮＰＮトランジス
    タのうち少なくとも片方のベース電位を、該低電位側電
    源電圧からベース・エミッタ間順方向電圧付近だけ上昇
    した電位以下に低下させないベース電位固定回路を少な
    くとも１個、さらに出力電位検出回路を少なくとも１個
    有し、しかも該ベース電位固定回路において、該第二の
    ＮＰＮトランジスタのベース端子と低電位側電源との間
    の電流経路のインピーダンスが、第一、第二のＮＰＮト
    ランジスタのベース端子の入力インピーダンスよりも高
    く、しかも、前記ベース電位固定回路は、前記出力電位
    検出回路によってその機能の停止、再開を制御される事
    を特徴としたバイポーラＣＭＯＳ論理回路。
  2. 【請求項２】プッシュプル型バッファのバイポーラトラ
    ンジスタのベース電位を、該低電位側電源電圧からベー
    ス・エミッタ間順方向電圧付近だけ上昇した電位以下に
    低下させないベース電位固定回路を１個有し、出力電位
    検出回路を有し、第二のＮＰＮバイポーラトランジスタ
    のベースに該ベース電位クランプ回路を直接接続、第一
    のＮＰＮバイポーラトランジスタのベースには、ＭＯＳ
    トランジスタを介して接続し、該ＭＯＳトランジスタの
    ゲート信号によって、第一のバイポーラトランジスタの
    ベースとの電気的接続、切り放しを行う事、しかも、該
    ベース電位固定回路は、該出力電位検出回路によってそ
    の機能の停止、再開を制御される事を特徴とした請求項
    １記載のＢｉＣＭＯＳ論理回路。
  3. 【請求項３】ソース端子を高電位側電源線に、ドレイン
    端子を第二のＮＰＮバイポーラトランジスタのベース
    に、ゲートをインバータ機能を有する出力電位検出回路
    の出力に接続した第一のＰチャンネルＭＯＳトランジス
    タ、ソース端子を第二のＮＰＮバイポーラトランジスタ
    のベースに、ドレインを第一のＰチャンネルＭＯＳトラ
    ンジスタのソースに、ゲートを入力端子に接続した第一
    のＮチャンネルＭＯＳトランジスタ、ソースを高電位側
    電源線に、ドレインを第二のＮＰＮバイポーラトランジ
    スタのベースに、ゲートを出力電位検出回路の出力に接
    続した第二のＰチャンネルＭＯＳトランジスタと、第一
    の端子を第二のＮＰＮバイポーラトランジスタのベース
    に、第二の端子を第三のＮＰＮバイポーラトランジスタ
    のベースに接続した第一の抵抗素子と、第一の端子を第
    二のＮＰＮバイポーラトランジスタのコレクタに、第二
    の端子を第三のＮＰＮバイポーラトランジスタのベース
    に接続した第二の抵抗素子と、エミッタを低電位側電源
    線に接続した該第三のＮＰＮバイポーラトランジスタを
    備え、ソース端子を低電位側電源線に、ドレイン端子を
    第二のＮＰＮバイポーラトランジスタのベースに、ゲー
    ト端子を出力電位検出回路の出力に接続した第二のＮチ
    ャンネルＭＯＳトランジスタを備えたことを特徴とした
    請求項１または２に記載のＢｉＣＭＯＳ論理回路。
  4. 【請求項４】出力端子にドレインを、低電位側電源線に
    ソースを、出力電位検出回路の出力にゲートを接続した
    第三のＮチャンネルＭＯＳトランジスタを備える請求項
    ３に記載のＢｉＣＭＯＳ論理回路。
  5. 【請求項５】出力電位検出回路がＣＭＯＳインバータ回
    路である請求項１、２、３、または４に記載のＢｉＣＭ
    ＯＳ論理回路。
  6. 【請求項６】抵抗素子が、ＮチャンネルＭＯＳトランジ
    スタのオン抵抗である請求項３、４、または５に記載の
    ＢｉＣＭＯＳ論理回路。
  7. 【請求項７】第一及び第二のバイポーラトランジスタの
    ベースを駆動するＭＯＳトランジスタが設計可能最小サ
    イズである請求項１、２、３、４、５または６に記載の
    ＢｉＣＭＯＳ論理回路。
  8. 【請求項８】第一及び第二のバイポーラトランジスタの
    ベースを駆動するＭＯＳトランジスタのゲート幅対ゲー
    ト長の比がすべて１０：１以下である請求項１、２、
    ３、４、５、６または７に記載のＢｉＣＭＯＳ論理回
    路。
  9. 【請求項９】第一のＮＰＮバイポーラトランジスタに代
    えてＰＮＰバイポーラトランジスタを用い、前記ＭＯＳ
    回路はこのＰＮＰバイポーラトランジスタをインバータ
    回路を介して駆動する請求項１，２，３，４，５，６，
    ７または８に記載のバイポーラＣＭＯＳ論理回路。
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