JPH0758621A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH0758621A JPH0758621A JP5199535A JP19953593A JPH0758621A JP H0758621 A JPH0758621 A JP H0758621A JP 5199535 A JP5199535 A JP 5199535A JP 19953593 A JP19953593 A JP 19953593A JP H0758621 A JPH0758621 A JP H0758621A
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Abstract
(57)【要約】
【目的】 高速で、かつ低消費電力のＣＭＯＳ−ＥＣＬ
レベル変換回路を得る。 【構成】 ＣＭＯＳ論理レベルの入力をＥＣＬ論理レベ
ルに変換するインバータ回路１、その出力に基づき互い
に反転動作するトランジスタＱ４とＱ５を有する電流ス
イッチ回路２、トランジスタＱ８とＱ９を有し電流スイ
ッチ回路２の出力端子側にそれぞれベースが接続され所
定の論理レベルの信号を出力する出力回路３、トランジ
スタＱ９のベースを定電圧にする電圧クランプ回路４、
電流スイッチ回路２の出力端子とトランジスタＱ９のベ
ースとの間に設けられ電流スイッチ回路２の出力信号の
変化をトランジスタＱ９のベースに伝える制御素子を備
えたレベル変換回路において、電圧クランプ回路４に、
ＣＭＯＳ論理レベルの入力信号の反転出力に応じてトラ
ンジスタＱ９をスイッチングさせるトランジスタＮＭ４
を備え、制御素子として、容量結合型のトランジスタＮ
Ｍ５を用いた。
レベル変換回路を得る。 【構成】 ＣＭＯＳ論理レベルの入力をＥＣＬ論理レベ
ルに変換するインバータ回路１、その出力に基づき互い
に反転動作するトランジスタＱ４とＱ５を有する電流ス
イッチ回路２、トランジスタＱ８とＱ９を有し電流スイ
ッチ回路２の出力端子側にそれぞれベースが接続され所
定の論理レベルの信号を出力する出力回路３、トランジ
スタＱ９のベースを定電圧にする電圧クランプ回路４、
電流スイッチ回路２の出力端子とトランジスタＱ９のベ
ースとの間に設けられ電流スイッチ回路２の出力信号の
変化をトランジスタＱ９のベースに伝える制御素子を備
えたレベル変換回路において、電圧クランプ回路４に、
ＣＭＯＳ論理レベルの入力信号の反転出力に応じてトラ
ンジスタＱ９をスイッチングさせるトランジスタＮＭ４
を備え、制御素子として、容量結合型のトランジスタＮ
Ｍ５を用いた。
Description
【０００１】
【産業上の利用分野】この発明は、論理回路に比較的高
速な動作が可能なＥＣＬ（Emitter CoupledLogic）素子
と低速なＣＭＯＳ（Complementary -ＭＯＳ）素子とを
混在させる場合に、互いの論理レベルの整合をとるため
のレベル変換回路に関するものである。
速な動作が可能なＥＣＬ（Emitter CoupledLogic）素子
と低速なＣＭＯＳ（Complementary -ＭＯＳ）素子とを
混在させる場合に、互いの論理レベルの整合をとるため
のレベル変換回路に関するものである。
【０００２】
【従来の技術】従来より、論理回路において、比較的高
速な動作が可能なＥＣＬ素子と低速なＣＭＯＳ素子とを
混在させる場合には、ＣＭＯＳ論理レベルとＥＣＬ論理
レベルとの互いの論理レベルの整合をとるために、レベ
ル変換回路が用いられている。例えば、論理振幅とし
て、ハイレベルが０Ｖ、ローレベルが−０．３３Ｖであ
るＣＭＯＳ論理レベルから、論理振幅として、ハイレベ
ルが−０．８Ｖ、ローレベルが−１．６ＶであるＥＣＬ
レベルへのレベル変換には、ＣＭＯＳ−ＥＣＬ変換回路
もしくはレベルコンバータが必要である。
速な動作が可能なＥＣＬ素子と低速なＣＭＯＳ素子とを
混在させる場合には、ＣＭＯＳ論理レベルとＥＣＬ論理
レベルとの互いの論理レベルの整合をとるために、レベ
ル変換回路が用いられている。例えば、論理振幅とし
て、ハイレベルが０Ｖ、ローレベルが−０．３３Ｖであ
るＣＭＯＳ論理レベルから、論理振幅として、ハイレベ
ルが−０．８Ｖ、ローレベルが−１．６ＶであるＥＣＬ
レベルへのレベル変換には、ＣＭＯＳ−ＥＣＬ変換回路
もしくはレベルコンバータが必要である。
【０００３】図２は例えばＩＢＭ社１９８８年にＣＩＣ
Ｃで発表したＥＣＬ回路を用いた従来のＣＭＯＳ−ＥＣ
Ｌレベル変換回路である。図２において、ＩはＣＭＯＳ
入力、ＯはＥＣＬ出力、ＶEEは負電源（−３．３Ｖ）、
ＧＮＤは接地の各端子である。ＣＭＯＳ素子としてのＰ
チャネルＭＯＳトランジスタＰＭ１、ＣＭＯＳ素子とし
てのＮチャネルＭＯＳトランジスタＮＭ１（以下、ＣＭ
ＯＳ素子の符号にはＰチャネルを示す英文字ＰＭ及びＮ
チャネルを示す英文字ＮＭの後に数字を用いて表し、単
にトランジスタと称す）、トランジスタＮＭ２、ＮＭ
３、及びＥＣＬ素子としてのトランジスタＱ１、Ｑ２
（以下、ＥＣＬ素子の符号には英文字Ｑの後に数字を用
いて表し、単にトランジスタと称す）は、ＣＭＯＳ論理
レベルの入力信号の論理値を反転しＥＣＬ論理レベルに
変換して出力するインバータ回路１を構成する。
Ｃで発表したＥＣＬ回路を用いた従来のＣＭＯＳ−ＥＣ
Ｌレベル変換回路である。図２において、ＩはＣＭＯＳ
入力、ＯはＥＣＬ出力、ＶEEは負電源（−３．３Ｖ）、
ＧＮＤは接地の各端子である。ＣＭＯＳ素子としてのＰ
チャネルＭＯＳトランジスタＰＭ１、ＣＭＯＳ素子とし
てのＮチャネルＭＯＳトランジスタＮＭ１（以下、ＣＭ
ＯＳ素子の符号にはＰチャネルを示す英文字ＰＭ及びＮ
チャネルを示す英文字ＮＭの後に数字を用いて表し、単
にトランジスタと称す）、トランジスタＮＭ２、ＮＭ
３、及びＥＣＬ素子としてのトランジスタＱ１、Ｑ２
（以下、ＥＣＬ素子の符号には英文字Ｑの後に数字を用
いて表し、単にトランジスタと称す）は、ＣＭＯＳ論理
レベルの入力信号の論理値を反転しＥＣＬ論理レベルに
変換して出力するインバータ回路１を構成する。
【０００４】また、上記インバータ回路１の出力に基づ
いて互いに反転動作しそれぞれの出力端子への通流を制
御する一対のトランジスタＱ４とＱ５を主構成とし、ト
ランジスタＱ３、Ｑ６、及び抵抗Ｒ１、Ｒ２、Ｒ３によ
り電流スイッチ回路２を構成している。なお、ＶBBはこ
の電流スイッチ回路２の入力のしきい値を決めるための
電圧、ＶCSは電流スイッチ回路２の電流値を決めるため
に抵抗Ｒ１に印加する電圧であり、上記抵抗Ｒ２とＲ３
は電流スイッチ回路２の負荷抵抗である。
いて互いに反転動作しそれぞれの出力端子への通流を制
御する一対のトランジスタＱ４とＱ５を主構成とし、ト
ランジスタＱ３、Ｑ６、及び抵抗Ｒ１、Ｒ２、Ｒ３によ
り電流スイッチ回路２を構成している。なお、ＶBBはこ
の電流スイッチ回路２の入力のしきい値を決めるための
電圧、ＶCSは電流スイッチ回路２の電流値を決めるため
に抵抗Ｒ１に印加する電圧であり、上記抵抗Ｒ２とＲ３
は電流スイッチ回路２の負荷抵抗である。
【０００５】また、直列接続された一対のトランジスタ
Ｑ８とＱ９及び抵抗Ｒ５でトーテムポール型の出力回路
３が構成され、上記トランジスタＱ８とＱ９は、上記電
流スイッチ回路２の一対の出力端子側にそれぞれベース
が接続されていて、上記一対のトランジスタＱ４とＱ５
の通流制御に対応した所定の論理レベルの信号を出力す
る。
Ｑ８とＱ９及び抵抗Ｒ５でトーテムポール型の出力回路
３が構成され、上記トランジスタＱ８とＱ９は、上記電
流スイッチ回路２の一対の出力端子側にそれぞれベース
が接続されていて、上記一対のトランジスタＱ４とＱ５
の通流制御に対応した所定の論理レベルの信号を出力す
る。
【０００６】さらに、トランジスタＱ７と抵抗Ｒ４によ
り、上記出力回路３のトランジスタＱ９のベースを定電
圧にするための電圧クランプ回路４を構成し、上記電流
スイッチ回路２の一方の出力端子（トランジスタＱ４の
コレクタ）とこの電圧クランプ回路４が接続される出力
回路３のトランジスタＱ９のベースとの間には、電流ス
イッチ回路２の出力信号の変化をトランジスタＱ９のベ
ースに伝えるためのコンデンサＣ１が設けられる。な
お、ＶBB2 はトランジスタＱ９のベースを定電位にする
ために電圧クランプ回路４に印加する電圧である。
り、上記出力回路３のトランジスタＱ９のベースを定電
圧にするための電圧クランプ回路４を構成し、上記電流
スイッチ回路２の一方の出力端子（トランジスタＱ４の
コレクタ）とこの電圧クランプ回路４が接続される出力
回路３のトランジスタＱ９のベースとの間には、電流ス
イッチ回路２の出力信号の変化をトランジスタＱ９のベ
ースに伝えるためのコンデンサＣ１が設けられる。な
お、ＶBB2 はトランジスタＱ９のベースを定電位にする
ために電圧クランプ回路４に印加する電圧である。
【０００７】次に、従来回路の動作について説明する。
先ず、ＣＭＯＳ入力端子Ｉに、論理振幅として、ローレ
ベルの−３．３Ｖが印加される場合を考える。上記ロー
レベルの入力により、トランジスタＰＭ１はオンし、ト
ランジスタＮＭ１、ＮＭ２はオフするので、ノード２１
は０Ｖとなり、これに伴い、トランジスタＱ１、トラン
ジスタＮＭ３はオンし、トランジスタＱ２はオフするの
で、ノード２２における論理振幅は０−Ｖbe1 ＝−０．
８Ｖとなり（Ｖbe1 はＥＣＬ素子となるトランジスタＱ
１のベース−エミッタ間電圧）、このインバータ回路１
から電流スイッチ回路２への出力はハイレベルの信号が
送出される。
先ず、ＣＭＯＳ入力端子Ｉに、論理振幅として、ローレ
ベルの−３．３Ｖが印加される場合を考える。上記ロー
レベルの入力により、トランジスタＰＭ１はオンし、ト
ランジスタＮＭ１、ＮＭ２はオフするので、ノード２１
は０Ｖとなり、これに伴い、トランジスタＱ１、トラン
ジスタＮＭ３はオンし、トランジスタＱ２はオフするの
で、ノード２２における論理振幅は０−Ｖbe1 ＝−０．
８Ｖとなり（Ｖbe1 はＥＣＬ素子となるトランジスタＱ
１のベース−エミッタ間電圧）、このインバータ回路１
から電流スイッチ回路２への出力はハイレベルの信号が
送出される。
【０００８】上記ノード２２における論理振幅が−０．
８Ｖの時、電流スイッチ回路２を構成するトランジスタ
Ｑ４のベースにはハイレベルの信号が印加されることに
なる。また、トランジスタＱ５のベースにはＶBB＝−
１．３Ｖが発生されているので、上記トランジスタＱ４
はオンし、トランジスタＱ５はオフする。上記トランジ
スタＱ４がオンすることで抵抗Ｒ２の両端に電圧が発生
し、この抵抗Ｒ２に直列接続されたコンデンサＣ１を放
電させる。これにより、出力回路３を構成するトランジ
スタＱ９のベース蓄積電荷を引き抜く。
８Ｖの時、電流スイッチ回路２を構成するトランジスタ
Ｑ４のベースにはハイレベルの信号が印加されることに
なる。また、トランジスタＱ５のベースにはＶBB＝−
１．３Ｖが発生されているので、上記トランジスタＱ４
はオンし、トランジスタＱ５はオフする。上記トランジ
スタＱ４がオンすることで抵抗Ｒ２の両端に電圧が発生
し、この抵抗Ｒ２に直列接続されたコンデンサＣ１を放
電させる。これにより、出力回路３を構成するトランジ
スタＱ９のベース蓄積電荷を引き抜く。
【０００９】また、電流スイッチ回路２を構成する上記
トランジスタＱ５がオフしているので、抵抗Ｒ３には電
流スイッチ回路２の電流は流れず、出力回路３のトラン
ジスタＱ８のベースにはほぼ接地端子ＧＮＤの接地電位
が供給される。この結果、出力回路３の出力端子Ｏは、
論理振幅として０−Ｖbe8 ＝−０．８Ｖの電位となる
（Ｖbe8 はＥＣＬ素子となるトランジスタＱ８のベース
−エミッタ間電圧）。
トランジスタＱ５がオフしているので、抵抗Ｒ３には電
流スイッチ回路２の電流は流れず、出力回路３のトラン
ジスタＱ８のベースにはほぼ接地端子ＧＮＤの接地電位
が供給される。この結果、出力回路３の出力端子Ｏは、
論理振幅として０−Ｖbe8 ＝−０．８Ｖの電位となる
（Ｖbe8 はＥＣＬ素子となるトランジスタＱ８のベース
−エミッタ間電圧）。
【００１０】このようにして、ＣＭＯＳ入力端子Ｉに、
ＣＭＯＳ論理レベルの論理振幅として、ローレベルの−
３．３Ｖが印加される場合に、出力回路３の出力端子Ｏ
からは、ＥＣＬ論理レベルの論理振幅として、ハイレベ
ルの−０．８Ｖが出力される。
ＣＭＯＳ論理レベルの論理振幅として、ローレベルの−
３．３Ｖが印加される場合に、出力回路３の出力端子Ｏ
からは、ＥＣＬ論理レベルの論理振幅として、ハイレベ
ルの−０．８Ｖが出力される。
【００１１】他方、ＣＭＯＳ入力端子Ｉに、論理振幅と
して、ハイレベルの０Ｖが印加される場合を考える。上
記ハイレベルの入力により、トランジスタＰＭ１はオフ
し、トランジスタＮＭ１、ＮＭ２はオンするので、ノー
ド２１は−３．３Ｖとなり、これに伴い、トランジスタ
Ｑ１、トランジスタＮＭ３はオフし、トランジスタＱ２
はオンするので、ノード２２における論理振幅は−３．
３Ｖとなり、このインバータ回路１から電流スイッチ回
路２への出力はローレベルとなる。
して、ハイレベルの０Ｖが印加される場合を考える。上
記ハイレベルの入力により、トランジスタＰＭ１はオフ
し、トランジスタＮＭ１、ＮＭ２はオンするので、ノー
ド２１は−３．３Ｖとなり、これに伴い、トランジスタ
Ｑ１、トランジスタＮＭ３はオフし、トランジスタＱ２
はオンするので、ノード２２における論理振幅は−３．
３Ｖとなり、このインバータ回路１から電流スイッチ回
路２への出力はローレベルとなる。
【００１２】上記ノード２２における論理振幅が−３．
３Ｖの時、電流スイッチ回路２を構成するトランジスタ
Ｑ４のベースにはローレベルの信号が印加されることに
なる。また、トランジスタＱ５のベースにはＶBB＝−
１．３Ｖが発生しているので、上記トランジスタＱ４は
オフし、トランジスタＱ５はオンする。上記トランジス
タＱ４がオフすることで抵抗Ｒ２には電流スイッチ回路
２の電流は流れず、コンデンサＣ１を充電させる。これ
により、出力回路３のトランジスタＱ９のベースに蓄積
電荷を供給する。
３Ｖの時、電流スイッチ回路２を構成するトランジスタ
Ｑ４のベースにはローレベルの信号が印加されることに
なる。また、トランジスタＱ５のベースにはＶBB＝−
１．３Ｖが発生しているので、上記トランジスタＱ４は
オフし、トランジスタＱ５はオンする。上記トランジス
タＱ４がオフすることで抵抗Ｒ２には電流スイッチ回路
２の電流は流れず、コンデンサＣ１を充電させる。これ
により、出力回路３のトランジスタＱ９のベースに蓄積
電荷を供給する。
【００１３】また、電流スイッチ回路２を構成する上記
トランジスタＱ５がオンしているので、抵抗Ｒ３の両端
に電圧が発生し、出力回路３のトランジスタＱ８のベー
ス電位を十分低く下げる。この結果、出力回路３の出力
端子Ｏには、論理レベルとして、抵抗Ｒ３による電圧降
下分とトランジスタＱ８のベースーエミッタ間電圧−Ｖ
beとによるローレベルの電位となり、約−１．６Ｖが出
力される。
トランジスタＱ５がオンしているので、抵抗Ｒ３の両端
に電圧が発生し、出力回路３のトランジスタＱ８のベー
ス電位を十分低く下げる。この結果、出力回路３の出力
端子Ｏには、論理レベルとして、抵抗Ｒ３による電圧降
下分とトランジスタＱ８のベースーエミッタ間電圧−Ｖ
beとによるローレベルの電位となり、約−１．６Ｖが出
力される。
【００１４】このようにして、ＣＭＯＳ入力端子Ｉに、
ＣＭＯＳ論理レベルの論理振幅として、ハイレベルの０
Ｖが印加される場合に、出力回路３の出力端子Ｏから
は、ＥＣＬ論理レベルの論理振幅として、ローレベルの
−１．６Ｖが出力される。
ＣＭＯＳ論理レベルの論理振幅として、ハイレベルの０
Ｖが印加される場合に、出力回路３の出力端子Ｏから
は、ＥＣＬ論理レベルの論理振幅として、ローレベルの
−１．６Ｖが出力される。
【００１５】
【発明が解決しようとする課題】従来のＣＭＯＳ−ＥＣ
Ｌレベル変換回路は以上のように構成されているので、
出力回路３のトランジスタＱ９のベースを定電位にする
ために電圧クランプ回路４を付加しており、このため、
上記電圧クランプ回路４に定常電流が流れることにな
り、消費電力が大きいという欠点があった。
Ｌレベル変換回路は以上のように構成されているので、
出力回路３のトランジスタＱ９のベースを定電位にする
ために電圧クランプ回路４を付加しており、このため、
上記電圧クランプ回路４に定常電流が流れることにな
り、消費電力が大きいという欠点があった。
【００１６】また、上記トランジスタＱ９のベース蓄積
電荷をコンデンサＣ１及び抵抗Ｒ４で引き抜くように構
成したため、トランジスタＱ９をターンオフするのに時
間がかかる。このため、トランジスタＱ９の出力の立上
り時の遅延が若干大きかった。さらに、上記コンデンサ
Ｃ１を最適に設計しないと、出力電圧のリンギングが激
しかった。
電荷をコンデンサＣ１及び抵抗Ｒ４で引き抜くように構
成したため、トランジスタＱ９をターンオフするのに時
間がかかる。このため、トランジスタＱ９の出力の立上
り時の遅延が若干大きかった。さらに、上記コンデンサ
Ｃ１を最適に設計しないと、出力電圧のリンギングが激
しかった。
【００１７】この発明は上述した従来例に係る問題点を
解決するためになされたもので、高速で、かつ低消費電
力のレベル変換回路を得ることを目的としている。
解決するためになされたもので、高速で、かつ低消費電
力のレベル変換回路を得ることを目的としている。
【００１８】
【課題を解決するための手段】この発明の請求項１に係
るレベル変換回路は、ＣＭＯＳ論理レベルの入力信号の
論理値を反転しＥＣＬ論理レベルに変換して出力するイ
ンバータ回路と、このインバータ回路の出力に基づいて
互いに反転動作しそれぞれの出力端子への通流を制御す
る一対のスイッチング素子を有する電流スイッチ回路
と、直列接続された一対のトランジスタを有し上記電流
スイッチ回路の一対の出力端子側にそれぞれベースが接
続され上記一対のスイッチング素子の通流制御に対応し
た所定の論理レベルの信号を出力する出力回路と、上記
出力回路の一方のトランジスタのベースを定電圧にする
ための電圧クランプ回路と、上記電流スイッチ回路の一
方の出力端子と上記電圧クランプ回路が設けられる出力
回路の一方のトランジスタのベースとの間に設けられて
上記電流スイッチ回路の出力信号の変化に応じて上記出
力回路の一方のトランジスタのベースへの電荷の供給及
び引き抜きを制御する制御素子とを備えたレベル変換回
路において、上記電圧クランプ回路に、上記ＣＭＯＳ論
理レベルの入力信号の反転出力に応じて上記出力回路の
一方のトランジスタをスイッチングさせるＣＭＯＳ素子
を備えたことを特徴とするものである。
るレベル変換回路は、ＣＭＯＳ論理レベルの入力信号の
論理値を反転しＥＣＬ論理レベルに変換して出力するイ
ンバータ回路と、このインバータ回路の出力に基づいて
互いに反転動作しそれぞれの出力端子への通流を制御す
る一対のスイッチング素子を有する電流スイッチ回路
と、直列接続された一対のトランジスタを有し上記電流
スイッチ回路の一対の出力端子側にそれぞれベースが接
続され上記一対のスイッチング素子の通流制御に対応し
た所定の論理レベルの信号を出力する出力回路と、上記
出力回路の一方のトランジスタのベースを定電圧にする
ための電圧クランプ回路と、上記電流スイッチ回路の一
方の出力端子と上記電圧クランプ回路が設けられる出力
回路の一方のトランジスタのベースとの間に設けられて
上記電流スイッチ回路の出力信号の変化に応じて上記出
力回路の一方のトランジスタのベースへの電荷の供給及
び引き抜きを制御する制御素子とを備えたレベル変換回
路において、上記電圧クランプ回路に、上記ＣＭＯＳ論
理レベルの入力信号の反転出力に応じて上記出力回路の
一方のトランジスタをスイッチングさせるＣＭＯＳ素子
を備えたことを特徴とするものである。
【００１９】また、請求項２に係るレベル変換回路は、
上記制御素子として、容量結合型のＣＭＯＳ素子を用い
たことをを特徴とするものである。
上記制御素子として、容量結合型のＣＭＯＳ素子を用い
たことをを特徴とするものである。
【００２０】
【作用】この発明の請求項１に係るレベル変換回路にお
いては、出力回路の一方のトランジスタのベースを定電
圧にするための電圧クランプ回路に、ＣＭＯＳ論理レベ
ルの入力信号の反転出力に応じて上記出力回路の一方の
トランジスタをスイッチングさせるＣＭＯＳ素子を備え
たことにより、ＣＭＯＳ論理レベルの入力信号の反転出
力に応じて出力回路の一方のトランジスタをスイッチン
グさせるようにして、電圧クランプ回路に定常電流が流
れないようにし、出力電圧のリンギングを抑えて消費電
力を抑制する。
いては、出力回路の一方のトランジスタのベースを定電
圧にするための電圧クランプ回路に、ＣＭＯＳ論理レベ
ルの入力信号の反転出力に応じて上記出力回路の一方の
トランジスタをスイッチングさせるＣＭＯＳ素子を備え
たことにより、ＣＭＯＳ論理レベルの入力信号の反転出
力に応じて出力回路の一方のトランジスタをスイッチン
グさせるようにして、電圧クランプ回路に定常電流が流
れないようにし、出力電圧のリンギングを抑えて消費電
力を抑制する。
【００２１】また、請求項２に係るレベル変換回路にお
いては、電流スイッチ回路の出力信号の変化に応じて出
力回路の一方のトランジスタのベースへの電荷の供給及
び引き抜きを制御する制御素子として、容量結合型のＣ
ＭＯＳ素子を用いて、電流スイッチ回路の出力信号の変
化を上記トランジスタのベースに伝えるようにすること
により、上記トランジスタを急激にターンオフすること
ができ、上記トランジスタを常に活性化状態で用いるよ
うにして、高速に信号伝達が行われるようにする。
いては、電流スイッチ回路の出力信号の変化に応じて出
力回路の一方のトランジスタのベースへの電荷の供給及
び引き抜きを制御する制御素子として、容量結合型のＣ
ＭＯＳ素子を用いて、電流スイッチ回路の出力信号の変
化を上記トランジスタのベースに伝えるようにすること
により、上記トランジスタを急激にターンオフすること
ができ、上記トランジスタを常に活性化状態で用いるよ
うにして、高速に信号伝達が行われるようにする。
【００２２】
【実施例】以下、この発明の実施例を図に基づいて説明
する。図１は本実施例に係るＣＭＯＳ−ＥＣＬレベル変
換回路を示す構成図である。図において、図２に示す従
来例と同一符号部分は同一部分を示し、その説明は省略
する。この図１に示す本実施例に係るＣＭＯＳ−ＥＣＬ
レベル変換回路においては、インバータ回路１と電流ス
イッチ回路２及び出力回路３は、従来回路と同様な構成
となっており、異なる点は、トーテムポール型の出力回
路３を構成するトランジスタＱ９のベースに、電流スイ
ッチ回路２の出力信号の変化に応じてトランジスタＱ９
のベースへの電荷の供給及び引き抜きを制御する制御素
子として、図２のコンデンサＣ１の替わりに、Ｎチャネ
ルＭＯＳトランジスタ（以下、単にトランジスタとい
う）ＮＭ５を、また、図２の電圧クランプ回路４を構成
する抵抗Ｒ４の替わりに、ＮチャネルＭＯＳトランジス
タ（以下、単にトランジスタという）ＮＭ４を設けた点
である。
する。図１は本実施例に係るＣＭＯＳ−ＥＣＬレベル変
換回路を示す構成図である。図において、図２に示す従
来例と同一符号部分は同一部分を示し、その説明は省略
する。この図１に示す本実施例に係るＣＭＯＳ−ＥＣＬ
レベル変換回路においては、インバータ回路１と電流ス
イッチ回路２及び出力回路３は、従来回路と同様な構成
となっており、異なる点は、トーテムポール型の出力回
路３を構成するトランジスタＱ９のベースに、電流スイ
ッチ回路２の出力信号の変化に応じてトランジスタＱ９
のベースへの電荷の供給及び引き抜きを制御する制御素
子として、図２のコンデンサＣ１の替わりに、Ｎチャネ
ルＭＯＳトランジスタ（以下、単にトランジスタとい
う）ＮＭ５を、また、図２の電圧クランプ回路４を構成
する抵抗Ｒ４の替わりに、ＮチャネルＭＯＳトランジス
タ（以下、単にトランジスタという）ＮＭ４を設けた点
である。
【００２３】図１に示す如く、電圧クランプ回路４を構
成する従来の抵抗４をトランジスタＮＭ４に置き替える
ことにより、ＣＭＯＳ論理レベルの入力信号の反転出
力、つまりノード２１における電位に応じて出力回路３
のトランジスタＱ９をスイッチングさせるよう構成して
おり、電圧クランプ回路４に定常電流が流れないように
し、出力電圧のリンギングを抑えて消費電力を抑制する
ようにしている。
成する従来の抵抗４をトランジスタＮＭ４に置き替える
ことにより、ＣＭＯＳ論理レベルの入力信号の反転出
力、つまりノード２１における電位に応じて出力回路３
のトランジスタＱ９をスイッチングさせるよう構成して
おり、電圧クランプ回路４に定常電流が流れないように
し、出力電圧のリンギングを抑えて消費電力を抑制する
ようにしている。
【００２４】また、電流スイッチ回路２の出力信号の変
化に応じて出力回路３のトランジスタＱ９のベースへの
電荷の供給及び引き抜きを制御する制御素子として、従
来のコンデンサＣ１の替わりに設けた上記トランジスタ
ＮＭ５は、基板とソース及びドレインとの間がそれぞれ
短絡された容量結合型のＣＭＯＳ素子でなり、電流スイ
ッチ回路２の出力信号の変化をトランジスタＱ９のベー
スに伝えるようにして、出力回路３のトランジスタＱ９
を急激にターンオフすることができ、出力回路３のトラ
ンジスタＱ９を常に活性化状態で用いるようにして、高
速に信号伝達が行われるようにしている。
化に応じて出力回路３のトランジスタＱ９のベースへの
電荷の供給及び引き抜きを制御する制御素子として、従
来のコンデンサＣ１の替わりに設けた上記トランジスタ
ＮＭ５は、基板とソース及びドレインとの間がそれぞれ
短絡された容量結合型のＣＭＯＳ素子でなり、電流スイ
ッチ回路２の出力信号の変化をトランジスタＱ９のベー
スに伝えるようにして、出力回路３のトランジスタＱ９
を急激にターンオフすることができ、出力回路３のトラ
ンジスタＱ９を常に活性化状態で用いるようにして、高
速に信号伝達が行われるようにしている。
【００２５】次に、上記実施例に係る回路の動作につい
て説明する。先ず、ＣＭＯＳ入力端子Ｉに、論理振幅と
して、ローレベルの３．３Ｖが印加される場合を考え
る。上記ローレベルの入力により、トランジスタＰＭ１
はオンし、トランジスタＮＭ１、ＮＭ２はオフするの
で、ノード２１は０Ｖとなり、これに伴い、トランジス
タＱ１、トランジスタＮＭ３はオンし、トランジスタＱ
２はオフするので、ノード２２における論理振幅は０−
Ｖbe1 ＝−０．８Ｖとなり、このインバータ回路１から
電流スイッチ回路２への出力はハイレベルの信号が送出
される。
て説明する。先ず、ＣＭＯＳ入力端子Ｉに、論理振幅と
して、ローレベルの３．３Ｖが印加される場合を考え
る。上記ローレベルの入力により、トランジスタＰＭ１
はオンし、トランジスタＮＭ１、ＮＭ２はオフするの
で、ノード２１は０Ｖとなり、これに伴い、トランジス
タＱ１、トランジスタＮＭ３はオンし、トランジスタＱ
２はオフするので、ノード２２における論理振幅は０−
Ｖbe1 ＝−０．８Ｖとなり、このインバータ回路１から
電流スイッチ回路２への出力はハイレベルの信号が送出
される。
【００２６】上記ノード２２における論理振幅が−０．
８Ｖの時、電流スイッチ回路２を構成するトランジスタ
Ｑ４のベースにはハイレベルの信号が印加されることに
なる。また、トランジスタＱ５のベースにはＶBB＝−
１．３Ｖが発生されているので、上記トランジスタＱ４
はオンし、トランジスタＱ５はオフする。上記トランジ
スタＱ４がオンすることで抵抗Ｒ２の両端に電圧が発生
し、トランジスタＮＭ５を放電させる。これにより、出
力回路３のトランジスタＱ９のベース蓄積電荷を引き抜
く。既に、トランジスタＰＭ１及びＮＭ１で構成される
ＣＭＯＳインバータの出力、つまり、ノード２１は０Ｖ
であるので、トランジスタＮＭ４はオンし、トランジス
タＱ９は急激にターンオフする。
８Ｖの時、電流スイッチ回路２を構成するトランジスタ
Ｑ４のベースにはハイレベルの信号が印加されることに
なる。また、トランジスタＱ５のベースにはＶBB＝−
１．３Ｖが発生されているので、上記トランジスタＱ４
はオンし、トランジスタＱ５はオフする。上記トランジ
スタＱ４がオンすることで抵抗Ｒ２の両端に電圧が発生
し、トランジスタＮＭ５を放電させる。これにより、出
力回路３のトランジスタＱ９のベース蓄積電荷を引き抜
く。既に、トランジスタＰＭ１及びＮＭ１で構成される
ＣＭＯＳインバータの出力、つまり、ノード２１は０Ｖ
であるので、トランジスタＮＭ４はオンし、トランジス
タＱ９は急激にターンオフする。
【００２７】また、電流スイッチ回路２を構成するトラ
ンジスタＱ５がオフしているので、抵抗Ｒ３には電流ス
イッチ回路２の電流は流れず、出力回路３のトランジス
タＱ８のベースはほぼ接地端子ＧＮＤの接地電位とな
る。この結果、出力回路３の出力端子Ｏには、論理レベ
ルとして０−Ｖbe8 の電位となり、ハイレベルの約−
０．８Ｖが出力される。
ンジスタＱ５がオフしているので、抵抗Ｒ３には電流ス
イッチ回路２の電流は流れず、出力回路３のトランジス
タＱ８のベースはほぼ接地端子ＧＮＤの接地電位とな
る。この結果、出力回路３の出力端子Ｏには、論理レベ
ルとして０−Ｖbe8 の電位となり、ハイレベルの約−
０．８Ｖが出力される。
【００２８】このようにして、ＣＭＯＳ入力端子Ｉに、
ＣＭＯＳ論理レベルの論理振幅として、ローレベルの−
３．３Ｖが印加される場合に、出力回路３の出力端子Ｏ
からは、ＥＣＬ論理レベルの論理振幅として、ハイレベ
ルの−０．８Ｖが出力される。
ＣＭＯＳ論理レベルの論理振幅として、ローレベルの−
３．３Ｖが印加される場合に、出力回路３の出力端子Ｏ
からは、ＥＣＬ論理レベルの論理振幅として、ハイレベ
ルの−０．８Ｖが出力される。
【００２９】他方、ＣＭＯＳ入力端子Ｉに、論理振幅と
して、ハイレベルの０Ｖが印加される場合を考える。上
記ハイレベルの入力により、トランジスタＰＭ１はオフ
し、トランジスタＮＭ１、ＮＭ２はオンするので、ノー
ド２１は−３．３Ｖとなり、これに伴い、トランジスタ
Ｑ１、トランジスタＮＭ３はオフし、トランジスタＱ２
はオンするので、ノード２２における論理振幅は−３．
３Ｖとなり、このインバータ回路１から電流スイッチ回
路２への出力はローレベルとなる。
して、ハイレベルの０Ｖが印加される場合を考える。上
記ハイレベルの入力により、トランジスタＰＭ１はオフ
し、トランジスタＮＭ１、ＮＭ２はオンするので、ノー
ド２１は−３．３Ｖとなり、これに伴い、トランジスタ
Ｑ１、トランジスタＮＭ３はオフし、トランジスタＱ２
はオンするので、ノード２２における論理振幅は−３．
３Ｖとなり、このインバータ回路１から電流スイッチ回
路２への出力はローレベルとなる。
【００３０】上記ノード２２における論理振幅が−３．
３Ｖの時、電流スイッチ回路２を構成するトランジスタ
Ｑ４のベースにはローレベルの信号が印加されることに
なる。また、トランジスタＱ５のベースにはＶBB＝−
１．３Ｖが発生しているので、上記トランジスタＱ４は
オフし、トランジスタＱ５はオンする。上記トランジス
タＱ４がオフすることで抵抗Ｒ２には電流スイッチ回路
２の電流は流れず、トランジスタＮＭ５を充電させる。
これにより、出力回路３のトランジスタＱ９のベースに
蓄積電荷を供給する。既に、トランジスタＰＭ１とＮＭ
１で構成されるＣＭＯＳインバータの出力、つまりノー
ド２１は−３．３Ｖであるので、トランジスタＮＭ４は
オフし、トランジスタＱ９は急激にターンオーンする。
３Ｖの時、電流スイッチ回路２を構成するトランジスタ
Ｑ４のベースにはローレベルの信号が印加されることに
なる。また、トランジスタＱ５のベースにはＶBB＝−
１．３Ｖが発生しているので、上記トランジスタＱ４は
オフし、トランジスタＱ５はオンする。上記トランジス
タＱ４がオフすることで抵抗Ｒ２には電流スイッチ回路
２の電流は流れず、トランジスタＮＭ５を充電させる。
これにより、出力回路３のトランジスタＱ９のベースに
蓄積電荷を供給する。既に、トランジスタＰＭ１とＮＭ
１で構成されるＣＭＯＳインバータの出力、つまりノー
ド２１は−３．３Ｖであるので、トランジスタＮＭ４は
オフし、トランジスタＱ９は急激にターンオーンする。
【００３１】また、電流スイッチ回路２を構成する上記
トランジスタＱ５がオンしているので、抵抗Ｒ３の両端
に電圧が発生し、出力回路３のトランジスタＱ８のベー
ス電位を十分低く下げる。この結果、出力回路３の出力
端子Ｏには、論理レベルとして、抵抗Ｒ３による電圧降
下分とトランジスタＱ８のベースーエミッタ間電圧−Ｖ
beとによるローレベルの電位となり、約−１．６Ｖが出
力される。
トランジスタＱ５がオンしているので、抵抗Ｒ３の両端
に電圧が発生し、出力回路３のトランジスタＱ８のベー
ス電位を十分低く下げる。この結果、出力回路３の出力
端子Ｏには、論理レベルとして、抵抗Ｒ３による電圧降
下分とトランジスタＱ８のベースーエミッタ間電圧−Ｖ
beとによるローレベルの電位となり、約−１．６Ｖが出
力される。
【００３２】このようにして、ＣＭＯＳ入力端子Ｉに、
ＣＭＯＳ論理レベルの論理振幅として、ハイレベルの０
Ｖが印加される場合に、出力回路３の出力端子Ｏから
は、ＥＣＬ論理レベルの論理振幅として、ローレベルの
−１．６Ｖが出力される。
ＣＭＯＳ論理レベルの論理振幅として、ハイレベルの０
Ｖが印加される場合に、出力回路３の出力端子Ｏから
は、ＥＣＬ論理レベルの論理振幅として、ローレベルの
−１．６Ｖが出力される。
【００３３】
【発明の効果】以上のように、この発明の請求項１によ
れば、出力回路の一方のトランジスタのベースを定電圧
にするための電圧クランプ回路に、ＣＭＯＳ論理レベル
の入力信号の反転出力に応じて上記出力回路の一方のト
ランジスタをスイッチングさせるＣＭＯＳ素子を備えた
ことにより、ＣＭＯＳ論理レベルの入力信号の反転出力
に応じて出力回路の一方のトランジスタをスイッチング
させるようにして、電圧クランプ回路に定常電流が流れ
ないようにし、出力電圧のリンギングを抑えて消費電力
を抑制することができるという効果を奏する。
れば、出力回路の一方のトランジスタのベースを定電圧
にするための電圧クランプ回路に、ＣＭＯＳ論理レベル
の入力信号の反転出力に応じて上記出力回路の一方のト
ランジスタをスイッチングさせるＣＭＯＳ素子を備えた
ことにより、ＣＭＯＳ論理レベルの入力信号の反転出力
に応じて出力回路の一方のトランジスタをスイッチング
させるようにして、電圧クランプ回路に定常電流が流れ
ないようにし、出力電圧のリンギングを抑えて消費電力
を抑制することができるという効果を奏する。
【００３４】また、請求項２によれば、電流スイッチ回
路の出力信号の変化に応じて出力回路の一方のトランジ
スタのベースへの電荷の供給及び引き抜きを制御する制
御素子として、容量結合型のＣＭＯＳ素子を用いて、電
流スイッチ回路の出力信号の変化を上記トランジスタの
ベースに伝えるようにすることにより、上記トランジス
タを急激にターンオフすることができ、上記トランジス
タを常に活性化状態で用いるようにして、高速に信号伝
達が行われるようにすることができるという効果を奏す
る。
路の出力信号の変化に応じて出力回路の一方のトランジ
スタのベースへの電荷の供給及び引き抜きを制御する制
御素子として、容量結合型のＣＭＯＳ素子を用いて、電
流スイッチ回路の出力信号の変化を上記トランジスタの
ベースに伝えるようにすることにより、上記トランジス
タを急激にターンオフすることができ、上記トランジス
タを常に活性化状態で用いるようにして、高速に信号伝
達が行われるようにすることができるという効果を奏す
る。
【図１】この発明の実施例に係るＣＭＯＳ−ＥＣＬレベ
ル変換回路を示す回路図である。
ル変換回路を示す回路図である。
【図２】従来例に係るＣＭＯＳ−ＥＣＬレベル変換回路
を示す回路図である。
を示す回路図である。
１ インバータ回路 ２ 電流スイッチ回路 ３ 出力回路 ４ 電圧クランプ回路 ＰＭ１ ＰチャネルＭＯＳトランジスタ（ＣＭＯＳ素
子） ＮＭ１ ＮチャネルＭＯＳトランジスタ（ＣＭＯＳ素
子） ＮＭ４ ＮチャネルＭＯＳトランジスタ（ＣＭＯＳ素
子） ＮＭ５ ＮチャネルＭＯＳトランジスタ（制御素子） Ｑ１〜Ｑ９ トランジスタ（ＥＣＬ素子）
子） ＮＭ１ ＮチャネルＭＯＳトランジスタ（ＣＭＯＳ素
子） ＮＭ４ ＮチャネルＭＯＳトランジスタ（ＣＭＯＳ素
子） ＮＭ５ ＮチャネルＭＯＳトランジスタ（制御素子） Ｑ１〜Ｑ９ トランジスタ（ＥＣＬ素子）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年３月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】従来より、論理回路において、比較的高
速な動作が可能なＥＣＬ素子と低速なＣＭＯＳ素子とを
混在させる場合には、ＣＭＯＳ論理レベルとＥＣＬ論理
レベルとの互いの論理レベルの整合をとるために、レベ
ル変換回路が用いられている。例えば、論理レベルとし
て、ハイレベルが０Ｖ、ローレベルが−３．３Ｖである
ＣＭＯＳ論理レベルから、論理レベルとして、ハイレベ
ルが−０．８Ｖ、ローレベルが−１．６ＶであるＥＣＬ
レベルへのレベル変換には、ＣＭＯＳ−ＥＣＬ変換回路
もしくはレベルコンバータが必要である。
速な動作が可能なＥＣＬ素子と低速なＣＭＯＳ素子とを
混在させる場合には、ＣＭＯＳ論理レベルとＥＣＬ論理
レベルとの互いの論理レベルの整合をとるために、レベ
ル変換回路が用いられている。例えば、論理レベルとし
て、ハイレベルが０Ｖ、ローレベルが−３．３Ｖである
ＣＭＯＳ論理レベルから、論理レベルとして、ハイレベ
ルが−０．８Ｖ、ローレベルが−１．６ＶであるＥＣＬ
レベルへのレベル変換には、ＣＭＯＳ−ＥＣＬ変換回路
もしくはレベルコンバータが必要である。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】次に、従来回路の動作について説明する。
先ず、ＣＭＯＳ入力端子Ｉに、ＣＭＯＳ論理におけるロ
ーレベルの−３．３Ｖが印加される場合を考える。上記
ローレベルの入力により、トランジスタＰＭ１はオン
し、トランジスタＮＭ１、ＮＭ２はオフするので、ノー
ド２１は０Ｖとなり、これに伴い、トランジスタＱ１、
トランジスタＮＭ３はオンし、トランジスタＱ２はオフ
するので、ノード２２における論理レベルは０−Ｖbe1
＝−０．８Ｖとなり（Ｖbe1 はＥＣＬ素子となるトラン
ジスタＱ１のベース−エミッタ間電圧）、このインバー
タ回路１から電流スイッチ回路２への出力はハイレベル
の信号が送出される。
先ず、ＣＭＯＳ入力端子Ｉに、ＣＭＯＳ論理におけるロ
ーレベルの−３．３Ｖが印加される場合を考える。上記
ローレベルの入力により、トランジスタＰＭ１はオン
し、トランジスタＮＭ１、ＮＭ２はオフするので、ノー
ド２１は０Ｖとなり、これに伴い、トランジスタＱ１、
トランジスタＮＭ３はオンし、トランジスタＱ２はオフ
するので、ノード２２における論理レベルは０−Ｖbe1
＝−０．８Ｖとなり（Ｖbe1 はＥＣＬ素子となるトラン
ジスタＱ１のベース−エミッタ間電圧）、このインバー
タ回路１から電流スイッチ回路２への出力はハイレベル
の信号が送出される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】上記ノード２２における論理レベルが−
０．８Ｖの時、電流スイッチ回路２を構成するトランジ
スタＱ４のベースにはハイレベルの信号が印加されるこ
とになる。また、トランジスタＱ５のベースにはＶBB＝
−１．３Ｖが発生されているので、上記トランジスタＱ
４はオンし、トランジスタＱ５はオフする。上記トラン
ジスタＱ４がオンすることで抵抗Ｒ２の両端に電圧が発
生し、この抵抗Ｒ２に直列接続されたコンデンサＣ１を
放電させる。これにより、出力回路３を構成するトラン
ジスタＱ９のベース蓄積電荷を引き抜く。
０．８Ｖの時、電流スイッチ回路２を構成するトランジ
スタＱ４のベースにはハイレベルの信号が印加されるこ
とになる。また、トランジスタＱ５のベースにはＶBB＝
−１．３Ｖが発生されているので、上記トランジスタＱ
４はオンし、トランジスタＱ５はオフする。上記トラン
ジスタＱ４がオンすることで抵抗Ｒ２の両端に電圧が発
生し、この抵抗Ｒ２に直列接続されたコンデンサＣ１を
放電させる。これにより、出力回路３を構成するトラン
ジスタＱ９のベース蓄積電荷を引き抜く。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】また、電流スイッチ回路２を構成する上記
トランジスタＱ５がオフしているので、抵抗Ｒ３には電
流スイッチ回路２の電流は流れず、出力回路３のトラン
ジスタＱ８のベースにはほぼ接地端子ＧＮＤの接地電位
が供給される。この結果、出力回路３の出力端子Ｏは、
論理レベルとして０−Ｖbe8 ＝−０．８Ｖの電位となる
（Ｖbe8 はＥＣＬ素子となるトランジスタＱ８のベース
−エミッタ間電圧）。
トランジスタＱ５がオフしているので、抵抗Ｒ３には電
流スイッチ回路２の電流は流れず、出力回路３のトラン
ジスタＱ８のベースにはほぼ接地端子ＧＮＤの接地電位
が供給される。この結果、出力回路３の出力端子Ｏは、
論理レベルとして０−Ｖbe8 ＝−０．８Ｖの電位となる
（Ｖbe8 はＥＣＬ素子となるトランジスタＱ８のベース
−エミッタ間電圧）。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】このようにして、ＣＭＯＳ入力端子Ｉに、
ＣＭＯＳ論理におけるローレベルの−３．３Ｖが印加さ
れる場合に、出力回路３の出力端子Ｏからは、ＥＣＬ論
理におけるハイレベルの−０．８Ｖが出力される。
ＣＭＯＳ論理におけるローレベルの−３．３Ｖが印加さ
れる場合に、出力回路３の出力端子Ｏからは、ＥＣＬ論
理におけるハイレベルの−０．８Ｖが出力される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】他方、ＣＭＯＳ入力端子Ｉに、論理振幅と
して、ハイレベルの０Ｖが印加される場合を考える。上
記ハイレベルの入力により、トランジスタＰＭ１はオフ
し、トランジスタＮＭ１、ＮＭ２はオンするので、ノー
ド２１は−３．３Ｖとなり、これに伴い、トランジスタ
Ｑ１、トランジスタＮＭ３はオフし、トランジスタＱ２
はオンするので、ノード２２における論理レベルは−
３．３Ｖとなり、このインバータ回路１から電流スイッ
チ回路２への出力はローレベルとなる。
して、ハイレベルの０Ｖが印加される場合を考える。上
記ハイレベルの入力により、トランジスタＰＭ１はオフ
し、トランジスタＮＭ１、ＮＭ２はオンするので、ノー
ド２１は−３．３Ｖとなり、これに伴い、トランジスタ
Ｑ１、トランジスタＮＭ３はオフし、トランジスタＱ２
はオンするので、ノード２２における論理レベルは−
３．３Ｖとなり、このインバータ回路１から電流スイッ
チ回路２への出力はローレベルとなる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】上記ノード２２における論理レベルが−
３．３Ｖの時、電流スイッチ回路２を構成するトランジ
スタＱ４のベースにはローレベルの信号が印加されるこ
とになる。また、トランジスタＱ５のベースにはＶBB＝
−１．３Ｖが発生しているので、上記トランジスタＱ４
はオフし、トランジスタＱ５はオンする。上記トランジ
スタＱ４がオフすることで抵抗Ｒ２には電流スイッチ回
路２の電流は流れず、コンデンサＣ１を充電させる。こ
れにより、出力回路３のトランジスタＱ９のベースに蓄
積電荷を供給する。
３．３Ｖの時、電流スイッチ回路２を構成するトランジ
スタＱ４のベースにはローレベルの信号が印加されるこ
とになる。また、トランジスタＱ５のベースにはＶBB＝
−１．３Ｖが発生しているので、上記トランジスタＱ４
はオフし、トランジスタＱ５はオンする。上記トランジ
スタＱ４がオフすることで抵抗Ｒ２には電流スイッチ回
路２の電流は流れず、コンデンサＣ１を充電させる。こ
れにより、出力回路３のトランジスタＱ９のベースに蓄
積電荷を供給する。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】このようにして、ＣＭＯＳ入力端子Ｉに、
ＣＭＯＳ論理におけるハイレベルの０Ｖが印加される場
合に、出力回路３の出力端子Ｏからは、ＥＣＬ論理レベ
ルにおけるローレベルの−１．６Ｖが出力される。
ＣＭＯＳ論理におけるハイレベルの０Ｖが印加される場
合に、出力回路３の出力端子Ｏからは、ＥＣＬ論理レベ
ルにおけるローレベルの−１．６Ｖが出力される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】次に、上記実施例に係る回路の動作につい
て説明する。先ず、ＣＭＯＳ入力端子Ｉに、論理レベル
として、ローレベルの−３．３Ｖが印加される場合を考
える。上記ローレベルの入力により、トランジスタＰＭ
１はオンし、トランジスタＮＭ１、ＮＭ２はオフするの
で、ノード２１は０Ｖとなり、これに伴い、トランジス
タＱ１、トランジスタＮＭ３はオンし、トランジスタＱ
２はオフするので、ノード２２における論理レベルは０
−Ｖbe1 ＝−０．８Ｖとなり、このインバータ回路１か
ら電流スイッチ回路２への出力はハイレベルの信号が送
出される。
て説明する。先ず、ＣＭＯＳ入力端子Ｉに、論理レベル
として、ローレベルの−３．３Ｖが印加される場合を考
える。上記ローレベルの入力により、トランジスタＰＭ
１はオンし、トランジスタＮＭ１、ＮＭ２はオフするの
で、ノード２１は０Ｖとなり、これに伴い、トランジス
タＱ１、トランジスタＮＭ３はオンし、トランジスタＱ
２はオフするので、ノード２２における論理レベルは０
−Ｖbe1 ＝−０．８Ｖとなり、このインバータ回路１か
ら電流スイッチ回路２への出力はハイレベルの信号が送
出される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】上記ノード２２における論理レベルが−
０．８Ｖの時、電流スイッチ回路２を構成するトランジ
スタＱ４のベースにはハイレベルの信号が印加されるこ
とになる。また、トランジスタＱ５のベースにはＶBB＝
−１．３Ｖが発生されているので、上記トランジスタＱ
４はオンし、トランジスタＱ５はオフする。上記トラン
ジスタＱ４がオンすることで抵抗Ｒ２の両端に電圧が発
生し、トランジスタＮＭ５を放電させる。これにより、
出力回路３のトランジスタＱ９のベース蓄積電荷を引き
抜く。既に、トランジスタＰＭ１及びＮＭ１で構成され
るＣＭＯＳインバータの出力、つまり、ノード２１は０
Ｖであるので、トランジスタＮＭ４はオンし、トランジ
スタＱ９は急激にターンオフする。
０．８Ｖの時、電流スイッチ回路２を構成するトランジ
スタＱ４のベースにはハイレベルの信号が印加されるこ
とになる。また、トランジスタＱ５のベースにはＶBB＝
−１．３Ｖが発生されているので、上記トランジスタＱ
４はオンし、トランジスタＱ５はオフする。上記トラン
ジスタＱ４がオンすることで抵抗Ｒ２の両端に電圧が発
生し、トランジスタＮＭ５を放電させる。これにより、
出力回路３のトランジスタＱ９のベース蓄積電荷を引き
抜く。既に、トランジスタＰＭ１及びＮＭ１で構成され
るＣＭＯＳインバータの出力、つまり、ノード２１は０
Ｖであるので、トランジスタＮＭ４はオンし、トランジ
スタＱ９は急激にターンオフする。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正内容】
【００２８】このようにして、ＣＭＯＳ入力端子Ｉに、
ＣＭＯＳ論理におけるローレベルの−３．３Ｖが印加さ
れる場合に、出力回路３の出力端子Ｏからは、ＥＣＬ論
理におけるハイレベルの−０．８Ｖが出力される。
ＣＭＯＳ論理におけるローレベルの−３．３Ｖが印加さ
れる場合に、出力回路３の出力端子Ｏからは、ＥＣＬ論
理におけるハイレベルの−０．８Ｖが出力される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】他方、ＣＭＯＳ入力端子Ｉに、論理レベル
として、ハイレベルの０Ｖが印加される場合を考える。
上記ハイレベルの入力により、トランジスタＰＭ１はオ
フし、トランジスタＮＭ１、ＮＭ２はオンするので、ノ
ード２１は−３．３Ｖとなり、これに伴い、トランジス
タＱ１、トランジスタＮＭ３はオフし、トランジスタＱ
２はオンするので、ノード２２における論理レベルは−
３．３Ｖとなり、このインバータ回路１から電流スイッ
チ回路２への出力はローレベルとなる。
として、ハイレベルの０Ｖが印加される場合を考える。
上記ハイレベルの入力により、トランジスタＰＭ１はオ
フし、トランジスタＮＭ１、ＮＭ２はオンするので、ノ
ード２１は−３．３Ｖとなり、これに伴い、トランジス
タＱ１、トランジスタＮＭ３はオフし、トランジスタＱ
２はオンするので、ノード２２における論理レベルは−
３．３Ｖとなり、このインバータ回路１から電流スイッ
チ回路２への出力はローレベルとなる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】上記ノード２２における論理レベルが−
３．３Ｖの時、電流スイッチ回路２を構成するトランジ
スタＱ４のベースにはローレベルの信号が印加されるこ
とになる。また、トランジスタＱ５のベースにはＶBB＝
−１．３Ｖが発生しているので、上記トランジスタＱ４
はオフし、トランジスタＱ５はオンする。上記トランジ
スタＱ４がオフすることで抵抗Ｒ２には電流スイッチ回
路２の電流は流れず、トランジスタＮＭ５を充電させ
る。これにより、出力回路３のトランジスタＱ９のベー
スに蓄積電荷を供給する。既に、トランジスタＰＭ１と
ＮＭ１で構成されるＣＭＯＳインバータの出力、つまり
ノード２１は−３．３Ｖであるので、トランジスタＮＭ
４はオフし、トランジスタＱ９は急激にターンオンす
る。
３．３Ｖの時、電流スイッチ回路２を構成するトランジ
スタＱ４のベースにはローレベルの信号が印加されるこ
とになる。また、トランジスタＱ５のベースにはＶBB＝
−１．３Ｖが発生しているので、上記トランジスタＱ４
はオフし、トランジスタＱ５はオンする。上記トランジ
スタＱ４がオフすることで抵抗Ｒ２には電流スイッチ回
路２の電流は流れず、トランジスタＮＭ５を充電させ
る。これにより、出力回路３のトランジスタＱ９のベー
スに蓄積電荷を供給する。既に、トランジスタＰＭ１と
ＮＭ１で構成されるＣＭＯＳインバータの出力、つまり
ノード２１は−３．３Ｖであるので、トランジスタＮＭ
４はオフし、トランジスタＱ９は急激にターンオンす
る。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正内容】
【００３２】このようにして、ＣＭＯＳ入力端子Ｉに、
ＣＭＯＳ論理におけるハイレベルの０Ｖが印加される場
合に、出力回路３の出力端子Ｏからは、ＥＣＬ論理レベ
ルにおけるローレベルの−１．６Ｖが出力される。
ＣＭＯＳ論理におけるハイレベルの０Ｖが印加される場
合に、出力回路３の出力端子Ｏからは、ＥＣＬ論理レベ
ルにおけるローレベルの−１．６Ｖが出力される。
Claims (2)
- 【請求項１】 ＣＭＯＳ論理レベルの入力信号の論理値
を反転しＥＣＬ論理レベルに変換して出力するインバー
タ回路と、このインバータ回路の出力に基づいて互いに
反転動作しそれぞれの出力端子への通流を制御する一対
のスイッチング素子を有する電流スイッチ回路と、直列
接続された一対のトランジスタを有し上記電流スイッチ
回路の一対の出力端子側にそれぞれベースが接続され上
記一対のスイッチング素子の通流制御に対応した所定の
論理レベルの信号を出力する出力回路と、上記出力回路
の一方のトランジスタのベースを定電圧にするための電
圧クランプ回路と、上記電流スイッチ回路の一方の出力
端子と上記電圧クランプ回路が設けられる出力回路の一
方のトランジスタのベースとの間に設けられて上記電流
スイッチ回路の出力信号の変化に応じて上記出力回路の
一方のトランジスタのベースへの電荷の供給及び引き抜
きを制御する制御素子とを備えたレベル変換回路におい
て、上記電圧クランプ回路に、上記ＣＭＯＳ論理レベル
の入力信号の反転出力に応じて上記出力回路の一方のト
ランジスタをスイッチングさせるＣＭＯＳ素子を備えた
ことを特徴とするレベル変換回路。 - 【請求項２】 ＣＭＯＳ論理レベルの入力信号の論理値
を反転しＥＣＬ論理レベルに変換して出力するインバー
タ回路と、このインバータ回路の出力に基づいて互いに
反転動作しそれぞれの出力端子への通流を制御する一対
のスイッチング素子を有する電流スイッチ回路と、直列
接続された一対のトランジスタを有し上記電流スイッチ
回路の一対の出力端子側にそれぞれベースが接続され上
記一対のスイッチング素子の通流制御に対応した所定の
論理レベルの信号を出力する出力回路と、上記出力回路
の一方のトランジスタのベースを定電圧にするための電
圧クランプ回路と、上記電流スイッチ回路の一方の出力
端子と上記電圧クランプ回路が設けられる出力回路の一
方のトランジスタのベースとの間に設けられて上記電流
スイッチ回路の出力信号の変化に応じて上記出力回路の
一方のトランジスタのベースへの電荷の供給及び引き抜
きを制御する制御素子とを備えたレベル変換回路におい
て、上記制御素子として、容量結合型のＣＭＯＳ素子を
用いたことをを特徴とするレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5199535A JPH0758621A (ja) | 1993-08-11 | 1993-08-11 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5199535A JPH0758621A (ja) | 1993-08-11 | 1993-08-11 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0758621A true JPH0758621A (ja) | 1995-03-03 |
Family
ID=16409454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5199535A Pending JPH0758621A (ja) | 1993-08-11 | 1993-08-11 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758621A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0879050A (ja) * | 1994-09-08 | 1996-03-22 | Nec Corp | ＢｉＣＭＯＳ論理回路 |
-
1993
- 1993-08-11 JP JP5199535A patent/JPH0758621A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0879050A (ja) * | 1994-09-08 | 1996-03-22 | Nec Corp | ＢｉＣＭＯＳ論理回路 |
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