JPH09205356A - 出力回路 - Google Patents
出力回路Info
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- JPH09205356A JPH09205356A JP8013222A JP1322296A JPH09205356A JP H09205356 A JPH09205356 A JP H09205356A JP 8013222 A JP8013222 A JP 8013222A JP 1322296 A JP1322296 A JP 1322296A JP H09205356 A JPH09205356 A JP H09205356A
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- nmos transistor
- power supply
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
Abstract
(57)【要約】
【課題】高電位電源の電圧に係わらず、出力端子をＨレ
ベルにする。 【解決手段】出力回路２０は、電源ＶDDと出力端子２４
との間に接続されたプルアップ側ｎＭＯＳトランジスタ
２２と、電源ＶDDと出力端子２４との間においてトラン
ジスタ２２と並列に接続されたプルアップ側ｐＭＯＳト
ランジスタ２５と、グランドＧＮＤと出力端子２４との
間に接続されたプルダウン側ｎＭＯＳトランジスタ２３
とを備える。電源ＶDDの電圧に応じてプルアップ側ｎＭ
ＯＳトランジスタ２２又はプルアップ側ｐＭＯＳトラン
ジスタ２５をオンさせることによって出力端子２４がＨ
レベルにされる。
ベルにする。 【解決手段】出力回路２０は、電源ＶDDと出力端子２４
との間に接続されたプルアップ側ｎＭＯＳトランジスタ
２２と、電源ＶDDと出力端子２４との間においてトラン
ジスタ２２と並列に接続されたプルアップ側ｐＭＯＳト
ランジスタ２５と、グランドＧＮＤと出力端子２４との
間に接続されたプルダウン側ｎＭＯＳトランジスタ２３
とを備える。電源ＶDDの電圧に応じてプルアップ側ｎＭ
ＯＳトランジスタ２２又はプルアップ側ｐＭＯＳトラン
ジスタ２５をオンさせることによって出力端子２４がＨ
レベルにされる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の出力
回路に係り、詳しくは半導体装置の電源電圧が５Ｖ若し
くは３Ｖのいずれかで使用される場合に、その半導体装
置が何らかのバスに接続されているときのＨレベル駆動
に関する。
回路に係り、詳しくは半導体装置の電源電圧が５Ｖ若し
くは３Ｖのいずれかで使用される場合に、その半導体装
置が何らかのバスに接続されているときのＨレベル駆動
に関する。
【０００２】
【従来の技術】従来、半導体装置がデータ転送用のバス
に接続されている場合、バスに接続された出力端子をＨ
レベルに駆動する場合には、ｐＭＯＳトランジスタを用
いることが多い。ところが、ＳＣＳＩ（スモール・コン
ピュータ・システム・インターフェース）装置のように
大電流を駆動する場合には、ｎＭＯＳトランジスタのソ
ースホロワ回路が用いられる。
に接続されている場合、バスに接続された出力端子をＨ
レベルに駆動する場合には、ｐＭＯＳトランジスタを用
いることが多い。ところが、ＳＣＳＩ（スモール・コン
ピュータ・システム・インターフェース）装置のように
大電流を駆動する場合には、ｎＭＯＳトランジスタのソ
ースホロワ回路が用いられる。
【０００３】図３はＭＯＳトランジスタの出力電圧（Ｖ
OH）−出力電流（ＩOH）特性を示し、ｎＭＯＳトランジ
スタは、大電流を駆動しても電圧が落ち込まない。ま
た、図４はＭＯＳトランジスタのソースドレイン電圧
（ＶDS）−ソースドレイン電流（ＩDS）特性を示し、ｎ
ＭＯＳトランジスタは、その動作領域において電流がほ
ぼ一定となる。このような理由からＳＣＳＩ装置のよう
に大電流を駆動する場合には、図６に示すようにｎＭＯ
Ｓトランジスタのソースホロワ回路を備えた出力回路１
０が用いられる。
OH）−出力電流（ＩOH）特性を示し、ｎＭＯＳトランジ
スタは、大電流を駆動しても電圧が落ち込まない。ま
た、図４はＭＯＳトランジスタのソースドレイン電圧
（ＶDS）−ソースドレイン電流（ＩDS）特性を示し、ｎ
ＭＯＳトランジスタは、その動作領域において電流がほ
ぼ一定となる。このような理由からＳＣＳＩ装置のよう
に大電流を駆動する場合には、図６に示すようにｎＭＯ
Ｓトランジスタのソースホロワ回路を備えた出力回路１
０が用いられる。
【０００４】この出力回路１０について説明すると、電
源ＶDD及びグランドＧＮＤ間にはプルアップ側ｎＭＯＳ
トランジスタ１１及びプルダウン側ｎＭＯＳトランジス
タ１２が直列に接続されている。プルアップ側ｎＭＯＳ
トランジスタ１１のゲートには信号ＩＮが入力され、プ
ルダウン側ｎＭＯＳトランジスタ１２のゲートには信号
ＩＮバーが入力されている。入力信号ＩＮ，ＩＮバーの
レベルに基づいてトランジスタ１１，１２のいずれか一
方がオンし、両トランジスタ１１，１２間の出力端子１
３から信号を出力する。
源ＶDD及びグランドＧＮＤ間にはプルアップ側ｎＭＯＳ
トランジスタ１１及びプルダウン側ｎＭＯＳトランジス
タ１２が直列に接続されている。プルアップ側ｎＭＯＳ
トランジスタ１１のゲートには信号ＩＮが入力され、プ
ルダウン側ｎＭＯＳトランジスタ１２のゲートには信号
ＩＮバーが入力されている。入力信号ＩＮ，ＩＮバーの
レベルに基づいてトランジスタ１１，１２のいずれか一
方がオンし、両トランジスタ１１，１２間の出力端子１
３から信号を出力する。
【０００５】出力端子１３にはバス線１４が接続されて
いる。このバス線１４と電源ＶDDとの間には終端抵抗Ｒ
１が接続され、バス線１４とグランドＧＮＤとの間には
終端抵抗Ｒ２が接続されている。両終端抵抗Ｒ１，Ｒ２
はそれらの抵抗比に基づいて電源ＶDDとグランドＧＮＤ
との電位差を分圧することにより、バス線１４のＨレベ
ルの電位を設定している。ここでは、バス線１４のＨレ
ベルの電位を３．０ボルト（Ｖ）に設定している。
いる。このバス線１４と電源ＶDDとの間には終端抵抗Ｒ
１が接続され、バス線１４とグランドＧＮＤとの間には
終端抵抗Ｒ２が接続されている。両終端抵抗Ｒ１，Ｒ２
はそれらの抵抗比に基づいて電源ＶDDとグランドＧＮＤ
との電位差を分圧することにより、バス線１４のＨレベ
ルの電位を設定している。ここでは、バス線１４のＨレ
ベルの電位を３．０ボルト（Ｖ）に設定している。
【０００６】このとき、図４のＶDS−ＩDS特性に示すよ
うに、ｎＭＯＳトランジスタのしきい値電圧Ｖthｎは、
１．５Ｖ〜２．０Ｖである。従って、電源ＶDDの電圧が
５．０Ｖの場合には、プルアップ側ｎＭＯＳトランジス
タ１１をオンさせることにより、出力端子１３から３．
５Ｖ〜３．０Ｖの電圧の出力信号を得ることができる。
うに、ｎＭＯＳトランジスタのしきい値電圧Ｖthｎは、
１．５Ｖ〜２．０Ｖである。従って、電源ＶDDの電圧が
５．０Ｖの場合には、プルアップ側ｎＭＯＳトランジス
タ１１をオンさせることにより、出力端子１３から３．
５Ｖ〜３．０Ｖの電圧の出力信号を得ることができる。
【０００７】
【発明が解決しようとする課題】しかし、近年、半導体
装置の低消費電力化が進められており、電源ＶDDの電圧
が５．０Ｖから３．０Ｖへ移行しつつある。図６におい
て、電源ＶDDの電圧が３．０Ｖの場合には、バス線１４
のＨレベルの電位は、１．８Ｖとなる。そのため、図６
において、電源ＶDDの電圧が３．０Ｖの場合に、プルア
ップ側ｎＭＯＳトランジスタ１１をオンさせても、出力
端子１３からは１．５Ｖ〜１．０Ｖの電圧の出力信号し
か得ることができない。
装置の低消費電力化が進められており、電源ＶDDの電圧
が５．０Ｖから３．０Ｖへ移行しつつある。図６におい
て、電源ＶDDの電圧が３．０Ｖの場合には、バス線１４
のＨレベルの電位は、１．８Ｖとなる。そのため、図６
において、電源ＶDDの電圧が３．０Ｖの場合に、プルア
ップ側ｎＭＯＳトランジスタ１１をオンさせても、出力
端子１３からは１．５Ｖ〜１．０Ｖの電圧の出力信号し
か得ることができない。
【０００８】つまり、出力端子１３をＨレベルに駆動す
る際に、終端抵抗Ｒ１，Ｒ２がバス線１４に接続されて
いても、出力回路１０の出力信号のレベルは終端抵抗Ｒ
１，Ｒ２によるオーバーシュートの跳ね返りを抑えるた
めのレベルに達し得ない。従って、このときの出力波形
は、図５に実線で示すように大きなリンギングを備えた
ものとなる。
る際に、終端抵抗Ｒ１，Ｒ２がバス線１４に接続されて
いても、出力回路１０の出力信号のレベルは終端抵抗Ｒ
１，Ｒ２によるオーバーシュートの跳ね返りを抑えるた
めのレベルに達し得ない。従って、このときの出力波形
は、図５に実線で示すように大きなリンギングを備えた
ものとなる。
【０００９】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、高電位電源の電圧に係
わらず、出力端子をＨレベルにすることができる出力回
路を提供することにある。
れたものであって、その目的は、高電位電源の電圧に係
わらず、出力端子をＨレベルにすることができる出力回
路を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、出力端子と、高電位電源と出力
端子との間に接続されたプルアップ側ｎＭＯＳトランジ
スタと、高電位電源と出力端子との間においてプルアッ
プ側ｎＭＯＳトランジスタと並列に接続されたプルアッ
プ側ｐＭＯＳトランジスタと、低電位電源と出力端子と
の間に接続されたプルダウン側ｎＭＯＳトランジスタと
を備え、高電位電源の電圧に応じてプルアップ側ｎＭＯ
Ｓトランジスタ又はプルアップ側ｐＭＯＳトランジスタ
をオンさせることによって出力端子をＨレベルにするよ
うにした。
め、請求項１の発明は、出力端子と、高電位電源と出力
端子との間に接続されたプルアップ側ｎＭＯＳトランジ
スタと、高電位電源と出力端子との間においてプルアッ
プ側ｎＭＯＳトランジスタと並列に接続されたプルアッ
プ側ｐＭＯＳトランジスタと、低電位電源と出力端子と
の間に接続されたプルダウン側ｎＭＯＳトランジスタと
を備え、高電位電源の電圧に応じてプルアップ側ｎＭＯ
Ｓトランジスタ又はプルアップ側ｐＭＯＳトランジスタ
をオンさせることによって出力端子をＨレベルにするよ
うにした。
【００１１】請求項２の発明は、高電位電源の電圧を検
出し、その検出結果に基づいてプルアップ側ｎＭＯＳト
ランジスタ又はプルアップ側ｐＭＯＳトランジスタのい
ずれか一方のみをオンさせるための電圧検出回路を設け
た。
出し、その検出結果に基づいてプルアップ側ｎＭＯＳト
ランジスタ又はプルアップ側ｐＭＯＳトランジスタのい
ずれか一方のみをオンさせるための電圧検出回路を設け
た。
【００１２】請求項３の発明は、電圧検出回路を、高電
位電源及び低電位電源が動作電源として供給され、か
つ、制御信号を反転した信号を出力するＣＭＯＳインバ
ータと、高電位電源及び低電位電源が動作電源として供
給され、かつ、入力信号を増幅した信号をプルアップ側
ｎＭＯＳトランジスタ及びプルアップ側ｐＭＯＳトラン
ジスタに出力するためのバッファと、ＣＭＯＳインバー
タの出力端子に接続されたドレインと、バッファの入力
端子に接続されたソースと、高電位電源に接続されたゲ
ートと、低電位電源に接続されたバックゲートとを有す
るｎＭＯＳトランジスタとを備えるものとした。
位電源及び低電位電源が動作電源として供給され、か
つ、制御信号を反転した信号を出力するＣＭＯＳインバ
ータと、高電位電源及び低電位電源が動作電源として供
給され、かつ、入力信号を増幅した信号をプルアップ側
ｎＭＯＳトランジスタ及びプルアップ側ｐＭＯＳトラン
ジスタに出力するためのバッファと、ＣＭＯＳインバー
タの出力端子に接続されたドレインと、バッファの入力
端子に接続されたソースと、高電位電源に接続されたゲ
ートと、低電位電源に接続されたバックゲートとを有す
るｎＭＯＳトランジスタとを備えるものとした。
【００１３】（作用）請求項１の発明によれば、高電位
電源の電圧に応じてプルアップ側ｎＭＯＳトランジスタ
又はプルアップ側ｐＭＯＳトランジスタをオンさせるこ
とによって出力端子がＨレベルにされる。
電源の電圧に応じてプルアップ側ｎＭＯＳトランジスタ
又はプルアップ側ｐＭＯＳトランジスタをオンさせるこ
とによって出力端子がＨレベルにされる。
【００１４】請求項２の発明によれば、高電位電源の電
圧に応じてプルアップ側ｎＭＯＳトランジスタ及びプル
アップ側ｐＭＯＳトランジスタのいずれか一方をオンさ
せることによって出力端子がＨレベルにされる。
圧に応じてプルアップ側ｎＭＯＳトランジスタ及びプル
アップ側ｐＭＯＳトランジスタのいずれか一方をオンさ
せることによって出力端子がＨレベルにされる。
【００１５】請求項３の発明によれば、ｎＭＯＳトラン
ジスタのバックゲートを低電位電源に接続することによ
り、ｎＭＯＳトランジスタのしきい値電圧が増加し、こ
のしきい値電圧を電源の電圧から引いた電圧の信号が高
電位電源の電圧の検出結果として出力される。
ジスタのバックゲートを低電位電源に接続することによ
り、ｎＭＯＳトランジスタのしきい値電圧が増加し、こ
のしきい値電圧を電源の電圧から引いた電圧の信号が高
電位電源の電圧の検出結果として出力される。
【００１６】
［第１の実施の形態］以下、本発明をＳＣＳＩ装置の出
力回路に具体化した第１の実施の形態を図１に従って説
明する。
力回路に具体化した第１の実施の形態を図１に従って説
明する。
【００１７】本形態の出力回路２０は、論理回路２１、
プルアップ側ｎＭＯＳトランジスタ２２、プルアップ側
ｐＭＯＳトランジスタ２５、プルダウン側ｎＭＯＳトラ
ンジスタ２３及びＣＭＯＳインバータ２６を備える。
プルアップ側ｎＭＯＳトランジスタ２２、プルアップ側
ｐＭＯＳトランジスタ２５、プルダウン側ｎＭＯＳトラ
ンジスタ２３及びＣＭＯＳインバータ２６を備える。
【００１８】論理回路２１は図示しない内部回路からの
制御信号ＯＴ，Ｃを入力し、両制御信号ＯＴ，Ｃのレベ
ルに基づくレベルの信号Ｓ１，Ｓ２を出力する。制御信
号ＣがＨレベルのとき、制御信号ＯＴのレベルには無関
係に信号Ｓ１，Ｓ２はそれぞれＨレベル、Ｌレベルにな
る。制御信号ＣがＬレベルのとき、制御信号ＯＴがＨレ
ベルであると、信号Ｓ１，Ｓ２は共にＨレベルになる。
また、制御信号ＣがＬレベルのとき、制御信号ＯＴがＬ
レベルであると、信号Ｓ１，Ｓ２は共にＬレベルにな
る。
制御信号ＯＴ，Ｃを入力し、両制御信号ＯＴ，Ｃのレベ
ルに基づくレベルの信号Ｓ１，Ｓ２を出力する。制御信
号ＣがＨレベルのとき、制御信号ＯＴのレベルには無関
係に信号Ｓ１，Ｓ２はそれぞれＨレベル、Ｌレベルにな
る。制御信号ＣがＬレベルのとき、制御信号ＯＴがＨレ
ベルであると、信号Ｓ１，Ｓ２は共にＨレベルになる。
また、制御信号ＣがＬレベルのとき、制御信号ＯＴがＬ
レベルであると、信号Ｓ１，Ｓ２は共にＬレベルにな
る。
【００１９】プルアップ側ｎＭＯＳトランジスタ２２
は、高電位電源としての電源ＶDDと出力端子２４との間
に接続され、プルダウン側ｎＭＯＳトランジスタ２３は
出力端子２４と低電位電源としてのグランドＧＮＤとの
間に接続されている。プルアップ側ｐＭＯＳトランジス
タ２５は、電源ＶDDと出力端子２４との間において前記
プルアップ側ｎＭＯＳトランジスタ２２と並列に接続さ
れている。
は、高電位電源としての電源ＶDDと出力端子２４との間
に接続され、プルダウン側ｎＭＯＳトランジスタ２３は
出力端子２４と低電位電源としてのグランドＧＮＤとの
間に接続されている。プルアップ側ｐＭＯＳトランジス
タ２５は、電源ＶDDと出力端子２４との間において前記
プルアップ側ｎＭＯＳトランジスタ２２と並列に接続さ
れている。
【００２０】プルアップ側ｎＭＯＳトランジスタ２２の
ゲートにはインバータ２６を介して前記信号Ｓ１を反転
した信号Ｓ３が入力されている。プルダウン側ｎＭＯＳ
トランジスタ２３のゲートには前記信号Ｓ２が入力され
ている。プルアップ側ｐＭＯＳトランジスタ２５のゲー
トには前記信号Ｓ１が入力されている。
ゲートにはインバータ２６を介して前記信号Ｓ１を反転
した信号Ｓ３が入力されている。プルダウン側ｎＭＯＳ
トランジスタ２３のゲートには前記信号Ｓ２が入力され
ている。プルアップ側ｐＭＯＳトランジスタ２５のゲー
トには前記信号Ｓ１が入力されている。
【００２１】出力端子２４にはバス線２７が接続されて
いる。このバス線２７と電源ＶDDとの間には終端抵抗Ｒ
３が接続され、バス線２７とグランドＧＮＤとの間には
終端抵抗Ｒ４が接続されている。両終端抵抗Ｒ３，Ｒ４
はそれらの抵抗比に基づいて電源ＶDDとグランドＧＮＤ
との電位差を分圧することにより、バス線２７のＨレベ
ルの電位を設定している。本形態では、終端抵抗Ｒ３，
Ｒ４の抵抗比を２：３に設定している。
いる。このバス線２７と電源ＶDDとの間には終端抵抗Ｒ
３が接続され、バス線２７とグランドＧＮＤとの間には
終端抵抗Ｒ４が接続されている。両終端抵抗Ｒ３，Ｒ４
はそれらの抵抗比に基づいて電源ＶDDとグランドＧＮＤ
との電位差を分圧することにより、バス線２７のＨレベ
ルの電位を設定している。本形態では、終端抵抗Ｒ３，
Ｒ４の抵抗比を２：３に設定している。
【００２２】さて、上記のように構成された出力回路２
０では、信号Ｓ１，Ｓ２が共にＨレベルになると、プル
アップ側ｐＭＯＳトランジスタ２５はオフし、プルダウ
ン側ｎＭＯＳトランジスタ２３はオンする。また、信号
Ｓ１がＨレベルであるため、信号Ｓ３はＬレベルにな
り、プルアップ側ｎＭＯＳトランジスタ２２もオフす
る。
０では、信号Ｓ１，Ｓ２が共にＨレベルになると、プル
アップ側ｐＭＯＳトランジスタ２５はオフし、プルダウ
ン側ｎＭＯＳトランジスタ２３はオンする。また、信号
Ｓ１がＨレベルであるため、信号Ｓ３はＬレベルにな
り、プルアップ側ｎＭＯＳトランジスタ２２もオフす
る。
【００２３】従って、出力端子２４はＬレベルに駆動さ
れ、バス線２７はＬレベルとなる。逆に、信号Ｓ１，Ｓ
２が共にＬレベルになると、プルアップ側ｐＭＯＳトラ
ンジスタ２５はオンし、プルダウン側ｎＭＯＳトランジ
スタ２３はオフする。また、信号Ｓ１がＬレベルである
ため、信号Ｓ３はＨレベルになり、プルアップ側ｎＭＯ
Ｓトランジスタ２２もオンする。
れ、バス線２７はＬレベルとなる。逆に、信号Ｓ１，Ｓ
２が共にＬレベルになると、プルアップ側ｐＭＯＳトラ
ンジスタ２５はオンし、プルダウン側ｎＭＯＳトランジ
スタ２３はオフする。また、信号Ｓ１がＬレベルである
ため、信号Ｓ３はＨレベルになり、プルアップ側ｎＭＯ
Ｓトランジスタ２２もオンする。
【００２４】このとき、図４のＶDS−ＩDS特性に示すよ
うに、ｎＭＯＳトランジスタ２２のしきい値電圧Ｖthｎ
は、１．５Ｖ〜２．０Ｖである。従って、電源ＶDDの電
圧が３．０Ｖの場合にはプルアップ側ｎＭＯＳトランジ
スタ２２は１．５Ｖ〜１．０Ｖの電圧の信号しか出力す
ることができない。また、電源ＶDDの電圧が３．０Ｖで
あると、バス線２７のＨレベルの電位は１．８Ｖとな
る。
うに、ｎＭＯＳトランジスタ２２のしきい値電圧Ｖthｎ
は、１．５Ｖ〜２．０Ｖである。従って、電源ＶDDの電
圧が３．０Ｖの場合にはプルアップ側ｎＭＯＳトランジ
スタ２２は１．５Ｖ〜１．０Ｖの電圧の信号しか出力す
ることができない。また、電源ＶDDの電圧が３．０Ｖで
あると、バス線２７のＨレベルの電位は１．８Ｖとな
る。
【００２５】そのため、電源ＶDDの電圧が３．０Ｖの場
合には、出力端子２４はプルアップ側ｐＭＯＳトランジ
スタ２５によってＨレベルに駆動され、バス線２７はＨ
レベルとなる。
合には、出力端子２４はプルアップ側ｐＭＯＳトランジ
スタ２５によってＨレベルに駆動され、バス線２７はＨ
レベルとなる。
【００２６】また、電源ＶDDの電圧が５．０Ｖの場合に
は、プルアップ側ｎＭＯＳトランジスタ２２は３．５Ｖ
〜３．０Ｖの電圧の信号を出力することができる。電源
ＶDDの電圧が５．０Ｖであると、バス線２７のＨレベル
の電位は３．０Ｖとなる。そのため、電源ＶDDの電圧が
５．０Ｖの場合には、出力端子２４はプルアップ側ｎＭ
ＯＳトランジスタ２２及びプルアップ側ｐＭＯＳトラン
ジスタ２５によってＨレベルに駆動され、バス線２７は
Ｈレベルとなる。
は、プルアップ側ｎＭＯＳトランジスタ２２は３．５Ｖ
〜３．０Ｖの電圧の信号を出力することができる。電源
ＶDDの電圧が５．０Ｖであると、バス線２７のＨレベル
の電位は３．０Ｖとなる。そのため、電源ＶDDの電圧が
５．０Ｖの場合には、出力端子２４はプルアップ側ｎＭ
ＯＳトランジスタ２２及びプルアップ側ｐＭＯＳトラン
ジスタ２５によってＨレベルに駆動され、バス線２７は
Ｈレベルとなる。
【００２７】さて、本形態の出力回路２０は、以下の効
果がある。 （１）本形態の出力回路２０は、電源ＶDDの電圧が３．
０Ｖの場合にはプルアップ側ｐＭＯＳトランジスタ２５
によって出力端子２４をＨレベルに駆動でき、電源ＶDD
の電圧が５．０Ｖの場合にはプルアップ側ｎＭＯＳトラ
ンジスタ２２及びプルアップ側ｐＭＯＳトランジスタ２
５によって出力端子２４をＨレベルに駆動できる。
果がある。 （１）本形態の出力回路２０は、電源ＶDDの電圧が３．
０Ｖの場合にはプルアップ側ｐＭＯＳトランジスタ２５
によって出力端子２４をＨレベルに駆動でき、電源ＶDD
の電圧が５．０Ｖの場合にはプルアップ側ｎＭＯＳトラ
ンジスタ２２及びプルアップ側ｐＭＯＳトランジスタ２
５によって出力端子２４をＨレベルに駆動できる。
【００２８】（２）出力端子２４をＨレベルに駆動する
際に、出力回路２０の出力信号のレベルは終端抵抗Ｒ
３，Ｒ４によるオーバーシュートの跳ね返りを抑えるた
めのレベルに達する。従って、このときのバス線２７の
出力波形は、図５に破線で示すようにリンギングの小さ
なものとなり、バス線２７の伝搬特性を向上することが
できる。
際に、出力回路２０の出力信号のレベルは終端抵抗Ｒ
３，Ｒ４によるオーバーシュートの跳ね返りを抑えるた
めのレベルに達する。従って、このときのバス線２７の
出力波形は、図５に破線で示すようにリンギングの小さ
なものとなり、バス線２７の伝搬特性を向上することが
できる。
【００２９】［第２の実施の形態］次に、本発明をＳＣ
ＳＩ装置の出力回路に具体化した第２の実施の形態を図
２に従って説明する。なお、説明の便宜上、図１と同様
の構成については同一の符号を付してその説明を一部省
略する。
ＳＩ装置の出力回路に具体化した第２の実施の形態を図
２に従って説明する。なお、説明の便宜上、図１と同様
の構成については同一の符号を付してその説明を一部省
略する。
【００３０】本形態の出力回路３０は、電圧検出回路３
１及び論理回路としての２入力ＯＲ回路３５を設けた点
において、前記出力回路２０の構成と異なる。電圧検出
回路３１は、ＣＭＯＳインバータ３２、ｎＭＯＳトラン
ジスタ３３及びバッファ３４を備える。電圧検出回路３
１は電源ＶDDの電圧を検出し、その検出結果に基づいて
プルアップ側ｎＭＯＳトランジスタ２２又はプルアップ
側ｐＭＯＳトランジスタ２５のいずれか一方のみをオン
させるための信号を出力する。
１及び論理回路としての２入力ＯＲ回路３５を設けた点
において、前記出力回路２０の構成と異なる。電圧検出
回路３１は、ＣＭＯＳインバータ３２、ｎＭＯＳトラン
ジスタ３３及びバッファ３４を備える。電圧検出回路３
１は電源ＶDDの電圧を検出し、その検出結果に基づいて
プルアップ側ｎＭＯＳトランジスタ２２又はプルアップ
側ｐＭＯＳトランジスタ２５のいずれか一方のみをオン
させるための信号を出力する。
【００３１】すなわち、ＣＭＯＳインバータ３２は電源
ＶDD及びグランドＧＮＤを動作電源として供給され、制
御信号としての信号Ｓ１を反転した信号Ｓ４を出力す
る。バッファ３４は電源ＶDD及びグランドＧＮＤを動作
電源として供給され、入力信号を増幅した信号Ｓ５をプ
ルアップ側ｎＭＯＳトランジスタ２２及びＯＲ回路３５
に出力する。
ＶDD及びグランドＧＮＤを動作電源として供給され、制
御信号としての信号Ｓ１を反転した信号Ｓ４を出力す
る。バッファ３４は電源ＶDD及びグランドＧＮＤを動作
電源として供給され、入力信号を増幅した信号Ｓ５をプ
ルアップ側ｎＭＯＳトランジスタ２２及びＯＲ回路３５
に出力する。
【００３２】ｎＭＯＳトランジスタ３３はソースホロワ
回路であって、ＣＭＯＳインバータ３２の出力端子に接
続されたドレインと、バッファ３４の入力端子に接続さ
れたソースと、電源ＶDDに接続されたゲートと、グラン
ドＧＮＤに接続されたバックゲートとを有する。
回路であって、ＣＭＯＳインバータ３２の出力端子に接
続されたドレインと、バッファ３４の入力端子に接続さ
れたソースと、電源ＶDDに接続されたゲートと、グラン
ドＧＮＤに接続されたバックゲートとを有する。
【００３３】従って、ｎＭＯＳトランジスタ３３は常時
オンしている。ｎＭＯＳトランジスタ３３はバックゲー
トがグランドＧＮＤに接続されているので、そのしきい
値電圧Ｖthは通常よりも増大し、ｎＭＯＳトランジスタ
３３はドレイン電圧からそのしきい値電圧Ｖthだけ低下
させた電圧の信号を出力する。しきい値電圧の増加分Δ
Ｖth＝１／（２×√ＶBS）となる。
オンしている。ｎＭＯＳトランジスタ３３はバックゲー
トがグランドＧＮＤに接続されているので、そのしきい
値電圧Ｖthは通常よりも増大し、ｎＭＯＳトランジスタ
３３はドレイン電圧からそのしきい値電圧Ｖthだけ低下
させた電圧の信号を出力する。しきい値電圧の増加分Δ
Ｖth＝１／（２×√ＶBS）となる。
【００３４】ＯＲ回路３５は前記制御信号ＯＴとバッフ
ァ３４の出力信号とに基づいてプルアップ側ｐＭＯＳト
ランジスタ２５をオンオフさせるための信号Ｓ６を出力
する。
ァ３４の出力信号とに基づいてプルアップ側ｐＭＯＳト
ランジスタ２５をオンオフさせるための信号Ｓ６を出力
する。
【００３５】さて、上記のように構成された出力回路３
０では、制御信号ＣがＬレベルのとき、制御信号ＯＴが
Ｈレベルになると、信号Ｓ１，Ｓ２が共にＨレベルにな
る。すると、プルダウン側ｎＭＯＳトランジスタ２３は
オンする。
０では、制御信号ＣがＬレベルのとき、制御信号ＯＴが
Ｈレベルになると、信号Ｓ１，Ｓ２が共にＨレベルにな
る。すると、プルダウン側ｎＭＯＳトランジスタ２３は
オンする。
【００３６】信号Ｓ１がＨレベルであるため、信号Ｓ４
はＬレベル（グランドＧＮＤのレベル）になり、ｎＭＯ
Ｓトランジスタ３３のドレインにはＬレベルの電圧が印
加される。そのため、ｎＭＯＳトランジスタ３３のソー
スはＬレベルとなり、バッファ３４の出力信号Ｓ５はＬ
レベルとなる。従って、プルアップ側ｎＭＯＳトランジ
スタ２２はオフする。
はＬレベル（グランドＧＮＤのレベル）になり、ｎＭＯ
Ｓトランジスタ３３のドレインにはＬレベルの電圧が印
加される。そのため、ｎＭＯＳトランジスタ３３のソー
スはＬレベルとなり、バッファ３４の出力信号Ｓ５はＬ
レベルとなる。従って、プルアップ側ｎＭＯＳトランジ
スタ２２はオフする。
【００３７】このとき、制御信号ＯＴがＨレベルである
ため、ＯＲ回路３５の出力信号Ｓ６はＨレベルとなり、
プルアップ側ｐＭＯＳトランジスタ２５もオフする。従
って、出力端子２４はＬレベルに駆動され、バス線２７
はＬレベルとなる。
ため、ＯＲ回路３５の出力信号Ｓ６はＨレベルとなり、
プルアップ側ｐＭＯＳトランジスタ２５もオフする。従
って、出力端子２４はＬレベルに駆動され、バス線２７
はＬレベルとなる。
【００３８】また、制御信号ＣがＬレベルのとき、制御
信号ＯＴがＬレベルになると、信号Ｓ１，Ｓ２が共にＬ
レベルになる。すると、プルダウン側ｎＭＯＳトランジ
スタ２３はオフする。
信号ＯＴがＬレベルになると、信号Ｓ１，Ｓ２が共にＬ
レベルになる。すると、プルダウン側ｎＭＯＳトランジ
スタ２３はオフする。
【００３９】信号Ｓ１がＬレベルであるため、信号Ｓ４
はＨレベル（電源ＶDDのレベル）になり、ｎＭＯＳトラ
ンジスタ３３のドレインにはＨレベルの電圧が印加され
る。このとき、電源ＶDDの電圧が５．０Ｖであると、ｎ
ＭＯＳトランジスタ３３のしきい値電圧Ｖthが１．５Ｖ
〜２．０Ｖとなり、バックゲートがソースに接続されて
いるのであれば、ｎＭＯＳトランジスタ３３のソースに
は３．５Ｖ〜３．０Ｖの電圧の信号が出力される。
はＨレベル（電源ＶDDのレベル）になり、ｎＭＯＳトラ
ンジスタ３３のドレインにはＨレベルの電圧が印加され
る。このとき、電源ＶDDの電圧が５．０Ｖであると、ｎ
ＭＯＳトランジスタ３３のしきい値電圧Ｖthが１．５Ｖ
〜２．０Ｖとなり、バックゲートがソースに接続されて
いるのであれば、ｎＭＯＳトランジスタ３３のソースに
は３．５Ｖ〜３．０Ｖの電圧の信号が出力される。
【００４０】従って、しきい値電圧の増加分ΔＶth＝１
／（２×√３．５）Ｖ〜１／（２×√３．０）Ｖ＝０．
９４Ｖ〜０．８７Ｖとなる。そのため、ｎＭＯＳトラン
ジスタ３３のソースには５．０Ｖ−Ｖth＝５．０Ｖ−
（１．５＋０．９４）Ｖ〜５．０Ｖ−（２．０＋０．８
４）Ｖ＝２．５６Ｖ〜２．２３Ｖの電圧の信号が出力さ
れる。
／（２×√３．５）Ｖ〜１／（２×√３．０）Ｖ＝０．
９４Ｖ〜０．８７Ｖとなる。そのため、ｎＭＯＳトラン
ジスタ３３のソースには５．０Ｖ−Ｖth＝５．０Ｖ−
（１．５＋０．９４）Ｖ〜５．０Ｖ−（２．０＋０．８
４）Ｖ＝２．５６Ｖ〜２．２３Ｖの電圧の信号が出力さ
れる。
【００４１】よって、バッファ３４の出力信号Ｓ５はＨ
レベル（電源ＶDDのレベル）となり、プルアップ側ｎＭ
ＯＳトランジスタ２２はオンする。出力信号Ｓ５がＨレ
ベルになるため、出力信号Ｓ６はＨレベルとなり、プル
アップ側ｐＭＯＳトランジスタ２５はオフする。
レベル（電源ＶDDのレベル）となり、プルアップ側ｎＭ
ＯＳトランジスタ２２はオンする。出力信号Ｓ５がＨレ
ベルになるため、出力信号Ｓ６はＨレベルとなり、プル
アップ側ｐＭＯＳトランジスタ２５はオフする。
【００４２】電源ＶDDの電圧が５．０Ｖであるため、プ
ルアップ側ｎＭＯＳトランジスタ２２は３．５Ｖ〜３．
０Ｖの電圧の信号を出力し、出力端子２４はプルアップ
側ｎＭＯＳトランジスタ２２によってＨレベルに駆動さ
れ、バス線２７はＨレベルとなる。
ルアップ側ｎＭＯＳトランジスタ２２は３．５Ｖ〜３．
０Ｖの電圧の信号を出力し、出力端子２４はプルアップ
側ｎＭＯＳトランジスタ２２によってＨレベルに駆動さ
れ、バス線２７はＨレベルとなる。
【００４３】また、電源ＶDDの電圧が３．０Ｖである
と、ｎＭＯＳトランジスタ３３のしきい値電圧Ｖthが
１．５Ｖ〜２．０Ｖとなり、バックゲートがソースに接
続されているのであれば、ｎＭＯＳトランジスタ３３の
ソースには１．５Ｖ〜１．０Ｖの電圧の信号が出力され
る。
と、ｎＭＯＳトランジスタ３３のしきい値電圧Ｖthが
１．５Ｖ〜２．０Ｖとなり、バックゲートがソースに接
続されているのであれば、ｎＭＯＳトランジスタ３３の
ソースには１．５Ｖ〜１．０Ｖの電圧の信号が出力され
る。
【００４４】従って、しきい値電圧の増加分ΔＶth＝１
／（２×√１．５）Ｖ〜１／（２×√１．０）Ｖ＝０．
６１Ｖ〜０．５０Ｖとなる。そのため、ｎＭＯＳトラン
ジスタ３３のソースには３．０Ｖ−Ｖth＝３．０Ｖ−
（１．５＋０．６１）Ｖ〜３．０Ｖ−（２．０＋０．５
０）Ｖ＝０．８９Ｖ〜０．５０Ｖの電圧の信号が出力さ
れる。
／（２×√１．５）Ｖ〜１／（２×√１．０）Ｖ＝０．
６１Ｖ〜０．５０Ｖとなる。そのため、ｎＭＯＳトラン
ジスタ３３のソースには３．０Ｖ−Ｖth＝３．０Ｖ−
（１．５＋０．６１）Ｖ〜３．０Ｖ−（２．０＋０．５
０）Ｖ＝０．８９Ｖ〜０．５０Ｖの電圧の信号が出力さ
れる。
【００４５】よって、バッファ３４の出力信号Ｓ５はＬ
レベル（グランドＧＮＤのレベル）となり、プルアップ
側ｎＭＯＳトランジスタ２２はオフする。出力信号Ｓ５
がＬレベルになるため、出力信号Ｓ６はＬレベルとな
り、プルアップ側ｐＭＯＳトランジスタ２５はオンす
る。
レベル（グランドＧＮＤのレベル）となり、プルアップ
側ｎＭＯＳトランジスタ２２はオフする。出力信号Ｓ５
がＬレベルになるため、出力信号Ｓ６はＬレベルとな
り、プルアップ側ｐＭＯＳトランジスタ２５はオンす
る。
【００４６】電源ＶDDの電圧が３．０Ｖであるため、プ
ルアップ側ｐＭＯＳトランジスタ２５は３．０Ｖの電圧
の信号を出力し、出力端子２４はプルアップ側ｐＭＯＳ
トランジスタ２５によってＨレベルに駆動され、バス線
２７はＨレベルとなる。
ルアップ側ｐＭＯＳトランジスタ２５は３．０Ｖの電圧
の信号を出力し、出力端子２４はプルアップ側ｐＭＯＳ
トランジスタ２５によってＨレベルに駆動され、バス線
２７はＨレベルとなる。
【００４７】さて、本実施の形態は、第１の実施の形態
の効果に加えて、以下の効果がある。 （１）本形態の出力回路３０は、電源ＶDDの電圧が３．
０Ｖの場合にはプルアップ側ｐＭＯＳトランジスタ２５
のみによって出力端子２４をＨレベルに駆動し、電源Ｖ
DDの電圧が５．０Ｖの場合にはプルアップ側ｎＭＯＳト
ランジスタ２２のみによって出力端子２４をＨレベルに
駆動する。そのため、出力回路３０の消費電力を低減す
ることができる。
の効果に加えて、以下の効果がある。 （１）本形態の出力回路３０は、電源ＶDDの電圧が３．
０Ｖの場合にはプルアップ側ｐＭＯＳトランジスタ２５
のみによって出力端子２４をＨレベルに駆動し、電源Ｖ
DDの電圧が５．０Ｖの場合にはプルアップ側ｎＭＯＳト
ランジスタ２２のみによって出力端子２４をＨレベルに
駆動する。そのため、出力回路３０の消費電力を低減す
ることができる。
【００４８】
【発明の効果】以上詳述したように、本発明は、高電位
電源の電圧に係わらず、出力端子をＨレベルにすること
ができる。
電源の電圧に係わらず、出力端子をＨレベルにすること
ができる。
【図１】第１の形態の出力回路を示す回路図
【図２】第２の形態の出力回路を示す回路図
【図３】ＭＯＳトランジスタのＶOH−ＩOH特性を示す線
図
図
【図４】ＭＯＳトランジスタのＶDS−ＩDS特性を示す線
図
図
【図５】出力回路のＨレベル駆動時の出力波形図
【図６】従来の出力回路を示す回路図
２２ プルアップ側ｎＭＯＳトランジスタ ２３ プルダウン側ｎＭＯＳトランジスタ ２４ 出力端子 ２５ プルアップ側ｐＭＯＳトランジスタ ３１ 電圧検出回路 ３２ ＣＭＯＳインバータ ３３ ｎＭＯＳトランジスタ ３４ バッファ ３５ 論理回路としての２入力ＯＲ回路 ＧＮＤ 低電位電源としてのグランド ＯＴ 制御信号 Ｓ１ 制御信号 ＶDD 高電位電源としての電源
Claims (3)
- 【請求項１】 出力端子と、高電位電源と前記出力端子
との間に接続されたプルアップ側ｎＭＯＳトランジスタ
と、前記高電位電源と前記出力端子との間において前記
プルアップ側ｎＭＯＳトランジスタと並列に接続された
プルアップ側ｐＭＯＳトランジスタと、低電位電源と前
記出力端子との間に接続されたプルダウン側ｎＭＯＳト
ランジスタとを備え、前記高電位電源の電圧に応じて前
記プルアップ側ｎＭＯＳトランジスタ又はプルアップ側
ｐＭＯＳトランジスタをオンさせることによって前記出
力端子をＨレベルにするようにした出力回路。 - 【請求項２】 前記高電位電源の電圧を検出し、その検
出結果に基づいて前記プルアップ側ｎＭＯＳトランジス
タ又はプルアップ側ｐＭＯＳトランジスタのいずれか一
方のみをオンさせるための電圧検出回路を備える請求項
１に記載の出力回路。 - 【請求項３】 前記電圧検出回路は、前記高電位電源及
び低電位電源が動作電源として供給され、かつ、制御信
号を反転した信号を出力するＣＭＯＳインバータと、 前記高電位電源及び低電位電源が動作電源として供給さ
れ、かつ、入力信号を増幅した信号を前記プルアップ側
ｎＭＯＳトランジスタ及びプルアップ側ｐＭＯＳトラン
ジスタに出力するためのバッファと、 前記ＣＭＯＳインバータの出力端子に接続されたドレイ
ンと、前記バッファの入力端子に接続されたソースと、
前記高電位電源に接続されたゲートと、前記低電位電源
に接続されたバックゲートとを有するｎＭＯＳトランジ
スタとを備える請求項２に記載の出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8013222A JPH09205356A (ja) | 1996-01-29 | 1996-01-29 | 出力回路 |
| US08/788,697 US5825221A (en) | 1996-01-29 | 1997-01-24 | Output circuit of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8013222A JPH09205356A (ja) | 1996-01-29 | 1996-01-29 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205356A true JPH09205356A (ja) | 1997-08-05 |
Family
ID=11827156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8013222A Withdrawn JPH09205356A (ja) | 1996-01-29 | 1996-01-29 | 出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5825221A (ja) |
| JP (1) | JPH09205356A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249462B1 (en) | 1999-10-28 | 2001-06-19 | Mitsubishi Denki Kabushiki Kaisha | Data output circuit that can drive output data speedily and semiconductor memory device including such a data output circuit |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3239357B2 (ja) * | 1999-01-29 | 2001-12-17 | 日本電気株式会社 | チャージポンプ回路 |
| US6747478B2 (en) * | 2002-07-08 | 2004-06-08 | Viciciv | Field programmable gate array with convertibility to application specific integrated circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3151329B2 (ja) * | 1993-04-07 | 2001-04-03 | 株式会社東芝 | データ出力回路 |
-
1996
- 1996-01-29 JP JP8013222A patent/JPH09205356A/ja not_active Withdrawn
-
1997
- 1997-01-24 US US08/788,697 patent/US5825221A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249462B1 (en) | 1999-10-28 | 2001-06-19 | Mitsubishi Denki Kabushiki Kaisha | Data output circuit that can drive output data speedily and semiconductor memory device including such a data output circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5825221A (en) | 1998-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030401 |