JP3239357B2 - チャージポンプ回路 - Google Patents
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- H—ELECTRICITY
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/0895—Details of the current generators
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
セサイザに含まれるチャージポンプ回路に関し、特に、
低電圧で高速動作が可能なチャージポンプ回路に関す
る。
含むGPS(Global Positioning system)等の移動通信
システムでは、PLL(Phase Locked Loop)周波数シン
セサイザが用いられることが多い。このようなPLL周
波数シンセサイザが、特開平7−143002号公報に
記載されている。この公報に記載のPLL周波数シンセ
サイザは、リファレンスカウンタ、水晶発振器、周波数
分周器、位相比較器、チャージポンプ回路、ローパスフ
ィルタとしてのループフィルタ、及び電圧制御発振器
(VCO)から構成されている。
ザは、次のように動作する。リファレンスカウンタが、
所定周波数の発振信号に基づいた基準信号を位相比較器
に出力すると、位相比較器が、基準信号と比較信号との
位相とを比較し、比較結果に基づく位相差パルス信号φ
R、φPをチャージポンプ回路に出力する。
パルス信号φR、φPがハイレベル/ロウレベルに切り
替わることに応答して、内蔵された一対のトランジスタ
から成るスイッチ部を動作させる。このスイッチ部の動
作によって、上昇電圧信号が出力されるとループフィル
タがチャージされ、下降電圧信号が出力されるとループ
フィルタがディスチャージされる。ループフィルタは、
チャージポンプ回路からの上昇/下降電圧信号を平滑
し、高周波パルス成分を除去した制御電圧信号として電
圧制御発振器に出力する。
制御電圧信号の電圧値に対応した周波数の周波数信号を
出力し、周波数分周器に帰還させる。以上の動作が繰り
返されることにより、電圧制御発振器の周波数信号が、
最終的に基準信号の周波数の逓倍にロックされる。
PLL周波数シンセサイザを移動通信システムに使用す
る場合には、使用形態の広がりや使用台数の増加等に伴
って、位相比較周波数を通常のkHz帯からMHz帯の
高周波での動作を可能とし、位相比較周波数信号による
スプリアスの低減と、同期化処理速度の高速化とが必要
になる。この実現のため、チャージポンプ回路には、高
速に動作する位相比較器に応答でき、ループフィルタを
高速でチャージ/ディスチャージできる機能が要求され
る。
高速化に伴い、低電源電圧で高速に動作し、同期化処理
速度を高速化することができるチャージポンプ回路を提
供することを目的とする。
に、本発明のチャージポンプ回路は、第1の電源と出力
ノードとの間に接続される第1のトランジスタと、第2
の電源と前記出力ノードとの間に接続された第2のトラ
ンジスタとを有し、入力される第1及び第2の信号に応
答して前記第1及び第2のトランジスタを夫々制御し、
前記出力ノードに対する電流の流入及び流出を制御する
チャージポンプ回路において、前記第1の信号が入力さ
れる第1の入力ノードと前記第1のトランジスタのベー
スとの間に接続され、前記第1の信号に応答して前記第
1のトランジスタを制御する第1のスイッチ回路と、前
記第2の信号が入力される第2の入力ノードと前記第2
のトランジスタのベースとの間に接続され、前記第2の
信号に応答して前記第2のトランジスタを制御する第2
のスイッチ回路とを備え、前記第1及び第2のトランジ
スタ、並びに、前記第1及び第2のスイッチ回路に含ま
れるトランジスタが全てNPNトランジスタから構成さ
れることを特徴とする。
び第2のトランジスタ、並びに、第1及び第2のスイッ
チ回路で使用されるトランジスタが全て、電子をキャリ
アとするNPNトランジスタから成る。このため、高速
の位相比較信号に応答し、低電圧による高速作動が可能
であり、後段のループフィルタを高速でチャージ/ディ
スチャージし、同期化処理速度を高速化することができ
る。また、同じ構造のNPNトランジスタを同一基板上
に形成するので、MOSトランジスタとバイポーラトラ
ンジスタとを混在させる場合に比して製造工程及び回路
構成がシンプルになり、製造コストを低減させ、半導体
チップ上に形成される際のレイアウト面積を小さくして
回路規模を小さくすることができる。
クタが前記第1の電源に第1の抵抗器を介して接続され
ると共にベースに接続され、該ベースが前記第1のトラ
ンジスタのベースに接続される第3のトランジスタと、
コレクタが前記第3のトランジスタのコレクタに接続さ
れエミッタが前記第2の電源に接続されベースが前記第
1の入力ノードに接続される第4のトランジスタと、前
記第3のトランジスタと前記第2の電源との間に挿入さ
れた第1のバイアス回路とから構成されることが好まし
い。この場合、第1のスイッチ回路を簡素な回路構成に
よって実現することができる。
ード接続された複数のトランジスタから構成されること
が好ましい。この場合、第1のバイアス回路を簡素な回
路構成によって実現することができる。
ス回路は、コレクタが前記第3のトランジスタのエミッ
タに接続され、エミッタが前記第2の電源に接続される
バイアス用トランジスタと、該バイアス用トランジスタ
のベースとコレクタ及びベースとエミッタを夫々接続す
る第2及び第3の抵抗器とから構成されることも好まし
い態様である。この場合にも、第1のバイアス回路を簡
素な回路構成によって実現できる。
1の電源に第2の抵抗器を介して接続される第2のバイ
アス回路と、コレクタが前記第2のバイアス回路に接続
されエミッタが前記第2の電源に接続されベースが前記
第2の入力ノードに接続される第5のトランジスタと、
コレクタが前記第2のバイアス回路に接続されると共に
ベースに接続され、該ベースが前記第2のトランジスタ
のベースに接続されてカレントミラー回路を成し、エミ
ッタが前記第2の電源に接続される第6のトランジスタ
とから構成されることが好ましい。この場合、第2のス
イッチ回路を簡素な回路構成によって実現することがで
きる。
コレクタが前記第1の電源に前記第2の抵抗器を介して
接続されると共にベースに接続され、エミッタが前記第
6のトランジスタのコレクタに接続される第7のトラン
ジスタから構成される。この場合、第2のバイアス回路
を簡素な回路構成によって実現できる。
ス回路は、一端が前記第1の電源に前記第2の抵抗器を
介して接続され、他端が前記第6のトランジスタのコレ
クタに接続される第3の抵抗器から成ることも好ましい
態様である。この場合にも、第2のバイアス回路を簡素
な回路構成によって実現できる。
アス回路を更に備えることが好ましい。この場合、出力
ノードに流れるチャージ電流とディスチャージ電流との
間のバランスを良好に保つことができる。
端が接続される抵抗器と、該抵抗器の他端に陽極側が接
続され前記第2の電源に陰極側が接続される直流電源と
から構成されることが好ましい。この場合、直流電源で
出力ノードをバイアスすることによって、出力ノードに
流れるチャージ電流とディスチャージ電流との間のバラ
ンスを良好に維持することができる。
が、前記第1の電源に一端が接続され他端が前記出力ノ
ード側に接続される第1の抵抗器と、前記第2の電源に
一端が接続され他端が前記出力ノード側に接続される第
2の抵抗器とから成ることも好ましい態様である。この
場合、抵抗分割によって出力ノードをバイアスし、出力
ノードに流れるチャージ電流とディスチャージ電流との
間のバランスを良好に維持することができる。
は、ベースが前記出力ノードに接続されエミッタが前記
第2の電源に接続されたバイアス用トランジスタと、該
バイアス用トランジスタのコレクタと前記第1の電源と
の間に挿入された第1の抵抗器とを備え、該第1の抵抗
器と前記バイアス用トランジスタとの接続ノードが、前
記出力ノードの後段に位置する後段出力ノードに接続さ
れることも好ましい態様である。この場合、バイアス用
トランジスタのベース・エミッタ間電圧を利用すること
により、出力ノードをバイアスしつつ後段出力ノードか
ら信号を出力することができる。また、バイアス回路が
エミッタ接地トランジスタ回路から構成されるので、電
流出力を電圧に変換し、後段出力ノードからの出力信号
の出力範囲を、電源電圧からバイアス用トランジスタの
コレクタ・エミッタ間飽和電圧まで拡大することができ
る。
力ノードと前記バイアス用トランジスタのベースとの間
に挿入された第2の抵抗器と、前記第1の抵抗器と前記
後段出力ノードとの接続部と前記バイアス用トランジス
タのベースと前記第2の抵抗器との接続部とを導通する
帰還路に挿入された第3の抵抗器及びキャパシタとを更
に備えることも好ましい態様である。この場合、アクテ
ィブ・ローパスフィルタとして機能するループフィルタ
を兼ねたバイアス回路を得ることができる。
に説明する。図1は、本発明の第1実施形態例における
チャージポンプ回路を示す回路図である。このチャージ
ポンプ回路では、電源電圧Vccとグランドgndとの間
に、スイッチ素子としてのNPNトランジスタQ4とQ
9とが直列接続されて挿入されている。NPNトランジ
スタQ4のコレクタが電源電圧Vcc(第1の電源)に接
続され、NPNトランジスタQ9のエミッタがグランド
gnd(第2の電源)に接続され、NPNトランジスタQ
4のエミッタと第2のNPNトランジスタQ9のコレク
タとが出力ノード11に共通接続される。
Q4のベースとの間には第1スイッチ回路15が接続さ
れ、第2入力ノード13とNPNトランジスタQ9のベ
ースとの間には第2スイッチ回路16が接続される。
における第1及び第2スイッチ回路15、16を夫々具
体的に描いた回路の一例を示す図である。第1スイッチ
回路15は、NPNトランジスタQ1、Q3、Q4、Q
5及び抵抗器R1から構成される。NPNトランジスタ
Q1は、コレクタが抵抗器R1を介して電源電圧Vccに
接続され、エミッタがグランドgndに接地され、ベース
が第1入力ノード12に接続される。NPNトランジス
タQ3は、コレクタが抵抗器R1を介して電源電圧Vcc
に接続されると共にベースに接続(ダイオード接続)さ
れ、このベースがNPNトランジスタQ4のベースに接
続されてカレントミラーを構成し、エミッタがNPNト
ランジスタQ5のコレクタに接続されている。
ースに接続され、エミッタがNPNトランジスタQ6の
コレクタに接続される。NPNトランジスタQ6は、コ
レクタがベースに接続され、エミッタがグランドgndに
接地される。NPNトランジスタQ5、Q6はバイアス
回路を構成する。
スタQ2、Q7、Q8及び抵抗器R2から構成される。
NPNトランジスタQ2は、コレクタが抵抗器R2を介
して電源電圧Vccに接続され、エミッタがグランドgnd
に接地され、ベースが第2入力ノード13に接続され
る。NPNトランジスタQ7は、コレクタが抵抗器R2
を介して電源電圧Vccに接続されると共にベースに接続
され、エミッタがNPNトランジスタQ8のコレクタに
接続される。NPNトランジスタQ8は、コレクタがベ
ースに接続され、ベースがNPNトランジスタQ9のベ
ースに接続されてカレントミラーを構成し、エミッタが
グランドgndに接地される。
うに作動する。第1入力ノード12及び第2入力ノード
13には夫々、図示しない位相比較器からの入力信号C
Pin1及びCPin2が入力される。例えば、入力信号C
Pin1がローレベル(LOW)である場合、第1入力ノー
ド12からの入力信号CPin1がNPNトランジスタQ
1のベースに与えられて、NPNトランジスタQ1がオ
フとなる。このとき、入力信号CPin2がハイレベル
(HIGH)であるとすると、第2入力ノード13からの入
力信号CPin2がNPNトランジスタQ2のベースに与
えられて、NPNトランジスタQ2がオンとなる。
ジスタQ1がオフとなるので、抵抗器R1、NPNトラ
ンジスタQ3、Q5及びQ6から成る回路部分に電
流(:I3) I3=(Vcc−3・VBE)/R1 が流れる。同時に、NPNトランジスタQ3とでカレン
トミラー回路を成すNPNトランジスタQ4もオンとな
るので、NPNトランジスタQ4のコレクタ・エミッタ
間に、電流I3に対応したチャージ電流I1が流れる。
トランジスタQ2がオンとなるので、抵抗器R2及びN
PNトランジスタQ2から成る回路部分に電流が流れ、
抵抗器R2による電圧降下によってNPNトランジスタ
Q7及びQ8の双方がオフとなる。この場合、NPNト
ランジスタQ7及びQ8に電流が流れないため、NPN
トランジスタQ9もオフとなり、NPNトランジスタQ
9のコレクタや出力ノード11が、NPNトランジスタ
Q4のエミッタと同電位になり、出力ノード11にチャ
ージ電流I1が流れる。以上の動作により、第1スイッ
チ回路15がオン、第2スイッチ回路16がオフとなっ
てチャージ電流I1が流れる。
入力信号CPin1が第1入力ノード12に入力され、LO
Wの入力信号CPin2が第2入力ノード13に入力され
たときには、NPNトランジスタQ1がオンとなること
によって第1スイッチ回路15がオフとなり、NPNト
ランジスタQ2がオフとなることによって第2スイッチ
回路16がオンとなる。これにより、第1及び第2スイ
ッチ回路15、16が上述と逆に作動するので、ディス
チャージ電流I2が出力信号CPoutとして出力ノード
11に流れる。
なるので、第1スイッチ回路15では、抵抗器R1及び
NPNトランジスタQ1の双方に電流が夫々流れ、抵抗
器R1による電圧降下で、NPNトランジスタQ3、Q
5及びQ6の全てがオフとなり、この結果としてNPN
トランジスタQ4がオフとなる。また、NPNトランジ
スタQ2がオフとなるので、第2スイッチ回路16で
は、抵抗器R2、NPNトランジスタQ7及びQ8から
成る回路部分に電流(:I4) I4=(Vcc−2・VBE)/R2 が流れる。この電流I4は、NPNトランジスタQ8及
びQ9から成るカレントミラー回路によって、NPNト
ランジスタQ9のコレクタ電流となる。このとき、NP
NトランジスタQ4がオフとなっているので、 I4=I2 となり、出力ノード11にはディスチャージ電流I2が
出力信号CPoutとして流れる。
第2入力ノード12、13の双方にHIGHの入力信号が同
時に入力されたときには、NPNトランジスタQ4及び
Q9の双方がオフとなるので、出力ノード11には電流
が流れず、ハイインピーダンス状態となる。
2、13の双方にLOWの入力信号が同時に入力されたと
きは、NPNトランジスタQ4及びQ9の双方がオンと
なって各電流路に電流が流れる。しかし、この状態を出
力しないか、或いは、一瞬しか出力しない位相比較器を
用いることにより、チャージポンプ出力には殆ど影響が
出ないようにすることができる。
スイッチ回路15、16が上記構成を有することによ
り、電源電圧Vccが例えば2VBE(約1.5V)まで低
減するので、低電圧動作が可能になる。
プ回路では、チャージ・ディスチャージ電流を決定する
定電流回路にスイッチトランジスタ(Q1、Q2)を付
加し、定電流回路そのものを切換え制御する構成にした
ので、回路構成が極めて簡素化できた。つまり、図2に
示すように、チャージ電流I1を決めている定電流回路
とは、抵抗器R1、NPNトランジスタQ3、Q5及び
Q6から成る回路で、電源電圧Vccが一定のとき、(Vc
c-3・VBE)/R1の電流が流れる。スイッチトランジスタ
は、NPNトランジスタQ1であり、オフのときにはオ
ープン状態で、定電流回路には何の影響も与えない。オ
ンのときには、定電流回路の抵抗器R1、NPNトラン
ジスタQ3、Q5、Q6に流れるべき電流を、抵抗器R
1及びNPNトランジスタQ1に流すので、NPNトラ
ンジスタQ3、Q5、Q6に電流が流れなくなり、定電
流回路はオフとなる。ディスチャージ電流I2側でも同
様に、定電流回路が抵抗器R2、NPNトランジスタQ
7及びQ8からなる回路であり、電源電圧Vccが一定の
とき(Vcc−2・VBE)/R2の電流が流れる。NPNトラ
ンジスタQ2は、オフのときにはオープン状態である。
オンのときには、抵抗器R2及びNPNトランジスタQ
2を介して電流が流れるので、定電流回路はオフとな
る。
は、使用されるトランジスタを全て、電子をキャリアと
するNPNトランジスタから構成したが、使用されるト
ランジスタを全て、正孔をキャリアとするPNPトラン
ジスタから構成することも考えられる。この場合には、
NPNトランジスタで構成した場合に比して動作がやや
遅くなるが、回路構成を簡素化しレイアウト面積を小さ
くできる等のメリットは得られる。
路をPLL周波数シンセサイザに用いた際における位相
比較器への入力1及び2、入力信号CPin1及びCPin
2、並びに出力信号CPoutのシミュレーション結果の
一例を示すタイミングチャートである。同図における横
軸は時間t、縦軸は電圧V又は電流Aを夫々示す。
も入力2の位相が遅れており、期間cでは、位相比較器
入力1の位相よりも入力2の位相が進んでいる。このた
め、期間aにおける入力信号CPin2は入力信号CPin
1に比してパルス幅が次第に狭くなるように制御され、
期間cにおける入力信号CPin1は入力信号CPin2に
比してパルス幅が次第に狭くなるように制御される。こ
れにより、出力信号CPoutは、期間aではディスチャ
ージ側に現れ、期間cではチャージ側に現れる。また、
期間bでは、位相比較器入力1と入力2の各位相が相互
に等しくなっているため、入力信号CPin1と入力信号
CPin2は相互に等しいパルス幅で出力され、出力信号
CPoutは、ディスチャージ側とチャージ側の中間(ハ
イインピーダンス状態)に現れる。
チャージポンプ回路を示す回路図である。本実施形態例
では、出力ノード11にバイアス回路17を付加してい
る。
ード11に繋がる負荷や回路によって出力ノード11の
電位が変化するため、チャージ電流I1及びディスチャ
ージ電流I2の各電流値がアンバランスになる可能性が
ある。本チャージポンプ回路をPLL周波数シンセサイ
ザに用いた場合に上記のような現象が生じると、位相雑
音の増加や位相比較周波数によるスプリアス(不要な信
号等)が大きくなる不具合を招くことになる。そこで、
本実施形態例では、この不具合を解消するために、バイ
アス回路17によって出力ノード11をある電圧にバイ
アスすることにより、チャージ電流I1とディスチャー
ジ電流I2とのバランスをより良好に保持する。
具体的な構成を説明する。図5〜図8は、バイアス回路
17の具体例を夫々示す回路図である。
11に一端が接続される抵抗器R3と、抵抗器R3の他
端に陽極側が接続されグランドgndに陰極側が接続され
る直流電源V1とから構成される。本例では、直流電源
V1によって、出力ノード11をバイアスする。
ccに一端が接続され他端が出力ノード11に接続される
抵抗器R4と、グランドgndに一端が接続され他端が出
力ノード11に接続される抵抗器R5とから構成され
る。本例では、抵抗分割によって出力ノード11をバイ
アスする。
は出力ノード11の後段に接続される。このバイアス回
路17は、ベースが出力ノード11に接続されエミッタ
がグランドgndに接地されたNPNトランジスタQ10
と、NPNトランジスタQ10のコレクタと電源電圧V
ccとの間に挿入された抵抗器R6とを有し、抵抗器R6
とNPNトランジスタQ10との接続ノードが、出力ノ
ード11の後段の後段出力ノード19に接続される。
ース・エミッタ間電圧VBEを利用することによって出力
ノード11をバイアスし、チャージ電流I1とディスチ
ャージ電流I2とのバランスを良好に維持しつつ、後段
出力ノード19から出力信号CPoutAを出力すること
ができる。また、本例におけるバイアス回路17は、エ
ミッタ接地トランジスタ回路から成るので、電流出力を
電圧に変換し、出力信号CPoutAの出力範囲を電源電
圧VccからNPNトランジスタQ10のコレクタ・エミ
ッタ間飽和電圧VCE(sat)(ほぼグランド電位)まで
拡大することができる。
た構成に加え、出力ノード11とNPNトランジスタQ
10のベースとの間に挿入された抵抗器R7と、抵抗器
R6と後段出力ノード19との接続部とNPNトランジ
スタQ10のベースと抵抗器R7との接続部とを導通す
る帰還路に挿入された抵抗器R8及びキャパシタC1と
を有する。このような構成のバイアス回路17は、アク
ティブ・ローパスフィルタとしてのループフィルタを兼
ねるので、PLL周波数シンセサイザにとって好適な回
路となる。
ランジスタQ4(図2)がオンとなり、NPNトランジ
スタQ9(図2)がオフとなると、出力ノード11には
チャージ電流I1が流れる。このとき、例えば、出力ノ
ード11の電位を2×VBEになるように設定しておく。
つまり、抵抗器R7での電圧降下分VR7と、NPNトラ
ンジスタQ10のベース・エミッタ間電圧VBE・Q10との
間の関係が、次式 VR7+VBE・Q10=2×VBE …… となるように、抵抗器R7の抵抗値を設定する。この場
合、チャージ電流I1として、 I1=VBE/R7 の電流が流れる。このとき、NPNトランジスタQ3、
Q5及びQ6における各ベース・エミッタ間電圧VBEが
安定し、NPNトランジスタQ4がドライブできるよう
な電流を流せる抵抗値を抵抗器R1に設定すればよい。
PNトランジスタQ9がオンとなった際には、NPNト
ランジスタQ8及びQ9から成るカレントミラー回路の
存在により、ディスチャージ電流I2として、次式に
よる I2=(Vcc−VBE・Q7−VBE・Q8)/R2 ≒(Vcc−2・VBE)/R2 …… の電流が流れる。但し、VBE・Q7はNPNトランジスタ
Q7のベース・エミッタ間電圧、VBE・Q8はNPNトラ
ンジスタQ8のベース・エミッタ間電圧、及び、R2は
抵抗器R2の抵抗値を夫々示す。
チャージ電流I2を求める上記及び式より、温度係
数は、ともに ∂I/∂T=∂(VBE/R)/∂T の形になる。このため、チャージ電流I1及びディスチ
ャージ電流I2の各電流値の絶対値が温度によって変化
するものの、チャージ電流I1とディスチャージ電流I
2との間のバランスは常に一定となる。同様に、製造プ
ロセスによるばらつきがある場合でも、R2及びR7に
同種の抵抗器を使用すれば、チャージ電流I1とディス
チャージ電流I2との間のバランスを常に一定にでき
る。
Q10をチャージ電流I1とディスチャージ電流I2と
によって制御する(プッシュプル動作)ので、NPNト
ランジスタQ10のスイッチングを高速に行なうことが
できる。更に、図8のバイアス回路17は、上述したよ
うにループフィルタを兼用するので、キャパシタC1、
抵抗器R7及びR8によって遮断周波数、即ちPLLの
ループバンドが決まるような設定とされる。また、ルー
プフィルタは、NPNトランジスタQ10を用いた1段
のみから成るので、使用される電源電圧が低減する。
記載されたPLL周波数シンセサイザにおけるチャージ
ポンプ回路を示す回路図である。このチャージポンプ回
路20では、本実施形態例の出力信号CPoutに対応す
る出力DoにLPF(図示せず)が接続され、入力信号
CPin1にφR、入力信号CPin2にφPが夫々対応す
る。φR及びφPが共にLOWのとき、アナログスイッチ
21がオンとなるため、ダイオード接続と同様のNPN
トランジスタQ11のベースがVcc電位となる。ま
た、φPはLOWであるため、NPNトランジスタQ12
のベースには抵抗器R4及びR3で分圧された電圧信号
(LOW:グランドgnd)が供給され、NPNトランジスタ
Q12はオフとなる。このとき、NPNトランジスタQ
11からLPFのキャパシタに電荷が供給されてチャー
ジされる。本実施形態例のI1に相当するこのチャージ
電流は、NPNトランジスタQ11からチャージされる
キャパシタまでの経路に電流を制限するものがないため
急速にチャージされる。ここで、過渡的に見るとき、チ
ャージされていないキャパシタをグランド電位とする
と、電源電圧Vccからダイオードを介してグランドgnd
につながるので、ダイオード両端の電位は、Vccとな
り、キャパシタが充電されるまで大電流が流れる。
双方がHIGHのときに生じる。φRがHIGHになると、アナ
ログスイッチ21がオフとなり、NPNトランジスタQ
11のベース電位がgnd電位となり、NPNトランジス
タQ11がオフとなる。φPはHIGHレベル(=Vcc)
となり、抵抗器R4及びR3で分圧された電圧(HIGH)
がNPNトランジスタQ12に印加されるため、オンと
なる。このとき、チャージされていたLPFのキャパシ
タから、NPNトランジスタQ12を通して電荷が放電
される。この放電で、NPNトランジスタQ12のベー
ス入力信号が、NPNトランジスタQ12のベース・エ
ミッタ間電圧となり、この電圧に対応したコレクタ電
流、つまりディスチャージ電流が流れる。一般に、飽和
電流をIs、熱電圧をVT(=kT/q)、ボルツマン定数を
k、絶対温度をT、電荷をqとするとき、コレクタ電流
(:Ic)は、Ic=Is・exp(VBE/VT)で表され、コ
レクタ電流がVBEに応じて指数的に増加する。以上のよ
うに、図9に示した従来のチャージポンプ回路20で
は、急速にチャージ・ディスチャージ動作を実行できる
が、チャージ/ディスチャージいずれの場合にも、定電
流回路等の電流を制限する回路がないため、チャージ電
流とディスチャージ電流とのバランスを取ることは極め
て困難である。
は、チャージ電流I1とディスチャージ電流I2とのバ
ランスが良好である。特に、出力信号CPoutに、図8
のアクティブフィルタ(C1、R8)或いはバイアス回
路が接続される場合に、入力信号CPin1がLOW、入力
信号CPin2がHIGHになると、NPNトランジスタQ1
がオフとなり、NPNトランジスタQ3、Q5、Q6が
オンとなって、NPNトランジスタQ4のベースが3・
VBEでバイアスされる。また、NPNトランジスタQ2
がオンとなり、NPNトランジスタQ7及びQ8に電流
が流れなくなってNPNトランジスタQ7及びQ8がオ
フとなり、NPNトランジスタQ9もオフとなる。この
とき、NPNトランジスタQ4及びQ10はオンとな
り、チャージ電流I1流れる。チャージ電流I1は、N
PNトランジスタQ4のベースが3・VBEであるため、
電流の流れる経路であるNPNトランジスタQ4、抵抗
器R7及びNPNトランジスタQ10を考えるとき、抵
抗器R7の両端における電圧は、1・VBEとなるはずで
ある。従って、チャージ電流I1は、VBE/R7で決ま
る。つまり、抵抗器R7の値によってチャージ電流I1
が決定する。
次のようになる。この場合も、図8のアクティブフィル
タが図2のCPout11に接続されているとする。入力
信号CPin1がHIGH、入力信号CPin2がLOWになる
と、入力信号CPin1側の回路はオフとなり、NPNト
ランジスタQ4もオフとなる。入力信号CPin2側の回
路は、NPNトランジスタQ2がオフとなるため、抵抗
器R2、NPNトランジスタQ7及びQ8で決まる電流
が、この経路に流れる。NPNトランジスタQ8及びQ
9はカレントミラー回路を構成するので、NPNトラン
ジスタQ8と同じ値の電流、つまりディスチャージ電流
I2がNPNトランジスタQ9に流れる。ディスチャー
ジ電流I2は、(Vcc−2・VBE)/R2で決まるの
で、電源電圧Vccが一定であれば、抵抗器R2の値で決
まる。このように、抵抗器R7及びR2を適当な値に設
定することによって、良好にバランスしたチャージ・デ
ィスチャージ電流を得ることができる。
部変更した変形例を示す回路図である。この例では、図
2におけるNPNトランジスタQ5及びQ6をバイアス
回路22に置き換え、NPNトランジスタQ7をバイア
ス回路3に置き換えている。バイアス回路22、23は
夫々、チャージ電流I1及びディスチャージ電流I2を
良好にバランスした状態に保持できるように、トランジ
スタQ4、Q9のベース電位をバイアスできるのであれ
ば、任意の回路構成とすることができる。バイアス回路
22、23にトランジスタを用いる場合には、全てNP
Nトランジスタとする。
部変更した別の変形例を示す回路図である。この例で
は、図2におけるNPNトランジスタQ6を削除し、N
PNトランジスタQ5のベースを抵抗器R9、R10を
介して電源電圧Vcc側とグランドgnd側とに夫々接続し
てVBEマルチプライヤ回路を構成し、NPNトランジス
タQ7に代えて抵抗器R11を挿入した。
NトランジスタQ5のベース・エミッタ間電圧をVBEと
すると、NPNトランジスタQ5のコレクタ・エミッタ
間電圧(:VCE(Q5))は、VCE(Q5)と等しいNPNトラ
ンジスタQ3のエミッタ電位をVE(Q3)とするとき、 VCE(Q5)=(1+R3/R4)・VBE となる。これにより、ダイオード1段分の電圧(VBE)
の定数倍にすることができるので、チャージ電流I1
は、 I1={Vcc−(VBE+VCE(Q5))}/R1 ={Vcc−(2+R3/R4)VBE}/R1 であり、抵抗器R3及びR4の抵抗値を調整することに
よって、チャージ・ディスチャージ電流のバランスをよ
り良好に微調整することができる。入力信号CPin2側
でも、抵抗器R11に変更したことによって、ディスチ
ャージ電流I2が、 I2=(Vcc−VBE)/(R2+R5) となるので、電流の微調整が可能である。このように、
図11の変形例によっても、図2のチャージポンプ回路
と同様の作用効果を得ることができる。
路によれば、使用されるトランジスタが全て、遮断周波
数が高いNPNバイポーラトランジスタのみから構成さ
れるので、NPNトランジスタのスイッチング機能が利
用でき、低電圧による高速動作が可能になる。これに対
し、使用されるトランジスタが全てCMOS、或いはP
NPトランジスタ及びNPNトランジスタを混在した組
合せ回路から構成した場合には、CMOS及びPNPト
ランジスタの各トランジェント周波数(fT)が数10
0MHz〜数GHz程度と遅く回路動作が制限されるた
め、数MHz以上の回路動作が困難になる。しかし、本
チャージポンプ回路では、全トランジスタにNPNトラ
ンジスタを用いたので、トランジェント周波数(fT)
が数GHz〜数10GHz以上となり、チャージポンプ
回路は数10MHz〜数100MHzの回路動作が可能
になる。
作が高速になるので、特にPLL周波数シンセサイザに
使用した際に、位相比較器の位相比較周波数を高周波に
することができる。通常はキャリア周波数の近傍、即ち
キャリア周波数をfc及び位相比較周波数をfPDとす
るときのfc±fPDだけ離れた部分に、位相比較周波
数による変調に起因するスプリアス(リファレンスリー
ク)が現れる。しかし、本チャージポンプ回路による
と、スプリアスが発生したとしても、キャリア周波数か
らスプリアスを遠ざけることができるので、位相比較器
に後続するローパスフィルタによって十分に除去するこ
とができる。更に、同じ構造のNPNトランジスタを同
一基板上に形成することができるので、MOSトランジ
スタとバイポーラトランジスタとを混在させる場合に比
して製造工程及び回路構成がシンプルになり、またバイ
アス回路17以外ではキャパシタが使用されないため、
素子数が少なく、製造コストが低減し、半導体チップ上
に形成される際のレイアウト面積が小さくなって回路規
模が小さくなる。
づいて説明したが、本発明のチャージポンプ回路は、上
記実施形態例の構成にのみ限定されるものではなく、上
記実施形態例の構成から種々の修正及び変更を施したチ
ャージポンプ回路も、本発明の範囲に含まれる。
ポンプ回路によると、位相比較周波数を高周波にするこ
とができ、位相比較周波数によるスプリアスを低減し、
低電源電圧で、後段のループフィルタを高速でチャージ
/ディスチャージし、更に、同期化処理速度を高速化す
ることができる。
プ回路を概略的に示す回路図である。
具体化した回路例を示す図である。
周波数シンセサイザに用いた際の各信号のシミュレーシ
ョン結果例を示すタイミングチャートである。
プ回路を示す回路図である。
路図である。
路図である。
路図である。
路図である。
ージポンプ回路を示す回路図である。
形例を示す回路図である。
の変形例を示す回路図である。
Claims (6)
- 【請求項1】 第1の電源と出力ノードとの間に接続さ
れる第1のトランジスタと、第2の電源と前記出力ノー
ドとの間に接続された第2のトランジスタとを有し、入
力される第1及び第2の信号に応答して前記第1及び第
2のトランジスタを夫々制御し、前記出力ノードに対す
る電流の流入及び流出を制御するチャージポンプ回路に
おいて、 前記第1の信号が入力される第1の入力ノードと前記第
1のトランジスタのベースとの間に接続され、前記第1
の信号に応答して前記第1のトランジスタを制御する第
1のスイッチ回路と、 前記第2の信号が入力される第2の入力ノードと前記第
2のトランジスタのベースとの間に接続され、前記第2
の信号に応答して前記第2のトランジスタを制御する第
2のスイッチ回路とを備え、 前記第1及び第2のトランジスタ、並びに、前記第1及
び第2のスイッチ回路に含まれるトランジスタが全てN
PNトランジスタから構成され、 前記第1のスイッチ回路は、コレクタが前記第1の電源
に第1の抵抗器を介して接続されると共にベースに接続
され、該ベースが前記第1のトランジスタのベースに接
続される第3のトランジスタと、コレクタが前記第3の
トランジスタのコレクタに接続されエミッタが前記第2
の電源に接続されベースが前記第1の入力ノードに接続
される第4のトランジスタと、前記第3のトランジスタ
と前記第2の電源との間に挿入された第1のバイアス回
路とから構成され、 前記第1のバイアス回路は、コレクタが前記第3のトラ
ンジスタのエミッタに接続され、エミッタが前記第2の
電源に接続されるバイアス用トランジスタと、該バイア
ス用トランジスタのベースとコレクタ及びベースとエミ
ッタを夫々接続する第2及び第3の抵抗器とから構成さ
れることを特徴とするチャージポンプ回路。 - 【請求項2】 第1の電源と出力ノードとの間に接続さ
れる第1のトランジスタと、第2の電源と前記出力ノー
ドとの間に接続された第2のトランジスタとを有し、入
力される第1及び第2の信号に応答して前記第1及び第
2のトランジスタを夫々制御し、前記出力ノードに対す
る電流の流入及び流出を制御するチャージポンプ回路に
おいて、 前記第1の信号が入力される第1の入力ノードと前記第
1のトランジスタのベースとの間に接続され、前記第1
の信号に応答して前記第1のトランジスタを制御する第
1のスイッチ回路と、 前記第2の信号が入力される第2の入力ノードと前記第
2のトランジスタのベースとの間に接続され、前記第2
の信号に応答して前記第2のトランジスタを制御する第
2のスイッチ回路とを備え、 前記第1及び第2のトランジスタ、並びに、前記第1及
び第2のスイッチ回路に含まれるトランジスタが全てN
PNトランジスタから構成され、 さらに前記出力ノードをバイアスするバイアス回路を備
えることを特徴とするチャージポンプ回路。 - 【請求項3】 前記バイアス回路は、前記出力ノードに
一端が接続される抵抗器と、該抵抗器の他端に陽極側が
接続され前記第2の電源に陰極側が接続される直流電源
とから成ることを特徴とする請求項2に記載のチャージ
ポンプ回路。 - 【請求項4】 前記バイアス回路は、前記第1の電源に
一端が接続され他端が前記出力ノード側に接続される第
1の抵抗器と、前記第2の電源に一端が接続され他端が
前記出力ノード側に接続される第2の抵抗器とから成る
ことを特徴とする請求項2に記載のチャージポンプ回
路。 - 【請求項5】 前記バイアス回路は、ベースが前記出力
ノードに接続されエミッタが前記第2の電源に接続され
たバイアス用トランジスタと、該バイアス用トランジス
タのコレクタと前記第1の電源との間に挿入された第1
の抵抗器とを備え、該第1の抵抗器と前記バイアス用ト
ランジスタとの接続ノードが、前記出力ノードの後段に
位置する後段出力ノードに接続されることを特徴とする
請求項2に記載のチャージポンプ回路。 - 【請求項6】 前記出力ノードと前記バイアス用トラン
ジスタのベースとの間に挿入された第2の抵抗器と、前
記第1の抵抗器と前記後段出力ノードとの接続部と前記
バイアス用トランジスタのベースと前記第2の抵抗器と
の接続部とを導通する帰還路に挿入された第3の抵抗器
及びキャパシタとを更に備えることを特徴とする請求項
5に記載のチャージポンプ回路。
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