JP3239357B2 - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ周波数シン
セサイザに含まれるチャージポンプ回路に関し、特に、
低電圧で高速動作が可能なチャージポンプ回路に関す
る。
セサイザに含まれるチャージポンプ回路に関し、特に、
低電圧で高速動作が可能なチャージポンプ回路に関す
る。
【０００２】
【従来の技術】例えば、携帯電話機やカーナビゲータを
含むＧＰＳ(Global Positioning system)等の移動通信
システムでは、ＰＬＬ(Phase Locked Loop)周波数シン
セサイザが用いられることが多い。このようなＰＬＬ周
波数シンセサイザが、特開平７−１４３００２号公報に
記載されている。この公報に記載のＰＬＬ周波数シンセ
サイザは、リファレンスカウンタ、水晶発振器、周波数
分周器、位相比較器、チャージポンプ回路、ローパスフ
ィルタとしてのループフィルタ、及び電圧制御発振器
（ＶＣＯ）から構成されている。
含むＧＰＳ(Global Positioning system)等の移動通信
システムでは、ＰＬＬ(Phase Locked Loop)周波数シン
セサイザが用いられることが多い。このようなＰＬＬ周
波数シンセサイザが、特開平７−１４３００２号公報に
記載されている。この公報に記載のＰＬＬ周波数シンセ
サイザは、リファレンスカウンタ、水晶発振器、周波数
分周器、位相比較器、チャージポンプ回路、ローパスフ
ィルタとしてのループフィルタ、及び電圧制御発振器
（ＶＣＯ）から構成されている。
【０００３】上記公報に記載のＰＬＬ周波数シンセサイ
ザは、次のように動作する。リファレンスカウンタが、
所定周波数の発振信号に基づいた基準信号を位相比較器
に出力すると、位相比較器が、基準信号と比較信号との
位相とを比較し、比較結果に基づく位相差パルス信号φ
Ｒ、φＰをチャージポンプ回路に出力する。
ザは、次のように動作する。リファレンスカウンタが、
所定周波数の発振信号に基づいた基準信号を位相比較器
に出力すると、位相比較器が、基準信号と比較信号との
位相とを比較し、比較結果に基づく位相差パルス信号φ
Ｒ、φＰをチャージポンプ回路に出力する。
【０００４】チャージポンプ回路は、入力される位相差
パルス信号φＲ、φＰがハイレベル／ロウレベルに切り
替わることに応答して、内蔵された一対のトランジスタ
から成るスイッチ部を動作させる。このスイッチ部の動
作によって、上昇電圧信号が出力されるとループフィル
タがチャージされ、下降電圧信号が出力されるとループ
フィルタがディスチャージされる。ループフィルタは、
チャージポンプ回路からの上昇／下降電圧信号を平滑
し、高周波パルス成分を除去した制御電圧信号として電
圧制御発振器に出力する。
パルス信号φＲ、φＰがハイレベル／ロウレベルに切り
替わることに応答して、内蔵された一対のトランジスタ
から成るスイッチ部を動作させる。このスイッチ部の動
作によって、上昇電圧信号が出力されるとループフィル
タがチャージされ、下降電圧信号が出力されるとループ
フィルタがディスチャージされる。ループフィルタは、
チャージポンプ回路からの上昇／下降電圧信号を平滑
し、高周波パルス成分を除去した制御電圧信号として電
圧制御発振器に出力する。
【０００５】電圧制御発振器は、ループフィルタからの
制御電圧信号の電圧値に対応した周波数の周波数信号を
出力し、周波数分周器に帰還させる。以上の動作が繰り
返されることにより、電圧制御発振器の周波数信号が、
最終的に基準信号の周波数の逓倍にロックされる。
制御電圧信号の電圧値に対応した周波数の周波数信号を
出力し、周波数分周器に帰還させる。以上の動作が繰り
返されることにより、電圧制御発振器の周波数信号が、
最終的に基準信号の周波数の逓倍にロックされる。
【０００６】
【発明が解決しようとする課題】ところで、上記従来の
ＰＬＬ周波数シンセサイザを移動通信システムに使用す
る場合には、使用形態の広がりや使用台数の増加等に伴
って、位相比較周波数を通常のｋＨｚ帯からＭＨｚ帯の
高周波での動作を可能とし、位相比較周波数信号による
スプリアスの低減と、同期化処理速度の高速化とが必要
になる。この実現のため、チャージポンプ回路には、高
速に動作する位相比較器に応答でき、ループフィルタを
高速でチャージ／ディスチャージできる機能が要求され
る。
ＰＬＬ周波数シンセサイザを移動通信システムに使用す
る場合には、使用形態の広がりや使用台数の増加等に伴
って、位相比較周波数を通常のｋＨｚ帯からＭＨｚ帯の
高周波での動作を可能とし、位相比較周波数信号による
スプリアスの低減と、同期化処理速度の高速化とが必要
になる。この実現のため、チャージポンプ回路には、高
速に動作する位相比較器に応答でき、ループフィルタを
高速でチャージ／ディスチャージできる機能が要求され
る。
【０００７】本発明は、上記に鑑み、位相比較周波数の
高速化に伴い、低電源電圧で高速に動作し、同期化処理
速度を高速化することができるチャージポンプ回路を提
供することを目的とする。
高速化に伴い、低電源電圧で高速に動作し、同期化処理
速度を高速化することができるチャージポンプ回路を提
供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明のチャージポンプ回路は、第１の電源と出力
ノードとの間に接続される第１のトランジスタと、第２
の電源と前記出力ノードとの間に接続された第２のトラ
ンジスタとを有し、入力される第１及び第２の信号に応
答して前記第１及び第２のトランジスタを夫々制御し、
前記出力ノードに対する電流の流入及び流出を制御する
チャージポンプ回路において、前記第１の信号が入力さ
れる第１の入力ノードと前記第１のトランジスタのベー
スとの間に接続され、前記第１の信号に応答して前記第
１のトランジスタを制御する第１のスイッチ回路と、前
記第２の信号が入力される第２の入力ノードと前記第２
のトランジスタのベースとの間に接続され、前記第２の
信号に応答して前記第２のトランジスタを制御する第２
のスイッチ回路とを備え、前記第１及び第２のトランジ
スタ、並びに、前記第１及び第２のスイッチ回路に含ま
れるトランジスタが全てＮＰＮトランジスタから構成さ
れることを特徴とする。
に、本発明のチャージポンプ回路は、第１の電源と出力
ノードとの間に接続される第１のトランジスタと、第２
の電源と前記出力ノードとの間に接続された第２のトラ
ンジスタとを有し、入力される第１及び第２の信号に応
答して前記第１及び第２のトランジスタを夫々制御し、
前記出力ノードに対する電流の流入及び流出を制御する
チャージポンプ回路において、前記第１の信号が入力さ
れる第１の入力ノードと前記第１のトランジスタのベー
スとの間に接続され、前記第１の信号に応答して前記第
１のトランジスタを制御する第１のスイッチ回路と、前
記第２の信号が入力される第２の入力ノードと前記第２
のトランジスタのベースとの間に接続され、前記第２の
信号に応答して前記第２のトランジスタを制御する第２
のスイッチ回路とを備え、前記第１及び第２のトランジ
スタ、並びに、前記第１及び第２のスイッチ回路に含ま
れるトランジスタが全てＮＰＮトランジスタから構成さ
れることを特徴とする。
【０００９】本発明のチャージポンプ回路では、第１及
び第２のトランジスタ、並びに、第１及び第２のスイッ
チ回路で使用されるトランジスタが全て、電子をキャリ
アとするＮＰＮトランジスタから成る。このため、高速
の位相比較信号に応答し、低電圧による高速作動が可能
であり、後段のループフィルタを高速でチャージ／ディ
スチャージし、同期化処理速度を高速化することができ
る。また、同じ構造のＮＰＮトランジスタを同一基板上
に形成するので、ＭＯＳトランジスタとバイポーラトラ
ンジスタとを混在させる場合に比して製造工程及び回路
構成がシンプルになり、製造コストを低減させ、半導体
チップ上に形成される際のレイアウト面積を小さくして
回路規模を小さくすることができる。
び第２のトランジスタ、並びに、第１及び第２のスイッ
チ回路で使用されるトランジスタが全て、電子をキャリ
アとするＮＰＮトランジスタから成る。このため、高速
の位相比較信号に応答し、低電圧による高速作動が可能
であり、後段のループフィルタを高速でチャージ／ディ
スチャージし、同期化処理速度を高速化することができ
る。また、同じ構造のＮＰＮトランジスタを同一基板上
に形成するので、ＭＯＳトランジスタとバイポーラトラ
ンジスタとを混在させる場合に比して製造工程及び回路
構成がシンプルになり、製造コストを低減させ、半導体
チップ上に形成される際のレイアウト面積を小さくして
回路規模を小さくすることができる。
【００１０】ここで、前記第１のスイッチ回路は、コレ
クタが前記第１の電源に第１の抵抗器を介して接続され
ると共にベースに接続され、該ベースが前記第１のトラ
ンジスタのベースに接続される第３のトランジスタと、
コレクタが前記第３のトランジスタのコレクタに接続さ
れエミッタが前記第２の電源に接続されベースが前記第
１の入力ノードに接続される第４のトランジスタと、前
記第３のトランジスタと前記第２の電源との間に挿入さ
れた第１のバイアス回路とから構成されることが好まし
い。この場合、第１のスイッチ回路を簡素な回路構成に
よって実現することができる。
クタが前記第１の電源に第１の抵抗器を介して接続され
ると共にベースに接続され、該ベースが前記第１のトラ
ンジスタのベースに接続される第３のトランジスタと、
コレクタが前記第３のトランジスタのコレクタに接続さ
れエミッタが前記第２の電源に接続されベースが前記第
１の入力ノードに接続される第４のトランジスタと、前
記第３のトランジスタと前記第２の電源との間に挿入さ
れた第１のバイアス回路とから構成されることが好まし
い。この場合、第１のスイッチ回路を簡素な回路構成に
よって実現することができる。
【００１１】また、前記第１のバイアス回路が、ダイオ
ード接続された複数のトランジスタから構成されること
が好ましい。この場合、第１のバイアス回路を簡素な回
路構成によって実現することができる。
ード接続された複数のトランジスタから構成されること
が好ましい。この場合、第１のバイアス回路を簡素な回
路構成によって実現することができる。
【００１２】或いは、上記に代えて、前記第１のバイア
ス回路は、コレクタが前記第３のトランジスタのエミッ
タに接続され、エミッタが前記第２の電源に接続される
バイアス用トランジスタと、該バイアス用トランジスタ
のベースとコレクタ及びベースとエミッタを夫々接続す
る第２及び第３の抵抗器とから構成されることも好まし
い態様である。この場合にも、第１のバイアス回路を簡
素な回路構成によって実現できる。
ス回路は、コレクタが前記第３のトランジスタのエミッ
タに接続され、エミッタが前記第２の電源に接続される
バイアス用トランジスタと、該バイアス用トランジスタ
のベースとコレクタ及びベースとエミッタを夫々接続す
る第２及び第３の抵抗器とから構成されることも好まし
い態様である。この場合にも、第１のバイアス回路を簡
素な回路構成によって実現できる。
【００１３】また、前記第２のスイッチ回路は、前記第
１の電源に第２の抵抗器を介して接続される第２のバイ
アス回路と、コレクタが前記第２のバイアス回路に接続
されエミッタが前記第２の電源に接続されベースが前記
第２の入力ノードに接続される第５のトランジスタと、
コレクタが前記第２のバイアス回路に接続されると共に
ベースに接続され、該ベースが前記第２のトランジスタ
のベースに接続されてカレントミラー回路を成し、エミ
ッタが前記第２の電源に接続される第６のトランジスタ
とから構成されることが好ましい。この場合、第２のス
イッチ回路を簡素な回路構成によって実現することがで
きる。
１の電源に第２の抵抗器を介して接続される第２のバイ
アス回路と、コレクタが前記第２のバイアス回路に接続
されエミッタが前記第２の電源に接続されベースが前記
第２の入力ノードに接続される第５のトランジスタと、
コレクタが前記第２のバイアス回路に接続されると共に
ベースに接続され、該ベースが前記第２のトランジスタ
のベースに接続されてカレントミラー回路を成し、エミ
ッタが前記第２の電源に接続される第６のトランジスタ
とから構成されることが好ましい。この場合、第２のス
イッチ回路を簡素な回路構成によって実現することがで
きる。
【００１４】好ましくは、前記第２のバイアス回路は、
コレクタが前記第１の電源に前記第２の抵抗器を介して
接続されると共にベースに接続され、エミッタが前記第
６のトランジスタのコレクタに接続される第７のトラン
ジスタから構成される。この場合、第２のバイアス回路
を簡素な回路構成によって実現できる。
コレクタが前記第１の電源に前記第２の抵抗器を介して
接続されると共にベースに接続され、エミッタが前記第
６のトランジスタのコレクタに接続される第７のトラン
ジスタから構成される。この場合、第２のバイアス回路
を簡素な回路構成によって実現できる。
【００１５】或いは、上記に代えて、前記第２のバイア
ス回路は、一端が前記第１の電源に前記第２の抵抗器を
介して接続され、他端が前記第６のトランジスタのコレ
クタに接続される第３の抵抗器から成ることも好ましい
態様である。この場合にも、第２のバイアス回路を簡素
な回路構成によって実現できる。
ス回路は、一端が前記第１の電源に前記第２の抵抗器を
介して接続され、他端が前記第６のトランジスタのコレ
クタに接続される第３の抵抗器から成ることも好ましい
態様である。この場合にも、第２のバイアス回路を簡素
な回路構成によって実現できる。
【００１６】また、前記出力ノードをバイアスするバイ
アス回路を更に備えることが好ましい。この場合、出力
ノードに流れるチャージ電流とディスチャージ電流との
間のバランスを良好に保つことができる。
アス回路を更に備えることが好ましい。この場合、出力
ノードに流れるチャージ電流とディスチャージ電流との
間のバランスを良好に保つことができる。
【００１７】前記バイアス回路が、前記出力ノードに一
端が接続される抵抗器と、該抵抗器の他端に陽極側が接
続され前記第２の電源に陰極側が接続される直流電源と
から構成されることが好ましい。この場合、直流電源で
出力ノードをバイアスすることによって、出力ノードに
流れるチャージ電流とディスチャージ電流との間のバラ
ンスを良好に維持することができる。
端が接続される抵抗器と、該抵抗器の他端に陽極側が接
続され前記第２の電源に陰極側が接続される直流電源と
から構成されることが好ましい。この場合、直流電源で
出力ノードをバイアスすることによって、出力ノードに
流れるチャージ電流とディスチャージ電流との間のバラ
ンスを良好に維持することができる。
【００１８】或いは、上記に代えて、前記バイアス回路
が、前記第１の電源に一端が接続され他端が前記出力ノ
ード側に接続される第１の抵抗器と、前記第２の電源に
一端が接続され他端が前記出力ノード側に接続される第
２の抵抗器とから成ることも好ましい態様である。この
場合、抵抗分割によって出力ノードをバイアスし、出力
ノードに流れるチャージ電流とディスチャージ電流との
間のバランスを良好に維持することができる。
が、前記第１の電源に一端が接続され他端が前記出力ノ
ード側に接続される第１の抵抗器と、前記第２の電源に
一端が接続され他端が前記出力ノード側に接続される第
２の抵抗器とから成ることも好ましい態様である。この
場合、抵抗分割によって出力ノードをバイアスし、出力
ノードに流れるチャージ電流とディスチャージ電流との
間のバランスを良好に維持することができる。
【００１９】或いは、上記に代えて、前記バイアス回路
は、ベースが前記出力ノードに接続されエミッタが前記
第２の電源に接続されたバイアス用トランジスタと、該
バイアス用トランジスタのコレクタと前記第１の電源と
の間に挿入された第１の抵抗器とを備え、該第１の抵抗
器と前記バイアス用トランジスタとの接続ノードが、前
記出力ノードの後段に位置する後段出力ノードに接続さ
れることも好ましい態様である。この場合、バイアス用
トランジスタのベース・エミッタ間電圧を利用すること
により、出力ノードをバイアスしつつ後段出力ノードか
ら信号を出力することができる。また、バイアス回路が
エミッタ接地トランジスタ回路から構成されるので、電
流出力を電圧に変換し、後段出力ノードからの出力信号
の出力範囲を、電源電圧からバイアス用トランジスタの
コレクタ・エミッタ間飽和電圧まで拡大することができ
る。
は、ベースが前記出力ノードに接続されエミッタが前記
第２の電源に接続されたバイアス用トランジスタと、該
バイアス用トランジスタのコレクタと前記第１の電源と
の間に挿入された第１の抵抗器とを備え、該第１の抵抗
器と前記バイアス用トランジスタとの接続ノードが、前
記出力ノードの後段に位置する後段出力ノードに接続さ
れることも好ましい態様である。この場合、バイアス用
トランジスタのベース・エミッタ間電圧を利用すること
により、出力ノードをバイアスしつつ後段出力ノードか
ら信号を出力することができる。また、バイアス回路が
エミッタ接地トランジスタ回路から構成されるので、電
流出力を電圧に変換し、後段出力ノードからの出力信号
の出力範囲を、電源電圧からバイアス用トランジスタの
コレクタ・エミッタ間飽和電圧まで拡大することができ
る。
【００２０】更に、上記構成のバイアス回路が、前記出
力ノードと前記バイアス用トランジスタのベースとの間
に挿入された第２の抵抗器と、前記第１の抵抗器と前記
後段出力ノードとの接続部と前記バイアス用トランジス
タのベースと前記第２の抵抗器との接続部とを導通する
帰還路に挿入された第３の抵抗器及びキャパシタとを更
に備えることも好ましい態様である。この場合、アクテ
ィブ・ローパスフィルタとして機能するループフィルタ
を兼ねたバイアス回路を得ることができる。
力ノードと前記バイアス用トランジスタのベースとの間
に挿入された第２の抵抗器と、前記第１の抵抗器と前記
後段出力ノードとの接続部と前記バイアス用トランジス
タのベースと前記第２の抵抗器との接続部とを導通する
帰還路に挿入された第３の抵抗器及びキャパシタとを更
に備えることも好ましい態様である。この場合、アクテ
ィブ・ローパスフィルタとして機能するループフィルタ
を兼ねたバイアス回路を得ることができる。
【００２１】
【発明の実施の形態】図面を参照して本発明を更に詳細
に説明する。図１は、本発明の第１実施形態例における
チャージポンプ回路を示す回路図である。このチャージ
ポンプ回路では、電源電圧Ｖccとグランドgndとの間
に、スイッチ素子としてのＮＰＮトランジスタＱ４とＱ
９とが直列接続されて挿入されている。ＮＰＮトランジ
スタＱ４のコレクタが電源電圧Ｖcc（第１の電源）に接
続され、ＮＰＮトランジスタＱ９のエミッタがグランド
gnd（第２の電源）に接続され、ＮＰＮトランジスタＱ
４のエミッタと第２のＮＰＮトランジスタＱ９のコレク
タとが出力ノード１１に共通接続される。
に説明する。図１は、本発明の第１実施形態例における
チャージポンプ回路を示す回路図である。このチャージ
ポンプ回路では、電源電圧Ｖccとグランドgndとの間
に、スイッチ素子としてのＮＰＮトランジスタＱ４とＱ
９とが直列接続されて挿入されている。ＮＰＮトランジ
スタＱ４のコレクタが電源電圧Ｖcc（第１の電源）に接
続され、ＮＰＮトランジスタＱ９のエミッタがグランド
gnd（第２の電源）に接続され、ＮＰＮトランジスタＱ
４のエミッタと第２のＮＰＮトランジスタＱ９のコレク
タとが出力ノード１１に共通接続される。
【００２２】第１入力ノード１２とＮＰＮトランジスタ
Ｑ４のベースとの間には第１スイッチ回路１５が接続さ
れ、第２入力ノード１３とＮＰＮトランジスタＱ９のベ
ースとの間には第２スイッチ回路１６が接続される。
Ｑ４のベースとの間には第１スイッチ回路１５が接続さ
れ、第２入力ノード１３とＮＰＮトランジスタＱ９のベ
ースとの間には第２スイッチ回路１６が接続される。
【００２３】図２は、図１に示したチャージポンプ回路
における第１及び第２スイッチ回路１５、１６を夫々具
体的に描いた回路の一例を示す図である。第１スイッチ
回路１５は、ＮＰＮトランジスタＱ１、Ｑ３、Ｑ４、Ｑ
５及び抵抗器Ｒ１から構成される。ＮＰＮトランジスタ
Ｑ１は、コレクタが抵抗器Ｒ１を介して電源電圧Ｖccに
接続され、エミッタがグランドgndに接地され、ベース
が第１入力ノード１２に接続される。ＮＰＮトランジス
タＱ３は、コレクタが抵抗器Ｒ１を介して電源電圧Ｖcc
に接続されると共にベースに接続（ダイオード接続）さ
れ、このベースがＮＰＮトランジスタＱ４のベースに接
続されてカレントミラーを構成し、エミッタがＮＰＮト
ランジスタＱ５のコレクタに接続されている。
における第１及び第２スイッチ回路１５、１６を夫々具
体的に描いた回路の一例を示す図である。第１スイッチ
回路１５は、ＮＰＮトランジスタＱ１、Ｑ３、Ｑ４、Ｑ
５及び抵抗器Ｒ１から構成される。ＮＰＮトランジスタ
Ｑ１は、コレクタが抵抗器Ｒ１を介して電源電圧Ｖccに
接続され、エミッタがグランドgndに接地され、ベース
が第１入力ノード１２に接続される。ＮＰＮトランジス
タＱ３は、コレクタが抵抗器Ｒ１を介して電源電圧Ｖcc
に接続されると共にベースに接続（ダイオード接続）さ
れ、このベースがＮＰＮトランジスタＱ４のベースに接
続されてカレントミラーを構成し、エミッタがＮＰＮト
ランジスタＱ５のコレクタに接続されている。
【００２４】ＮＰＮトランジスタＱ５は、コレクタがベ
ースに接続され、エミッタがＮＰＮトランジスタＱ６の
コレクタに接続される。ＮＰＮトランジスタＱ６は、コ
レクタがベースに接続され、エミッタがグランドgndに
接地される。ＮＰＮトランジスタＱ５、Ｑ６はバイアス
回路を構成する。
ースに接続され、エミッタがＮＰＮトランジスタＱ６の
コレクタに接続される。ＮＰＮトランジスタＱ６は、コ
レクタがベースに接続され、エミッタがグランドgndに
接地される。ＮＰＮトランジスタＱ５、Ｑ６はバイアス
回路を構成する。
【００２５】第２スイッチ回路１６は、ＮＰＮトランジ
スタＱ２、Ｑ７、Ｑ８及び抵抗器Ｒ２から構成される。
ＮＰＮトランジスタＱ２は、コレクタが抵抗器Ｒ２を介
して電源電圧Ｖccに接続され、エミッタがグランドgnd
に接地され、ベースが第２入力ノード１３に接続され
る。ＮＰＮトランジスタＱ７は、コレクタが抵抗器Ｒ２
を介して電源電圧Ｖccに接続されると共にベースに接続
され、エミッタがＮＰＮトランジスタＱ８のコレクタに
接続される。ＮＰＮトランジスタＱ８は、コレクタがベ
ースに接続され、ベースがＮＰＮトランジスタＱ９のベ
ースに接続されてカレントミラーを構成し、エミッタが
グランドgndに接地される。
スタＱ２、Ｑ７、Ｑ８及び抵抗器Ｒ２から構成される。
ＮＰＮトランジスタＱ２は、コレクタが抵抗器Ｒ２を介
して電源電圧Ｖccに接続され、エミッタがグランドgnd
に接地され、ベースが第２入力ノード１３に接続され
る。ＮＰＮトランジスタＱ７は、コレクタが抵抗器Ｒ２
を介して電源電圧Ｖccに接続されると共にベースに接続
され、エミッタがＮＰＮトランジスタＱ８のコレクタに
接続される。ＮＰＮトランジスタＱ８は、コレクタがベ
ースに接続され、ベースがＮＰＮトランジスタＱ９のベ
ースに接続されてカレントミラーを構成し、エミッタが
グランドgndに接地される。
【００２６】上記構成のチャージポンプ回路は、次のよ
うに作動する。第１入力ノード１２及び第２入力ノード
１３には夫々、図示しない位相比較器からの入力信号Ｃ
Ｐin１及びＣＰin２が入力される。例えば、入力信号Ｃ
Ｐin１がローレベル（LOW）である場合、第１入力ノー
ド１２からの入力信号ＣＰin１がＮＰＮトランジスタＱ
１のベースに与えられて、ＮＰＮトランジスタＱ１がオ
フとなる。このとき、入力信号ＣＰin２がハイレベル
（HIGH）であるとすると、第２入力ノード１３からの入
力信号ＣＰin２がＮＰＮトランジスタＱ２のベースに与
えられて、ＮＰＮトランジスタＱ２がオンとなる。
うに作動する。第１入力ノード１２及び第２入力ノード
１３には夫々、図示しない位相比較器からの入力信号Ｃ
Ｐin１及びＣＰin２が入力される。例えば、入力信号Ｃ
Ｐin１がローレベル（LOW）である場合、第１入力ノー
ド１２からの入力信号ＣＰin１がＮＰＮトランジスタＱ
１のベースに与えられて、ＮＰＮトランジスタＱ１がオ
フとなる。このとき、入力信号ＣＰin２がハイレベル
（HIGH）であるとすると、第２入力ノード１３からの入
力信号ＣＰin２がＮＰＮトランジスタＱ２のベースに与
えられて、ＮＰＮトランジスタＱ２がオンとなる。
【００２７】第１スイッチ回路１５では、ＮＰＮトラン
ジスタＱ１がオフとなるので、抵抗器Ｒ１、ＮＰＮトラ
ンジスタＱ３、Ｑ５及びＱ６から成る回路部分に電
流（：Ｉ３） Ｉ３＝（Ｖcc−３・ＶBE）／Ｒ１ が流れる。同時に、ＮＰＮトランジスタＱ３とでカレン
トミラー回路を成すＮＰＮトランジスタＱ４もオンとな
るので、ＮＰＮトランジスタＱ４のコレクタ・エミッタ
間に、電流Ｉ３に対応したチャージ電流Ｉ１が流れる。
ジスタＱ１がオフとなるので、抵抗器Ｒ１、ＮＰＮトラ
ンジスタＱ３、Ｑ５及びＱ６から成る回路部分に電
流（：Ｉ３） Ｉ３＝（Ｖcc−３・ＶBE）／Ｒ１ が流れる。同時に、ＮＰＮトランジスタＱ３とでカレン
トミラー回路を成すＮＰＮトランジスタＱ４もオンとな
るので、ＮＰＮトランジスタＱ４のコレクタ・エミッタ
間に、電流Ｉ３に対応したチャージ電流Ｉ１が流れる。
【００２８】一方、第２スイッチ回路１６では、ＮＰＮ
トランジスタＱ２がオンとなるので、抵抗器Ｒ２及びＮ
ＰＮトランジスタＱ２から成る回路部分に電流が流れ、
抵抗器Ｒ２による電圧降下によってＮＰＮトランジスタ
Ｑ７及びＱ８の双方がオフとなる。この場合、ＮＰＮト
ランジスタＱ７及びＱ８に電流が流れないため、ＮＰＮ
トランジスタＱ９もオフとなり、ＮＰＮトランジスタＱ
９のコレクタや出力ノード１１が、ＮＰＮトランジスタ
Ｑ４のエミッタと同電位になり、出力ノード１１にチャ
ージ電流Ｉ１が流れる。以上の動作により、第１スイッ
チ回路１５がオン、第２スイッチ回路１６がオフとなっ
てチャージ電流Ｉ１が流れる。
トランジスタＱ２がオンとなるので、抵抗器Ｒ２及びＮ
ＰＮトランジスタＱ２から成る回路部分に電流が流れ、
抵抗器Ｒ２による電圧降下によってＮＰＮトランジスタ
Ｑ７及びＱ８の双方がオフとなる。この場合、ＮＰＮト
ランジスタＱ７及びＱ８に電流が流れないため、ＮＰＮ
トランジスタＱ９もオフとなり、ＮＰＮトランジスタＱ
９のコレクタや出力ノード１１が、ＮＰＮトランジスタ
Ｑ４のエミッタと同電位になり、出力ノード１１にチャ
ージ電流Ｉ１が流れる。以上の動作により、第１スイッ
チ回路１５がオン、第２スイッチ回路１６がオフとなっ
てチャージ電流Ｉ１が流れる。
【００２９】次いで、上述と逆の場合、つまり、HIGHの
入力信号ＣＰin１が第１入力ノード１２に入力され、LO
Wの入力信号ＣＰin２が第２入力ノード１３に入力され
たときには、ＮＰＮトランジスタＱ１がオンとなること
によって第１スイッチ回路１５がオフとなり、ＮＰＮト
ランジスタＱ２がオフとなることによって第２スイッチ
回路１６がオンとなる。これにより、第１及び第２スイ
ッチ回路１５、１６が上述と逆に作動するので、ディス
チャージ電流Ｉ２が出力信号ＣＰoutとして出力ノード
１１に流れる。
入力信号ＣＰin１が第１入力ノード１２に入力され、LO
Wの入力信号ＣＰin２が第２入力ノード１３に入力され
たときには、ＮＰＮトランジスタＱ１がオンとなること
によって第１スイッチ回路１５がオフとなり、ＮＰＮト
ランジスタＱ２がオフとなることによって第２スイッチ
回路１６がオンとなる。これにより、第１及び第２スイ
ッチ回路１５、１６が上述と逆に作動するので、ディス
チャージ電流Ｉ２が出力信号ＣＰoutとして出力ノード
１１に流れる。
【００３０】つまり、ＮＰＮトランジスタＱ１がオンと
なるので、第１スイッチ回路１５では、抵抗器Ｒ１及び
ＮＰＮトランジスタＱ１の双方に電流が夫々流れ、抵抗
器Ｒ１による電圧降下で、ＮＰＮトランジスタＱ３、Ｑ
５及びＱ６の全てがオフとなり、この結果としてＮＰＮ
トランジスタＱ４がオフとなる。また、ＮＰＮトランジ
スタＱ２がオフとなるので、第２スイッチ回路１６で
は、抵抗器Ｒ２、ＮＰＮトランジスタＱ７及びＱ８から
成る回路部分に電流（：Ｉ４） Ｉ４＝（Ｖcc−２・ＶBE）／Ｒ２ が流れる。この電流Ｉ４は、ＮＰＮトランジスタＱ８及
びＱ９から成るカレントミラー回路によって、ＮＰＮト
ランジスタＱ９のコレクタ電流となる。このとき、ＮＰ
ＮトランジスタＱ４がオフとなっているので、 Ｉ４＝Ｉ２ となり、出力ノード１１にはディスチャージ電流Ｉ２が
出力信号ＣＰoutとして流れる。
なるので、第１スイッチ回路１５では、抵抗器Ｒ１及び
ＮＰＮトランジスタＱ１の双方に電流が夫々流れ、抵抗
器Ｒ１による電圧降下で、ＮＰＮトランジスタＱ３、Ｑ
５及びＱ６の全てがオフとなり、この結果としてＮＰＮ
トランジスタＱ４がオフとなる。また、ＮＰＮトランジ
スタＱ２がオフとなるので、第２スイッチ回路１６で
は、抵抗器Ｒ２、ＮＰＮトランジスタＱ７及びＱ８から
成る回路部分に電流（：Ｉ４） Ｉ４＝（Ｖcc−２・ＶBE）／Ｒ２ が流れる。この電流Ｉ４は、ＮＰＮトランジスタＱ８及
びＱ９から成るカレントミラー回路によって、ＮＰＮト
ランジスタＱ９のコレクタ電流となる。このとき、ＮＰ
ＮトランジスタＱ４がオフとなっているので、 Ｉ４＝Ｉ２ となり、出力ノード１１にはディスチャージ電流Ｉ２が
出力信号ＣＰoutとして流れる。
【００３１】上記以外の状況として、例えば、第１及び
第２入力ノード１２、１３の双方にHIGHの入力信号が同
時に入力されたときには、ＮＰＮトランジスタＱ４及び
Ｑ９の双方がオフとなるので、出力ノード１１には電流
が流れず、ハイインピーダンス状態となる。
第２入力ノード１２、１３の双方にHIGHの入力信号が同
時に入力されたときには、ＮＰＮトランジスタＱ４及び
Ｑ９の双方がオフとなるので、出力ノード１１には電流
が流れず、ハイインピーダンス状態となる。
【００３２】これとは逆に、第１及び第２入力ノード１
２、１３の双方にLOWの入力信号が同時に入力されたと
きは、ＮＰＮトランジスタＱ４及びＱ９の双方がオンと
なって各電流路に電流が流れる。しかし、この状態を出
力しないか、或いは、一瞬しか出力しない位相比較器を
用いることにより、チャージポンプ出力には殆ど影響が
出ないようにすることができる。
２、１３の双方にLOWの入力信号が同時に入力されたと
きは、ＮＰＮトランジスタＱ４及びＱ９の双方がオンと
なって各電流路に電流が流れる。しかし、この状態を出
力しないか、或いは、一瞬しか出力しない位相比較器を
用いることにより、チャージポンプ出力には殆ど影響が
出ないようにすることができる。
【００３３】本チャージポンプ回路では、第１及び第２
スイッチ回路１５、１６が上記構成を有することによ
り、電源電圧Ｖccが例えば２ＶBE（約１．５Ｖ）まで低
減するので、低電圧動作が可能になる。
スイッチ回路１５、１６が上記構成を有することによ
り、電源電圧Ｖccが例えば２ＶBE（約１．５Ｖ）まで低
減するので、低電圧動作が可能になる。
【００３４】また、本実施形態例におけるチャージポン
プ回路では、チャージ・ディスチャージ電流を決定する
定電流回路にスイッチトランジスタ（Ｑ１、Ｑ２）を付
加し、定電流回路そのものを切換え制御する構成にした
ので、回路構成が極めて簡素化できた。つまり、図２に
示すように、チャージ電流Ｉ１を決めている定電流回路
とは、抵抗器Ｒ１、ＮＰＮトランジスタＱ３、Ｑ５及び
Ｑ６から成る回路で、電源電圧Ｖccが一定のとき、（Vc
c-３・VBE）/R1の電流が流れる。スイッチトランジスタ
は、ＮＰＮトランジスタＱ１であり、オフのときにはオ
ープン状態で、定電流回路には何の影響も与えない。オ
ンのときには、定電流回路の抵抗器Ｒ１、ＮＰＮトラン
ジスタＱ３、Ｑ５、Ｑ６に流れるべき電流を、抵抗器Ｒ
１及びＮＰＮトランジスタＱ１に流すので、ＮＰＮトラ
ンジスタＱ３、Ｑ５、Ｑ６に電流が流れなくなり、定電
流回路はオフとなる。ディスチャージ電流Ｉ２側でも同
様に、定電流回路が抵抗器Ｒ２、ＮＰＮトランジスタＱ
７及びＱ８からなる回路であり、電源電圧Ｖccが一定の
とき（Vcc−２・VBE）/R2の電流が流れる。ＮＰＮトラ
ンジスタＱ２は、オフのときにはオープン状態である。
オンのときには、抵抗器Ｒ２及びＮＰＮトランジスタＱ
２を介して電流が流れるので、定電流回路はオフとな
る。
プ回路では、チャージ・ディスチャージ電流を決定する
定電流回路にスイッチトランジスタ（Ｑ１、Ｑ２）を付
加し、定電流回路そのものを切換え制御する構成にした
ので、回路構成が極めて簡素化できた。つまり、図２に
示すように、チャージ電流Ｉ１を決めている定電流回路
とは、抵抗器Ｒ１、ＮＰＮトランジスタＱ３、Ｑ５及び
Ｑ６から成る回路で、電源電圧Ｖccが一定のとき、（Vc
c-３・VBE）/R1の電流が流れる。スイッチトランジスタ
は、ＮＰＮトランジスタＱ１であり、オフのときにはオ
ープン状態で、定電流回路には何の影響も与えない。オ
ンのときには、定電流回路の抵抗器Ｒ１、ＮＰＮトラン
ジスタＱ３、Ｑ５、Ｑ６に流れるべき電流を、抵抗器Ｒ
１及びＮＰＮトランジスタＱ１に流すので、ＮＰＮトラ
ンジスタＱ３、Ｑ５、Ｑ６に電流が流れなくなり、定電
流回路はオフとなる。ディスチャージ電流Ｉ２側でも同
様に、定電流回路が抵抗器Ｒ２、ＮＰＮトランジスタＱ
７及びＱ８からなる回路であり、電源電圧Ｖccが一定の
とき（Vcc−２・VBE）/R2の電流が流れる。ＮＰＮトラ
ンジスタＱ２は、オフのときにはオープン状態である。
オンのときには、抵抗器Ｒ２及びＮＰＮトランジスタＱ
２を介して電流が流れるので、定電流回路はオフとな
る。
【００３５】図２に示した本実施形態例の回路構成で
は、使用されるトランジスタを全て、電子をキャリアと
するＮＰＮトランジスタから構成したが、使用されるト
ランジスタを全て、正孔をキャリアとするＰＮＰトラン
ジスタから構成することも考えられる。この場合には、
ＮＰＮトランジスタで構成した場合に比して動作がやや
遅くなるが、回路構成を簡素化しレイアウト面積を小さ
くできる等のメリットは得られる。
は、使用されるトランジスタを全て、電子をキャリアと
するＮＰＮトランジスタから構成したが、使用されるト
ランジスタを全て、正孔をキャリアとするＰＮＰトラン
ジスタから構成することも考えられる。この場合には、
ＮＰＮトランジスタで構成した場合に比して動作がやや
遅くなるが、回路構成を簡素化しレイアウト面積を小さ
くできる等のメリットは得られる。
【００３６】図３は、本実施形態例のチャージポンプ回
路をＰＬＬ周波数シンセサイザに用いた際における位相
比較器への入力１及び２、入力信号ＣＰin１及びＣＰin
２、並びに出力信号ＣＰoutのシミュレーション結果の
一例を示すタイミングチャートである。同図における横
軸は時間ｔ、縦軸は電圧Ｖ又は電流Ａを夫々示す。
路をＰＬＬ周波数シンセサイザに用いた際における位相
比較器への入力１及び２、入力信号ＣＰin１及びＣＰin
２、並びに出力信号ＣＰoutのシミュレーション結果の
一例を示すタイミングチャートである。同図における横
軸は時間ｔ、縦軸は電圧Ｖ又は電流Ａを夫々示す。
【００３７】期間ａでは、位相比較器入力１の位相より
も入力２の位相が遅れており、期間ｃでは、位相比較器
入力１の位相よりも入力２の位相が進んでいる。このた
め、期間ａにおける入力信号ＣＰin２は入力信号ＣＰin
１に比してパルス幅が次第に狭くなるように制御され、
期間ｃにおける入力信号ＣＰin１は入力信号ＣＰin２に
比してパルス幅が次第に狭くなるように制御される。こ
れにより、出力信号ＣＰoutは、期間ａではディスチャ
ージ側に現れ、期間ｃではチャージ側に現れる。また、
期間ｂでは、位相比較器入力１と入力２の各位相が相互
に等しくなっているため、入力信号ＣＰin１と入力信号
ＣＰin２は相互に等しいパルス幅で出力され、出力信号
ＣＰoutは、ディスチャージ側とチャージ側の中間（ハ
イインピーダンス状態）に現れる。
も入力２の位相が遅れており、期間ｃでは、位相比較器
入力１の位相よりも入力２の位相が進んでいる。このた
め、期間ａにおける入力信号ＣＰin２は入力信号ＣＰin
１に比してパルス幅が次第に狭くなるように制御され、
期間ｃにおける入力信号ＣＰin１は入力信号ＣＰin２に
比してパルス幅が次第に狭くなるように制御される。こ
れにより、出力信号ＣＰoutは、期間ａではディスチャ
ージ側に現れ、期間ｃではチャージ側に現れる。また、
期間ｂでは、位相比較器入力１と入力２の各位相が相互
に等しくなっているため、入力信号ＣＰin１と入力信号
ＣＰin２は相互に等しいパルス幅で出力され、出力信号
ＣＰoutは、ディスチャージ側とチャージ側の中間（ハ
イインピーダンス状態）に現れる。
【００３８】図４は、本発明の第２実施形態例における
チャージポンプ回路を示す回路図である。本実施形態例
では、出力ノード１１にバイアス回路１７を付加してい
る。
チャージポンプ回路を示す回路図である。本実施形態例
では、出力ノード１１にバイアス回路１７を付加してい
る。
【００３９】図１で説明した回路構成によると、出力ノ
ード１１に繋がる負荷や回路によって出力ノード１１の
電位が変化するため、チャージ電流Ｉ１及びディスチャ
ージ電流Ｉ２の各電流値がアンバランスになる可能性が
ある。本チャージポンプ回路をＰＬＬ周波数シンセサイ
ザに用いた場合に上記のような現象が生じると、位相雑
音の増加や位相比較周波数によるスプリアス（不要な信
号等）が大きくなる不具合を招くことになる。そこで、
本実施形態例では、この不具合を解消するために、バイ
アス回路１７によって出力ノード１１をある電圧にバイ
アスすることにより、チャージ電流Ｉ１とディスチャー
ジ電流Ｉ２とのバランスをより良好に保持する。
ード１１に繋がる負荷や回路によって出力ノード１１の
電位が変化するため、チャージ電流Ｉ１及びディスチャ
ージ電流Ｉ２の各電流値がアンバランスになる可能性が
ある。本チャージポンプ回路をＰＬＬ周波数シンセサイ
ザに用いた場合に上記のような現象が生じると、位相雑
音の増加や位相比較周波数によるスプリアス（不要な信
号等）が大きくなる不具合を招くことになる。そこで、
本実施形態例では、この不具合を解消するために、バイ
アス回路１７によって出力ノード１１をある電圧にバイ
アスすることにより、チャージ電流Ｉ１とディスチャー
ジ電流Ｉ２とのバランスをより良好に保持する。
【００４０】次に、図４で説明したバイアス回路１７の
具体的な構成を説明する。図５〜図８は、バイアス回路
１７の具体例を夫々示す回路図である。
具体的な構成を説明する。図５〜図８は、バイアス回路
１７の具体例を夫々示す回路図である。
【００４１】図５で、バイアス回路１７は、出力ノード
１１に一端が接続される抵抗器Ｒ３と、抵抗器Ｒ３の他
端に陽極側が接続されグランドgndに陰極側が接続され
る直流電源Ｖ１とから構成される。本例では、直流電源
Ｖ１によって、出力ノード１１をバイアスする。
１１に一端が接続される抵抗器Ｒ３と、抵抗器Ｒ３の他
端に陽極側が接続されグランドgndに陰極側が接続され
る直流電源Ｖ１とから構成される。本例では、直流電源
Ｖ１によって、出力ノード１１をバイアスする。
【００４２】図６で、バイアス回路１７は、電源電圧Ｖ
ccに一端が接続され他端が出力ノード１１に接続される
抵抗器Ｒ４と、グランドgndに一端が接続され他端が出
力ノード１１に接続される抵抗器Ｒ５とから構成され
る。本例では、抵抗分割によって出力ノード１１をバイ
アスする。
ccに一端が接続され他端が出力ノード１１に接続される
抵抗器Ｒ４と、グランドgndに一端が接続され他端が出
力ノード１１に接続される抵抗器Ｒ５とから構成され
る。本例では、抵抗分割によって出力ノード１１をバイ
アスする。
【００４３】図７に示す具体例では、バイアス回路１７
は出力ノード１１の後段に接続される。このバイアス回
路１７は、ベースが出力ノード１１に接続されエミッタ
がグランドgndに接地されたＮＰＮトランジスタＱ１０
と、ＮＰＮトランジスタＱ１０のコレクタと電源電圧Ｖ
ccとの間に挿入された抵抗器Ｒ６とを有し、抵抗器Ｒ６
とＮＰＮトランジスタＱ１０との接続ノードが、出力ノ
ード１１の後段の後段出力ノード１９に接続される。
は出力ノード１１の後段に接続される。このバイアス回
路１７は、ベースが出力ノード１１に接続されエミッタ
がグランドgndに接地されたＮＰＮトランジスタＱ１０
と、ＮＰＮトランジスタＱ１０のコレクタと電源電圧Ｖ
ccとの間に挿入された抵抗器Ｒ６とを有し、抵抗器Ｒ６
とＮＰＮトランジスタＱ１０との接続ノードが、出力ノ
ード１１の後段の後段出力ノード１９に接続される。
【００４４】本例では、ＮＰＮトランジスタＱ１０のベ
ース・エミッタ間電圧ＶBEを利用することによって出力
ノード１１をバイアスし、チャージ電流Ｉ１とディスチ
ャージ電流Ｉ２とのバランスを良好に維持しつつ、後段
出力ノード１９から出力信号ＣＰoutＡを出力すること
ができる。また、本例におけるバイアス回路１７は、エ
ミッタ接地トランジスタ回路から成るので、電流出力を
電圧に変換し、出力信号ＣＰoutＡの出力範囲を電源電
圧ＶccからＮＰＮトランジスタＱ１０のコレクタ・エミ
ッタ間飽和電圧ＶCE(ｓａｔ)（ほぼグランド電位）まで
拡大することができる。
ース・エミッタ間電圧ＶBEを利用することによって出力
ノード１１をバイアスし、チャージ電流Ｉ１とディスチ
ャージ電流Ｉ２とのバランスを良好に維持しつつ、後段
出力ノード１９から出力信号ＣＰoutＡを出力すること
ができる。また、本例におけるバイアス回路１７は、エ
ミッタ接地トランジスタ回路から成るので、電流出力を
電圧に変換し、出力信号ＣＰoutＡの出力範囲を電源電
圧ＶccからＮＰＮトランジスタＱ１０のコレクタ・エミ
ッタ間飽和電圧ＶCE(ｓａｔ)（ほぼグランド電位）まで
拡大することができる。
【００４５】図８で、バイアス回路１７は、図６に示し
た構成に加え、出力ノード１１とＮＰＮトランジスタＱ
１０のベースとの間に挿入された抵抗器Ｒ７と、抵抗器
Ｒ６と後段出力ノード１９との接続部とＮＰＮトランジ
スタＱ１０のベースと抵抗器Ｒ７との接続部とを導通す
る帰還路に挿入された抵抗器Ｒ８及びキャパシタＣ１と
を有する。このような構成のバイアス回路１７は、アク
ティブ・ローパスフィルタとしてのループフィルタを兼
ねるので、ＰＬＬ周波数シンセサイザにとって好適な回
路となる。
た構成に加え、出力ノード１１とＮＰＮトランジスタＱ
１０のベースとの間に挿入された抵抗器Ｒ７と、抵抗器
Ｒ６と後段出力ノード１９との接続部とＮＰＮトランジ
スタＱ１０のベースと抵抗器Ｒ７との接続部とを導通す
る帰還路に挿入された抵抗器Ｒ８及びキャパシタＣ１と
を有する。このような構成のバイアス回路１７は、アク
ティブ・ローパスフィルタとしてのループフィルタを兼
ねるので、ＰＬＬ周波数シンセサイザにとって好適な回
路となる。
【００４６】いま、上記バイアス回路１７で、ＮＰＮト
ランジスタＱ４（図２）がオンとなり、ＮＰＮトランジ
スタＱ９（図２）がオフとなると、出力ノード１１には
チャージ電流Ｉ１が流れる。このとき、例えば、出力ノ
ード１１の電位を２×ＶBEになるように設定しておく。
つまり、抵抗器Ｒ７での電圧降下分ＶR7と、ＮＰＮトラ
ンジスタＱ１０のベース・エミッタ間電圧ＶBE・Q10との
間の関係が、次式 ＶR7＋ＶBE・Q10＝２×ＶBE …… となるように、抵抗器Ｒ７の抵抗値を設定する。この場
合、チャージ電流Ｉ１として、 Ｉ１＝ＶBE／Ｒ７ の電流が流れる。このとき、ＮＰＮトランジスタＱ３、
Ｑ５及びＱ６における各ベース・エミッタ間電圧ＶBEが
安定し、ＮＰＮトランジスタＱ４がドライブできるよう
な電流を流せる抵抗値を抵抗器Ｒ１に設定すればよい。
ランジスタＱ４（図２）がオンとなり、ＮＰＮトランジ
スタＱ９（図２）がオフとなると、出力ノード１１には
チャージ電流Ｉ１が流れる。このとき、例えば、出力ノ
ード１１の電位を２×ＶBEになるように設定しておく。
つまり、抵抗器Ｒ７での電圧降下分ＶR7と、ＮＰＮトラ
ンジスタＱ１０のベース・エミッタ間電圧ＶBE・Q10との
間の関係が、次式 ＶR7＋ＶBE・Q10＝２×ＶBE …… となるように、抵抗器Ｒ７の抵抗値を設定する。この場
合、チャージ電流Ｉ１として、 Ｉ１＝ＶBE／Ｒ７ の電流が流れる。このとき、ＮＰＮトランジスタＱ３、
Ｑ５及びＱ６における各ベース・エミッタ間電圧ＶBEが
安定し、ＮＰＮトランジスタＱ４がドライブできるよう
な電流を流せる抵抗値を抵抗器Ｒ１に設定すればよい。
【００４７】また、ＮＰＮトランジスタＱ４がオフ、Ｎ
ＰＮトランジスタＱ９がオンとなった際には、ＮＰＮト
ランジスタＱ８及びＱ９から成るカレントミラー回路の
存在により、ディスチャージ電流Ｉ２として、次式に
よる Ｉ２＝（Ｖcc−ＶBE・Q7−ＶBE・Q8）／Ｒ２ ≒（Ｖcc−２・ＶBE）／Ｒ２ …… の電流が流れる。但し、ＶBE・Q7はＮＰＮトランジスタ
Ｑ７のベース・エミッタ間電圧、ＶBE・Q8はＮＰＮトラ
ンジスタＱ８のベース・エミッタ間電圧、及び、Ｒ２は
抵抗器Ｒ２の抵抗値を夫々示す。
ＰＮトランジスタＱ９がオンとなった際には、ＮＰＮト
ランジスタＱ８及びＱ９から成るカレントミラー回路の
存在により、ディスチャージ電流Ｉ２として、次式に
よる Ｉ２＝（Ｖcc−ＶBE・Q7−ＶBE・Q8）／Ｒ２ ≒（Ｖcc−２・ＶBE）／Ｒ２ …… の電流が流れる。但し、ＶBE・Q7はＮＰＮトランジスタ
Ｑ７のベース・エミッタ間電圧、ＶBE・Q8はＮＰＮトラ
ンジスタＱ８のベース・エミッタ間電圧、及び、Ｒ２は
抵抗器Ｒ２の抵抗値を夫々示す。
【００４８】以上説明したチャージ電流Ｉ１及びディス
チャージ電流Ｉ２を求める上記及び式より、温度係
数は、ともに ∂Ｉ／∂Ｔ＝∂（ＶBE／Ｒ）／∂Ｔ の形になる。このため、チャージ電流Ｉ１及びディスチ
ャージ電流Ｉ２の各電流値の絶対値が温度によって変化
するものの、チャージ電流Ｉ１とディスチャージ電流Ｉ
２との間のバランスは常に一定となる。同様に、製造プ
ロセスによるばらつきがある場合でも、Ｒ２及びＲ７に
同種の抵抗器を使用すれば、チャージ電流Ｉ１とディス
チャージ電流Ｉ２との間のバランスを常に一定にでき
る。
チャージ電流Ｉ２を求める上記及び式より、温度係
数は、ともに ∂Ｉ／∂Ｔ＝∂（ＶBE／Ｒ）／∂Ｔ の形になる。このため、チャージ電流Ｉ１及びディスチ
ャージ電流Ｉ２の各電流値の絶対値が温度によって変化
するものの、チャージ電流Ｉ１とディスチャージ電流Ｉ
２との間のバランスは常に一定となる。同様に、製造プ
ロセスによるばらつきがある場合でも、Ｒ２及びＲ７に
同種の抵抗器を使用すれば、チャージ電流Ｉ１とディス
チャージ電流Ｉ２との間のバランスを常に一定にでき
る。
【００４９】図８の回路構成では、ＮＰＮトランジスタ
Ｑ１０をチャージ電流Ｉ１とディスチャージ電流Ｉ２と
によって制御する（プッシュプル動作）ので、ＮＰＮト
ランジスタＱ１０のスイッチングを高速に行なうことが
できる。更に、図８のバイアス回路１７は、上述したよ
うにループフィルタを兼用するので、キャパシタＣ１、
抵抗器Ｒ７及びＲ８によって遮断周波数、即ちＰＬＬの
ループバンドが決まるような設定とされる。また、ルー
プフィルタは、ＮＰＮトランジスタＱ１０を用いた１段
のみから成るので、使用される電源電圧が低減する。
Ｑ１０をチャージ電流Ｉ１とディスチャージ電流Ｉ２と
によって制御する（プッシュプル動作）ので、ＮＰＮト
ランジスタＱ１０のスイッチングを高速に行なうことが
できる。更に、図８のバイアス回路１７は、上述したよ
うにループフィルタを兼用するので、キャパシタＣ１、
抵抗器Ｒ７及びＲ８によって遮断周波数、即ちＰＬＬの
ループバンドが決まるような設定とされる。また、ルー
プフィルタは、ＮＰＮトランジスタＱ１０を用いた１段
のみから成るので、使用される電源電圧が低減する。
【００５０】図９は、特開平７−１４３００２号公報に
記載されたＰＬＬ周波数シンセサイザにおけるチャージ
ポンプ回路を示す回路図である。このチャージポンプ回
路２０では、本実施形態例の出力信号ＣＰoutに対応す
る出力ＤｏにＬＰＦ（図示せず）が接続され、入力信号
ＣＰin１にφＲ、入力信号ＣＰin２にφＰが夫々対応す
る。φＲ及びφＰが共にLOWのとき、アナログスイッチ
２１がオンとなるため、ダイオード接続と同様のＮＰＮ
トランジスタＱ１１のベースがＶｃｃ電位となる。ま
た、φＰはLOWであるため、ＮＰＮトランジスタＱ１２
のベースには抵抗器Ｒ４及びＲ３で分圧された電圧信号
（LOW：グランドgnd）が供給され、ＮＰＮトランジスタ
Ｑ１２はオフとなる。このとき、ＮＰＮトランジスタＱ
１１からＬＰＦのキャパシタに電荷が供給されてチャー
ジされる。本実施形態例のＩ１に相当するこのチャージ
電流は、ＮＰＮトランジスタＱ１１からチャージされる
キャパシタまでの経路に電流を制限するものがないため
急速にチャージされる。ここで、過渡的に見るとき、チ
ャージされていないキャパシタをグランド電位とする
と、電源電圧Ｖccからダイオードを介してグランドgnd
につながるので、ダイオード両端の電位は、Ｖｃｃとな
り、キャパシタが充電されるまで大電流が流れる。
記載されたＰＬＬ周波数シンセサイザにおけるチャージ
ポンプ回路を示す回路図である。このチャージポンプ回
路２０では、本実施形態例の出力信号ＣＰoutに対応す
る出力ＤｏにＬＰＦ（図示せず）が接続され、入力信号
ＣＰin１にφＲ、入力信号ＣＰin２にφＰが夫々対応す
る。φＲ及びφＰが共にLOWのとき、アナログスイッチ
２１がオンとなるため、ダイオード接続と同様のＮＰＮ
トランジスタＱ１１のベースがＶｃｃ電位となる。ま
た、φＰはLOWであるため、ＮＰＮトランジスタＱ１２
のベースには抵抗器Ｒ４及びＲ３で分圧された電圧信号
（LOW：グランドgnd）が供給され、ＮＰＮトランジスタ
Ｑ１２はオフとなる。このとき、ＮＰＮトランジスタＱ
１１からＬＰＦのキャパシタに電荷が供給されてチャー
ジされる。本実施形態例のＩ１に相当するこのチャージ
電流は、ＮＰＮトランジスタＱ１１からチャージされる
キャパシタまでの経路に電流を制限するものがないため
急速にチャージされる。ここで、過渡的に見るとき、チ
ャージされていないキャパシタをグランド電位とする
と、電源電圧Ｖccからダイオードを介してグランドgnd
につながるので、ダイオード両端の電位は、Ｖｃｃとな
り、キャパシタが充電されるまで大電流が流れる。
【００５１】また、ディスチャージは、φＲ及びφＰの
双方がHIGHのときに生じる。φＲがHIGHになると、アナ
ログスイッチ２１がオフとなり、ＮＰＮトランジスタＱ
１１のベース電位がgnd電位となり、ＮＰＮトランジス
タＱ１１がオフとなる。φＰはHIGHレベル（＝Ｖｃｃ）
となり、抵抗器Ｒ４及びＲ３で分圧された電圧（HIGH）
がＮＰＮトランジスタＱ１２に印加されるため、オンと
なる。このとき、チャージされていたＬＰＦのキャパシ
タから、ＮＰＮトランジスタＱ１２を通して電荷が放電
される。この放電で、ＮＰＮトランジスタＱ１２のベー
ス入力信号が、ＮＰＮトランジスタＱ１２のベース・エ
ミッタ間電圧となり、この電圧に対応したコレクタ電
流、つまりディスチャージ電流が流れる。一般に、飽和
電流をＩｓ、熱電圧をVT(=kT/q)、ボルツマン定数を
ｋ、絶対温度をＴ、電荷をｑとするとき、コレクタ電流
（：Ｉｃ）は、Ｉｃ＝Ｉｓ・exp(VBE/VT)で表され、コ
レクタ電流がＶBEに応じて指数的に増加する。以上のよ
うに、図９に示した従来のチャージポンプ回路２０で
は、急速にチャージ・ディスチャージ動作を実行できる
が、チャージ／ディスチャージいずれの場合にも、定電
流回路等の電流を制限する回路がないため、チャージ電
流とディスチャージ電流とのバランスを取ることは極め
て困難である。
双方がHIGHのときに生じる。φＲがHIGHになると、アナ
ログスイッチ２１がオフとなり、ＮＰＮトランジスタＱ
１１のベース電位がgnd電位となり、ＮＰＮトランジス
タＱ１１がオフとなる。φＰはHIGHレベル（＝Ｖｃｃ）
となり、抵抗器Ｒ４及びＲ３で分圧された電圧（HIGH）
がＮＰＮトランジスタＱ１２に印加されるため、オンと
なる。このとき、チャージされていたＬＰＦのキャパシ
タから、ＮＰＮトランジスタＱ１２を通して電荷が放電
される。この放電で、ＮＰＮトランジスタＱ１２のベー
ス入力信号が、ＮＰＮトランジスタＱ１２のベース・エ
ミッタ間電圧となり、この電圧に対応したコレクタ電
流、つまりディスチャージ電流が流れる。一般に、飽和
電流をＩｓ、熱電圧をVT(=kT/q)、ボルツマン定数を
ｋ、絶対温度をＴ、電荷をｑとするとき、コレクタ電流
（：Ｉｃ）は、Ｉｃ＝Ｉｓ・exp(VBE/VT)で表され、コ
レクタ電流がＶBEに応じて指数的に増加する。以上のよ
うに、図９に示した従来のチャージポンプ回路２０で
は、急速にチャージ・ディスチャージ動作を実行できる
が、チャージ／ディスチャージいずれの場合にも、定電
流回路等の電流を制限する回路がないため、チャージ電
流とディスチャージ電流とのバランスを取ることは極め
て困難である。
【００５２】これに対し、本発明のチャージポンプ回路
は、チャージ電流Ｉ１とディスチャージ電流Ｉ２とのバ
ランスが良好である。特に、出力信号ＣＰoutに、図８
のアクティブフィルタ（Ｃ１、Ｒ８）或いはバイアス回
路が接続される場合に、入力信号ＣＰin１がLOW、入力
信号ＣＰin２がHIGHになると、ＮＰＮトランジスタＱ１
がオフとなり、ＮＰＮトランジスタＱ３、Ｑ５、Ｑ６が
オンとなって、ＮＰＮトランジスタＱ４のベースが３・
ＶBEでバイアスされる。また、ＮＰＮトランジスタＱ２
がオンとなり、ＮＰＮトランジスタＱ７及びＱ８に電流
が流れなくなってＮＰＮトランジスタＱ７及びＱ８がオ
フとなり、ＮＰＮトランジスタＱ９もオフとなる。この
とき、ＮＰＮトランジスタＱ４及びＱ１０はオンとな
り、チャージ電流Ｉ１流れる。チャージ電流Ｉ１は、Ｎ
ＰＮトランジスタＱ４のベースが３・ＶBEであるため、
電流の流れる経路であるＮＰＮトランジスタＱ４、抵抗
器Ｒ７及びＮＰＮトランジスタＱ１０を考えるとき、抵
抗器Ｒ７の両端における電圧は、１・ＶBEとなるはずで
ある。従って、チャージ電流Ｉ１は、ＶBE／Ｒ７で決ま
る。つまり、抵抗器Ｒ７の値によってチャージ電流Ｉ１
が決定する。
は、チャージ電流Ｉ１とディスチャージ電流Ｉ２とのバ
ランスが良好である。特に、出力信号ＣＰoutに、図８
のアクティブフィルタ（Ｃ１、Ｒ８）或いはバイアス回
路が接続される場合に、入力信号ＣＰin１がLOW、入力
信号ＣＰin２がHIGHになると、ＮＰＮトランジスタＱ１
がオフとなり、ＮＰＮトランジスタＱ３、Ｑ５、Ｑ６が
オンとなって、ＮＰＮトランジスタＱ４のベースが３・
ＶBEでバイアスされる。また、ＮＰＮトランジスタＱ２
がオンとなり、ＮＰＮトランジスタＱ７及びＱ８に電流
が流れなくなってＮＰＮトランジスタＱ７及びＱ８がオ
フとなり、ＮＰＮトランジスタＱ９もオフとなる。この
とき、ＮＰＮトランジスタＱ４及びＱ１０はオンとな
り、チャージ電流Ｉ１流れる。チャージ電流Ｉ１は、Ｎ
ＰＮトランジスタＱ４のベースが３・ＶBEであるため、
電流の流れる経路であるＮＰＮトランジスタＱ４、抵抗
器Ｒ７及びＮＰＮトランジスタＱ１０を考えるとき、抵
抗器Ｒ７の両端における電圧は、１・ＶBEとなるはずで
ある。従って、チャージ電流Ｉ１は、ＶBE／Ｒ７で決ま
る。つまり、抵抗器Ｒ７の値によってチャージ電流Ｉ１
が決定する。
【００５３】また、ディスチャージ電流Ｉ２については
次のようになる。この場合も、図８のアクティブフィル
タが図２のＣＰout１１に接続されているとする。入力
信号ＣＰin１がHIGH、入力信号ＣＰin２がLOWになる
と、入力信号ＣＰin１側の回路はオフとなり、ＮＰＮト
ランジスタＱ４もオフとなる。入力信号ＣＰin２側の回
路は、ＮＰＮトランジスタＱ２がオフとなるため、抵抗
器Ｒ２、ＮＰＮトランジスタＱ７及びＱ８で決まる電流
が、この経路に流れる。ＮＰＮトランジスタＱ８及びＱ
９はカレントミラー回路を構成するので、ＮＰＮトラン
ジスタＱ８と同じ値の電流、つまりディスチャージ電流
Ｉ２がＮＰＮトランジスタＱ９に流れる。ディスチャー
ジ電流Ｉ２は、（Ｖｃｃ−２・ＶBE）／Ｒ２で決まるの
で、電源電圧Ｖccが一定であれば、抵抗器Ｒ２の値で決
まる。このように、抵抗器Ｒ７及びＲ２を適当な値に設
定することによって、良好にバランスしたチャージ・デ
ィスチャージ電流を得ることができる。
次のようになる。この場合も、図８のアクティブフィル
タが図２のＣＰout１１に接続されているとする。入力
信号ＣＰin１がHIGH、入力信号ＣＰin２がLOWになる
と、入力信号ＣＰin１側の回路はオフとなり、ＮＰＮト
ランジスタＱ４もオフとなる。入力信号ＣＰin２側の回
路は、ＮＰＮトランジスタＱ２がオフとなるため、抵抗
器Ｒ２、ＮＰＮトランジスタＱ７及びＱ８で決まる電流
が、この経路に流れる。ＮＰＮトランジスタＱ８及びＱ
９はカレントミラー回路を構成するので、ＮＰＮトラン
ジスタＱ８と同じ値の電流、つまりディスチャージ電流
Ｉ２がＮＰＮトランジスタＱ９に流れる。ディスチャー
ジ電流Ｉ２は、（Ｖｃｃ−２・ＶBE）／Ｒ２で決まるの
で、電源電圧Ｖccが一定であれば、抵抗器Ｒ２の値で決
まる。このように、抵抗器Ｒ７及びＲ２を適当な値に設
定することによって、良好にバランスしたチャージ・デ
ィスチャージ電流を得ることができる。
【００５４】図１０は、図２のチャージポンプ回路を一
部変更した変形例を示す回路図である。この例では、図
２におけるＮＰＮトランジスタＱ５及びＱ６をバイアス
回路２２に置き換え、ＮＰＮトランジスタＱ７をバイア
ス回路３に置き換えている。バイアス回路２２、２３は
夫々、チャージ電流Ｉ１及びディスチャージ電流Ｉ２を
良好にバランスした状態に保持できるように、トランジ
スタＱ４、Ｑ９のベース電位をバイアスできるのであれ
ば、任意の回路構成とすることができる。バイアス回路
２２、２３にトランジスタを用いる場合には、全てＮＰ
Ｎトランジスタとする。
部変更した変形例を示す回路図である。この例では、図
２におけるＮＰＮトランジスタＱ５及びＱ６をバイアス
回路２２に置き換え、ＮＰＮトランジスタＱ７をバイア
ス回路３に置き換えている。バイアス回路２２、２３は
夫々、チャージ電流Ｉ１及びディスチャージ電流Ｉ２を
良好にバランスした状態に保持できるように、トランジ
スタＱ４、Ｑ９のベース電位をバイアスできるのであれ
ば、任意の回路構成とすることができる。バイアス回路
２２、２３にトランジスタを用いる場合には、全てＮＰ
Ｎトランジスタとする。
【００５５】図１１は、図２のチャージポンプ回路を一
部変更した別の変形例を示す回路図である。この例で
は、図２におけるＮＰＮトランジスタＱ６を削除し、Ｎ
ＰＮトランジスタＱ５のベースを抵抗器Ｒ９、Ｒ１０を
介して電源電圧Ｖcc側とグランドgnd側とに夫々接続し
てＶBEマルチプライヤ回路を構成し、ＮＰＮトランジス
タＱ７に代えて抵抗器Ｒ１１を挿入した。
部変更した別の変形例を示す回路図である。この例で
は、図２におけるＮＰＮトランジスタＱ６を削除し、Ｎ
ＰＮトランジスタＱ５のベースを抵抗器Ｒ９、Ｒ１０を
介して電源電圧Ｖcc側とグランドgnd側とに夫々接続し
てＶBEマルチプライヤ回路を構成し、ＮＰＮトランジス
タＱ７に代えて抵抗器Ｒ１１を挿入した。
【００５６】上記構成のチャージポンプ回路では、ＮＰ
ＮトランジスタＱ５のベース・エミッタ間電圧をＶBEと
すると、ＮＰＮトランジスタＱ５のコレクタ・エミッタ
間電圧（：ＶCE(Q5)）は、ＶCE(Q5)と等しいＮＰＮトラ
ンジスタＱ３のエミッタ電位をＶE(Q3)とするとき、 ＶCE(Q5)＝（１＋Ｒ３／Ｒ４）・ＶBE となる。これにより、ダイオード１段分の電圧（ＶBE）
の定数倍にすることができるので、チャージ電流Ｉ１
は、 Ｉ１＝｛Vcc−（VBE＋VCE(Q5)）｝／R1 ＝｛Vcc−（２＋Ｒ３／Ｒ４）VBE｝／Ｒ１ であり、抵抗器Ｒ３及びＲ４の抵抗値を調整することに
よって、チャージ・ディスチャージ電流のバランスをよ
り良好に微調整することができる。入力信号ＣPin２側
でも、抵抗器Ｒ１１に変更したことによって、ディスチ
ャージ電流Ｉ２が、 Ｉ２＝（Vcc−VBE）／（R2+R5） となるので、電流の微調整が可能である。このように、
図１１の変形例によっても、図２のチャージポンプ回路
と同様の作用効果を得ることができる。
ＮトランジスタＱ５のベース・エミッタ間電圧をＶBEと
すると、ＮＰＮトランジスタＱ５のコレクタ・エミッタ
間電圧（：ＶCE(Q5)）は、ＶCE(Q5)と等しいＮＰＮトラ
ンジスタＱ３のエミッタ電位をＶE(Q3)とするとき、 ＶCE(Q5)＝（１＋Ｒ３／Ｒ４）・ＶBE となる。これにより、ダイオード１段分の電圧（ＶBE）
の定数倍にすることができるので、チャージ電流Ｉ１
は、 Ｉ１＝｛Vcc−（VBE＋VCE(Q5)）｝／R1 ＝｛Vcc−（２＋Ｒ３／Ｒ４）VBE｝／Ｒ１ であり、抵抗器Ｒ３及びＲ４の抵抗値を調整することに
よって、チャージ・ディスチャージ電流のバランスをよ
り良好に微調整することができる。入力信号ＣPin２側
でも、抵抗器Ｒ１１に変更したことによって、ディスチ
ャージ電流Ｉ２が、 Ｉ２＝（Vcc−VBE）／（R2+R5） となるので、電流の微調整が可能である。このように、
図１１の変形例によっても、図２のチャージポンプ回路
と同様の作用効果を得ることができる。
【００５７】以上のように、本発明のチャージポンプ回
路によれば、使用されるトランジスタが全て、遮断周波
数が高いＮＰＮバイポーラトランジスタのみから構成さ
れるので、ＮＰＮトランジスタのスイッチング機能が利
用でき、低電圧による高速動作が可能になる。これに対
し、使用されるトランジスタが全てＣＭＯＳ、或いはＰ
ＮＰトランジスタ及びＮＰＮトランジスタを混在した組
合せ回路から構成した場合には、ＣＭＯＳ及びＰＮＰト
ランジスタの各トランジェント周波数（ｆＴ）が数１０
０ＭＨｚ〜数ＧＨｚ程度と遅く回路動作が制限されるた
め、数ＭＨｚ以上の回路動作が困難になる。しかし、本
チャージポンプ回路では、全トランジスタにＮＰＮトラ
ンジスタを用いたので、トランジェント周波数（ｆＴ）
が数ＧＨｚ〜数１０ＧＨｚ以上となり、チャージポンプ
回路は数１０ＭＨｚ〜数１００ＭＨｚの回路動作が可能
になる。
路によれば、使用されるトランジスタが全て、遮断周波
数が高いＮＰＮバイポーラトランジスタのみから構成さ
れるので、ＮＰＮトランジスタのスイッチング機能が利
用でき、低電圧による高速動作が可能になる。これに対
し、使用されるトランジスタが全てＣＭＯＳ、或いはＰ
ＮＰトランジスタ及びＮＰＮトランジスタを混在した組
合せ回路から構成した場合には、ＣＭＯＳ及びＰＮＰト
ランジスタの各トランジェント周波数（ｆＴ）が数１０
０ＭＨｚ〜数ＧＨｚ程度と遅く回路動作が制限されるた
め、数ＭＨｚ以上の回路動作が困難になる。しかし、本
チャージポンプ回路では、全トランジスタにＮＰＮトラ
ンジスタを用いたので、トランジェント周波数（ｆＴ）
が数ＧＨｚ〜数１０ＧＨｚ以上となり、チャージポンプ
回路は数１０ＭＨｚ〜数１００ＭＨｚの回路動作が可能
になる。
【００５８】また、本チャージポンプ回路では、回路動
作が高速になるので、特にＰＬＬ周波数シンセサイザに
使用した際に、位相比較器の位相比較周波数を高周波に
することができる。通常はキャリア周波数の近傍、即ち
キャリア周波数をｆｃ及び位相比較周波数をｆＰＤとす
るときのｆｃ±ｆＰＤだけ離れた部分に、位相比較周波
数による変調に起因するスプリアス（リファレンスリー
ク）が現れる。しかし、本チャージポンプ回路による
と、スプリアスが発生したとしても、キャリア周波数か
らスプリアスを遠ざけることができるので、位相比較器
に後続するローパスフィルタによって十分に除去するこ
とができる。更に、同じ構造のＮＰＮトランジスタを同
一基板上に形成することができるので、ＭＯＳトランジ
スタとバイポーラトランジスタとを混在させる場合に比
して製造工程及び回路構成がシンプルになり、またバイ
アス回路１７以外ではキャパシタが使用されないため、
素子数が少なく、製造コストが低減し、半導体チップ上
に形成される際のレイアウト面積が小さくなって回路規
模が小さくなる。
作が高速になるので、特にＰＬＬ周波数シンセサイザに
使用した際に、位相比較器の位相比較周波数を高周波に
することができる。通常はキャリア周波数の近傍、即ち
キャリア周波数をｆｃ及び位相比較周波数をｆＰＤとす
るときのｆｃ±ｆＰＤだけ離れた部分に、位相比較周波
数による変調に起因するスプリアス（リファレンスリー
ク）が現れる。しかし、本チャージポンプ回路による
と、スプリアスが発生したとしても、キャリア周波数か
らスプリアスを遠ざけることができるので、位相比較器
に後続するローパスフィルタによって十分に除去するこ
とができる。更に、同じ構造のＮＰＮトランジスタを同
一基板上に形成することができるので、ＭＯＳトランジ
スタとバイポーラトランジスタとを混在させる場合に比
して製造工程及び回路構成がシンプルになり、またバイ
アス回路１７以外ではキャパシタが使用されないため、
素子数が少なく、製造コストが低減し、半導体チップ上
に形成される際のレイアウト面積が小さくなって回路規
模が小さくなる。
【００５９】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明のチャージポンプ回路は、上
記実施形態例の構成にのみ限定されるものではなく、上
記実施形態例の構成から種々の修正及び変更を施したチ
ャージポンプ回路も、本発明の範囲に含まれる。
づいて説明したが、本発明のチャージポンプ回路は、上
記実施形態例の構成にのみ限定されるものではなく、上
記実施形態例の構成から種々の修正及び変更を施したチ
ャージポンプ回路も、本発明の範囲に含まれる。
【００６０】
【発明の効果】以上説明したように、本発明のチャージ
ポンプ回路によると、位相比較周波数を高周波にするこ
とができ、位相比較周波数によるスプリアスを低減し、
低電源電圧で、後段のループフィルタを高速でチャージ
／ディスチャージし、更に、同期化処理速度を高速化す
ることができる。
ポンプ回路によると、位相比較周波数を高周波にするこ
とができ、位相比較周波数によるスプリアスを低減し、
低電源電圧で、後段のループフィルタを高速でチャージ
／ディスチャージし、更に、同期化処理速度を高速化す
ることができる。
【図１】本発明の第１実施形態例におけるチャージポン
プ回路を概略的に示す回路図である。
プ回路を概略的に示す回路図である。
【図２】図１における第１及び第２スイッチ回路を夫々
具体化した回路例を示す図である。
具体化した回路例を示す図である。
【図３】第１実施形態例のチャージポンプ回路をＰＬＬ
周波数シンセサイザに用いた際の各信号のシミュレーシ
ョン結果例を示すタイミングチャートである。
周波数シンセサイザに用いた際の各信号のシミュレーシ
ョン結果例を示すタイミングチャートである。
【図４】本発明の第２実施形態例におけるチャージポン
プ回路を示す回路図である。
プ回路を示す回路図である。
【図５】図４で説明したバイアス回路の具体例を示す回
路図である。
路図である。
【図６】図４で説明したバイアス回路の具体例を示す回
路図である。
路図である。
【図７】図４で説明したバイアス回路の具体例を示す回
路図である。
路図である。
【図８】図４で説明したバイアス回路の具体例を示す回
路図である。
路図である。
【図９】従来のＰＬＬ周波数シンセサイザにおけるチャ
ージポンプ回路を示す回路図である。
ージポンプ回路を示す回路図である。
【図１０】図２のチャージポンプ回路を一部変更した変
形例を示す回路図である。
形例を示す回路図である。
【図１１】図２のチャージポンプ回路を一部変更した別
の変形例を示す回路図である。
の変形例を示す回路図である。
【符号の説明】 １１：出力ノード １２：第１入力ノード １３：第２入力ノード １５：第１スイッチ回路 １６：第２スイッチ回路 １７：バイアス回路 １９：後段出力ノード ２２、２３：バイアス回路 Ｃ１：キャパシタ ＣＰin１、ＣＰin２：入力信号 ＣＰout、ＣＰoutＡ：出力信号 gnd：グランド Ｉ１：チャージ電流 Ｉ２：ディスチャージ電流 Ｉ３、Ｉ４：電流 Ｒ１〜Ｒ１１：抵抗器 Ｖ１：直流電源 Ｖcc：電源電圧
Claims (6)
- 【請求項１】 第１の電源と出力ノードとの間に接続さ
れる第１のトランジスタと、第２の電源と前記出力ノー
ドとの間に接続された第２のトランジスタとを有し、入
力される第１及び第２の信号に応答して前記第１及び第
２のトランジスタを夫々制御し、前記出力ノードに対す
る電流の流入及び流出を制御するチャージポンプ回路に
おいて、 前記第１の信号が入力される第１の入力ノードと前記第
１のトランジスタのベースとの間に接続され、前記第１
の信号に応答して前記第１のトランジスタを制御する第
１のスイッチ回路と、 前記第２の信号が入力される第２の入力ノードと前記第
２のトランジスタのベースとの間に接続され、前記第２
の信号に応答して前記第２のトランジスタを制御する第
２のスイッチ回路とを備え、 前記第１及び第２のトランジスタ、並びに、前記第１及
び第２のスイッチ回路に含まれるトランジスタが全てＮ
ＰＮトランジスタから構成され、 前記第１のスイッチ回路は、コレクタが前記第１の電源
に第１の抵抗器を介して接続されると共にベースに接続
され、該ベースが前記第１のトランジスタのベースに接
続される第３のトランジスタと、コレクタが前記第３の
トランジスタのコレクタに接続されエミッタが前記第２
の電源に接続されベースが前記第１の入力ノードに接続
される第４のトランジスタと、前記第３のトランジスタ
と前記第２の電源との間に挿入された第１のバイアス回
路とから構成され、 前記第１のバイアス回路は、コレクタが前記第３のトラ
ンジスタのエミッタに接続され、エミッタが前記第２の
電源に接続されるバイアス用トランジスタと、該バイア
ス用トランジスタのベースとコレクタ及びベースとエミ
ッタを夫々接続する第２及び第３の抵抗器とから構成さ
れることを特徴とするチャージポンプ回路。 - 【請求項２】 第１の電源と出力ノードとの間に接続さ
れる第１のトランジスタと、第２の電源と前記出力ノー
ドとの間に接続された第２のトランジスタとを有し、入
力される第１及び第２の信号に応答して前記第１及び第
２のトランジスタを夫々制御し、前記出力ノードに対す
る電流の流入及び流出を制御するチャージポンプ回路に
おいて、 前記第１の信号が入力される第１の入力ノードと前記第
１のトランジスタのベースとの間に接続され、前記第１
の信号に応答して前記第１のトランジスタを制御する第
１のスイッチ回路と、 前記第２の信号が入力される第２の入力ノードと前記第
２のトランジスタのベースとの間に接続され、前記第２
の信号に応答して前記第２のトランジスタを制御する第
２のスイッチ回路とを備え、 前記第１及び第２のトランジスタ、並びに、前記第１及
び第２のスイッチ回路に含まれるトランジスタが全てＮ
ＰＮトランジスタから構成され、 さらに前記出力ノードをバイアスするバイアス回路を備
えることを特徴とするチャージポンプ回路。 - 【請求項３】 前記バイアス回路は、前記出力ノードに
一端が接続される抵抗器と、該抵抗器の他端に陽極側が
接続され前記第２の電源に陰極側が接続される直流電源
とから成ることを特徴とする請求項２に記載のチャージ
ポンプ回路。 - 【請求項４】 前記バイアス回路は、前記第１の電源に
一端が接続され他端が前記出力ノード側に接続される第
１の抵抗器と、前記第２の電源に一端が接続され他端が
前記出力ノード側に接続される第２の抵抗器とから成る
ことを特徴とする請求項２に記載のチャージポンプ回
路。 - 【請求項５】 前記バイアス回路は、ベースが前記出力
ノードに接続されエミッタが前記第２の電源に接続され
たバイアス用トランジスタと、該バイアス用トランジス
タのコレクタと前記第１の電源との間に挿入された第１
の抵抗器とを備え、該第１の抵抗器と前記バイアス用ト
ランジスタとの接続ノードが、前記出力ノードの後段に
位置する後段出力ノードに接続されることを特徴とする
請求項２に記載のチャージポンプ回路。 - 【請求項６】 前記出力ノードと前記バイアス用トラン
ジスタのベースとの間に挿入された第２の抵抗器と、前
記第１の抵抗器と前記後段出力ノードとの接続部と前記
バイアス用トランジスタのベースと前記第２の抵抗器と
の接続部とを導通する帰還路に挿入された第３の抵抗器
及びキャパシタとを更に備えることを特徴とする請求項
５に記載のチャージポンプ回路。
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