JPH09298462A - Ｐｌｌ回路 - Google Patents

Ｐｌｌ回路

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JPH09298462A
JPH09298462A JP8109232A JP10923296A JPH09298462A JP H09298462 A JPH09298462 A JP H09298462A JP 8109232 A JP8109232 A JP 8109232A JP 10923296 A JP10923296 A JP 10923296A JP H09298462 A JPH09298462 A JP H09298462A
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circuit
transistor
output
current
charge pump
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JP8109232A
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Seiichi Nishiyama
清一 西山
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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    • H—ELECTRICITY
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1072—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the charge pump, e.g. changing the gain

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Abstract

(57)【要約】 【課題】 チャージポンプ回路６によるチャージと
ディスチャージとのスピードのアンバランスによる電圧
制御発振回路８におけるフェィズノイズを、電圧制御発
振回路８の入力のダイナミックレンジの縮減を伴うこと
なくなくす。 【解決手段】 チャージポンプ回路６によりチャージさ
れたりディスチャージされたりするループフィルタ７の
出力を増幅する直流アンプ１０を半導体集積回路装置１
内に設け、該直流アンプ１０の出力電圧を電圧制御発振
回路８に入力するようにする。 【効果】 チャージポンプ回路６の出力のダイナミ
ックレンジが狭くなっても、直流アンプ１０によりルー
プフィルタ７の出力信号を増幅するので、電圧制御発振
回路８の入力側におけるダイナミックレンジを拡げるこ
とができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路、特に
少なくとも位相比較回路とチャージポンプ回路が同一半
導体集積回路装置内に設けられ、該チャージポンプ回路
のチャージ用トランジスタとディスチャージ用トランジ
スタが共にＮＰＮトランジスタからなるＰＬＬ回路に関
する。
【０００２】
【従来の技術】ＰＬＬ回路は、一般に、入力信号と、出
力信号を１／Ｎ分周した信号を位相比較し、位相比較結
果に応じてチャージポンプ回路によりループフィルタを
チャージ或いはディスチャージすることにより直流電圧
をつくり、その直流電圧により電圧制御発振回路を制御
して入力信号のＮ倍の周波数を有する信号を出力するよ
うにしたものである。
【０００３】図２はそのようなＰＬＬ回路の一つの従来
例を示す回路図である。
【０００４】図面において、１はＩＣで、内部にＰＬＬ
回路の多くの部分が設けられている。２は発振回路、３
は該発振回路２の出力信号を分周する分周回路であり、
この出力信号が本ＰＬＬ回路にとっての入力信号Ｖｉｎ
となる。４は該分周回路３の出力信号（ＰＬＬ回路にと
っての入力信号Ｖｉｎ）と、別の分周回路５の出力信号
との位相を比較する位相比較回路であり、二つの出力端
子を有し、その位相比較結果に対応する端子から信号
Ｕ、Ｄを出力する。
【０００５】６ａはチャージポンプ回路で、Ｑ１ａはそ
のチャージ用トランジスタであり、該トランジスタＱ１
ａはＰＮＰトランジスタからなり、エミッタが電源端子
（＋Ｖｃｃ、例えば３Ｖ）に接続され、コレクタがチャ
ージポンプ回路６の出力端子（ＣＨＯ）に接続されてい
る。Ｑａは該トランジスタＱ１ａとカレントミラー接続
されたＰＮＰトランジスタで、そのコレクタはスイッチ
ング手段ＳＷ１を介して定電流回路Ｉｏ１の電流流入端
に接続され、該定電流回路Ｉｏ１の電流流出端は接地さ
れている。そして、上記スイッチング手段ＳＷ１は上記
位相比較回路４の信号Ｕにより制御される。
【０００６】Ｑ２ａはチャージポンプ回路６ａのディス
チャージ用トランジスタであり、ＮＰＮトランジスタか
らなり、エミッタが接地され、コレクタがチャージポン
プ回路６の出力端子（ＶＣＯ）に接続されており、そし
て、該トランジスタＱ２ａはＮＰＮトランジスタＱｂと
カレントミラー接続されている。該トランジスタＱｂの
コレクタはスイッチング手段ＳＷ２を介して定電流回路
Ｉｏ２の電流流出端に接続されており、そして、該定電
流回路Ｉｏ２の電流流入端は電源端子に接続されてい
る。この二つの定電流回路Ｉｏ１、Ｉｏ２の電流値は全
く同じ値に設定されている。
【０００７】そして、スイッチング手段ＳＷ２は上記位
相比較回路４の信号Ｄにより制御される。尚、トランジ
スタＱ１とＱ２との電流増幅率はｎとｎというように同
じにされている。
【０００８】ここでチャージポンプ回路６ａの動作説明
をすると、位相比較回路４の信号Ｕが発生すると、スイ
ッチング手段ＳＷ１がオンし、チャージ用トランジスタ
Ｑ１ａがオンするので、ＩＣ１に対する外付部品（抵抗
Ｒ、コンデンサＣL 、Ｃ）からなるループフィルタ７が
チャージされる。逆に、位相比較回路４の信号Ｄが発生
したときはスイッチング手段ＳＷ２がオンし、ディスチ
ャージ用トランジスタＱ２ａがオンするので、ループフ
ィルタ７がディスチャージされる。
【０００９】このチャージポンプ回路１の出力信号はル
ープフィルタ７により直流化されて電圧制御発振回路８
（本例ではＩＣ１外部に設けられているが、内部に設け
るようにしても良い。）に印加され、電圧制御発振回路
８の出力信号がＰＬＬ回路の出力信号Ｖｏｕｔとなる。
【００１０】そして、該出力信号ＶｏｕｔはＩＣ１内部
の１／Ｎ分周回路５に印加され、この出力が上記入力信
号Ｖｉｎと位相比較回路４により位相比較される。該分
周回路５は出力信号ＶｏｕｔがＮパルス到来する毎に１
パルス出力し、その出力と上記入力信号Ｖｉｎとの位相
比較が為され上記動作を行うので、結局、入力信号Ｖｉ
ｎのＮ倍の周波数の出力信号Ｖｏｕｔを得ることができ
るのである。
【００１１】ところで、図２に示した従来のＰＬＬ回路
には、チャージ用トランジスタＱ１ａがＰＮＰトランジ
スタからなり、ディスチャージ用トランジスタＱ１ｂが
ＮＰＮトランジスタからなるので、チャージとディスチ
ャージとでスピードが異なり、そのスピードのアンバラ
ンスが電圧制御発振回路８のフェイズノイズを大きくす
るという問題があった。
【００１２】即ち、ＰＮＰトランジスタは、ＮＰＮトラ
ンジスタに比較して遮断周波数（ｆT ）が顕著に低く、
アーリー電圧（ＶA ）が低く、電流密度が低いという欠
点があり、そのため、ループフィルタ７に対するチャー
ジ速度が、ＮＰＮトランジスタＱ２ａにより為されるデ
ィスチャージ速度に比較して遅くなる。具体的には、Ｐ
ＮＰトランジスタはオンするスピードはさほど遅くはな
いが、オフするスピードが遅くなる。
【００１３】というのは、トランジスタのベース・エミ
ッタ間の蓄積容量は、元来、オフするときの動作スピー
ドを遅くする要因になるものであり、遮断周波数（ｆ
T ）に反比例し、そして、ＰＮＰトランジスタの遮断周
波数は上述したように相当に小さいので、結局オフする
ときの動作スピードを遅らせる蓄積容量が大きくなるか
らである。
【００１４】そして、チャージとディスチャージとのス
ピードのアンバランスが、結局チャージとディスチャー
ジとのタイミングにおいて狂いをもたらし、それがフェ
イズノイズをもたらすことは既に確認されている。
【００１５】そこで、図３に示すように、チャージ用ト
ランジスタとしてＮＰＮトランジスタＱ１を用いたＰＬ
Ｌ回路が開発された。図４はそのチャージポンプ回路を
より具体的に示す回路図である。
【００１６】このＰＬＬ回路のチャージポンプ回路６
は、ＰＮＰトランジスタＱ１０、１１を用いた定電流回
路Ｉｏ１、Ｉｏ２により、ＮＰＮトランジスタからなる
チャージ用トランジスタＱ１、ディスチャージ用トラン
ジスタＱ２を駆動している。即ち、定電流回路Ｉｏ１、
Ｉｏ２は共に電流流入端が抵抗Ｒを介して電源端子に接
続され、電流流出端はスイッチング手段ＳＷ１、ＳＷ２
を介して接地されている。
【００１７】そして、定電流回路Ｉｏ１の電流流出端は
コレクタ・ベース間が短絡されたトランジスタＱ３を介
してチャージポンプ回路６の出力端子（ＣＨＯ）に接続
され、定電流回路Ｉｏ２の電流流出端はコレクタ・ベー
ス間が短絡されたトランジスタＱ４を介して接地されて
おり、トランジスタＱ３が、チャージ用トランジスタＱ
１のベース・エミッタ間に対して、トランジスタＱ４が
ディスチャージ用トランジスタＱ２のベース・エミッタ
間に対して、それぞれパラレルに接続された形になって
いる。
【００１８】このチャージポンプ回路６は、スイッチン
グ手段ＳＷ１がオフした場合には、定電流回路Ｉｏ１の
電流ＩｏがトランジスタＱ３に流れ、そのｎ−１倍の電
流がトランジスタＱ１に流れる。そして、そのトランジ
スタＱ３及びチャージ用トランジスタＱ１を流れる電流
ｎ・Ｉｏによってループフィルタ７がチャージされるの
である。
【００１９】逆に、スイッチング手段ＳＷ２がオフした
場合には、定電流回路Ｉｏ２の電流Ｉｏ′（Ｉｏと等し
いことが好ましいが現実には少し異なる。その理由は後
で述べる。）がトランジスタＱ４に流れ、そのｎ倍の電
流がディスチャージ用トランジスタＱ２に流れる。その
結果、そのトランジスタＱ２を流れる電流ｎ・Ｉｏ′で
ディスチャージされる。尚、チャージの場合、トランジ
スタＱ３を流れる電流Ｉｏもそのチャージに寄与する
が、ディスチャージの場合、トランジスタＱ４を流れる
電流Ｉｏ′はディスチャージに寄与しない。従って、ト
ランジスタＱ１とＱ２とで増幅率をｎ−１とｎと異なら
せることによってチャージ電流とディスチャージ電流と
の間にトランジスタＱ３を流れる分の電流の差が生じな
いようにしているのである。
【００２０】
【発明が解決しようとする課題】ところで、図３、図４
に示す従来のＰＬＬ回路にも問題があった。それは、チ
ャージ用トランジスタＱ１としてＮＰＮトランジスタを
用いたため、該トランジスタＱ１のベース・エミッタ間
電圧ＶBEQ1（約０．７Ｖ）程度ダイナミックレンジの上
限が低くなるという問題である。そして、この問題は、
例えばコードレスフォン等携帯用通信機器等においては
電源電圧の低電圧化が進み、例えば３Ｖで駆動すること
が要求されつつあるので、３Ｖしかない電源電圧をチャ
ージ用トランジスタＱ１がその４分の１程度も喰ってし
まうことになり、看過できない問題となる。
【００２１】というのは、一般に電圧制御発振回路８は
アースレベルから電源電圧レベルまでのダイナミックレ
ンジを持つ入力に対応して発振周波数が変化するように
されており、従って、入力信号の周波数が高い場合にお
いてチャージポンプ回路６がそれに対応する高いレベル
の出力信号をそのダイナミックレンジの狭さ故に出し得
ず、従って、電圧制御発信回路８の出力信号の周波数が
必要な高さにならず、そのためＰＬＬ回路にロック状態
が形成されないというようなことも生じ得るからであ
る。
【００２２】尚、図４に示すチャージポンプ回路６には
入力信号の周波数の違いによりフェィズノイズのレベル
が変化するという問題もある。というのは、定電流回路
Ｉｏ２のトランジスタＱ１１の方が定電流回路Ｉｏ１の
トランジスタＱ１０よりもチャージポンプ回路６の出力
電圧分だけ、エミッタ・コレクタ間電圧ＶCEが高く、そ
の結果、定電流回路Ｉｏ２の電流Ｉｏ′の方が定電流回
路Ｉｏ１の電流よりも大きくなる。即ちＩｏ′＞Ｉｏと
なる。これは当然にフェイズノイズを大きくする要因に
なる。また、元来、入力信号の周波数の変化によってチ
ャージポンプ回路６の出力は変化するものであり、かか
る変化により必然的にトランジスタＱ１０のエミッタ・
コレクタ間電圧ＶCEが変化するが、一方トランジスタＱ
１１の方はそのような変化は生じない。従って、入力信
号の周波数を変えるとＩｏ′とＩｏとの比がずれること
になり、延いてはフェィズノイズのレベルも変化してし
まうことになるのである。
【００２３】本発明はこのような問題点を解決すべく為
されたものであり、電圧制御発振回路におけるフェィズ
ノイズの原因となるところのチャージポンプ回路による
チャージとディスチャージとのスピードのアンバランス
を、電圧制御発振回路の入力電圧のダイナミックレンジ
の縮減を伴うことななくすことを目的とする。
【００２４】
【課題を解決するための手段】本発明ＰＬＬ回路は、チ
ャージポンプ回路によりチャージされたりディスチャー
ジされたりするループフィルタの出力信号を増幅する直
流アンプを半導体集積回路装置内に設け、該直流アンプ
の出力電圧を電圧制御発振回路に入力するようにしたこ
とを特徴とする。
【００２５】従って、本発明ＰＬＬ回路によれば、チャ
ージポンプ回路のダイナミックレンジが狭くなっても、
電圧制御発振回路の前段に直流アンプを設けたので、電
圧制御発振回路に入ろうとする信号を増幅することによ
りダイナミックレンジを拡げることができる。
【００２６】従って、電圧制御発振回路の入力側におけ
るダイナミックレンジを充分な大きさにし、延いてはダ
イナミックレンジの狭さに起因して生じる、電圧制御発
振回路の発振周波数を必要な高さまで高めることができ
ずＰＬＬ回路をロック状態にできないという事態の生じ
るおそれをなくすことが可能になる。
【００２７】また、チャージポンプ回路によるチャージ
電流とディスチャージ電流との比が入力周波数により変
化したとしても、それによる電圧変化は直流アンプのゲ
イン分の１になるので、周波数変化に対すフェイズノイ
ズの変化量は従来よりも小さくできる。
【００２８】尚、直流アンプのダイナミックレンジの上
限（ハイ側の限界点）は、直流アンプの出力部に電源端
子にエミッタを接続されたＰＮＰ型トランジスタを設
け、該トランジスタを介して出力を取り出すようにする
ことにより電源電圧に非常に近い値にすることができ
る。
【００２９】
【発明の実施の形態】以下、本発明を図示実施の形態に
従って詳細に説明する。
【００３０】図１（Ａ）、（Ｂ）は本発明ＰＬＬ回路の
第１の実施の形態を示すもので、（Ａ）は要部を概略的
に示す概略構成図、（Ｂ）は要部の具体的回路構成を示
す回路図である。
【００３１】図面において、１はＩＣで、内部にＰＬＬ
回路の多くの部分が設けられている。２は発振回路、３
は該発振回路２の出力信号を分周する分周回路、４は該
分周回路３の出力信号と、別の分周回路５の出力信号と
の位相を比較する位相比較回路であり、二つの出力端子
を有し、その位相比較結果に対応する端子から信号Ｕ、
Ｄを出力する。
【００３２】６はチャージポンプ回路で、Ｑ１はそのチ
ャージ用トランジスタであり、該トランジスタＱ１はＮ
ＰＮトランジスタからなり、コレクタが電源端子に接続
され、エミッタがチャージポンプ回路６の出力端子（Ｃ
ＨＯ）に接続されている。Ｑ３はコレクタ・ベース間が
短絡されたトランジスタで、それがトランジスタＱ１の
ベース・エミッタ間に対してパラレルに接続されてお
り、そのコレクタ・ベース側が定電流回路Ｉｏ１の電流
流出端に接続され、該定電流回路Ｉｏ１の電流流入端は
電源端子に接続されている。そして、該定電流回路Ｉｏ
１の電流流出端はスイッチング手段ＳＷ１を介して接地
されている。該スイッチング手段ＳＷ１は上記位相比較
回路４の信号Ｕにより制御される。
【００３３】Ｑ２はチャージポンプ回路６のディスチャ
ージ用トランジスタであり、ＮＰＮトランジスタからな
り、エミッタが接地され、コレクタがチャージポンプ回
路６の出力端子（ＶＣＯ）に接続されており、そして、
該トランジスタＱ２のベース・エミッタ間にはコレクタ
とベースが短絡されたトランジスタＱ４がパラレルに接
続されている。該トランジスタＱ４の短絡されたベー
ス、コレクタは定電流回路Ｉｏ２の電流流出端に接続さ
れており、その電流流入端は電源端子に接続されてい
る。この二つの定電流回路Ｉｏ１、Ｉｏ２の電流値は図
３、図４に示す従来例と同じ理由により同じにはなら
ず、定電流回路Ｉｏ１を流れる電流Ｉｏの方が定電流回
路Ｉｏ２を流れる電流Ｉｏ′よりも小さい。
【００３４】そして、スイッチング手段ＳＷ２は上記位
相比較回路４の信号Ｄにより制御される。
【００３５】このチャージポンプ回路６は、スイッチン
グ手段ＳＷ１がオフした場合には、定電流回路Ｉｏ１の
電流ＩｏがトランジスタＱ３に流れ、そのｎ−１倍の電
流がトランジスタＱ１に流れる。そして、そのトランジ
スタＱ３及びチャージ用トランジスタＱ１を流れる電流
ｎ・Ｉｏによってループフィルタ７がチャージされる。
【００３６】逆に、スイッチング手段ＳＷ２がオフした
場合には、定電流回路Ｉｏ２の電流Ｉｏ′がトランジス
タＱ４に流れ、そのｎ倍の電流がディスチャージ用トラ
ンジスタＱ２に流れる。その結果、そのトランジスタＱ
２を流れる電流ｎ・Ｉｏ′でディスチャージされる。チ
ャージの場合トランジスタＱ３を流れる電流Ｉｏもその
チャージに寄与するが、ディスチャージの場合トランジ
スタＱ４を流れる電流Ｉｏ′はディスチャージに寄与し
ない。従って、トランジスタＱ１とＱ２とで増幅率をｎ
−１とｎと異ならせていること、図３、図４に示す従来
例の場合と同じである。
【００３７】７は外付けのループフィルタで、チャージ
ポンプ回路６によりチャージされたり、ディスチャージ
されたりする。換言すると、チャージポンプ回路６の出
力は該ループフィルタ７によって直流化される。そし
て、従来においては、そのループフィルタ７により直流
化された信号がそのまま電圧制御発振回路８に入力され
たが、しかし、本ＰＬＬ回路においては、ループフィル
タ７の出力信号を増幅する直流アンプ１０を電圧制御発
振回路８の前段に設けている。尚、電圧制御発振回路８
にループフィルタ７の出力を直接ではなく直流アンプ１
０を介して入力することとした関係上、ＩＣ１には端子
を１個増やす必要が生じた。
【００３８】直流アンプ１０は差動増幅回路の出力端子
と反転入力端子との間に帰還抵抗Ｒ２を接続し、該反転
入力端子と接地との間に抵抗Ｒ１と定電圧手段との直列
回路を接続してなるものであり、（Ｒ１＋Ｒ２）／Ｒ１
の利得を有する非反転増幅器を構成する。該直流アンプ
１０はチャージポンプ回路６が持つＮＰＮトランジスタ
Ｑ１による出力のダイナミックレンジのハイ側の低さを
補うべくループフィルタ７の出力信号を増幅し、増幅し
た信号を電圧制御発振回路８に入力するのである。
【００３９】従って、電圧制御発振回路の入力側におけ
るダイナミックレンジを充分な大きさにし、延いてはダ
イナミックレンジの狭さに起因して生じていたところ
の、電圧制御発振回路の発振周波数を必要な高さまで高
めることができずＰＬＬ回路をロック状態にできないと
いう事態の生じるおそれをなくすことができる。
【００４０】ここで、直流アンプ１０の具体的回路構成
を図２を参照して説明する。
【００４１】Ｉ１は電流流入端が電源端子に接続された
定電流回路で、その電流流出端はＰＮＰトランジスタか
らなる一対の差動トランジスタＱ７、Ｑ８のエミッタに
接続されている。該差動トランジスタの一方Ｑ７のベー
スは上記ループフィルタ７の出力端子（ＣＨＯ）に接続
されており、他方Ｑ８のベースは上記抵抗Ｒ１とＲ２と
の接続点に接続され、そして、その両方のトランジスタ
Ｑ７、Ｑ８のコレクタはトランジスタＱ９、Ｑ１０から
なるカレントミラー回路に接続されている。Ｑ６は上記
トランジスタＱ７のコレクタにベースが接続され、エミ
ッタが接地されたＮＰＮトランジスタで、そのコレクタ
は定電流回路Ｉ２の電流流出端と接続され、該定電流回
路Ｉ２の電流流入端は電源端子と接続されている。
【００４２】Ｑ５はエミッタが電源端子に接続され、ベ
ースがトランジスタＱ６と定電流回路Ｉ２との接続点と
接続されたＰＮＰトランジスタで、そのコレクタはエミ
ッタが接地されたＮＰＮトランジスタＱ１１のコレクタ
と接続されている。該ＮＰＮトランジスタＱ１１のベー
スは定電圧手段により一定の電圧でバイアスされてい
る。
【００４３】上記トランジスタＱ７、Ｑ８、Ｑ９、Ｑ１
０、Ｑ６、Ｑ５、Ｑ１１と、定電流回路Ｉ１、Ｉ２とに
より差動増幅回路、いわばオペレーショナブルアンプが
構成され、それに抵抗Ｒ１、Ｒ２等を接続することによ
り、非反転増幅回路１０が構成されている。
【００４４】そして、ここで重要なことは、この非反転
増幅回路からなる直流アンプ１０のの要部を成すところ
の差動増幅回路の出力部が、電源端子側のＰＮＰトラン
ジスタＱ５と、接地側のＮＰＮトランジスタＱ１１との
コレクタ同士を接続した回路からなることである。とい
うのは、電源端子側のトランジスタＱ５はＰＮＰトラン
ジスタからなり、従って、ダイナミックレンジの上限は
電源電圧Ｖｃｃ（例えば３Ｖ）からそのＰＮＰトランジ
スタＱ５のコレクタ・エミッタ間電圧ＶCEQ5（例えば
０．３Ｖ程度）を減算した値（Ｖｃｃ−ＶCEQ5）にな
り、図３、図４に示す従来の場合よりもダイナミックレ
ンジの上限が０．４〜０．５Ｖ程度高くなるからであ
る。
【００４５】また、ダイナミックレンジの下限は接地レ
ベルよりもＮＰＮトランジスタＱ１１のエミッタ・コレ
クタ電圧ＶCEQ11 （例えば０．３Ｖ程度）高い程度で済
み、従来よりも下限が高くなることはない。
【００４６】従って、本ＰＬＬ回路によれば、チャージ
ポンプ回路６によるループフィルタ７に対するチャージ
とディスチャージを共にＮＰＮトランジスタＱ１、Ｑ２
により行うことによってチャージとディスチャージとの
スピードのアンバランスをなくすことを電圧制御発振回
路８の入力信号のダイナミックレンジを狭めることなく
行うことができるのである。
【００４７】ちなみに、直流アンプ１０にはスピードが
遅いＰＮＰトランジスタＱ７、Ｑ８、Ｑ５が用いられて
いるが、該アンプ１０が増幅する信号はループフィルタ
７により直流化された信号であるので、アンプ１０には
高速性が要求されない。従って、直流アンプ１０にＰＮ
Ｐトランジスタを用いても何の問題もないのである。
尚、本ＰＬＬ回路においても、チャージポンプ回路６の
定電流回路Ｉｏ１とＩｏ２とで電流が違う。即ち、Ｉ
ｏ′＞Ｉｏである。従って、それがチャージとディスチ
ャージとのスピードのアンバランスの要因の一つとして
残っていると一応はいえる。しかし、本ＰＬＬ回路にお
いては、直流アンプ１０を設け、ループフィルタ７の出
力を増幅したので、結局、直流アンプ１０の入力側にお
けるダイナミックレンジは出力側のそれのゲイン分の１
に狭まることになり、従ってＩｏ′とＩｏとのアンバラ
ンスも実質的にゲイン分の１に縮まった形でしか電圧制
御発振回路８に影響を及ぼし得ない。従って、入力信号
の周波数変化に対するフェイズノイズの変化量は図３、
図４に示す従来のＰＬＬ回路よりも相当に小さくなり、
その点でも改善される。
【００４８】
【発明の効果】本発明ＰＬＬ回路によれば、チャージポ
ンプ回路のダイナミックレンジが狭くなっても、電圧制
御発振回路の全段に直流アンプを設けたので、電圧制御
発振回路に入ろうとする信号を増幅することによりダイ
ナミックレンジを拡げることができる。
【００４９】従って、電圧制御発振回路の入力側におけ
るダイナミックレンジを充分な大きさにし、延いてはダ
イナミックレンジの狭さに起因して生じる、電圧制御発
振回路の発振周波数を必要な高さまで高めることができ
ずＰＬＬ回路をロック状態にできないという事態の生じ
るおそれをなくすことが可能になる。
【００５０】また、チャージポンプ回路によるチャージ
電流とディスチャージ電流との比が入力周波数により変
化したとしても、それによる電圧変化は直流アンプのゲ
イン分の１になるので、周波数変化に対すフェイズノイ
ズの変化量は従来よりも小さくできる。
【００５１】ちなみに、直流アンプのダイナミックレン
ジの上限は、直流アンプの出力部に電源端子にエミッタ
を接続されたＰＮＰ型トランジスタを設け、出力を該ト
ランジスタを介して取り出すようにすることにより、電
源電圧に非常に近い値にすることが容易にできる。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）は本発明ＰＬＬ回路の第１の実
施の形態を示すもので、（Ａ）は要部を概略的に示す概
略構成図、（Ｂ）は要部の具体的回路構成を示す回路図
である。
【図２】ＰＬＬ回路の一つの従来例を示す回路図であ
る。
【図３】ＰＬＬ回路を改善したところの別の従来例を示
す回路図である。
【図４】図３に示した従来例のチャージポンプ回路の回
路図である。
【符号の説明】
１・・・半導体集積回路装置、４・・・位相比較回路、
６・・・チャージポンプ回路、７・・・ループフィル
タ、８・・・電圧制御発振回路、１０・・・直流アン
プ、Ｑ５・・・直流アンプ１０の出力部を構成するＰＮ
Ｐトランジスタ。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも位相比較回路とチャージポン
    プ回路が同一半導体集積回路装置内に設けられ、該チャ
    ージポンプ回路のチャージ用トランジスタとディスチャ
    ージ用トランジスタが共にＮＰＮトランジスタからなる
    ＰＬＬ回路であって、 チャージポンプ回路によりチャージされたりディスチャ
    ージされたりするループフィルタの出力電圧を増幅する
    直流アンプを上記半導体集積回路装置内に設け、 該直流アンプの出力電圧を電圧制御発振回路に入力する
    ようにしてなることを特徴とするＰＬＬ回路
  2. 【請求項２】 直流アンプが、電源端子にエミッタを接
    続されたＰＮＰ型トランジスタを介して出力電圧を取り
    出すようにしてなることを特徴とする請求項１記載のＰ
    ＬＬ回路
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