JPH1168560A - Ｐｌｌ周波数シンセサイザおよびチャージポンプ回路 - Google Patents
Ｐｌｌ周波数シンセサイザおよびチャージポンプ回路Info
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- JPH1168560A JPH1168560A JP9223850A JP22385097A JPH1168560A JP H1168560 A JPH1168560 A JP H1168560A JP 9223850 A JP9223850 A JP 9223850A JP 22385097 A JP22385097 A JP 22385097A JP H1168560 A JPH1168560 A JP H1168560A
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- 238000010586 diagram Methods 0.000 description 12
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- 238000006243 chemical reaction Methods 0.000 description 2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
-
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- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Abstract
(57)【要約】
【課題】 位相誤差信号に対する出力電流の線形性を高
く保持することでリファレンスリークを低減する。 【解決手段】 スイッチングオフ回路２１、２２を設
け、位相誤差信号１０１、１０２がインアクティブとな
るとＭＯＳトランジスタ７、８をオフさせるため、ター
ンオフタイムが短くなり位相誤差信号に対する出力電流
の線形性が保持される。また、ＭＯＳトランジスタ５、
７およびＭＯＳトランジスタ６、８により構成されるカ
レントミラー回路を用いてチャージ電流およびディスチ
ャージ電流を発生させるためＭＯＳトランジスタ７、８
のＶGSがスイッチング動作の影響を受けないためリファ
レンスリークが低減する。
く保持することでリファレンスリークを低減する。 【解決手段】 スイッチングオフ回路２１、２２を設
け、位相誤差信号１０１、１０２がインアクティブとな
るとＭＯＳトランジスタ７、８をオフさせるため、ター
ンオフタイムが短くなり位相誤差信号に対する出力電流
の線形性が保持される。また、ＭＯＳトランジスタ５、
７およびＭＯＳトランジスタ６、８により構成されるカ
レントミラー回路を用いてチャージ電流およびディスチ
ャージ電流を発生させるためＭＯＳトランジスタ７、８
のＶGSがスイッチング動作の影響を受けないためリファ
レンスリークが低減する。
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ周波数シンセ
サイザに関し、特に電圧制御発振器を目的の周波数で発
振させる制御を行うためのコントロール電圧を出力する
チャージポンプ回路に関する。
サイザに関し、特に電圧制御発振器を目的の周波数で発
振させる制御を行うためのコントロール電圧を出力する
チャージポンプ回路に関する。
【０００２】
【従来の技術】図３は、ＰＬＬ周波数シンセサイザの構
成を示したブロック図である。
成を示したブロック図である。
【０００３】ＰＬＬ周波数シンセサイザは、位相比較器
７１と、チャージポンプ回路７２と、ループフィルタ２
３と、電圧制御発振器７３と、分周器７４とから構成さ
れている。
７１と、チャージポンプ回路７２と、ループフィルタ２
３と、電圧制御発振器７３と、分周器７４とから構成さ
れている。
【０００４】位相比較器７１は、比較信号と基準信号と
の位相差を検出し、比較信号の位相が基準信号の位相よ
り遅れている場合は位相誤差／アップ信号１０１を出力
し、比較信号の位相が基準信号の位相より進んでいる場
合は位相誤差／ダウン信号１０２を出力する。
の位相差を検出し、比較信号の位相が基準信号の位相よ
り遅れている場合は位相誤差／アップ信号１０１を出力
し、比較信号の位相が基準信号の位相より進んでいる場
合は位相誤差／ダウン信号１０２を出力する。
【０００５】チャージポンプ回路７２は、位相誤差／ア
ップ信号１０１を入力するとループフィルタ２３をチャ
ージし、位相誤差／ダウン信号１０２を入力するとルー
プフィルタ２３をディスチャージする。
ップ信号１０１を入力するとループフィルタ２３をチャ
ージし、位相誤差／ダウン信号１０２を入力するとルー
プフィルタ２３をディスチャージする。
【０００６】ループフィルタ２３は、チャージポンプ回
路７２から出力されたチャージ電流およびチャージポン
プ回路により放電させられるディスチャージ電流によ
り、電圧制御発振器７３を目的の周波数で発振させるた
めのコントロール電圧Ｖｃを生成して出力する。
路７２から出力されたチャージ電流およびチャージポン
プ回路により放電させられるディスチャージ電流によ
り、電圧制御発振器７３を目的の周波数で発振させるた
めのコントロール電圧Ｖｃを生成して出力する。
【０００７】電圧制御発振器７３は、コントロール電圧
Ｖｃにより周波数が制御された信号を発振出力信号ｆｖ
として出力する。
Ｖｃにより周波数が制御された信号を発振出力信号ｆｖ
として出力する。
【０００８】分周器７４は、発振出力信号ｆｖを分周し
て比較信号として出力する。
て比較信号として出力する。
【０００９】このＰＬＬ周波数シンセサイザでは、比較
信号が基準信号と同じになるように動作することによ
り、電圧制御発振器７３を目的の周波数で発振させる制
御が行なわれる。
信号が基準信号と同じになるように動作することによ
り、電圧制御発振器７３を目的の周波数で発振させる制
御が行なわれる。
【００１０】次に、ＰＬＬ周波数シンセサイザに用いら
れている従来のチャージポンプ回路を、図４の回路図を
用いて説明する。
れている従来のチャージポンプ回路を、図４の回路図を
用いて説明する。
【００１１】この従来のチャージポンプ回路は、定電流
源２０と、ループフィルタ２３と、ｐチャネルＭＯＳト
ランジスタ４１、４２と、ｎチャネルＭＯＳトランジス
タ４３、４４とから構成されている。
源２０と、ループフィルタ２３と、ｐチャネルＭＯＳト
ランジスタ４１、４２と、ｎチャネルＭＯＳトランジス
タ４３、４４とから構成されている。
【００１２】定電流源２０は、ｐチャネルＭＯＳトラン
ジスタ１３、１４とｎチャネルＭＯＳトランジスタ１５
と抵抗１６とから構成されていて、一定の電流を生成し
出力する。
ジスタ１３、１４とｎチャネルＭＯＳトランジスタ１５
と抵抗１６とから構成されていて、一定の電流を生成し
出力する。
【００１３】ｐチャネルＭＯＳトランジスタ４２および
ｎチャネルＭＯＳトランジスタ４３は定電流源２０によ
り生成された電流を出力する。
ｎチャネルＭＯＳトランジスタ４３は定電流源２０によ
り生成された電流を出力する。
【００１４】ｐチャネルＭＯＳトランジスタ４１は、ソ
ースが電源に接続され、ゲートに位相誤差／アップ信号
１０１が入力され、ドレインがＰチャネルＭＯＳトラン
ジスタ４２のソースに接続され、位相誤差／アップ信号
１０１がアクティブ（ロウレベル）となるとオンし、ｐ
チャネルＭＯＳトランジスタ４２によって定められる電
流をチャージ電流ＩUPとしてループフィルタ２３に出力
する。
ースが電源に接続され、ゲートに位相誤差／アップ信号
１０１が入力され、ドレインがＰチャネルＭＯＳトラン
ジスタ４２のソースに接続され、位相誤差／アップ信号
１０１がアクティブ（ロウレベル）となるとオンし、ｐ
チャネルＭＯＳトランジスタ４２によって定められる電
流をチャージ電流ＩUPとしてループフィルタ２３に出力
する。
【００１５】ｎチャネルＭＯＳトランジスタ４４は、ド
レインがグランドに接続され、ゲートに位相誤差／ダウ
ン信号１０２が入力され、ソースがｎチャネルＭＯＳト
ランジスタ４３のドレインに接続され、位相誤差／ダウ
ン信号１０２がアクティブ（ハイレベル）となるとオン
し、ｎチャネルＭＯＳトランジスタ４３によって定めら
れる電流をディスチャージ電流ＩDOWNとしてループフィ
ルタ２３から放電させる。
レインがグランドに接続され、ゲートに位相誤差／ダウ
ン信号１０２が入力され、ソースがｎチャネルＭＯＳト
ランジスタ４３のドレインに接続され、位相誤差／ダウ
ン信号１０２がアクティブ（ハイレベル）となるとオン
し、ｎチャネルＭＯＳトランジスタ４３によって定めら
れる電流をディスチャージ電流ＩDOWNとしてループフィ
ルタ２３から放電させる。
【００１６】ループフィルタ２３は、チャージ電流ＩUP
とディスチャージ電流ＩDOWNとによりチャージおよびデ
ィスチャージされコントロール電圧を生成し電圧制御発
振器（ＶＣＯ）に出力する。
とディスチャージ電流ＩDOWNとによりチャージおよびデ
ィスチャージされコントロール電圧を生成し電圧制御発
振器（ＶＣＯ）に出力する。
【００１７】次に、この従来のチャージポンプ回路の動
作について図４を用いて説明する。
作について図４を用いて説明する。
【００１８】この従来のチャージポンプ回路は、位相誤
差／アップ信号１０１がアクティブとなると、ｐチャネ
ルＭＯＳトランジスタ４１がオンし、ｐチャネルＭＯＳ
トランジスタ４２によって定められるチャージ電流ＩUP
がループフィルタ２３に出力され、ループフィルタ２３
から出力されるコントロール電圧を増加させる。また、
位相誤差／ダウン信号１０２がアクティブとなると、ｎ
チャネルＭＯＳトランジスタ４４がオンし、ｎチャネル
ＭＯＳトランジスタ４３によって定められるディスチャ
ージ電流ＩDOWNがループフィルタ２３から放電され、ル
ープフィルタ２３から出力されるコントロール電圧を減
少させる。
差／アップ信号１０１がアクティブとなると、ｐチャネ
ルＭＯＳトランジスタ４１がオンし、ｐチャネルＭＯＳ
トランジスタ４２によって定められるチャージ電流ＩUP
がループフィルタ２３に出力され、ループフィルタ２３
から出力されるコントロール電圧を増加させる。また、
位相誤差／ダウン信号１０２がアクティブとなると、ｎ
チャネルＭＯＳトランジスタ４４がオンし、ｎチャネル
ＭＯＳトランジスタ４３によって定められるディスチャ
ージ電流ＩDOWNがループフィルタ２３から放電され、ル
ープフィルタ２３から出力されるコントロール電圧を減
少させる。
【００１９】この従来のチャージポンプ回路では、ｐチ
ャネルＭＯＳトランジスタ４１またはｎチャネルＭＯＳ
トランジスタ４４のゲート拡散容量を介して位相誤差／
アップ信号１０１または位相誤差／ダウン信号１０２が
ｐチャネルＭＯＳトランジスタ４２またはｎチャネルＭ
ＯＳトランジスタ４３のソース電位ＶGSを変動させる。
ャネルＭＯＳトランジスタ４１またはｎチャネルＭＯＳ
トランジスタ４４のゲート拡散容量を介して位相誤差／
アップ信号１０１または位相誤差／ダウン信号１０２が
ｐチャネルＭＯＳトランジスタ４２またはｎチャネルＭ
ＯＳトランジスタ４３のソース電位ＶGSを変動させる。
【００２０】そのため、ＭＯＳトランジスタ４２、４３
で定まるチャージ電流ＩUPとディスチャージ電流ＩDOWN
にゆらぎが生じ、ループフィルタ２３から出力されるコ
ントロール電圧（Ｖｃ）には、図５（ａ）に示すように
１／基準信号の周波数（ｆｒ）の間隔でノイズが重畳さ
れてしまう。そして、このコントロール電圧によって制
御される電圧制御発振器の発振出力信号ｆｖのスペクト
ラムを測定すると、図５（ｂ）に示すように、基準周波
数成分に起因するリファレンスリークが重畳されている
ことがわかる。
で定まるチャージ電流ＩUPとディスチャージ電流ＩDOWN
にゆらぎが生じ、ループフィルタ２３から出力されるコ
ントロール電圧（Ｖｃ）には、図５（ａ）に示すように
１／基準信号の周波数（ｆｒ）の間隔でノイズが重畳さ
れてしまう。そして、このコントロール電圧によって制
御される電圧制御発振器の発振出力信号ｆｖのスペクト
ラムを測定すると、図５（ｂ）に示すように、基準周波
数成分に起因するリファレンスリークが重畳されている
ことがわかる。
【００２１】また、この従来のチャージポンプ回路で
は、一定の電流を流すためのｐチャネルＭＯＳトランジ
スタ４２、ｎチャネルＭＯＳトランジスタ４３のドレイ
ン〜ソース間の電圧ＶDSが出力であるコントロール電圧
Ｖｃの状態により変動するため電流ゲインにばらつきが
生じ安定したセットリング時間が得られない。
は、一定の電流を流すためのｐチャネルＭＯＳトランジ
スタ４２、ｎチャネルＭＯＳトランジスタ４３のドレイ
ン〜ソース間の電圧ＶDSが出力であるコントロール電圧
Ｖｃの状態により変動するため電流ゲインにばらつきが
生じ安定したセットリング時間が得られない。
【００２２】このチャージポンプ回路電流ゲインの変動
を抑えるための、従来の他のチャージポンプ回路を図６
の回路図を用いて説明する。図４中と同番号は同じ構成
要素を示す。
を抑えるための、従来の他のチャージポンプ回路を図６
の回路図を用いて説明する。図４中と同番号は同じ構成
要素を示す。
【００２３】この従来のチャージポンプ回路は、ｐチャ
ネルＭＯＳトランジスタ６２と、ｎｐｎトランジスタ５
１と、ｎｐｎトランジスタ５５とから構成されるスイッ
チ回路と、ｎｐｎトランジスタ５２と、抵抗６３とから
構成される電流源と、ｐチャネルＭＯＳトランジスタ６
１と、ｎｐｎトランジスタ５４と、ｎｐｎトランジスタ
５６とから構成されるスイッチ回路と、ｎｐｎトランジ
スタ５３と、抵抗６４とから構成される電流源と、ｐチ
ャネルＭＯＳトランジスタ５７、６０と、ｎチャネルＭ
ＯＳトランジスタ５８、５９とから構成される出力回路
と、インバータ６５、６６とから構成されている。
ネルＭＯＳトランジスタ６２と、ｎｐｎトランジスタ５
１と、ｎｐｎトランジスタ５５とから構成されるスイッ
チ回路と、ｎｐｎトランジスタ５２と、抵抗６３とから
構成される電流源と、ｐチャネルＭＯＳトランジスタ６
１と、ｎｐｎトランジスタ５４と、ｎｐｎトランジスタ
５６とから構成されるスイッチ回路と、ｎｐｎトランジ
スタ５３と、抵抗６４とから構成される電流源と、ｐチ
ャネルＭＯＳトランジスタ５７、６０と、ｎチャネルＭ
ＯＳトランジスタ５８、５９とから構成される出力回路
と、インバータ６５、６６とから構成されている。
【００２４】インバータ６５は、位相誤差／アップ信号
１０１を論理反転して出力する。
１０１を論理反転して出力する。
【００２５】インバータ６６は、位相誤差／アップ信号
１０２を論理反転して出力する。
１０２を論理反転して出力する。
【００２６】ｐチャネルＭＯＳトランジスタ６２は、ソ
ースが電源に接続され、ドレインがｎｐｎトランジスタ
５１のコレクタに接続され、ゲートがｐチャネルＭＯＳ
トランジスタ５７のゲートに接続され、ゲートとドレイ
ンが接続されている。
ースが電源に接続され、ドレインがｎｐｎトランジスタ
５１のコレクタに接続され、ゲートがｐチャネルＭＯＳ
トランジスタ５７のゲートに接続され、ゲートとドレイ
ンが接続されている。
【００２７】ｎｐｎトランジスタ５５は、コレクタが電
源に接続され、ベースに位相誤差／アップ信号１０１が
入力され、エミッタがｎｐｎトランジスタ５１のエミッ
タに接続されている。
源に接続され、ベースに位相誤差／アップ信号１０１が
入力され、エミッタがｎｐｎトランジスタ５１のエミッ
タに接続されている。
【００２８】ｎｐｎトランジスタ５１は、ベースにイン
バータ６５の出力が入力されている。
バータ６５の出力が入力されている。
【００２９】ｎｐｎトランジスタ５２は、コレクタがｎ
ｐｎトランジスタ５１、５５のエミッタと接続され、エ
ミッタが抵抗６３を介してグランドに接続され、ベース
に基準電圧Ｖrefが入力されている。
ｐｎトランジスタ５１、５５のエミッタと接続され、エ
ミッタが抵抗６３を介してグランドに接続され、ベース
に基準電圧Ｖrefが入力されている。
【００３０】ｐチャネルＭＯＳトランジスタ６１は、ソ
ースが電源に接続され、ドレインがｎｐｎトランジスタ
５４のコレクタに接続され、ゲートがｐチャネルＭＯＳ
トランジスタ６０のゲートに接続され、ゲートとドレイ
ンが接続されている。
ースが電源に接続され、ドレインがｎｐｎトランジスタ
５４のコレクタに接続され、ゲートがｐチャネルＭＯＳ
トランジスタ６０のゲートに接続され、ゲートとドレイ
ンが接続されている。
【００３１】ｎｐｎトランジスタ５６は、コレクタが電
源に接続され、ベースにインバータ６６の出力が入力さ
れ、エミッタがｎｐｎトランジスタ５４のエミッタに接
続されている。
源に接続され、ベースにインバータ６６の出力が入力さ
れ、エミッタがｎｐｎトランジスタ５４のエミッタに接
続されている。
【００３２】ｎｐｎトランジスタ５４は、ベースに位相
誤差／ダウン信号１０２が入力されている。
誤差／ダウン信号１０２が入力されている。
【００３３】ｎｐｎトランジスタ５３は、コレクタがｎ
ｐｎトランジスタ５４、５６のエミッタと接続され、エ
ミッタが抵抗６４を介してグランドに接続され、ベース
に基準電圧Ｖrefが入力されている。
ｐｎトランジスタ５４、５６のエミッタと接続され、エ
ミッタが抵抗６４を介してグランドに接続され、ベース
に基準電圧Ｖrefが入力されている。
【００３４】また、ｐチャネルＭＯＳトランジスタ５７
は、ソースが電源に接続され、ドレインがループフィル
タ２３に接続され、ｐチャネルＭＯＳトランジスタ６２
と共にカレントミラー回路を構成しており、ｐチャネル
ＭＯＳトランジスタ６２のソース〜ドレイン間を流れる
電流に基づいた電流値の電流をチャージ電流ＩUPとして
ループフィルタ２３に出力する。
は、ソースが電源に接続され、ドレインがループフィル
タ２３に接続され、ｐチャネルＭＯＳトランジスタ６２
と共にカレントミラー回路を構成しており、ｐチャネル
ＭＯＳトランジスタ６２のソース〜ドレイン間を流れる
電流に基づいた電流値の電流をチャージ電流ＩUPとして
ループフィルタ２３に出力する。
【００３５】ｐチャネルＭＯＳトランジスタ６０は、ソ
ースが電源に接続され、ドレインがｎチャネルＭＯＳト
ランジスタ５９のドレインに接続され、ｐチャネルＭＯ
Ｓトランジスタ６１と共にカレントミラー回路を構成し
ており、ｐチャネルＭＯＳトランジスタ６１のソース〜
ドレイン間を流れる電流に基づいた電流値の電流がソー
ス〜ドレイン間を流れる。
ースが電源に接続され、ドレインがｎチャネルＭＯＳト
ランジスタ５９のドレインに接続され、ｐチャネルＭＯ
Ｓトランジスタ６１と共にカレントミラー回路を構成し
ており、ｐチャネルＭＯＳトランジスタ６１のソース〜
ドレイン間を流れる電流に基づいた電流値の電流がソー
ス〜ドレイン間を流れる。
【００３６】ｎチャネルＭＯＳトランジスタ５９は、ド
レインがｐチャネルＭＯＳトランジスタ６０のドレイン
と接続され、ソースがグランドに接続され、ゲートがｎ
チャネルＭＯＳトランジスタ５８のゲートに接続され、
ゲートとドレインが接続されている。
レインがｐチャネルＭＯＳトランジスタ６０のドレイン
と接続され、ソースがグランドに接続され、ゲートがｎ
チャネルＭＯＳトランジスタ５８のゲートに接続され、
ゲートとドレインが接続されている。
【００３７】ｎチャネルＭＯＳトランジスタ５８は、ソ
ースがグランドに接続され、ゲートがｎチャネルＭＯＳ
トランジスタ５９のゲートに接続され、ドレインがｐチ
ャネルＭＯＳトランジスタ５７のドレインと共にループ
フィルタ２３に接続され、ｎチャネルＭＯＳトランジス
タ５９と共にカレントミラー回路を構成し、ｎチャネル
ＭＯＳトランジスタ５９のソース〜ドレイン間を流れる
電流に基づいた電流値の電流をディスチャージ電流Ｉ
DOWNとしてループフィルタ２３から放電させる。
ースがグランドに接続され、ゲートがｎチャネルＭＯＳ
トランジスタ５９のゲートに接続され、ドレインがｐチ
ャネルＭＯＳトランジスタ５７のドレインと共にループ
フィルタ２３に接続され、ｎチャネルＭＯＳトランジス
タ５９と共にカレントミラー回路を構成し、ｎチャネル
ＭＯＳトランジスタ５９のソース〜ドレイン間を流れる
電流に基づいた電流値の電流をディスチャージ電流Ｉ
DOWNとしてループフィルタ２３から放電させる。
【００３８】次に、この従来のチャージポンプ回路の動
作について図６を用いて説明する。
作について図６を用いて説明する。
【００３９】先ず、位相誤差／アップ信号１０１がアク
ティブ（ロウレベル）となった場合について説明する。
ティブ（ロウレベル）となった場合について説明する。
【００４０】位相誤差／アップ信号１０１がアクティブ
となると、インバータ６５からハイレベルが出力される
ためｎｐｎトランジスタ５１、５５によって構成される
差動増幅器が動作し、ｎｐｎトランジスタ５２と抵抗６
３とにより構成される電流源によって定められる電流が
流れる。そして、その電流がｐチャネルＭＯＳトランジ
スタ６２のソース〜ドレイン間にも流れるため、ｐチャ
ネルＭＯＳトランジスタ５７のソース〜ドレイン間にも
その電流に基づいた電流値の電流がチャージ電流ＩUPと
して流れ、ループフィルタ２３に出力される。
となると、インバータ６５からハイレベルが出力される
ためｎｐｎトランジスタ５１、５５によって構成される
差動増幅器が動作し、ｎｐｎトランジスタ５２と抵抗６
３とにより構成される電流源によって定められる電流が
流れる。そして、その電流がｐチャネルＭＯＳトランジ
スタ６２のソース〜ドレイン間にも流れるため、ｐチャ
ネルＭＯＳトランジスタ５７のソース〜ドレイン間にも
その電流に基づいた電流値の電流がチャージ電流ＩUPと
して流れ、ループフィルタ２３に出力される。
【００４１】次に、位相誤差／ダウン信号１０２がアク
ティブ（ハイレベル）となった場合について説明する。
ティブ（ハイレベル）となった場合について説明する。
【００４２】位相誤差／ダウン信号１０２がアクティブ
となると、インバータ６６からはロウレベルが出力され
るためｎｐｎトランジスタ５４、５６により構成される
差動増幅器が動作し、ｎｐｎトランジスタ５３と抵抗６
４とにより構成される電流源によって定められる電流が
流れる。そして、その電流がｐチャネルＭＯＳトランジ
スタ６１のソース〜ドレイン間にも流れるため、ｐチャ
ネルＭＯＳトランジスタ６０のソース〜ドレイン間およ
びｎチャネルＭＯＳトランジスタ５９のソース〜ドレイ
ン間にもその電流に基づいた電流値の電流が流れる。そ
のため、ｎチャネルＭＯＳトランジスタ５９のソース〜
ドレイン間に流れる電流に基づいた電流値の電流がｎチ
ャネルＭＯＳトランジスタ５８のソース〜ドレイン間に
もディスチャージ電流ＩDOWNとして流れ、ループフィル
タ２３を放電する。
となると、インバータ６６からはロウレベルが出力され
るためｎｐｎトランジスタ５４、５６により構成される
差動増幅器が動作し、ｎｐｎトランジスタ５３と抵抗６
４とにより構成される電流源によって定められる電流が
流れる。そして、その電流がｐチャネルＭＯＳトランジ
スタ６１のソース〜ドレイン間にも流れるため、ｐチャ
ネルＭＯＳトランジスタ６０のソース〜ドレイン間およ
びｎチャネルＭＯＳトランジスタ５９のソース〜ドレイ
ン間にもその電流に基づいた電流値の電流が流れる。そ
のため、ｎチャネルＭＯＳトランジスタ５９のソース〜
ドレイン間に流れる電流に基づいた電流値の電流がｎチ
ャネルＭＯＳトランジスタ５８のソース〜ドレイン間に
もディスチャージ電流ＩDOWNとして流れ、ループフィル
タ２３を放電する。
【００４３】この従来のチャージポンプ回路では、電流
源を構成するｎｐｎトランジスタ５２、５３を出力段に
配置していないため、出力状態に電流ゲインが依存する
ことがない。そのため、セットリング時間、コントロー
ル電圧Ｖｃの劣化が無い。また、電流源を構成するｎｐ
ｎトランジスタ５２、５３が出力段に配置されていない
ため、スイッチング動作による出力電流のゆらぎが少な
い。
源を構成するｎｐｎトランジスタ５２、５３を出力段に
配置していないため、出力状態に電流ゲインが依存する
ことがない。そのため、セットリング時間、コントロー
ル電圧Ｖｃの劣化が無い。また、電流源を構成するｎｐ
ｎトランジスタ５２、５３が出力段に配置されていない
ため、スイッチング動作による出力電流のゆらぎが少な
い。
【００４４】しかしながら、このチャージポンプ回路で
は、ｎｐｎトランジスタ５１またはｎｐｎトランジスタ
５４がオフした時に、ｐチャネルＭＯＳトランジスタ５
７のゲートへの電荷のチャージまたはｎチャネルＭＯＳ
トランジスタ５８のゲートからの電荷の引き抜きが急速
になされないため、ｐチャネルＭＯＳトランジスタ５７
およびｎチャネルＭＯＳトランジスタ５８のターンオフ
タイムが大きく、位相誤差信号に対する出力電流（チャ
ージ電流ＩUP、ディスチャージ電流ＩDOWN）の線形性が
悪いという問題があり、その結果リファレンスリークや
ジッタが大きくなってしまう。
は、ｎｐｎトランジスタ５１またはｎｐｎトランジスタ
５４がオフした時に、ｐチャネルＭＯＳトランジスタ５
７のゲートへの電荷のチャージまたはｎチャネルＭＯＳ
トランジスタ５８のゲートからの電荷の引き抜きが急速
になされないため、ｐチャネルＭＯＳトランジスタ５７
およびｎチャネルＭＯＳトランジスタ５８のターンオフ
タイムが大きく、位相誤差信号に対する出力電流（チャ
ージ電流ＩUP、ディスチャージ電流ＩDOWN）の線形性が
悪いという問題があり、その結果リファレンスリークや
ジッタが大きくなってしまう。
【００４５】また、このチャージポンプ回路では、位相
誤差信号をバイポーラトランジスタであるｎｐｎトラン
ジスタ５１、５４で受けているため、一般に広く使用さ
れているデジタル型位相比較器との接続に、ＣＭＯＳ−
ＥＣＬレベル変換回路が必要となり、回路規模が大きく
なってしまう。
誤差信号をバイポーラトランジスタであるｎｐｎトラン
ジスタ５１、５４で受けているため、一般に広く使用さ
れているデジタル型位相比較器との接続に、ＣＭＯＳ−
ＥＣＬレベル変換回路が必要となり、回路規模が大きく
なってしまう。
【００４６】
【発明が解決しようとする課題】上述した従来のチャー
ジポンプ回路では、下記のような問題点があった。 （１）出力トランジスタのターンオフタイムが大きいた
め、位相誤差信号に対する出力電流の線形性が悪く、リ
ファレンスリークやジッタが大きくなってしまう。 （２）一般に使用されているデジタル型位相比較器との
接続に、ＣＭＯＳ−ＥＣＬレベル変換回路が必要とな
る。
ジポンプ回路では、下記のような問題点があった。 （１）出力トランジスタのターンオフタイムが大きいた
め、位相誤差信号に対する出力電流の線形性が悪く、リ
ファレンスリークやジッタが大きくなってしまう。 （２）一般に使用されているデジタル型位相比較器との
接続に、ＣＭＯＳ−ＥＣＬレベル変換回路が必要とな
る。
【００４７】本発明の目的は、位相誤差信号に対する出
力電流の線形性を保持するとともに位相比較器との接続
に特別な回路を必要とせずにリファレンスリークを低減
することができるチャージポンプ回路を提供することで
ある。
力電流の線形性を保持するとともに位相比較器との接続
に特別な回路を必要とせずにリファレンスリークを低減
することができるチャージポンプ回路を提供することで
ある。
【００４８】
【課題を解決するための手段】上記目的を達成するため
に、本発明のチャージポンプ回路は、一定の電流値の電
流を生成し出力する第１の定電流源と、位相誤差信号が
アクティブとなるとオンし前記第１の定電流源によって
定められる電流を出力する第１のスイッチ回路と、前記
第１のスイッチ回路から出力された電流が流れる第１の
ＭＯＳトランジスタと、前記第１のトランジスタと共に
カレントミラー回路を構成し、前記第１のＭＯＳトラン
ジスタに流れる電流に基づいた電流値の電流をチャージ
電流またはディスチャージ電流として発生させる第２の
ＭＯＳトランジスタと、前記位相誤差信号がインアクテ
ィブとなると、前記第２のＭＯＳトランジスタを、ゲー
トに対して電荷のチャージまたはディスチャージを行う
ことによりオフとするスイッチングオフ回路とから構成
される。
に、本発明のチャージポンプ回路は、一定の電流値の電
流を生成し出力する第１の定電流源と、位相誤差信号が
アクティブとなるとオンし前記第１の定電流源によって
定められる電流を出力する第１のスイッチ回路と、前記
第１のスイッチ回路から出力された電流が流れる第１の
ＭＯＳトランジスタと、前記第１のトランジスタと共に
カレントミラー回路を構成し、前記第１のＭＯＳトラン
ジスタに流れる電流に基づいた電流値の電流をチャージ
電流またはディスチャージ電流として発生させる第２の
ＭＯＳトランジスタと、前記位相誤差信号がインアクテ
ィブとなると、前記第２のＭＯＳトランジスタを、ゲー
トに対して電荷のチャージまたはディスチャージを行う
ことによりオフとするスイッチングオフ回路とから構成
される。
【００４９】本発明は、スイッチングオフ回路を設ける
ことにより第２のＭＯＳトランジスタのターンオフタイ
ムを短くするとともにスイッチ回路により発生した電流
を第１および第２のＭＯＳトランジスタにより構成され
るカレントミラー回路を用いてチャージ電流およびディ
スチャージ電流を発生させるためチャージ電流およびデ
ィスチャージ電流を発生する第２のＭＯＳトランジスタ
のＶGSがスイッチング動作の影響を受けないようにした
ものである。
ことにより第２のＭＯＳトランジスタのターンオフタイ
ムを短くするとともにスイッチ回路により発生した電流
を第１および第２のＭＯＳトランジスタにより構成され
るカレントミラー回路を用いてチャージ電流およびディ
スチャージ電流を発生させるためチャージ電流およびデ
ィスチャージ電流を発生する第２のＭＯＳトランジスタ
のＶGSがスイッチング動作の影響を受けないようにした
ものである。
【００５０】したがって、位相誤差信号に対する出力電
流の線形性を向上することができるとともに位相比較器
との接続に特別な回路を必要とせずにリファレンスリー
クを低減することができる。
流の線形性を向上することができるとともに位相比較器
との接続に特別な回路を必要とせずにリファレンスリー
クを低減することができる。
【００５１】本発明の実施態様によれば、前記スイッチ
ングオフ回路が、一定の電流値の電流を生成し出力する
第２の定電流源と、前記位相誤差信号がインアクティブ
となるとオンし、前記第２の定電流源によって定められ
る電流を前記第２のＭＯＳトランジスタのゲートに出力
する第２のスイッチ回路とから構成される。
ングオフ回路が、一定の電流値の電流を生成し出力する
第２の定電流源と、前記位相誤差信号がインアクティブ
となるとオンし、前記第２の定電流源によって定められ
る電流を前記第２のＭＯＳトランジスタのゲートに出力
する第２のスイッチ回路とから構成される。
【００５２】本発明は、位相誤差信号がアクティブから
インアクティブとなった場合に、第２の定電流源によっ
て定められる電流を第２のＭＯＳトランジスタのゲート
に出力することにより電荷をチャージまたはディスチャ
ージして第２のＭＯＳトランジスタをオフさせるように
したものである。
インアクティブとなった場合に、第２の定電流源によっ
て定められる電流を第２のＭＯＳトランジスタのゲート
に出力することにより電荷をチャージまたはディスチャ
ージして第２のＭＯＳトランジスタをオフさせるように
したものである。
【００５３】したがって、位相誤差信号に対する出力電
流の線形性を高く保持することが可能となりリファレン
スリークを低減することができる。
流の線形性を高く保持することが可能となりリファレン
スリークを低減することができる。
【００５４】また、本発明の他の実施態様によれば、前
記スイッチングオフ回路が、前記位相誤差信号がインア
クティブとなるとオンし、前記第２のＭＯＳトランジス
タのゲートに電流を出力する第２のスイッチ回路から構
成される。
記スイッチングオフ回路が、前記位相誤差信号がインア
クティブとなるとオンし、前記第２のＭＯＳトランジス
タのゲートに電流を出力する第２のスイッチ回路から構
成される。
【００５５】上記目的を達成するために、本発明のＰＬ
Ｌ周波数シンセサイザは、比較信号と基準信号との位相
差を検出し、前記比較信号の位相が前記基準信号の位相
より遅れている場合は位相誤差／アップ信号を出力し、
前記比較信号の位相が前記基準信号の位相より進んでい
る場合は位相誤差／ダウン信号を出力する位相比較器
と、一定の電流値の電流を生成し出力する第１の定電流
源と、前記位相誤差／アップ信号または前記位相誤差／
ダウン信号がアクティブとなるとオンし前記第１の定電
流源によって定められる電流を出力する第１のスイッチ
回路と、前記第１のスイッチ回路から出力された電流が
流れる第１のＭＯＳトランジスタと、前記第１のトラン
ジスタと共にカレントミラー回路を構成し、前記第１の
ＭＯＳトランジスタに流れる電流に基づいた電流値の電
流をチャージ電流またはディスチャージ電流として発生
させる第２のＭＯＳトランジスタと、前記位相誤差／ア
ップ信号または前記位相誤差／ダウン信号がインアクテ
ィブとなると、前記第２のＭＯＳトランジスタを、ゲー
トに対して電荷のチャージまたはディスチャージを行う
ことによりオフとするスイッチングオフ回路とから構成
されるチャージポンプ回路と、前記チャージポンプ回路
から出力されたチャージ電流および前記チャージポンプ
回路により放電させられるディスチャージ電流により、
コントロール電圧を生成して出力するループフィルタ
と、前記コントロール電圧により周波数が制御された信
号を発振出力信号として出力する電圧制御発振器と、前
記発振出力信号を分周して前記比較信号として出力する
分周器とから構成される。
Ｌ周波数シンセサイザは、比較信号と基準信号との位相
差を検出し、前記比較信号の位相が前記基準信号の位相
より遅れている場合は位相誤差／アップ信号を出力し、
前記比較信号の位相が前記基準信号の位相より進んでい
る場合は位相誤差／ダウン信号を出力する位相比較器
と、一定の電流値の電流を生成し出力する第１の定電流
源と、前記位相誤差／アップ信号または前記位相誤差／
ダウン信号がアクティブとなるとオンし前記第１の定電
流源によって定められる電流を出力する第１のスイッチ
回路と、前記第１のスイッチ回路から出力された電流が
流れる第１のＭＯＳトランジスタと、前記第１のトラン
ジスタと共にカレントミラー回路を構成し、前記第１の
ＭＯＳトランジスタに流れる電流に基づいた電流値の電
流をチャージ電流またはディスチャージ電流として発生
させる第２のＭＯＳトランジスタと、前記位相誤差／ア
ップ信号または前記位相誤差／ダウン信号がインアクテ
ィブとなると、前記第２のＭＯＳトランジスタを、ゲー
トに対して電荷のチャージまたはディスチャージを行う
ことによりオフとするスイッチングオフ回路とから構成
されるチャージポンプ回路と、前記チャージポンプ回路
から出力されたチャージ電流および前記チャージポンプ
回路により放電させられるディスチャージ電流により、
コントロール電圧を生成して出力するループフィルタ
と、前記コントロール電圧により周波数が制御された信
号を発振出力信号として出力する電圧制御発振器と、前
記発振出力信号を分周して前記比較信号として出力する
分周器とから構成される。
【００５６】本発明は、チャージポンプ回路が、スイッ
チングオフ回路を設けることにより第２のＭＯＳトラン
ジスタのターンオフタイムを短くするとともにスイッチ
回路により発生した電流を第１および第２のＭＯＳトラ
ンジスタにより構成されるカレントミラー回路を用いて
チャージ電流およびディスチャージ電流を発生させるた
めチャージ電流およびディスチャージ電流を発生する第
２のＭＯＳトランジスタのＶGSがスイッチング動作の影
響を受けないようにしたものである。
チングオフ回路を設けることにより第２のＭＯＳトラン
ジスタのターンオフタイムを短くするとともにスイッチ
回路により発生した電流を第１および第２のＭＯＳトラ
ンジスタにより構成されるカレントミラー回路を用いて
チャージ電流およびディスチャージ電流を発生させるた
めチャージ電流およびディスチャージ電流を発生する第
２のＭＯＳトランジスタのＶGSがスイッチング動作の影
響を受けないようにしたものである。
【００５７】したがって、位相誤差信号に対する出力電
流の線形性を向上することができるとともに位相比較器
との接続に特別な回路を必要とせずにリファレンスリー
クを低減することができる。
流の線形性を向上することができるとともに位相比較器
との接続に特別な回路を必要とせずにリファレンスリー
クを低減することができる。
【００５８】本発明の実施態様によれば、前記スイッチ
ングオフ回路が、一定の電流値の電流を生成し出力する
第２の定電流源と、前記位相誤差信号がインアクティブ
となるとオンし、前記第２の定電流源によって定められ
る電流を前記第２のＭＯＳトランジスタのゲートに出力
する第２のスイッチ回路とから構成される。
ングオフ回路が、一定の電流値の電流を生成し出力する
第２の定電流源と、前記位相誤差信号がインアクティブ
となるとオンし、前記第２の定電流源によって定められ
る電流を前記第２のＭＯＳトランジスタのゲートに出力
する第２のスイッチ回路とから構成される。
【００５９】また、本発明の他の実施態様によれば、前
記スイッチングオフ回路が、前記位相誤差信号がインア
クティブとなるとオンし、前記第２のＭＯＳトランジス
タのゲートに電流を出力する第２のスイッチ回路から構
成される。
記スイッチングオフ回路が、前記位相誤差信号がインア
クティブとなるとオンし、前記第２のＭＯＳトランジス
タのゲートに電流を出力する第２のスイッチ回路から構
成される。
【００６０】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００６１】（第１の実施形態）図１は本発明の第１の
実施形態のチャージポンプ回路の回路図である。図４中
と同番号は同じ構成要素を示す。
実施形態のチャージポンプ回路の回路図である。図４中
と同番号は同じ構成要素を示す。
【００６２】本実施形態のチャージポンプ回路は、定電
流源２０と、ｎチャネルＭＯＳトランジスタ１、２、
６、８と、ｐチャネルＭＯＳトランジスタ３、４、５、
７と、スイッチングオフ回路２１、２２と、インバータ
１７、１８とから構成されている。
流源２０と、ｎチャネルＭＯＳトランジスタ１、２、
６、８と、ｐチャネルＭＯＳトランジスタ３、４、５、
７と、スイッチングオフ回路２１、２２と、インバータ
１７、１８とから構成されている。
【００６３】インバータ１７は、位相誤差／アップ信号
１０１を論理反転して出力する。
１０１を論理反転して出力する。
【００６４】インバータ１８は、位相誤差／ダウン信号
１０２を論理反転して出力する。
１０２を論理反転して出力する。
【００６５】ｎチャネルＭＯＳトランジスタ１は、ゲー
トにインバータ１７の出力が入力され、ドレインがｐチ
ャネルＭＯＳトランジスタ５のドレインに接続され、ソ
ースがｎチャネルＭＯＳトランジスタ２のドレインに接
続され、位相誤差／アップ信号１０１がアクティブ（ロ
ウレベル）となるとオンし、ｎチャネルＭＯＳトランジ
スタ２によって定められる電流がソース〜ドレイン間を
流れる。
トにインバータ１７の出力が入力され、ドレインがｐチ
ャネルＭＯＳトランジスタ５のドレインに接続され、ソ
ースがｎチャネルＭＯＳトランジスタ２のドレインに接
続され、位相誤差／アップ信号１０１がアクティブ（ロ
ウレベル）となるとオンし、ｎチャネルＭＯＳトランジ
スタ２によって定められる電流がソース〜ドレイン間を
流れる。
【００６６】ｎチャネルＭＯＳトランジスタ２は、ゲー
トが定電流源２０に接続され、ソースがグランドに接続
され、定電流源２０により生成された一定の電流を出力
する。
トが定電流源２０に接続され、ソースがグランドに接続
され、定電流源２０により生成された一定の電流を出力
する。
【００６７】ｐチャネルＭＯＳトランジスタ５は、ソー
スが電源に接続され、ゲートがｐチャネルＭＯＳトラン
ジスタ７のゲートに接続され、ゲートとドレインが接続
されている。
スが電源に接続され、ゲートがｐチャネルＭＯＳトラン
ジスタ７のゲートに接続され、ゲートとドレインが接続
されている。
【００６８】スイッチングオフ回路２１は、ソースが電
源に接続され、ゲートに定電流源２０が接続されたｐチ
ャネルＭＯＳトランジスタ１１と、インバータ１７の出
力がゲートに入力され、ソースがｐチャネルＭＯＳトラ
ンジスタ１１のドレインに接続され、ドレインがｐチャ
ネルＭＯＳトランジスタ７のゲートに接続されたｐチャ
ネルＭＯＳトランジスタ９とから構成されている。
源に接続され、ゲートに定電流源２０が接続されたｐチ
ャネルＭＯＳトランジスタ１１と、インバータ１７の出
力がゲートに入力され、ソースがｐチャネルＭＯＳトラ
ンジスタ１１のドレインに接続され、ドレインがｐチャ
ネルＭＯＳトランジスタ７のゲートに接続されたｐチャ
ネルＭＯＳトランジスタ９とから構成されている。
【００６９】ｐチャネルＭＯＳトランジスタ７は、ソー
スが電源に接続され、ドレインがループフィルタ２３に
接続され、ｐチャネルＭＯＳトランジスタ５と共にカレ
ントミラー回路を構成している。
スが電源に接続され、ドレインがループフィルタ２３に
接続され、ｐチャネルＭＯＳトランジスタ５と共にカレ
ントミラー回路を構成している。
【００７０】ｐチャネルＭＯＳトランジスタ４は、ゲー
トにインバータ１８の出力が入力され、ドレインがｎチ
ャネルＭＯＳトランジスタ６のドレインに接続され、ソ
ースがｐチャネルＭＯＳトランジスタ３のドレインに接
続され、位相誤差／ダウン信号１０２がアクティブ（ハ
イレベル）となるとオンし、ｐチャネルＭＯＳトランジ
スタ３によって定められる電流がソース〜ドレイン間を
流れる。
トにインバータ１８の出力が入力され、ドレインがｎチ
ャネルＭＯＳトランジスタ６のドレインに接続され、ソ
ースがｐチャネルＭＯＳトランジスタ３のドレインに接
続され、位相誤差／ダウン信号１０２がアクティブ（ハ
イレベル）となるとオンし、ｐチャネルＭＯＳトランジ
スタ３によって定められる電流がソース〜ドレイン間を
流れる。
【００７１】ｐチャネルＭＯＳトランジスタ３は、ゲー
トが定電流源２０に接続され、ソースが電源に接続さ
れ、定電流源２０により生成された一定の電流を出力す
る。
トが定電流源２０に接続され、ソースが電源に接続さ
れ、定電流源２０により生成された一定の電流を出力す
る。
【００７２】ｎチャネルＭＯＳトランジスタ６は、ソー
スがグランドに接続され、ゲートがｐチャネルＭＯＳト
ランジスタ８のゲートに接続され、ゲートとドレインが
接続されている。
スがグランドに接続され、ゲートがｐチャネルＭＯＳト
ランジスタ８のゲートに接続され、ゲートとドレインが
接続されている。
【００７３】スイッチングオフ回路２２は、ソースがグ
ランドに接続され、ゲートに定電流源２０が接続された
ｎチャネルＭＯＳトランジスタ１２と、インバータ１８
の出力がゲートに入力され、ソースがｎチャネルＭＯＳ
トランジスタ１２のドレインに接続され、ドレインがｎ
チャネルＭＯＳトランジスタ８のゲートに接続されたｎ
チャネルＭＯＳトランジスタ１０とから構成されてい
る。
ランドに接続され、ゲートに定電流源２０が接続された
ｎチャネルＭＯＳトランジスタ１２と、インバータ１８
の出力がゲートに入力され、ソースがｎチャネルＭＯＳ
トランジスタ１２のドレインに接続され、ドレインがｎ
チャネルＭＯＳトランジスタ８のゲートに接続されたｎ
チャネルＭＯＳトランジスタ１０とから構成されてい
る。
【００７４】ｎチャネルＭＯＳトランジスタ８は、ソー
スがグランドに接続され、ドレインがｐチャネルＭＯＳ
トランジスタ７のドレインと共にループフィルタ２３に
接続され、ｎチャネルＭＯＳトランジスタ６と共にカレ
ントミラー回路を構成している。
スがグランドに接続され、ドレインがｐチャネルＭＯＳ
トランジスタ７のドレインと共にループフィルタ２３に
接続され、ｎチャネルＭＯＳトランジスタ６と共にカレ
ントミラー回路を構成している。
【００７５】次に、本実施形態の動作について図１を参
照して説明する。
照して説明する。
【００７６】先ず、位相誤差／アップ信号１０１がアク
ティブ（ロウレベル）となった場合について説明する。
ティブ（ロウレベル）となった場合について説明する。
【００７７】位相誤差／アップ信号１０１がロウレベル
となったことによりインバータ１７からハイレベルが出
力され、ｎチャネルＭＯＳトランジスタ１がオンし、ｎ
チャネルＭＯＳトランジスタ２により定められる電流が
ｐチャネルＭＯＳトランジスタ５に流れる。そして、ｐ
チャネルＭＯＳトランジスタ５と７は、カレントミラー
回路を構成しているため、ｐチャネルＭＯＳトランジス
タ５のソース〜ドレイン間を流れる電流に基づいた電流
値のチャージ電流ＩUPがｐチャネルＭＯＳトランジスタ
７のソース〜ドレイン間に流れ、ループフィルタ２３に
出力される。
となったことによりインバータ１７からハイレベルが出
力され、ｎチャネルＭＯＳトランジスタ１がオンし、ｎ
チャネルＭＯＳトランジスタ２により定められる電流が
ｐチャネルＭＯＳトランジスタ５に流れる。そして、ｐ
チャネルＭＯＳトランジスタ５と７は、カレントミラー
回路を構成しているため、ｐチャネルＭＯＳトランジス
タ５のソース〜ドレイン間を流れる電流に基づいた電流
値のチャージ電流ＩUPがｐチャネルＭＯＳトランジスタ
７のソース〜ドレイン間に流れ、ループフィルタ２３に
出力される。
【００７８】そして、位相誤差／アップ信号１０１がロ
ウレベルからハイレベルとなるとインバータ１７の出力
はハイレベルからロウレベルとなるため、スイッチング
オフ回路２１のｐチャネルＭＯＳトランジスタ９が直ち
にオンし、ｐチャネルＭＯＳトランジスタ１１により定
められる電流でｐチャネルＭＯＳトランジスタ７のゲー
トに電荷をチャージしてｐチャネルＭＯＳトランジスタ
７をオフさせる。
ウレベルからハイレベルとなるとインバータ１７の出力
はハイレベルからロウレベルとなるため、スイッチング
オフ回路２１のｐチャネルＭＯＳトランジスタ９が直ち
にオンし、ｐチャネルＭＯＳトランジスタ１１により定
められる電流でｐチャネルＭＯＳトランジスタ７のゲー
トに電荷をチャージしてｐチャネルＭＯＳトランジスタ
７をオフさせる。
【００７９】ここで、ｐチャネルＭＯＳトランジスタ７
のオフ動作を電流で制御しているため、位相誤差／アッ
プ信号１０１がインアクティブとなってからｐチャネル
ＭＯＳトランジスタ７がオフするまでの時間であるター
ンオフタイムを短くすることができる。
のオフ動作を電流で制御しているため、位相誤差／アッ
プ信号１０１がインアクティブとなってからｐチャネル
ＭＯＳトランジスタ７がオフするまでの時間であるター
ンオフタイムを短くすることができる。
【００８０】次に、位相誤差／ダウン信号１０２がアク
ティブ（ハイレベル）となった場合について説明する。
ティブ（ハイレベル）となった場合について説明する。
【００８１】位相誤差／ダウン信号１０２がハイレベル
となったことによりインバータ１８の出力がロウレベル
となり、ｐチャネルＭＯＳトランジスタ４がオンし、ｐ
チャネルＭＯＳトランジスタ３により定められる電流が
ｎチャネルＭＯＳトランジスタ６に流れる。そして、ｎ
チャネルＭＯＳトランジスタ６と８は、カレントミラー
回路を構成しているため、ｎチャネルＭＯＳトランジス
タ６のソース〜ドレイン間を流れる電流に基づいた電流
値のディスチャージ電流ＩDOWNがｎチャネルＭＯＳトラ
ンジスタ８のソース〜ドレイン間に流れ、ループフィル
タ２３を放電する。
となったことによりインバータ１８の出力がロウレベル
となり、ｐチャネルＭＯＳトランジスタ４がオンし、ｐ
チャネルＭＯＳトランジスタ３により定められる電流が
ｎチャネルＭＯＳトランジスタ６に流れる。そして、ｎ
チャネルＭＯＳトランジスタ６と８は、カレントミラー
回路を構成しているため、ｎチャネルＭＯＳトランジス
タ６のソース〜ドレイン間を流れる電流に基づいた電流
値のディスチャージ電流ＩDOWNがｎチャネルＭＯＳトラ
ンジスタ８のソース〜ドレイン間に流れ、ループフィル
タ２３を放電する。
【００８２】そして、位相誤差／ダウン信号１０２がハ
イレベルからロウレベルとなるとインバータ１８の出力
はロウレベルからハイレベルとなるため、スイッチング
オフ回路２２のｎチャネルＭＯＳトランジスタ１０が直
ちにオンし、ｎチャネルＭＯＳトランジスタ１２により
定められる電流でｎチャネルＭＯＳトランジスタ８のゲ
ートから電荷をディスチャージしてｎチャネルＭＯＳト
ランジスタ８をオフさせる。
イレベルからロウレベルとなるとインバータ１８の出力
はロウレベルからハイレベルとなるため、スイッチング
オフ回路２２のｎチャネルＭＯＳトランジスタ１０が直
ちにオンし、ｎチャネルＭＯＳトランジスタ１２により
定められる電流でｎチャネルＭＯＳトランジスタ８のゲ
ートから電荷をディスチャージしてｎチャネルＭＯＳト
ランジスタ８をオフさせる。
【００８３】ここで、ｎチャネルＭＯＳトランジスタ８
のオフ動作を電流で制御しているため、位相誤差／ダウ
ン信号１０２がインアクティブとなってからｎチャネル
ＭＯＳトランジスタ８がオフするまでの時間であるター
ンオフタイムを短くすることができる。
のオフ動作を電流で制御しているため、位相誤差／ダウ
ン信号１０２がインアクティブとなってからｎチャネル
ＭＯＳトランジスタ８がオフするまでの時間であるター
ンオフタイムを短くすることができる。
【００８４】本実施形態は、定電流を出力するＭＯＳト
ランジスタ７、８のＶGSが、スイッチング動作の影響を
受けないため、スイッチング動作による出力定電流のゆ
らぎが小さくなりリファレンスリークが小さくなる。
ランジスタ７、８のＶGSが、スイッチング動作の影響を
受けないため、スイッチング動作による出力定電流のゆ
らぎが小さくなりリファレンスリークが小さくなる。
【００８５】本実施形態のチャージポンプ回路を用いて
計算機シミュレーションを行った結果、図４の従来のチ
ャージポンプ回路を使用した場合に対して、リファレン
スリークを約１５ｄＢ低減することができることが確認
できた。
計算機シミュレーションを行った結果、図４の従来のチ
ャージポンプ回路を使用した場合に対して、リファレン
スリークを約１５ｄＢ低減することができることが確認
できた。
【００８６】また、本実施形態は、出力段にスイッチ回
路と定電流源を設けずにｐチャネルＭＯＳトランジスタ
７およびｎチャネルＭＯＳトランジスタ８を電流スイッ
チとして制御するため出力電流であるチャージ電流
ＩUP、ディスチャージ電流ＩDOWNは、出力状態に依存せ
ずに一定ゲインとなる。
路と定電流源を設けずにｐチャネルＭＯＳトランジスタ
７およびｎチャネルＭＯＳトランジスタ８を電流スイッ
チとして制御するため出力電流であるチャージ電流
ＩUP、ディスチャージ電流ＩDOWNは、出力状態に依存せ
ずに一定ゲインとなる。
【００８７】また、位相誤差信号がインアクティブとな
るとオンし、ゲートの電荷のチャージおよびディスチャ
ージを行うスイッチングオフ回路２１、２２を設けたた
め、ｐチャネルＭＯＳトランジスタ７およびｎチャネル
ＭＯＳトランジスタ８のターンオフタイムを短くするこ
とができる。そのため、位相誤差信号に対する出力電流
の線形性を向上することができる。
るとオンし、ゲートの電荷のチャージおよびディスチャ
ージを行うスイッチングオフ回路２１、２２を設けたた
め、ｐチャネルＭＯＳトランジスタ７およびｎチャネル
ＭＯＳトランジスタ８のターンオフタイムを短くするこ
とができる。そのため、位相誤差信号に対する出力電流
の線形性を向上することができる。
【００８８】上記で説明したように、本実施形態のチャ
ージポンプ回路は、位相誤差信号に対する出力電流の線
形性を高く保持するため、リファレンスリークを低減す
ることができ、かつ位相誤差信号をＭＯＳトランジスタ
で受けるため、ＴＴＬ論理で動作するデジタル型位相比
較器との接続に特別な回路を必要とすることがない。 （第２の実施形態）図２は本発明の第２の実施形態のチ
ャージポンプ回路の回路図である。
ージポンプ回路は、位相誤差信号に対する出力電流の線
形性を高く保持するため、リファレンスリークを低減す
ることができ、かつ位相誤差信号をＭＯＳトランジスタ
で受けるため、ＴＴＬ論理で動作するデジタル型位相比
較器との接続に特別な回路を必要とすることがない。 （第２の実施形態）図２は本発明の第２の実施形態のチ
ャージポンプ回路の回路図である。
【００８９】本発明は、図１の第１の実施形態に対して
スイッチングオフ回路２１、２２をスイッチングオフ回
路３１、３２に置き換えたものである。
スイッチングオフ回路２１、２２をスイッチングオフ回
路３１、３２に置き換えたものである。
【００９０】スイッチングオフ回路３１は、スイッチン
グオフ回路２１からｐチャネルＭＯＳトランジスタ１１
を用いずに、ｐチャネルＭＯＳトランジスタ９のみで構
成するようにしたものである。
グオフ回路２１からｐチャネルＭＯＳトランジスタ１１
を用いずに、ｐチャネルＭＯＳトランジスタ９のみで構
成するようにしたものである。
【００９１】スイッチングオフ回路３２は、スイッチン
グオフ回路２１に対して、ｎチャネルＭＯＳトランジス
タ１２を用いずに、ｎチャネルＭＯＳトランジスタ１０
のみで構成するようにしたものである。
グオフ回路２１に対して、ｎチャネルＭＯＳトランジス
タ１２を用いずに、ｎチャネルＭＯＳトランジスタ１０
のみで構成するようにしたものである。
【００９２】本実施形態は、スイッチングオフ回路が定
電流源としてのＭＯＳトランジスタを有していないた
め、ｐチャネルＭＯＳトランジスタ７およびｎチャネル
ＭＯＳトランジスタ８をオフする際にゲートにスイッチ
ングノイズが重畳されるという可能性があるという欠点
を有する。しかし、上記第１の実施形態の効果に加えて
スイッチングオフ回路をより少ない素子数で構成するこ
とができるという効果を有する。
電流源としてのＭＯＳトランジスタを有していないた
め、ｐチャネルＭＯＳトランジスタ７およびｎチャネル
ＭＯＳトランジスタ８をオフする際にゲートにスイッチ
ングノイズが重畳されるという可能性があるという欠点
を有する。しかし、上記第１の実施形態の効果に加えて
スイッチングオフ回路をより少ない素子数で構成するこ
とができるという効果を有する。
【００９３】
【発明の効果】以上説明したように、本発明は、下記の
ような効果を有する。 （１）チャージ電流およびディスチャージ電流を発生す
る出力ＭＯＳトランジスタのＶGSがスイッチング動作の
影響を受けないため、リファレンスリークを低減するこ
とができる。 （２）出力電流であるチャージ電流およびディスチャー
ジ電流は、コントロール電圧の出力状態に依存せずに一
定のゲインとなるため安定したセットリングタイムを実
現することができる。 （３）スイッチングオフ回路を設けたため、位相誤差信
号に対する出力電流の線形性を高く保持することが可能
となりリファレンスリークを低減することができる。 （４）位相誤差信号を受けるスイッチングトランジスタ
をＭＯＳトランジスタとしているため、デジタル型位相
比較器との接続に特別な回路を必要とせず回路規模を小
さくすることができる。
ような効果を有する。 （１）チャージ電流およびディスチャージ電流を発生す
る出力ＭＯＳトランジスタのＶGSがスイッチング動作の
影響を受けないため、リファレンスリークを低減するこ
とができる。 （２）出力電流であるチャージ電流およびディスチャー
ジ電流は、コントロール電圧の出力状態に依存せずに一
定のゲインとなるため安定したセットリングタイムを実
現することができる。 （３）スイッチングオフ回路を設けたため、位相誤差信
号に対する出力電流の線形性を高く保持することが可能
となりリファレンスリークを低減することができる。 （４）位相誤差信号を受けるスイッチングトランジスタ
をＭＯＳトランジスタとしているため、デジタル型位相
比較器との接続に特別な回路を必要とせず回路規模を小
さくすることができる。
【図１】本発明の第１の実施形態のチャージポンプ回路
の回路図である。
の回路図である。
【図２】本発明の第２の実施形態のチャージポンプ回路
の回路図である。
の回路図である。
【図３】ＰＬＬ周波数シンセサイザの構成を示すブロッ
ク図である。
ク図である。
【図４】従来のチャージポンプ回路の回路図である。
【図５】コントロール電圧（Ｖｃ）に重畳されるノイズ
を説明するための図（図５（ａ））および発振出力信号
の周波数スペクトラムを示した図（図５（ｂ））であ
る。
を説明するための図（図５（ａ））および発振出力信号
の周波数スペクトラムを示した図（図５（ｂ））であ
る。
【図６】従来の他のチャージポンプ回路の回路図であ
る。
る。
１、２ ｎチャネルＭＯＳトランジスタ ３、４ ｐチャネルＭＯＳトランジスタ ５ ｐチャネルＭＯＳトランジスタ ６ ｎチャネルＭＯＳトランジスタ ７ ｐチャネルＭＯＳトランジスタ ８ ｎチャネルＭＯＳトランジスタ ９ ｐチャネルＭＯＳトランジスタ １０ ｎチャネルＭＯＳトランジスタ １１ ｐチャネルＭＯＳトランジスタ １２ ｎチャネルＭＯＳトランジスタ １３、１４ ｐチャネルＭＯＳトランジスタ １５ ｎチャネルＭＯＳトランジスタ １６ 抵抗 １７、１８ インバータ ２０ 定電流源 ２１、２２ スイッチングオフ回路 ２３ ループフィルタ ３１、３２ スイッチングオフ回路 ４１、４２ ｐチャネルＭＯＳトランジスタ ４３、４４ ｎチャネルＭＯＳトランジスタ ５１〜５６ ｎｐｎトランジスタ ５７ ｐチャネルＭＯＳトランジスタ ５８、５９ ｎチャネルＭＯＳトランジスタ ６０、６１、６２ ｐチャネルＭＯＳトランジスタ ６３、６４ 抵抗 ６５、６６ インバータ ７１ 位相比較器 ７２ チャージポンプ回路 ７３ 電圧制御発振器（ＶＣＯ） ７４ 分周器 １０１ 位相誤差／アップ信号 １０２ 位相誤差／ダウン信号
Claims (6)
- 【請求項１】 一定の電流値の電流を生成し出力する第
１の定電流源と、 位相誤差信号がアクティブとなるとオンし前記第１の定
電流源によって定められる電流を出力する第１のスイッ
チ回路と、 前記第１のスイッチ回路から出力された電流が流れる第
１のＭＯＳトランジスタと、 前記第１のトランジスタと共にカレントミラー回路を構
成し、前記第１のＭＯＳトランジスタに流れる電流に基
づいた電流値の電流をチャージ電流またはディスチャー
ジ電流として発生させる第２のＭＯＳトランジスタと、 前記位相誤差信号がインアクティブとなると、前記第２
のＭＯＳトランジスタを、ゲートに対して電荷のチャー
ジまたはディスチャージを行うことによりオフとするス
イッチングオフ回路とから構成されるチャージポンプ回
路。 - 【請求項２】 前記スイッチングオフ回路が、一定の電
流値の電流を生成し出力する第２の定電流源と、 前記位相誤差信号がインアクティブとなるとオンし、前
記第２の定電流源によって定められる電流を前記第２の
ＭＯＳトランジスタのゲートに出力する第２のスイッチ
回路とから構成される請求項１記載のチャージポンプ回
路。 - 【請求項３】 前記スイッチングオフ回路が、前記位相
誤差信号がインアクティブとなるとオンし、前記第２の
ＭＯＳトランジスタのゲートに電流を出力する第２のス
イッチ回路から構成される請求項１記載のチャージポン
プ回路。 - 【請求項４】 比較信号と基準信号との位相差を検出
し、前記比較信号の位相が前記基準信号の位相より遅れ
ている場合は位相誤差／アップ信号を出力し、前記比較
信号の位相が前記基準信号の位相より進んでいる場合は
位相誤差／ダウン信号を出力する位相比較器と、 一定の電流値の電流を生成し出力する第１の定電流源
と、前記位相誤差／アップ信号または前記位相誤差／ダ
ウン信号がアクティブとなるとオンし前記第１の定電流
源によって定められる電流を出力する第１のスイッチ回
路と、前記第１のスイッチ回路から出力された電流が流
れる第１のＭＯＳトランジスタと、前記第１のトランジ
スタと共にカレントミラー回路を構成し、前記第１のＭ
ＯＳトランジスタに流れる電流に基づいた電流値の電流
をチャージ電流またはディスチャージ電流として発生さ
せる第２のＭＯＳトランジスタと、前記位相誤差／アッ
プ信号または前記位相誤差／ダウン信号がインアクティ
ブとなると、前記第２のＭＯＳトランジスタを、ゲート
に対して電荷のチャージまたはディスチャージを行うこ
とによりオフとするスイッチングオフ回路とから構成さ
れるチャージポンプ回路と、 前記チャージポンプ回路から出力されたチャージ電流お
よび前記チャージポンプ回路により放電させられるディ
スチャージ電流により、コントロール電圧を生成して出
力するループフィルタと、 前記コントロール電圧により周波数が制御された信号を
発振出力信号として出力する電圧制御発振器と、 前記発振出力信号を分周して前記比較信号として出力す
る分周器とから構成されるＰＬＬ周波数シンセサイザ。 - 【請求項５】 前記スイッチングオフ回路が、一定の電
流値の電流を生成し出力する第２の定電流源と、 前記位相誤差信号がインアクティブとなるとオンし、前
記第２の定電流源によって定められる電流を前記第２の
ＭＯＳトランジスタのゲートに出力する第２のスイッチ
回路とから構成される請求項４記載のＰＬＬ周波数シン
セサイザ。 - 【請求項６】 前記スイッチングオフ回路が、前記位相
誤差信号がインアクティブとなるとオンし、前記第２の
ＭＯＳトランジスタのゲートに電流を出力する第２のス
イッチ回路から構成される請求項４記載のＰＬＬ周波数
シンセサイザ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9223850A JPH1168560A (ja) | 1997-08-20 | 1997-08-20 | Ｐｌｌ周波数シンセサイザおよびチャージポンプ回路 |
| TW087113296A TW425768B (en) | 1997-08-20 | 1998-08-12 | Charge pumping circuit and PLL frequency synthesizer |
| KR1019980033257A KR100293769B1 (ko) | 1997-08-20 | 1998-08-17 | 전하 펌핑 회로 및 pll 주파수 합성기 |
| CNB981173462A CN1156083C (zh) | 1997-08-20 | 1998-08-19 | 电荷激励电路及锁相环路频率合成器 |
| US09/137,144 US6111469A (en) | 1997-08-20 | 1998-08-20 | Charge pumping circuit and PLL frequency synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9223850A JPH1168560A (ja) | 1997-08-20 | 1997-08-20 | Ｐｌｌ周波数シンセサイザおよびチャージポンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168560A true JPH1168560A (ja) | 1999-03-09 |
Family
ID=16804703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9223850A Pending JPH1168560A (ja) | 1997-08-20 | 1997-08-20 | Ｐｌｌ周波数シンセサイザおよびチャージポンプ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6111469A (ja) |
| JP (1) | JPH1168560A (ja) |
| KR (1) | KR100293769B1 (ja) |
| CN (1) | CN1156083C (ja) |
| TW (1) | TW425768B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7782144B2 (en) | 2005-09-30 | 2010-08-24 | Fujitsu Semiconductor Limited | Active filter in PLL circuit |
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|---|---|---|---|---|
| JP3250540B2 (ja) * | 1999-03-15 | 2002-01-28 | 日本電気株式会社 | Ｐｌｌ回路 |
| JP2000295098A (ja) * | 1999-04-06 | 2000-10-20 | Oki Electric Ind Co Ltd | フェーズロックループ回路 |
| GB2395384B (en) * | 1999-11-23 | 2004-07-14 | Sony Uk Ltd | Charge pump |
| US6472914B2 (en) | 2000-01-21 | 2002-10-29 | Texas Instruments Incorporated | Process independent ultralow charge pump |
| KR100374631B1 (ko) | 2000-06-09 | 2003-03-04 | 삼성전자주식회사 | 전하펌프 회로 |
| JP3493575B2 (ja) * | 2000-07-28 | 2004-02-03 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置、チャージポンプ回路およびｐｌｌ回路 |
| US6466069B1 (en) * | 2000-11-21 | 2002-10-15 | Conexant Systems, Inc. | Fast settling charge pump |
| US7082178B2 (en) * | 2001-12-14 | 2006-07-25 | Seiko Epson Corporation | Lock detector circuit for dejitter phase lock loop (PLL) |
| US6750685B1 (en) * | 2002-05-23 | 2004-06-15 | National Semiconductor Corporation | Apparatus and method for a bi-directional charge driver circuit |
| US6798260B1 (en) * | 2003-03-04 | 2004-09-28 | Intersil Americas Inc. | Margining pin interface and control circuit |
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| US7038552B2 (en) * | 2003-10-07 | 2006-05-02 | Analog Devices, Inc. | Voltage controlled oscillator having improved phase noise |
| US7053684B1 (en) * | 2004-04-28 | 2006-05-30 | Cirrus Logic, Inc. | Reduced jitter charge pumps and circuits and systems utilizing the same |
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| JPS5510238A (en) * | 1978-07-07 | 1980-01-24 | Citizen Watch Co Ltd | Rll circuit |
| US4792705A (en) * | 1986-03-14 | 1988-12-20 | Western Digital Corporation | Fast switching charge pump |
| JPH01128620A (ja) * | 1987-11-13 | 1989-05-22 | Fujitsu Ltd | チャージポンプ回路 |
| JPH0529847A (ja) * | 1991-07-10 | 1993-02-05 | Fujitsu Ltd | 能動負荷回路及びそれを用いた差動増幅器 |
| JPH0613896A (ja) * | 1991-09-12 | 1994-01-21 | Hitachi Ltd | 位相同期回路 |
| JP3425235B2 (ja) * | 1994-09-13 | 2003-07-14 | 株式会社東芝 | 可変減衰器 |
| JPH08204549A (ja) * | 1995-01-20 | 1996-08-09 | Mitsubishi Electric Corp | チャージポンプ回路 |
| JPH09298462A (ja) * | 1996-04-30 | 1997-11-18 | Sony Corp | Ｐｌｌ回路 |
| GB2324423B (en) * | 1997-04-16 | 1999-07-21 | Lsi Logic Corp | Charge pump |
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- 1997-08-20 JP JP9223850A patent/JPH1168560A/ja active Pending
-
1998
- 1998-08-12 TW TW087113296A patent/TW425768B/zh not_active IP Right Cessation
- 1998-08-17 KR KR1019980033257A patent/KR100293769B1/ko not_active IP Right Cessation
- 1998-08-19 CN CNB981173462A patent/CN1156083C/zh not_active Expired - Fee Related
- 1998-08-20 US US09/137,144 patent/US6111469A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| US6111469A (en) | 2000-08-29 |
| CN1156083C (zh) | 2004-06-30 |
| KR19990023644A (ko) | 1999-03-25 |
| KR100293769B1 (ko) | 2001-07-12 |
| TW425768B (en) | 2001-03-11 |
| CN1208996A (zh) | 1999-02-24 |
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