JP3493575B2 - 半導体装置、チャージポンプ回路およびｐｌｌ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置、チャ
ージポンプ回路およびＰＬＬ回路に関し、特に、スイッ
チングノイズが低減する半導体装置、チャージポンプ回
路およびＰＬＬ回路に関する。

【０００２】

【従来の技術】従来のチャージポンプとしては、特開平
１１−３３９４６３号公報に示された技術が知られてい
る。図４に示されるように、ｕｐ信号入力端子１０およ
びｄｏｗｎ信号入力端子１１のそれぞれに接続されたス
イッチングトランジスタ２、３がｏｎ、ｏｆｆする場
合、それぞれのトランジスタ２、３の寄生容量により、
定電流トランジスタ１、４のドレイン端子１２、１３の
電圧が異なってしまう。

【０００３】そのため、ｕｐ信号入力端子１０およびｄ
ｏｗｎ信号入力端子１１のそれぞれにｏｎ信号を入力し
たときの電流値が異なり、誤差電流を生じてしまうとい
う問題があった。

【０００４】上記問題を解決するために、従来は図５に
示されるように、定電流トランジスタ１のドレインと正
の電源端子ＶＤＤとの間に第１のコンデンサ６が設けら
れ、定電流トランジスタ１のドレインと負の電源端子Ｖ
ＳＳとの間に第２のコンデンサ７が設けられ、定電流ト
ランジスタ４のドレインと正の電源端子ＶＤＤとの間に
第３のコンデンサ８が設けられ、定電流トランジスタ４
のドレインと負の電源端子ＶＳＳとの間に第４のコンデ
ンサ９が設けられている。

【０００５】第１および第２のコンデンサ６、７は、ス
イッチングトランジスタ２のドレイン電圧とソース電圧
をほぼ同電圧に保持するために用いられる。第３および
第４のコンデンサ８、９は、スイッチングトランジスタ
３のドレイン電圧とソース電圧をほぼ同電圧に保持する
ために用いられる。ここで、第１から第４のコンデンサ
６〜９のコンデンサ容量は、定電流トランジスタ１、４
のドレイン端子１２、１３のドレイン端子に寄生する寄
生容量に対して充分大きいものとする。

【０００６】これにより、ｕｐ信号入力端子１０および
ｄｏｗｎ信号入力端子１１のそれぞれにｏｎ信号を入力
したときのドレイン端子１２、１３の電圧の変動を小さ
くし、誤差電流を低減する。

【０００７】上記の構成によれば、数ｐ〜数十ｐＦの比
較的大きな容量が必要で、そのための面積が割かれると
いう問題がある。また、スイッチングノイズの原因とな
る、スイッチングトランジスタ２、３の寄生容量に対す
る対策が施されていないため、スイッチングノイズは低
減されないという問題がある。上記構成では、スイッチ
ング電圧は０〜ＶＤＤとなり、大きな値となるため、寄
生容量にチャージされた大きな電圧がスイッチングノイ
ズとなる。

【０００８】なお、特開２０００−４９５９６公報に
は、次のチャージポンプ回路が開示されている。ＰＬＬ
回路に使用されるチャージポンプ回路であって、定電流
源から発生した電流を、常にＯＮしたアナログスイッチ
を通して、カレントミラー回路で折り返し、周波数・位
相比較器から供給されるＵＰ信号に応答して、アナログ
スイッチを含むスイッチ回路がＯＮ／ＯＦＦしカレント
ミラーにて写された定電流を後段のループフィルタに向
かって流出／停止し、同じくＤＯＷＮ信号に応答して、
アナログスイッチを含むスイッチ回路がＯＮ／ＯＦＦし
カレントミラーにて写された定電流を後段のループフィ
ルタにから流入／停止する。

【０００９】

【発明が解決しようとする課題】スイッチングノイズが
低減するチャージポンプが望まれている。大きな面積を
要することなくスイッチングノイズが低減するチャージ
ポンプが望まれている。

【００１０】本発明の目的は、スイッチングノイズが低
減する半導体装置、チャージポンプ、ＰＬＬ回路を提供
することである。本発明の他の目的は、大きな面積を要
することなくスイッチングノイズが低減する半導体装
置、チャージポンプ、ＰＬＬ回路を提供することであ
る。本発明のさらに他の目的は、スイッチングノイズが
低減し、誤差電流が補償される半導体装置、チャージポ
ンプ、ＰＬＬ回路を提供することである。本発明のさら
に他の目的は、大きな面積を要することなくスイッチン
グノイズが低減し、誤差電流が補償される半導体装置、
チャージポンプ、ＰＬＬ回路を提供することである。

【００１１】

【課題を解決するための手段】その課題を解決するため
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧（）つき、番号、記号等
が添記されている。その番号、記号等は、請求項対応の
技術的事項と実施の複数・形態のうちの少なくとも一つ
の形態の技術的事項との一致・対応関係を明白にしてい
るが、その請求項対応の技術的事項が実施の形態の技術
的事項に限定されることを示されるためのものではな
い。

【００１２】本発明の半導体装置は、プッシュプル（ｐ
ｕｓｈ−ｐｕｌｌ）動作の結果として出力信号（Ｃ）を
生成し、第１電源（ＡＶＤＤ）および第２電源（ＡＶＳ
Ｓ）の間に互いに直列接続された第１および第２の出力
段トランジスタ（ＭＰ１、ＭＮ１）と、第１入力信号
（ＵＰ）が入力される制御電極を有し、前記第１電源
（ＡＶＤＤ）と前記第２電源（ＡＶＳＳ）との間に接続
された第１トランジスタ（ＭＮ１２）と、前記第１電源
（ＡＶＤＤ）と前記第２電源（ＡＶＳＳ）との間に前記
第１トランジスタ（ＭＮ１２）と直列に接続された第１
定電流源（ＭＮ１０）と、前記第１電源（ＡＶＤＤ）と
前記第２電源（ＡＶＳＳ）との間に前記第１トランジス
タ（ＭＮ１２）および前記第１定電流源（ＭＮ１０）と
直列に接続され、前記第１の出力段トランジスタ（ＭＰ
１）に対して電流ミラー接続された第１特定トランジス
タ（ＭＰ１０）と、第２入力信号（ＤＯＷＮＢ）が入力
される制御電極を有し、前記第１電源（ＡＶＤＤ）と前
記第２電源（ＡＶＳＳ）との間に接続された第２トラン
ジスタ（ＭＰ１９）と、前記第１電源（ＡＶＤＤ）と前
記第２電源（ＡＶＳＳ）との間に前記第２トランジスタ
（ＭＰ１９）と直列に接続された第２定電流源（ＭＰ１
７）と、前記第１電源（ＡＶＤＤ）と前記第２電源（Ａ
ＶＳＳ）との間に前記第２トランジスタ（ＭＰ１９）お
よび前記第２定電流源（ＭＰ１７）と直列に接続され、
前記第２の出力段トランジスタ（ＭＮ１）に対して電流
ミラー接続された第２特定トランジスタ（ＭＮ２１）と
を備えている。

【００１３】本発明の半導体装置において、更に、前記
出力信号（Ｃ）と設定信号（ｒｅｆ）に基づいて、前記
プッシュプル動作の際に前記第１および第２の出力段ト
ランジスタ（ＭＰ１、ＭＮ１）のそれぞれに流れる電流
の誤差を補償する電流誤差補償回路（６０）を備えてい
る。

【００１４】本発明の半導体装置において、第１トラン
ジスタ（ＭＮ１２）および第２トランジスタ（ＭＰ１
９）は、ＭＯＳ型トランジスタである。

【００１５】本発明のチャージポンプは、ＰＬＬ（Ｐｈ
ａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ；位相同期ループ）回
路に用いられ、位相比較器から供給される上昇指示信号
（ＵＰ）および下降指示信号（ＤＯＷＮ）に応答して出
力信号（Ｃ）を生成し、前記出力信号（Ｃ）に基づい
て、ＶＣＯ（ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄｏ
ｃｉｌｌａｔｏｒ；電圧制御発信器）を駆動するチャー
ジポンプ回路であって、プッシュプル（ｐｕｓｈ−ｐｕ
ｌｌ）動作の結果として前記出力信号（Ｃ）を生成し、
第１電源（ＡＶＤＤ）および第２電源（ＡＶＳＳ）の間
に互いに直列接続された第１および第２の出力段トラン
ジスタ（ＭＰ１、ＭＮ１）と、前記上昇指示信号（Ｕ
Ｐ）が入力される制御電極を有し、前記第１電源（ＡＶ
ＤＤ）と前記第２電源（ＡＶＳＳ）との間に接続された
第１トランジスタ（ＭＮ１２）と、前記第１電源（ＡＶ
ＤＤ）と前記第２電源（ＡＶＳＳ）との間に前記第１ト
ランジスタ（ＭＮ１２）と直列に接続された第１定電流
源（ＭＮ１０）と、前記第１電源（ＡＶＤＤ）と前記第
２電源（ＡＶＳＳ）との間に前記第１トランジスタ（Ｍ
Ｎ１２）および前記第１定電流源（ＭＮ１０）と直列に
接続され、前記第１の出力段トランジスタ（ＭＰ１）に
対して電流ミラー接続された第１特定トランジスタ（Ｍ
Ｐ１０）と、前記下降指示信号（ＤＯＷＮ）の反転信号
（ＤＯＷＮＢ）が入力される制御電極を有し、前記第１
電源（ＡＶＤＤ）と前記第２電源（ＡＶＳＳ）との間に
接続された第２トランジスタ（ＭＰ１９）と、前記第１
電源（ＡＶＤＤ）と前記第２電源（ＡＶＳＳ）との間に
前記第２トランジスタ（ＭＰ１９）と直列に接続された
第２定電流源（ＭＰ１７）と、前記第１電源（ＡＶＤ
Ｄ）と前記第２電源（ＡＶＳＳ）との間に前記第２トラ
ンジスタ（ＭＰ１９）および前記第２定電流源（ＭＰ１
７）と直列に接続され、前記第２の出力段トランジスタ
（ＭＮ１）に対して電流ミラー接続された第２特定トラ
ンジスタ（ＭＮ２１）とを備えている。

【００１６】本発明のＰＬＬ回路は、位相比較器と、Ｖ
ＣＯ（ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ ｏｃｉ
ｌｌａｔｏｒ；電圧制御発信器）と、前記位相比較器か
ら供給される上昇指示信号（ＵＰ）および下降指示信号
（ＤＯＷＮ）に応答して出力信号（Ｃ）を生成し、前記
出力信号（Ｃ）に基づいて、前記ＶＣＯを駆動するチャ
ージポンプ回路とを備えたＰＬＬ（Ｐｈａｓｅ−Ｌｏｃ
ｋｅｄ Ｌｏｏｐ；位相同期ループ）回路であって、前
記チャージポンプ回路は、プッシュプル（ｐｕｓｈ−ｐ
ｕｌｌ）動作の結果として前記出力信号（Ｃ）を生成
し、第１電源（ＡＶＤＤ）および第２電源（ＡＶＳＳ）
の間に互いに直列接続された第１および第２の出力段ト
ランジスタ（ＭＰ１、ＭＮ１）と、前記上昇指示信号
（ＵＰ）が入力される制御電極を有し、前記第１電源
（ＡＶＤＤ）と前記第２電源（ＡＶＳＳ）との間に接続
された第１トランジスタ（ＭＮ１２）と、前記第１電源
（ＡＶＤＤ）と前記第２電源（ＡＶＳＳ）との間に前記
第１トランジスタ（ＭＮ１２）と直列に接続された第１
定電流源（ＭＮ１０）と、前記第１電源（ＡＶＤＤ）と
前記第２電源（ＡＶＳＳ）との間に前記第１トランジス
タ（ＭＮ１２）および前記第１定電流源（ＭＮ１０）と
直列に接続され、前記第１の出力段トランジスタ（ＭＰ
１）に対して電流ミラー接続された第１特定トランジス
タ（ＭＰ１０）と、前記下降指示信号（ＤＯＷＮ）の反
転信号（ＤＯＷＮＢ）が入力される制御電極を有し、前
記第１電源（ＡＶＤＤ）と前記第２電源（ＡＶＳＳ）と
の間に接続された第２トランジスタ（ＭＰ１９）と、前
記第１電源（ＡＶＤＤ）と前記第２電源（ＡＶＳＳ）と
の間に前記第２トランジスタ（ＭＰ１９）と直列に接続
された第２定電流源（ＭＰ１７）と、前記第１電源（Ａ
ＶＤＤ）と前記第２電源（ＡＶＳＳ）との間に前記第２
トランジスタ（ＭＰ１９）および前記第２定電流源（Ｍ
Ｐ１７）と直列に接続され、前記第２の出力段トランジ
スタ（ＭＮ１）に対して電流ミラー接続された第２特定
トランジスタ（ＭＮ２１）とを備えている。

【００１７】本発明の半導体装置は、プッシュプル（ｐ
ｕｓｈ−ｐｕｌｌ）動作の結果として第１出力信号
（Ｃ）を生成し、第１電源（ＡＶＤＤ）および第２電源
（ＡＶＳＳ）の間に互いに直列接続された第１および第
２の出力段トランジスタ（ＭＰ１、ＭＮ１）と、プッシ
ュプル動作の結果として第２出力信号（ＣＢ）を生成
し、前記第１電源（ＡＶＤＤ）および前記第２電源（Ａ
ＶＳＳ）の間に互いに直列接続された第３および第４の
出力段トランジスタ（ＭＰ２、ＭＮ２）と、第１、第２
入力端子（Ａ１、Ａ２）に制御電極がそれぞれ接続され
互いに逆導電型の第１、第２の差動トランジスタ対（Ｍ
Ｎ１２、ＭＮ１３、ＭＰ１３、ＭＰ１４）と、前記第
１、第２の差動トランジスタ対（ＭＮ１２、ＭＮ１３、
ＭＰ１３、ＭＰ１４）にそれぞれ接続された第１、第２
の定電流源（ＭＮ１０、ＭＰ１２）と、前記第１の差動
トランジスタ対（ＭＮ１２、ＭＮ１３）と前記第１電源
（ＡＶＤＤ）との間に接続された第１の電流ミラー回路
（ＭＰ１０、ＭＰ１）と、前記第２の差動トランジスタ
対（ＭＰ１３、ＭＰ１４）と前記第２電源（ＡＶＳＳ）
との間に接続された第２の電流ミラー回路（ＭＮ１５、
ＭＮ２）と、第３、第４入力端子（Ａ３、Ａ４）に制御
電極がそれぞれ接続され互いに逆導電型の第３、第４の
差動トランジスタ対（ＭＮ１８、ＭＮ１９、ＭＰ１８、
ＭＰ１９）と、前記第３、第４の差動トランジスタ対
（ＭＮ１８、ＭＮ１９、ＭＰ１８、ＭＰ１９）にそれぞ
れ接続された第３、第４の定電流源（ＭＮ１６、ＭＰ１
７）と、前記第３の差動トランジスタ対（ＭＮ１８、Ｍ
Ｎ１９）と前記第１電源（ＡＶＤＤ）との間に接続され
た第３の電流ミラー回路（ＭＰ１５、ＭＰ２）と、前記
第４の差動トランジスタ対（ＭＰ１８、ＭＰ１９）と前
記第２電源（ＡＶＳＳ）との間に接続された第４の電流
ミラー回路（ＭＮ２１、ＭＮ１）とを備え、前記第１の
出力段トランジスタ（ＭＰ１）は、前記第１の電流ミラ
ー回路（ＭＰ１０、ＭＰ１）に含まれ、前記第２の出力
段トランジスタ（ＭＮ１）は、前記第４の電流ミラー回
路（ＭＮ２１、ＭＮ１）に含まれ、前記第３の出力段ト
ランジスタ（ＭＰ２）は、前記第３の電流ミラー回路
（ＭＰ１５、ＭＰ２）に含まれ、前記第４の出力段トラ
ンジスタ（ＭＮ２）は、前記第２の電流ミラー回路（Ｍ
Ｎ１５、ＭＮ２）に含まれている。

【００１８】本発明のチャージポンプは、ＰＬＬ（Ｐｈ
ａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ；位相同期ループ）回
路に用いられ、位相比較器から供給される上昇指示信号
（ＵＰ）および下降指示信号（ＤＯＷＮ）に応答して第
１出力信号（Ｃ）および前記第１出力信号（Ｃ）を反転
してなる第２出力信号（ＣＢ）を生成し、前記第１およ
び第２出力信号（Ｃ、ＣＢ）に基づいて、ＶＣＯ（ｖｏ
ｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ ｏｃｉｌｌａｔｏ
ｒ；電圧制御発信器）を駆動するチャージポンプ回路で
あって、プッシュプル（ｐｕｓｈ−ｐｕｌｌ）動作の結
果として前記第１出力信号（Ｃ）を生成し、第１電源
（ＡＶＤＤ）および第２電源（ＡＶＳＳ）の間に互いに
直列接続された第１および第２の出力段トランジスタ
（ＭＰ１、ＭＮ１）と、プッシュプル動作の結果として
前記第２出力信号（ＣＢ）を生成し、前記第１電源（Ａ
ＶＤＤ）および前記第２電源（ＡＶＳＳ）の間に互いに
直列接続された第３および第４の出力段トランジスタ
（ＭＰ２、ＭＮ２）と、前記上昇指示信号（ＵＰ）、前
記上昇指示信号（ＵＰ）を反転してなる上昇指示反転信
号（ＵＰＢ）が供給される第１、第２入力端子（Ａ１、
Ａ２）に制御電極がそれぞれ接続され互いに逆導電型の
第１、第２の差動トランジスタ対（ＭＮ１２、ＭＮ１
３、ＭＰ１３、ＭＰ１４）と、前記第１、第２の差動ト
ランジスタ対（ＭＮ１２、ＭＮ１３、ＭＰ１３、ＭＰ１
４）にそれぞれ接続された第１、第２の定電流源（ＭＮ
１０、ＭＰ１２）と、前記第１の差動トランジスタ対
（ＭＮ１２、ＭＮ１３）と前記第１電源（ＡＶＤＤ）と
の間に接続された第１の電流ミラー回路（ＭＰ１０、Ｍ
Ｐ１）と、前記第２の差動トランジスタ対（ＭＰ１３、
ＭＰ１４）と前記第２電源（ＡＶＳＳ）との間に接続さ
れた第２の電流ミラー回路（ＭＮ１５、ＭＮ２）と、前
記下降指示信号（ＤＯＷＮ）、前記下降指示信号（ＤＯ
ＷＮ）を反転してなる下降指示反転信号（ＤＯＷＮＢ）
が供給される第３、第４入力端子（Ａ３、Ａ４）に制御
電極がそれぞれ接続され互いに逆導電型の第３、第４の
差動トランジスタ対（ＭＮ１８、ＭＮ１９、ＭＰ１８、
ＭＰ１９）と、前記第３、第４の差動トランジスタ対
（ＭＮ１８、ＭＮ１９、ＭＰ１８、ＭＰ１９）にそれぞ
れ接続された第３、第４の定電流源（ＭＮ１６、ＭＰ１
７）と、前記第３の差動トランジスタ対（ＭＮ１８、Ｍ
Ｎ１９）と前記第１電源（ＡＶＤＤ）との間に接続され
た第３の電流ミラー回路（ＭＰ１５、ＭＰ２）と、前記
第４の差動トランジスタ対（ＭＰ１８、ＭＰ１９）と前
記第２電源（ＡＶＳＳ）との間に接続された第４の電流
ミラー回路（ＭＮ２１、ＭＮ１）とを備え、前記第１の
出力段トランジスタ（ＭＰ１）は、前記第１の電流ミラ
ー回路（ＭＰ１０、ＭＰ１）に含まれ、前記第２の出力
段トランジスタ（ＭＮ１）は、前記第４の電流ミラー回
路（ＭＮ２１、ＭＮ１）に含まれ、前記第３の出力段ト
ランジスタ（ＭＰ２）は、前記第３の電流ミラー回路
（ＭＰ１５、ＭＰ２）に含まれ、前記第４の出力段トラ
ンジスタ（ＭＮ２）は、前記第２の電流ミラー回路（Ｍ
Ｎ１５、ＭＮ２）に含まれている。

【００１９】本発明のチャージポンプ回路において、更
に、前記第１から第４の電流ミラー回路（ＭＰ１０、Ｍ
Ｐ１、ＭＮ２１、ＭＮ１、ＭＰ１５、ＭＰ２、ＭＮ１
５、ＭＮ２）のそれぞれに流れる電流誤差を補償するた
めの電流誤差補償回路（６０）を備えている。

【００２０】本発明のチャージポンプ回路において、更
に、前記第１、第３の定電流源（ＭＮ１０、ＭＮ１６）
にそれぞれ並列に接続された第５、第６の定電流源（Ｍ
Ｎ１１、ＭＮ１７）を備え、前記電流誤差補償回路（６
０）は、前記第１および第２出力信号（Ｃ、ＣＢ）の平
均値を示す信号ならびに設定信号の差に対応した制御信
号を生成し、前記第５、第６の定電流源（ＭＮ１１、Ｍ
Ｎ１７）は、前記制御信号に応答して、前記第１、第３
の差動トランジスタ対（ＭＮ１２、ＭＮ１３、ＭＮ１
８、ＭＮ１９）に供給する電流値を変更する。

【００２１】本発明のＰＬＬ回路は、位相比較器と、Ｖ
ＣＯ（ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ ｏｃｉ
ｌｌａｔｏｒ；電圧制御発信器）と、前記位相比較器か
ら供給される上昇指示信号（ＵＰ）および下降指示信号
（ＤＯＷＮ）に応答して第１出力信号（Ｃ）および前記
第１出力信号（Ｃ）を反転してなる第２出力信号（Ｃ
Ｂ）を生成し、前記第１および第２出力信号（Ｃ、Ｃ
Ｂ）に基づいて、前記ＶＣＯを駆動するチャージポンプ
回路とを備えたＰＬＬ（Ｐｈａｓｅ−ＬｏｃｋｅｄＬｏ
ｏｐ；位相同期ループ）回路であって、前記チャージポ
ンプ回路は、プッシュプル（ｐｕｓｈ−ｐｕｌｌ）動作
の結果として前記第１出力信号（Ｃ）を生成し、第１電
源（ＡＶＤＤ）および第２電源（ＡＶＳＳ）の間に互い
に直列接続された第１および第２の出力段トランジスタ
（ＭＰ１、ＭＮ１）と、プッシュプル動作の結果として
前記第２出力信号（ＣＢ）を生成し、前記第１電源（Ａ
ＶＤＤ）および前記第２電源（ＡＶＳＳ）の間に互いに
直列接続された第３および第４の出力段トランジスタ
（ＭＰ２、ＭＮ２）と、前記上昇指示信号（ＵＰ）、前
記上昇指示信号（ＵＰ）を反転してなる上昇指示反転信
号（ＵＰＢ）が供給される第１、第２入力端子（Ａ１、
Ａ２）に制御電極がそれぞれ接続され互いに逆導電型の
第１、第２の差動トランジスタ対（ＭＮ１２、ＭＮ１
３、ＭＰ１３、ＭＰ１４）と、前記第１、第２の差動ト
ランジスタ対（ＭＮ１２、ＭＮ１３、ＭＰ１３、ＭＰ１
４）にそれぞれ接続された第１、第２の定電流源（ＭＮ
１０、ＭＰ１２）と、前記第１の差動トランジスタ対
（ＭＮ１２、ＭＮ１３）と前記第１電源（ＡＶＤＤ）と
の間に接続された第１の電流ミラー回路（ＭＰ１０、Ｍ
Ｐ１）と、前記第２の差動トランジスタ対（ＭＰ１３、
ＭＰ１４）と前記第２電源（ＡＶＳＳ）との間に接続さ
れた第２の電流ミラー回路（ＭＮ１５、ＭＮ２）と、前
記下降指示信号（ＤＯＷＮ）、前記下降指示信号（ＤＯ
ＷＮ）を反転してなる下降指示反転信号（ＤＯＷＮＢ）
が供給される第３、第４入力端子（Ａ３、Ａ４）に制御
電極がそれぞれ接続され互いに逆導電型の第３、第４の
差動トランジスタ対（ＭＮ１８、ＭＮ１９、ＭＰ１８、
ＭＰ１９）と、前記第３、第４の差動トランジスタ対
（ＭＮ１８、ＭＮ１９、ＭＰ１８、ＭＰ１９）にそれぞ
れ接続された第３、第４の定電流源（ＭＮ１６、ＭＰ１
７）と、前記第３の差動トランジスタ対（ＭＮ１８、Ｍ
Ｎ１９）と前記第１電源（ＡＶＤＤ）との間に接続され
た第３の電流ミラー回路（ＭＰ１５、ＭＰ２）と、前記
第４の差動トランジスタ対（ＭＰ１８、ＭＰ１９）と前
記第２電源（ＡＶＳＳ）との間に接続された第４の電流
ミラー回路（ＭＮ２１、ＭＮ１）とを備え、前記第１の
出力段トランジスタ（ＭＰ１）は、前記第１の電流ミラ
ー回路（ＭＰ１０、ＭＰ１）に含まれ、前記第２の出力
段トランジスタ（ＭＮ１）は、前記第４の電流ミラー回
路（ＭＮ２１、ＭＮ１）に含まれ、前記第３の出力段ト
ランジスタ（ＭＰ２）は、前記第３の電流ミラー回路
（ＭＰ１５、ＭＰ２）に含まれ、前記第４の出力段トラ
ンジスタ（ＭＮ２）は、前記第２の電流ミラー回路（Ｍ
Ｎ１５、ＭＮ２）に含まれている。

【００２２】本発明は、スイッチングノイズの低減のた
めにカレントミラーを用いてチャージポンプ回路を構成
する。さらに、チャージ時における誤差電流補償のため
に、誤差電流補償回路が用いられる。差動回路に位相比
較器からのＵＰ、ＵＰＢ、ＤＯＷＮ、ＤＯＷＮＢ信号を
入力する。差動回路の負荷はカレントミラー回路で構成
されており、負荷に流れた電流と等しい電流がＰＬＬの
フィルタに出力される。また、差動回路は、ＵＰ側、Ｄ
ＯＷＮ側の電流誤差を補償するための電流誤差補償端子
を有している。電流誤差補償は、それぞれのフィルタの
容量端子電圧の中間値と参照電圧ｒｅｆとの比較を行
い、その比較結果をチャージポンプに帰還させる（Ｃｏ
ｍｍｏｎ Ｍｏｄｅ Ｆｅｅｄ Ｂａｃｋ）。

【００２３】

【発明の実施の形態】本発明の一実施形態が説明され
る。

【００２４】本実施形態のチャージポンプ回路は、入力
信号の位相にロックするＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋ
ｅｄ Ｌｏｏｐ；位相同期ループ）回路の周波数・位相
比較器から供給される下降指示（ＤＯＷＮ）信号及び上
昇指示（ＵＰ）信号に対応しループフィルタを介して可
変周波数発振器を駆動するＭＯＳ型トランジスタで構成
されるチャージポンプ回路である。

【００２５】まず、図６を参照して、従来から一般に用
いられているＰＬＬ回路を説明する。ＰＬＬ回路１００
は、抵抗・コンデンサを含む一次または二次ループフィ
ルタ１２０と、ＶＣＯ（ｖｏｌｔａｇｅ−ｃｏｎｔｒｏ
ｌｌｅｄ ｏｃｉｌｌａｔｏｒ；電圧制御発信器）１３
０と、分周回路１４０と、周波数・位相検出回路１５０
と、チャージポンプ１１０などを含んでいる。

【００２６】ループフィルタ１２０は、ローパスフィル
タとして動作し、コンデンサＣ２の端子電圧を制御電圧
として生成する。分周回路１４０は、ＶＣＯ１３０の発
振信号を分周比に基づいて分周し、分周した信号を出力
信号として生成する。周波数・位相検出回路１５０は、
入力信号とＶＣＯ１３０の発振信号を分周回路１４０で
分周した信号との周波数及び位相誤差を検出し、誤差に
応じた上昇指示（ＵＰ）信号及び下降指示（ＤＯＷＮ）
信号を生成する。

【００２７】チャージポンプ１１０は、上昇指示（Ｕ
Ｐ）信号に応答して、電源ＶＤＤからループフィルタ１
２０へ向かって一定電流を注入し、コンデンサＣ１、Ｃ
２に電荷を蓄える。また、チャージポンプ１１０は、下
降指示（ＤＯＷＮ）信号に応答して、ループフィルタ１
２０から一定電流を放出し、コンデンサＣ１、Ｃ２に蓄
えられた電荷を放出してチャージポンプ１１０に注入す
る。

【００２８】上記の一連の動作により、ＰＬＬ回路１０
０は、入力信号と出力信号の位相と周波数成分が一致す
る（同期状態）。

【００２９】次に、図１および図２を参照して、本実施
形態のチャージポンプ回路について説明する。本実施形
態のチャージポンプ回路は、高速通信用のＰＬＬ回路に
適用される。

【００３０】図１に示されるように、チャージポンプ回
路は、上昇段部Ｋ１と下降段部Ｋ２とを備えている。図
２に示されるように、チャージポンプ回路の出力端子Ｃ
および出力端子（出力端子Ｃの反転端子）ＣＢから出力
される出力信号は、ＰＬＬのフィルタ５０を介してＶＣ
Ｏに出力される。なお、ＰＬＬのフィルタ５０は、抵抗
ＲとコンデンサＣＯとからなるローパスフィルタであ
る。

【００３１】まず、図１を参照して、チャージポンプ回
路の上昇段部Ｋ１について説明する。

【００３２】上昇段部Ｋ１では、Ｎチャネルトランジス
タＭＮ１２、ＭＮ１３からなる差動増幅器と、Ｐチャネ
ルトランジスタＭＰ１３、ＭＰ１４からなる差動増幅器
とが並列に接続されている。

【００３３】ＮチャネルトランジスタＭＮ１２およびＭ
Ｎ１３は、差動増幅回路を構成している。Ｎチャネルト
ランジスタＭＮ１２およびＭＮ１３のソースは互いに接
続されている。ＮチャネルトランジスタＭＮ１２のゲー
トは、入力端子（ＵＰ）Ａ１に接続されている。入力端
子Ａ１には、上昇指示（ＵＰ）信号が入力される。Ｎチ
ャネルトランジスタＭＮ１３のゲートは、入力端子（Ｕ
ＰＢ）Ａ２に接続されている。入力端子Ａ２には、上昇
指示（ＵＰ）信号の反転信号が入力される。

【００３４】定電流源用ＮチャネルトランジスタＭＮ１
０は、そのソースが低位側電源ＡＶＳＳに接続され、そ
のドレインがＮチャネルトランジスタＭＮ１２およびＭ
Ｎ１３の共通接続されたソースと接続されている。定電
流源用ＮチャネルトランジスタＭＮ１０は、電流吸い込
み型であり１０μＡを流す。

【００３５】ＰチャネルトランジスタＭＰ１０およびＭ
Ｐ１は、差動増幅回路ＭＮ１２、ＭＮ１３の能動負荷と
して作用するカレントミラー回路を構成している。Ｐチ
ャネルトランジスタＭＰ１０およびＭＰ１のそれぞれ
は、そのソースが高位側電源ＡＶＤＤに接続されてい
る。ＰチャネルトランジスタＭＰ１のゲートは、Ｎチャ
ネルトランジスタＭＮ１２のドレインに接続され、その
ドレインは出力端子Ｃに接続されている。Ｐチャネルト
ランジスタＭＰ１０のドレインは、Ｎチャネルトランジ
スタＭＮ１２のドレインに接続され、Ｐチャネルトラン
ジスタＭＰ１０のゲートとドレインは互いに接続されて
いる。

【００３６】ＰチャネルトランジスタＭＰ１１は、その
ドレインがＮチャネルトランジスタＭＮ１３のドレイン
に接続され、そのソースが高位側電源ＡＶＤＤに接続さ
れている。ＰチャネルトランジスタＭＰ１１は、差動増
幅回路ＭＮ１２、ＭＮ１３の負荷を揃えるために、Ｐチ
ャネルトランジスタＭＰ１０と同じ特性のものが用いら
れる。

【００３７】定電流源用ＮチャネルトランジスタＭＮ１
１は、そのドレインがＮチャネルトランジスタＭＮ１３
とＭＮ１２のソースに接続され、そのソースが低位側電
源ＡＶＳＳに接続されている。定電流源用Ｎチャネルト
ランジスタＭＮ１１は、図３のＮチャネルトランジスタ
ＭＮ２６とカレントミラー回路を構成している。

【００３８】ＰチャネルトランジスタＭＰ１３およびＭ
Ｐ１４は、差動増幅回路を構成している。Ｐチャネルト
ランジスタＭＰ１３およびＭＰ１４のソースは互いに接
続されている。ＰチャネルトランジスタＭＰ１３のゲー
トは、入力端子Ａ１に接続されている。Ｐチャネルトラ
ンジスタＭＰ１４のゲートは、入力端子Ａ２に接続され
ている。

【００３９】定電流源用ＰチャネルトランジスタＭＰ１
２は、そのソースが高位側電源ＡＶＤＤに接続され、そ
のドレインがＰチャネルトランジスタＭＰ１３およびＭ
Ｐ１４の共通接続されたソースと接続されている。定電
流源用ＰチャネルトランジスタＭＰ１２は、１０μＡを
流す。

【００４０】ＮチャネルトランジスタＭＮ１５およびＭ
Ｎ２は、差動増幅回路ＭＰ１３、ＭＰ１４の能動負荷と
して作用するカレントミラー回路を構成している。Ｎチ
ャネルトランジスタＭＮ１５およびＭＮ２のそれぞれ
は、そのソースが低位側電源ＡＶＳＳに接続されてい
る。ＮチャネルトランジスタＭＮ２のゲートは、Ｐチャ
ネルトランジスタＭＰ１４のドレインに接続され、その
ドレインは出力端子ＣＢに接続されている。Ｎチャネル
トランジスタＭＮ１５のドレインは、Ｐチャネルトラン
ジスタＭＰ１４のドレインに接続され、Ｎチャネルトラ
ンジスタＭＮ１５のゲートとドレインは互いに接続され
ている。

【００４１】ＮチャネルトランジスタＭＮ１４は、その
ドレインがＰチャネルトランジスタＭＰ１３のドレイン
に接続され、そのソースが低位側電源ＡＶＳＳに接続さ
れている。ＮチャネルトランジスタＭＮ１４は、差動増
幅回路ＭＰ１３、ＭＰ１４の負荷を揃えるために、Ｎチ
ャネルトランジスタＭＮ１５と同じ特性のものが用いら
れる。

【００４２】次に、チャージポンプ回路の下降段部Ｋ２
について説明する。

【００４３】下降段部Ｋ２では、Ｎチャネルトランジス
タＭＮ１８、ＭＮ１９からなる差動増幅器と、Ｐチャネ
ルトランジスタＭＰ１８、ＭＰ１９からなる差動増幅器
とが並列に接続されている。

【００４４】ＮチャネルトランジスタＭＮ１８およびＭ
Ｎ１９は、差動増幅回路を構成している。Ｎチャネルト
ランジスタＭＮ１８およびＭＮ１９のソースは互いに接
続されている。ＮチャネルトランジスタＭＮ１８のゲー
トは、入力端子（ＤＯＷＮ）Ａ３に接続されている。入
力端子Ａ３には、下降指示（ＤＯＷＮ）信号が入力され
る。ＮチャネルトランジスタＭＮ１９のゲートは、入力
端子（ＤＯＷＮＢ）Ａ４に接続されている。入力端子Ａ
４には、下降指示（ＤＯＷＮ）信号の反転信号が入力さ
れる。

【００４５】定電流源用ＮチャネルトランジスタＭＮ１
６は、そのソースが低位側電源ＡＶＳＳに接続され、そ
のドレインがＮチャネルトランジスタＭＮ１８およびＭ
Ｎ１９の共通接続されたソースと接続されている。定電
流源用ＮチャネルトランジスタＭＮ１６は、電流吸い込
み型であり１０μＡを流す。

【００４６】ＰチャネルトランジスタＭＰ１５およびＭ
Ｐ２は、差動増幅回路ＭＮ１８、ＭＮ１９の能動負荷と
して作用するカレントミラー回路を構成している。Ｐチ
ャネルトランジスタＭＰ１５およびＭＰ２のそれぞれ
は、そのソースが高位側電源ＡＶＤＤに接続されてい
る。ＰチャネルトランジスタＭＰ２のゲートは、Ｎチャ
ネルトランジスタＭＮ１８のドレインに接続され、その
ドレインは出力端子ＣＢに接続されている。Ｐチャネル
トランジスタＭＰ１５のドレインは、Ｎチャネルトラン
ジスタＭＮ１８のドレインに接続され、Ｐチャネルトラ
ンジスタＭＰ１５のゲートとドレインは互いに接続され
ている。

【００４７】ＰチャネルトランジスタＭＰ１６は、その
ソースが高位側電源ＡＶＤＤに接続され、そのドレイン
がＮチャネルトランジスタＭＮ１９のドレインに接続さ
れている。ＰチャネルトランジスタＭＰ１６は、差動増
幅回路ＭＮ１８、ＭＮ１９の負荷を揃えるために、Ｐチ
ャネルトランジスタＭＰ１５と同じ特性のものが用いら
れる。

【００４８】定電流源用ＮチャネルトランジスタＭＮ１
７は、そのソースが低位側電源ＡＶＳＳに接続され、そ
のドレインがＮチャネルトランジスタＭＮ１８とＭＮ１
９のソースと接続されている。定電流源用Ｎチャネルト
ランジスタＭＮ１７は、図３のＮチャネルトランジスタ
ＭＮ２６とカレントミラー回路を構成している。

【００４９】ＰチャネルトランジスタＭＰ１８およびＭ
Ｐ１９は、差動増幅回路を構成している。Ｐチャネルト
ランジスタＭＰ１８およびＭＰ１９のソースは互いに接
続されている。ＰチャネルトランジスタＭＰ１８のゲー
トは、入力端子Ａ３に接続されている。Ｐチャネルトラ
ンジスタＭＰ１９のゲートは、入力端子Ａ４に接続され
ている。

【００５０】定電流源用ＰチャネルトランジスタＭＰ１
７は、そのソースが高位側電源ＡＶＤＤに接続され、そ
のドレインがＰチャネルトランジスタＭＰ１８およびＭ
Ｐ１９の共通接続されたソースと接続されている。定電
流源用ＮチャネルトランジスタＭＰ１７は、１０μＡを
流す。

【００５１】ＮチャネルトランジスタＭＮ２１およびＭ
Ｎ１は、差動増幅回路ＭＰ１８、ＭＰ１９の能動負荷と
して作用するカレントミラー回路を構成している。Ｎチ
ャネルトランジスタＭＮ２１およびＭＮ１のそれぞれ
は、そのソースが低位側電源ＡＶＳＳに接続されてい
る。ＮチャネルトランジスタＭＮ１のゲートは、Ｐチャ
ネルトランジスタＭＰ１９のドレインに接続され、その
ドレインは出力端子Ｃに接続されている。Ｎチャネルト
ランジスタＭＮ２１のドレインは、Ｐチャネルトランジ
スタＭＰ１９のドレインに接続され、Ｎチャネルトラン
ジスタＭＮ２１のゲートとドレインは互いに接続されて
いる。

【００５２】ＮチャネルトランジスタＭＮ２０は、その
ソースが低位側電源ＡＶＳＳに接続され、そのドレイン
がＰチャネルトランジスタＭＰ１８のドレインに接続さ
れている。ＮチャネルトランジスタＭＮ２０は、差動増
幅回路ＭＰ１８、ＭＰ１９の負荷を揃えるために、Ｎチ
ャネルトランジスタＭＮ２１と同じ特性のものが用いら
れる。

【００５３】なお、入力端子Ａ０から上記チャージポン
プ回路に電流が入力される。入力端子Ａ０と、定電流源
用ＮチャネルトランジスタＭＮ１０、定電流源用Ｐチャ
ネルトランジスタＭＰ１２、定電流源用Ｎチャネルトラ
ンジスタＭＮ１６および定電流源用Ｐチャネルトランジ
スタＭＰ１７との間の回路（群）によって、各定電流源
用トランジスタＭＮ１０、ＭＰ１２、ＭＮ１６、ＭＰ１
７に流れる電流値（定電流値）が１０μＡに設定され
る。

【００５４】次に、本実施形態の動作が説明される。

【００５５】差動増幅回路ＭＮ１２、ＭＮ１３の負荷抵
抗の代わりに、カレントミラー回路ＭＰ１０、ＭＰ１が
接続されている。トランジスタＭＰ１のドレイン電流Ｉ
ｄＰ１は、カレントミラーの働きにより、トランジスタ
ＭＰ１０のドレイン電流Ｉｄ１０と等しくなる。

【００５６】差動増幅回路ＭＰ１３、ＭＰ１４の負荷抵
抗の代わりに、カレントミラー回路ＭＮ１５、ＭＮ２が
接続されている。トランジスタＭＮ２のドレイン電流Ｉ
ｄＮ２は、カレントミラーの働きにより、トランジスタ
ＭＮ１５のドレイン電流ＩｄＮ１５と等しくなる。

【００５７】差動増幅回路ＭＮ１８、ＭＮ１９の負荷抵
抗の代わりに、カレントミラー回路ＭＰ１５、ＭＰ２が
接続されている。トランジスタＭＰ２のドレイン電流Ｉ
ｄＰ２は、カレントミラーの働きにより、トランジスタ
ＭＰ１５のドレイン電流ＩｄＰ１５と等しくなる。

【００５８】差動増幅回路ＭＰ１８、ＭＰ１９の負荷抵
抗の代わりに、カレントミラー回路ＭＮ２１、ＭＮ１が
接続されている。トランジスタＭＮ１のドレイン電流Ｉ
ｄＮ１は、カレントミラーの働きにより、トランジスタ
ＭＮ２１のドレイン電流Ｉｄ２１と等しくなる。

【００５９】まず、入力端子（ＵＰ）Ａ１に、入力端子
（ＵＰＢ）Ａ２よりも高い電圧が印加される場合につい
て説明する。このとき、入力端子（ＤＯＷＮ）Ａ３に
は、入力端子（ＤＯＷＮＢ）Ａ４よりも低い電圧が印加
される。

【００６０】入力端子（ＵＰ）Ａ１に高電圧の信号が入
力したとき、ＮチャネルトランジスタＭＮ１２のゲート
電圧が高くなる。これにより、高位側電源ＡＶＤＤから
ＰチャネルトランジスタＭＰ１０、Ｎチャネルトランジ
スタＭＮ１２および定電流源用Ｎチャネルトランジスタ
ＭＮ１０には、１０μＡの電流が流れる。このとき、カ
レントミラーにより、ＰチャネルトランジスタＭＰ１の
ドレイン電流ＩｄＰ１は、ＰチャネルトランジスタＭＰ
１０のドレイン電流Ｉｄ１０と同じ１０μＡとなる。

【００６１】入力端子（ＵＰ）Ａ１に高電圧の信号が入
力したとき、入力端子（ＵＰＢ）Ａ２にはその反転信号
である低電圧の信号が入力し、Ｎチャネルトランジスタ
ＭＮ１３のゲート電圧が低くなる。これにより、高位側
電源ＡＶＤＤからＰチャネルトランジスタＭＰ１１およ
びＮチャネルトランジスタＭＮ１３には、電流がほとん
ど流れない。

【００６２】入力端子（ＵＰ）Ａ１に高電圧の信号が入
力したとき、ＰチャネルトランジスタＭＰ１３のゲート
電圧が高くなる。これにより、Ｐチャネルトランジスタ
ＭＰ１３およびＮチャネルトランジスタＭＮ１４には、
電流がほとんど流れない。

【００６３】入力端子（ＵＰ）Ａ１に高電圧の信号が入
力したとき、入力端子（ＵＰＢ）Ａ２にはその反転信号
である低電圧の信号が入力し、Ｐチャネルトランジスタ
ＭＰ１４のゲート電圧が低くなる。これにより、高位側
電源ＡＶＤＤから定電流源用ＰチャネルトランジスタＭ
Ｐ１２、ＰチャネルトランジスタＭＰ１４およびＮチャ
ネルトランジスタＭＮ１５には、１０μＡの電流が流れ
る。このとき、カレントミラーにより、Ｎチャネルトラ
ンジスタＭＮ２のドレイン電流ＩｄＮ２は、Ｎチャネル
トランジスタＭＮ１５のドレイン電流ＩｄＮ１５と同じ
１０μＡとなる。

【００６４】入力端子（ＤＯＷＮ）Ａ３に低電圧の信号
が入力したとき、ＮチャネルトランジスタＭＮ１８のゲ
ート電圧が低くなる。これにより、高位側電源ＡＶＤＤ
からＰチャネルトランジスタＭＰ１５、Ｎチャネルトラ
ンジスタＭＮ１８および定電流源用Ｎチャネルトランジ
スタＭＮ１６には、電流がほとんど流れない。このと
き、カレントミラーにより、ＰチャネルトランジスタＭ
Ｐ２のドレイン電流ＩｄＰ２は、Ｐチャネルトランジス
タＭＰ１５のドレイン電流ＩｄＰ１５と同じくほとんど
０μＡとなる。

【００６５】入力端子（ＤＯＷＮ）Ａ３に低電圧の信号
が入力したとき、入力端子（ＤＯＷＮＢ）Ａ４には、そ
の反転信号である高電圧の信号が入力し、Ｎチャネルト
ランジスタＭＮ１９のゲート電圧が高くなる。これによ
り、高位側電源ＡＶＤＤからＰチャネルトランジスタＭ
Ｐ１６、ＮチャネルトランジスタＭＮ１９および定電流
源用ＮチャネルトランジスタＭＮ１６には、１０μＡの
電流が流れる。

【００６６】入力端子（ＤＯＷＮ）Ａ３に低電圧の信号
が入力したとき、ＰチャネルトランジスタＭＰ１８のゲ
ート電圧が低くなる。これにより、高位側電源ＡＶＤＤ
から定電流源用ＰチャネルトランジスタＭＰ１７、Ｐチ
ャネルトランジスタＭＰ１８およびＮチャネルトランジ
スタＭＮ２０には、１０μＡの電流が流れる。

【００６７】入力端子（ＤＯＷＮ）Ａ３に低電圧の信号
が入力したとき、入力端子（ＤＯＷＮＢ）Ａ４には、そ
の反転信号である高電圧の信号が入力し、Ｐチャネルト
ランジスタＭＰ１９のゲート電圧が高くなる。これによ
り、ＰチャネルトランジスタＭＰ１９およびＮチャネル
トランジスタＭＮ２１には、電流がほとんど流れない。
このとき、カレントミラーにより、Ｎチャネルトランジ
スタＭＮ１のドレイン電流ＩｄＮ１は、Ｎチャネルトラ
ンジスタＭＮ２１のドレイン電流Ｉｄ２１と同じくほと
んど０μＡとなる。

【００６８】以上のことから、入力端子（ＵＰ）Ａ１
に、入力端子（ＵＰＢ）Ａ２よりも高い電圧が印加さ
れ、入力端子（ＤＯＷＮ）Ａ３に、入力端子（ＤＯＷＮ
Ｂ）Ａ４よりも低い電圧が印加された場合には、以下の
動作が行われる。高位側電源ＡＶＤＤから出力端子Ｃに
向けて、１０μＡのＰチャネルトランジスタＭＰ１のド
レイン電流ＩｄＰ１が流れる。このとき、Ｎチャネルト
ランジスタＭＮ１を通り出力端子Ｃから低位側電源ＡＶ
ＳＳに流れる電流は遮断されている（ドレイン電流Ｉｄ
Ｎ１は非常に小さい）状態であるから、高位側電源ＡＶ
ＤＤからＰチャネルトランジスタＭＰ１を流れる電流は
出力端子Ｃに流れることにより、出力端子Ｃの電位が上
昇する。また、ＮチャネルトランジスタＭＮ２を通り出
力端子ＣＢから低位側電源ＡＶＳＳには、１０μＡのＮ
チャネルトランジスタＭＮ２のドレイン電流ＩｄＮ２が
流れる。このとき、ＰチャネルトランジスタＭＰ２を通
り、高位側電源ＡＶＤＤから出力端子ＣＢに流れる電流
は遮断される（ドレイン電流ＩｄＰ２は非常に小さ
い）。つまり、ＮチャネルトランジスタＭＮ２を通り出
力端子ＣＢから低位側電源ＡＶＳＳに１０μＡの電流が
流れることにより、出力端子ＣＢの電位が下降する。

【００６９】次に、入力端子（ＵＰ）Ａ１に、入力端子
（ＵＰＢ）Ａ２よりも低い電圧が印加される場合につい
て説明する。このとき、入力端子（ＤＯＷＮ）Ａ３に
は、入力端子（ＤＯＷＮＢ）Ａ４よりも高い電圧が印加
される。

【００７０】入力端子（ＵＰ）Ａ１に低電圧の信号が入
力したとき、ＮチャネルトランジスタＭＮ１２のゲート
電圧が低くなる。これにより、高位側電源ＡＶＤＤから
ＰチャネルトランジスタＭＰ１０、Ｎチャネルトランジ
スタＭＮ１２および定電流源用Ｎチャネルトランジスタ
ＭＮ１０には、電流がほとんど流れない。このとき、カ
レントミラーにより、ＰチャネルトランジスタＭＰ１の
ドレイン電流ＩｄＰ１は、ＰチャネルトランジスタＭＰ
１０のドレイン電流Ｉｄ１０と同じくほとんど０μＡと
なる。

【００７１】入力端子（ＵＰ）Ａ１に低電圧の信号が入
力したとき、入力端子（ＵＰＢ）Ａ２にはその反転信号
である高電圧の信号が入力し、Ｎチャネルトランジスタ
ＭＮ１３のゲート電圧が高くなる。これにより、高位側
電源ＡＶＤＤからＰチャネルトランジスタＭＰ１１、Ｎ
チャネルトランジスタＭＮ１３および定電流源用Ｎチャ
ネルトランジスタＭＮ１０には、１０μＡの電流が流れ
る。

【００７２】入力端子（ＵＰ）Ａ１に低電圧の信号が入
力したとき、ＰチャネルトランジスタＭＰ１３のゲート
電圧が低くなる。これにより、高位側電源ＡＶＤＤから
定電流源用ＰチャネルトランジスタＭＰ１２、Ｐチャネ
ルトランジスタＭＰ１３およびＮチャネルトランジスタ
ＭＮ１４には、１０μＡの電流が流れる。

【００７３】入力端子（ＵＰ）Ａ１に低電圧の信号が入
力したとき、入力端子（ＵＰＢ）Ａ２にはその反転信号
である高電圧の信号が入力し、Ｐチャネルトランジスタ
ＭＰ１４のゲート電圧が高くなる。これにより、Ｐチャ
ネルトランジスタＭＰ１４およびＮチャネルトランジス
タＭＮ１５には、ほとんど電流が流れない。このとき、
カレントミラーにより、ＮチャネルトランジスタＭＮ２
のドレイン電流ＩｄＮ２は、ＮチャネルトランジスタＭ
Ｎ１５のドレイン電流ＩｄＮ１５と同じくほとんど０μ
Ａとなる。

【００７４】入力端子（ＤＯＷＮ）Ａ３に高電圧の信号
が入力したとき、ＮチャネルトランジスタＭＮ１８のゲ
ート電圧が高くなる。これにより、高位側電源ＡＶＤＤ
からＰチャネルトランジスタＭＰ１５、Ｎチャネルトラ
ンジスタＭＮ１８および定電流源用Ｎチャネルトランジ
スタＭＮ１６には、１０μＡの電流が流れる。このと
き、カレントミラーにより、ＰチャネルトランジスタＭ
Ｐ２のドレイン電流ＩｄＰ２は、Ｐチャネルトランジス
タＭＰ１５のドレイン電流ＩｄＰ１５と同じ１０μＡと
なる。

【００７５】入力端子（ＤＯＷＮ）Ａ３に高電圧の信号
が入力したとき、入力端子（ＤＯＷＮＢ）Ａ４には、そ
の反転信号である低電圧の信号が入力し、Ｎチャネルト
ランジスタＭＮ１９のゲート電圧が低くなる。これによ
り、高位側電源ＡＶＤＤからＰチャネルトランジスタＭ
Ｐ１６およびＮチャネルトランジスタＭＮ１９には、ほ
とんど電流が流れない。

【００７６】入力端子（ＤＯＷＮ）Ａ３に高電圧の信号
が入力したとき、ＰチャネルトランジスタＭＰ１８のゲ
ート電圧が高くなる。これにより、Ｐチャネルトランジ
スタＭＰ１８およびＮチャネルトランジスタＭＮ２０に
は、ほとんど電流が流れない。

【００７７】入力端子（ＤＯＷＮ）Ａ３に高電圧の信号
が入力したとき、入力端子（ＤＯＷＮＢ）Ａ４には、そ
の反転信号である低電圧の信号が入力し、Ｐチャネルト
ランジスタＭＰ１９のゲート電圧が低くなる。これによ
り、高位側電源ＡＶＤＤから定電流源用Ｐチャネルトラ
ンジスタＭＰ１７、ＰチャネルトランジスタＭＰ１９お
よびＮチャネルトランジスタＭＮ２１には、１０μＡの
電流が流れる。このとき、カレントミラーにより、Ｎチ
ャネルトランジスタＭＮ１のドレイン電流ＩｄＮ１は、
ＮチャネルトランジスタＭＮ２１のドレイン電流Ｉｄ２
１と同じ１０μＡとなる。

【００７８】以上のことから、入力端子（ＵＰ）Ａ１
に、入力端子（ＵＰＢ）Ａ２よりも低い電圧が印加さ
れ、入力端子（ＤＯＷＮ）Ａ３に、入力端子（ＤＯＷＮ
Ｂ）Ａ４よりも高い電圧が印加された場合には、以下の
動作が行われる。高位側電源ＡＶＤＤから出力端子ＣＢ
に向けて、１０μＡのＰチャネルトランジスタＭＰ２の
ドレイン電流ＩｄＰ２が流れる。このとき、Ｎチャネル
トランジスタＭＮ２を通り出力端子ＣＢから低位側電源
ＡＶＳＳに流れる電流は遮断されている（ドレイン電流
ＩｄＮ２は非常に小さい）状態であるから、高位側電源
ＡＶＤＤからＰチャネルトランジスタＭＰ２を流れる電
流は出力端子ＣＢに流れることにより、出力端子ＣＢの
電位が上昇する。また、ＮチャネルトランジスタＭＮ１
を通り出力端子Ｃから低位側電源ＡＶＳＳには、１０μ
ＡのＮチャネルトランジスタＭＮ１のドレイン電流Ｉｄ
Ｎ１が流れる。このとき、ＰチャネルトランジスタＭＰ
１を通り、高位側電源ＡＶＤＤから出力端子Ｃに流れる
電流は遮断される（ドレイン電流ＩｄＰ１は非常に小さ
い）。つまり、ＮチャネルトランジスタＭＮ１を通り出
力端子Ｃから低位側電源ＡＶＳＳに１０μＡの電流が流
れることにより、出力端子Ｃの電位が下降する。

【００７９】従来は、位相比較器からのＵＰ信号、ＤＯ
ＷＮ信号がスイッチングトランジスタのゲートに入力さ
れるときのスイッチング電圧が０〜ＶＤＤと大きく、寄
生容量にチャージされた大きな電圧がスイッチングノイ
ズとなっていた。これに対し、本実施形態では、差動増
幅回路の負荷がカレントミラー回路で構成されているた
め、０〜ＶＤＤまでのスイッチング電圧の変化を、小電
流の変化（本実施形態では０〜１０μＡ）に変換するこ
とができる。その小電流が出力端子Ｃおよび出力端子Ｃ
ＢからＰＬＬのフィルタ５０に出力される。この時、カ
レントミラー回路を構成しているトランジスタ（ＭＰ
１、ＭＰ２、ＭＮ１、ＭＮ２）のゲート電位の変化は５
００ｍＶ（３．３電源時）と従来回路に比べ、ゲート電
位の振幅は１／６以下となる。そのため、スイッチング
ノイズも従来に比べ、同程度に抑えられる。

【００８０】次に、図１から図３を参照して、電流誤差
補償回路（Ｃｏｍｍｏｎ ＭｏｄｅＦｅｅｄ Ｂａｃｋ
回路）について説明する。電流誤差補償回路６０は、上
記チャージポンプ回路（図１）に接続されている。

【００８１】上記のように、出力端子Ｃに出力信号を供
給する出力段は、ＰチャネルトランジスタＭＰ１および
ＮチャネルトランジスタＭＮ１からなるプッシュプルト
ランジスタから構成されている。同様に、出力端子ＣＢ
に出力信号を出力する出力段は、Ｐチャネルトランジス
タＭＰ２およびＮチャネルトランジスタＭＮ２からなる
プッシュプルトランジスタから構成されている。

【００８２】上記の両プッシュプルトランジスタではそ
れぞれ、その通常一般のトランジスタ特性に起因して、
ＮチャネルトランジスタＭＮ１、ＭＮ２が出力端子Ｃ、
ＣＢの電位を下降（プル）させる力の方が、Ｐチャネル
トランジスタＭＰ１、ＭＰ２が出力端子Ｃ、ＣＢの電位
を上昇（プッシュ）させる力に比べて大きい。このこと
から、両プッシュプルトランジスタから出力される出力
信号Ｃ、ＣＢの電位（の平均値）が次第に下がり、やが
てＶＣＯの発振が止まるおそれがある。

【００８３】そこで、本実施形態では、電流誤差補償回
路６０を設けて、出力端子Ｃおよび出力端子ＣＢの平均
値が設定値に保持されるようにしている。図２に示され
るように、差動増幅アンプ６１には、信号ＣＱ１、ＣＱ
２の電位の平均値と、参照電圧ｒｅｆとが入力され、そ
れらの入力信号の差に応じた信号を電流誤差補償入力端
子ＣＭＦＢＩＮ（図１参照）に出力する。

【００８４】ここで、信号ＣＱ１とは、出力信号ＣがＰ
ＬＬフィルタ５０に入力され、その電圧がＰＬＬフィル
タ５０の抵抗によって電圧降下してなる電圧（容量端子
電圧）を有する。同様に、信号ＣＱ２とは、出力信号Ｃ
ＢがＰＬＬフィルタ５０に入力され、その電圧がＰＬＬ
フィルタ５０の抵抗によって電圧降下してなる電圧（容
量端子電圧）を有する。

【００８５】図３を参照して、電流誤差補償回路６０の
詳細な回路構成を説明する。

【００８６】電流誤差補償回路６０の出力端子ＣＭＦＢ
ＯＵＴから出力される信号が、図１および図２の電流誤
差補償入力端子ＣＭＦＢＩＮに入力される。

【００８７】ＰチャネルトランジスタＭＰ２３、２４、
２７および２８によって、差動増幅アンプ６１が構成さ
れる。ＰチャネルトランジスタＭＰ２３のゲートには、
信号ＣＱ１が入力される。ＰチャネルトランジスタＭＰ
２８のゲートには、信号ＣＱ２が入力される。Ｐチャネ
ルトランジスタＭＰ２４および２７の各ゲートには、参
照電圧ｒｅｆが印加される。

【００８８】ＰチャネルトランジスタＭＰ２３および２
４の各ソースには、定電流源用Ｐチャネルトランジスタ
ＭＰ２１のドレインが接続されている。定電流源用Ｐチ
ャネルトランジスタＭＰ２１のソースは高位側電源ＡＶ
ＤＤに接続されている。ＰチャネルトランジスタＭＰ２
７および２８の各ソースには、定電流源用Ｐチャネルト
ランジスタＭＰ２５のドレインが接続されている。定電
流源用ＰチャネルトランジスタＭＰ２５のソースは高位
側電源ＡＶＤＤに接続されている。

【００８９】ノードＮＲでは、高位側電源ＡＶＤＤおよ
び低位側電源ＡＶＳＳ間の電圧が抵抗Ｒ２１，Ｒ２２に
よってそれぞれ分圧されることにより、参照電圧ｒｅｆ
が設定される。

【００９０】次に、電流誤差補償回路６０の動作につい
て説明する。

【００９１】差動増幅アンプ６１では、信号ＣＱ１の電
位および信号ＣＱ２の電位のそれぞれが参照電圧ｒｅｆ
と比較され、その差に応じた信号が出力端子ＣＭＦＢＯ
ＵＴから出力される。

【００９２】出力端子ＣＭＦＢＯＵＴからの信号が電流
誤差補償入力端子ＣＭＦＢＩＮに入力されることによ
り、定電流源用ＮチャネルトランジスタＭＮ１１および
定電流源用ＮチャネルトランジスタＭＮ１７のそれぞれ
のゲート電圧が制御される。これにより、定電流源用Ｎ
チャネルトランジスタＭＮ１１および定電流源用Ｎチャ
ネルトランジスタＭＮ１７のそれぞれに流れる電流値が
増減する。ここで、定電流源用Ｎチャネルトランジスタ
ＭＮ１１および定電流源用ＮチャネルトランジスタＭＮ
１７のそれぞれが、電流誤差補償回路６０のＮチャネル
トランジスタＭＮ２６とカレントミラー回路を構成して
いることは前述の通りである。

【００９３】定電流源用ＮチャネルトランジスタＭＮ１
１および定電流源用ＮチャネルトランジスタＭＮ１７
は、それぞれ、定電流源用ＮチャネルトランジスタＭＮ
１０および定電流源用ＮチャネルトランジスタＭＮ１６
と並列に接続されている。そのため、電流誤差補償入力
端子ＣＭＦＢＩＮに入力された信号によって、差動トラ
ンジスタ対（ＭＮ１２、ＭＮ１３、ＭＮ１８、ＭＮ１
９）に流れる電流値が制御される。

【００９４】以上のように、電流誤差補償回路６０によ
って、同相信号フィードバック制御（ＣＭＦＢ）が行わ
れ、信号ＣＱ１、ＣＱ２の電位は参照電圧ｒｅｆと等し
くされる。これにより、ＶＣＯの発振が止まるおそれは
ない。

【００９５】なお、電流誤差補償回路６０は、上記プッ
シュプルトランジスタの特性補償のみならず、温度補償
にも効果がある。

【００９６】以上のことから、本実施形態によれば、以
下の効果が得られる。

【００９７】チャージポンプのスイッチングノイズが大
幅に減るため、スイッチングノイズに起因するジッタが
減少する。チャージポンプに流れる電流は差動電流と等
しいため、従来のチャージポンプに見られるような残留
電流が見られない。そのため、残留電流によるジッタが
減少する。ＭＯＳトランジスタをスイッチングする際に
生じる寄生容量によるピーク電流がチャージポンプまで
伝わる量が減少するため、スイッチングノイズが減少す
る。

【００９８】ＶＣＯの差動制御の際に問題となるチャー
ジポンプの誤差電流補償が容易にできる。そのため、チ
ップ内の容量のみによる差動制御型ＰＬＬが安定に実現
できる。

【００９９】

【発明の効果】本発明の半導体装置によれば、スイッチ
ングノイズが低減する。

【図面の簡単な説明】

【図１】図１は、本発明の第１実施形態のチャージポン
プ回路を示す回路図である。

【図２】図２は、本発明の第１実施形態のチャージポン
プ回路に接続される電流誤差補償回路を示す回路図であ
る。

【図３】図３は、本発明の第１実施形態の電流誤差補償
回路の詳細を示す回路図である。

【図４】図４は、従来のチャージポンプ回路を示す回路
図である。

【図５】図５は、従来の他のチャージポンプ回路を示す
回路図である。

【図６】図６は、従来一般のＰＬＬ回路を示す回路図で
ある。

【符号の説明】

５０ フィルタ ６０ 電流誤差補償回路 ６１ 差動増幅アンプ １００ ＰＬＬ回路 １１０ チャージポンプ １２０ ループフィルタ １３０ ＶＣＯ １４０ 分周回路 １５０ 周波数・位相比較器 Ａ０ 入力端子 Ａ１ 入力端子（ＵＰ） Ａ２ 入力端子（ＵＰＢ） Ａ３ 入力端子（ＤＯＷＮ） Ａ４ 入力端子（ＤＯＷＮＢ） ＡＶＤＤ 高位側電源 ＡＶＳＳ 低位側電源 Ｃ 出力端子 ＣＢ 出力端子 ＣＭＦＢＩＮ 電流誤差補償入力端子 ＣＭＦＢＯＵＴ 電流誤差補償出力端子 Ｃ１ コンデンサ Ｃ２ コンデンサ ＣＯ コンデンサ ＣＱ１ 容量端子電圧 ＣＱ２ 容量端子電圧 Ｉｄ１０ ドレイン電流 Ｉｄ２１ ドレイン電流 ＩｄＮ１ ドレイン電流 ＩｄＮ２ ドレイン電流 ＩｄＰ１ ドレイン電流 ＩｄＰ２ ドレイン電流 ＩｄＮ１５ ドレイン電流 ＩｄＰ１５ ドレイン電流 Ｋ１ 上昇段部 Ｋ２ 下降段部 Ｒ 抵抗 Ｒ２１ 抵抗 Ｒ２２ 抵抗 ｒｅｆ 参照電圧 ＭＮ１ Ｎチャネルトランジスタ ＭＮ２ Ｎチャネルトランジスタ ＭＮ１０ 定電流源用Ｎチャネルトランジスタ ＭＮ１２ Ｎチャネルトランジスタ ＭＮ１３ Ｎチャネルトランジスタ ＭＮ１４ Ｎチャネルトランジスタ ＭＮ１５ Ｎチャネルトランジスタ ＭＮ１６ Ｎチャネルトランジスタ ＭＮ１７ Ｎチャネルトランジスタ ＭＮ１８ Ｎチャネルトランジスタ ＭＮ１９ Ｎチャネルトランジスタ ＭＮ２０ 定電流源用Ｎチャネルトランジスタ ＭＮ２１ Ｎチャネルトランジスタ ＭＮ２４ 定電流源用Ｎチャネルトランジスタ ＭＮ２６ Ｎチャネルトランジスタ ＭＰ１ Ｐチャネルトランジスタ ＭＰ２ Ｐチャネルトランジスタ ＭＰ１０ Ｐチャネルトランジスタ ＭＰ１１ Ｐチャネルトランジスタ ＭＰ１２ 定電流源用Ｐチャネルトランジスタ ＭＰ１３ Ｐチャネルトランジスタ ＭＰ１４ Ｐチャネルトランジスタ ＭＰ１５ Ｐチャネルトランジスタ ＭＰ１６ Ｐチャネルトランジスタ ＭＰ１７ 定電流源用Ｐチャネルトランジスタ ＭＰ１８ Ｐチャネルトランジスタ ＭＰ１９ Ｐチャネルトランジスタ ＭＰ２１ 定電流源用Ｐチャネルトランジスタ ＭＰ２３ Ｐチャネルトランジスタ ＭＰ２４ Ｐチャネルトランジスタ ＭＰ２５ 定電流源用Ｐチャネルトランジスタ ＭＰ２７ Ｐチャネルトランジスタ ＭＰ２８ Ｐチャネルトランジスタ ＮＲ ノード

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 プッシュプル（ｐｕｓｈ−ｐｕｌｌ）動
   作の結果として第１出力信号を生成し、第１電源および
   第２電源の間に互いに直列接続された第１および第２の
   出力段トランジスタと、 プッシュプル動作の結果として第２出力信号を生成し、
   前記第１電源および前記第２電源の間に互いに直列接続
   された第３および第４の出力段トランジスタと、 第１、第２入力端子に制御電極がそれぞれ接続され互い
   に逆導電型の第１、第２の差動トランジスタ対と、 前記第１、第２の差動トランジスタ対にそれぞれ接続さ
   れた第１、第２の定電流源と、 前記第１の差動トランジスタ対と前記第１電源との間に
   接続された第１の電流ミラー回路と、 前記第２の差動トランジスタ対と前記第２電源との間に
   接続された第２の電流ミラー回路と、 第３、第４入力端子に制御電極がそれぞれ接続され互い
   に逆導電型の第３、第４の差動トランジスタ対と、 前記第３、第４の差動トランジスタ対にそれぞれ接続さ
   れた第３、第４の定電流源と、 前記第３の差動トランジスタ対と前記第１電源との間に
   接続された第３の電流ミラー回路と、 前記第４の差動トランジスタ対と前記第２電源との間に
   接続された第４の電流ミラー回路とを備え、 前記第１の出力段トランジスタは、前記第１の電流ミラ
   ー回路に含まれ、 前記第２の出力段トランジスタは、前記第４の電流ミラ
   ー回路に含まれ、 前記第３の出力段トランジスタは、前記第３の電流ミラ
   ー回路に含まれ、 前記第４の出力段トランジスタは、前記第２の電流ミラ
   ー回路に含まれている半導体装置。
2. 【請求項２】 ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌ
   ｏｏｐ；位相同期ループ）回路に用いられ、位相比較器
   から供給される上昇指示信号および下降指示信号に応答
   して第１出力信号および前記第１出力信号を反転してな
   る第２出力信号を生成し、前記第１および第２出力信号
   に基づいて、ＶＣＯ（ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌ
   ｌｅｄ ｏｃｉｌｌａｔｏｒ；電圧制御発信器）を駆動
   するチャージポンプ回路であって、 プッシュプル（ｐｕｓｈ−ｐｕｌｌ）動作の結果として
   前記第１出力信号を生成し、第１電源および第２電源の
   間に互いに直列接続された第１および第２の出力段トラ
   ンジスタと、 プッシュプル動作の結果として前記第２出力信号を生成
   し、前記第１電源および前記第２電源の間に互いに直列
   接続された第３および第４の出力段トランジスタと、 前記上昇指示信号、前記上昇指示信号を反転してなる上
   昇指示反転信号が供給される第１、第２入力端子に制御
   電極がそれぞれ接続され互いに逆導電型の第１、第２の
   差動トランジスタ対と、 前記第１、第２の差動トランジスタ対にそれぞれ接続さ
   れた第１、第２の定電流源と、 前記第１の差動トランジスタ対と前記第１電源との間に
   接続された第１の電流ミラー回路と、 前記第２の差動トランジスタ対と前記第２電源との間に
   接続された第２の電流ミラー回路と、 前記下降指示信号、前記下降指示信号を反転してなる下
   降指示反転信号が供給される第３、第４入力端子に制御
   電極がそれぞれ接続され互いに逆導電型の第３、第４の
   差動トランジスタ対と、 前記第３、第４の差動トランジスタ対にそれぞれ接続さ
   れた第３、第４の定電流源と、 前記第３の差動トランジスタ対と前記第１電源との間に
   接続された第３の電流ミラー回路と、 前記第４の差動トランジスタ対と前記第２電源との間に
   接続された第４の電流ミラー回路とを備え、 前記第１の出力段トランジスタは、前記第１の電流ミラ
   ー回路に含まれ、 前記第２の出力段トランジスタは、前記第４の電流ミラ
   ー回路に含まれ、 前記第３の出力段トランジスタは、前記第３の電流ミラ
   ー回路に含まれ、 前記第４の出力段トランジスタは、前記第２の電流ミラ
   ー回路に含まれているチャージポンプ回路。
3. 【請求項３】 請求項２記載のチャージポンプ回路にお
   いて、 更に、 前記第１から第４の電流ミラー回路のそれぞれに流れる
   電流誤差を補償するための電流誤差補償回路を備えたチ
   ャージポンプ回路。
4. 【請求項４】 請求項３記載のチャージポンプ回路にお
   いて、 更に、前記第１、第３の定電流源にそれぞれ並列に接続
   された第５、第６の定電流源を備え、 前記電流誤差補償回路は、前記第１および第２出力信号
   の平均値を示す信号ならびに設定信号の差に対応した制
   御信号を生成し、 前記第５、第６の定電流源は、前記制御信号に応答し
   て、前記第１、第３の差動トランジスタ対に供給する電
   流値を変更するチャージポンプ回路。
5. 【請求項５】 位相比較器と、 ＶＣＯ（ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ ｏｃ
   ｉｌｌａｔｏｒ；電圧制御発信器）と、 前記位相比較器から供給される上昇指示信号および下降
   指示信号に応答して第１出力信号および前記第１出力信
   号を反転してなる第２出力信号を生成し、前記第１およ
   び第２出力信号に基づいて、前記ＶＣＯを駆動するチャ
   ージポンプ回路とを備えたＰＬＬ（Ｐｈａｓｅ−Ｌｏｃ
   ｋｅｄ Ｌｏｏｐ；位相同期ループ）回路であって、 前記チャージポンプ回路は、 プッシュプル（ｐｕｓｈ−ｐｕｌｌ）動作の結果として
   前記第１出力信号を生成し、第１電源および第２電源の
   間に互いに直列接続された第１および第２の出力段トラ
   ンジスタと、 プッシュプル動作の結果として前記第２出力信号を生成
   し、前記第１電源および前記第２電源の間に互いに直列
   接続された第３および第４の出力段トランジスタと、 前記上昇指示信号、前記上昇指示信号を反転してなる上
   昇指示反転信号が供給される第１、第２入力端子に制御
   電極がそれぞれ接続され互いに逆導電型の第１、第２の
   差動トランジスタ対と、 前記第１、第２の差動トランジスタ対にそれぞれ接続さ
   れた第１、第２の定電流源と、 前記第１の差動トランジスタ対と前記第１電源との間に
   接続された第１の電流ミラー回路と、 前記第２の差動トランジスタ対と前記第２電源との間に
   接続された第２の電流ミラー回路と、 前記下降指示信号、前記下降指示信号を反転してなる下
   降指示反転信号が供給される第３、第４入力端子に制御
   電極がそれぞれ接続され互いに逆導電型の第３、第４の
   差動トランジスタ対と、 前記第３、第４の差動トランジスタ対にそれぞれ接続さ
   れた第３、第４の定電流源と、 前記第３の差動トランジスタ対と前記第１電源との間に
   接続された第３の電流ミラー回路と、 前記第４の差動トランジスタ対と前記第２電源との間に
   接続された第４の電流ミラー回路とを備え、 前記第１の出力段トランジスタは、前記第１の電流ミラ
   ー回路に含まれ、 前記第２の出力段トランジスタは、前記第４の電流ミラ
   ー回路に含まれ、 前記第３の出力段トランジスタは、前記第３の電流ミラ
   ー回路に含まれ、 前記第４の出力段トランジスタは、前記第２の電流ミラ
   ー回路に含まれているＰＬＬ回路。