JP2000175441A - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
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Abstract
(57)【要約】 （修正有）
【課題】 電源電圧への依存性がなく且つ温度依存性を
小さくしたチャージポンプ回路を提供する。 【解決手段】 ＰＬＬ回路からの第１の制御信号（信号
１）を入力し、制御端子３０に第１のカレントミラー回
路２０からの電流Ｉ3 を出力する第１のスイッチング素
子１６と、第２のカレントミラー回路２１と制御端子３
０との間に設けられ、ＰＬＬ回路からの第２の制御信号
（信号２）を入力し、制御端子３０から第２のカレント
ミラー回路２１に電流Ｉ4 を流し込む第２のスイッチン
グ素子１７とからなり、第１及び第２のカレントミラー
回路２０、２１の定電流源は、差動増幅器と、この差動
増幅器の一方のトランジスタのゲートに設けた負の温度
係数を有し、電源電圧変動に依存しない基準電圧源１８
と、差動増幅器の他方のトランジスタのゲートに設けた
負の温度係数を有するポリシリコンからなる抵抗Ｒ3 を
含む構成とする。
小さくしたチャージポンプ回路を提供する。 【解決手段】 ＰＬＬ回路からの第１の制御信号（信号
１）を入力し、制御端子３０に第１のカレントミラー回
路２０からの電流Ｉ3 を出力する第１のスイッチング素
子１６と、第２のカレントミラー回路２１と制御端子３
０との間に設けられ、ＰＬＬ回路からの第２の制御信号
（信号２）を入力し、制御端子３０から第２のカレント
ミラー回路２１に電流Ｉ4 を流し込む第２のスイッチン
グ素子１７とからなり、第１及び第２のカレントミラー
回路２０、２１の定電流源は、差動増幅器と、この差動
増幅器の一方のトランジスタのゲートに設けた負の温度
係数を有し、電源電圧変動に依存しない基準電圧源１８
と、差動増幅器の他方のトランジスタのゲートに設けた
負の温度係数を有するポリシリコンからなる抵抗Ｒ3 を
含む構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、チャージポンプ回
路とその制御方法に係わり、特に、電源電圧への依存性
がなく且つ温度依存性を小さくしたチャージポンプ回路
とその制御方法に関する。
路とその制御方法に係わり、特に、電源電圧への依存性
がなく且つ温度依存性を小さくしたチャージポンプ回路
とその制御方法に関する。
【０００２】
【従来の技術】ＰＬＬのＣ／Ｎ、ロックアップタイム等
の特性に関して電源電圧の変動、温度変動による特性変
動の小さいことが望ましい。しかし、従来の回路ではシ
ンク電流・ソース電流の電源変動、温度変動による特性
変動が大きく、Ｃ／Ｎ、ロックアップタイム等の特性変
動の原因となっていた。
の特性に関して電源電圧の変動、温度変動による特性変
動の小さいことが望ましい。しかし、従来の回路ではシ
ンク電流・ソース電流の電源変動、温度変動による特性
変動が大きく、Ｃ／Ｎ、ロックアップタイム等の特性変
動の原因となっていた。
【０００３】従来のチャージポンプ回路の例を図５を参
照に説明する。図５において、ＰＭＯＳＦＥＴ２１，２
２を流れる電流をＩ1 、ＰＭＯＳＦＥＴ２３，ＮＭＯＳ
ＦＥＴ２４を流れる電流をＩ2 、ＰＭＯＳＦＥＴ２５を
流れる電流をＩ3 、ＮＭＯＳＦＥＴ２６を流れる電流を
Ｉ4 とする。トランジスタ番号Ｎのゲート長Ｗ、チャン
ネル長ＬをそれぞれＷｉ，Ｌｉとすると、
照に説明する。図５において、ＰＭＯＳＦＥＴ２１，２
２を流れる電流をＩ1 、ＰＭＯＳＦＥＴ２３，ＮＭＯＳ
ＦＥＴ２４を流れる電流をＩ2 、ＰＭＯＳＦＥＴ２５を
流れる電流をＩ3 、ＮＭＯＳＦＥＴ２６を流れる電流を
Ｉ4 とする。トランジスタ番号Ｎのゲート長Ｗ、チャン
ネル長ＬをそれぞれＷｉ，Ｌｉとすると、
【０００４】
【数１】
【０００５】となる。ＰＭＯＳＦＥＴ２７のゲートに加
えられる信号１がＬで、ＮＭＯＳＦＥＴ２８に加えられ
る信号２がＬの時、ＦＥＴ２７がＯＮしてＦＥＴ２８が
ＯＦＦするため、ソース電流Ｉ3 が流れ、信号１がＨで
信号２がＨの時、ＦＥＴ２７がＯＦＦして、ＦＥＴ２８
がＯＮするため、シンク電流Ｉ4 が流れ、信号１がＨで
信号２がＬの時、ＦＥＴ２７，２８が共にＯＦＦするた
めＨｉ−Ｚ状態となり、シンク電流、ソース電流は流れ
ない。
えられる信号１がＬで、ＮＭＯＳＦＥＴ２８に加えられ
る信号２がＬの時、ＦＥＴ２７がＯＮしてＦＥＴ２８が
ＯＦＦするため、ソース電流Ｉ3 が流れ、信号１がＨで
信号２がＨの時、ＦＥＴ２７がＯＦＦして、ＦＥＴ２８
がＯＮするため、シンク電流Ｉ4 が流れ、信号１がＨで
信号２がＬの時、ＦＥＴ２７，２８が共にＯＦＦするた
めＨｉ−Ｚ状態となり、シンク電流、ソース電流は流れ
ない。
【０００６】ここで、ＦＥＴ２１のゲート−ソース間電
圧をＶＧＳ１、ＦＥＴ２２のゲート−ソース間電圧をＶ
ＧＳ２、ＦＥＴ２１、２２のしきい値をＶT とすると以
下の式が成り立つ。ただし、Ｃ1 ，Ｃ2 はＷｉ／Ｌｉに
よって決まる定数、Ｖｃｃは電源電圧である。ＦＥＴ２
１について Ｉ1 ＝Ｃ1 ／２（ＶＧＳ１−ＶT ）2 …… （３） が成り立つ。
圧をＶＧＳ１、ＦＥＴ２２のゲート−ソース間電圧をＶ
ＧＳ２、ＦＥＴ２１、２２のしきい値をＶT とすると以
下の式が成り立つ。ただし、Ｃ1 ，Ｃ2 はＷｉ／Ｌｉに
よって決まる定数、Ｖｃｃは電源電圧である。ＦＥＴ２
１について Ｉ1 ＝Ｃ1 ／２（ＶＧＳ１−ＶT ）2 …… （３） が成り立つ。
【０００７】又、ＦＥＴ２２について Ｉ1 ＝Ｃ2 ／２（ＶＧＳ２−ＶT ）2 …… （４） が成り立つ。また、 ＶＧＳ１ ＋ ＶＧＳ２ ＝ Ｖｃｃ …… （５） であり、式（３）、（４）、（５）を解くと
【０００８】
【数２】
【０００９】となり、Ｉ1 はＶｃｃ依存性を持つ。又、
式（１）、（２）よりソース電流Ｉ3とシンク電流Ｉ4
はＩ1 に比例するため、Ｖｃｃ依存性、温度依存性を持
ち、Ｃ／Ｎ、ロックアップタイムに変動を生じさせるこ
とになる。
式（１）、（２）よりソース電流Ｉ3とシンク電流Ｉ4
はＩ1 に比例するため、Ｖｃｃ依存性、温度依存性を持
ち、Ｃ／Ｎ、ロックアップタイムに変動を生じさせるこ
とになる。
【００１０】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、電源電圧への依存
性がなく且つ温度依存性を小さくした新規なチャージポ
ンプ回路とその制御方法を提供するものである。
した従来技術の欠点を改良し、特に、電源電圧への依存
性がなく且つ温度依存性を小さくした新規なチャージポ
ンプ回路とその制御方法を提供するものである。
【００１１】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるチ
ャージポンプ回路の第１態様は、第１のカレントミラー
回路と、この第１のカレントミラー回路とこのチャージ
ポンプ回路の制御端子との間に設けられ、ＰＬＬ回路の
位相比較回路からの第１の制御信号を入力し、前記制御
端子に前記第１のカレントミラー回路からの電流を出力
する第１のスイッチング素子と、第２のカレントミラー
回路と、この第２のカレントミラー回路と前記制御端子
との間に設けられ、ＰＬＬ回路の位相比較回路からの第
２の制御信号を入力し、前記制御端子から前記第２のカ
レントミラー回路に電流を流し込む第２のスイッチング
素子とからなり、ＰＬＬ回路の位相比較回路からの前記
第１及び第２の制御信号に基づき電圧制御回路を制御す
るためのチャージポンプ回路において、前記第１及び第
２のカレントミラー回路の定電流源は、差動増幅器と、
この差動増幅器の一方のトランジスタのゲートに設けた
負の温度係数を有し、電源電圧変動に依存しない基準電
圧源と、前記差動増幅器の他方のトランジスタのゲート
に設けた負の温度係数を有するポリシリコンからなる抵
抗を含むことを特徴とするものであり、又、第２態様
は、前記基準電圧源は、第３のカレントミラー回路と、
この第３のカレントミラー回路に直列に接続される抵抗
とＦＥＴとで構成したことを特徴とするものであり、
又、第３態様は、前記基準電圧源は、第４のカレントミ
ラー回路と、この第４のカレントミラー回路に直列に接
続される抵抗とバイポーラトランジスタとで構成したこ
とを特徴とするものであり、又、第４態様は、前記差動
増幅器の一方のトランジスタのゲートとグランド間に
は、負の温度係数を有する基準電圧が加えられ、前記差
動増幅器の他方のトランジスタのゲートとグランド間に
はポリシリコンからなる抵抗が設けられ、且つ、前記差
動増幅器の他方のトランジスタのドレインは、ドレイン
が他のトランジスタのゲートに接続されている別のトラ
ンジスタのゲートに接続されていることを特徴とするも
のであり、又、第５態様は、前記差動増幅器は、ＦＥＴ
又はバイポーラトランジスタで構成したことを特徴とす
るものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるチ
ャージポンプ回路の第１態様は、第１のカレントミラー
回路と、この第１のカレントミラー回路とこのチャージ
ポンプ回路の制御端子との間に設けられ、ＰＬＬ回路の
位相比較回路からの第１の制御信号を入力し、前記制御
端子に前記第１のカレントミラー回路からの電流を出力
する第１のスイッチング素子と、第２のカレントミラー
回路と、この第２のカレントミラー回路と前記制御端子
との間に設けられ、ＰＬＬ回路の位相比較回路からの第
２の制御信号を入力し、前記制御端子から前記第２のカ
レントミラー回路に電流を流し込む第２のスイッチング
素子とからなり、ＰＬＬ回路の位相比較回路からの前記
第１及び第２の制御信号に基づき電圧制御回路を制御す
るためのチャージポンプ回路において、前記第１及び第
２のカレントミラー回路の定電流源は、差動増幅器と、
この差動増幅器の一方のトランジスタのゲートに設けた
負の温度係数を有し、電源電圧変動に依存しない基準電
圧源と、前記差動増幅器の他方のトランジスタのゲート
に設けた負の温度係数を有するポリシリコンからなる抵
抗を含むことを特徴とするものであり、又、第２態様
は、前記基準電圧源は、第３のカレントミラー回路と、
この第３のカレントミラー回路に直列に接続される抵抗
とＦＥＴとで構成したことを特徴とするものであり、
又、第３態様は、前記基準電圧源は、第４のカレントミ
ラー回路と、この第４のカレントミラー回路に直列に接
続される抵抗とバイポーラトランジスタとで構成したこ
とを特徴とするものであり、又、第４態様は、前記差動
増幅器の一方のトランジスタのゲートとグランド間に
は、負の温度係数を有する基準電圧が加えられ、前記差
動増幅器の他方のトランジスタのゲートとグランド間に
はポリシリコンからなる抵抗が設けられ、且つ、前記差
動増幅器の他方のトランジスタのドレインは、ドレイン
が他のトランジスタのゲートに接続されている別のトラ
ンジスタのゲートに接続されていることを特徴とするも
のであり、又、第５態様は、前記差動増幅器は、ＦＥＴ
又はバイポーラトランジスタで構成したことを特徴とす
るものである。
【００１２】又、本発明に係わるチャージポンプ回路の
制御方法の態様は、第１のカレントミラー回路と、この
第１のカレントミラー回路とこのチャージポンプ回路の
制御端子との間に設けられ、ＰＬＬ回路の位相比較回路
からの第１の制御信号を入力し、前記制御端子に前記第
１のカレントミラー回路からの電流を出力する第１のス
イッチング素子と、第２のカレントミラー回路と、この
第２のカレントミラー回路と前記制御端子との間に設け
られ、ＰＬＬ回路の位相比較回路からの第２の制御信号
を入力し、前記制御端子から前記第２のカレントミラー
回路に電流を流し込む第２のスイッチング素子とからな
り、ＰＬＬ回路の位相比較回路からの前記第１及び第２
の制御信号に基づき電圧制御回路を制御するためのチャ
ージポンプ回路の制御方法において、負の温度係数を有
し電源電圧変動に依存しない基準電圧源と、負の温度係
数を有するポリシリ抵抗とで電源電圧依存性・温度依存
性をなくすように制御することを特徴とするものであ
る。
制御方法の態様は、第１のカレントミラー回路と、この
第１のカレントミラー回路とこのチャージポンプ回路の
制御端子との間に設けられ、ＰＬＬ回路の位相比較回路
からの第１の制御信号を入力し、前記制御端子に前記第
１のカレントミラー回路からの電流を出力する第１のス
イッチング素子と、第２のカレントミラー回路と、この
第２のカレントミラー回路と前記制御端子との間に設け
られ、ＰＬＬ回路の位相比較回路からの第２の制御信号
を入力し、前記制御端子から前記第２のカレントミラー
回路に電流を流し込む第２のスイッチング素子とからな
り、ＰＬＬ回路の位相比較回路からの前記第１及び第２
の制御信号に基づき電圧制御回路を制御するためのチャ
ージポンプ回路の制御方法において、負の温度係数を有
し電源電圧変動に依存しない基準電圧源と、負の温度係
数を有するポリシリ抵抗とで電源電圧依存性・温度依存
性をなくすように制御することを特徴とするものであ
る。
【００１３】
【発明の実施の形態】図１に示す本発明のチャージポン
プ回路は、定電圧源１８、定電流源１９、カレントミラ
ー回路２０，２１、位相比較器からの制御信号である信
号１、信号２でスイッチングするＰＭＯＳＦＥＴ１６と
ＮＭＯＳＦＥＴ１７により構成される。定電圧源１８、
定電流源１９によって電源変動に依存せず、温度変動率
の小さい基準電流Ｉ1 が生成され、カレントミラー回路
２０，２１によって所定の電流値が生成される。そし
て、位相比較回路からの信号１，信号２に応答して、カ
レントミラー回路２０はソース電流を、カレントミラー
回路２１はシンク電流を供給する。
プ回路は、定電圧源１８、定電流源１９、カレントミラ
ー回路２０，２１、位相比較器からの制御信号である信
号１、信号２でスイッチングするＰＭＯＳＦＥＴ１６と
ＮＭＯＳＦＥＴ１７により構成される。定電圧源１８、
定電流源１９によって電源変動に依存せず、温度変動率
の小さい基準電流Ｉ1 が生成され、カレントミラー回路
２０，２１によって所定の電流値が生成される。そし
て、位相比較回路からの信号１，信号２に応答して、カ
レントミラー回路２０はソース電流を、カレントミラー
回路２１はシンク電流を供給する。
【００１４】定電圧源１８では、抵抗Ｒ2 とトランジス
タ５のＶGS（バイポーラＴｒの場合はＶBE）によって電
圧Ｖ2 が生成される。抵抗Ｒ2 を流れる電流をＩR2と
し、トランジスタ５としてＰＭＯＳＦＥＴを用いた場合
のＶGSをＶGS5 とすると、Ｖ2は以下のように与えら
れ、Ｖｃｃ依存性がない。 Ｖ2 ＝Ｒ2 ＊ＩR2＋ＶGS5 図１のトランジスタ番号ＮのＷとＬをそれぞれＷN 、Ｌ
N と表す。トランジスタ７と８、トランジスタ９１と９
のＷN ／ＬN が等しいとすると、トランジスタ９１と９
を流れる電流が等しくなり、Ｖ3 ＝Ｖ2 となるため、Ｖ
3 もＶｃｃに依存しない。またＶ2 が変動した場合でも
トランジスタ９にはトランジスタ１０による帰還がかか
るため、Ｖ3 は安定する。定電流源１９により以下の式
で与えられる定電流Ｉ1 が得られる。
タ５のＶGS（バイポーラＴｒの場合はＶBE）によって電
圧Ｖ2 が生成される。抵抗Ｒ2 を流れる電流をＩR2と
し、トランジスタ５としてＰＭＯＳＦＥＴを用いた場合
のＶGSをＶGS5 とすると、Ｖ2は以下のように与えら
れ、Ｖｃｃ依存性がない。 Ｖ2 ＝Ｒ2 ＊ＩR2＋ＶGS5 図１のトランジスタ番号ＮのＷとＬをそれぞれＷN 、Ｌ
N と表す。トランジスタ７と８、トランジスタ９１と９
のＷN ／ＬN が等しいとすると、トランジスタ９１と９
を流れる電流が等しくなり、Ｖ3 ＝Ｖ2 となるため、Ｖ
3 もＶｃｃに依存しない。またＶ2 が変動した場合でも
トランジスタ９にはトランジスタ１０による帰還がかか
るため、Ｖ3 は安定する。定電流源１９により以下の式
で与えられる定電流Ｉ1 が得られる。
【００１５】Ｉ1 ＝Ｖ3 ／Ｒ3 ここでＶ3 ＝Ｖ2 であり、Ｖ2 はＶGS5 とＲの関数であ
るため、Ｉ1 もＶGS5とＲの関数である。そこでＩ1 の
温度係数を打ち消すような温度係数を持つ抵抗を選ぶこ
とによって、Ｉ1 はＶｃｃ依存がなく温度依存性が小さ
くなる。図１のトランジスタ番号ＮのＷとＬをそれぞれ
ＷN 、ＬN と表すと、ＦＥＴ１２を流れる電流をＩ2 、
ＦＥＴ１４を流れる電流をＩ3 、ＦＥＴ１５を流れる電
流をＩ4とすると、
るため、Ｉ1 もＶGS5とＲの関数である。そこでＩ1 の
温度係数を打ち消すような温度係数を持つ抵抗を選ぶこ
とによって、Ｉ1 はＶｃｃ依存がなく温度依存性が小さ
くなる。図１のトランジスタ番号ＮのＷとＬをそれぞれ
ＷN 、ＬN と表すと、ＦＥＴ１２を流れる電流をＩ2 、
ＦＥＴ１４を流れる電流をＩ3 、ＦＥＴ１５を流れる電
流をＩ4とすると、
【００１６】
【数３】
【００１７】となり、ソース電流Ｉ3 とシンク電流Ｉ4
が得られる。図１において、Ｖ2 はＶｃｃに依存せず、
式（７）、（８）、（９）より、シンク電流・ソース電
流はＩ1 に比例するため、Ｉ1 のＶｃｃ依存性を無くし
温度依存性を小さくすることにより、Ｖｃｃ依存性がな
く温度依存性の小さいシンク電流・ソース電流が得られ
る。これにより、Ｃ／Ｎ・ロックアップタイムのＶｃｃ
依存性・温度依存性を小さくすることができる。定電圧
源においてＶｃｃ依存のない定電圧Ｖ2 を生成し、定電
流源にＶ2 と逆の温度係数を持つ抵抗を用いることによ
り、温度依存性の小さい基準電流Ｉ1 が得られる。
が得られる。図１において、Ｖ2 はＶｃｃに依存せず、
式（７）、（８）、（９）より、シンク電流・ソース電
流はＩ1 に比例するため、Ｉ1 のＶｃｃ依存性を無くし
温度依存性を小さくすることにより、Ｖｃｃ依存性がな
く温度依存性の小さいシンク電流・ソース電流が得られ
る。これにより、Ｃ／Ｎ・ロックアップタイムのＶｃｃ
依存性・温度依存性を小さくすることができる。定電圧
源においてＶｃｃ依存のない定電圧Ｖ2 を生成し、定電
流源にＶ2 と逆の温度係数を持つ抵抗を用いることによ
り、温度依存性の小さい基準電流Ｉ1 が得られる。
【００１８】
【実施例】以下に、本発明に係わるチャージポンプ回路
とその制御方法の具体例を図面を参照しながら詳細に説
明する。図２は、本発明に係わるチャージポンプ回路と
その制御方法の具体例を示す回路図であって、図２に
は、第１のカレントミラー回路２０と、この第１のカレ
ントミラー回路２０とこのチャージポンプ回路の制御端
子３０との間に設けられ、ＰＬＬ回路の位相比較回路か
らの第１の制御信号（信号１）を入力し、前記制御端子
３０に前記第１のカレントミラー回路２０からの電流Ｉ
3 を出力する第１のスイッチング素子１６と、第２のカ
レントミラー回路２１と、この第２のカレントミラー回
路２１と前記制御端子３０との間に設けられ、ＰＬＬ回
路の位相比較回路からの第２の制御信号（信号２）を入
力し、前記制御端子３０から前記第２のカレントミラー
回路２１に電流Ｉ4 を流し込む第２のスイッチング素子
１７とからなり、ＰＬＬ回路の位相比較回路からの前記
第１及び第２の制御信号に基づき電圧制御回路を制御す
るためのチャージポンプ回路において、前記第１及び第
２のカレントミラー回路２０、２１の定電流源は、差動
増幅器と、この差動増幅器の一方のトランジスタのゲー
トに設けた負の温度係数を有する基準電圧源１８と、前
記差動増幅器の他方のトランジスタのゲートに設けた正
の温度係数を有するポリシリコンからなる抵抗Ｒ3 を含
むチャージポンプ回路が示されている。
とその制御方法の具体例を図面を参照しながら詳細に説
明する。図２は、本発明に係わるチャージポンプ回路と
その制御方法の具体例を示す回路図であって、図２に
は、第１のカレントミラー回路２０と、この第１のカレ
ントミラー回路２０とこのチャージポンプ回路の制御端
子３０との間に設けられ、ＰＬＬ回路の位相比較回路か
らの第１の制御信号（信号１）を入力し、前記制御端子
３０に前記第１のカレントミラー回路２０からの電流Ｉ
3 を出力する第１のスイッチング素子１６と、第２のカ
レントミラー回路２１と、この第２のカレントミラー回
路２１と前記制御端子３０との間に設けられ、ＰＬＬ回
路の位相比較回路からの第２の制御信号（信号２）を入
力し、前記制御端子３０から前記第２のカレントミラー
回路２１に電流Ｉ4 を流し込む第２のスイッチング素子
１７とからなり、ＰＬＬ回路の位相比較回路からの前記
第１及び第２の制御信号に基づき電圧制御回路を制御す
るためのチャージポンプ回路において、前記第１及び第
２のカレントミラー回路２０、２１の定電流源は、差動
増幅器と、この差動増幅器の一方のトランジスタのゲー
トに設けた負の温度係数を有する基準電圧源１８と、前
記差動増幅器の他方のトランジスタのゲートに設けた正
の温度係数を有するポリシリコンからなる抵抗Ｒ3 を含
むチャージポンプ回路が示されている。
【００１９】以下に、本発明を更に詳細に説明する。定
電圧源１８は、ＰＭＯＳＦＥＴ１、３、５、６とＮＭＯ
ＳＦＥＴ２、４とで構成され、ＦＥＴ１、３、６のソー
スは、共に電源Ｖｃｃに接続し、又、ＦＥＴ３のゲート
とドレインは接続され、更に、ＦＥＴ１、３、６のゲー
トは共に接続されていて、ＦＥＴ１、３、６はカレント
ミラー回路を構成している。
電圧源１８は、ＰＭＯＳＦＥＴ１、３、５、６とＮＭＯ
ＳＦＥＴ２、４とで構成され、ＦＥＴ１、３、６のソー
スは、共に電源Ｖｃｃに接続し、又、ＦＥＴ３のゲート
とドレインは接続され、更に、ＦＥＴ１、３、６のゲー
トは共に接続されていて、ＦＥＴ１、３、６はカレント
ミラー回路を構成している。
【００２０】又、ＦＥＴ２、４も、カレントミラー回路
を形成し、従って、ＦＥＴ２、４のソースは、共にグラ
ンドＧＮＤに接続し、又、ＦＥＴ２のゲートとドレイン
とは互いに接続され、ＦＥＴ２、４のゲートも互いに接
続されている。そして、ＦＥＴ１、２のドレインは互い
に接続され、又、ＦＥＴ３、４のドレインも互いに接続
されている。
を形成し、従って、ＦＥＴ２、４のソースは、共にグラ
ンドＧＮＤに接続し、又、ＦＥＴ２のゲートとドレイン
とは互いに接続され、ＦＥＴ２、４のゲートも互いに接
続されている。そして、ＦＥＴ１、２のドレインは互い
に接続され、又、ＦＥＴ３、４のドレインも互いに接続
されている。
【００２１】又、ＦＥＴ５のゲート、ドレインは共にグ
ランドＧＮＤに接続し、ＦＥＴ５のソースは、抵抗Ｒ2
を介してＦＥＴ６のドレインに接続している。そして、
この定電圧源１８の出力は、ＦＥＴ６のドレインから取
り出され、定電流源１９に導かれるように構成されてい
る。定電流源１９は、差動増幅器を構成するＮＭＯＳＦ
ＥＴ９、９１と、この差動増幅器の負荷であるカレント
ミラー回路を形成するＰＭＯＳＦＥＴ７、８と、差動増
幅器の定電流源であるＮＭＯＳＦＥＴ９２と、ＦＥＴ９
のドレイン・ゲート間に設けられたＮＭＯＳＦＥＴ１０
とで構成している。そして、ＦＥＴ７、８のソースは、
共に電源Ｖｃｃに接続し、又、ＦＥＴ７のゲートとドレ
インは接続していて、更に、ＦＥＴ７、８のゲートは共
に接続されている。又、ＦＥＴ９、９１のソースは共に
接続され、ＦＥＴ９、９１のソースとグランド間には定
電流用のＦＥＴ９２が設けられている。
ランドＧＮＤに接続し、ＦＥＴ５のソースは、抵抗Ｒ2
を介してＦＥＴ６のドレインに接続している。そして、
この定電圧源１８の出力は、ＦＥＴ６のドレインから取
り出され、定電流源１９に導かれるように構成されてい
る。定電流源１９は、差動増幅器を構成するＮＭＯＳＦ
ＥＴ９、９１と、この差動増幅器の負荷であるカレント
ミラー回路を形成するＰＭＯＳＦＥＴ７、８と、差動増
幅器の定電流源であるＮＭＯＳＦＥＴ９２と、ＦＥＴ９
のドレイン・ゲート間に設けられたＮＭＯＳＦＥＴ１０
とで構成している。そして、ＦＥＴ７、８のソースは、
共に電源Ｖｃｃに接続し、又、ＦＥＴ７のゲートとドレ
インは接続していて、更に、ＦＥＴ７、８のゲートは共
に接続されている。又、ＦＥＴ９、９１のソースは共に
接続され、ＦＥＴ９、９１のソースとグランド間には定
電流用のＦＥＴ９２が設けられている。
【００２２】そして、ＦＥＴ９１のゲートは、ＦＥＴ６
のドレインに接続され、ＦＥＴ９のドレインは、ＦＥＴ
１０のゲートに接続され、ＦＥＴ１０のソースは、ポリ
シリコンからなる抵抗Ｒ3 を介してグランドＧＮＤに接
続され、又、ＦＥＴ１０のソースとＦＥＴ９のゲートは
接続され、ＦＥＴ１０は、負帰還回路を形成している。
のドレインに接続され、ＦＥＴ９のドレインは、ＦＥＴ
１０のゲートに接続され、ＦＥＴ１０のソースは、ポリ
シリコンからなる抵抗Ｒ3 を介してグランドＧＮＤに接
続され、又、ＦＥＴ１０のソースとＦＥＴ９のゲートは
接続され、ＦＥＴ１０は、負帰還回路を形成している。
【００２３】又、チャージポンプ回路は、カレントミラ
ー回路２０、２１とからなり、カレントミラー回路２１
は、ＮＭＯＳＦＥＴ９２、１３、１５で構成され、従っ
て、ＦＥＴ９２、１３、１５のソースは、共にグランド
ＧＮＤに接続し、又、ＦＥＴ１３のゲートとドレインは
互いに接続され、又、ＦＥＴ９２、１３、１５のゲート
は互いに接続している。
ー回路２０、２１とからなり、カレントミラー回路２１
は、ＮＭＯＳＦＥＴ９２、１３、１５で構成され、従っ
て、ＦＥＴ９２、１３、１５のソースは、共にグランド
ＧＮＤに接続し、又、ＦＥＴ１３のゲートとドレインは
互いに接続され、又、ＦＥＴ９２、１３、１５のゲート
は互いに接続している。
【００２４】又、カレントミラー回路２０は、ＰＭＯＳ
ＦＥＴ１１、１２、１４で構成され、従って、ＦＥＴ１
１、１２、１４のソースは、共に電源Ｖｃｃに接続し、
又、ＦＥＴ１１のゲートとドレインとは接続され、ＦＥ
Ｔ１１、１２、１４のゲートは互いに接続されている。
そして、ＦＥＴ１０、１１のドレインは互いに接続さ
れ、又、ＦＥＴ１２、１３のドレインは互いに接続され
ている。
ＦＥＴ１１、１２、１４で構成され、従って、ＦＥＴ１
１、１２、１４のソースは、共に電源Ｖｃｃに接続し、
又、ＦＥＴ１１のゲートとドレインとは接続され、ＦＥ
Ｔ１１、１２、１４のゲートは互いに接続されている。
そして、ＦＥＴ１０、１１のドレインは互いに接続さ
れ、又、ＦＥＴ１２、１３のドレインは互いに接続され
ている。
【００２５】更に、図示していないＰＬＬ回路の位相比
較回路の出力信号（信号１）は、ＰＭＯＳＦＥＴ１６の
ゲートに入力するように構成され、ＦＥＴ１６のソース
は、ＦＥＴ１４のドレインに接続している。又、前記Ｐ
ＬＬ回路の位相比較回路の出力信号（信号２）は、ＮＭ
ＯＳＦＥＴ１７のゲートに入力するように構成され、Ｆ
ＥＴ１７のソースは、ＦＥＴ１５のドレインに接続し、
更に、ＦＥＴ１６、１７のドレインは互いに接続され、
ＦＥＴ１６、１７のドレインに設けられた端子３０から
ソース電流Ｉ3 が出力され、逆に、端子３０にシンク電
流Ｉ4 が流れ込むようになっている。
較回路の出力信号（信号１）は、ＰＭＯＳＦＥＴ１６の
ゲートに入力するように構成され、ＦＥＴ１６のソース
は、ＦＥＴ１４のドレインに接続している。又、前記Ｐ
ＬＬ回路の位相比較回路の出力信号（信号２）は、ＮＭ
ＯＳＦＥＴ１７のゲートに入力するように構成され、Ｆ
ＥＴ１７のソースは、ＦＥＴ１５のドレインに接続し、
更に、ＦＥＴ１６、１７のドレインは互いに接続され、
ＦＥＴ１６、１７のドレインに設けられた端子３０から
ソース電流Ｉ3 が出力され、逆に、端子３０にシンク電
流Ｉ4 が流れ込むようになっている。
【００２６】このように構成した本発明のチャージポン
プ回路の定電圧源１８において、Ｖt ＝ｋＴ／ｑ、Ｓｉ
＝Ｗｉ／Ｌｉ、ＦＥＴ５のゲート・ソース間電圧をＶ
GS5とすると、
プ回路の定電圧源１８において、Ｖt ＝ｋＴ／ｑ、Ｓｉ
＝Ｗｉ／Ｌｉ、ＦＥＴ５のゲート・ソース間電圧をＶ
GS5とすると、
【００２７】
【数４】
【００２８】よって
【００２９】
【数５】
【００３０】従って、Ｖ2 はＶｃｃに依存しない。定電
流源１９においてはＦＥＴ９はＦＥＴ１０によって負帰
還がかかり、Ｖ3はＶ2 に追従するためＶ3 もＶｃｃ依
存性がない。帰還により、Ｖ3 はＶ2 の変動にほとんど
依存せず一定となる。Ｓ7 ＝Ｓ8 の時、
流源１９においてはＦＥＴ９はＦＥＴ１０によって負帰
還がかかり、Ｖ3はＶ2 に追従するためＶ3 もＶｃｃ依
存性がない。帰還により、Ｖ3 はＶ2 の変動にほとんど
依存せず一定となる。Ｓ7 ＝Ｓ8 の時、
【００３１】
【数６】
【００３２】 ｄＩ1 ／ｄＴ＝ｄ／ｄＴ（ＶGS5 ／Ｒ3 ＋ＡＶｔ／Ｒ3 ） ＝ＶGS5 ・ｄ／ｄＴ（１／Ｒ3 ）＋１／Ｒ3 ・ｄ／ｄＴ（ＶGS5 ）＋ＡＶｔ・ｄ ／ｄＴ（１／Ｒ3 ）＋Ａ・１／Ｒ3 ・ｄＶｔ／ｄＴ ＝ｄ／ｄＴ（１／Ｒ3 ）（ＶGS5 ＋Ａ Ｖｔ）＋１／Ｒ3 ・ｄ／ｄＴ（ＶGS5 ） ＋Ａ・１／Ｒ3 ・ｋ／ｑ（ただし、Ａは定数） 抵抗として負の温度係数のポリシリ抵抗を用いると、ｄ
／ｄＴ（１／Ｒ3 ）は正の温度係数、ｄ／ｄＴ
（ＶGS5 ）は負の温度係数を持つため、温度依存性を小
さくできる。
／ｄＴ（１／Ｒ3 ）は正の温度係数、ｄ／ｄＴ
（ＶGS5 ）は負の温度係数を持つため、温度依存性を小
さくできる。
【００３３】図２のトランジスタ番号ＮのＷとＬをそれ
ぞれＷN 、ＬN と表すと、
ぞれＷN 、ＬN と表すと、
【００３４】
【数７】
【００３５】となり、ソース電流Ｉ3 とシンク電流Ｉ4
が得られる。信号１がＬで信号２がＬの時、ＦＥＴ１６
がＯＮしＦＥＴ１７がＯＦＦする為ソース電流Ｉ3 が流
れる。信号１がＨで信号２がＨの時、ＦＥＴ１６がＯＦ
ＦしＦＥＴ１７がＯＮする為シンク電流Ｉ4 が流れる。
信号１がＨで信号２がＬの時、ＦＥＴ１６、１７共にＯ
ＦＦする為、Ｈｉ−Ｚ状態となる。
が得られる。信号１がＬで信号２がＬの時、ＦＥＴ１６
がＯＮしＦＥＴ１７がＯＦＦする為ソース電流Ｉ3 が流
れる。信号１がＨで信号２がＨの時、ＦＥＴ１６がＯＦ
ＦしＦＥＴ１７がＯＮする為シンク電流Ｉ4 が流れる。
信号１がＨで信号２がＬの時、ＦＥＴ１６、１７共にＯ
ＦＦする為、Ｈｉ−Ｚ状態となる。
【００３６】図３に本発明の他の具体例を示す。図３は
図２のＦＥＴ５をｐｎｐトランジスタ５Ａに置き換えた
ものである。図５では、コレクタとベースをグランドＧ
ＮＤに接続し、エミッタを抵抗Ｒ2 を介して、ＦＥＴ６
のドレインに接続している。トランジスタ５Ａのベース
エミッタ間電圧をＶBE5 とすると、図２の場合と同様に
図２のＦＥＴ５をｐｎｐトランジスタ５Ａに置き換えた
ものである。図５では、コレクタとベースをグランドＧ
ＮＤに接続し、エミッタを抵抗Ｒ2 を介して、ＦＥＴ６
のドレインに接続している。トランジスタ５Ａのベース
エミッタ間電圧をＶBE5 とすると、図２の場合と同様に
【００３７】
【数８】
【００３８】となり、Ｖｃｃに依存しないＶ2 が得られ
る。ここで
る。ここで
【００３９】
【数９】
【００４０】 ｄＩ1 ／ｄＴ＝ｄ／ｄＴ（ＶBE5 ／Ｒ3 ＋ＡＶｔ／Ｒ3 ） ＝ＶBE5 ・ｄ／ｄＴ（１／Ｒ3 ）＋１／Ｒ3 ・ｄ／ｄＴ（ＶBE5 ）＋ＡＶｔ・ｄ ／ｄＴ（１／Ｒ3 ）＋Ａ・１／Ｒ3 ・ｄＶｔ／ｄＴ ＝ｄ／ｄＴ（１／Ｒ3 ）（ＶBE5 ＋Ａ Ｖｔ）＋１／Ｒ3 ・ｄ／ｄＴ（ＶBE5 ） ＋Ａ・１／Ｒ3 ・ｋ／ｑ（ただし、Ａは定数） 抵抗として負の温度係数のポリシリ抵抗を用いると、ｄ
／ｄＴ（１／Ｒ3 ）は正の温度係数、ｄ／ｄＴ
（ＶBE5 ）は負の温度係数を持つため、温度依存性の小
さい基準電流Ｉ1 が得られる。図２と同様にこのＩ1 を
用いてＶｃｃ依存が無く、温度依存性の小さいソース・
シンク電流が得られる。
／ｄＴ（１／Ｒ3 ）は正の温度係数、ｄ／ｄＴ
（ＶBE5 ）は負の温度係数を持つため、温度依存性の小
さい基準電流Ｉ1 が得られる。図２と同様にこのＩ1 を
用いてＶｃｃ依存が無く、温度依存性の小さいソース・
シンク電流が得られる。
【００４１】図４は、本発明の別の具体例である。この
回路では、図１のＦＥＴ２、４の代わりにＮＭＯＳＦＥ
Ｔ２Ａ、４Ａが設けられている。そして、ＦＥＴ２Ａの
ソースはグランドＧＮＤに接続され、又、ＦＥＴ４Ａの
ソースは抵抗Ｒ1 を介してグランドＧＮＤに接続され、
更に、ＦＥＴ１、２Ａのドレインは互いに接続され、Ｆ
ＥＴ３、４Ａのドレインも互いに接続され、ＦＥＴ２Ａ
のドレインとＦＥＴ４Ａのゲートとが接続され、又、Ｆ
ＥＴ４ＡのソースとＦＥＴ２Ａのゲートとが接続されて
いる。
回路では、図１のＦＥＴ２、４の代わりにＮＭＯＳＦＥ
Ｔ２Ａ、４Ａが設けられている。そして、ＦＥＴ２Ａの
ソースはグランドＧＮＤに接続され、又、ＦＥＴ４Ａの
ソースは抵抗Ｒ1 を介してグランドＧＮＤに接続され、
更に、ＦＥＴ１、２Ａのドレインは互いに接続され、Ｆ
ＥＴ３、４Ａのドレインも互いに接続され、ＦＥＴ２Ａ
のドレインとＦＥＴ４Ａのゲートとが接続され、又、Ｆ
ＥＴ４ＡのソースとＦＥＴ２Ａのゲートとが接続されて
いる。
【００４２】図４の回路では、ＦＥＴ２Ａ、４Ａのフィ
ードバックにより、ＦＥＴ２Ａには、抵抗Ｒ１を流れる
電流ＩR1と同じ電流が流れる。ＩR1について以下の式が
成り立つ。
ードバックにより、ＦＥＴ２Ａには、抵抗Ｒ１を流れる
電流ＩR1と同じ電流が流れる。ＩR1について以下の式が
成り立つ。
【００４３】
【数１０】
【００４４】ここでＣは定数、ＶGS1 はＦＥＴ２Ａのゲ
ート−ソース間電圧、Ｖｔ１はＦＥＴ２Ａのしきい値電
圧、Ｗｉ、Ｌｉはトランジスタ番号ｉのＷとＬである。
抵抗Ｒ2 を流れる電流ＩR2は
ート−ソース間電圧、Ｖｔ１はＦＥＴ２Ａのしきい値電
圧、Ｗｉ、Ｌｉはトランジスタ番号ｉのＷとＬである。
抵抗Ｒ2 を流れる電流ＩR2は
【００４５】
【数１１】
【００４６】で与えられる為、ＩR1はＶｃｃ依存性がな
いので、 Ｖ2 ＝ＶGS5 ＋ＩR2Ｒ2 で与えられ、Ｖ2 もＶｃｃ依存性を持たない。その他、
図２と同様の原理でＶｃｃ依存性が無く、温度依存性の
小さいソース電流・シンク電流が得られる。また、図４
において、トランジスタ５をｐｎｐトランジスタに置き
換えても良い。
いので、 Ｖ2 ＝ＶGS5 ＋ＩR2Ｒ2 で与えられ、Ｖ2 もＶｃｃ依存性を持たない。その他、
図２と同様の原理でＶｃｃ依存性が無く、温度依存性の
小さいソース電流・シンク電流が得られる。また、図４
において、トランジスタ５をｐｎｐトランジスタに置き
換えても良い。
【００４７】
【発明の効果】本発明に係わるチャージポンプ回路とそ
の制御方法は、上述のように構成したので、電源電圧へ
の依存性がなく且つ温度依存性を小さくしたチャージポ
ンプ回路が得られる。しかも、構成が簡単であるから、
実施の容易である等、優れた特徴を有する。
の制御方法は、上述のように構成したので、電源電圧へ
の依存性がなく且つ温度依存性を小さくしたチャージポ
ンプ回路が得られる。しかも、構成が簡単であるから、
実施の容易である等、優れた特徴を有する。
【図１】本発明に係わるチャージポンプ回路の実施の形
態を示す図である。
態を示す図である。
【図２】本発明のチャージポンプ回路の具体例を示す回
路図である。
路図である。
【図３】本発明のチャージポンプ回路の具体例の他の回
路図である。
路図である。
【図４】本発明のチャージポンプ回路の具体例の別の回
路図である。
路図である。
【図５】従来技術を示す回路図である。
１〜１７、９１、９２、２Ａ、４Ａ ＦＥＴ Ｒ1 、Ｒ2 、Ｒ3 抵抗 ５Ａ バイポーラトランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１１月１日（１９９９．１１．
１）
１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 チャージポンプ回路
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【発明の属する技術分野】本発明は、チャージポンプ回
路に係わり、特に、電源電圧への依存性がなく且つ温度
依存性を小さくしたチャージポンプ回路に関する。
路に係わり、特に、電源電圧への依存性がなく且つ温度
依存性を小さくしたチャージポンプ回路に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、電源電圧への依存
性がなく且つ温度依存性を小さくした新規なチャージポ
ンプ回路を提供するものである。
した従来技術の欠点を改良し、特に、電源電圧への依存
性がなく且つ温度依存性を小さくした新規なチャージポ
ンプ回路を提供するものである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるチ
ャージポンプ回路の第１態様は、第１のカレントミラー
回路と、この第１のカレントミラー回路とこのチャージ
ポンプ回路の制御端子との間に設けられ、ＰＬＬ回路の
位相比較回路からの第１の制御信号を入力し、前記制御
端子に前記第１のカレントミラー回路からの電流を出力
する第１のスイッチング素子と、第２のカレントミラー
回路と、この第２のカレントミラー回路と前記制御端子
との間に設けられ、ＰＬＬ回路の位相比較回路からの第
２の制御信号を入力し、前記制御端子から前記第２のカ
レントミラー回路に電流を流し込む第２のスイッチング
素子とからなり、ＰＬＬ回路の位相比較回路からの前記
第１及び第２の制御信号に基づき電圧制御回路を制御す
るためのチャージポンプ回路において、前記第１及び第
２のカレントミラー回路の定電流源は、差動増幅器と、
この差動増幅器の一方のトランジスタのゲートに設けた
負の温度係数を有し電源電圧変動に依存しない基準電圧
源と、前記差動増幅器の他方のトランジスタのゲートに
設けた負の温度係数を有するポリシリコンからなる抵抗
を含むことを特徴とするものであり、又、第２態様は、
前記基準電圧源は、この基準電圧源用の定電流源と、こ
の定電流源に一方の端子が接続される抵抗と、前記抵抗
の他方の端子にソースが接続され、ゲート及びドレイン
がグランドに接続されたＦＥＴとで構成したことを特徴
とするものであり、又、第３態様は、前記基準電圧源
は、この基準電圧源用の定電流源と、この定電流源に一
方の端子が接続される抵抗と、前記抵抗の他方の端子に
エッミタが接続され、ベース及びコレクタがグランドに
接続されたバイポーラトランジスタとで構成したことを
特徴とするものであり、又、第４態様は、前記差動増幅
器の一方のトランジスタのゲートとグランド間には、負
の温度係数を有する基準電圧が加えられ、前記差動増幅
器の他方のトランジスタのゲートとグランド間にはポリ
シリコンからなる抵抗が設けられ、且つ、前記差動増幅
器の他方のトランジスタのドレインは、負帰還回路を構
成するＦＥＴのゲートに接続され、前記負帰還回路を構
成するＦＥＴのソースは、前記差動増幅器の他方のトラ
ンジスタのゲートに接続されていることを特徴とするも
のであり、又、第５態様は、前記差動増幅器は、ＦＥＴ
又はバイポーラトランジスタで構成したことを特徴とす
るものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるチ
ャージポンプ回路の第１態様は、第１のカレントミラー
回路と、この第１のカレントミラー回路とこのチャージ
ポンプ回路の制御端子との間に設けられ、ＰＬＬ回路の
位相比較回路からの第１の制御信号を入力し、前記制御
端子に前記第１のカレントミラー回路からの電流を出力
する第１のスイッチング素子と、第２のカレントミラー
回路と、この第２のカレントミラー回路と前記制御端子
との間に設けられ、ＰＬＬ回路の位相比較回路からの第
２の制御信号を入力し、前記制御端子から前記第２のカ
レントミラー回路に電流を流し込む第２のスイッチング
素子とからなり、ＰＬＬ回路の位相比較回路からの前記
第１及び第２の制御信号に基づき電圧制御回路を制御す
るためのチャージポンプ回路において、前記第１及び第
２のカレントミラー回路の定電流源は、差動増幅器と、
この差動増幅器の一方のトランジスタのゲートに設けた
負の温度係数を有し電源電圧変動に依存しない基準電圧
源と、前記差動増幅器の他方のトランジスタのゲートに
設けた負の温度係数を有するポリシリコンからなる抵抗
を含むことを特徴とするものであり、又、第２態様は、
前記基準電圧源は、この基準電圧源用の定電流源と、こ
の定電流源に一方の端子が接続される抵抗と、前記抵抗
の他方の端子にソースが接続され、ゲート及びドレイン
がグランドに接続されたＦＥＴとで構成したことを特徴
とするものであり、又、第３態様は、前記基準電圧源
は、この基準電圧源用の定電流源と、この定電流源に一
方の端子が接続される抵抗と、前記抵抗の他方の端子に
エッミタが接続され、ベース及びコレクタがグランドに
接続されたバイポーラトランジスタとで構成したことを
特徴とするものであり、又、第４態様は、前記差動増幅
器の一方のトランジスタのゲートとグランド間には、負
の温度係数を有する基準電圧が加えられ、前記差動増幅
器の他方のトランジスタのゲートとグランド間にはポリ
シリコンからなる抵抗が設けられ、且つ、前記差動増幅
器の他方のトランジスタのドレインは、負帰還回路を構
成するＦＥＴのゲートに接続され、前記負帰還回路を構
成するＦＥＴのソースは、前記差動増幅器の他方のトラ
ンジスタのゲートに接続されていることを特徴とするも
のであり、又、第５態様は、前記差動増幅器は、ＦＥＴ
又はバイポーラトランジスタで構成したことを特徴とす
るものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】又、第６態様は、前記基準電圧源用の定電
流源は、ソースが電源端子に接続された第１のＰＭＯＳ
ＦＥＴと、ゲートとドレインとが接続され、ソースが前
記電源端子に接続され、ゲートが前記第１のＰＭＯＳＦ
ＥＴのゲートに接続される第２のＰＭＯＳＦＥＴと、ソ
ースが前記電源端子に接続され、ゲートが前記第１のＰ
ＭＯＳＦＥＴのゲートに接続される第３のＰＭＯＳＦＥ
Ｔとからなるカレントミラー回路と、ゲートとドレイン
とが接続され、ソースがグランドに接続され、ドレイン
が前記第１のＰＭＯＳＦＥＴのドレインに接続される第
１のＮＭＯＳＦＥＴと、ソースが抵抗を介して前記グラ
ンドに接続され、ゲートが前記第１のＮＭＯＳＦＥＴの
ゲートに接続され、ドレインが前記第２のＰＭＯＳＦＥ
Ｔのドレインに接続される第２のＮＭＯＳＦＥＴとから
なるカレントミラー回路とで構成し、前記第３のＰＭＯ
ＳＦＥＴのドレインから定電流を取り出すことを特徴と
するものである。
流源は、ソースが電源端子に接続された第１のＰＭＯＳ
ＦＥＴと、ゲートとドレインとが接続され、ソースが前
記電源端子に接続され、ゲートが前記第１のＰＭＯＳＦ
ＥＴのゲートに接続される第２のＰＭＯＳＦＥＴと、ソ
ースが前記電源端子に接続され、ゲートが前記第１のＰ
ＭＯＳＦＥＴのゲートに接続される第３のＰＭＯＳＦＥ
Ｔとからなるカレントミラー回路と、ゲートとドレイン
とが接続され、ソースがグランドに接続され、ドレイン
が前記第１のＰＭＯＳＦＥＴのドレインに接続される第
１のＮＭＯＳＦＥＴと、ソースが抵抗を介して前記グラ
ンドに接続され、ゲートが前記第１のＮＭＯＳＦＥＴの
ゲートに接続され、ドレインが前記第２のＰＭＯＳＦＥ
Ｔのドレインに接続される第２のＮＭＯＳＦＥＴとから
なるカレントミラー回路とで構成し、前記第３のＰＭＯ
ＳＦＥＴのドレインから定電流を取り出すことを特徴と
するものである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】
【実施例】以下に、本発明に係わるチャージポンプ回路
の具体例を図面を参照しながら詳細に説明する。図２
は、本発明に係わるチャージポンプ回路の具体例を示す
回路図であって、図２には、第１のカレントミラー回路
２０と、この第１のカレントミラー回路２０とこのチャ
ージポンプ回路の制御端子３０との間に設けられ、ＰＬ
Ｌ回路の位相比較回路からの第１の制御信号（信号１）
を入力し、前記制御端子３０に前記第１のカレントミラ
ー回路２０からの電流Ｉ3 を出力する第１のスイッチン
グ素子１６と、第２のカレントミラー回路２１と、この
第２のカレントミラー回路２１と前記制御端子３０との
間に設けられ、ＰＬＬ回路の位相比較回路からの第２の
制御信号（信号２）を入力し、前記制御端子３０から前
記第２のカレントミラー回路２１に電流Ｉ4 を流し込む
第２のスイッチング素子１７とからなり、ＰＬＬ回路の
位相比較回路からの前記第１及び第２の制御信号に基づ
き電圧制御回路を制御するためのチャージポンプ回路に
おいて、前記第１及び第２のカレントミラー回路２０、
２１の定電流源は、差動増幅器と、この差動増幅器の一
方のトランジスタのゲートに設けた負の温度係数を有す
る基準電圧源１８と、前記差動増幅器の他方のトランジ
スタのゲートに設けた負の温度係数を有するポリシリコ
ンからなる抵抗Ｒ3 を含むチャージポンプ回路が示され
ている。
の具体例を図面を参照しながら詳細に説明する。図２
は、本発明に係わるチャージポンプ回路の具体例を示す
回路図であって、図２には、第１のカレントミラー回路
２０と、この第１のカレントミラー回路２０とこのチャ
ージポンプ回路の制御端子３０との間に設けられ、ＰＬ
Ｌ回路の位相比較回路からの第１の制御信号（信号１）
を入力し、前記制御端子３０に前記第１のカレントミラ
ー回路２０からの電流Ｉ3 を出力する第１のスイッチン
グ素子１６と、第２のカレントミラー回路２１と、この
第２のカレントミラー回路２１と前記制御端子３０との
間に設けられ、ＰＬＬ回路の位相比較回路からの第２の
制御信号（信号２）を入力し、前記制御端子３０から前
記第２のカレントミラー回路２１に電流Ｉ4 を流し込む
第２のスイッチング素子１７とからなり、ＰＬＬ回路の
位相比較回路からの前記第１及び第２の制御信号に基づ
き電圧制御回路を制御するためのチャージポンプ回路に
おいて、前記第１及び第２のカレントミラー回路２０、
２１の定電流源は、差動増幅器と、この差動増幅器の一
方のトランジスタのゲートに設けた負の温度係数を有す
る基準電圧源１８と、前記差動増幅器の他方のトランジ
スタのゲートに設けた負の温度係数を有するポリシリコ
ンからなる抵抗Ｒ3 を含むチャージポンプ回路が示され
ている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】図４は、本発明の別の具体例である。この
回路では、図２のＦＥＴ２、４の代わりにＮＭＯＳＦＥ
Ｔ２Ａ、４Ａが設けられている。そして、ＦＥＴ２Ａの
ソースはグランドＧＮＤに接続され、又、ＦＥＴ４Ａの
ソースは抵抗Ｒ1 を介してグランドＧＮＤに接続され、
更に、ＦＥＴ１、２Ａのドレインは互いに接続され、Ｆ
ＥＴ３、４Ａのドレインも互いに接続され、ＦＥＴ２Ａ
のドレインとＦＥＴ４Ａのゲートとが接続され、又、Ｆ
ＥＴ４ＡのソースとＦＥＴ２Ａのゲートとが接続されて
いる。
回路では、図２のＦＥＴ２、４の代わりにＮＭＯＳＦＥ
Ｔ２Ａ、４Ａが設けられている。そして、ＦＥＴ２Ａの
ソースはグランドＧＮＤに接続され、又、ＦＥＴ４Ａの
ソースは抵抗Ｒ1 を介してグランドＧＮＤに接続され、
更に、ＦＥＴ１、２Ａのドレインは互いに接続され、Ｆ
ＥＴ３、４Ａのドレインも互いに接続され、ＦＥＴ２Ａ
のドレインとＦＥＴ４Ａのゲートとが接続され、又、Ｆ
ＥＴ４ＡのソースとＦＥＴ２Ａのゲートとが接続されて
いる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正内容】
【００４７】
【発明の効果】本発明に係わるチャージポンプ回路は、
上述のように構成したので、電源電圧への依存性がなく
且つ温度依存性を小さくしたチャージポンプ回路が得ら
れる。しかも、構成が簡単であるから、実施の容易であ
る等、優れた特徴を有する。
上述のように構成したので、電源電圧への依存性がなく
且つ温度依存性を小さくしたチャージポンプ回路が得ら
れる。しかも、構成が簡単であるから、実施の容易であ
る等、優れた特徴を有する。
【手続補正書】
【提出日】平成１２年２月７日（２０００．２．７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるチ
ャージポンプ回路の第１態様は、第１のカレントミラー
回路と、この第１のカレントミラー回路とこのチャージ
ポンプ回路の制御端子との間に設けられ、ＰＬＬ回路の
位相比較回路からの第１の制御信号を入力し、前記制御
端子に前記第１のカレントミラー回路からの電流を出力
する第１のスイッチング素子と、第２のカレントミラー
回路と、この第２のカレントミラー回路と前記制御端子
との間に設けられ、ＰＬＬ回路の位相比較回路からの第
２の制御信号を入力し、前記制御端子から前記第２のカ
レントミラー回路に電流を流し込む第２のスイッチング
素子とからなり、ＰＬＬ回路の位相比較回路からの前記
第１の制御信号で前記第１のスイッチング素子を介して
流れ出す電流を制御すると共に、前記第２の制御信号で
前記第２のスイッチング素子に流れ込む電流を制御する
ことで、前記ＰＬＬ回路の電圧制御回路を制御するため
のチャージポンプ回路において、前記第１及び第２のカ
レントミラー回路の定電流源は、差動増幅器と、この差
動増幅器の一方のトランジスタのゲートに設けた負の温
度係数を有し電源電圧変動に依存しない基準電圧源と、
前記差動増幅器の他方のトランジスタのゲートに設けた
負の温度係数を有するポリシリコンからなる抵抗を含む
ことを特徴とするものであり、又、第２態様は、前記基
準電圧源は、この基準電圧源用の定電流源と、この定電
流源に一方の端子が接続される抵抗と、前記抵抗の他方
の端子にソースが接続され、ゲート及びドレインがグラ
ンドに接続されたＦＥＴとで構成したことを特徴とする
ものであり、又、第３態様は、前記基準電圧源は、この
基準電圧源用の定電流源と、この定電流源に一方の端子
が接続される抵抗と、前記抵抗の他方の端子にエッミタ
が接続され、ベース及びコレクタがグランドに接続され
たバイポーラトランジスタとで構成したことを特徴とす
るものであり、又、第４態様は、前記差動増幅器の一方
のトランジスタのゲートとグランド間には、負の温度係
数を有する基準電圧が加えられ、前記差動増幅器の他方
のトランジスタのゲートとグランド間にはポリシリコン
からなる抵抗が設けられ、且つ、前記差動増幅器の他方
のトランジスタのドレインは、負帰還回路を構成するＦ
ＥＴのゲートに接続され、前記負帰還回路を構成するＦ
ＥＴのソースは、前記差動増幅器の他方のトランジスタ
のゲートに接続されていることを特徴とするものであ
り、又、第５態様は、前記差動増幅器は、ＦＥＴ又はバ
イポーラトランジスタで構成したことを特徴とするもの
である。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わるチ
ャージポンプ回路の第１態様は、第１のカレントミラー
回路と、この第１のカレントミラー回路とこのチャージ
ポンプ回路の制御端子との間に設けられ、ＰＬＬ回路の
位相比較回路からの第１の制御信号を入力し、前記制御
端子に前記第１のカレントミラー回路からの電流を出力
する第１のスイッチング素子と、第２のカレントミラー
回路と、この第２のカレントミラー回路と前記制御端子
との間に設けられ、ＰＬＬ回路の位相比較回路からの第
２の制御信号を入力し、前記制御端子から前記第２のカ
レントミラー回路に電流を流し込む第２のスイッチング
素子とからなり、ＰＬＬ回路の位相比較回路からの前記
第１の制御信号で前記第１のスイッチング素子を介して
流れ出す電流を制御すると共に、前記第２の制御信号で
前記第２のスイッチング素子に流れ込む電流を制御する
ことで、前記ＰＬＬ回路の電圧制御回路を制御するため
のチャージポンプ回路において、前記第１及び第２のカ
レントミラー回路の定電流源は、差動増幅器と、この差
動増幅器の一方のトランジスタのゲートに設けた負の温
度係数を有し電源電圧変動に依存しない基準電圧源と、
前記差動増幅器の他方のトランジスタのゲートに設けた
負の温度係数を有するポリシリコンからなる抵抗を含む
ことを特徴とするものであり、又、第２態様は、前記基
準電圧源は、この基準電圧源用の定電流源と、この定電
流源に一方の端子が接続される抵抗と、前記抵抗の他方
の端子にソースが接続され、ゲート及びドレインがグラ
ンドに接続されたＦＥＴとで構成したことを特徴とする
ものであり、又、第３態様は、前記基準電圧源は、この
基準電圧源用の定電流源と、この定電流源に一方の端子
が接続される抵抗と、前記抵抗の他方の端子にエッミタ
が接続され、ベース及びコレクタがグランドに接続され
たバイポーラトランジスタとで構成したことを特徴とす
るものであり、又、第４態様は、前記差動増幅器の一方
のトランジスタのゲートとグランド間には、負の温度係
数を有する基準電圧が加えられ、前記差動増幅器の他方
のトランジスタのゲートとグランド間にはポリシリコン
からなる抵抗が設けられ、且つ、前記差動増幅器の他方
のトランジスタのドレインは、負帰還回路を構成するＦ
ＥＴのゲートに接続され、前記負帰還回路を構成するＦ
ＥＴのソースは、前記差動増幅器の他方のトランジスタ
のゲートに接続されていることを特徴とするものであ
り、又、第５態様は、前記差動増幅器は、ＦＥＴ又はバ
イポーラトランジスタで構成したことを特徴とするもの
である。
Claims (6)
- 【請求項１】 第１のカレントミラー回路と、この第１
のカレントミラー回路とこのチャージポンプ回路の制御
端子との間に設けられ、ＰＬＬ回路の位相比較回路から
の第１の制御信号を入力し、前記制御端子に前記第１の
カレントミラー回路からの電流を出力する第１のスイッ
チング素子と、第２のカレントミラー回路と、この第２
のカレントミラー回路と前記制御端子との間に設けら
れ、ＰＬＬ回路の位相比較回路からの第２の制御信号を
入力し、前記制御端子から前記第２のカレントミラー回
路に電流を流し込む第２のスイッチング素子とからな
り、ＰＬＬ回路の位相比較回路からの前記第１及び第２
の制御信号に基づき電圧制御回路を制御するためのチャ
ージポンプ回路において、 前記第１及び第２のカレントミラー回路の定電流源は、
差動増幅器と、この差動増幅器の一方のトランジスタの
ゲートに設けた負の温度係数を有し電源電圧変動に依存
しない基準電圧源と、前記差動増幅器の他方のトランジ
スタのゲートに設けた負の温度係数を有するポリシリコ
ンからなる抵抗を含むことを特徴とするチャージポンプ
回路。 - 【請求項２】 前記基準電圧源は、第３のカレントミラ
ー回路と、この第３のカレントミラー回路に直列に接続
される抵抗とＦＥＴとで構成したことを特徴とする請求
項１記載のチャージポンプ回路。 - 【請求項３】 前記基準電圧源は、第４のカレントミラ
ー回路と、この第４のカレントミラー回路に直列に接続
される抵抗とバイポーラトランジスタとで構成したこと
を特徴とする請求項１記載のチャージポンプ回路。 - 【請求項４】 前記差動増幅器の一方のトランジスタの
ゲートとグランド間には、負の温度係数を有する基準電
圧が加えられ、前記差動増幅器の他方のトランジスタの
ゲートとグランド間にはポリシリコンからなる抵抗が設
けられ、且つ、前記差動増幅器の他方のトランジスタの
ドレインは、ドレインが他のトランジスタのゲートに接
続されている別のトランジスタのゲートに接続されてい
ることを特徴とする請求項１乃至３の何れかに記載のチ
ャージポンプ回路。 - 【請求項５】 前記差動増幅器は、ＦＥＴ又はバイポー
ラトランジスタで構成したことを特徴とする請求項４記
載のチャージポンプ回路。 - 【請求項６】 第１のカレントミラー回路と、この第１
のカレントミラー回路とこのチャージポンプ回路の制御
端子との間に設けられ、ＰＬＬ回路の位相比較回路から
の第１の制御信号を入力し、前記制御端子に前記第１の
カレントミラー回路からの電流を出力する第１のスイッ
チング素子と、第２のカレントミラー回路と、この第２
のカレントミラー回路と前記制御端子との間に設けら
れ、ＰＬＬ回路の位相比較回路からの第２の制御信号を
入力し、前記制御端子から前記第２のカレントミラー回
路に電流を流し込む第２のスイッチング素子とからな
り、ＰＬＬ回路の位相比較回路からの前記第１及び第２
の制御信号に基づき電圧制御回路を制御するためのチャ
ージポンプ回路の制御方法において、 負の温度係数を有し電源電圧変動に依存しない基準電圧
源と、負の温度係数を有するポリシリ抵抗とで、電源依
存性・温度依存性をなくすように制御することを特徴と
するチャージポンプ回路の制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10343886A JP2000175441A (ja) | 1998-12-03 | 1998-12-03 | チャージポンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10343886A JP2000175441A (ja) | 1998-12-03 | 1998-12-03 | チャージポンプ回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000142528A Division JP3334707B2 (ja) | 1998-12-03 | 2000-05-15 | チャージポンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000175441A true JP2000175441A (ja) | 2000-06-23 |
Family
ID=18365007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10343886A Pending JP2000175441A (ja) | 1998-12-03 | 1998-12-03 | チャージポンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000175441A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1176724A1 (en) * | 2000-07-28 | 2002-01-30 | Nec Corporation | Charge pump with current mirror |
| WO2002023706A1 (de) * | 2000-09-15 | 2002-03-21 | Infineon Technologies Ag | Ladungspumpenschaltung |
| JP2002108464A (ja) * | 2000-09-27 | 2002-04-10 | Alps Electric Co Ltd | 定電流回路 |
| JP2004248451A (ja) * | 2003-02-14 | 2004-09-02 | Auto Network Gijutsu Kenkyusho:Kk | チャージポンプ回路 |
| JP2005151777A (ja) * | 2003-11-19 | 2005-06-09 | Sanyo Electric Co Ltd | チャージポンプ回路およびアンプ |
| CN100429865C (zh) * | 2004-04-22 | 2008-10-29 | 冲电气工业株式会社 | 恒定电流产生电路 |
| JP2012083851A (ja) * | 2010-10-07 | 2012-04-26 | Denso Corp | 半導体装置、及び、その製造方法 |
-
1998
- 1998-12-03 JP JP10343886A patent/JP2000175441A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1176724A1 (en) * | 2000-07-28 | 2002-01-30 | Nec Corporation | Charge pump with current mirror |
| US6636105B2 (en) | 2000-07-28 | 2003-10-21 | Nec Electronics Corporation | Semiconductor device, a charge pump circuit and a PLL circuit that can suppress a switching noise |
| WO2002023706A1 (de) * | 2000-09-15 | 2002-03-21 | Infineon Technologies Ag | Ladungspumpenschaltung |
| US6850111B1 (en) | 2000-09-15 | 2005-02-01 | Infineon Technologies Ag | Charge pump circuit |
| JP2002108464A (ja) * | 2000-09-27 | 2002-04-10 | Alps Electric Co Ltd | 定電流回路 |
| JP4587540B2 (ja) * | 2000-09-27 | 2010-11-24 | 三洋電機株式会社 | 定電流回路 |
| JP2004248451A (ja) * | 2003-02-14 | 2004-09-02 | Auto Network Gijutsu Kenkyusho:Kk | チャージポンプ回路 |
| JP2005151777A (ja) * | 2003-11-19 | 2005-06-09 | Sanyo Electric Co Ltd | チャージポンプ回路およびアンプ |
| CN100429865C (zh) * | 2004-04-22 | 2008-10-29 | 冲电气工业株式会社 | 恒定电流产生电路 |
| JP2012083851A (ja) * | 2010-10-07 | 2012-04-26 | Denso Corp | 半導体装置、及び、その製造方法 |
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