JP3227699B2 - チャージポンプ回路及びそれを備えたｐｌｌ回路 - Google Patents
チャージポンプ回路及びそれを備えたｐｌｌ回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明が属する技術分野】本発明はＭＯＳ型トランジス
タで設計される半導体装置で特にＰＬＬ（PhaseLocked
Loop）回路に使用されるチャージポンプ回路に関し、特
に、パーソナルコンピュータなどに搭載されているＣＤ
−ＲＯＭドライブにおいてデータを高速に読ませる技術
であるＣＡＶ（Constant Argument Velocity：線速度一
定）制御に必要なＰＬＬ回路及び記録媒体ドライバに関
する。
タで設計される半導体装置で特にＰＬＬ（PhaseLocked
Loop）回路に使用されるチャージポンプ回路に関し、特
に、パーソナルコンピュータなどに搭載されているＣＤ
−ＲＯＭドライブにおいてデータを高速に読ませる技術
であるＣＡＶ（Constant Argument Velocity：線速度一
定）制御に必要なＰＬＬ回路及び記録媒体ドライバに関
する。
【０００２】
【従来の技術】近年、ＣＤ−ＲＯＭやＤＶＤ等の記録媒
体をドライブするプレーヤの開発が盛んになり、各規格
の読み出し速度に対して４倍速や１６倍速の読み出し速
度を達成する製品も販売されている。このようなＣＤ−
ＲＯＭやＤＶＤプレーヤにおいて、記録媒体のディスク
の内周読み出しと外周読み出しで、読み出し速度を一定
とするため、ＣＡＶ記録ディスクに対応するＣＡＶ制御
が行われている。このＣＡＶ制御中のＰＬＬ回路は、時
間の経過とともに同期状態におけるＰＬＬ回路の読み出
しクロックの周波数が上昇方向に変化する。
体をドライブするプレーヤの開発が盛んになり、各規格
の読み出し速度に対して４倍速や１６倍速の読み出し速
度を達成する製品も販売されている。このようなＣＤ−
ＲＯＭやＤＶＤプレーヤにおいて、記録媒体のディスク
の内周読み出しと外周読み出しで、読み出し速度を一定
とするため、ＣＡＶ記録ディスクに対応するＣＡＶ制御
が行われている。このＣＡＶ制御中のＰＬＬ回路は、時
間の経過とともに同期状態におけるＰＬＬ回路の読み出
しクロックの周波数が上昇方向に変化する。
【０００３】ＣＤ−ＲＯＭ等のメディアは線速度一定で
データが書き込まれている。ＣＡＶ（Constant Argumen
t Velocity）制御は、言葉のとおりＣＤ−ＲＯＭのメデ
ィアをスピンドルモータで一定回転で制御しながらデー
タを読ませる制御である。例えばＣＤ−ＲＯＭのメディ
アに書き込まれたデータをＣＡＶ制御させた場合、メデ
ィアの外周側に行くにつれて、１ビットあたりのデータ
幅が狭まりスピードが上昇する。ＣＤ−ＲＯＭの読み取
りに使われるＰＬＬ回路の役割は、メディアに記録され
たデータを受け取り、それに同期した読みとりクロック
を抽出する事にある。その意味でＰＬＬ（Phase Locked
Loop）という言葉は、入力されるデータ（ＣＤ−ＲＯ
Ｍの場合、ＥＦＭ(Eight-to-Fourteen Modulation:8-14
変調)信号）に、読み出しクロックの位相(Phase)を同期
(Lock)させる帰還回路(Loop)を意味する。
データが書き込まれている。ＣＡＶ（Constant Argumen
t Velocity）制御は、言葉のとおりＣＤ−ＲＯＭのメデ
ィアをスピンドルモータで一定回転で制御しながらデー
タを読ませる制御である。例えばＣＤ−ＲＯＭのメディ
アに書き込まれたデータをＣＡＶ制御させた場合、メデ
ィアの外周側に行くにつれて、１ビットあたりのデータ
幅が狭まりスピードが上昇する。ＣＤ−ＲＯＭの読み取
りに使われるＰＬＬ回路の役割は、メディアに記録され
たデータを受け取り、それに同期した読みとりクロック
を抽出する事にある。その意味でＰＬＬ（Phase Locked
Loop）という言葉は、入力されるデータ（ＣＤ−ＲＯ
Ｍの場合、ＥＦＭ(Eight-to-Fourteen Modulation:8-14
変調)信号）に、読み出しクロックの位相(Phase)を同期
(Lock)させる帰還回路(Loop)を意味する。
【０００４】ＰＬＬ回路１０は、図２に示すように、抵
抗・コンデンサを含む一次又は二次ループフィルタ１
２、ＶＣＯ（電圧制御型発振器）１３、分周回路１４、
周波数・位相検出回路１５、チャージポンプ１１などか
らなる。ループフィルタ１２はローパスフィルタとして
動作し、コンデンサＣ０の端子電圧を制御電圧として生
成する。分周回路１４はＶＣＯ１３の発振信号を分周比
に基づいて分周し、分周した信号を出力信号として生成
する。周波数・位相比較器１５は入力データと表記する
入力信号とＶＣＯ１３を分周回路１４で分周した信号と
の周波数及び位相誤差を検出し、誤差に応じた上昇指示
信号（以下、ＵＰ信号とする）及び下降指示信号（以
下、ＤＯＷＮ信号とする）を生成する。チャージポンプ
回路１１はＵＰ信号に応答して、電源ＶDDからループフ
ィルタ１２へ向かって一定電流を注入し、コンデンサＣ
０に電荷を蓄える。また、チャージポンプ回路１１はＤ
ＯＷＮ信号に応答してループフィルタ１２から一定電流
を放出し、コンデンサＣ０に蓄えられた電荷を放出して
チャージポンプ回路１１に注入する。
抗・コンデンサを含む一次又は二次ループフィルタ１
２、ＶＣＯ（電圧制御型発振器）１３、分周回路１４、
周波数・位相検出回路１５、チャージポンプ１１などか
らなる。ループフィルタ１２はローパスフィルタとして
動作し、コンデンサＣ０の端子電圧を制御電圧として生
成する。分周回路１４はＶＣＯ１３の発振信号を分周比
に基づいて分周し、分周した信号を出力信号として生成
する。周波数・位相比較器１５は入力データと表記する
入力信号とＶＣＯ１３を分周回路１４で分周した信号と
の周波数及び位相誤差を検出し、誤差に応じた上昇指示
信号（以下、ＵＰ信号とする）及び下降指示信号（以
下、ＤＯＷＮ信号とする）を生成する。チャージポンプ
回路１１はＵＰ信号に応答して、電源ＶDDからループフ
ィルタ１２へ向かって一定電流を注入し、コンデンサＣ
０に電荷を蓄える。また、チャージポンプ回路１１はＤ
ＯＷＮ信号に応答してループフィルタ１２から一定電流
を放出し、コンデンサＣ０に蓄えられた電荷を放出して
チャージポンプ回路１１に注入する。
【０００５】この一連の動作により、ＰＬＬ回路１０
は、入力信号と出力信号の位相と周波数成分が一致す
る。この一致した状態を同期状態とよぶ。
は、入力信号と出力信号の位相と周波数成分が一致す
る。この一致した状態を同期状態とよぶ。
【０００６】ここで、データの読みとりスピードが上昇
するというのは、ＰＬＬ回路１０の同期状態において、
ＶＣＯ１３のコントロール電圧が上昇する事を意味す
る。ＶＣＯ１３のコントロール電圧はチャージポンプ回
路１１とループフィルタ１２で作り出すので、コントロ
ール電圧の上昇は、チャージポンプ回路１１の出力電圧
が上昇する事をさしている。この様に、データの読みと
りスピードが上昇すると、チャージポンプ回路１１の出
力電圧が上昇し、その分ドライブ力は増加しなければな
らない。ドライブ力は、電源電圧ばかりでなく、チャー
ジポンプ回路１１の出力段の電力増幅力の増加又はファ
ンアウトを大きくする必要がある。
するというのは、ＰＬＬ回路１０の同期状態において、
ＶＣＯ１３のコントロール電圧が上昇する事を意味す
る。ＶＣＯ１３のコントロール電圧はチャージポンプ回
路１１とループフィルタ１２で作り出すので、コントロ
ール電圧の上昇は、チャージポンプ回路１１の出力電圧
が上昇する事をさしている。この様に、データの読みと
りスピードが上昇すると、チャージポンプ回路１１の出
力電圧が上昇し、その分ドライブ力は増加しなければな
らない。ドライブ力は、電源電圧ばかりでなく、チャー
ジポンプ回路１１の出力段の電力増幅力の増加又はファ
ンアウトを大きくする必要がある。
【０００７】次に図３を参照して、従来のチャージポン
プ回路について説明する。図示のチャージポンプ回路は
定電流源回路Ｉ、第四のカレントミラー回路、第五のカ
レントミラー回路、第六のカレントミラー回路、第三の
スイッチ回路、第四のスイッチ回路からなる。
プ回路について説明する。図示のチャージポンプ回路は
定電流源回路Ｉ、第四のカレントミラー回路、第五のカ
レントミラー回路、第六のカレントミラー回路、第三の
スイッチ回路、第四のスイッチ回路からなる。
【０００８】定電流源Ｉは直流電流Ｉを放出する源であ
り、電源ＶDDに接続され、第四のカレントミラーに供給
している。
り、電源ＶDDに接続され、第四のカレントミラーに供給
している。
【０００９】第四のカレントミラー回路は、ＤＯＷＮ信
号がＯＮ（論理レベル、Ｈｉｇｈ）の時、Ｎ２０のゲー
ト端子、つまり接点２がＮ１０のドレイン端子に接続さ
れ、ゲート幅の比がＮ２０：Ｎ２２＝Ｎ１０：Ｎ１２と
なる関係をみたし、Ｎ２０のドレインとＮ２２のドレイ
ン端子、つまり接点１と接点９の上にＮ１０とＮ１２の
トランジスタが、共通のゲートで、定電圧ＮBIASに接続
されている。Ｎ１０とＮ１２の働きで、接点１と接点９
の電位が等しくなる。結果Ｎ２０とＮ２２それぞれのド
レイン、ゲート、ソースが等しくなり、定電流源Ｉから
もらった電流を、Ｎ２０はＮ２０とＮ２２のゲート幅の
比で決まる電流をＮ２２に流す。以下、ゲート幅の比を
ここでは１：１に定めて説明を行う。したがってＮ２０
に流れる電流ＩはそのままＮ２２にＩDOWNとして流れ
る。ここではＮ２０からＮ２２のように同等の電流が流
れる回路をカレントミラー回路とよび、以降、特にＮ２
０を囲む点線とＮ２２を囲む点線を第四のカレントミラ
ー回路とする。
号がＯＮ（論理レベル、Ｈｉｇｈ）の時、Ｎ２０のゲー
ト端子、つまり接点２がＮ１０のドレイン端子に接続さ
れ、ゲート幅の比がＮ２０：Ｎ２２＝Ｎ１０：Ｎ１２と
なる関係をみたし、Ｎ２０のドレインとＮ２２のドレイ
ン端子、つまり接点１と接点９の上にＮ１０とＮ１２の
トランジスタが、共通のゲートで、定電圧ＮBIASに接続
されている。Ｎ１０とＮ１２の働きで、接点１と接点９
の電位が等しくなる。結果Ｎ２０とＮ２２それぞれのド
レイン、ゲート、ソースが等しくなり、定電流源Ｉから
もらった電流を、Ｎ２０はＮ２０とＮ２２のゲート幅の
比で決まる電流をＮ２２に流す。以下、ゲート幅の比を
ここでは１：１に定めて説明を行う。したがってＮ２０
に流れる電流ＩはそのままＮ２２にＩDOWNとして流れ
る。ここではＮ２０からＮ２２のように同等の電流が流
れる回路をカレントミラー回路とよび、以降、特にＮ２
０を囲む点線とＮ２２を囲む点線を第四のカレントミラ
ー回路とする。
【００１０】第五のカレントミラー回路は、Ｎ２０のゲ
ート端子つまり接点２がＮ１０のドレイン端子に接続さ
れ、ゲート幅の比がＮ２０：Ｎ２１＝Ｎ１０：Ｎ１１な
る関係をみたし、Ｎ２０のドレインとＮ２１のドレイン
端子つまり接点１と接点３の上にＮ１０とＮ１１のトラ
ンジスタが、共通のゲートＮBIASに接続されている。Ｎ
１０とＮ１１の働きで接点１と接点３の電位が等しくな
る。その結果Ｎ２０とＮ２１それぞれのドレイン、ゲー
ト、ソースが等しくなり、定電流源Ｉからもらった電流
を、Ｎ２０はＮ２０とＮ２１のゲート幅の比で決まる電
流をＮ２１に流す。ゲート幅の比をここでは１：１に定
めて説明をすすめる。したがってＮ２０に流れる電流は
そのままＮ２１にＩUP0として流れる。以降、Ｎ２０を
囲む点線とＮ２１を囲む点線を第五のカレントミラー回
路とする。
ート端子つまり接点２がＮ１０のドレイン端子に接続さ
れ、ゲート幅の比がＮ２０：Ｎ２１＝Ｎ１０：Ｎ１１な
る関係をみたし、Ｎ２０のドレインとＮ２１のドレイン
端子つまり接点１と接点３の上にＮ１０とＮ１１のトラ
ンジスタが、共通のゲートＮBIASに接続されている。Ｎ
１０とＮ１１の働きで接点１と接点３の電位が等しくな
る。その結果Ｎ２０とＮ２１それぞれのドレイン、ゲー
ト、ソースが等しくなり、定電流源Ｉからもらった電流
を、Ｎ２０はＮ２０とＮ２１のゲート幅の比で決まる電
流をＮ２１に流す。ゲート幅の比をここでは１：１に定
めて説明をすすめる。したがってＮ２０に流れる電流は
そのままＮ２１にＩUP0として流れる。以降、Ｎ２０を
囲む点線とＮ２１を囲む点線を第五のカレントミラー回
路とする。
【００１１】第六のカレントミラー回路は、ＵＰ信号が
ＯＮ（論理レベルＨｉｇｈ）の時、Ｐ１０のゲート端子
つまり接点５がＰ２０のドレイン端子に接続され、ゲー
ト幅の比がＰ１０：Ｐ１１＝Ｐ２０：Ｐ２１なる関係を
みたし、Ｐ１０のドレインとＰ１１のドレイン端子つま
り接点４と接点６の下に、Ｐ２０とＰ２１のトランジス
タのゲートが、共通のＰBIASに接続されている。Ｐ２０
とＰ２１の働きで接点４と接点６の電位が等しくなる。
結果Ｐ１０とＰ１１それぞれのドレイン、ゲート、ソー
スが等しくなりＩUP0として供給される電流をＰ１０は
Ｐ１０とＰ１１のゲート幅の比で決まる電流をＰ１１に
流す。ゲート幅の比をここでは１：１に定めて説明をす
すめる。したがってＰ１０に流れる電流はそのままＰ１
１にＩＵＰとして流れる。以降、Ｐ１０を囲む点線とＰ
１１を囲む点線を第六のカレントミラー回路とする。
ＯＮ（論理レベルＨｉｇｈ）の時、Ｐ１０のゲート端子
つまり接点５がＰ２０のドレイン端子に接続され、ゲー
ト幅の比がＰ１０：Ｐ１１＝Ｐ２０：Ｐ２１なる関係を
みたし、Ｐ１０のドレインとＰ１１のドレイン端子つま
り接点４と接点６の下に、Ｐ２０とＰ２１のトランジス
タのゲートが、共通のＰBIASに接続されている。Ｐ２０
とＰ２１の働きで接点４と接点６の電位が等しくなる。
結果Ｐ１０とＰ１１それぞれのドレイン、ゲート、ソー
スが等しくなりＩUP0として供給される電流をＰ１０は
Ｐ１０とＰ１１のゲート幅の比で決まる電流をＰ１１に
流す。ゲート幅の比をここでは１：１に定めて説明をす
すめる。したがってＰ１０に流れる電流はそのままＰ１
１にＩＵＰとして流れる。以降、Ｐ１０を囲む点線とＰ
１１を囲む点線を第六のカレントミラー回路とする。
【００１２】第三のスイッチ回路は、ＤＯＷＮ信号が論
理的にＨＩＧＨの間、定電流源の電流Ｉが第四のカレン
トミラーの働きにより、ループフィルタのコンデンサか
らグランドに向かってＩDOWNを流す。
理的にＨＩＧＨの間、定電流源の電流Ｉが第四のカレン
トミラーの働きにより、ループフィルタのコンデンサか
らグランドに向かってＩDOWNを流す。
【００１３】第四のスイッチ回路は、ＵＰ信号が論理的
にＨＩＧＨの間、定電流源の電流Ｉが前記の第五のカレ
ントミラーと第六のカレントミラーの働きにより、ＶDD
からループフィルタのコンデンサに向かってＩUPを流
す。
にＨＩＧＨの間、定電流源の電流Ｉが前記の第五のカレ
ントミラーと第六のカレントミラーの働きにより、ＶDD
からループフィルタのコンデンサに向かってＩUPを流
す。
【００１４】前記のＣＡＶ制御にてＶOUTが上昇したと
き、カレントミラーの折り返しによる相対精度がＩUP=
ＩUP0である為の条件は、接点７の電位が接点５の電位
を越えない範囲となる。接点５の電位Ｖ5は以下の数式
（１）で導出される。 Ｖ５＝ＶDD−（Ｉ／（(１／２)×(Ｗ／Ｌ)×β））1/2−｜Ｖtp｜……（１） ここで、Ｗはゲート幅、Ｌはゲート長、βは電流増幅
度、ＶtpはＰＭＯＳトランジスタＰ１０のスレッショル
ド電圧である。一例として、Ｉ＝１０μＡ、Ｗ／Ｌ＝１
０／０．５、β＝２．５×１０5、とするとＶOUT＝ＶDD
−｜Ｖtp｜−０．２となる。従ってＶDD−｜Ｖtp｜近傍
まで、カレントミラー回路の相対比はゲート長が等しい
条件では、Ｐ１０とＰ１１のゲート幅の比で決まり１：
１となる。流入／停止の機能をになうＤＯＷＮ信号から
生成されるＩDOWNについては、ＧＮＤ側に出力がよると
相対比が取りづらくなる。Ｎ型ＭＯＳトランジスタの場
合でも数式１とおなじ考えを適応できるので、スレッシ
ュルド電圧Ｖtn近傍までカレントミラー回路の相対比
は、ゲート長が等しい条件ではゲート幅の比で決まり
１：１となる。
き、カレントミラーの折り返しによる相対精度がＩUP=
ＩUP0である為の条件は、接点７の電位が接点５の電位
を越えない範囲となる。接点５の電位Ｖ5は以下の数式
（１）で導出される。 Ｖ５＝ＶDD−（Ｉ／（(１／２)×(Ｗ／Ｌ)×β））1/2−｜Ｖtp｜……（１） ここで、Ｗはゲート幅、Ｌはゲート長、βは電流増幅
度、ＶtpはＰＭＯＳトランジスタＰ１０のスレッショル
ド電圧である。一例として、Ｉ＝１０μＡ、Ｗ／Ｌ＝１
０／０．５、β＝２．５×１０5、とするとＶOUT＝ＶDD
−｜Ｖtp｜−０．２となる。従ってＶDD−｜Ｖtp｜近傍
まで、カレントミラー回路の相対比はゲート長が等しい
条件では、Ｐ１０とＰ１１のゲート幅の比で決まり１：
１となる。流入／停止の機能をになうＤＯＷＮ信号から
生成されるＩDOWNについては、ＧＮＤ側に出力がよると
相対比が取りづらくなる。Ｎ型ＭＯＳトランジスタの場
合でも数式１とおなじ考えを適応できるので、スレッシ
ュルド電圧Ｖtn近傍までカレントミラー回路の相対比
は、ゲート長が等しい条件ではゲート幅の比で決まり
１：１となる。
【００１５】
【発明が解決しようとする課題】しかしながら、従来の
チャージポンプには以下のような欠点がある。すなわ
ち、ＵＰ信号を切り替えた瞬間に、定電流Ｉに比べて非
常に大きいスパイク上の電流がＶOUT以降に接続される
ループフィルターに供給される。図示の通り、これは接
点７とＶDDの間に着く寄生の容量Ｃによって発生する。
容量Ｃの存在によってＵＰ信号がＨＩＧＨとなった瞬
間、ＶDDにあった接点７がＶOUT付近に達するまで瞬間
的に電荷が充電され、スパイク上の電流となる。ＤＯＷ
Ｎ信号を切り替えた瞬間にも同様の事が言え、この場合
図示の通り接点８とグランドに対して容量Ｃがつき、切
り替え時にグランド方向にスパイク電流を発生する。ス
パイク電流が発生すると、後段のローパスフィルタのキ
ャパシタへの電荷の注入、引き出しと、ＶＣＯへの瞬時
的インパルス変動のために高速安定を得られないという
問題に発展する。
チャージポンプには以下のような欠点がある。すなわ
ち、ＵＰ信号を切り替えた瞬間に、定電流Ｉに比べて非
常に大きいスパイク上の電流がＶOUT以降に接続される
ループフィルターに供給される。図示の通り、これは接
点７とＶDDの間に着く寄生の容量Ｃによって発生する。
容量Ｃの存在によってＵＰ信号がＨＩＧＨとなった瞬
間、ＶDDにあった接点７がＶOUT付近に達するまで瞬間
的に電荷が充電され、スパイク上の電流となる。ＤＯＷ
Ｎ信号を切り替えた瞬間にも同様の事が言え、この場合
図示の通り接点８とグランドに対して容量Ｃがつき、切
り替え時にグランド方向にスパイク電流を発生する。ス
パイク電流が発生すると、後段のローパスフィルタのキ
ャパシタへの電荷の注入、引き出しと、ＶＣＯへの瞬時
的インパルス変動のために高速安定を得られないという
問題に発展する。
【００１６】従って、本発明の課題は、ＣＡＶ制御のよ
うにチャージポンプ回路の出力電圧が上昇したような場
合や、逆に出力が下降した場合でも、カレントミラーの
相対比をスレッショルド電圧近傍まで確保し、さらにス
パイク状の電流が発生しないチャージポンプ回路の実現
である。
うにチャージポンプ回路の出力電圧が上昇したような場
合や、逆に出力が下降した場合でも、カレントミラーの
相対比をスレッショルド電圧近傍まで確保し、さらにス
パイク状の電流が発生しないチャージポンプ回路の実現
である。
【００１７】
【課題を解決するための手段】本発明によるチャージポ
ンプ回路はＰＬＬ回路に使用されるチャージポンプ回路
であって、定電流源から発生した電流を、常にＯＮした
アナログスイッチを通して、カレントミラー回路で折り
返し、周波数・位相比較器から供給されるＵＰ信号に応
答して、アナログスイッチを含むスイッチ回路がＯＮ／
ＯＦＦしカレントミラーにて写された定電流を後段のル
ープフィルタに向かって流出／停止し、同じくＤＯＷＮ
信号に応答して、アナログスイッチを含むスイッチ回路
がＯＮ／ＯＦＦしカレントミラーにて写された定電流を
後段のループフィルタにから流入／停止することを特徴
とする。
ンプ回路はＰＬＬ回路に使用されるチャージポンプ回路
であって、定電流源から発生した電流を、常にＯＮした
アナログスイッチを通して、カレントミラー回路で折り
返し、周波数・位相比較器から供給されるＵＰ信号に応
答して、アナログスイッチを含むスイッチ回路がＯＮ／
ＯＦＦしカレントミラーにて写された定電流を後段のル
ープフィルタに向かって流出／停止し、同じくＤＯＷＮ
信号に応答して、アナログスイッチを含むスイッチ回路
がＯＮ／ＯＦＦしカレントミラーにて写された定電流を
後段のループフィルタにから流入／停止することを特徴
とする。
【００１８】また、本発明は、入力信号の位相にロック
するＰＬＬ（Phase Locked Loop）回路の周波数・位相
比較器から供給される下降指示信号及び上昇指示信号に
対応しループフィルタを介して可変周波数制御発振器を
ドライブするＭＯＳ型トランジスタで構成されるチャー
ジポンプ回路において、前記周波数・位相比較器から供
給される前記下降指示信号に応答して第一のスイッチ回
路は、定電流源から発生した電流を、常にＯＮした第二
のアナログスイッチと前記周波数・位相比較器から供給
される前記下降指示信号に応答してＯＮ／ＯＦＦする第
一のアナログスイッチとを通して前記第二及び第一のア
ナログスイッチに各ゲートを接続されたＭＯＳトランジ
スタにより構成された第一のカレントミラー回路で折り
返し、後段のループフィルタから電流ＩDOWNを入力し、
前記周波数・位相比較器から供給される前記上昇指示信
号に応答して第二のスイッチ回路は、定電流源から発生
した電流を、前記常にＯＮした第二のアナログスイッチ
と常にＯＮした第四のアナログスイッチを通して前記第
二及び第四のアナログスイッチに各ゲートを接続された
ＭＯＳトランジスタにより構成された第二のカレントミ
ラー回路で折り返し、前記折り返した電流をＩUP0とす
るとき、この電流ＩUP0が前記周波数・位相比較器から
供給される上昇指示信号に応答して、常にＯＮした第五
のアナログスイッチと前記周波数・位相比較器から供給
される前記上昇指示信号に応答してＯＮ／ＯＦＦする第
三のアナログスイッチを通して前記第五及び第三のアナ
ログスイッチに各ゲートを接続されたＭＯＳトランジス
タにより構成された第三のカレントミラー回路で折り返
し、後段のループフィルタに向かって電流ＩUPを出力す
ることを特徴とする。
するＰＬＬ（Phase Locked Loop）回路の周波数・位相
比較器から供給される下降指示信号及び上昇指示信号に
対応しループフィルタを介して可変周波数制御発振器を
ドライブするＭＯＳ型トランジスタで構成されるチャー
ジポンプ回路において、前記周波数・位相比較器から供
給される前記下降指示信号に応答して第一のスイッチ回
路は、定電流源から発生した電流を、常にＯＮした第二
のアナログスイッチと前記周波数・位相比較器から供給
される前記下降指示信号に応答してＯＮ／ＯＦＦする第
一のアナログスイッチとを通して前記第二及び第一のア
ナログスイッチに各ゲートを接続されたＭＯＳトランジ
スタにより構成された第一のカレントミラー回路で折り
返し、後段のループフィルタから電流ＩDOWNを入力し、
前記周波数・位相比較器から供給される前記上昇指示信
号に応答して第二のスイッチ回路は、定電流源から発生
した電流を、前記常にＯＮした第二のアナログスイッチ
と常にＯＮした第四のアナログスイッチを通して前記第
二及び第四のアナログスイッチに各ゲートを接続された
ＭＯＳトランジスタにより構成された第二のカレントミ
ラー回路で折り返し、前記折り返した電流をＩUP0とす
るとき、この電流ＩUP0が前記周波数・位相比較器から
供給される上昇指示信号に応答して、常にＯＮした第五
のアナログスイッチと前記周波数・位相比較器から供給
される前記上昇指示信号に応答してＯＮ／ＯＦＦする第
三のアナログスイッチを通して前記第五及び第三のアナ
ログスイッチに各ゲートを接続されたＭＯＳトランジス
タにより構成された第三のカレントミラー回路で折り返
し、後段のループフィルタに向かって電流ＩUPを出力す
ることを特徴とする。
【００１９】また、上記チャージポンプ回路において、
前記第一のカレントミラー回路は、Ｎ型ＭＯＳトランジ
スタＮ２３とＮ型ＭＯＳトランジスタＮ２５の各ドレイ
ン側端子の上に、ゲート幅の比がＮ２３：Ｎ２５と同じ
でかつ各ゲートに共通のゲートバイアスがかかるように
定直流電圧ＮＢＩＡＳ１７に接続されたＮ型ＭＯＳトラ
ンジスタＮ１３とＮ型ＭＯＳトランジスタＮ１５が接続
され、前記Ｎ型ＭＯＳトランジスタＮ２３のゲートに常
にＯＮした前記第二のアナログスイッチが接続されその
先に前記下降指示信号でＯＮ／ＯＦＦする前記第一のア
ナログスイッチが接続され、前記第一と前記第二のアナ
ログスイッチのつなぎを接点３とする時、接点３が前記
Ｎ型ＭＯＳトランジスタＮ１３のドレインに接続され、
前記Ｎ型ＭＯＳトランジスタＮ１３とＮ１５のゲート長
が等しく、かつ前記Ｎ２３とＮ２５のゲート長が等し
く、前記Ｎ型ＭＯＳトランジスタＮ２３とＮ２５のそれ
ぞれのドレイン、ソース、ゲートがそれぞれ等しい電位
となり、前記Ｎ型ＭＯＳトランジスタＮ２３とＮ２５の
ゲート幅の比で前記定電流源の電流が前記第一のスイッ
チ回路がＯＮ時に前記Ｎ型ＭＯＳトランジスタＮ２５に
写ることを特徴とする。
前記第一のカレントミラー回路は、Ｎ型ＭＯＳトランジ
スタＮ２３とＮ型ＭＯＳトランジスタＮ２５の各ドレイ
ン側端子の上に、ゲート幅の比がＮ２３：Ｎ２５と同じ
でかつ各ゲートに共通のゲートバイアスがかかるように
定直流電圧ＮＢＩＡＳ１７に接続されたＮ型ＭＯＳトラ
ンジスタＮ１３とＮ型ＭＯＳトランジスタＮ１５が接続
され、前記Ｎ型ＭＯＳトランジスタＮ２３のゲートに常
にＯＮした前記第二のアナログスイッチが接続されその
先に前記下降指示信号でＯＮ／ＯＦＦする前記第一のア
ナログスイッチが接続され、前記第一と前記第二のアナ
ログスイッチのつなぎを接点３とする時、接点３が前記
Ｎ型ＭＯＳトランジスタＮ１３のドレインに接続され、
前記Ｎ型ＭＯＳトランジスタＮ１３とＮ１５のゲート長
が等しく、かつ前記Ｎ２３とＮ２５のゲート長が等し
く、前記Ｎ型ＭＯＳトランジスタＮ２３とＮ２５のそれ
ぞれのドレイン、ソース、ゲートがそれぞれ等しい電位
となり、前記Ｎ型ＭＯＳトランジスタＮ２３とＮ２５の
ゲート幅の比で前記定電流源の電流が前記第一のスイッ
チ回路がＯＮ時に前記Ｎ型ＭＯＳトランジスタＮ２５に
写ることを特徴とする。
【００２０】また、上記チャージポンプ回路において、
前記第二のカレントミラー回路は、前記Ｎ型ＭＯＳトラ
ンジスタＮ２３とＮ型ＭＯＳトランジスタＮ２４のドレ
イン側端子の上に、ゲート幅の比が前記Ｎ２３：Ｎ２４
と同じでかつ共通のゲートバイアスがかかるように定電
圧ＮＢＩＡＳに接続されたＮ型ＭＯＳトランジスタＮ１
３とＮ型ＭＯＳトランジスタＮ１４が接続され、前記Ｎ
型ＭＯＳトランジスタＮ２３のゲートに常にＯＮした前
記第二のアナログスイッチが接続され、その第二のアナ
ログスイッチの他端が前記Ｎ型ＭＯＳトランジスタＮ１
３のドレインに接続されると共に常にＯＮした前記第四
のアナログスイッチに接続され、その第四のアナログス
イッチの他端が前記Ｎ型ＭＯＳトランジスタＮ２４のゲ
ートに接続され、前記Ｎ型ＭＯＳトランジスタＮ１３と
Ｎ１４のゲート長が等しく、かつ前記Ｎ２３とＮ２４の
ゲート長が等しく、前記Ｎ型ＭＯＳトランジスタＮ２３
とＮ２４のそれぞれのドレイン、ソース、ゲートが等し
い電位となり、前記Ｎ型ＭＯＳトランジスタＮ２３とＮ
２４のゲート幅の比で前記定電流源の電流が前記電流Ｉ
UP0として前記Ｎ型ＭＯＳトランジスタＮ２４に写るこ
とを特徴とする。
前記第二のカレントミラー回路は、前記Ｎ型ＭＯＳトラ
ンジスタＮ２３とＮ型ＭＯＳトランジスタＮ２４のドレ
イン側端子の上に、ゲート幅の比が前記Ｎ２３：Ｎ２４
と同じでかつ共通のゲートバイアスがかかるように定電
圧ＮＢＩＡＳに接続されたＮ型ＭＯＳトランジスタＮ１
３とＮ型ＭＯＳトランジスタＮ１４が接続され、前記Ｎ
型ＭＯＳトランジスタＮ２３のゲートに常にＯＮした前
記第二のアナログスイッチが接続され、その第二のアナ
ログスイッチの他端が前記Ｎ型ＭＯＳトランジスタＮ１
３のドレインに接続されると共に常にＯＮした前記第四
のアナログスイッチに接続され、その第四のアナログス
イッチの他端が前記Ｎ型ＭＯＳトランジスタＮ２４のゲ
ートに接続され、前記Ｎ型ＭＯＳトランジスタＮ１３と
Ｎ１４のゲート長が等しく、かつ前記Ｎ２３とＮ２４の
ゲート長が等しく、前記Ｎ型ＭＯＳトランジスタＮ２３
とＮ２４のそれぞれのドレイン、ソース、ゲートが等し
い電位となり、前記Ｎ型ＭＯＳトランジスタＮ２３とＮ
２４のゲート幅の比で前記定電流源の電流が前記電流Ｉ
UP0として前記Ｎ型ＭＯＳトランジスタＮ２４に写るこ
とを特徴とする。
【００２１】また、上記チャージポンプ回路において、
前記第三のカレントミラー回路は、Ｐ型ＭＯＳトランジ
スタＰ１３とＰ型ＭＯＳトランジスタＰ１４のドレイン
側端子の下に、ゲート幅の比がＰ１３：Ｐ１４と同じで
かつ共通のゲートバイアスがかかるように直流電源１６
からの定電圧ＰＢＩＡＳに接続されたＰ型ＭＯＳトラン
ジスタＰ２０とＰ型ＭＯＳトランジスタＰ２１が接続さ
れ、前記Ｐ型ＭＯＳトランジスタＰ１３のゲートに常に
ＯＮした前記第五のアナログスイッチが接続されその先
に前記上昇指示信号でＯＮ／ＯＦＦする前記第三のアナ
ログスイッチが接続され、前記第五と前記第三のアナロ
グスイッチのつなぎを接点７とする時、前記接点７が前
記Ｐ型ＭＯＳトランジスタＰ２０のドレインに接続さ
れ、前記Ｐ型ＭＯＳトランジスタＰ１３とＰ１４のゲー
ト長が等しく、かつ前記Ｐ２０とＰ２１のゲート長が等
しく、前記Ｐ型ＭＯＳトランジスタＰ１３とＰ１４のそ
れぞれのドレイン、ソース、ゲートが等しい電位とな
り、前記Ｐ型ＭＯＳトランジスタＰ１３とＰ１４のゲー
ト幅の比で、前記電流ＩUP0が前記第三のアナログスイ
ッチＯＮ時に前記Ｐ型ＭＯＳトランジスタＰ１４に写る
ことを特徴とする。
前記第三のカレントミラー回路は、Ｐ型ＭＯＳトランジ
スタＰ１３とＰ型ＭＯＳトランジスタＰ１４のドレイン
側端子の下に、ゲート幅の比がＰ１３：Ｐ１４と同じで
かつ共通のゲートバイアスがかかるように直流電源１６
からの定電圧ＰＢＩＡＳに接続されたＰ型ＭＯＳトラン
ジスタＰ２０とＰ型ＭＯＳトランジスタＰ２１が接続さ
れ、前記Ｐ型ＭＯＳトランジスタＰ１３のゲートに常に
ＯＮした前記第五のアナログスイッチが接続されその先
に前記上昇指示信号でＯＮ／ＯＦＦする前記第三のアナ
ログスイッチが接続され、前記第五と前記第三のアナロ
グスイッチのつなぎを接点７とする時、前記接点７が前
記Ｐ型ＭＯＳトランジスタＰ２０のドレインに接続さ
れ、前記Ｐ型ＭＯＳトランジスタＰ１３とＰ１４のゲー
ト長が等しく、かつ前記Ｐ２０とＰ２１のゲート長が等
しく、前記Ｐ型ＭＯＳトランジスタＰ１３とＰ１４のそ
れぞれのドレイン、ソース、ゲートが等しい電位とな
り、前記Ｐ型ＭＯＳトランジスタＰ１３とＰ１４のゲー
ト幅の比で、前記電流ＩUP0が前記第三のアナログスイ
ッチＯＮ時に前記Ｐ型ＭＯＳトランジスタＰ１４に写る
ことを特徴とする。
【００２２】また、上記チャージポンプ回路において、
前記第一のスイッチ回路は、前記下降指示信号がＨＩＧ
Ｈの時、前記下降指示信号を入力とする論理否定素子Ｉ
ＮＶ３が論理を反転しＬＯＷを出力し、この出力が前記
第一のアナログスイッチに含まれるＰ型ＭＯＳトランジ
スタＰＤＮのゲート端子に接続され前記第一のアナログ
スイッチを構成するＰ型ＭＯＳトランジスタＰＤＮとＮ
型ＭＯＳトランジスタＮＤＮのうち前記ＰＤＮをＯＮ状
態とし、前記論理否定素子ＩＮＶ３の出力は論理否定素
子ＩＮＶ２の入力に接続され論理を反転しその出力を前
記第一のアナログスイッチに含まれるＮ型ＭＯＳトラン
ジスタＮＤＮのゲート端子に接続し前記第一のアナログ
スイッチを構成する素子のうち前記Ｎ型ＭＯＳトランジ
スタＮＤＮをＯＮとし、前記下降指示信号がＬＯＷの
時、前記論理否定素子ＩＮＶ３にて論理否定しＨＩＧＨ
を出力させ、前記第一のアナログスイッチを構成する素
子のうちＰ型ＭＯＳトランジスタＰＤＮをＯＦＦ状態と
し、前記論理否定素子ＩＮＶ３の出力にて前記論理否定
素子ＩＮＶ２を論理否定させ前記第一のアナログスイッ
チを構成する素子のうち前記Ｎ型ＭＯＳトランジスタＮ
ＤＮをＯＦＦとし、前記論理否定素子ＩＮＶ３の出力を
ゲート端子とし前記Ｎ型ＭＯＳトランジスタＮＤＮのド
レインとソースの間の電圧をゼロにすることを特徴とす
る。
前記第一のスイッチ回路は、前記下降指示信号がＨＩＧ
Ｈの時、前記下降指示信号を入力とする論理否定素子Ｉ
ＮＶ３が論理を反転しＬＯＷを出力し、この出力が前記
第一のアナログスイッチに含まれるＰ型ＭＯＳトランジ
スタＰＤＮのゲート端子に接続され前記第一のアナログ
スイッチを構成するＰ型ＭＯＳトランジスタＰＤＮとＮ
型ＭＯＳトランジスタＮＤＮのうち前記ＰＤＮをＯＮ状
態とし、前記論理否定素子ＩＮＶ３の出力は論理否定素
子ＩＮＶ２の入力に接続され論理を反転しその出力を前
記第一のアナログスイッチに含まれるＮ型ＭＯＳトラン
ジスタＮＤＮのゲート端子に接続し前記第一のアナログ
スイッチを構成する素子のうち前記Ｎ型ＭＯＳトランジ
スタＮＤＮをＯＮとし、前記下降指示信号がＬＯＷの
時、前記論理否定素子ＩＮＶ３にて論理否定しＨＩＧＨ
を出力させ、前記第一のアナログスイッチを構成する素
子のうちＰ型ＭＯＳトランジスタＰＤＮをＯＦＦ状態と
し、前記論理否定素子ＩＮＶ３の出力にて前記論理否定
素子ＩＮＶ２を論理否定させ前記第一のアナログスイッ
チを構成する素子のうち前記Ｎ型ＭＯＳトランジスタＮ
ＤＮをＯＦＦとし、前記論理否定素子ＩＮＶ３の出力を
ゲート端子とし前記Ｎ型ＭＯＳトランジスタＮＤＮのド
レインとソースの間の電圧をゼロにすることを特徴とす
る。
【００２３】また、上記チャージポンプ回路において、
前記第二のスイッチ回路は、前記上昇指示信号がＨＩＧ
Ｈの時、前記上昇指示信号を入力とする論理否定素子Ｉ
ＮＶ１が論理を反転しＬＯＷを出力し、この出力が前記
第三のアナログスイッチに含まれるＰ型ＭＯＳトランジ
スタＰＵＰのゲート端子に接続され前記第三のアナログ
スイッチを構成するＰ型ＭＯＳトランジスタＰＵＰとＮ
型ＭＯＳトランジスタＮＵＰのうちＰ型ＭＯＳトランジ
スタＰＵＰをＯＮ状態とし、前記上昇指示信号を入力と
する前記第三のアナログスイッチに含まれる前記Ｎ型Ｍ
ＯＳトランジスタＮＵＰのゲート端子は前記上昇指示信
号がＨＩＧＨの時、前記第三のアナログスイッチを構成
する素子のうち前記Ｎ型ＭＯＳトランジスタＮＵＰをＯ
Ｎとし、前記上昇指示信号がＬＯＷの時、論理否定素子
ＩＮＶ１が論理を反転しＨＩＧＨを出力し、前記第三の
アナログスイッチを構成する素子のうちＰ型ＭＯＳトラ
ンジスタＰＵＰをＯＦＦ状態とし、前記上昇指示信号を
入力とする前記第三のアナログスイッチに含まれる前記
Ｎ型ＭＯＳトランジスタＮＵＰのゲート端子は前記上昇
指示信号がＬＯＷの時、前記第三のアナログスイッチを
構成する素子のうち前記Ｎ型ＭＯＳトランジスタＮＵＰ
をＯＦＦとし、前記上昇指示信号をゲート端子とし前記
Ｐ型ＭＯＳトランジスタＰＵＰは前記上昇指示信号がＬ
ＯＷの時前記Ｐ型ＭＯＳトランジスタＰＵＰのドレイン
とソースの間の電圧をゼロにすることを特徴とする。
前記第二のスイッチ回路は、前記上昇指示信号がＨＩＧ
Ｈの時、前記上昇指示信号を入力とする論理否定素子Ｉ
ＮＶ１が論理を反転しＬＯＷを出力し、この出力が前記
第三のアナログスイッチに含まれるＰ型ＭＯＳトランジ
スタＰＵＰのゲート端子に接続され前記第三のアナログ
スイッチを構成するＰ型ＭＯＳトランジスタＰＵＰとＮ
型ＭＯＳトランジスタＮＵＰのうちＰ型ＭＯＳトランジ
スタＰＵＰをＯＮ状態とし、前記上昇指示信号を入力と
する前記第三のアナログスイッチに含まれる前記Ｎ型Ｍ
ＯＳトランジスタＮＵＰのゲート端子は前記上昇指示信
号がＨＩＧＨの時、前記第三のアナログスイッチを構成
する素子のうち前記Ｎ型ＭＯＳトランジスタＮＵＰをＯ
Ｎとし、前記上昇指示信号がＬＯＷの時、論理否定素子
ＩＮＶ１が論理を反転しＨＩＧＨを出力し、前記第三の
アナログスイッチを構成する素子のうちＰ型ＭＯＳトラ
ンジスタＰＵＰをＯＦＦ状態とし、前記上昇指示信号を
入力とする前記第三のアナログスイッチに含まれる前記
Ｎ型ＭＯＳトランジスタＮＵＰのゲート端子は前記上昇
指示信号がＬＯＷの時、前記第三のアナログスイッチを
構成する素子のうち前記Ｎ型ＭＯＳトランジスタＮＵＰ
をＯＦＦとし、前記上昇指示信号をゲート端子とし前記
Ｐ型ＭＯＳトランジスタＰＵＰは前記上昇指示信号がＬ
ＯＷの時前記Ｐ型ＭＯＳトランジスタＰＵＰのドレイン
とソースの間の電圧をゼロにすることを特徴とする。
【００２４】また、本発明は、入力信号の位相にロック
するＰＬＬ（Phase Locked Loop）回路の周波数・位相
比較器から供給される下降指示信号及び上昇指示信号に
対応しループフィルタを介して可変周波数制御発振器
（ＶＣＯ）をドライブするＭＯＳ型トランジスタで構成
されるチャージポンプ回路において、前記上昇指示信号
により常にＯＮ状態の第三のアナログスイッチと、前記
上昇指示信号をベースに接続し電源と前記第三のアナロ
グスイッチの一端間に接続されたＰ型ＭＯＳトランジス
タを有する第二のスイッチ回路と、前記第三のアナログ
スイッチの他端と接続された第五のアナログスイッチ
と、前記第五のアナログスイッチの他端にゲートを接続
され前記電源にソースを接続され前記第五のアナログス
イッチの一端にドレインを接続されたＰ型ＭＯＳトラン
ジスタと前記第三のアナログスイッチの一端にゲートを
接続され前記電源にソースを接続されたＰ型ＭＯＳトラ
ンジスタとで構成された第三のカレントミラーと、前記
下降指示信号の反転信号により常にＯＮ状態の第一のア
ナログスイッチと、前記下降指示信号の反転信号をベー
スに接続し基準電位と前記第一のアナログスイッチの一
端間に接続されたＮ型ＭＯＳトランジスタを有する第一
のスイッチ回路と、前記第一のアナログスイッチの他端
と接続された第二のアナログスイッチと、前記第二のア
ナログスイッチの他端にゲートを接続され前記基準電位
にソースを接続され前記第二のアナログスイッチの一端
にドレインを接続されたＮ型ＭＯＳトランジスタと前記
第一のアナログスイッチの一端にゲートを接続され前記
基準電位にソースを接続されたＮ型ＭＯＳトランジスタ
とで構成された第一のカレントミラーと、前記前記第二
のアナログスイッチの一端に一端を接続した第四のアナ
ログスイッチと、前記第一のアナログスイッチの一端に
ゲートを接続され前記基準電位にソースを接続されたＮ
型ＭＯＳトランジスタと前記第四のアナログスイッチの
他端にゲートを接続され前記基準電位にソースを接続さ
れ前記第三のカレントミラーの一端にドレインを接続し
たＮ型ＭＯＳトランジスタとで構成された第二のカレン
トミラーと、前記第三のカレントミラーと前記第一のカ
レントミラーとの出力を結合して出力としたことを特徴
とする。
するＰＬＬ（Phase Locked Loop）回路の周波数・位相
比較器から供給される下降指示信号及び上昇指示信号に
対応しループフィルタを介して可変周波数制御発振器
（ＶＣＯ）をドライブするＭＯＳ型トランジスタで構成
されるチャージポンプ回路において、前記上昇指示信号
により常にＯＮ状態の第三のアナログスイッチと、前記
上昇指示信号をベースに接続し電源と前記第三のアナロ
グスイッチの一端間に接続されたＰ型ＭＯＳトランジス
タを有する第二のスイッチ回路と、前記第三のアナログ
スイッチの他端と接続された第五のアナログスイッチ
と、前記第五のアナログスイッチの他端にゲートを接続
され前記電源にソースを接続され前記第五のアナログス
イッチの一端にドレインを接続されたＰ型ＭＯＳトラン
ジスタと前記第三のアナログスイッチの一端にゲートを
接続され前記電源にソースを接続されたＰ型ＭＯＳトラ
ンジスタとで構成された第三のカレントミラーと、前記
下降指示信号の反転信号により常にＯＮ状態の第一のア
ナログスイッチと、前記下降指示信号の反転信号をベー
スに接続し基準電位と前記第一のアナログスイッチの一
端間に接続されたＮ型ＭＯＳトランジスタを有する第一
のスイッチ回路と、前記第一のアナログスイッチの他端
と接続された第二のアナログスイッチと、前記第二のア
ナログスイッチの他端にゲートを接続され前記基準電位
にソースを接続され前記第二のアナログスイッチの一端
にドレインを接続されたＮ型ＭＯＳトランジスタと前記
第一のアナログスイッチの一端にゲートを接続され前記
基準電位にソースを接続されたＮ型ＭＯＳトランジスタ
とで構成された第一のカレントミラーと、前記前記第二
のアナログスイッチの一端に一端を接続した第四のアナ
ログスイッチと、前記第一のアナログスイッチの一端に
ゲートを接続され前記基準電位にソースを接続されたＮ
型ＭＯＳトランジスタと前記第四のアナログスイッチの
他端にゲートを接続され前記基準電位にソースを接続さ
れ前記第三のカレントミラーの一端にドレインを接続し
たＮ型ＭＯＳトランジスタとで構成された第二のカレン
トミラーと、前記第三のカレントミラーと前記第一のカ
レントミラーとの出力を結合して出力としたことを特徴
とする。
【００２５】
【発明の実施の形態】以下、本発明の実施形態について
図１を参照して詳細に説明する。図示のチャージポンプ
回路は、定電流源回路、第一のカレントミラー回路、第
二のカレントミラー回路、第三のカレントミラー回路、
第一のスイッチ回路、第二のスイッチ回路からなる。
図１を参照して詳細に説明する。図示のチャージポンプ
回路は、定電流源回路、第一のカレントミラー回路、第
二のカレントミラー回路、第三のカレントミラー回路、
第一のスイッチ回路、第二のスイッチ回路からなる。
【００２６】定電流源は一定の直流電流Ｉを放出する源
である。
である。
【００２７】第一のカレントミラー回路は、ＤＯＷＮ信
号がＯＮ（論理レベルＨｉｇｈ）の時、接点２は常にＯ
Ｎした第二のアナログスイッチを通って接点３と接続さ
れ、これがＮ１３のドレイン端子に接続され、同じく接
点３はＯＮ抵抗が第二アナログスイッチと同じで、かつ
ＤＯＷＮ信号によりＯＮした第一のアナログスイッチを
通って接点９に接続され、第一と第二のアナログスイッ
チのＯＮ抵抗が等しいという条件から、接点２と接点９
の電位が等しくなる事を第一の特徴とし、さらに接点１
と接点１１の上にＮ１３とＮ１５の各ゲートが共通のゲ
ート直流電源１７からのＮＢＩＡＳに接続され、これら
のＮ１３とＮ１５のトランジスタが、ゲート幅の比でＮ
２３：Ｎ２５＝Ｎ１３：Ｎ１５なる関係をみたし、接点
１と接点１１の電位が等しくなる事を第二の特徴とする
カレントミラー回路である。
号がＯＮ（論理レベルＨｉｇｈ）の時、接点２は常にＯ
Ｎした第二のアナログスイッチを通って接点３と接続さ
れ、これがＮ１３のドレイン端子に接続され、同じく接
点３はＯＮ抵抗が第二アナログスイッチと同じで、かつ
ＤＯＷＮ信号によりＯＮした第一のアナログスイッチを
通って接点９に接続され、第一と第二のアナログスイッ
チのＯＮ抵抗が等しいという条件から、接点２と接点９
の電位が等しくなる事を第一の特徴とし、さらに接点１
と接点１１の上にＮ１３とＮ１５の各ゲートが共通のゲ
ート直流電源１７からのＮＢＩＡＳに接続され、これら
のＮ１３とＮ１５のトランジスタが、ゲート幅の比でＮ
２３：Ｎ２５＝Ｎ１３：Ｎ１５なる関係をみたし、接点
１と接点１１の電位が等しくなる事を第二の特徴とする
カレントミラー回路である。
【００２８】以上のことから、Ｎ２３とＮ２５それぞれ
のドレイン、ゲート、ソースの各電位が等しくなり、定
電流源Ｉからもらった電流ＩをＮ２３はＮ２３とＮ２５
のゲート幅の比で決まる電流としてＮ２５に流す。ここ
ではＮ２３：Ｎ２５のゲート幅の比を１：１に、またゲ
ート長についてはＮ１３＝Ｎ１５、Ｎ２３＝Ｎ２５でゲ
ート幅／ゲート長＝ＮＹ１＝ＮＤＮ、かつゲート幅／ゲ
ート長＝ＰＹ１＝ＰＤＮの関係をみたすものとする。
のドレイン、ゲート、ソースの各電位が等しくなり、定
電流源Ｉからもらった電流ＩをＮ２３はＮ２３とＮ２５
のゲート幅の比で決まる電流としてＮ２５に流す。ここ
ではＮ２３：Ｎ２５のゲート幅の比を１：１に、またゲ
ート長についてはＮ１３＝Ｎ１５、Ｎ２３＝Ｎ２５でゲ
ート幅／ゲート長＝ＮＹ１＝ＮＤＮ、かつゲート幅／ゲ
ート長＝ＰＹ１＝ＰＤＮの関係をみたすものとする。
【００２９】したがって、Ｎ２３に流れる電流Ｉは、そ
のままＮ２５にＩDOWNとして流れる。これは図３の従来
例で示したＮ２０トランジスタとＮ２２トランジスタで
成立した第四のカレントミラーの関係に等しいことがわ
かる。
のままＮ２５にＩDOWNとして流れる。これは図３の従来
例で示したＮ２０トランジスタとＮ２２トランジスタで
成立した第四のカレントミラーの関係に等しいことがわ
かる。
【００３０】第二のカレントミラー回路は、接点２は常
にＯＮした第二のアナログスイッチを通って接点３と接
続され、これがＮ１３のドレイン端子に接続され、同じ
く接点３はON抵抗が第二アナログスイッチと同じで、か
つ常にＯＮした第四のアナログスイッチを通って接点４
に接続され、第二と第四のアナログスイッチのＯＮ抵抗
が等しいという条件から、接点２と接点４の電位が等し
くなる事を第一の特徴とし、さらに接点１と接点４の上
にＮ１３とＮ１４の各ゲートが共通のゲートＮＢＩＡＳ
に接続され、これらのトランジスタが、ゲート幅の比で
Ｎ２３：Ｎ２４＝Ｎ１３：Ｎ１４なる関係をみたし、接
点１と接点４の電位が等しくなる事を第二の特徴とする
カレントミラー回路である。
にＯＮした第二のアナログスイッチを通って接点３と接
続され、これがＮ１３のドレイン端子に接続され、同じ
く接点３はON抵抗が第二アナログスイッチと同じで、か
つ常にＯＮした第四のアナログスイッチを通って接点４
に接続され、第二と第四のアナログスイッチのＯＮ抵抗
が等しいという条件から、接点２と接点４の電位が等し
くなる事を第一の特徴とし、さらに接点１と接点４の上
にＮ１３とＮ１４の各ゲートが共通のゲートＮＢＩＡＳ
に接続され、これらのトランジスタが、ゲート幅の比で
Ｎ２３：Ｎ２４＝Ｎ１３：Ｎ１４なる関係をみたし、接
点１と接点４の電位が等しくなる事を第二の特徴とする
カレントミラー回路である。
【００３１】以上のことからＮ２３とＮ２４それぞれの
ドレイン、ゲート、ソースが等しくなり定電流源からも
らった電流をＮ２３はＮ２３とＮ２４のゲート幅の比で
決まる電流としてＮ２４に流す。ここではＮ２３：Ｎ２
５のゲート幅の比を１：１に、またゲート長については
Ｎ１３＝Ｎ１４、Ｎ２３＝Ｎ２４でゲート幅／ゲート長
＝ＮＹ１＝ＮＹ２かつゲート幅／ゲート長＝ＰＹ１＝Ｐ
Ｙ２の関係をみたすものとする。したがってＮ２３に流
れる電流ＩはそのままＮ２４にＩUP0として流れる。こ
れは図３の従来例でしめした、Ｎ２０トランジスタとＮ
２１トランジスタで成立した第五のカレントミラーの関
係にひとしい事がわかる。
ドレイン、ゲート、ソースが等しくなり定電流源からも
らった電流をＮ２３はＮ２３とＮ２４のゲート幅の比で
決まる電流としてＮ２４に流す。ここではＮ２３：Ｎ２
５のゲート幅の比を１：１に、またゲート長については
Ｎ１３＝Ｎ１４、Ｎ２３＝Ｎ２４でゲート幅／ゲート長
＝ＮＹ１＝ＮＹ２かつゲート幅／ゲート長＝ＰＹ１＝Ｐ
Ｙ２の関係をみたすものとする。したがってＮ２３に流
れる電流ＩはそのままＮ２４にＩUP0として流れる。こ
れは図３の従来例でしめした、Ｎ２０トランジスタとＮ
２１トランジスタで成立した第五のカレントミラーの関
係にひとしい事がわかる。
【００３２】第三のカレントミラー回路は、ＵＰ信号が
ＯＮ（論理レベルＨｉｇｈ）の時、接点８は常にＯＮし
た第五のアナログスイッチを通って接点７と接続され、
これがＰ２０のドレイン端子に接続され、同じく接点７
はＯＮ抵抗が第五のアナログスイッチと同じで、かつＵ
Ｐ信号によりＯＮした第三アナログスイッチを通って接
点８に接続され、第五と第三のアナログスイッチのＯＮ
抵抗が等しいという条件から、接点８と接点１２の電位
が等しくなる事を第一の特徴とし、さらに接点６と接点
１０の下にＰ２０とＰ２１が直流電源１６からの共通の
ゲートＰＢＩＡＳに接続され、これらのトランジスタ
が、ゲート幅の比でＰ１３：Ｐ１４＝Ｐ２０：Ｐ２１な
る関係をみたし、接点６と接点１０の電位が等しくなる
事を第二の特徴とするカレントミラー回路である。
ＯＮ（論理レベルＨｉｇｈ）の時、接点８は常にＯＮし
た第五のアナログスイッチを通って接点７と接続され、
これがＰ２０のドレイン端子に接続され、同じく接点７
はＯＮ抵抗が第五のアナログスイッチと同じで、かつＵ
Ｐ信号によりＯＮした第三アナログスイッチを通って接
点８に接続され、第五と第三のアナログスイッチのＯＮ
抵抗が等しいという条件から、接点８と接点１２の電位
が等しくなる事を第一の特徴とし、さらに接点６と接点
１０の下にＰ２０とＰ２１が直流電源１６からの共通の
ゲートＰＢＩＡＳに接続され、これらのトランジスタ
が、ゲート幅の比でＰ１３：Ｐ１４＝Ｐ２０：Ｐ２１な
る関係をみたし、接点６と接点１０の電位が等しくなる
事を第二の特徴とするカレントミラー回路である。
【００３３】以上のことからＰ１３とＰ１４それぞれの
ドレイン、ゲート、ソースが等しくなり、Ｎ２４からも
らった電流ＩUP0をＰ２３はＰ１３とＰ１４のゲート幅
の比で決まる電流としてＰ４５に流す。ここではＰ１
３：Ｐ１４のゲート幅の比を１：１に、またゲート長に
ついてはＰ１３＝Ｐ１４、Ｐ２０＝Ｐ２１でゲート幅／
ゲート長＝ＮＹ３＝ＮＵＰかつゲート幅／ゲート長＝Ｐ
Ｙ３＝ＰＵＰの関係をみたすものとする。したがってＰ
１３に流れる電流ＩUP0はそのままＰ１４にＩUPとして
流れる。これは図３の従来例で示したＰ１０トランジス
タとＰ１１トランジスタで成立した第六のカレントミラ
ーの関係にひとしい事がわかる。
ドレイン、ゲート、ソースが等しくなり、Ｎ２４からも
らった電流ＩUP0をＰ２３はＰ１３とＰ１４のゲート幅
の比で決まる電流としてＰ４５に流す。ここではＰ１
３：Ｐ１４のゲート幅の比を１：１に、またゲート長に
ついてはＰ１３＝Ｐ１４、Ｐ２０＝Ｐ２１でゲート幅／
ゲート長＝ＮＹ３＝ＮＵＰかつゲート幅／ゲート長＝Ｐ
Ｙ３＝ＰＵＰの関係をみたすものとする。したがってＰ
１３に流れる電流ＩUP0はそのままＰ１４にＩUPとして
流れる。これは図３の従来例で示したＰ１０トランジス
タとＰ１１トランジスタで成立した第六のカレントミラ
ーの関係にひとしい事がわかる。
【００３４】第一のスイッチ回路は、ＤＯＷＮ信号がＨ
ＩＧＨの間、定電流源の電流Ｉが前記の第一のカレント
ミラーの働きにより、ループフィルタのコンデンサから
グランドに向かってＩDOWNを流す。
ＩＧＨの間、定電流源の電流Ｉが前記の第一のカレント
ミラーの働きにより、ループフィルタのコンデンサから
グランドに向かってＩDOWNを流す。
【００３５】第二のスイッチ回路は、ＵＰ信号が論理的
にＨＩＧＨの間、定電流源の電流Ｉが前記の第二のカレ
ントミラーと第三のカレントミラーの働きにより、ＶDD
からループフィルタのコンデンサに向かってＩUPを流
す。
にＨＩＧＨの間、定電流源の電流Ｉが前記の第二のカレ
ントミラーと第三のカレントミラーの働きにより、ＶDD
からループフィルタのコンデンサに向かってＩUPを流
す。
【００３６】前記のＣＡＶ制御にてＶOUTが上昇したと
きカレントミラーの折り返しによる相対精度がＩUP＝Ｉ
UP0である為の条件は、ＶOUTの電位が接点７の電位を越
えない範囲となる。ＶOUTは以下の式２で導出される。 ＶOUT＝ＶDD−（Ｉ／（(１／２)×(Ｗ／Ｌ)×β））1/2−｜Ｖtp｜…（２） ここで、Ｗはゲート幅、Ｌはゲート長、βは電流増幅
度、Ｖtpはスレッショルド電圧である。一例としてＩ＝
１０μＡ、Ｗ／Ｌ＝１０／０．５、β＝２．５×１
０5、とするとＶOUT＝ＶDD−｜Ｖtp｜−０．２となる。
従って、ＶＤＤ−｜Ｖtp｜近傍まで、カレントミラー回
路の相対比はゲート長が等しい条件ではＰ１３とＰ１４
のゲート幅の比となる。流入／停止の機能をになうＤＯ
ＷＮ信号から生成されるＩDOWNについては、ＧＮＤ側に
出力がよると相対比が取りづらくなる。Ｎ型ＭＯＳトラ
ンジスタの場合でも数式１とおなじ考えを適応できるの
でスレッシュルド電圧Ｖtn近傍までカレントミラー回路
の相対比はゲート長が等しい条件ではＮ２３とＮ２５の
ゲート幅の比（１：１で定義）となる。以上の事から、
カレントミラーの相対精度は従来例と変わらない特性を
示している。
きカレントミラーの折り返しによる相対精度がＩUP＝Ｉ
UP0である為の条件は、ＶOUTの電位が接点７の電位を越
えない範囲となる。ＶOUTは以下の式２で導出される。 ＶOUT＝ＶDD−（Ｉ／（(１／２)×(Ｗ／Ｌ)×β））1/2−｜Ｖtp｜…（２） ここで、Ｗはゲート幅、Ｌはゲート長、βは電流増幅
度、Ｖtpはスレッショルド電圧である。一例としてＩ＝
１０μＡ、Ｗ／Ｌ＝１０／０．５、β＝２．５×１
０5、とするとＶOUT＝ＶDD−｜Ｖtp｜−０．２となる。
従って、ＶＤＤ−｜Ｖtp｜近傍まで、カレントミラー回
路の相対比はゲート長が等しい条件ではＰ１３とＰ１４
のゲート幅の比となる。流入／停止の機能をになうＤＯ
ＷＮ信号から生成されるＩDOWNについては、ＧＮＤ側に
出力がよると相対比が取りづらくなる。Ｎ型ＭＯＳトラ
ンジスタの場合でも数式１とおなじ考えを適応できるの
でスレッシュルド電圧Ｖtn近傍までカレントミラー回路
の相対比はゲート長が等しい条件ではＮ２３とＮ２５の
ゲート幅の比（１：１で定義）となる。以上の事から、
カレントミラーの相対精度は従来例と変わらない特性を
示している。
【００３７】次に、ＵＰ信号及びＤＯＷＮ信号の切り替
え時のＩUP及びＩDOWN電流について述べる。
え時のＩUP及びＩDOWN電流について述べる。
【００３８】ＵＰ信号切り替え時においては、ＵＰ信号
がＯＦＦの時（論理レベル＝ＬＯＷの時）は、トランジ
スタＰＯＦＦのドレイン端子である接点８はＶDDとな
る。ＵＰ信号切り替えによって、ＯＮした時（論理レベ
ル＝ＨＩＧＨの時）、接点８は接点７に近づく。図示の
通り、接点８には寄生の容量ＣがＶDDに対して存在して
いる。これをチャージする電荷の移動はＶDＤを基点に
ＧＮＤ方向にむかっておきる。ＧＮＤ方向にはＮ１４と
Ｎ２４が直列に接続されておりこれらを通って電荷の移
動が行われる。Ｎ２４に流れる電流は前述の説明からＮ
２３に流れる電流を１：１でカレントミラーしたもので
電流Ｉに等しい。従って、接点８とＶDDの間につく寄生
のＣの電荷移動は電流Ｉで制約されている。これは電流
Ｉより大きなスパイク電流は流れない事を示している。
がＯＦＦの時（論理レベル＝ＬＯＷの時）は、トランジ
スタＰＯＦＦのドレイン端子である接点８はＶDDとな
る。ＵＰ信号切り替えによって、ＯＮした時（論理レベ
ル＝ＨＩＧＨの時）、接点８は接点７に近づく。図示の
通り、接点８には寄生の容量ＣがＶDDに対して存在して
いる。これをチャージする電荷の移動はＶDＤを基点に
ＧＮＤ方向にむかっておきる。ＧＮＤ方向にはＮ１４と
Ｎ２４が直列に接続されておりこれらを通って電荷の移
動が行われる。Ｎ２４に流れる電流は前述の説明からＮ
２３に流れる電流を１：１でカレントミラーしたもので
電流Ｉに等しい。従って、接点８とＶDDの間につく寄生
のＣの電荷移動は電流Ｉで制約されている。これは電流
Ｉより大きなスパイク電流は流れない事を示している。
【００３９】また、ＤＯＷＮ信号切り替え時においては
本質的にＵＰ信号切り替え時と同じで、ＤＯＷＮ信号が
ＯＦＦの時（論理レベル＝ＬＯＷの時）は、トランジス
タＮＯＦＦのドレイン端子である接点９はＧＮＤとな
る。ＤＯＷＮ信号切り替えによって、ＯＮした時（論理
レベル＝ＨＩＧＨの時）、接点９は接点３に近づく。図
示の通り、接点９には寄生の容量ＣがＧＮＤに対して存
在している。これをチャージする電荷の移動はＧＮＤを
基点にＶDD方向にむかっておきる。ＶDD方向には定電流
源が接続されており、これらを通って電荷の移動が行わ
れる。従って接点９とＧＮＤの間につく容量Ｃの電荷移
動は電流Ｉで制約されている。
本質的にＵＰ信号切り替え時と同じで、ＤＯＷＮ信号が
ＯＦＦの時（論理レベル＝ＬＯＷの時）は、トランジス
タＮＯＦＦのドレイン端子である接点９はＧＮＤとな
る。ＤＯＷＮ信号切り替えによって、ＯＮした時（論理
レベル＝ＨＩＧＨの時）、接点９は接点３に近づく。図
示の通り、接点９には寄生の容量ＣがＧＮＤに対して存
在している。これをチャージする電荷の移動はＧＮＤを
基点にＶDD方向にむかっておきる。ＶDD方向には定電流
源が接続されており、これらを通って電荷の移動が行わ
れる。従って接点９とＧＮＤの間につく容量Ｃの電荷移
動は電流Ｉで制約されている。
【００４０】従って、チャージポンプ回路の出力ＶOUT
が切り替わるときのスパーク電圧の発生が抑えられ、チ
ャージポンプ回路の後段のＶＣＯ回路への衝撃的な変動
を抑制し、所定の発振周波数を即座に安定して発振する
ことができる。
が切り替わるときのスパーク電圧の発生が抑えられ、チ
ャージポンプ回路の後段のＶＣＯ回路への衝撃的な変動
を抑制し、所定の発振周波数を即座に安定して発振する
ことができる。
【００４１】上記実施形態では、主にＰＬＬ回路に用い
るチャージポンプ回路について説明したが、かかるチャ
ージポンプ回路のより次段のＶＣＯの安定動作と高速な
同期追従性と目的周波数発生に貢献し、このＰＬＬ回路
をＣＡＶ制御を必須とする記録媒体のＣＤ−ＲＯＭやＤ
ＶＤのドライバやプレーヤに用いることにより、４倍速
の読み出しは勿論、１６倍速の読み出しに効果的であ
る。
るチャージポンプ回路について説明したが、かかるチャ
ージポンプ回路のより次段のＶＣＯの安定動作と高速な
同期追従性と目的周波数発生に貢献し、このＰＬＬ回路
をＣＡＶ制御を必須とする記録媒体のＣＤ−ＲＯＭやＤ
ＶＤのドライバやプレーヤに用いることにより、４倍速
の読み出しは勿論、１６倍速の読み出しに効果的であ
る。
【００４２】
【発明の効果】以上の説明より明らかなように、本発明
のチャージポンプ回路では、常にＯＮしたアナログスイ
ッチをカレントミラー回路の中に含む事により電流相対
精度を従来と同じにした構成となっている。つまりカレ
ントミラー回路中の一方ではＯＮのままでアナログスイ
ッチを接続し、一方でＯＮ／ＯＦＦするスイッチとして
使用する事で、ＯＮした時にゲートにかかるバイアスを
等しくしている。ドレインに関しては、従来と同じくＰ
ＢＩＡＳ、ＮＢＩＡＳのバイアスとドレイン上のトラン
ジスタによって同電位となる仕組みが施されており、電
流相対精度は従来と同じである。
のチャージポンプ回路では、常にＯＮしたアナログスイ
ッチをカレントミラー回路の中に含む事により電流相対
精度を従来と同じにした構成となっている。つまりカレ
ントミラー回路中の一方ではＯＮのままでアナログスイ
ッチを接続し、一方でＯＮ／ＯＦＦするスイッチとして
使用する事で、ＯＮした時にゲートにかかるバイアスを
等しくしている。ドレインに関しては、従来と同じくＰ
ＢＩＡＳ、ＮＢＩＡＳのバイアスとドレイン上のトラン
ジスタによって同電位となる仕組みが施されており、電
流相対精度は従来と同じである。
【００４３】従って、ＣＡＶ制御下のＰＬＬ回路に用い
るチャージポンプの出力電圧の上昇や反対に下降に対し
ても従来と同じスレッショルド電圧近傍までカレントミ
ラー回路を実現している。また、ＵＰ及びＤＯＷＮ信号
切り替え時においては、ドレインにつく寄生容量の効果
をフィルターに出力させないように、寄生容量の充電に
電流Ｉ以上の電流経路を設けない工夫をスイッチ回路の
位置をカレントミラー回路の一部として取り込む事で、
切り替え時のスパイク電流を押さえる構造としている。
るチャージポンプの出力電圧の上昇や反対に下降に対し
ても従来と同じスレッショルド電圧近傍までカレントミ
ラー回路を実現している。また、ＵＰ及びＤＯＷＮ信号
切り替え時においては、ドレインにつく寄生容量の効果
をフィルターに出力させないように、寄生容量の充電に
電流Ｉ以上の電流経路を設けない工夫をスイッチ回路の
位置をカレントミラー回路の一部として取り込む事で、
切り替え時のスパイク電流を押さえる構造としている。
【００４４】また、上記チャージポンプ回路をＰＬＬ回
路に用いることで、高速安定発振周波数信号をえるとと
もに、このＰＬＬ回路を線速度一定のＣＡＶ制御に用い
ることで、複数倍速の高速読み出しを可能とすることが
できる。
路に用いることで、高速安定発振周波数信号をえるとと
もに、このＰＬＬ回路を線速度一定のＣＡＶ制御に用い
ることで、複数倍速の高速読み出しを可能とすることが
できる。
【図１】本発明のチャージポンプ回路である。
【図２】ＰＬＬ回路の構成を示すブロック図である。
【図３】従来のチャージポンプである。
１０ ＰＬＬ回路 １１ チャージポンプ回路 １２ ループフィルタ １３ ＶＣＯ（周波数可変制御発振回路） １４ 分周回路（プログラマブルディバイダー） １５ 周波数・位相比較器 １６，１７ 直流電源 Ｉ 直流電流 ＮＢＩＡＳ 直流電圧源 ＰＢＩＡＳ 直流電圧源 ＵＰ 上昇指示信号 ＤＯＷＮ 下降指示信号 Ｉ 定電流 ＩＵＰ 上昇指示時の定電流 ＩＤＯＷＮ 下降指示時の定電流 ＩＮＶ０ インバータ ＩＮＶ１ インバータ ＩＮＶ２ インバータ ＶＯＵＴ チャージポンプ出力電圧 Ｒ 抵抗 Ｃ０ コンデンサ Ｃ１ コンデンサ
Claims (11)
- 【請求項１】 入力信号の位相にロックするＰＬＬ（Ph
ase Locked Loop）回路の周波数・位相比較器から供給
される下降指示信号及び上昇指示信号に対応しループフ
ィルタを介して可変周波数制御発振器をドライブするＭ
ＯＳ型トランジスタで構成されるチャージポンプ回路に
おいて、 前記周波数・位相比較器から供給される前記下降指示信
号に応答して第一のスイッチ回路は、定電流源から発生
した電流を、常にＯＮした第二のアナログスイッチと前
記周波数・位相比較器から供給される前記下降指示信号
に応答してＯＮ／ＯＦＦする第一のアナログスイッチと
を通して前記第二及び第一のアナログスイッチに各ゲー
トを接続されたＭＯＳトランジスタにより構成された第
一のカレントミラー回路で折り返し、後段のループフィ
ルタから電流ＩDOWNを入力し、前記周波数・位相比較器から供給される前記上昇指示信
号に応答して第二のスイッチ回路は、定電流源から発生
した電流を、 前記常にＯＮした第二のアナログスイッチ
と常にＯＮした第四のアナログスイッチを通して前記第
二及び第四のアナログスイッチに各ゲートを接続された
ＭＯＳトランジスタにより構成された第二のカレントミ
ラー回路で折り返し、前記折り返した電流をＩUP0とす
るとき、この電流ＩUP0が前記周波数・位相比較器から
供給される上昇指示信号に応答して、常にＯＮした第五
のアナログスイッチと前記周波数・位相比較器から供給
される前記上昇指示信号に応答してＯＮ／ＯＦＦする第
三のアナログスイッチを通して前記第五及び第三のアナ
ログスイッチに各ゲートを接続されたＭＯＳトランジス
タにより構成された第三のカレントミラー回路で折り返
し、後段のループフィルタに向かって電流ＩUPを出力す
ることを特徴とするチャージポンプ回路。 - 【請求項２】 請求項１に記載のチャージポンプ回路に
おいて、前記第一のカレントミラー回路は、Ｎ型ＭＯＳ
トランジスタＮ２３とＮ型ＭＯＳトランジスタＮ２５の
各ドレイン側端子の上に、ゲート幅の比がＮ２３：Ｎ２
５と同じでかつ各ゲートに共通のゲートバイアスがかか
るように定電圧ＮＢＩＡＳに接続されたＮ型ＭＯＳトラ
ンジスタＮ１３とＮ型ＭＯＳトランジスタＮ１５が接続
され、前記Ｎ型ＭＯＳトランジスタＮ２３のゲートに常
にＯＮした前記第二のアナログスイッチが接続されその
先に前記下降指示信号でＯＮ／ＯＦＦする前記第一のア
ナログスイッチが接続され、前記第一と前記第二のアナ
ログスイッチのつなぎを接点３とする時、接点３が前記
Ｎ型ＭＯＳトランジスタＮ１３のドレインに接続され、
前記Ｎ型ＭＯＳトランジスタＮ１３とＮ１５のゲート長
が等しく、かつ前記Ｎ２３とＮ２５のゲート長が等し
く、前記Ｎ型ＭＯＳトランジスタＮ２３とＮ２５のそれ
ぞれのドレイン、ソース、ゲートがそれぞれ等しい電位
となり、前記Ｎ型ＭＯＳトランジスタＮ２３とＮ２５の
ゲート幅の比で前記定電流源の電流が前記第一のスイッ
チ回路がＯＮ時に前記Ｎ型ＭＯＳトランジスタＮ２５に
写ることを特徴とするチャージポンプ回路。 - 【請求項３】 請求項１に記載のチャージポンプ回路に
おいて、前記第二のカレントミラー回路は、前記Ｎ型Ｍ
ＯＳトランジスタＮ２３とＮ型ＭＯＳトランジスタＮ２
４のドレイン側端子の上に、ゲート幅の比が前記Ｎ２
３：Ｎ２４と同じでかつ共通のゲートバイアスがかかる
ように定電圧ＮＢＩＡＳに接続されたＮ型ＭＯＳトラン
ジスタＮ１３とＮ型ＭＯＳトランジスタＮ１４が接続さ
れ、 前記Ｎ型ＭＯＳトランジスタＮ２３のゲートに常にＯＮ
した前記第二のアナログスイッチが接続され、その第二
のアナログスイッチの他端が前記Ｎ型ＭＯＳトランジス
タＮ１３のドレインに接続されると共に常にＯＮした前
記第四のアナログスイッチに接続され、その第四のアナ
ログスイッチの他端が前記Ｎ型ＭＯＳトランジスタＮ２
４のゲートに接続され、前記Ｎ型ＭＯＳトランジスタＮ１３とＮ１４のゲート長
が等しく、かつ前記Ｎ２３とＮ２４のゲート長が等し
く 、 前記Ｎ型ＭＯＳトランジスタＮ２３とＮ２４のそれぞれ
のドレイン、ソース、ゲートが等しい電位となり、前記
Ｎ型ＭＯＳトランジスタＮ２３とＮ２４のゲート幅の比
で前記定電流源の電流が前記電流ＩUP0として前記Ｎ型
ＭＯＳトランジスタＮ２４に写ること特徴とするチャー
ジポンプ回路。 - 【請求項４】 請求項１に記載のチャージポンプ回路に
おいて、 前記第三のカレントミラー回路は、Ｐ型ＭＯＳトランジ
スタＰ１３とＰ型ＭＯＳトランジスタＰ１４のドレイン
側端子の下に、ゲート幅の比がＰ１３：Ｐ１４と同じで
かつ共通のゲートバイアスがかかるように定電圧ＰＢＩ
ＡＳに接続されたＰ型ＭＯＳトランジスタＰ２０とＰ型
ＭＯＳトランジスタＰ２１が接続され、前記Ｐ型ＭＯＳ
トランジスタＰ１３のゲートに常にＯＮした前記第五の
アナログスイッチが接続されその先に前記上昇指示信号
でＯＮ／ＯＦＦする前記第三のアナログスイッチが接続
され、前記第五と前記第三のアナログスイッチのつなぎ
を接点７とする時、前記接点７が前記Ｐ型ＭＯＳトラン
ジスタＰ２０のドレインに接続され、前記Ｐ型ＭＯＳトランジスタＰ１３とＰ１４のゲート長
が等しく、かつ前記Ｐ２０とＰ２１のゲート長が等し
く 、 前記Ｐ型ＭＯＳトランジスタＰ１３とＰ１４のそれぞれ
のドレイン、ソース、ゲートが等しい電位となり、前記
Ｐ型ＭＯＳトランジスタＰ１３とＰ１４のゲート幅の比
で、前記電流ＩUP0が前記第三のアナログスイッチＯＮ
時に前記Ｐ型ＭＯＳトランジスタＰ１４に写ることを特
徴とするチャージポンプ回路。 - 【請求項５】 請求項１に記載のチャージポンプ回路に
おいて、 前記第一のアナログスイッチは前記下降指示信号でＯＮ
の時、前記第一のアナログスイッチ間に発生するＯＮ抵
抗が、常にＯＮした前記第二のアナログスイッチの間に
発生するＯＮ抵抗と等しいことを特徴とするチャージポ
ンプ回路。 - 【請求項６】 請求項１に記載のチャージポンプ回路に
おいて、 前記第三のアナログスイッチは、前記上昇指示信号でＯ
Ｎの時、前記第三のアナログスイッチの間に発生するＯ
Ｎ抵抗が、常にＯＮした前記第五のアナログスイッチの
間に発生するＯＮ抵抗と等しいことを特徴とするチャー
ジポンプ回路。 - 【請求項７】 請求項１に記載のチャージポンプ回路に
おいて、 前記第四のアナログスイッチは、常にＯＮした状態で接
続されており、前記第四のアナログスイッチの間に発生
するＯＮ抵抗が、常にＯＮした前記第二のアナログスイ
ッチの間に発生するＯＮ抵抗と等しいことを特徴とする
チャージポンプ回路。 - 【請求項８】 請求項１に記載のチャージポンプ回路に
おいて、 前記第一のスイッチ回路は、前記下降指示信号がＨＩＧ
Ｈの時、前記下降指示信号を入力とする論理否定素子Ｉ
ＮＶ３が論理を反転しＬＯＷを出力し、この出力が前記
第一のアナログスイッチに含まれるＰ型ＭＯＳトランジ
スタＰＤＮのゲート端子に接続され前記第一のアナログ
スイッチを構成するＰ型ＭＯＳトランジスタＰＤＮとＮ
型ＭＯＳトランジスタＮＤＮのうち前記ＰＤＮをＯＮ状
態とし、 前記論理否定素子ＩＮＶ３の出力は論理否定素子ＩＮＶ
２の入力に接続され論理を反転しその出力を前記第一の
アナログスイッチに含まれるＮ型ＭＯＳトランジスタＮ
ＤＮのゲート端子に接続し前記第一のアナログスイッチ
を構成する素子のうち前記Ｎ型ＭＯＳトランジスタＮＤ
ＮをＯＮとし、 前記下降指示信号がＬＯＷの時、前記論理否定素子ＩＮ
Ｖ３にて論理否定しＨＩＧＨを出力させ、前記第一のア
ナログスイッチを構成する素子のうちＰ型ＭＯＳトラン
ジスタＰＤＮをＯＦＦ状態とし、 前記論理否定素子ＩＮＶ３の出力にて前記論理否定素子
ＩＮＶ２を論理否定させ前記第一のアナログスイッチを
構成する素子のうち前記Ｎ型ＭＯＳトランジスタＮＤＮ
をＯＦＦとし、 前記論理否定素子ＩＮＶ３の出力をゲート端子とし前記
Ｎ型ＭＯＳトランジスタＮＤＮのドレインとソースの間
の電圧をゼロにすることを特徴とするチャージポンプ回
路。 - 【請求項９】 請求項１に記載のチャージポンプ回路に
おいて、 前記第二のスイッチ回路は、前記上昇指示信号がＨＩＧ
Ｈの時、前記上昇指示信号を入力とする論理否定素子Ｉ
ＮＶ１が論理を反転しＬＯＷを出力し、この出力が前記
第三のアナログスイッチに含まれるＰ型ＭＯＳトランジ
スタＰＵＰのゲート端子に接続され前記第三のアナログ
スイッチを構成するＰ型ＭＯＳトランジスタＰＵＰとＮ
型ＭＯＳトランジスタＮＵＰのうちＰ型ＭＯＳトランジ
スタＰＵＰをＯＮ状態とし、 前記上昇指示信号を入力とする前記第三のアナログスイ
ッチに含まれる前記Ｎ型ＭＯＳトランジスタＮＵＰのゲ
ート端子は前記上昇指示信号がＨＩＧＨの時、前記第三
のアナログスイッチを構成する素子のうち前記Ｎ型ＭＯ
ＳトランジスタＮＵＰをＯＮとし、 前記上昇指示信号がＬＯＷの時、論理否定素子ＩＮＶ１
が論理を反転しＨＩＧＨを出力し、前記第三のアナログ
スイッチを構成する素子のうちＰ型ＭＯＳトランジスタ
ＰＵＰをＯＦＦ状態とし、 前記上昇指示信号を入力とする前記第三のアナログスイ
ッチに含まれる前記Ｎ型ＭＯＳトランジスタＮＵＰのゲ
ート端子は前記上昇指示信号がＬＯＷの時、前記第三の
アナログスイッチを構成する素子のうち前記Ｎ型ＭＯＳ
トランジスタＮＵＰをＯＦＦとし、 前記上昇指示信号をゲート端子とし前記Ｐ型ＭＯＳトラ
ンジスタＰＵＰは前記上昇指示信号がＬＯＷの時前記Ｐ
型ＭＯＳトランジスタＰＵＰのドレインとソースの間の
電圧をゼロにすることを特徴とするチャージポンプ回
路。 - 【請求項１０】 請求項１乃至９のいずれかに記載のチ
ャージポンプ回路を用いたことを特徴とするＰＬＬ回
路。 - 【請求項１１】 請求項１０に記載のＰＬＬ回路をＣＡ
Ｖ（Constant Argument Velocity：線速度一定）制御に
用いたことを特徴とする記録媒体ドライバ。
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