JP4458311B2 - 磁気ディスク装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、磁気ディスク装置に関するものであり、特に低電圧領域まで動作可能とされるものに利用して有効な技術に関するものである。
【0002】
【従来の技術】
図4には、この発明に先立って開発されたチャージポンプ回路の回路図が示されている。このチャージポンプ回路は、基準電流I0をカスコード接続のNチャンネル型のMOSFET(以下、単にトランジスタという場合がある)MN0,MN1とMN4,MN6で電流コピーして、キャパシタCの放電用電流を形成する。また、上記基準電流I0を上記とトランジスタMN0,MN1とMN2,MN3で電流コピーしつつ、それを同様なPチャンネル型のトランジスタMP0,MP1とMP2,MP3で電流コピーして、キャパシタCの充電用電流を形成する。上記電流をキャパシタCから引き抜くか引き抜かない(流し込むか流し込まない)の切り換えをNチャンネル型のスイッチトランジスタMS1,MS2及びMS3,MS4で行うようする。上記トランジスタのカスコード接続によって、電流比を制御しているトランジスタMN2、MN4及びMP2のソース−ドレイン間電圧を一定にできるので電流精度を高くすることができる。
【0003】
【発明が解決しようとする課題】
上記のようなチャージポンプ回路が正常に動作するためには、トランジスタMN4,5(MP2,3)を非飽和で動作させるだけのソース・ドレイン電圧Vds1を確保し、かつ、スイッチトランジスタMS1(MS3)が飽和領域で動作している時でも、電流I0を流せるだけのソース・ドレイン電圧Vds2が確保出来る必要がある。出力電圧はキャパシタCの電荷量で決まるが、チャージポンプ回路がが正常に動作する範囲を考えると、出力電圧の範囲は、2Vds1+Vds〜VDD−(2Vds1+Vds2)までになり、電源電圧VDDを低電圧とした時の動作が制限される。また、電流の切り換え時にトランジスタMN4とMN5及びMNP2とMP3に電流が流れない瞬間があり、このときにトランジスタMN5及びMP3のドレイン電位が変化し、制御信号によりキャパシタCのディスチャージ又はチャージアップさせる際のノイズとしてキャパシタCの保持電圧を変動させる原因になることが判明した。
【0004】
この発明の目的は、低電圧まで高精度の動作可能なPLL回路を含む信号処理回路を備えた磁気ディスク装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0005】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、磁気ディスク装置に設けられるPLL回路のチャージポンプ回路において、ソースに第1,2動作電圧がそれぞれ印加されて定電流が流れるようにされたダイオード形態の第1と第2導電型の第1と第6MOSFETに対して電流ミラー形態にされた第1と第2導電型の第2と第7MOSFETをそれぞれ設け、上記第1と第6MOSFETのドレイン電圧と上記第2と第7MOSFETのドレイン電圧を第1と第2演算増幅回路でそれぞれ比較し、その出力信号がゲートに印加された第1と第2導電型の第3と第8MOSFETを上記2と第7MOSFETに直列に接続し、第1と第6のMOSFETと電流ミラー形態にされた第1と第2導電型の第4と第9のMOSFETにより形成された定電流を第1と第2導電型の第5と第10のMOSFETを介して上記キャパシタに伝えるとともに、上記第5と第10のスイッチMOSFETに供給されるオン状態でのゲート電圧を上記第1と第2の演算増幅回路の出力電圧を用いて形成する。
【0006】
【発明の実施の形態】
図1には、この発明に係る磁気ディスク装置に用いられるPLL回路のチャージポンプ回路の一実施例の回路図が示されている。同図の各回路素子は、磁気ディスク装置に用いられる信号処理回路を構成する他の回路を構成する素子とともに、公知の半導体集積回路の製造技術によって、単結晶シリコンのような1個の半導体基板上において形成される。
【0007】
定電流源I0で形成された定電流は、ダイオード形態のNチャンネル型のトランジスタMN1に流れるようにされる。このトランジスタMN1のソースは、回路の接地電位が与えられる。このトランジスタMN1に対して電流ミラー形態にされたトランジスタMN2とMN4が設けられる。上記トランジスタMN2のドレイン側は、Nチャンネル型のトランジスタMN3が直列に接続される。この実施例では、上記トランジスタMN3のゲートに、上記トランジスタMN1とMN2のドレイン電圧を受ける演算増幅回路OP1の出力信号を供給することにより、両トランジスタMN1とMN2のドレイン電圧を等しくさせる。つまり、演算増幅回路OP1は、上記両トランジスタMN1とMN2のドレイン電圧が等しくなるように、トランジスタMN3のゲート電圧を制御する。
【0008】
この実施例では、上記トランジスタMN1とMN2の電流比を1:1に設定し、言い換えると、トランジスタMN1とMN2のサイズを等しく形成し、トランジスタMN3のドレインから上記定電流源I0の定電流と同じ定電流を出力させる。このトランジスタMN3のドレインから得られ定電流は、ダイオード形態のPチャンネル型のトランジスタMP1に流れるようにされる。このトランジスタMP1のソースは、電源電圧VDDが与えられる。このトランジスタMP1に対して電流ミラー形態にされたトランジスタMP2とMP5が設けられる。
【0009】
上記トランジスタMP5のドレイン側は、Pチャンネル型のトランジスタMP6が直列に接続される。この実施例では、上記トランジスタMN6のゲートに、上記トランジスタMP1とMP5のドレイン電圧を受ける演算増幅回路OP2の出力信号を供給することにより、両トランジスタMP1とMP5のドレイン電圧を等しくさせる。つまり、演算増幅回路OP2は、上記両トランジスタMP1とMP5のドレイン電圧が等しくなるように、トランジスタMP6のゲート電圧を制御する。上記トランジスタMP6のドレインと回路の接地電位との間には、上記トランジスタMP6に流れる定電流を流す電流バイアス経路としてのダイオード形態にされたNチャンネル型トランジスタMP7が設けられる。
【0010】
Nチャンネル型のトランジスタMN4は、ドレインからキャパシタCのディスチャージ電流を形成する。上記トランジスタMN4のドレインには、差動スイッチとしてのNチャンネル型のトランジスタMN5とMN6のソースに接続される。Pチャンネル型のトランジスタMP2は、ドレインからキャパシタCのチャージ電流を形成する。上記トランジスタMP2のドレインには、差動スイッチとしてのPチャンネル型のトランジスタMP3とMP4のソースに接続される。上記差動トランジスタのうちの一方のトランジスタMN5とMP3のドレインは、キャパシタCの一方の電極(出力ノード)に接続される。キャパシタCの他方の電極は、回路の接地電位が与えられる。
【0011】
上記差動トランジスタのうちの他方のトランジスタMN6のドレインと電源電圧VDDとの間には、電流経路を構成するダイオード接続のPチャンネル型トランジスタM9が設けられる。上記他方のトランジスタMP4のドレインと回路の接地電位との間には、電流経路を構成するダイオード接続のNチャンネル型トランジスタMP10が設けられる。
【0012】
この実施例では、上記差動トランジスタMN5とMN6のゲートに供給される切り換え制御信号は、トランジスタMN1とMNと4の電流精度を高く保つために、上記演算増幅回路OP1の出力電圧と回路の接地電位を動作電圧とするCMOSインバータ回路を介して形成される。つまり、キャパシタCの保持電圧を低下させるDWN信号に基づいて形成された信号ND2は、Pチャンネル型トランジスタM2とNチャンネル型トランジスタM1からなるCMOSインバータ回路を通して上記トランジスタMN5のゲートに伝えられる。上記信号ND2と実質的に逆相にされた信号ND3は、Pチャンネル型トランジスタM4とNチャンネル型トランジスタM3からなるCMOSインバータ回路を通して上記トランジスタMN6のゲートに伝えられる。
【0013】
上記と同様に、キャパシタCの保持電圧を上昇させる/UP信号に基づいて形成された信号NU2は、上記演算増幅回路OP2の出力電圧と電源電圧VDDを動作電圧とするPチャンネル型トランジスタM6とNチャンネル型トランジスタM1からなるCMOSインバータ回路を通して上記トランジスタMP3のゲートに伝えられる。上記信号NU2と実質的に逆相にされた信号NU3は、上記同様なPチャンネル型トランジスタM8とNチャンネル型トランジスタM7からなるCMOSインバータ回路を通して上記トランジスタMN4のゲートに伝えられる。
【0014】
上記信号ND2がロウレベルのとき、Pチャンネル型トランジスタM2がオン状態となって、上記演算増幅回路OP1の出力電圧を上記スイッチトランジスタMN5 のゲートに伝える。これにより、トランジスタMN5は、トランジスタMN3とほぼ同じく上記演算増幅回路OP1の出力電圧が印加されるので、トランジスタMN1のドレイン電圧とトランジスタMN4のドレイン電圧とをほぼ等しくさせる。したがって、キャパシタCの保持電圧に無関係にトランジスタMN4のドレインをトランジスタMN1のドレイン電圧と等しくし、上記定電流I0に対応した定電流を安定的に流すことができる。
【0015】
また、上記信号UD2がハイレベルのとき、Nチャンネル型トランジスタM5 がオン状態となって、上記演算増幅回路OP2の出力電圧を上記スイッチトランジスタMP3のゲートに伝える。これにより、トランジスタMP3は、トランジスタMP6とほぼ同じく上記演算増幅回路OP2の出力電圧が印加されるので、トランジスタMP1のドレイン電圧とトランジスタMP2のドレイン電圧とをほぼ等しくさせる。したがって、キャパシタCの保持電圧に無関係にトランジスタMP2のドレインをトランジスタMP1のドレイン電圧と等しくし、上記定電流I0に対応した定電流を安定的に流すことができる。
【0016】
この実施例では、上記のようにアクティブカレントミラー回路で構成し、基準電流I0をコピーしているトランジスタMN4とMP2のソース・ドレイン電圧を決めているトランジスタMN5とMP3を電流切り換え用のスイッチとしても使用するものである。その為、上記のようにトランジスタMN5又はMP3がオン状態になる時は、トランジスタMN5又はMP3のゲート電位が演算増幅回路OP1又はOP2の出力電圧と同電位になる様にCMOSインバータ回路のトランジスタM2又はM5を通して接続する。また、上記トランジスタMN5又はMP3がオフ状態になる時は、かかるトランジスタMN5又はMP3のゲート・ソース電圧がしきい値電圧Vthより小さくなる様にCMOSインバータ回路のトランジスタM1又はM6を通して接続する。
【0017】
この構成では、上記Nチャンネル側(ディスチャージ経路)の回路は、前記図4との比較で説明すると、スイッチMS1とMS2を削除しトランジスタMN5とMN6で代用し、上記Pチャンネル側(チャージ経路)の回路は、前記図4との比較で説明すると、スイッチMS3とMS4を削除しトランジスタMP3とMP4で代用しいるので、この実施例のチャージポンプ回路の出力信号の範囲は、2Vds1〜VDD−2Vds1になり、MOSトランジスタ2個(前記図4のトランジスタMS1とMS3)のソース・ドレイン電圧分だけ大きく出来る。出力信号の範囲を図4の回路と同じにした場合は、上記MOSトランジスタ2個(MS1とMS3)のソース・ドレイン間電圧分だけ電源電圧を小さく出来る。
【0018】
電源電圧を上記図4の回路と同じくした場合には、出力レンジを大きく(電源からMOSトランジスタ4個分のソース・ドレイン電圧を引いた値)することが出来る。したがって、本発明回路の適用により、LSIを微細化してハードディスク装置の信号処理の高速化をする場合に、ネックとなる電源電圧VDDの低下に対して回路動作可能になり、ハードディスク装置の信号処理の高速化を可能にする。また、上記のように出力レンジを大きした場合には、PLL回路を設計する時に、チャージポンプ回路の後段の発振器VCOの感度が小さく出来るので、ノイズ等の影響を小さく出来る。また、前記のように出力レンジが同じなら、その分電源電圧に余裕が生じるので低電源電圧での設計が出来き、消費電力を小さくすることができる。
【0019】
この実施例では、MOSスイッチが同時にオフ状態となることがないように工夫されており、カレントコピーする方のMOSトランジスタMN4とMP2には常に電流が流れ、安定した動作が得られる。つまり、前記図4の回路では、トランジスタMS1とMS2(MS3とMS4)のオン状態/オフ状態の切り換えをインバータ回路INV2(INV4)の入力信号と出力信号を用いて行うものであるので、トランジスタMS1(MS3)がオフ状態からオン状態になる時、インバータ回路の遅延分だけトランジスタMS2(MS4)が先にオフ状態になってからトランジスタMS 1(MS2)がオン状態にされる。その結果、トランジスタMS1とMS2(MS3とMS4)の両方がオフ状態になる瞬間があり、その瞬間は定電流を形成するトランジスタMN4,5(MP2,3)には電流が流れなくなる。
【0020】
この実施例では、DWN(ダウン)信号をインバータ回路INV1とINV2を通して遅延させた信号ND2で上記CMOSインバータ回路(M1とM2)を介してトランジスタMN4をスイッチ制御し、上記遅延信号ND2と上記DWN信号を2入力のナンドゲート回路2NANDに供給し、その出力信号ND3で上記CMOSインバータ回路(M3とM4)を介してトランジスタMN6をスイッチ制御する。同様に、/UP(アップ)信号をインバータ回路INV3とINV4を通して遅延させた信号NU2で上記CMOSインバータ回路(M5とM6)を介してトランジスタMP3をスイッチ制御し、上記遅延信号NU2と上記/UP信号を2入力のノアゲート回路2NORに供給し、その出力信号NU3で上記CMOSインバータ回路(M7とM8)を介してトランジスタMP4をスイッチ制御する。
【0021】
図2には、この実施例のチャージポンプ回路の動作の一例を説明するためのタイミング図が示されいてる。同図には、キャパシタCのチャージアップ動作とディスチャージ動作の例がそれぞれ示されている。例えば/UP信号がハイレベルからロウレベルに変化した場合には、/UP信号のロウレベルへの変化に応じて信号NU2が上記2個のインバータ回路の遅延時間だけ遅れてロウレベルに変化し、更にノアゲート回路の遅延時間だけ遅れて信号NU3がハイレベルに変化する。したがって、上記信号NU2のロウレベルへの変化に対応してトランジスタMP3が先にオン状態となり、上記信号NU3のハイレベルの変化に対応してトランジスタMP4が遅れてオフ状態になる。
【0022】
逆に、/UP信号がロウレベルからハイレベルに変化した場合には、/UP信号のハイレベルへの変化に応じて信号NU3がノアゲート回路の遅延時間だけ遅れて先にロウレベルに変化し、上記インバータ回路を2段分の遅延時間により遅れて信号NU2がハイレベルに変化する。したがって、上記信号NU3のロウレベルへの変化に対応してトランジスタMP4が先にオン状態となり、上記信号NU2のハイレベルの変化に対応してトランジスタMP3がオフ状態になる。
【0023】
例えばDWN信号がハイレベルからロウレベルに変化した場合には、DWN信号のロウレベルへの変化に応じてナンドゲート回路の遅延時間だけ遅れて信号ND3が先にハイレベルとなり、上記2個のインバータ回路の遅延時間だけ遅れて信号ND2が遅れてロウレベルに変化する。したがって、上記信号NU3のハイレベルへの変化に対応してトランジスタMN6が先にオン状態となり、上記信号NU2のロウレベルの変化に対応してトランジスタMN5が遅れてオフ状態になる。
【0024】
逆に、DWN信号がロウレベルからハイレベルに変化した場合には、DWN信号のハイレベルへの変化に応じて信号ND2が上記2個のインバータ回路の遅延時間だけ遅れてハイレベルに変化し、更にナンドゲート回路の遅延時間だけ遅れて信号ND3がロウレベルに変化する。したがって、上記信号ND2のハイレベルへの変化に対応してトランジスタMN5が先にオン状態となり、上記信号NU3のロウレベルの変化に対応してトランジスタMN6が遅れてオフ状態になる。
【0025】
以上のように、トランジスタMN5とMN6(MP3とMP4)が同時にオフする瞬間を無くすために、切り換え信号を与える回路を2入力NAND(2入力NOR)を用いた構成にするものである。つまり、インバータ回路と2入力NAND及び2入力NORの遅延時間が同じとした時の切り換え信号(/UP信号、DWN信号)に対する各ノードの波形は、前記図2のようになり、トランジスタMN5(MP3)は常にDWN信号(/UP信号)からインバータ回路2個分の遅延でオン状態/オフ状態となる。これに対してトランジスタMN6はオフ状態からオン状態になるときはDWN信号から1ヶ分の遅延、オフ状態からオン状態になるときには信号ND2から1個分の遅延つまりDWN信号から3個分の遅延で切り換わる。トランジスタMP4も同様である。このようにMOSスイッチが同時にオフ状態となることがないので、カレントコピーする方のトランジスタMN4とMP2には常に電流が流れ、安定した動作が得られる。
【0026】
図3には、この発明に係る磁気ディスク装置の一実施例の概略ブロック図が示されている。円板状の磁気ディスクに記憶された記憶情報は、MR(磁気抵抗効果素子)又はGMR(巨大磁気抵抗効果素子)ヘッドにより読み出されてプリアンプにより増幅される。このプリアンプの出力信号は、可変利得アンプVGAを通して一定レベルに増幅されて、ロウパスフィルタLPFを通してアナログ/デジタル変換回路ADCに供給され、デジタル回路により隣接トラックからの読み出し成分を除去して、指定されたトラックからの読み出し信号を形成し、ハードディスクコントローラに伝える。また、デジタル回路を通して形成された書き込み信号は、書き込み回路WPCを介してプリアンプに含まれるライトドライバに伝えられ、かかるライトドライバにより磁気ヘッドを駆動して、ディスクへの書き込みがなされる。
【0027】
上記のようにリードチャネルLSIには、上記アナログ/デジタル変換回路ADCの動作に用いられるクロック信号を形成するPLL回路が設けられる。PLL回路は、基準クロック信号と電圧制御発振回路VCOの発振信号とを比較する位相比較器と、この比較出力により動作させられるチャージポンプ回路CPと、このチャージポンプ回路CPで形成された制御電圧で発振周波数が制御される上記発振回路VCOから構成される。
【0028】
上記プリアンプは、MRヘッドの製造バラツキを補償するように利得調整されたほぼ一定の読み出し信号が形成されて、リードチャネルLSIの可変利得アンプVGAに伝えられ、MRヘッドと磁気記録面との相対的な移動によって刻々変化する読み出し信号を振幅を図示しない振幅検出回路で形成された制御信号に従って、一定の信号振幅になるような自動利得制御が行われる。上記プリアンプの利得制御は、いわば静的な利得設定を行うものであるのに対して、上記リードチャネルLSIに設けられるAGC回路は、いわば動的な利得制御を行って実際に読み出される振幅をほぼ一定にし、ADCによる読み出し信号のアナログ/デジタル変換動作を高い精度で行うようにする。上記ロウパスフィルタLPFは、読み出し信号のデータ転送速度に対応した信号成分より高い周波数成分をノイズとして除去する。
【0029】
上記ADCは、上記PLL回路のVCOで形成されたクロックパルスによりアナログ/デジタル変換動作を行う。サーボ回路SVは、上記ロウパスフィルタ回路LPFを通した読み出し信号を入力として、ヘッドが搭載されたアームの位置制御信号を形成する。WPCは、デジタル回路で生成された書き込みデータを受けて書き込みパルスを形成し、上記プリアンプとして示されたリード/ライトLSIに供給する。上記プリアンプに含まれる書き込みドライバは、上記書き込みパルスを受けて磁気ヘッドに駆動して書き込み動作を行う。
【0030】
この実施例では、上記のようなリードラャネル(信号処理)LSIに含まれるPLL回路において、チャージポンプ回路として前記図1のような回路を用いることより、上記信号処理LSIを微細化してハードディスク装置の信号処理の高速化をする場合に、ネックとなる電源電圧VDDの低下に対して回路動作可能になり、ハードディスク装置の信号処理の高速化を可能にする。また、上記のように出力レンジを大きした場合には、後段の発振器VCOの感度が小さく出来るので、ノイズ等の影響を小さく出来る。また、前記のように出力レンジが同じなら、その分電源電圧に余裕が生じるので低電源電圧での設計が出来き、消費電力を小さくすることができる。
【0031】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
(1) 磁気ディスク装置に設けられるPLL回路のチャージポンプ回路において、ソースに第1,2動作電圧がそれぞれ印加されて定電流が流れるようにされたダイオード形態の第1と第2導電型の第1と第6MOSFETに対して電流ミラー形態にされた第1と第2導電型の第2と第7MOSFETをそれぞれ設け、上記第1と第6MOSFETのドレイン電圧と上記第2と第7MOSFETのドレイン電圧を第1と第2演算増幅回路でそれぞれ比較し、その出力信号がゲートに印加された第1と第2導電型の第3と第8MOSFETを上記2と第7MOSFETに直列に接続し、第1と第6のMOSFETと電流ミラー形態にされた第1と第2導電型の第4と第9のMOSFETにより形成された定電流を第1と第2導電型の第5と第10のMOSFETを介して上記キャパシタに伝えるとともに、上記第5と第10のスイッチMOSFETに供給されるオン状態でのゲート電圧を上記第1と第2の演算増幅回路の出力電圧を用いて形成することにより、電源電圧VDDの低下に対して回路動作が可能になり消費電力を小さくすることができ、ハードディスク装置の信号処理の高速化を可能にし、上記のように出力レンジを大きした場合には、後段の発振器VCOの感度が小さく出来るので、ノイズ等の影響を小さく出来るという効果が得られる。
【0032】
(2) 上記に加えて、上記第6MOSFETに供給される定電流を上記第3MOSFETのドレイン電流とすることにより、回路の簡素化を図ることができるという効果が得られる。
【0033】
(3) 上記に加えて、上記第5MOSFETには、そのゲートに印加される第1制御信号と逆位相にされた第3制御信号がゲートに供給されて差動形態とされた第1導電型の第11MOSFETを含む第1電流経路を設け、上記第10MOSFETには、そのゲートに印加される第2制御信号と逆位相にされた第4制御信号がゲートに供給されて差動形態とされた第1導電型の第12MOSFETを含む第2電流経路が設けられてなることを特徴とする磁気ディスク装置。
【0034】
(4) 上記に加えて、上記1制御信号と第3制御信号は、その切り換わりにおいて上記第5MOSFETと第11MOSFETとを同時にオン状態にさせるオーバーラップ期間を有し、上記第2制御信号と第4制御信号は、その切り換わりにおいて上記第10MOSFETと第12MOSFETとを同時にオン状態にさせるオーバーラップ期間を設定することにより、カレントコピーする方のトランジスタMN4とMP2には常に電流が流れて安定した動作を実現できるという効果が得られる。
【0035】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図1の実施例において、トランジスタMP1にも、トランジスタMN1と同様な電流源を設けるものであってもよい。電流ミラー比は、1:1である必要はなくそのサイズ比を事なさせてそのサイズ比に対応した電流を得るものであってもよい。前記切り換えスイッチにおいて、同時に差動のスイッチトランジスタを同時にオン状態にさせる制御信号を形成する回路は、種々の実施形態をとることができる。この発明は、前記のようなPLL回路を用いた磁気ディスク装置に広く利用できる。
【0036】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、磁気ディスク装置に設けられるPLL回路のチャージポンプ回路において、ソースに第1,2動作電圧がそれぞれ印加されて定電流が流れるようにされたダイオード形態の第1と第2導電型の第1と第6MOSFETに対して電流ミラー形態にされた第1と第2導電型の第2と第7MOSFETをそれぞれ設け、上記第1と第6MOSFETのドレイン電圧と上記第2と第7MOSFETのドレイン電圧を第1と第2演算増幅回路でそれぞれ比較し、その出力信号がゲートに印加された第1と第2導電型の第3と第8MOSFETを上記2と第7MOSFETに直列に接続し、第1と第6のMOSFETと電流ミラー形態にされた第1と第2導電型の第4と第9のMOSFETにより形成された定電流を第1と第2導電型の第5と第10のMOSFETを介して上記キャパシタに伝えるとともに、上記第5と第10のスイッチMOSFETに供給されるオン状態でのゲート電圧を上記第1と第2の演算増幅回路の出力電圧を用いて形成することにより、電源電圧VDDの低下に対して回路動作が可能になり消費電力を小さくすることができ、ハードディスク装置の信号処理の高速化を可能にし、上記のように出力レンジを大きした場合には、後段の発振器VCOの感度が小さく出来るので、ノイズ等の影響を小さく出来る。
【図面の簡単な説明】
【図1】この発明に係る磁気ディスク装置に用いられるPLL回路のチャージポンプ回路の一実施例を示す回路図である。
【図2】図1のチャージポンプ回路の動作の説明するための波形図である。
【図3】この発明に係る磁気ディスク装置の一実施例を示す概略ブロック図である。
【図4】この発明に先立って開発されたチャージポンプ回路の回路図である。
【符号の説明】
MN1〜MN7…Nチャンネル型トランジスタ、MP1〜MP6…Pチャンネル型トランジスタ、M1〜M10…トランジスタ、INV1〜INV4…インバータ回路、OP1,OP2…演算増幅回路、C…キャパシタ、2NAND…ナンドゲート回路、2NOR…ノアゲート回路、
VGA…可変利得アンプ、LPF…ロウパスフィルタ、ADC…アナログ/デジタル変換回路、SV…サーボ回路、WPC…書き込み回路、CP…チャージポンプ回路。
Claims (4)
- 円盤状の磁気記憶媒体と、
上記磁気記憶媒体から読み出された信号を増幅するプリアンプと、
上記プリアンプからの出力信号に基づいて形成されたアナログ信号をデジタル信号に変換するアナログ/デジタル変換回路と、
上記アナログ/デジタル変換回路で形成されたデジタル信号を信号処理して複数ビットからなる読み出しデータを生成するデジタル信号処理回路と
位相比較器とチャージポンプ回路及び電圧制御型発振回路から構成されて、基準クロック信号に対応したクロックパルスを形成して上記アナログ/デジタル変換回路に供給するPLL回路とを備え、
上記PLL回路を構成するチャージポンプ回路は、
定電流が流れるようにされ、ソースに第1動作電圧が印加されたダイオード形態の第1導電型の第1MOSFETと、
上記第1MOSFETと電流ミラー形態にされた第1導電型の第2MOSFETと、
上記第1MOSFETのドレイン電圧と上記第2MOSFETのドレイン電圧を比較する第1演算増幅回路と、
上記第2MOSFETのドレインに直列形態にされ、上記第1演算増幅回路の出力電圧がゲートに供給された第1導電型の第3MOSFETと、
上記第1MOSFETと電流ミラー形態にされた第1導電型の第4MOSFETと、
上記第4MOSFETで形成された定電流を所定の第1制御信号によりスイッチ制御されてキャパシタに伝える第1導電型の第5MOSFETと、
上記と同じ定電流が流れるようにされ、ソースに第2動作電圧が印加されたダイオード形態の第2導電型の第6MOSFETと、
上記第5MOSFETと電流ミラー形態にされた第2導電型の第7MOSFETと、
上記第6MOSFETのドレイン電圧と上記第7MOSFETのドレイン電圧を比較する第2演算増幅回路と、
上記第6MOSFETのドレインに直列形態にされ、上記第2演算増幅回路の出力電圧がゲートに供給された第2導電型の第8MOSFETと、
上記第6MOSFETと電流ミラー形態にされた第2導電型の第9MOSFETと、
上記第9MOSFETで形成された定電流を所定の第2制御信号によりスイッチ制御されて上記キャパシタに伝える第2導電型の第10MOSFETと、
上記第1演算増幅回路の出力電圧と上記第1動作電圧とで動作し、上記第1制御信号を出力する第1CMOS回路と、
上記第2演算増幅回路の出力電圧と上記第2動作電圧とで動作し、上記第2制御信号を形成する第1CMOS回路とを備えてなることを特徴とする磁気ディスク装置。 - 請求項1において、
上記第6MOSFETに供給される定電流は、上記第3MOSFETのドレイン電流であることを特徴とする磁気ディスク装置。 - 請求項1又は2において、
上記第5MOSFETには、そのゲートに印加される第1制御信号と逆位相にされた第3制御信号がゲートに供給されて差動形態とされた第1導電型の第11MOSFETを含む第1電流経路が設けられ、
上記第10MOSFETには、そのゲートに印加される第2制御信号と逆位相にされた第4制御信号がゲートに供給されて差動形態とされた第1導電型の第12MOSFETを含む第2電流経路が設けられてなることを特徴とする磁気ディスク装置。 - 請求項1又は2において、
上記1制御信号と第3制御信号は、その切り換わりにおいて上記第5MOSFETと第11MOSFETとを同時にオン状態にさせるオーバーラップ期間を有し、
上記第2制御信号と第4制御信号は、その切り換わりにおいて上記第10MOSFETと第12MOSFETとを同時にオン状態にさせるオーバーラップ期間を有するものであることを特徴とする磁気ディスク装置。
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