JP4458311B2 - 磁気ディスク装置 - Google Patents
磁気ディスク装置 Download PDFInfo
- Publication number
- JP4458311B2 JP4458311B2 JP28115799A JP28115799A JP4458311B2 JP 4458311 B2 JP4458311 B2 JP 4458311B2 JP 28115799 A JP28115799 A JP 28115799A JP 28115799 A JP28115799 A JP 28115799A JP 4458311 B2 JP4458311 B2 JP 4458311B2
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- circuit
- signal
- conductivity type
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Recording Or Reproducing By Magnetic Means (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、磁気ディスク装置に関するものであり、特に低電圧領域まで動作可能とされるものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
図４には、この発明に先立って開発されたチャージポンプ回路の回路図が示されている。このチャージポンプ回路は、基準電流Ｉ０をカスコード接続のＮチャンネル型のＭＯＳＦＥＴ（以下、単にトランジスタという場合がある）ＭＮ０，ＭＮ１とＭＮ４，ＭＮ６で電流コピーして、キャパシタＣの放電用電流を形成する。また、上記基準電流Ｉ０を上記とトランジスタＭＮ０，ＭＮ１とＭＮ２，ＭＮ３で電流コピーしつつ、それを同様なＰチャンネル型のトランジスタＭＰ０，ＭＰ１とＭＰ２，ＭＰ３で電流コピーして、キャパシタＣの充電用電流を形成する。上記電流をキャパシタＣから引き抜くか引き抜かない（流し込むか流し込まない）の切り換えをＮチャンネル型のスイッチトランジスタＭＳ１，ＭＳ２及びＭＳ３，ＭＳ４で行うようする。上記トランジスタのカスコード接続によって、電流比を制御しているトランジスタＭＮ２、ＭＮ４及びＭＰ２のソース−ドレイン間電圧を一定にできるので電流精度を高くすることができる。
【０００３】
【発明が解決しようとする課題】
上記のようなチャージポンプ回路が正常に動作するためには、トランジスタＭＮ４，5(ＭＰ２，３）を非飽和で動作させるだけのソース・ドレイン電圧Ｖｄｓ１を確保し、かつ、スイッチトランジスタＭＳ１（ＭＳ３）が飽和領域で動作している時でも、電流Ｉ０を流せるだけのソース・ドレイン電圧Ｖｄｓ２が確保出来る必要がある。出力電圧はキャパシタＣの電荷量で決まるが、チャージポンプ回路がが正常に動作する範囲を考えると、出力電圧の範囲は、２Ｖｄｓ１＋Ｖｄｓ〜ＶＤＤ−（２Ｖｄｓ１＋Ｖｄｓ２）までになり、電源電圧ＶＤＤを低電圧とした時の動作が制限される。また、電流の切り換え時にトランジスタＭＮ４とＭＮ５及びＭＮＰ２とＭＰ３に電流が流れない瞬間があり、このときにトランジスタＭＮ５及びＭＰ３のドレイン電位が変化し、制御信号によりキャパシタＣのディスチャージ又はチャージアップさせる際のノイズとしてキャパシタＣの保持電圧を変動させる原因になることが判明した。
【０００４】
この発明の目的は、低電圧まで高精度の動作可能なＰＬＬ回路を含む信号処理回路を備えた磁気ディスク装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、磁気ディスク装置に設けられるＰＬＬ回路のチャージポンプ回路において、ソースに第１，２動作電圧がそれぞれ印加されて定電流が流れるようにされたダイオード形態の第１と第２導電型の第１と第６ＭＯＳＦＥＴに対して電流ミラー形態にされた第１と第２導電型の第２と第７ＭＯＳＦＥＴをそれぞれ設け、上記第１と第６ＭＯＳＦＥＴのドレイン電圧と上記第２と第７ＭＯＳＦＥＴのドレイン電圧を第１と第２演算増幅回路でそれぞれ比較し、その出力信号がゲートに印加された第１と第２導電型の第３と第８ＭＯＳＦＥＴを上記２と第７ＭＯＳＦＥＴに直列に接続し、第１と第６のＭＯＳＦＥＴと電流ミラー形態にされた第１と第２導電型の第４と第９のＭＯＳＦＥＴにより形成された定電流を第１と第２導電型の第５と第１０のＭＯＳＦＥＴを介して上記キャパシタに伝えるとともに、上記第５と第１０のスイッチＭＯＳＦＥＴに供給されるオン状態でのゲート電圧を上記第１と第２の演算増幅回路の出力電圧を用いて形成する。
【０００６】
【発明の実施の形態】
図１には、この発明に係る磁気ディスク装置に用いられるＰＬＬ回路のチャージポンプ回路の一実施例の回路図が示されている。同図の各回路素子は、磁気ディスク装置に用いられる信号処理回路を構成する他の回路を構成する素子とともに、公知の半導体集積回路の製造技術によって、単結晶シリコンのような１個の半導体基板上において形成される。
【０００７】
定電流源Ｉ０で形成された定電流は、ダイオード形態のＮチャンネル型のトランジスタＭＮ１に流れるようにされる。このトランジスタＭＮ１のソースは、回路の接地電位が与えられる。このトランジスタＭＮ１に対して電流ミラー形態にされたトランジスタＭＮ２とＭＮ４が設けられる。上記トランジスタＭＮ２のドレイン側は、Ｎチャンネル型のトランジスタＭＮ３が直列に接続される。この実施例では、上記トランジスタＭＮ３のゲートに、上記トランジスタＭＮ１とＭＮ２のドレイン電圧を受ける演算増幅回路ＯＰ１の出力信号を供給することにより、両トランジスタＭＮ１とＭＮ２のドレイン電圧を等しくさせる。つまり、演算増幅回路ＯＰ１は、上記両トランジスタＭＮ１とＭＮ２のドレイン電圧が等しくなるように、トランジスタＭＮ３のゲート電圧を制御する。
【０００８】
この実施例では、上記トランジスタＭＮ１とＭＮ２の電流比を１：１に設定し、言い換えると、トランジスタＭＮ１とＭＮ２のサイズを等しく形成し、トランジスタＭＮ３のドレインから上記定電流源Ｉ０の定電流と同じ定電流を出力させる。このトランジスタＭＮ３のドレインから得られ定電流は、ダイオード形態のＰチャンネル型のトランジスタＭＰ１に流れるようにされる。このトランジスタＭＰ１のソースは、電源電圧ＶＤＤが与えられる。このトランジスタＭＰ１に対して電流ミラー形態にされたトランジスタＭＰ２とＭＰ５が設けられる。
【０００９】
上記トランジスタＭＰ５のドレイン側は、Ｐチャンネル型のトランジスタＭＰ６が直列に接続される。この実施例では、上記トランジスタＭＮ６のゲートに、上記トランジスタＭＰ１とＭＰ５のドレイン電圧を受ける演算増幅回路ＯＰ２の出力信号を供給することにより、両トランジスタＭＰ１とＭＰ５のドレイン電圧を等しくさせる。つまり、演算増幅回路ＯＰ２は、上記両トランジスタＭＰ１とＭＰ５のドレイン電圧が等しくなるように、トランジスタＭＰ６のゲート電圧を制御する。上記トランジスタＭＰ６のドレインと回路の接地電位との間には、上記トランジスタＭＰ６に流れる定電流を流す電流バイアス経路としてのダイオード形態にされたＮチャンネル型トランジスタＭＰ７が設けられる。
【００１０】
Ｎチャンネル型のトランジスタＭＮ４は、ドレインからキャパシタＣのディスチャージ電流を形成する。上記トランジスタＭＮ４のドレインには、差動スイッチとしてのＮチャンネル型のトランジスタＭＮ５とＭＮ６のソースに接続される。Ｐチャンネル型のトランジスタＭＰ２は、ドレインからキャパシタＣのチャージ電流を形成する。上記トランジスタＭＰ２のドレインには、差動スイッチとしてのＰチャンネル型のトランジスタＭＰ３とＭＰ４のソースに接続される。上記差動トランジスタのうちの一方のトランジスタＭＮ５とＭＰ３のドレインは、キャパシタＣの一方の電極（出力ノード）に接続される。キャパシタＣの他方の電極は、回路の接地電位が与えられる。
【００１１】
上記差動トランジスタのうちの他方のトランジスタＭＮ６のドレインと電源電圧ＶＤＤとの間には、電流経路を構成するダイオード接続のＰチャンネル型トランジスタＭ９が設けられる。上記他方のトランジスタＭＰ４のドレインと回路の接地電位との間には、電流経路を構成するダイオード接続のＮチャンネル型トランジスタＭＰ１０が設けられる。
【００１２】
この実施例では、上記差動トランジスタＭＮ５とＭＮ６のゲートに供給される切り換え制御信号は、トランジスタＭＮ１とＭＮと４の電流精度を高く保つために、上記演算増幅回路ＯＰ１の出力電圧と回路の接地電位を動作電圧とするＣＭＯＳインバータ回路を介して形成される。つまり、キャパシタＣの保持電圧を低下させるＤＷＮ信号に基づいて形成された信号ＮＤ２は、Ｐチャンネル型トランジスタＭ２とＮチャンネル型トランジスタＭ１からなるＣＭＯＳインバータ回路を通して上記トランジスタＭＮ５のゲートに伝えられる。上記信号ＮＤ２と実質的に逆相にされた信号ＮＤ３は、Ｐチャンネル型トランジスタＭ４とＮチャンネル型トランジスタＭ３からなるＣＭＯＳインバータ回路を通して上記トランジスタＭＮ６のゲートに伝えられる。
【００１３】
上記と同様に、キャパシタＣの保持電圧を上昇させる／ＵＰ信号に基づいて形成された信号ＮＵ２は、上記演算増幅回路ＯＰ２の出力電圧と電源電圧ＶＤＤを動作電圧とするＰチャンネル型トランジスタＭ６とＮチャンネル型トランジスタＭ１からなるＣＭＯＳインバータ回路を通して上記トランジスタＭＰ３のゲートに伝えられる。上記信号ＮＵ２と実質的に逆相にされた信号ＮＵ３は、上記同様なＰチャンネル型トランジスタＭ８とＮチャンネル型トランジスタＭ７からなるＣＭＯＳインバータ回路を通して上記トランジスタＭＮ４のゲートに伝えられる。
【００１４】
上記信号ＮＤ２がロウレベルのとき、Ｐチャンネル型トランジスタＭ２がオン状態となって、上記演算増幅回路ＯＰ１の出力電圧を上記スイッチトランジスタＭＮ5 のゲートに伝える。これにより、トランジスタＭＮ５は、トランジスタＭＮ３とほぼ同じく上記演算増幅回路ＯＰ１の出力電圧が印加されるので、トランジスタＭＮ１のドレイン電圧とトランジスタＭＮ４のドレイン電圧とをほぼ等しくさせる。したがって、キャパシタＣの保持電圧に無関係にトランジスタＭＮ４のドレインをトランジスタＭＮ１のドレイン電圧と等しくし、上記定電流Ｉ０に対応した定電流を安定的に流すことができる。
【００１５】
また、上記信号ＵＤ２がハイレベルのとき、Ｎチャンネル型トランジスタＭ5 がオン状態となって、上記演算増幅回路ＯＰ２の出力電圧を上記スイッチトランジスタＭＰ３のゲートに伝える。これにより、トランジスタＭＰ３は、トランジスタＭＰ６とほぼ同じく上記演算増幅回路ＯＰ２の出力電圧が印加されるので、トランジスタＭＰ１のドレイン電圧とトランジスタＭＰ２のドレイン電圧とをほぼ等しくさせる。したがって、キャパシタＣの保持電圧に無関係にトランジスタＭＰ２のドレインをトランジスタＭＰ１のドレイン電圧と等しくし、上記定電流Ｉ０に対応した定電流を安定的に流すことができる。
【００１６】
この実施例では、上記のようにアクティブカレントミラー回路で構成し、基準電流Ｉ０をコピーしているトランジスタＭＮ４とＭＰ２のソース・ドレイン電圧を決めているトランジスタＭＮ５とＭＰ３を電流切り換え用のスイッチとしても使用するものである。その為、上記のようにトランジスタＭＮ５又はＭＰ３がオン状態になる時は、トランジスタＭＮ５又はＭＰ３のゲート電位が演算増幅回路ＯＰ１又はＯＰ２の出力電圧と同電位になる様にＣＭＯＳインバータ回路のトランジスタＭ２又はＭ５を通して接続する。また、上記トランジスタＭＮ５又はＭＰ３がオフ状態になる時は、かかるトランジスタＭＮ５又はＭＰ３のゲート・ソース電圧がしきい値電圧Ｖｔｈより小さくなる様にＣＭＯＳインバータ回路のトランジスタＭ１又はＭ６を通して接続する。
【００１７】
この構成では、上記Ｎチャンネル側（ディスチャージ経路）の回路は、前記図４との比較で説明すると、スイッチＭＳ１とＭＳ２を削除しトランジスタＭＮ５とＭＮ６で代用し、上記Ｐチャンネル側（チャージ経路）の回路は、前記図４との比較で説明すると、スイッチＭＳ３とＭＳ４を削除しトランジスタＭＰ３とＭＰ４で代用しいるので、この実施例のチャージポンプ回路の出力信号の範囲は、２Ｖｄｓ１〜ＶＤＤ−２Ｖｄｓ１になり、ＭＯＳトランジスタ２個（前記図４のトランジスタＭＳ１とＭＳ３）のソース・ドレイン電圧分だけ大きく出来る。出力信号の範囲を図４の回路と同じにした場合は、上記ＭＯＳトランジスタ２個（ＭＳ１とＭＳ３）のソース・ドレイン間電圧分だけ電源電圧を小さく出来る。
【００１８】
電源電圧を上記図４の回路と同じくした場合には、出力レンジを大きく（電源からＭＯＳトランジスタ４個分のソース・ドレイン電圧を引いた値）することが出来る。したがって、本発明回路の適用により、ＬＳＩを微細化してハードディスク装置の信号処理の高速化をする場合に、ネックとなる電源電圧ＶＤＤの低下に対して回路動作可能になり、ハードディスク装置の信号処理の高速化を可能にする。また、上記のように出力レンジを大きした場合には、ＰＬＬ回路を設計する時に、チャージポンプ回路の後段の発振器ＶＣＯの感度が小さく出来るので、ノイズ等の影響を小さく出来る。また、前記のように出力レンジが同じなら、その分電源電圧に余裕が生じるので低電源電圧での設計が出来き、消費電力を小さくすることができる。
【００１９】
この実施例では、ＭＯＳスイッチが同時にオフ状態となることがないように工夫されており、カレントコピーする方のＭＯＳトランジスタＭＮ４とＭＰ２には常に電流が流れ、安定した動作が得られる。つまり、前記図４の回路では、トランジスタＭＳ１とＭＳ２（ＭＳ３とＭＳ４）のオン状態／オフ状態の切り換えをインバータ回路ＩＮＶ2(ＩＮＶ4)の入力信号と出力信号を用いて行うものであるので、トランジスタＭＳ１（ＭＳ３）がオフ状態からオン状態になる時、インバータ回路の遅延分だけトランジスタＭＳ２（ＭＳ４）が先にオフ状態になってからトランジスタＭＳ 1（ＭＳ２）がオン状態にされる。その結果、トランジスタＭＳ１とＭＳ２（ＭＳ３とＭＳ4)の両方がオフ状態になる瞬間があり、その瞬間は定電流を形成するトランジスタＭＮ４，５（ＭＰ２，３）には電流が流れなくなる。
【００２０】
この実施例では、ＤＷＮ（ダウン）信号をインバータ回路ＩＮＶ１とＩＮＶ２を通して遅延させた信号ＮＤ２で上記ＣＭＯＳインバータ回路（Ｍ１とＭ２）を介してトランジスタＭＮ４をスイッチ制御し、上記遅延信号ＮＤ２と上記ＤＷＮ信号を２入力のナンドゲート回路２ＮＡＮＤに供給し、その出力信号ＮＤ３で上記ＣＭＯＳインバータ回路（Ｍ３とＭ４）を介してトランジスタＭＮ６をスイッチ制御する。同様に、／ＵＰ（アップ）信号をインバータ回路ＩＮＶ３とＩＮＶ４を通して遅延させた信号ＮＵ２で上記ＣＭＯＳインバータ回路（Ｍ５とＭ６）を介してトランジスタＭＰ３をスイッチ制御し、上記遅延信号ＮＵ２と上記／ＵＰ信号を２入力のノアゲート回路２ＮＯＲに供給し、その出力信号ＮＵ３で上記ＣＭＯＳインバータ回路（Ｍ７とＭ８）を介してトランジスタＭＰ４をスイッチ制御する。
【００２１】
図２には、この実施例のチャージポンプ回路の動作の一例を説明するためのタイミング図が示されいてる。同図には、キャパシタＣのチャージアップ動作とディスチャージ動作の例がそれぞれ示されている。例えば／ＵＰ信号がハイレベルからロウレベルに変化した場合には、／ＵＰ信号のロウレベルへの変化に応じて信号ＮＵ２が上記２個のインバータ回路の遅延時間だけ遅れてロウレベルに変化し、更にノアゲート回路の遅延時間だけ遅れて信号ＮＵ３がハイレベルに変化する。したがって、上記信号ＮＵ２のロウレベルへの変化に対応してトランジスタＭＰ３が先にオン状態となり、上記信号ＮＵ３のハイレベルの変化に対応してトランジスタＭＰ４が遅れてオフ状態になる。
【００２２】
逆に、／ＵＰ信号がロウレベルからハイレベルに変化した場合には、／ＵＰ信号のハイレベルへの変化に応じて信号ＮＵ３がノアゲート回路の遅延時間だけ遅れて先にロウレベルに変化し、上記インバータ回路を２段分の遅延時間により遅れて信号ＮＵ２がハイレベルに変化する。したがって、上記信号ＮＵ３のロウレベルへの変化に対応してトランジスタＭＰ４が先にオン状態となり、上記信号ＮＵ２のハイレベルの変化に対応してトランジスタＭＰ３がオフ状態になる。
【００２３】
例えばＤＷＮ信号がハイレベルからロウレベルに変化した場合には、ＤＷＮ信号のロウレベルへの変化に応じてナンドゲート回路の遅延時間だけ遅れて信号ＮＤ３が先にハイレベルとなり、上記２個のインバータ回路の遅延時間だけ遅れて信号ＮＤ２が遅れてロウレベルに変化する。したがって、上記信号ＮＵ３のハイレベルへの変化に対応してトランジスタＭＮ６が先にオン状態となり、上記信号ＮＵ２のロウレベルの変化に対応してトランジスタＭＮ５が遅れてオフ状態になる。
【００２４】
逆に、ＤＷＮ信号がロウレベルからハイレベルに変化した場合には、ＤＷＮ信号のハイレベルへの変化に応じて信号ＮＤ２が上記２個のインバータ回路の遅延時間だけ遅れてハイレベルに変化し、更にナンドゲート回路の遅延時間だけ遅れて信号ＮＤ３がロウレベルに変化する。したがって、上記信号ＮＤ２のハイレベルへの変化に対応してトランジスタＭＮ５が先にオン状態となり、上記信号ＮＵ３のロウレベルの変化に対応してトランジスタＭＮ６が遅れてオフ状態になる。
【００２５】
以上のように、トランジスタＭＮ５とＭＮ６（ＭＰ３とＭＰ４）が同時にオフする瞬間を無くすために、切り換え信号を与える回路を２入力ＮＡＮＤ（２入力ＮＯＲ）を用いた構成にするものである。つまり、インバータ回路と２入力ＮＡＮＤ及び２入力ＮＯＲの遅延時間が同じとした時の切り換え信号（／ＵＰ信号、ＤＷＮ信号）に対する各ノードの波形は、前記図２のようになり、トランジスタＭＮ５（ＭＰ３）は常にＤＷＮ信号（／ＵＰ信号）からインバータ回路２個分の遅延でオン状態／オフ状態となる。これに対してトランジスタＭＮ６はオフ状態からオン状態になるときはＤＷＮ信号から１ヶ分の遅延、オフ状態からオン状態になるときには信号ＮＤ２から１個分の遅延つまりＤＷＮ信号から３個分の遅延で切り換わる。トランジスタＭＰ４も同様である。このようにＭＯＳスイッチが同時にオフ状態となることがないので、カレントコピーする方のトランジスタＭＮ４とＭＰ２には常に電流が流れ、安定した動作が得られる。
【００２６】
図３には、この発明に係る磁気ディスク装置の一実施例の概略ブロック図が示されている。円板状の磁気ディスクに記憶された記憶情報は、ＭＲ（磁気抵抗効果素子）又はＧＭＲ（巨大磁気抵抗効果素子）ヘッドにより読み出されてプリアンプにより増幅される。このプリアンプの出力信号は、可変利得アンプＶＧＡを通して一定レベルに増幅されて、ロウパスフィルタＬＰＦを通してアナログ／デジタル変換回路ＡＤＣに供給され、デジタル回路により隣接トラックからの読み出し成分を除去して、指定されたトラックからの読み出し信号を形成し、ハードディスクコントローラに伝える。また、デジタル回路を通して形成された書き込み信号は、書き込み回路ＷＰＣを介してプリアンプに含まれるライトドライバに伝えられ、かかるライトドライバにより磁気ヘッドを駆動して、ディスクへの書き込みがなされる。
【００２７】
上記のようにリードチャネルＬＳＩには、上記アナログ／デジタル変換回路ＡＤＣの動作に用いられるクロック信号を形成するＰＬＬ回路が設けられる。ＰＬＬ回路は、基準クロック信号と電圧制御発振回路ＶＣＯの発振信号とを比較する位相比較器と、この比較出力により動作させられるチャージポンプ回路ＣＰと、このチャージポンプ回路ＣＰで形成された制御電圧で発振周波数が制御される上記発振回路ＶＣＯから構成される。
【００２８】
上記プリアンプは、ＭＲヘッドの製造バラツキを補償するように利得調整されたほぼ一定の読み出し信号が形成されて、リードチャネルＬＳＩの可変利得アンプＶＧＡに伝えられ、ＭＲヘッドと磁気記録面との相対的な移動によって刻々変化する読み出し信号を振幅を図示しない振幅検出回路で形成された制御信号に従って、一定の信号振幅になるような自動利得制御が行われる。上記プリアンプの利得制御は、いわば静的な利得設定を行うものであるのに対して、上記リードチャネルＬＳＩに設けられるＡＧＣ回路は、いわば動的な利得制御を行って実際に読み出される振幅をほぼ一定にし、ＡＤＣによる読み出し信号のアナログ／デジタル変換動作を高い精度で行うようにする。上記ロウパスフィルタＬＰＦは、読み出し信号のデータ転送速度に対応した信号成分より高い周波数成分をノイズとして除去する。
【００２９】
上記ＡＤＣは、上記ＰＬＬ回路のＶＣＯで形成されたクロックパルスによりアナログ／デジタル変換動作を行う。サーボ回路ＳＶは、上記ロウパスフィルタ回路ＬＰＦを通した読み出し信号を入力として、ヘッドが搭載されたアームの位置制御信号を形成する。ＷＰＣは、デジタル回路で生成された書き込みデータを受けて書き込みパルスを形成し、上記プリアンプとして示されたリード／ライトＬＳＩに供給する。上記プリアンプに含まれる書き込みドライバは、上記書き込みパルスを受けて磁気ヘッドに駆動して書き込み動作を行う。
【００３０】
この実施例では、上記のようなリードラャネル（信号処理）ＬＳＩに含まれるＰＬＬ回路において、チャージポンプ回路として前記図１のような回路を用いることより、上記信号処理ＬＳＩを微細化してハードディスク装置の信号処理の高速化をする場合に、ネックとなる電源電圧ＶＤＤの低下に対して回路動作可能になり、ハードディスク装置の信号処理の高速化を可能にする。また、上記のように出力レンジを大きした場合には、後段の発振器ＶＣＯの感度が小さく出来るので、ノイズ等の影響を小さく出来る。また、前記のように出力レンジが同じなら、その分電源電圧に余裕が生じるので低電源電圧での設計が出来き、消費電力を小さくすることができる。
【００３１】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 磁気ディスク装置に設けられるＰＬＬ回路のチャージポンプ回路において、ソースに第１，２動作電圧がそれぞれ印加されて定電流が流れるようにされたダイオード形態の第１と第２導電型の第１と第６ＭＯＳＦＥＴに対して電流ミラー形態にされた第１と第２導電型の第２と第７ＭＯＳＦＥＴをそれぞれ設け、上記第１と第６ＭＯＳＦＥＴのドレイン電圧と上記第２と第７ＭＯＳＦＥＴのドレイン電圧を第１と第２演算増幅回路でそれぞれ比較し、その出力信号がゲートに印加された第１と第２導電型の第３と第８ＭＯＳＦＥＴを上記２と第７ＭＯＳＦＥＴに直列に接続し、第１と第６のＭＯＳＦＥＴと電流ミラー形態にされた第１と第２導電型の第４と第９のＭＯＳＦＥＴにより形成された定電流を第１と第２導電型の第５と第１０のＭＯＳＦＥＴを介して上記キャパシタに伝えるとともに、上記第５と第１０のスイッチＭＯＳＦＥＴに供給されるオン状態でのゲート電圧を上記第１と第２の演算増幅回路の出力電圧を用いて形成することにより、電源電圧ＶＤＤの低下に対して回路動作が可能になり消費電力を小さくすることができ、ハードディスク装置の信号処理の高速化を可能にし、上記のように出力レンジを大きした場合には、後段の発振器ＶＣＯの感度が小さく出来るので、ノイズ等の影響を小さく出来るという効果が得られる。
【００３２】
（２） 上記に加えて、上記第６ＭＯＳＦＥＴに供給される定電流を上記第３ＭＯＳＦＥＴのドレイン電流とすることにより、回路の簡素化を図ることができるという効果が得られる。
【００３３】
（３） 上記に加えて、上記第５ＭＯＳＦＥＴには、そのゲートに印加される第１制御信号と逆位相にされた第３制御信号がゲートに供給されて差動形態とされた第１導電型の第１１ＭＯＳＦＥＴを含む第１電流経路を設け、上記第１０ＭＯＳＦＥＴには、そのゲートに印加される第２制御信号と逆位相にされた第４制御信号がゲートに供給されて差動形態とされた第１導電型の第１２ＭＯＳＦＥＴを含む第２電流経路が設けられてなることを特徴とする磁気ディスク装置。
【００３４】
（４） 上記に加えて、上記１制御信号と第３制御信号は、その切り換わりにおいて上記第５ＭＯＳＦＥＴと第１１ＭＯＳＦＥＴとを同時にオン状態にさせるオーバーラップ期間を有し、上記第２制御信号と第４制御信号は、その切り換わりにおいて上記第１０ＭＯＳＦＥＴと第１２ＭＯＳＦＥＴとを同時にオン状態にさせるオーバーラップ期間を設定することにより、カレントコピーする方のトランジスタＭＮ４とＭＰ２には常に電流が流れて安定した動作を実現できるという効果が得られる。
【００３５】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図１の実施例において、トランジスタＭＰ１にも、トランジスタＭＮ１と同様な電流源を設けるものであってもよい。電流ミラー比は、１：１である必要はなくそのサイズ比を事なさせてそのサイズ比に対応した電流を得るものであってもよい。前記切り換えスイッチにおいて、同時に差動のスイッチトランジスタを同時にオン状態にさせる制御信号を形成する回路は、種々の実施形態をとることができる。この発明は、前記のようなＰＬＬ回路を用いた磁気ディスク装置に広く利用できる。
【００３６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、磁気ディスク装置に設けられるＰＬＬ回路のチャージポンプ回路において、ソースに第１，２動作電圧がそれぞれ印加されて定電流が流れるようにされたダイオード形態の第１と第２導電型の第１と第６ＭＯＳＦＥＴに対して電流ミラー形態にされた第１と第２導電型の第２と第７ＭＯＳＦＥＴをそれぞれ設け、上記第１と第６ＭＯＳＦＥＴのドレイン電圧と上記第２と第７ＭＯＳＦＥＴのドレイン電圧を第１と第２演算増幅回路でそれぞれ比較し、その出力信号がゲートに印加された第１と第２導電型の第３と第８ＭＯＳＦＥＴを上記２と第７ＭＯＳＦＥＴに直列に接続し、第１と第６のＭＯＳＦＥＴと電流ミラー形態にされた第１と第２導電型の第４と第９のＭＯＳＦＥＴにより形成された定電流を第１と第２導電型の第５と第１０のＭＯＳＦＥＴを介して上記キャパシタに伝えるとともに、上記第５と第１０のスイッチＭＯＳＦＥＴに供給されるオン状態でのゲート電圧を上記第１と第２の演算増幅回路の出力電圧を用いて形成することにより、電源電圧ＶＤＤの低下に対して回路動作が可能になり消費電力を小さくすることができ、ハードディスク装置の信号処理の高速化を可能にし、上記のように出力レンジを大きした場合には、後段の発振器ＶＣＯの感度が小さく出来るので、ノイズ等の影響を小さく出来る。
【図面の簡単な説明】
【図１】この発明に係る磁気ディスク装置に用いられるＰＬＬ回路のチャージポンプ回路の一実施例を示す回路図である。
【図２】図１のチャージポンプ回路の動作の説明するための波形図である。
【図３】この発明に係る磁気ディスク装置の一実施例を示す概略ブロック図である。
【図４】この発明に先立って開発されたチャージポンプ回路の回路図である。
【符号の説明】
ＭＮ１〜ＭＮ７…Ｎチャンネル型トランジスタ、ＭＰ１〜ＭＰ６…Ｐチャンネル型トランジスタ、Ｍ１〜Ｍ１０…トランジスタ、ＩＮＶ１〜ＩＮＶ４…インバータ回路、ＯＰ１，ＯＰ２…演算増幅回路、Ｃ…キャパシタ、２ＮＡＮＤ…ナンドゲート回路、２ＮＯＲ…ノアゲート回路、
ＶＧＡ…可変利得アンプ、ＬＰＦ…ロウパスフィルタ、ＡＤＣ…アナログ／デジタル変換回路、ＳＶ…サーボ回路、ＷＰＣ…書き込み回路、ＣＰ…チャージポンプ回路。
【発明の属する技術分野】
この発明は、磁気ディスク装置に関するものであり、特に低電圧領域まで動作可能とされるものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
図４には、この発明に先立って開発されたチャージポンプ回路の回路図が示されている。このチャージポンプ回路は、基準電流Ｉ０をカスコード接続のＮチャンネル型のＭＯＳＦＥＴ（以下、単にトランジスタという場合がある）ＭＮ０，ＭＮ１とＭＮ４，ＭＮ６で電流コピーして、キャパシタＣの放電用電流を形成する。また、上記基準電流Ｉ０を上記とトランジスタＭＮ０，ＭＮ１とＭＮ２，ＭＮ３で電流コピーしつつ、それを同様なＰチャンネル型のトランジスタＭＰ０，ＭＰ１とＭＰ２，ＭＰ３で電流コピーして、キャパシタＣの充電用電流を形成する。上記電流をキャパシタＣから引き抜くか引き抜かない（流し込むか流し込まない）の切り換えをＮチャンネル型のスイッチトランジスタＭＳ１，ＭＳ２及びＭＳ３，ＭＳ４で行うようする。上記トランジスタのカスコード接続によって、電流比を制御しているトランジスタＭＮ２、ＭＮ４及びＭＰ２のソース−ドレイン間電圧を一定にできるので電流精度を高くすることができる。
【０００３】
【発明が解決しようとする課題】
上記のようなチャージポンプ回路が正常に動作するためには、トランジスタＭＮ４，5(ＭＰ２，３）を非飽和で動作させるだけのソース・ドレイン電圧Ｖｄｓ１を確保し、かつ、スイッチトランジスタＭＳ１（ＭＳ３）が飽和領域で動作している時でも、電流Ｉ０を流せるだけのソース・ドレイン電圧Ｖｄｓ２が確保出来る必要がある。出力電圧はキャパシタＣの電荷量で決まるが、チャージポンプ回路がが正常に動作する範囲を考えると、出力電圧の範囲は、２Ｖｄｓ１＋Ｖｄｓ〜ＶＤＤ−（２Ｖｄｓ１＋Ｖｄｓ２）までになり、電源電圧ＶＤＤを低電圧とした時の動作が制限される。また、電流の切り換え時にトランジスタＭＮ４とＭＮ５及びＭＮＰ２とＭＰ３に電流が流れない瞬間があり、このときにトランジスタＭＮ５及びＭＰ３のドレイン電位が変化し、制御信号によりキャパシタＣのディスチャージ又はチャージアップさせる際のノイズとしてキャパシタＣの保持電圧を変動させる原因になることが判明した。
【０００４】
この発明の目的は、低電圧まで高精度の動作可能なＰＬＬ回路を含む信号処理回路を備えた磁気ディスク装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、磁気ディスク装置に設けられるＰＬＬ回路のチャージポンプ回路において、ソースに第１，２動作電圧がそれぞれ印加されて定電流が流れるようにされたダイオード形態の第１と第２導電型の第１と第６ＭＯＳＦＥＴに対して電流ミラー形態にされた第１と第２導電型の第２と第７ＭＯＳＦＥＴをそれぞれ設け、上記第１と第６ＭＯＳＦＥＴのドレイン電圧と上記第２と第７ＭＯＳＦＥＴのドレイン電圧を第１と第２演算増幅回路でそれぞれ比較し、その出力信号がゲートに印加された第１と第２導電型の第３と第８ＭＯＳＦＥＴを上記２と第７ＭＯＳＦＥＴに直列に接続し、第１と第６のＭＯＳＦＥＴと電流ミラー形態にされた第１と第２導電型の第４と第９のＭＯＳＦＥＴにより形成された定電流を第１と第２導電型の第５と第１０のＭＯＳＦＥＴを介して上記キャパシタに伝えるとともに、上記第５と第１０のスイッチＭＯＳＦＥＴに供給されるオン状態でのゲート電圧を上記第１と第２の演算増幅回路の出力電圧を用いて形成する。
【０００６】
【発明の実施の形態】
図１には、この発明に係る磁気ディスク装置に用いられるＰＬＬ回路のチャージポンプ回路の一実施例の回路図が示されている。同図の各回路素子は、磁気ディスク装置に用いられる信号処理回路を構成する他の回路を構成する素子とともに、公知の半導体集積回路の製造技術によって、単結晶シリコンのような１個の半導体基板上において形成される。
【０００７】
定電流源Ｉ０で形成された定電流は、ダイオード形態のＮチャンネル型のトランジスタＭＮ１に流れるようにされる。このトランジスタＭＮ１のソースは、回路の接地電位が与えられる。このトランジスタＭＮ１に対して電流ミラー形態にされたトランジスタＭＮ２とＭＮ４が設けられる。上記トランジスタＭＮ２のドレイン側は、Ｎチャンネル型のトランジスタＭＮ３が直列に接続される。この実施例では、上記トランジスタＭＮ３のゲートに、上記トランジスタＭＮ１とＭＮ２のドレイン電圧を受ける演算増幅回路ＯＰ１の出力信号を供給することにより、両トランジスタＭＮ１とＭＮ２のドレイン電圧を等しくさせる。つまり、演算増幅回路ＯＰ１は、上記両トランジスタＭＮ１とＭＮ２のドレイン電圧が等しくなるように、トランジスタＭＮ３のゲート電圧を制御する。
【０００８】
この実施例では、上記トランジスタＭＮ１とＭＮ２の電流比を１：１に設定し、言い換えると、トランジスタＭＮ１とＭＮ２のサイズを等しく形成し、トランジスタＭＮ３のドレインから上記定電流源Ｉ０の定電流と同じ定電流を出力させる。このトランジスタＭＮ３のドレインから得られ定電流は、ダイオード形態のＰチャンネル型のトランジスタＭＰ１に流れるようにされる。このトランジスタＭＰ１のソースは、電源電圧ＶＤＤが与えられる。このトランジスタＭＰ１に対して電流ミラー形態にされたトランジスタＭＰ２とＭＰ５が設けられる。
【０００９】
上記トランジスタＭＰ５のドレイン側は、Ｐチャンネル型のトランジスタＭＰ６が直列に接続される。この実施例では、上記トランジスタＭＮ６のゲートに、上記トランジスタＭＰ１とＭＰ５のドレイン電圧を受ける演算増幅回路ＯＰ２の出力信号を供給することにより、両トランジスタＭＰ１とＭＰ５のドレイン電圧を等しくさせる。つまり、演算増幅回路ＯＰ２は、上記両トランジスタＭＰ１とＭＰ５のドレイン電圧が等しくなるように、トランジスタＭＰ６のゲート電圧を制御する。上記トランジスタＭＰ６のドレインと回路の接地電位との間には、上記トランジスタＭＰ６に流れる定電流を流す電流バイアス経路としてのダイオード形態にされたＮチャンネル型トランジスタＭＰ７が設けられる。
【００１０】
Ｎチャンネル型のトランジスタＭＮ４は、ドレインからキャパシタＣのディスチャージ電流を形成する。上記トランジスタＭＮ４のドレインには、差動スイッチとしてのＮチャンネル型のトランジスタＭＮ５とＭＮ６のソースに接続される。Ｐチャンネル型のトランジスタＭＰ２は、ドレインからキャパシタＣのチャージ電流を形成する。上記トランジスタＭＰ２のドレインには、差動スイッチとしてのＰチャンネル型のトランジスタＭＰ３とＭＰ４のソースに接続される。上記差動トランジスタのうちの一方のトランジスタＭＮ５とＭＰ３のドレインは、キャパシタＣの一方の電極（出力ノード）に接続される。キャパシタＣの他方の電極は、回路の接地電位が与えられる。
【００１１】
上記差動トランジスタのうちの他方のトランジスタＭＮ６のドレインと電源電圧ＶＤＤとの間には、電流経路を構成するダイオード接続のＰチャンネル型トランジスタＭ９が設けられる。上記他方のトランジスタＭＰ４のドレインと回路の接地電位との間には、電流経路を構成するダイオード接続のＮチャンネル型トランジスタＭＰ１０が設けられる。
【００１２】
この実施例では、上記差動トランジスタＭＮ５とＭＮ６のゲートに供給される切り換え制御信号は、トランジスタＭＮ１とＭＮと４の電流精度を高く保つために、上記演算増幅回路ＯＰ１の出力電圧と回路の接地電位を動作電圧とするＣＭＯＳインバータ回路を介して形成される。つまり、キャパシタＣの保持電圧を低下させるＤＷＮ信号に基づいて形成された信号ＮＤ２は、Ｐチャンネル型トランジスタＭ２とＮチャンネル型トランジスタＭ１からなるＣＭＯＳインバータ回路を通して上記トランジスタＭＮ５のゲートに伝えられる。上記信号ＮＤ２と実質的に逆相にされた信号ＮＤ３は、Ｐチャンネル型トランジスタＭ４とＮチャンネル型トランジスタＭ３からなるＣＭＯＳインバータ回路を通して上記トランジスタＭＮ６のゲートに伝えられる。
【００１３】
上記と同様に、キャパシタＣの保持電圧を上昇させる／ＵＰ信号に基づいて形成された信号ＮＵ２は、上記演算増幅回路ＯＰ２の出力電圧と電源電圧ＶＤＤを動作電圧とするＰチャンネル型トランジスタＭ６とＮチャンネル型トランジスタＭ１からなるＣＭＯＳインバータ回路を通して上記トランジスタＭＰ３のゲートに伝えられる。上記信号ＮＵ２と実質的に逆相にされた信号ＮＵ３は、上記同様なＰチャンネル型トランジスタＭ８とＮチャンネル型トランジスタＭ７からなるＣＭＯＳインバータ回路を通して上記トランジスタＭＮ４のゲートに伝えられる。
【００１４】
上記信号ＮＤ２がロウレベルのとき、Ｐチャンネル型トランジスタＭ２がオン状態となって、上記演算増幅回路ＯＰ１の出力電圧を上記スイッチトランジスタＭＮ5 のゲートに伝える。これにより、トランジスタＭＮ５は、トランジスタＭＮ３とほぼ同じく上記演算増幅回路ＯＰ１の出力電圧が印加されるので、トランジスタＭＮ１のドレイン電圧とトランジスタＭＮ４のドレイン電圧とをほぼ等しくさせる。したがって、キャパシタＣの保持電圧に無関係にトランジスタＭＮ４のドレインをトランジスタＭＮ１のドレイン電圧と等しくし、上記定電流Ｉ０に対応した定電流を安定的に流すことができる。
【００１５】
また、上記信号ＵＤ２がハイレベルのとき、Ｎチャンネル型トランジスタＭ5 がオン状態となって、上記演算増幅回路ＯＰ２の出力電圧を上記スイッチトランジスタＭＰ３のゲートに伝える。これにより、トランジスタＭＰ３は、トランジスタＭＰ６とほぼ同じく上記演算増幅回路ＯＰ２の出力電圧が印加されるので、トランジスタＭＰ１のドレイン電圧とトランジスタＭＰ２のドレイン電圧とをほぼ等しくさせる。したがって、キャパシタＣの保持電圧に無関係にトランジスタＭＰ２のドレインをトランジスタＭＰ１のドレイン電圧と等しくし、上記定電流Ｉ０に対応した定電流を安定的に流すことができる。
【００１６】
この実施例では、上記のようにアクティブカレントミラー回路で構成し、基準電流Ｉ０をコピーしているトランジスタＭＮ４とＭＰ２のソース・ドレイン電圧を決めているトランジスタＭＮ５とＭＰ３を電流切り換え用のスイッチとしても使用するものである。その為、上記のようにトランジスタＭＮ５又はＭＰ３がオン状態になる時は、トランジスタＭＮ５又はＭＰ３のゲート電位が演算増幅回路ＯＰ１又はＯＰ２の出力電圧と同電位になる様にＣＭＯＳインバータ回路のトランジスタＭ２又はＭ５を通して接続する。また、上記トランジスタＭＮ５又はＭＰ３がオフ状態になる時は、かかるトランジスタＭＮ５又はＭＰ３のゲート・ソース電圧がしきい値電圧Ｖｔｈより小さくなる様にＣＭＯＳインバータ回路のトランジスタＭ１又はＭ６を通して接続する。
【００１７】
この構成では、上記Ｎチャンネル側（ディスチャージ経路）の回路は、前記図４との比較で説明すると、スイッチＭＳ１とＭＳ２を削除しトランジスタＭＮ５とＭＮ６で代用し、上記Ｐチャンネル側（チャージ経路）の回路は、前記図４との比較で説明すると、スイッチＭＳ３とＭＳ４を削除しトランジスタＭＰ３とＭＰ４で代用しいるので、この実施例のチャージポンプ回路の出力信号の範囲は、２Ｖｄｓ１〜ＶＤＤ−２Ｖｄｓ１になり、ＭＯＳトランジスタ２個（前記図４のトランジスタＭＳ１とＭＳ３）のソース・ドレイン電圧分だけ大きく出来る。出力信号の範囲を図４の回路と同じにした場合は、上記ＭＯＳトランジスタ２個（ＭＳ１とＭＳ３）のソース・ドレイン間電圧分だけ電源電圧を小さく出来る。
【００１８】
電源電圧を上記図４の回路と同じくした場合には、出力レンジを大きく（電源からＭＯＳトランジスタ４個分のソース・ドレイン電圧を引いた値）することが出来る。したがって、本発明回路の適用により、ＬＳＩを微細化してハードディスク装置の信号処理の高速化をする場合に、ネックとなる電源電圧ＶＤＤの低下に対して回路動作可能になり、ハードディスク装置の信号処理の高速化を可能にする。また、上記のように出力レンジを大きした場合には、ＰＬＬ回路を設計する時に、チャージポンプ回路の後段の発振器ＶＣＯの感度が小さく出来るので、ノイズ等の影響を小さく出来る。また、前記のように出力レンジが同じなら、その分電源電圧に余裕が生じるので低電源電圧での設計が出来き、消費電力を小さくすることができる。
【００１９】
この実施例では、ＭＯＳスイッチが同時にオフ状態となることがないように工夫されており、カレントコピーする方のＭＯＳトランジスタＭＮ４とＭＰ２には常に電流が流れ、安定した動作が得られる。つまり、前記図４の回路では、トランジスタＭＳ１とＭＳ２（ＭＳ３とＭＳ４）のオン状態／オフ状態の切り換えをインバータ回路ＩＮＶ2(ＩＮＶ4)の入力信号と出力信号を用いて行うものであるので、トランジスタＭＳ１（ＭＳ３）がオフ状態からオン状態になる時、インバータ回路の遅延分だけトランジスタＭＳ２（ＭＳ４）が先にオフ状態になってからトランジスタＭＳ 1（ＭＳ２）がオン状態にされる。その結果、トランジスタＭＳ１とＭＳ２（ＭＳ３とＭＳ4)の両方がオフ状態になる瞬間があり、その瞬間は定電流を形成するトランジスタＭＮ４，５（ＭＰ２，３）には電流が流れなくなる。
【００２０】
この実施例では、ＤＷＮ（ダウン）信号をインバータ回路ＩＮＶ１とＩＮＶ２を通して遅延させた信号ＮＤ２で上記ＣＭＯＳインバータ回路（Ｍ１とＭ２）を介してトランジスタＭＮ４をスイッチ制御し、上記遅延信号ＮＤ２と上記ＤＷＮ信号を２入力のナンドゲート回路２ＮＡＮＤに供給し、その出力信号ＮＤ３で上記ＣＭＯＳインバータ回路（Ｍ３とＭ４）を介してトランジスタＭＮ６をスイッチ制御する。同様に、／ＵＰ（アップ）信号をインバータ回路ＩＮＶ３とＩＮＶ４を通して遅延させた信号ＮＵ２で上記ＣＭＯＳインバータ回路（Ｍ５とＭ６）を介してトランジスタＭＰ３をスイッチ制御し、上記遅延信号ＮＵ２と上記／ＵＰ信号を２入力のノアゲート回路２ＮＯＲに供給し、その出力信号ＮＵ３で上記ＣＭＯＳインバータ回路（Ｍ７とＭ８）を介してトランジスタＭＰ４をスイッチ制御する。
【００２１】
図２には、この実施例のチャージポンプ回路の動作の一例を説明するためのタイミング図が示されいてる。同図には、キャパシタＣのチャージアップ動作とディスチャージ動作の例がそれぞれ示されている。例えば／ＵＰ信号がハイレベルからロウレベルに変化した場合には、／ＵＰ信号のロウレベルへの変化に応じて信号ＮＵ２が上記２個のインバータ回路の遅延時間だけ遅れてロウレベルに変化し、更にノアゲート回路の遅延時間だけ遅れて信号ＮＵ３がハイレベルに変化する。したがって、上記信号ＮＵ２のロウレベルへの変化に対応してトランジスタＭＰ３が先にオン状態となり、上記信号ＮＵ３のハイレベルの変化に対応してトランジスタＭＰ４が遅れてオフ状態になる。
【００２２】
逆に、／ＵＰ信号がロウレベルからハイレベルに変化した場合には、／ＵＰ信号のハイレベルへの変化に応じて信号ＮＵ３がノアゲート回路の遅延時間だけ遅れて先にロウレベルに変化し、上記インバータ回路を２段分の遅延時間により遅れて信号ＮＵ２がハイレベルに変化する。したがって、上記信号ＮＵ３のロウレベルへの変化に対応してトランジスタＭＰ４が先にオン状態となり、上記信号ＮＵ２のハイレベルの変化に対応してトランジスタＭＰ３がオフ状態になる。
【００２３】
例えばＤＷＮ信号がハイレベルからロウレベルに変化した場合には、ＤＷＮ信号のロウレベルへの変化に応じてナンドゲート回路の遅延時間だけ遅れて信号ＮＤ３が先にハイレベルとなり、上記２個のインバータ回路の遅延時間だけ遅れて信号ＮＤ２が遅れてロウレベルに変化する。したがって、上記信号ＮＵ３のハイレベルへの変化に対応してトランジスタＭＮ６が先にオン状態となり、上記信号ＮＵ２のロウレベルの変化に対応してトランジスタＭＮ５が遅れてオフ状態になる。
【００２４】
逆に、ＤＷＮ信号がロウレベルからハイレベルに変化した場合には、ＤＷＮ信号のハイレベルへの変化に応じて信号ＮＤ２が上記２個のインバータ回路の遅延時間だけ遅れてハイレベルに変化し、更にナンドゲート回路の遅延時間だけ遅れて信号ＮＤ３がロウレベルに変化する。したがって、上記信号ＮＤ２のハイレベルへの変化に対応してトランジスタＭＮ５が先にオン状態となり、上記信号ＮＵ３のロウレベルの変化に対応してトランジスタＭＮ６が遅れてオフ状態になる。
【００２５】
以上のように、トランジスタＭＮ５とＭＮ６（ＭＰ３とＭＰ４）が同時にオフする瞬間を無くすために、切り換え信号を与える回路を２入力ＮＡＮＤ（２入力ＮＯＲ）を用いた構成にするものである。つまり、インバータ回路と２入力ＮＡＮＤ及び２入力ＮＯＲの遅延時間が同じとした時の切り換え信号（／ＵＰ信号、ＤＷＮ信号）に対する各ノードの波形は、前記図２のようになり、トランジスタＭＮ５（ＭＰ３）は常にＤＷＮ信号（／ＵＰ信号）からインバータ回路２個分の遅延でオン状態／オフ状態となる。これに対してトランジスタＭＮ６はオフ状態からオン状態になるときはＤＷＮ信号から１ヶ分の遅延、オフ状態からオン状態になるときには信号ＮＤ２から１個分の遅延つまりＤＷＮ信号から３個分の遅延で切り換わる。トランジスタＭＰ４も同様である。このようにＭＯＳスイッチが同時にオフ状態となることがないので、カレントコピーする方のトランジスタＭＮ４とＭＰ２には常に電流が流れ、安定した動作が得られる。
【００２６】
図３には、この発明に係る磁気ディスク装置の一実施例の概略ブロック図が示されている。円板状の磁気ディスクに記憶された記憶情報は、ＭＲ（磁気抵抗効果素子）又はＧＭＲ（巨大磁気抵抗効果素子）ヘッドにより読み出されてプリアンプにより増幅される。このプリアンプの出力信号は、可変利得アンプＶＧＡを通して一定レベルに増幅されて、ロウパスフィルタＬＰＦを通してアナログ／デジタル変換回路ＡＤＣに供給され、デジタル回路により隣接トラックからの読み出し成分を除去して、指定されたトラックからの読み出し信号を形成し、ハードディスクコントローラに伝える。また、デジタル回路を通して形成された書き込み信号は、書き込み回路ＷＰＣを介してプリアンプに含まれるライトドライバに伝えられ、かかるライトドライバにより磁気ヘッドを駆動して、ディスクへの書き込みがなされる。
【００２７】
上記のようにリードチャネルＬＳＩには、上記アナログ／デジタル変換回路ＡＤＣの動作に用いられるクロック信号を形成するＰＬＬ回路が設けられる。ＰＬＬ回路は、基準クロック信号と電圧制御発振回路ＶＣＯの発振信号とを比較する位相比較器と、この比較出力により動作させられるチャージポンプ回路ＣＰと、このチャージポンプ回路ＣＰで形成された制御電圧で発振周波数が制御される上記発振回路ＶＣＯから構成される。
【００２８】
上記プリアンプは、ＭＲヘッドの製造バラツキを補償するように利得調整されたほぼ一定の読み出し信号が形成されて、リードチャネルＬＳＩの可変利得アンプＶＧＡに伝えられ、ＭＲヘッドと磁気記録面との相対的な移動によって刻々変化する読み出し信号を振幅を図示しない振幅検出回路で形成された制御信号に従って、一定の信号振幅になるような自動利得制御が行われる。上記プリアンプの利得制御は、いわば静的な利得設定を行うものであるのに対して、上記リードチャネルＬＳＩに設けられるＡＧＣ回路は、いわば動的な利得制御を行って実際に読み出される振幅をほぼ一定にし、ＡＤＣによる読み出し信号のアナログ／デジタル変換動作を高い精度で行うようにする。上記ロウパスフィルタＬＰＦは、読み出し信号のデータ転送速度に対応した信号成分より高い周波数成分をノイズとして除去する。
【００２９】
上記ＡＤＣは、上記ＰＬＬ回路のＶＣＯで形成されたクロックパルスによりアナログ／デジタル変換動作を行う。サーボ回路ＳＶは、上記ロウパスフィルタ回路ＬＰＦを通した読み出し信号を入力として、ヘッドが搭載されたアームの位置制御信号を形成する。ＷＰＣは、デジタル回路で生成された書き込みデータを受けて書き込みパルスを形成し、上記プリアンプとして示されたリード／ライトＬＳＩに供給する。上記プリアンプに含まれる書き込みドライバは、上記書き込みパルスを受けて磁気ヘッドに駆動して書き込み動作を行う。
【００３０】
この実施例では、上記のようなリードラャネル（信号処理）ＬＳＩに含まれるＰＬＬ回路において、チャージポンプ回路として前記図１のような回路を用いることより、上記信号処理ＬＳＩを微細化してハードディスク装置の信号処理の高速化をする場合に、ネックとなる電源電圧ＶＤＤの低下に対して回路動作可能になり、ハードディスク装置の信号処理の高速化を可能にする。また、上記のように出力レンジを大きした場合には、後段の発振器ＶＣＯの感度が小さく出来るので、ノイズ等の影響を小さく出来る。また、前記のように出力レンジが同じなら、その分電源電圧に余裕が生じるので低電源電圧での設計が出来き、消費電力を小さくすることができる。
【００３１】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１） 磁気ディスク装置に設けられるＰＬＬ回路のチャージポンプ回路において、ソースに第１，２動作電圧がそれぞれ印加されて定電流が流れるようにされたダイオード形態の第１と第２導電型の第１と第６ＭＯＳＦＥＴに対して電流ミラー形態にされた第１と第２導電型の第２と第７ＭＯＳＦＥＴをそれぞれ設け、上記第１と第６ＭＯＳＦＥＴのドレイン電圧と上記第２と第７ＭＯＳＦＥＴのドレイン電圧を第１と第２演算増幅回路でそれぞれ比較し、その出力信号がゲートに印加された第１と第２導電型の第３と第８ＭＯＳＦＥＴを上記２と第７ＭＯＳＦＥＴに直列に接続し、第１と第６のＭＯＳＦＥＴと電流ミラー形態にされた第１と第２導電型の第４と第９のＭＯＳＦＥＴにより形成された定電流を第１と第２導電型の第５と第１０のＭＯＳＦＥＴを介して上記キャパシタに伝えるとともに、上記第５と第１０のスイッチＭＯＳＦＥＴに供給されるオン状態でのゲート電圧を上記第１と第２の演算増幅回路の出力電圧を用いて形成することにより、電源電圧ＶＤＤの低下に対して回路動作が可能になり消費電力を小さくすることができ、ハードディスク装置の信号処理の高速化を可能にし、上記のように出力レンジを大きした場合には、後段の発振器ＶＣＯの感度が小さく出来るので、ノイズ等の影響を小さく出来るという効果が得られる。
【００３２】
（２） 上記に加えて、上記第６ＭＯＳＦＥＴに供給される定電流を上記第３ＭＯＳＦＥＴのドレイン電流とすることにより、回路の簡素化を図ることができるという効果が得られる。
【００３３】
（３） 上記に加えて、上記第５ＭＯＳＦＥＴには、そのゲートに印加される第１制御信号と逆位相にされた第３制御信号がゲートに供給されて差動形態とされた第１導電型の第１１ＭＯＳＦＥＴを含む第１電流経路を設け、上記第１０ＭＯＳＦＥＴには、そのゲートに印加される第２制御信号と逆位相にされた第４制御信号がゲートに供給されて差動形態とされた第１導電型の第１２ＭＯＳＦＥＴを含む第２電流経路が設けられてなることを特徴とする磁気ディスク装置。
【００３４】
（４） 上記に加えて、上記１制御信号と第３制御信号は、その切り換わりにおいて上記第５ＭＯＳＦＥＴと第１１ＭＯＳＦＥＴとを同時にオン状態にさせるオーバーラップ期間を有し、上記第２制御信号と第４制御信号は、その切り換わりにおいて上記第１０ＭＯＳＦＥＴと第１２ＭＯＳＦＥＴとを同時にオン状態にさせるオーバーラップ期間を設定することにより、カレントコピーする方のトランジスタＭＮ４とＭＰ２には常に電流が流れて安定した動作を実現できるという効果が得られる。
【００３５】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図１の実施例において、トランジスタＭＰ１にも、トランジスタＭＮ１と同様な電流源を設けるものであってもよい。電流ミラー比は、１：１である必要はなくそのサイズ比を事なさせてそのサイズ比に対応した電流を得るものであってもよい。前記切り換えスイッチにおいて、同時に差動のスイッチトランジスタを同時にオン状態にさせる制御信号を形成する回路は、種々の実施形態をとることができる。この発明は、前記のようなＰＬＬ回路を用いた磁気ディスク装置に広く利用できる。
【００３６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、磁気ディスク装置に設けられるＰＬＬ回路のチャージポンプ回路において、ソースに第１，２動作電圧がそれぞれ印加されて定電流が流れるようにされたダイオード形態の第１と第２導電型の第１と第６ＭＯＳＦＥＴに対して電流ミラー形態にされた第１と第２導電型の第２と第７ＭＯＳＦＥＴをそれぞれ設け、上記第１と第６ＭＯＳＦＥＴのドレイン電圧と上記第２と第７ＭＯＳＦＥＴのドレイン電圧を第１と第２演算増幅回路でそれぞれ比較し、その出力信号がゲートに印加された第１と第２導電型の第３と第８ＭＯＳＦＥＴを上記２と第７ＭＯＳＦＥＴに直列に接続し、第１と第６のＭＯＳＦＥＴと電流ミラー形態にされた第１と第２導電型の第４と第９のＭＯＳＦＥＴにより形成された定電流を第１と第２導電型の第５と第１０のＭＯＳＦＥＴを介して上記キャパシタに伝えるとともに、上記第５と第１０のスイッチＭＯＳＦＥＴに供給されるオン状態でのゲート電圧を上記第１と第２の演算増幅回路の出力電圧を用いて形成することにより、電源電圧ＶＤＤの低下に対して回路動作が可能になり消費電力を小さくすることができ、ハードディスク装置の信号処理の高速化を可能にし、上記のように出力レンジを大きした場合には、後段の発振器ＶＣＯの感度が小さく出来るので、ノイズ等の影響を小さく出来る。
【図面の簡単な説明】
【図１】この発明に係る磁気ディスク装置に用いられるＰＬＬ回路のチャージポンプ回路の一実施例を示す回路図である。
【図２】図１のチャージポンプ回路の動作の説明するための波形図である。
【図３】この発明に係る磁気ディスク装置の一実施例を示す概略ブロック図である。
【図４】この発明に先立って開発されたチャージポンプ回路の回路図である。
【符号の説明】
ＭＮ１〜ＭＮ７…Ｎチャンネル型トランジスタ、ＭＰ１〜ＭＰ６…Ｐチャンネル型トランジスタ、Ｍ１〜Ｍ１０…トランジスタ、ＩＮＶ１〜ＩＮＶ４…インバータ回路、ＯＰ１，ＯＰ２…演算増幅回路、Ｃ…キャパシタ、２ＮＡＮＤ…ナンドゲート回路、２ＮＯＲ…ノアゲート回路、
ＶＧＡ…可変利得アンプ、ＬＰＦ…ロウパスフィルタ、ＡＤＣ…アナログ／デジタル変換回路、ＳＶ…サーボ回路、ＷＰＣ…書き込み回路、ＣＰ…チャージポンプ回路。
Claims (4)
- 円盤状の磁気記憶媒体と、
上記磁気記憶媒体から読み出された信号を増幅するプリアンプと、
上記プリアンプからの出力信号に基づいて形成されたアナログ信号をデジタル信号に変換するアナログ／デジタル変換回路と、
上記アナログ／デジタル変換回路で形成されたデジタル信号を信号処理して複数ビットからなる読み出しデータを生成するデジタル信号処理回路と
位相比較器とチャージポンプ回路及び電圧制御型発振回路から構成されて、基準クロック信号に対応したクロックパルスを形成して上記アナログ／デジタル変換回路に供給するＰＬＬ回路とを備え、
上記ＰＬＬ回路を構成するチャージポンプ回路は、
定電流が流れるようにされ、ソースに第１動作電圧が印加されたダイオード形態の第１導電型の第１ＭＯＳＦＥＴと、
上記第１ＭＯＳＦＥＴと電流ミラー形態にされた第１導電型の第２ＭＯＳＦＥＴと、
上記第１ＭＯＳＦＥＴのドレイン電圧と上記第２ＭＯＳＦＥＴのドレイン電圧を比較する第１演算増幅回路と、
上記第２ＭＯＳＦＥＴのドレインに直列形態にされ、上記第１演算増幅回路の出力電圧がゲートに供給された第１導電型の第３ＭＯＳＦＥＴと、
上記第１ＭＯＳＦＥＴと電流ミラー形態にされた第１導電型の第４ＭＯＳＦＥＴと、
上記第４ＭＯＳＦＥＴで形成された定電流を所定の第１制御信号によりスイッチ制御されてキャパシタに伝える第１導電型の第５ＭＯＳＦＥＴと、
上記と同じ定電流が流れるようにされ、ソースに第２動作電圧が印加されたダイオード形態の第２導電型の第６ＭＯＳＦＥＴと、
上記第５ＭＯＳＦＥＴと電流ミラー形態にされた第２導電型の第７ＭＯＳＦＥＴと、
上記第６ＭＯＳＦＥＴのドレイン電圧と上記第７ＭＯＳＦＥＴのドレイン電圧を比較する第２演算増幅回路と、
上記第６ＭＯＳＦＥＴのドレインに直列形態にされ、上記第２演算増幅回路の出力電圧がゲートに供給された第２導電型の第８ＭＯＳＦＥＴと、
上記第６ＭＯＳＦＥＴと電流ミラー形態にされた第２導電型の第９ＭＯＳＦＥＴと、
上記第９ＭＯＳＦＥＴで形成された定電流を所定の第２制御信号によりスイッチ制御されて上記キャパシタに伝える第２導電型の第１０ＭＯＳＦＥＴと、
上記第１演算増幅回路の出力電圧と上記第１動作電圧とで動作し、上記第１制御信号を出力する第１ＣＭＯＳ回路と、
上記第２演算増幅回路の出力電圧と上記第２動作電圧とで動作し、上記第２制御信号を形成する第１ＣＭＯＳ回路とを備えてなることを特徴とする磁気ディスク装置。 - 請求項１において、
上記第６ＭＯＳＦＥＴに供給される定電流は、上記第３ＭＯＳＦＥＴのドレイン電流であることを特徴とする磁気ディスク装置。 - 請求項１又は２において、
上記第５ＭＯＳＦＥＴには、そのゲートに印加される第１制御信号と逆位相にされた第３制御信号がゲートに供給されて差動形態とされた第１導電型の第１１ＭＯＳＦＥＴを含む第１電流経路が設けられ、
上記第１０ＭＯＳＦＥＴには、そのゲートに印加される第２制御信号と逆位相にされた第４制御信号がゲートに供給されて差動形態とされた第１導電型の第１２ＭＯＳＦＥＴを含む第２電流経路が設けられてなることを特徴とする磁気ディスク装置。 - 請求項１又は２において、
上記１制御信号と第３制御信号は、その切り換わりにおいて上記第５ＭＯＳＦＥＴと第１１ＭＯＳＦＥＴとを同時にオン状態にさせるオーバーラップ期間を有し、
上記第２制御信号と第４制御信号は、その切り換わりにおいて上記第１０ＭＯＳＦＥＴと第１２ＭＯＳＦＥＴとを同時にオン状態にさせるオーバーラップ期間を有するものであることを特徴とする磁気ディスク装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28115799A JP4458311B2 (ja) | 1999-10-01 | 1999-10-01 | 磁気ディスク装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28115799A JP4458311B2 (ja) | 1999-10-01 | 1999-10-01 | 磁気ディスク装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001101605A JP2001101605A (ja) | 2001-04-13 |
| JP4458311B2 true JP4458311B2 (ja) | 2010-04-28 |
Family
ID=17635160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28115799A Expired - Fee Related JP4458311B2 (ja) | 1999-10-01 | 1999-10-01 | 磁気ディスク装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4458311B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4480547B2 (ja) * | 2004-11-05 | 2010-06-16 | パナソニック株式会社 | チャージポンプ回路 |
-
1999
- 1999-10-01 JP JP28115799A patent/JP4458311B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001101605A (ja) | 2001-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6072345A (en) | Semiconductor device realizing internal operational factor corresponding to an external operational factor stably regardless of fluctuation of the external operational factor | |
| US6075406A (en) | High speed differential charge pump apparatus and method using a replica circuit to control common mode output voltage | |
| US8040168B2 (en) | Charge pump circuit | |
| US6255873B1 (en) | Setting the common mode level of a differential charge pump output | |
| US5793239A (en) | Composite load circuit | |
| US8232848B2 (en) | Semiconductor integrated circuit device | |
| JP3227699B2 (ja) | チャージポンプ回路及びそれを備えたｐｌｌ回路 | |
| JP2006109485A (ja) | ハード・ディスク・ドライブ前置増幅器の複合出力ステージ | |
| JP4458311B2 (ja) | 磁気ディスク装置 | |
| US6028458A (en) | Differential amplifier with input signal determined standby state | |
| US6057972A (en) | Current source for a magnetoresistive head with variability and selectable slew rate | |
| JPH04115622A (ja) | カレントミラー型増幅回路及びその駆動方法 | |
| US6353298B1 (en) | Low distortion audio range class-AB full H-bridge pre-driver amplifier | |
| JP3739224B2 (ja) | 差動増幅器 | |
| US6194933B1 (en) | Input circuit for decreased phase lag | |
| US20020181135A1 (en) | Current bias circuit used in magnetic-signal detection head | |
| JP5385907B2 (ja) | 精密集積位相ロック回路用ループ・フィルタ | |
| KR0171952B1 (ko) | 내부 전압 레벨 보상회로 | |
| JP2000307392A (ja) | 磁気ディスクメモリ装置 | |
| JP4620678B2 (ja) | 特にアナログ／デジタルコンバータ用の差動サンプルホルダー | |
| JP2001209901A (ja) | 磁気ディスクメモリ装置 | |
| JP3662438B2 (ja) | 半導体集積回路装置 | |
| JP2608108B2 (ja) | 位相同期回路 | |
| KR100576490B1 (ko) | 파워-업 회로 | |
| JP2008067042A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060929 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100203 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100203 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130219 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130219 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130219 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140219 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |