JP2001101605A - 磁気ディスク装置 - Google Patents
磁気ディスク装置Info
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- JP2001101605A JP2001101605A JP28115799A JP28115799A JP2001101605A JP 2001101605 A JP2001101605 A JP 2001101605A JP 28115799 A JP28115799 A JP 28115799A JP 28115799 A JP28115799 A JP 28115799A JP 2001101605 A JP2001101605 A JP 2001101605A
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Abstract
(57)【要約】
【課題】 低電圧まで高精度の動作可能なＰＬＬ回路を
含む信号処理回路を備えた磁気ディスク装置を提供す
る。 【解決手段】 磁気ディスク装置に設けられるＰＬＬ回
路のチャージポンプ回路において、アクティブカレント
ミラー回路で構成し、基準電流Ｉ０をコピーしているト
ランジスタのソース・ドレイン電圧を決めているトラン
ジスタを電流切り換え用のスイッチとしても使用する。
含む信号処理回路を備えた磁気ディスク装置を提供す
る。 【解決手段】 磁気ディスク装置に設けられるＰＬＬ回
路のチャージポンプ回路において、アクティブカレント
ミラー回路で構成し、基準電流Ｉ０をコピーしているト
ランジスタのソース・ドレイン電圧を決めているトラン
ジスタを電流切り換え用のスイッチとしても使用する。
Description
【０００１】
【発明の属する技術分野】この発明は、磁気ディスク装
置に関するものであり、特に低電圧領域まで動作可能と
されるものに利用して有効な技術に関するものである。
置に関するものであり、特に低電圧領域まで動作可能と
されるものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】図４には、この発明に先立って開発され
たチャージポンプ回路の回路図が示されている。このチ
ャージポンプ回路は、基準電流Ｉ０をカスコード接続の
Ｎチャンネル型のＭＯＳＦＥＴ（以下、単にトランジス
タという場合がある）ＭＮ０，ＭＮ１とＭＮ４，ＭＮ６
で電流コピーして、キャパシタＣの放電用電流を形成す
る。また、上記基準電流Ｉ０を上記とトランジスタＭＮ
０，ＭＮ１とＭＮ２，ＭＮ３で電流コピーしつつ、それ
を同様なＰチャンネル型のトランジスタＭＰ０，ＭＰ１
とＭＰ２，ＭＰ３で電流コピーして、キャパシタＣの充
電用電流を形成する。上記電流をキャパシタＣから引き
抜くか引き抜かない（流し込むか流し込まない）の切り
換えをＮチャンネル型のスイッチトランジスタＭＳ１，
ＭＳ２及びＭＳ３，ＭＳ４で行うようする。上記トラン
ジスタのカスコード接続によって、電流比を制御してい
るトランジスタＭＮ２、ＭＮ４及びＭＰ２のソース−ド
レイン間電圧を一定にできるので電流精度を高くするこ
とができる。
たチャージポンプ回路の回路図が示されている。このチ
ャージポンプ回路は、基準電流Ｉ０をカスコード接続の
Ｎチャンネル型のＭＯＳＦＥＴ（以下、単にトランジス
タという場合がある）ＭＮ０，ＭＮ１とＭＮ４，ＭＮ６
で電流コピーして、キャパシタＣの放電用電流を形成す
る。また、上記基準電流Ｉ０を上記とトランジスタＭＮ
０，ＭＮ１とＭＮ２，ＭＮ３で電流コピーしつつ、それ
を同様なＰチャンネル型のトランジスタＭＰ０，ＭＰ１
とＭＰ２，ＭＰ３で電流コピーして、キャパシタＣの充
電用電流を形成する。上記電流をキャパシタＣから引き
抜くか引き抜かない（流し込むか流し込まない）の切り
換えをＮチャンネル型のスイッチトランジスタＭＳ１，
ＭＳ２及びＭＳ３，ＭＳ４で行うようする。上記トラン
ジスタのカスコード接続によって、電流比を制御してい
るトランジスタＭＮ２、ＭＮ４及びＭＰ２のソース−ド
レイン間電圧を一定にできるので電流精度を高くするこ
とができる。
【０００３】
【発明が解決しようとする課題】上記のようなチャージ
ポンプ回路が正常に動作するためには、トランジスタＭ
Ｎ４，5(ＭＰ２，３）を非飽和で動作させるだけのソー
ス・ドレイン電圧Ｖｄｓ１を確保し、かつ、スイッチト
ランジスタＭＳ１（ＭＳ３）が飽和領域で動作している
時でも、電流Ｉ０を流せるだけのソース・ドレイン電圧
Ｖｄｓ２が確保出来る必要がある。出力電圧はキャパシ
タＣの電荷量で決まるが、チャージポンプ回路がが正常
に動作する範囲を考えると、出力電圧の範囲は、２Ｖｄ
ｓ１＋Ｖｄｓ〜ＶＤＤ−（２Ｖｄｓ１＋Ｖｄｓ２）まで
になり、電源電圧ＶＤＤを低電圧とした時の動作が制限
される。また、電流の切り換え時にトランジスタＭＮ４
とＭＮ５及びＭＮＰ２とＭＰ３に電流が流れない瞬間が
あり、このときにトランジスタＭＮ５及びＭＰ３のドレ
イン電位が変化し、制御信号によりキャパシタＣのディ
スチャージ又はチャージアップさせる際のノイズとして
キャパシタＣの保持電圧を変動させる原因になることが
判明した。
ポンプ回路が正常に動作するためには、トランジスタＭ
Ｎ４，5(ＭＰ２，３）を非飽和で動作させるだけのソー
ス・ドレイン電圧Ｖｄｓ１を確保し、かつ、スイッチト
ランジスタＭＳ１（ＭＳ３）が飽和領域で動作している
時でも、電流Ｉ０を流せるだけのソース・ドレイン電圧
Ｖｄｓ２が確保出来る必要がある。出力電圧はキャパシ
タＣの電荷量で決まるが、チャージポンプ回路がが正常
に動作する範囲を考えると、出力電圧の範囲は、２Ｖｄ
ｓ１＋Ｖｄｓ〜ＶＤＤ−（２Ｖｄｓ１＋Ｖｄｓ２）まで
になり、電源電圧ＶＤＤを低電圧とした時の動作が制限
される。また、電流の切り換え時にトランジスタＭＮ４
とＭＮ５及びＭＮＰ２とＭＰ３に電流が流れない瞬間が
あり、このときにトランジスタＭＮ５及びＭＰ３のドレ
イン電位が変化し、制御信号によりキャパシタＣのディ
スチャージ又はチャージアップさせる際のノイズとして
キャパシタＣの保持電圧を変動させる原因になることが
判明した。
【０００４】この発明の目的は、低電圧まで高精度の動
作可能なＰＬＬ回路を含む信号処理回路を備えた磁気デ
ィスク装置を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。
作可能なＰＬＬ回路を含む信号処理回路を備えた磁気デ
ィスク装置を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、磁気ディスク装置に設けら
れるＰＬＬ回路のチャージポンプ回路において、ソース
に第１，２動作電圧がそれぞれ印加されて定電流が流れ
るようにされたダイオード形態の第１と第２導電型の第
１と第６ＭＯＳＦＥＴに対して電流ミラー形態にされた
第１と第２導電型の第２と第７ＭＯＳＦＥＴをそれぞれ
設け、上記第１と第６ＭＯＳＦＥＴのドレイン電圧と上
記第２と第７ＭＯＳＦＥＴのドレイン電圧を第１と第２
演算増幅回路でそれぞれ比較し、その出力信号がゲート
に印加された第１と第２導電型の第３と第８ＭＯＳＦＥ
Ｔを上記２と第７ＭＯＳＦＥＴに直列に接続し、第１と
第６のＭＯＳＦＥＴと電流ミラー形態にされた第１と第
２導電型の第４と第９のＭＯＳＦＥＴにより形成された
定電流を第１と第２導電型の第５と第１０のＭＯＳＦＥ
Ｔを介して上記キャパシタに伝えるとともに、上記第５
と第１０のスイッチＭＯＳＦＥＴに供給されるオン状態
でのゲート電圧を上記第１と第２の演算増幅回路の出力
電圧を用いて形成する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、磁気ディスク装置に設けら
れるＰＬＬ回路のチャージポンプ回路において、ソース
に第１，２動作電圧がそれぞれ印加されて定電流が流れ
るようにされたダイオード形態の第１と第２導電型の第
１と第６ＭＯＳＦＥＴに対して電流ミラー形態にされた
第１と第２導電型の第２と第７ＭＯＳＦＥＴをそれぞれ
設け、上記第１と第６ＭＯＳＦＥＴのドレイン電圧と上
記第２と第７ＭＯＳＦＥＴのドレイン電圧を第１と第２
演算増幅回路でそれぞれ比較し、その出力信号がゲート
に印加された第１と第２導電型の第３と第８ＭＯＳＦＥ
Ｔを上記２と第７ＭＯＳＦＥＴに直列に接続し、第１と
第６のＭＯＳＦＥＴと電流ミラー形態にされた第１と第
２導電型の第４と第９のＭＯＳＦＥＴにより形成された
定電流を第１と第２導電型の第５と第１０のＭＯＳＦＥ
Ｔを介して上記キャパシタに伝えるとともに、上記第５
と第１０のスイッチＭＯＳＦＥＴに供給されるオン状態
でのゲート電圧を上記第１と第２の演算増幅回路の出力
電圧を用いて形成する。
【０００６】
【発明の実施の形態】図１には、この発明に係る磁気デ
ィスク装置に用いられるＰＬＬ回路のチャージポンプ回
路の一実施例の回路図が示されている。同図の各回路素
子は、磁気ディスク装置に用いられる信号処理回路を構
成する他の回路を構成する素子とともに、公知の半導体
集積回路の製造技術によって、単結晶シリコンのような
１個の半導体基板上において形成される。
ィスク装置に用いられるＰＬＬ回路のチャージポンプ回
路の一実施例の回路図が示されている。同図の各回路素
子は、磁気ディスク装置に用いられる信号処理回路を構
成する他の回路を構成する素子とともに、公知の半導体
集積回路の製造技術によって、単結晶シリコンのような
１個の半導体基板上において形成される。
【０００７】定電流源Ｉ０で形成された定電流は、ダイ
オード形態のＮチャンネル型のトランジスタＭＮ１に流
れるようにされる。このトランジスタＭＮ１のソース
は、回路の接地電位が与えられる。このトランジスタＭ
Ｎ１に対して電流ミラー形態にされたトランジスタＭＮ
２とＭＮ４が設けられる。上記トランジスタＭＮ２のド
レイン側は、Ｎチャンネル型のトランジスタＭＮ３が直
列に接続される。この実施例では、上記トランジスタＭ
Ｎ３のゲートに、上記トランジスタＭＮ１とＭＮ２のド
レイン電圧を受ける演算増幅回路ＯＰ１の出力信号を供
給することにより、両トランジスタＭＮ１とＭＮ２のド
レイン電圧を等しくさせる。つまり、演算増幅回路ＯＰ
１は、上記両トランジスタＭＮ１とＭＮ２のドレイン電
圧が等しくなるように、トランジスタＭＮ３のゲート電
圧を制御する。
オード形態のＮチャンネル型のトランジスタＭＮ１に流
れるようにされる。このトランジスタＭＮ１のソース
は、回路の接地電位が与えられる。このトランジスタＭ
Ｎ１に対して電流ミラー形態にされたトランジスタＭＮ
２とＭＮ４が設けられる。上記トランジスタＭＮ２のド
レイン側は、Ｎチャンネル型のトランジスタＭＮ３が直
列に接続される。この実施例では、上記トランジスタＭ
Ｎ３のゲートに、上記トランジスタＭＮ１とＭＮ２のド
レイン電圧を受ける演算増幅回路ＯＰ１の出力信号を供
給することにより、両トランジスタＭＮ１とＭＮ２のド
レイン電圧を等しくさせる。つまり、演算増幅回路ＯＰ
１は、上記両トランジスタＭＮ１とＭＮ２のドレイン電
圧が等しくなるように、トランジスタＭＮ３のゲート電
圧を制御する。
【０００８】この実施例では、上記トランジスタＭＮ１
とＭＮ２の電流比を１：１に設定し、言い換えると、ト
ランジスタＭＮ１とＭＮ２のサイズを等しく形成し、ト
ランジスタＭＮ３のドレインから上記定電流源Ｉ０の定
電流と同じ定電流を出力させる。このトランジスタＭＮ
３のドレインから得られ定電流は、ダイオード形態のＰ
チャンネル型のトランジスタＭＰ１に流れるようにされ
る。このトランジスタＭＰ１のソースは、電源電圧ＶＤ
Ｄが与えられる。このトランジスタＭＰ１に対して電流
ミラー形態にされたトランジスタＭＰ２とＭＰ５が設け
られる。
とＭＮ２の電流比を１：１に設定し、言い換えると、ト
ランジスタＭＮ１とＭＮ２のサイズを等しく形成し、ト
ランジスタＭＮ３のドレインから上記定電流源Ｉ０の定
電流と同じ定電流を出力させる。このトランジスタＭＮ
３のドレインから得られ定電流は、ダイオード形態のＰ
チャンネル型のトランジスタＭＰ１に流れるようにされ
る。このトランジスタＭＰ１のソースは、電源電圧ＶＤ
Ｄが与えられる。このトランジスタＭＰ１に対して電流
ミラー形態にされたトランジスタＭＰ２とＭＰ５が設け
られる。
【０００９】上記トランジスタＭＰ５のドレイン側は、
Ｐチャンネル型のトランジスタＭＰ６が直列に接続され
る。この実施例では、上記トランジスタＭＮ６のゲート
に、上記トランジスタＭＰ１とＭＰ５のドレイン電圧を
受ける演算増幅回路ＯＰ２の出力信号を供給することに
より、両トランジスタＭＰ１とＭＰ５のドレイン電圧を
等しくさせる。つまり、演算増幅回路ＯＰ２は、上記両
トランジスタＭＰ１とＭＰ５のドレイン電圧が等しくな
るように、トランジスタＭＰ６のゲート電圧を制御す
る。上記トランジスタＭＰ６のドレインと回路の接地電
位との間には、上記トランジスタＭＰ６に流れる定電流
を流す電流バイアス経路としてのダイオード形態にされ
たＮチャンネル型トランジスタＭＰ７が設けられる。
Ｐチャンネル型のトランジスタＭＰ６が直列に接続され
る。この実施例では、上記トランジスタＭＮ６のゲート
に、上記トランジスタＭＰ１とＭＰ５のドレイン電圧を
受ける演算増幅回路ＯＰ２の出力信号を供給することに
より、両トランジスタＭＰ１とＭＰ５のドレイン電圧を
等しくさせる。つまり、演算増幅回路ＯＰ２は、上記両
トランジスタＭＰ１とＭＰ５のドレイン電圧が等しくな
るように、トランジスタＭＰ６のゲート電圧を制御す
る。上記トランジスタＭＰ６のドレインと回路の接地電
位との間には、上記トランジスタＭＰ６に流れる定電流
を流す電流バイアス経路としてのダイオード形態にされ
たＮチャンネル型トランジスタＭＰ７が設けられる。
【００１０】Ｎチャンネル型のトランジスタＭＮ４は、
ドレインからキャパシタＣのディスチャージ電流を形成
する。上記トランジスタＭＮ４のドレインには、差動ス
イッチとしてのＮチャンネル型のトランジスタＭＮ５と
ＭＮ６のソースに接続される。Ｐチャンネル型のトラン
ジスタＭＰ２は、ドレインからキャパシタＣのチャージ
電流を形成する。上記トランジスタＭＰ２のドレインに
は、差動スイッチとしてのＰチャンネル型のトランジス
タＭＰ３とＭＰ４のソースに接続される。上記差動トラ
ンジスタのうちの一方のトランジスタＭＮ５とＭＰ３の
ドレインは、キャパシタＣの一方の電極（出力ノード）
に接続される。キャパシタＣの他方の電極は、回路の接
地電位が与えられる。
ドレインからキャパシタＣのディスチャージ電流を形成
する。上記トランジスタＭＮ４のドレインには、差動ス
イッチとしてのＮチャンネル型のトランジスタＭＮ５と
ＭＮ６のソースに接続される。Ｐチャンネル型のトラン
ジスタＭＰ２は、ドレインからキャパシタＣのチャージ
電流を形成する。上記トランジスタＭＰ２のドレインに
は、差動スイッチとしてのＰチャンネル型のトランジス
タＭＰ３とＭＰ４のソースに接続される。上記差動トラ
ンジスタのうちの一方のトランジスタＭＮ５とＭＰ３の
ドレインは、キャパシタＣの一方の電極（出力ノード）
に接続される。キャパシタＣの他方の電極は、回路の接
地電位が与えられる。
【００１１】上記差動トランジスタのうちの他方のトラ
ンジスタＭＮ６のドレインと電源電圧ＶＤＤとの間に
は、電流経路を構成するダイオード接続のＰチャンネル
型トランジスタＭ９が設けられる。上記他方のトランジ
スタＭＰ４のドレインと回路の接地電位との間には、電
流経路を構成するダイオード接続のＮチャンネル型トラ
ンジスタＭＰ１０が設けられる。
ンジスタＭＮ６のドレインと電源電圧ＶＤＤとの間に
は、電流経路を構成するダイオード接続のＰチャンネル
型トランジスタＭ９が設けられる。上記他方のトランジ
スタＭＰ４のドレインと回路の接地電位との間には、電
流経路を構成するダイオード接続のＮチャンネル型トラ
ンジスタＭＰ１０が設けられる。
【００１２】この実施例では、上記差動トランジスタＭ
Ｎ５とＭＮ６のゲートに供給される切り換え制御信号
は、トランジスタＭＮ１とＭＮと４の電流精度を高く保
つために、上記演算増幅回路ＯＰ１の出力電圧と回路の
接地電位を動作電圧とするＣＭＯＳインバータ回路を介
して形成される。つまり、キャパシタＣの保持電圧を低
下させるＤＷＮ信号に基づいて形成された信号ＮＤ２
は、Ｐチャンネル型トランジスタＭ２とＮチャンネル型
トランジスタＭ１からなるＣＭＯＳインバータ回路を通
して上記トランジスタＭＮ５のゲートに伝えられる。上
記信号ＮＤ２と実質的に逆相にされた信号ＮＤ３は、Ｐ
チャンネル型トランジスタＭ４とＮチャンネル型トラン
ジスタＭ３からなるＣＭＯＳインバータ回路を通して上
記トランジスタＭＮ６のゲートに伝えられる。
Ｎ５とＭＮ６のゲートに供給される切り換え制御信号
は、トランジスタＭＮ１とＭＮと４の電流精度を高く保
つために、上記演算増幅回路ＯＰ１の出力電圧と回路の
接地電位を動作電圧とするＣＭＯＳインバータ回路を介
して形成される。つまり、キャパシタＣの保持電圧を低
下させるＤＷＮ信号に基づいて形成された信号ＮＤ２
は、Ｐチャンネル型トランジスタＭ２とＮチャンネル型
トランジスタＭ１からなるＣＭＯＳインバータ回路を通
して上記トランジスタＭＮ５のゲートに伝えられる。上
記信号ＮＤ２と実質的に逆相にされた信号ＮＤ３は、Ｐ
チャンネル型トランジスタＭ４とＮチャンネル型トラン
ジスタＭ３からなるＣＭＯＳインバータ回路を通して上
記トランジスタＭＮ６のゲートに伝えられる。
【００１３】上記と同様に、キャパシタＣの保持電圧を
上昇させる／ＵＰ信号に基づいて形成された信号ＮＵ２
は、上記演算増幅回路ＯＰ２の出力電圧と電源電圧ＶＤ
Ｄを動作電圧とするＰチャンネル型トランジスタＭ６と
Ｎチャンネル型トランジスタＭ１からなるＣＭＯＳイン
バータ回路を通して上記トランジスタＭＰ３のゲートに
伝えられる。上記信号ＮＵ２と実質的に逆相にされた信
号ＮＵ３は、上記同様なＰチャンネル型トランジスタＭ
８とＮチャンネル型トランジスタＭ７からなるＣＭＯＳ
インバータ回路を通して上記トランジスタＭＮ４のゲー
トに伝えられる。
上昇させる／ＵＰ信号に基づいて形成された信号ＮＵ２
は、上記演算増幅回路ＯＰ２の出力電圧と電源電圧ＶＤ
Ｄを動作電圧とするＰチャンネル型トランジスタＭ６と
Ｎチャンネル型トランジスタＭ１からなるＣＭＯＳイン
バータ回路を通して上記トランジスタＭＰ３のゲートに
伝えられる。上記信号ＮＵ２と実質的に逆相にされた信
号ＮＵ３は、上記同様なＰチャンネル型トランジスタＭ
８とＮチャンネル型トランジスタＭ７からなるＣＭＯＳ
インバータ回路を通して上記トランジスタＭＮ４のゲー
トに伝えられる。
【００１４】上記信号ＮＤ２がロウレベルのとき、Ｐチ
ャンネル型トランジスタＭ２がオン状態となって、上記
演算増幅回路ＯＰ１の出力電圧を上記スイッチトランジ
スタＭＮ5 のゲートに伝える。これにより、トランジス
タＭＮ５は、トランジスタＭＮ３とほぼ同じく上記演算
増幅回路ＯＰ１の出力電圧が印加されるので、トランジ
スタＭＮ１のドレイン電圧とトランジスタＭＮ４のドレ
イン電圧とをほぼ等しくさせる。したがって、キャパシ
タＣの保持電圧に無関係にトランジスタＭＮ４のドレイ
ンをトランジスタＭＮ１のドレイン電圧と等しくし、上
記定電流Ｉ０に対応した定電流を安定的に流すことがで
きる。
ャンネル型トランジスタＭ２がオン状態となって、上記
演算増幅回路ＯＰ１の出力電圧を上記スイッチトランジ
スタＭＮ5 のゲートに伝える。これにより、トランジス
タＭＮ５は、トランジスタＭＮ３とほぼ同じく上記演算
増幅回路ＯＰ１の出力電圧が印加されるので、トランジ
スタＭＮ１のドレイン電圧とトランジスタＭＮ４のドレ
イン電圧とをほぼ等しくさせる。したがって、キャパシ
タＣの保持電圧に無関係にトランジスタＭＮ４のドレイ
ンをトランジスタＭＮ１のドレイン電圧と等しくし、上
記定電流Ｉ０に対応した定電流を安定的に流すことがで
きる。
【００１５】また、上記信号ＵＤ２がハイレベルのと
き、Ｎチャンネル型トランジスタＭ5がオン状態となっ
て、上記演算増幅回路ＯＰ２の出力電圧を上記スイッチ
トランジスタＭＰ３のゲートに伝える。これにより、ト
ランジスタＭＰ３は、トランジスタＭＰ６とほぼ同じく
上記演算増幅回路ＯＰ２の出力電圧が印加されるので、
トランジスタＭＰ１のドレイン電圧とトランジスタＭＰ
２のドレイン電圧とをほぼ等しくさせる。したがって、
キャパシタＣの保持電圧に無関係にトランジスタＭＰ２
のドレインをトランジスタＭＰ１のドレイン電圧と等し
くし、上記定電流Ｉ０に対応した定電流を安定的に流す
ことができる。
き、Ｎチャンネル型トランジスタＭ5がオン状態となっ
て、上記演算増幅回路ＯＰ２の出力電圧を上記スイッチ
トランジスタＭＰ３のゲートに伝える。これにより、ト
ランジスタＭＰ３は、トランジスタＭＰ６とほぼ同じく
上記演算増幅回路ＯＰ２の出力電圧が印加されるので、
トランジスタＭＰ１のドレイン電圧とトランジスタＭＰ
２のドレイン電圧とをほぼ等しくさせる。したがって、
キャパシタＣの保持電圧に無関係にトランジスタＭＰ２
のドレインをトランジスタＭＰ１のドレイン電圧と等し
くし、上記定電流Ｉ０に対応した定電流を安定的に流す
ことができる。
【００１６】この実施例では、上記のようにアクティブ
カレントミラー回路で構成し、基準電流Ｉ０をコピーし
ているトランジスタＭＮ４とＭＰ２のソース・ドレイン
電圧を決めているトランジスタＭＮ５とＭＰ３を電流切
り換え用のスイッチとしても使用するものである。その
為、上記のようにトランジスタＭＮ５又はＭＰ３がオン
状態になる時は、トランジスタＭＮ５又はＭＰ３のゲー
ト電位が演算増幅回路ＯＰ１又はＯＰ２の出力電圧と同
電位になる様にＣＭＯＳインバータ回路のトランジスタ
Ｍ２又はＭ５を通して接続する。また、上記トランジス
タＭＮ５又はＭＰ３がオフ状態になる時は、かかるトラ
ンジスタＭＮ５又はＭＰ３のゲート・ソース電圧がしき
い値電圧Ｖｔｈより小さくなる様にＣＭＯＳインバータ
回路のトランジスタＭ１又はＭ６を通して接続する。
カレントミラー回路で構成し、基準電流Ｉ０をコピーし
ているトランジスタＭＮ４とＭＰ２のソース・ドレイン
電圧を決めているトランジスタＭＮ５とＭＰ３を電流切
り換え用のスイッチとしても使用するものである。その
為、上記のようにトランジスタＭＮ５又はＭＰ３がオン
状態になる時は、トランジスタＭＮ５又はＭＰ３のゲー
ト電位が演算増幅回路ＯＰ１又はＯＰ２の出力電圧と同
電位になる様にＣＭＯＳインバータ回路のトランジスタ
Ｍ２又はＭ５を通して接続する。また、上記トランジス
タＭＮ５又はＭＰ３がオフ状態になる時は、かかるトラ
ンジスタＭＮ５又はＭＰ３のゲート・ソース電圧がしき
い値電圧Ｖｔｈより小さくなる様にＣＭＯＳインバータ
回路のトランジスタＭ１又はＭ６を通して接続する。
【００１７】この構成では、上記Ｎチャンネル側（ディ
スチャージ経路）の回路は、前記図４との比較で説明す
ると、スイッチＭＳ１とＭＳ２を削除しトランジスタＭ
Ｎ５とＭＮ６で代用し、上記Ｐチャンネル側（チャージ
経路）の回路は、前記図４との比較で説明すると、スイ
ッチＭＳ３とＭＳ４を削除しトランジスタＭＰ３とＭＰ
４で代用しいるので、この実施例のチャージポンプ回路
の出力信号の範囲は、２Ｖｄｓ１〜ＶＤＤ−２Ｖｄｓ１
になり、ＭＯＳトランジスタ２個（前記図４のトランジ
スタＭＳ１とＭＳ３）のソース・ドレイン電圧分だけ大
きく出来る。出力信号の範囲を図４の回路と同じにした
場合は、上記ＭＯＳトランジスタ２個（ＭＳ１とＭＳ
３）のソース・ドレイン間電圧分だけ電源電圧を小さく
出来る。
スチャージ経路）の回路は、前記図４との比較で説明す
ると、スイッチＭＳ１とＭＳ２を削除しトランジスタＭ
Ｎ５とＭＮ６で代用し、上記Ｐチャンネル側（チャージ
経路）の回路は、前記図４との比較で説明すると、スイ
ッチＭＳ３とＭＳ４を削除しトランジスタＭＰ３とＭＰ
４で代用しいるので、この実施例のチャージポンプ回路
の出力信号の範囲は、２Ｖｄｓ１〜ＶＤＤ−２Ｖｄｓ１
になり、ＭＯＳトランジスタ２個（前記図４のトランジ
スタＭＳ１とＭＳ３）のソース・ドレイン電圧分だけ大
きく出来る。出力信号の範囲を図４の回路と同じにした
場合は、上記ＭＯＳトランジスタ２個（ＭＳ１とＭＳ
３）のソース・ドレイン間電圧分だけ電源電圧を小さく
出来る。
【００１８】電源電圧を上記図４の回路と同じくした場
合には、出力レンジを大きく（電源からＭＯＳトランジ
スタ４個分のソース・ドレイン電圧を引いた値）するこ
とが出来る。したがって、本発明回路の適用により、Ｌ
ＳＩを微細化してハードディスク装置の信号処理の高速
化をする場合に、ネックとなる電源電圧ＶＤＤの低下に
対して回路動作可能になり、ハードディスク装置の信号
処理の高速化を可能にする。また、上記のように出力レ
ンジを大きした場合には、ＰＬＬ回路を設計する時に、
チャージポンプ回路の後段の発振器ＶＣＯの感度が小さ
く出来るので、ノイズ等の影響を小さく出来る。また、
前記のように出力レンジが同じなら、その分電源電圧に
余裕が生じるので低電源電圧での設計が出来き、消費電
力を小さくすることができる。
合には、出力レンジを大きく（電源からＭＯＳトランジ
スタ４個分のソース・ドレイン電圧を引いた値）するこ
とが出来る。したがって、本発明回路の適用により、Ｌ
ＳＩを微細化してハードディスク装置の信号処理の高速
化をする場合に、ネックとなる電源電圧ＶＤＤの低下に
対して回路動作可能になり、ハードディスク装置の信号
処理の高速化を可能にする。また、上記のように出力レ
ンジを大きした場合には、ＰＬＬ回路を設計する時に、
チャージポンプ回路の後段の発振器ＶＣＯの感度が小さ
く出来るので、ノイズ等の影響を小さく出来る。また、
前記のように出力レンジが同じなら、その分電源電圧に
余裕が生じるので低電源電圧での設計が出来き、消費電
力を小さくすることができる。
【００１９】この実施例では、ＭＯＳスイッチが同時に
オフ状態となることがないように工夫されており、カレ
ントコピーする方のＭＯＳトランジスタＭＮ４とＭＰ２
には常に電流が流れ、安定した動作が得られる。つま
り、前記図４の回路では、トランジスタＭＳ１とＭＳ２
（ＭＳ３とＭＳ４）のオン状態／オフ状態の切り換えを
インバータ回路ＩＮＶ2(ＩＮＶ4)の入力信号と出力信号
を用いて行うものであるので、トランジスタＭＳ１（Ｍ
Ｓ３）がオフ状態からオン状態になる時、インバータ回
路の遅延分だけトランジスタＭＳ２（ＭＳ４）が先にオ
フ状態になってからトランジスタＭＳ 1（ＭＳ２）がオ
ン状態にされる。その結果、トランジスタＭＳ１とＭＳ
２（ＭＳ３とＭＳ4)の両方がオフ状態になる瞬間があ
り、その瞬間は定電流を形成するトランジスタＭＮ４，
５（ＭＰ２，３）には電流が流れなくなる。
オフ状態となることがないように工夫されており、カレ
ントコピーする方のＭＯＳトランジスタＭＮ４とＭＰ２
には常に電流が流れ、安定した動作が得られる。つま
り、前記図４の回路では、トランジスタＭＳ１とＭＳ２
（ＭＳ３とＭＳ４）のオン状態／オフ状態の切り換えを
インバータ回路ＩＮＶ2(ＩＮＶ4)の入力信号と出力信号
を用いて行うものであるので、トランジスタＭＳ１（Ｍ
Ｓ３）がオフ状態からオン状態になる時、インバータ回
路の遅延分だけトランジスタＭＳ２（ＭＳ４）が先にオ
フ状態になってからトランジスタＭＳ 1（ＭＳ２）がオ
ン状態にされる。その結果、トランジスタＭＳ１とＭＳ
２（ＭＳ３とＭＳ4)の両方がオフ状態になる瞬間があ
り、その瞬間は定電流を形成するトランジスタＭＮ４，
５（ＭＰ２，３）には電流が流れなくなる。
【００２０】この実施例では、ＤＷＮ（ダウン）信号を
インバータ回路ＩＮＶ１とＩＮＶ２を通して遅延させた
信号ＮＤ２で上記ＣＭＯＳインバータ回路（Ｍ１とＭ
２）を介してトランジスタＭＮ４をスイッチ制御し、上
記遅延信号ＮＤ２と上記ＤＷＮ信号を２入力のナンドゲ
ート回路２ＮＡＮＤに供給し、その出力信号ＮＤ３で上
記ＣＭＯＳインバータ回路（Ｍ３とＭ４）を介してトラ
ンジスタＭＮ６をスイッチ制御する。同様に、／ＵＰ
（アップ）信号をインバータ回路ＩＮＶ３とＩＮＶ４を
通して遅延させた信号ＮＵ２で上記ＣＭＯＳインバータ
回路（Ｍ５とＭ６）を介してトランジスタＭＰ３をスイ
ッチ制御し、上記遅延信号ＮＵ２と上記／ＵＰ信号を２
入力のノアゲート回路２ＮＯＲに供給し、その出力信号
ＮＵ３で上記ＣＭＯＳインバータ回路（Ｍ７とＭ８）を
介してトランジスタＭＰ４をスイッチ制御する。
インバータ回路ＩＮＶ１とＩＮＶ２を通して遅延させた
信号ＮＤ２で上記ＣＭＯＳインバータ回路（Ｍ１とＭ
２）を介してトランジスタＭＮ４をスイッチ制御し、上
記遅延信号ＮＤ２と上記ＤＷＮ信号を２入力のナンドゲ
ート回路２ＮＡＮＤに供給し、その出力信号ＮＤ３で上
記ＣＭＯＳインバータ回路（Ｍ３とＭ４）を介してトラ
ンジスタＭＮ６をスイッチ制御する。同様に、／ＵＰ
（アップ）信号をインバータ回路ＩＮＶ３とＩＮＶ４を
通して遅延させた信号ＮＵ２で上記ＣＭＯＳインバータ
回路（Ｍ５とＭ６）を介してトランジスタＭＰ３をスイ
ッチ制御し、上記遅延信号ＮＵ２と上記／ＵＰ信号を２
入力のノアゲート回路２ＮＯＲに供給し、その出力信号
ＮＵ３で上記ＣＭＯＳインバータ回路（Ｍ７とＭ８）を
介してトランジスタＭＰ４をスイッチ制御する。
【００２１】図２には、この実施例のチャージポンプ回
路の動作の一例を説明するためのタイミング図が示され
いてる。同図には、キャパシタＣのチャージアップ動作
とディスチャージ動作の例がそれぞれ示されている。例
えば／ＵＰ信号がハイレベルからロウレベルに変化した
場合には、／ＵＰ信号のロウレベルへの変化に応じて信
号ＮＵ２が上記２個のインバータ回路の遅延時間だけ遅
れてロウレベルに変化し、更にノアゲート回路の遅延時
間だけ遅れて信号ＮＵ３がハイレベルに変化する。した
がって、上記信号ＮＵ２のロウレベルへの変化に対応し
てトランジスタＭＰ３が先にオン状態となり、上記信号
ＮＵ３のハイレベルの変化に対応してトランジスタＭＰ
４が遅れてオフ状態になる。
路の動作の一例を説明するためのタイミング図が示され
いてる。同図には、キャパシタＣのチャージアップ動作
とディスチャージ動作の例がそれぞれ示されている。例
えば／ＵＰ信号がハイレベルからロウレベルに変化した
場合には、／ＵＰ信号のロウレベルへの変化に応じて信
号ＮＵ２が上記２個のインバータ回路の遅延時間だけ遅
れてロウレベルに変化し、更にノアゲート回路の遅延時
間だけ遅れて信号ＮＵ３がハイレベルに変化する。した
がって、上記信号ＮＵ２のロウレベルへの変化に対応し
てトランジスタＭＰ３が先にオン状態となり、上記信号
ＮＵ３のハイレベルの変化に対応してトランジスタＭＰ
４が遅れてオフ状態になる。
【００２２】逆に、／ＵＰ信号がロウレベルからハイレ
ベルに変化した場合には、／ＵＰ信号のハイレベルへの
変化に応じて信号ＮＵ３がノアゲート回路の遅延時間だ
け遅れて先にロウレベルに変化し、上記インバータ回路
を２段分の遅延時間により遅れて信号ＮＵ２がハイレベ
ルに変化する。したがって、上記信号ＮＵ３のロウレベ
ルへの変化に対応してトランジスタＭＰ４が先にオン状
態となり、上記信号ＮＵ２のハイレベルの変化に対応し
てトランジスタＭＰ３がオフ状態になる。
ベルに変化した場合には、／ＵＰ信号のハイレベルへの
変化に応じて信号ＮＵ３がノアゲート回路の遅延時間だ
け遅れて先にロウレベルに変化し、上記インバータ回路
を２段分の遅延時間により遅れて信号ＮＵ２がハイレベ
ルに変化する。したがって、上記信号ＮＵ３のロウレベ
ルへの変化に対応してトランジスタＭＰ４が先にオン状
態となり、上記信号ＮＵ２のハイレベルの変化に対応し
てトランジスタＭＰ３がオフ状態になる。
【００２３】例えばＤＷＮ信号がハイレベルからロウレ
ベルに変化した場合には、ＤＷＮ信号のロウレベルへの
変化に応じてナンドゲート回路の遅延時間だけ遅れて信
号ＮＤ３が先にハイレベルとなり、上記２個のインバー
タ回路の遅延時間だけ遅れて信号ＮＤ２が遅れてロウレ
ベルに変化する。したがって、上記信号ＮＵ３のハイレ
ベルへの変化に対応してトランジスタＭＮ６が先にオン
状態となり、上記信号ＮＵ２のロウレベルの変化に対応
してトランジスタＭＮ５が遅れてオフ状態になる。
ベルに変化した場合には、ＤＷＮ信号のロウレベルへの
変化に応じてナンドゲート回路の遅延時間だけ遅れて信
号ＮＤ３が先にハイレベルとなり、上記２個のインバー
タ回路の遅延時間だけ遅れて信号ＮＤ２が遅れてロウレ
ベルに変化する。したがって、上記信号ＮＵ３のハイレ
ベルへの変化に対応してトランジスタＭＮ６が先にオン
状態となり、上記信号ＮＵ２のロウレベルの変化に対応
してトランジスタＭＮ５が遅れてオフ状態になる。
【００２４】逆に、ＤＷＮ信号がロウレベルからハイレ
ベルに変化した場合には、ＤＷＮ信号のハイレベルへの
変化に応じて信号ＮＤ２が上記２個のインバータ回路の
遅延時間だけ遅れてハイレベルに変化し、更にナンドゲ
ート回路の遅延時間だけ遅れて信号ＮＤ３がロウレベル
に変化する。したがって、上記信号ＮＤ２のハイレベル
への変化に対応してトランジスタＭＮ５が先にオン状態
となり、上記信号ＮＵ３のロウレベルの変化に対応して
トランジスタＭＮ６が遅れてオフ状態になる。
ベルに変化した場合には、ＤＷＮ信号のハイレベルへの
変化に応じて信号ＮＤ２が上記２個のインバータ回路の
遅延時間だけ遅れてハイレベルに変化し、更にナンドゲ
ート回路の遅延時間だけ遅れて信号ＮＤ３がロウレベル
に変化する。したがって、上記信号ＮＤ２のハイレベル
への変化に対応してトランジスタＭＮ５が先にオン状態
となり、上記信号ＮＵ３のロウレベルの変化に対応して
トランジスタＭＮ６が遅れてオフ状態になる。
【００２５】以上のように、トランジスタＭＮ５とＭＮ
６（ＭＰ３とＭＰ４）が同時にオフする瞬間を無くすた
めに、切り換え信号を与える回路を２入力ＮＡＮＤ（２
入力ＮＯＲ）を用いた構成にするものである。つまり、
インバータ回路と２入力ＮＡＮＤ及び２入力ＮＯＲの遅
延時間が同じとした時の切り換え信号（／ＵＰ信号、Ｄ
ＷＮ信号）に対する各ノードの波形は、前記図２のよう
になり、トランジスタＭＮ５（ＭＰ３）は常にＤＷＮ信
号（／ＵＰ信号）からインバータ回路２個分の遅延でオ
ン状態／オフ状態となる。これに対してトランジスタＭ
Ｎ６はオフ状態からオン状態になるときはＤＷＮ信号か
ら１ヶ分の遅延、オフ状態からオン状態になるときには
信号ＮＤ２から１個分の遅延つまりＤＷＮ信号から３個
分の遅延で切り換わる。トランジスタＭＰ４も同様であ
る。このようにＭＯＳスイッチが同時にオフ状態となる
ことがないので、カレントコピーする方のトランジスタ
ＭＮ４とＭＰ２には常に電流が流れ、安定した動作が得
られる。
６（ＭＰ３とＭＰ４）が同時にオフする瞬間を無くすた
めに、切り換え信号を与える回路を２入力ＮＡＮＤ（２
入力ＮＯＲ）を用いた構成にするものである。つまり、
インバータ回路と２入力ＮＡＮＤ及び２入力ＮＯＲの遅
延時間が同じとした時の切り換え信号（／ＵＰ信号、Ｄ
ＷＮ信号）に対する各ノードの波形は、前記図２のよう
になり、トランジスタＭＮ５（ＭＰ３）は常にＤＷＮ信
号（／ＵＰ信号）からインバータ回路２個分の遅延でオ
ン状態／オフ状態となる。これに対してトランジスタＭ
Ｎ６はオフ状態からオン状態になるときはＤＷＮ信号か
ら１ヶ分の遅延、オフ状態からオン状態になるときには
信号ＮＤ２から１個分の遅延つまりＤＷＮ信号から３個
分の遅延で切り換わる。トランジスタＭＰ４も同様であ
る。このようにＭＯＳスイッチが同時にオフ状態となる
ことがないので、カレントコピーする方のトランジスタ
ＭＮ４とＭＰ２には常に電流が流れ、安定した動作が得
られる。
【００２６】図３には、この発明に係る磁気ディスク装
置の一実施例の概略ブロック図が示されている。円板状
の磁気ディスクに記憶された記憶情報は、ＭＲ（磁気抵
抗効果素子）又はＧＭＲ（巨大磁気抵抗効果素子）ヘッ
ドにより読み出されてプリアンプにより増幅される。こ
のプリアンプの出力信号は、可変利得アンプＶＧＡを通
して一定レベルに増幅されて、ロウパスフィルタＬＰＦ
を通してアナログ／デジタル変換回路ＡＤＣに供給さ
れ、デジタル回路により隣接トラックからの読み出し成
分を除去して、指定されたトラックからの読み出し信号
を形成し、ハードディスクコントローラに伝える。ま
た、デジタル回路を通して形成された書き込み信号は、
書き込み回路ＷＰＣを介してプリアンプに含まれるライ
トドライバに伝えられ、かかるライトドライバにより磁
気ヘッドを駆動して、ディスクへの書き込みがなされ
る。
置の一実施例の概略ブロック図が示されている。円板状
の磁気ディスクに記憶された記憶情報は、ＭＲ（磁気抵
抗効果素子）又はＧＭＲ（巨大磁気抵抗効果素子）ヘッ
ドにより読み出されてプリアンプにより増幅される。こ
のプリアンプの出力信号は、可変利得アンプＶＧＡを通
して一定レベルに増幅されて、ロウパスフィルタＬＰＦ
を通してアナログ／デジタル変換回路ＡＤＣに供給さ
れ、デジタル回路により隣接トラックからの読み出し成
分を除去して、指定されたトラックからの読み出し信号
を形成し、ハードディスクコントローラに伝える。ま
た、デジタル回路を通して形成された書き込み信号は、
書き込み回路ＷＰＣを介してプリアンプに含まれるライ
トドライバに伝えられ、かかるライトドライバにより磁
気ヘッドを駆動して、ディスクへの書き込みがなされ
る。
【００２７】上記のようにリードチャネルＬＳＩには、
上記アナログ／デジタル変換回路ＡＤＣの動作に用いら
れるクロック信号を形成するＰＬＬ回路が設けられる。
ＰＬＬ回路は、基準クロック信号と電圧制御発振回路Ｖ
ＣＯの発振信号とを比較する位相比較器と、この比較出
力により動作させられるチャージポンプ回路ＣＰと、こ
のチャージポンプ回路ＣＰで形成された制御電圧で発振
周波数が制御される上記発振回路ＶＣＯから構成され
る。
上記アナログ／デジタル変換回路ＡＤＣの動作に用いら
れるクロック信号を形成するＰＬＬ回路が設けられる。
ＰＬＬ回路は、基準クロック信号と電圧制御発振回路Ｖ
ＣＯの発振信号とを比較する位相比較器と、この比較出
力により動作させられるチャージポンプ回路ＣＰと、こ
のチャージポンプ回路ＣＰで形成された制御電圧で発振
周波数が制御される上記発振回路ＶＣＯから構成され
る。
【００２８】上記プリアンプは、ＭＲヘッドの製造バラ
ツキを補償するように利得調整されたほぼ一定の読み出
し信号が形成されて、リードチャネルＬＳＩの可変利得
アンプＶＧＡに伝えられ、ＭＲヘッドと磁気記録面との
相対的な移動によって刻々変化する読み出し信号を振幅
を図示しない振幅検出回路で形成された制御信号に従っ
て、一定の信号振幅になるような自動利得制御が行われ
る。上記プリアンプの利得制御は、いわば静的な利得設
定を行うものであるのに対して、上記リードチャネルＬ
ＳＩに設けられるＡＧＣ回路は、いわば動的な利得制御
を行って実際に読み出される振幅をほぼ一定にし、ＡＤ
Ｃによる読み出し信号のアナログ／デジタル変換動作を
高い精度で行うようにする。上記ロウパスフィルタＬＰ
Ｆは、読み出し信号のデータ転送速度に対応した信号成
分より高い周波数成分をノイズとして除去する。
ツキを補償するように利得調整されたほぼ一定の読み出
し信号が形成されて、リードチャネルＬＳＩの可変利得
アンプＶＧＡに伝えられ、ＭＲヘッドと磁気記録面との
相対的な移動によって刻々変化する読み出し信号を振幅
を図示しない振幅検出回路で形成された制御信号に従っ
て、一定の信号振幅になるような自動利得制御が行われ
る。上記プリアンプの利得制御は、いわば静的な利得設
定を行うものであるのに対して、上記リードチャネルＬ
ＳＩに設けられるＡＧＣ回路は、いわば動的な利得制御
を行って実際に読み出される振幅をほぼ一定にし、ＡＤ
Ｃによる読み出し信号のアナログ／デジタル変換動作を
高い精度で行うようにする。上記ロウパスフィルタＬＰ
Ｆは、読み出し信号のデータ転送速度に対応した信号成
分より高い周波数成分をノイズとして除去する。
【００２９】上記ＡＤＣは、上記ＰＬＬ回路のＶＣＯで
形成されたクロックパルスによりアナログ／デジタル変
換動作を行う。サーボ回路ＳＶは、上記ロウパスフィル
タ回路ＬＰＦを通した読み出し信号を入力として、ヘッ
ドが搭載されたアームの位置制御信号を形成する。ＷＰ
Ｃは、デジタル回路で生成された書き込みデータを受け
て書き込みパルスを形成し、上記プリアンプとして示さ
れたリード／ライトＬＳＩに供給する。上記プリアンプ
に含まれる書き込みドライバは、上記書き込みパルスを
受けて磁気ヘッドに駆動して書き込み動作を行う。
形成されたクロックパルスによりアナログ／デジタル変
換動作を行う。サーボ回路ＳＶは、上記ロウパスフィル
タ回路ＬＰＦを通した読み出し信号を入力として、ヘッ
ドが搭載されたアームの位置制御信号を形成する。ＷＰ
Ｃは、デジタル回路で生成された書き込みデータを受け
て書き込みパルスを形成し、上記プリアンプとして示さ
れたリード／ライトＬＳＩに供給する。上記プリアンプ
に含まれる書き込みドライバは、上記書き込みパルスを
受けて磁気ヘッドに駆動して書き込み動作を行う。
【００３０】この実施例では、上記のようなリードラャ
ネル（信号処理）ＬＳＩに含まれるＰＬＬ回路におい
て、チャージポンプ回路として前記図１のような回路を
用いることより、上記信号処理ＬＳＩを微細化してハー
ドディスク装置の信号処理の高速化をする場合に、ネッ
クとなる電源電圧ＶＤＤの低下に対して回路動作可能に
なり、ハードディスク装置の信号処理の高速化を可能に
する。また、上記のように出力レンジを大きした場合に
は、後段の発振器ＶＣＯの感度が小さく出来るので、ノ
イズ等の影響を小さく出来る。また、前記のように出力
レンジが同じなら、その分電源電圧に余裕が生じるので
低電源電圧での設計が出来き、消費電力を小さくするこ
とができる。
ネル（信号処理）ＬＳＩに含まれるＰＬＬ回路におい
て、チャージポンプ回路として前記図１のような回路を
用いることより、上記信号処理ＬＳＩを微細化してハー
ドディスク装置の信号処理の高速化をする場合に、ネッ
クとなる電源電圧ＶＤＤの低下に対して回路動作可能に
なり、ハードディスク装置の信号処理の高速化を可能に
する。また、上記のように出力レンジを大きした場合に
は、後段の発振器ＶＣＯの感度が小さく出来るので、ノ
イズ等の影響を小さく出来る。また、前記のように出力
レンジが同じなら、その分電源電圧に余裕が生じるので
低電源電圧での設計が出来き、消費電力を小さくするこ
とができる。
【００３１】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 磁気ディスク装置に設けられるＰＬＬ回路のチ
ャージポンプ回路において、ソースに第１，２動作電圧
がそれぞれ印加されて定電流が流れるようにされたダイ
オード形態の第１と第２導電型の第１と第６ＭＯＳＦＥ
Ｔに対して電流ミラー形態にされた第１と第２導電型の
第２と第７ＭＯＳＦＥＴをそれぞれ設け、上記第１と第
６ＭＯＳＦＥＴのドレイン電圧と上記第２と第７ＭＯＳ
ＦＥＴのドレイン電圧を第１と第２演算増幅回路でそれ
ぞれ比較し、その出力信号がゲートに印加された第１と
第２導電型の第３と第８ＭＯＳＦＥＴを上記２と第７Ｍ
ＯＳＦＥＴに直列に接続し、第１と第６のＭＯＳＦＥＴ
と電流ミラー形態にされた第１と第２導電型の第４と第
９のＭＯＳＦＥＴにより形成された定電流を第１と第２
導電型の第５と第１０のＭＯＳＦＥＴを介して上記キャ
パシタに伝えるとともに、上記第５と第１０のスイッチ
ＭＯＳＦＥＴに供給されるオン状態でのゲート電圧を上
記第１と第２の演算増幅回路の出力電圧を用いて形成す
ることにより、電源電圧ＶＤＤの低下に対して回路動作
が可能になり消費電力を小さくすることができ、ハード
ディスク装置の信号処理の高速化を可能にし、上記のよ
うに出力レンジを大きした場合には、後段の発振器ＶＣ
Ｏの感度が小さく出来るので、ノイズ等の影響を小さく
出来るという効果が得られる。
記の通りである。すなわち、 （１） 磁気ディスク装置に設けられるＰＬＬ回路のチ
ャージポンプ回路において、ソースに第１，２動作電圧
がそれぞれ印加されて定電流が流れるようにされたダイ
オード形態の第１と第２導電型の第１と第６ＭＯＳＦＥ
Ｔに対して電流ミラー形態にされた第１と第２導電型の
第２と第７ＭＯＳＦＥＴをそれぞれ設け、上記第１と第
６ＭＯＳＦＥＴのドレイン電圧と上記第２と第７ＭＯＳ
ＦＥＴのドレイン電圧を第１と第２演算増幅回路でそれ
ぞれ比較し、その出力信号がゲートに印加された第１と
第２導電型の第３と第８ＭＯＳＦＥＴを上記２と第７Ｍ
ＯＳＦＥＴに直列に接続し、第１と第６のＭＯＳＦＥＴ
と電流ミラー形態にされた第１と第２導電型の第４と第
９のＭＯＳＦＥＴにより形成された定電流を第１と第２
導電型の第５と第１０のＭＯＳＦＥＴを介して上記キャ
パシタに伝えるとともに、上記第５と第１０のスイッチ
ＭＯＳＦＥＴに供給されるオン状態でのゲート電圧を上
記第１と第２の演算増幅回路の出力電圧を用いて形成す
ることにより、電源電圧ＶＤＤの低下に対して回路動作
が可能になり消費電力を小さくすることができ、ハード
ディスク装置の信号処理の高速化を可能にし、上記のよ
うに出力レンジを大きした場合には、後段の発振器ＶＣ
Ｏの感度が小さく出来るので、ノイズ等の影響を小さく
出来るという効果が得られる。
【００３２】（２） 上記に加えて、上記第６ＭＯＳＦ
ＥＴに供給される定電流を上記第３ＭＯＳＦＥＴのドレ
イン電流とすることにより、回路の簡素化を図ることが
できるという効果が得られる。
ＥＴに供給される定電流を上記第３ＭＯＳＦＥＴのドレ
イン電流とすることにより、回路の簡素化を図ることが
できるという効果が得られる。
【００３３】（３） 上記に加えて、上記第５ＭＯＳＦ
ＥＴには、そのゲートに印加される第１制御信号と逆位
相にされた第３制御信号がゲートに供給されて差動形態
とされた第１導電型の第１１ＭＯＳＦＥＴを含む第１電
流経路を設け、上記第１０ＭＯＳＦＥＴには、そのゲー
トに印加される第２制御信号と逆位相にされた第４制御
信号がゲートに供給されて差動形態とされた第１導電型
の第１２ＭＯＳＦＥＴを含む第２電流経路が設けられて
なることを特徴とする磁気ディスク装置。
ＥＴには、そのゲートに印加される第１制御信号と逆位
相にされた第３制御信号がゲートに供給されて差動形態
とされた第１導電型の第１１ＭＯＳＦＥＴを含む第１電
流経路を設け、上記第１０ＭＯＳＦＥＴには、そのゲー
トに印加される第２制御信号と逆位相にされた第４制御
信号がゲートに供給されて差動形態とされた第１導電型
の第１２ＭＯＳＦＥＴを含む第２電流経路が設けられて
なることを特徴とする磁気ディスク装置。
【００３４】（４） 上記に加えて、上記１制御信号と
第３制御信号は、その切り換わりにおいて上記第５ＭＯ
ＳＦＥＴと第１１ＭＯＳＦＥＴとを同時にオン状態にさ
せるオーバーラップ期間を有し、上記第２制御信号と第
４制御信号は、その切り換わりにおいて上記第１０ＭＯ
ＳＦＥＴと第１２ＭＯＳＦＥＴとを同時にオン状態にさ
せるオーバーラップ期間を設定することにより、カレン
トコピーする方のトランジスタＭＮ４とＭＰ２には常に
電流が流れて安定した動作を実現できるという効果が得
られる。
第３制御信号は、その切り換わりにおいて上記第５ＭＯ
ＳＦＥＴと第１１ＭＯＳＦＥＴとを同時にオン状態にさ
せるオーバーラップ期間を有し、上記第２制御信号と第
４制御信号は、その切り換わりにおいて上記第１０ＭＯ
ＳＦＥＴと第１２ＭＯＳＦＥＴとを同時にオン状態にさ
せるオーバーラップ期間を設定することにより、カレン
トコピーする方のトランジスタＭＮ４とＭＰ２には常に
電流が流れて安定した動作を実現できるという効果が得
られる。
【００３５】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
の実施例において、トランジスタＭＰ１にも、トランジ
スタＭＮ１と同様な電流源を設けるものであってもよ
い。電流ミラー比は、１：１である必要はなくそのサイ
ズ比を事なさせてそのサイズ比に対応した電流を得るも
のであってもよい。前記切り換えスイッチにおいて、同
時に差動のスイッチトランジスタを同時にオン状態にさ
せる制御信号を形成する回路は、種々の実施形態をとる
ことができる。この発明は、前記のようなＰＬＬ回路を
用いた磁気ディスク装置に広く利用できる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
の実施例において、トランジスタＭＰ１にも、トランジ
スタＭＮ１と同様な電流源を設けるものであってもよ
い。電流ミラー比は、１：１である必要はなくそのサイ
ズ比を事なさせてそのサイズ比に対応した電流を得るも
のであってもよい。前記切り換えスイッチにおいて、同
時に差動のスイッチトランジスタを同時にオン状態にさ
せる制御信号を形成する回路は、種々の実施形態をとる
ことができる。この発明は、前記のようなＰＬＬ回路を
用いた磁気ディスク装置に広く利用できる。
【００３６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、磁気ディスク装置に設けら
れるＰＬＬ回路のチャージポンプ回路において、ソース
に第１，２動作電圧がそれぞれ印加されて定電流が流れ
るようにされたダイオード形態の第１と第２導電型の第
１と第６ＭＯＳＦＥＴに対して電流ミラー形態にされた
第１と第２導電型の第２と第７ＭＯＳＦＥＴをそれぞれ
設け、上記第１と第６ＭＯＳＦＥＴのドレイン電圧と上
記第２と第７ＭＯＳＦＥＴのドレイン電圧を第１と第２
演算増幅回路でそれぞれ比較し、その出力信号がゲート
に印加された第１と第２導電型の第３と第８ＭＯＳＦＥ
Ｔを上記２と第７ＭＯＳＦＥＴに直列に接続し、第１と
第６のＭＯＳＦＥＴと電流ミラー形態にされた第１と第
２導電型の第４と第９のＭＯＳＦＥＴにより形成された
定電流を第１と第２導電型の第５と第１０のＭＯＳＦＥ
Ｔを介して上記キャパシタに伝えるとともに、上記第５
と第１０のスイッチＭＯＳＦＥＴに供給されるオン状態
でのゲート電圧を上記第１と第２の演算増幅回路の出力
電圧を用いて形成することにより、電源電圧ＶＤＤの低
下に対して回路動作が可能になり消費電力を小さくする
ことができ、ハードディスク装置の信号処理の高速化を
可能にし、上記のように出力レンジを大きした場合に
は、後段の発振器ＶＣＯの感度が小さく出来るので、ノ
イズ等の影響を小さく出来る。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、磁気ディスク装置に設けら
れるＰＬＬ回路のチャージポンプ回路において、ソース
に第１，２動作電圧がそれぞれ印加されて定電流が流れ
るようにされたダイオード形態の第１と第２導電型の第
１と第６ＭＯＳＦＥＴに対して電流ミラー形態にされた
第１と第２導電型の第２と第７ＭＯＳＦＥＴをそれぞれ
設け、上記第１と第６ＭＯＳＦＥＴのドレイン電圧と上
記第２と第７ＭＯＳＦＥＴのドレイン電圧を第１と第２
演算増幅回路でそれぞれ比較し、その出力信号がゲート
に印加された第１と第２導電型の第３と第８ＭＯＳＦＥ
Ｔを上記２と第７ＭＯＳＦＥＴに直列に接続し、第１と
第６のＭＯＳＦＥＴと電流ミラー形態にされた第１と第
２導電型の第４と第９のＭＯＳＦＥＴにより形成された
定電流を第１と第２導電型の第５と第１０のＭＯＳＦＥ
Ｔを介して上記キャパシタに伝えるとともに、上記第５
と第１０のスイッチＭＯＳＦＥＴに供給されるオン状態
でのゲート電圧を上記第１と第２の演算増幅回路の出力
電圧を用いて形成することにより、電源電圧ＶＤＤの低
下に対して回路動作が可能になり消費電力を小さくする
ことができ、ハードディスク装置の信号処理の高速化を
可能にし、上記のように出力レンジを大きした場合に
は、後段の発振器ＶＣＯの感度が小さく出来るので、ノ
イズ等の影響を小さく出来る。
【図１】この発明に係る磁気ディスク装置に用いられる
ＰＬＬ回路のチャージポンプ回路の一実施例を示す回路
図である。
ＰＬＬ回路のチャージポンプ回路の一実施例を示す回路
図である。
【図２】図１のチャージポンプ回路の動作の説明するた
めの波形図である。
めの波形図である。
【図３】この発明に係る磁気ディスク装置の一実施例を
示す概略ブロック図である。
示す概略ブロック図である。
【図４】この発明に先立って開発されたチャージポンプ
回路の回路図である。
回路の回路図である。
ＭＮ１〜ＭＮ７…Ｎチャンネル型トランジスタ、ＭＰ１
〜ＭＰ６…Ｐチャンネル型トランジスタ、Ｍ１〜Ｍ１０
…トランジスタ、ＩＮＶ１〜ＩＮＶ４…インバータ回
路、ＯＰ１，ＯＰ２…演算増幅回路、Ｃ…キャパシタ、
２ＮＡＮＤ…ナンドゲート回路、２ＮＯＲ…ノアゲート
回路、ＶＧＡ…可変利得アンプ、ＬＰＦ…ロウパスフィ
ルタ、ＡＤＣ…アナログ／デジタル変換回路、ＳＶ…サ
ーボ回路、ＷＰＣ…書き込み回路、ＣＰ…チャージポン
プ回路。
〜ＭＰ６…Ｐチャンネル型トランジスタ、Ｍ１〜Ｍ１０
…トランジスタ、ＩＮＶ１〜ＩＮＶ４…インバータ回
路、ＯＰ１，ＯＰ２…演算増幅回路、Ｃ…キャパシタ、
２ＮＡＮＤ…ナンドゲート回路、２ＮＯＲ…ノアゲート
回路、ＶＧＡ…可変利得アンプ、ＬＰＦ…ロウパスフィ
ルタ、ＡＤＣ…アナログ／デジタル変換回路、ＳＶ…サ
ーボ回路、ＷＰＣ…書き込み回路、ＣＰ…チャージポン
プ回路。
Claims (4)
- 【請求項１】 円盤状の磁気記憶媒体と、 上記磁気記憶媒体から読み出された信号を増幅するプリ
アンプと、 上記プリアンプからの出力信号に基づいて形成されたア
ナログ信号をデジタル信号に変換するアナログ／デジタ
ル変換回路と、 上記アナログ／デジタル変換回路で形成されたデジタル
信号を信号処理して複数ビットからなる読み出しデータ
を生成するデジタル信号処理回路と位相比較器とチャー
ジポンプ回路及び電圧制御型発振回路から構成されて、
基準クロック信号に対応したクロックパルスを形成して
上記アナログ／デジタル変換回路に供給するＰＬＬ回路
とを備え、 上記ＰＬＬ回路を構成するチャージポンプ回路は、 定電流が流れるようにされ、ソースに第１動作電圧が印
加されたダイオード形態の第１導電型の第１ＭＯＳＦＥ
Ｔと、 上記第１ＭＯＳＦＥＴと電流ミラー形態にされた第１導
電型の第２ＭＯＳＦＥＴと、 上記第１ＭＯＳＦＥＴのドレイン電圧と上記第２ＭＯＳ
ＦＥＴのドレイン電圧を比較する第１演算増幅回路と、 上記第２ＭＯＳＦＥＴのドレインに直列形態にされ、上
記第１演算増幅回路の出力電圧がゲートに供給された第
１導電型の第３ＭＯＳＦＥＴと、 上記第１ＭＯＳＦＥＴと電流ミラー形態にされた第１導
電型の第４ＭＯＳＦＥＴと、 上記第４ＭＯＳＦＥＴで形成された定電流を所定の第１
制御信号によりスイッチ制御されてキャパシタに伝える
第１導電型の第５ＭＯＳＦＥＴと、 上記と同じ定電流が流れるようにされ、ソースに第２動
作電圧が印加されたダイオード形態の第２導電型の第６
ＭＯＳＦＥＴと、 上記第５ＭＯＳＦＥＴと電流ミラー形態にされた第２導
電型の第７ＭＯＳＦＥＴと、 上記第６ＭＯＳＦＥＴのドレイン電圧と上記第７ＭＯＳ
ＦＥＴのドレイン電圧を比較する第２演算増幅回路と、 上記第６ＭＯＳＦＥＴのドレインに直列形態にされ、上
記第２演算増幅回路の出力電圧がゲートに供給された第
２導電型の第８ＭＯＳＦＥＴと、 上記第６ＭＯＳＦＥＴと電流ミラー形態にされた第２導
電型の第９ＭＯＳＦＥＴと、 上記第９ＭＯＳＦＥＴで形成された定電流を所定の第２
制御信号によりスイッチ制御されて上記キャパシタに伝
える第２導電型の第１０ＭＯＳＦＥＴと、 上記第１演算増幅回路の出力電圧と上記第１動作電圧と
で動作し、上記第１制御信号を出力する第１ＣＭＯＳ回
路と、 上記第２演算増幅回路の出力電圧と上記第２動作電圧と
で動作し、上記第２制御信号を形成する第１ＣＭＯＳ回
路とを備えてなることを特徴とする磁気ディスク装置。 - 【請求項２】 請求項１において、 上記第６ＭＯＳＦＥＴに供給される定電流は、上記第３
ＭＯＳＦＥＴのドレイン電流であることを特徴とする磁
気ディスク装置。 - 【請求項３】 請求項１又は２において、 上記第５ＭＯＳＦＥＴには、そのゲートに印加される第
１制御信号と逆位相にされた第３制御信号がゲートに供
給されて差動形態とされた第１導電型の第１１ＭＯＳＦ
ＥＴを含む第１電流経路が設けられ、 上記第１０ＭＯＳＦＥＴには、そのゲートに印加される
第２制御信号と逆位相にされた第４制御信号がゲートに
供給されて差動形態とされた第１導電型の第１２ＭＯＳ
ＦＥＴを含む第２電流経路が設けられてなることを特徴
とする磁気ディスク装置。 - 【請求項４】 請求項１又は２において、 上記１制御信号と第３制御信号は、その切り換わりにお
いて上記第５ＭＯＳＦＥＴと第１１ＭＯＳＦＥＴとを同
時にオン状態にさせるオーバーラップ期間を有し、 上記第２制御信号と第４制御信号は、その切り換わりに
おいて上記第１０ＭＯＳＦＥＴと第１２ＭＯＳＦＥＴと
を同時にオン状態にさせるオーバーラップ期間を有する
ものであることを特徴とする磁気ディスク装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28115799A JP4458311B2 (ja) | 1999-10-01 | 1999-10-01 | 磁気ディスク装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28115799A JP4458311B2 (ja) | 1999-10-01 | 1999-10-01 | 磁気ディスク装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001101605A true JP2001101605A (ja) | 2001-04-13 |
| JP4458311B2 JP4458311B2 (ja) | 2010-04-28 |
Family
ID=17635160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28115799A Expired - Fee Related JP4458311B2 (ja) | 1999-10-01 | 1999-10-01 | 磁気ディスク装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4458311B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8040168B2 (en) * | 2004-11-05 | 2011-10-18 | Panasonic Corporation | Charge pump circuit |
-
1999
- 1999-10-01 JP JP28115799A patent/JP4458311B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8040168B2 (en) * | 2004-11-05 | 2011-10-18 | Panasonic Corporation | Charge pump circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4458311B2 (ja) | 2010-04-28 |
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