JP2006109485A - ハード・ディスク・ドライブ前置増幅器の複合出力ステージ - Google Patents

ハード・ディスク・ドライブ前置増幅器の複合出力ステージ Download PDF

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Abstract

【課題】負荷電流を供給する装置を提供すること。
【解決手段】該装置は、差分出力信号を生成する第１差分増幅器と、差分出力信号に応答して電流をそれぞれが生成する第１および第２の平行エミッタ・フォロワを備える出力バッファとを備える。差分出力信号に応答して第２差分増幅器が、電流ミラー・マスタを制御し、電流ミラー・マスタは、電流源ミラーを制御する。電流源ミラーのそれぞれによって供給される電流は、第１トランジスタおよび第２トランジスタのそれぞれによって生成される電流と共動して、負荷電流を生成する。
【選択図】図４

Description

本発明は、一般的には、ハード・ディスク・ドライブ・データ記憶システムに関し、より具体的には、ハード・ディスク・ドライブ記憶システムと共に動作するハード・ディスク・ドライブ前置増幅器の出力ステージに関する。
本出願は、２００４年１０月６日に出願された米国仮特許出願６０／６１６７９０の利益を主張する。
ディスク・ドライブは、コンピュータまたは他のデータ処理装置と共に使用される費用効果の高いデータ記憶システムである。図１に示されるように、ディスク・ドライブ１０が、磁気記憶媒体を備え、これは、ハブ１３と、読取り／書込みヘッドと通常呼ばれる磁気読取り／書込み変換器１４とを有するディスクまたはプラッタ１２の形態にある。読取り／書込みヘッド１４は、ディスク１２の上に吊るされ、かつ回転アクチュエータ・アーム１６に添付された懸垂アーム１５に取り付けられる、またはそれと一体式に形成される。ディスク・ドライブ１０のプラットフォーム２０に固定された構造アーム１８が、旋回接合部２２においてアクチュエータ・アーム１６に旋回式に接続される。ボイス・コイル・モータ２４が、ヘッド１４をディスク１２上の選択位置の上に配置するように、アクチュエータ・アーム１６を駆動する。
ディスク１２が動作速度でスピンドル・モータ（図示せずによって）回転される際に、回転ディスクによって生成される移動空気は、懸垂アーム１５の物理的特徴と組み合わされて、読取り／書込みヘッド１４をプラッタ１２から離して上昇させ、それにより、ヘッドが、ディスク１２の表面よりわずかに上において空気のクッション上を滑走する、または飛来することが可能になる。ディスク表面上の読取り／書込みヘッドの飛行高さは、通常１ミクロン未満である。
アーム・エレクトロニクス・モジュール３０が、読取り動作と書込み動作との間でヘッド機能を切り替え、かつ書込み動作中に書込み電流をヘッド１４に供給するドライバを書き込む回路を含むことが可能である。書込み電流は、データを記憶するディスク１２内の磁区を変化させる。アーム・エレクトロニクス・モジュール３０は、柔軟導電性リード３２によってヘッド１４に電気的に接続される前置増幅器を含むことも可能である。読取り動作中、前置増幅器は、読取り信号によって表されるデータ・ビットを回復する前に読取り信号の振幅を増大させるために、ヘッド１４によって生成される読取り信号を増幅する。書込みモードにおいて、前置増幅器は、ディスクに書き込まれるデータ・ビットを表す比較的低い電圧レベルを約＋／−６Ｖと＋／−１０Ｖとの間の電圧範囲にスケール・アップする。前置増幅器は、また、データ書込みプロセスを最適化するために、書込み信号の波形を成形する。
エレクトロニクス・モジュール３０の構成および構成要素は、そのような技術に習熟している者なら理解するように、ディスク・ドライブの設計に従って変更されることが可能である。モジュール３０は、ディスク・ドライブ１０の任意の場所に取り付けられることが可能であるが、ヘッド１４に近接する位置が、読取り動作中のヘッド信号の信号損失および誘起雑音を最小限に抑える。モジュール３０の好ましい取付け位置が、図１に示されるように、構造アーム１８の側面を備える。
図２に示されるように、ディスク１２は、その上に配置される基板５０および薄膜５２を備える。書込み動作中、書込みヘッド１４Ａを流れる電流が、磁気転移としてデータ・ビットを記憶する薄膜５２の強磁性材料の磁区を変化させる。読取り動作中、読取りヘッド１４Ｂが、ディスク１２に記憶されているデータ・ビットを決定するために、磁気転移を感知する。
代替データ記憶システムのデータ記憶媒体が、ヘッド１４と共動してデータを読み取り、データを記憶媒体に書き込むフロッピ磁気ディスク、磁気テープ、および磁気光学ディスク（図には示されていない）を備える。
ディスク・ドライブ読取りヘッド１４Ｂは、磁気抵抗（ＭＲ）センサまたは誘導センサを備える。前者は、磁気転移に応答してより高い振幅の出力信号を生成し、したがって、出力信号は、誘導センサによって生成される出力信号より優れた信号対雑音比を呈示する。したがって、特にディスク・ドライブ１０においてより高い領域データ記憶密度が望ましいとき、ＭＲセンサが好ましい。
約０．０４Ｖから０．２ＶのＤＣ（直流）バイアス電圧が、前置増幅器によって、読取りヘッド１４Ｂにバイアスをかけるために導電性リード３２を介して読取りヘッド端子５４Ａおよび５４Ｂに供給される。読取りヘッド１４Ｂの下を通る薄膜５２の磁区が、磁気抵抗材料の抵抗を変化させ、ＡＣ（交流）成分をＤＣバイアス電圧に課し、ＡＣ成分は、読取りデータ・ビットを表す。ＡＣ成分は、前置増幅器において検出されるが、ＤＣバイアス電圧に関して比較的小さい振幅（例えば、数ミリボルト）を有する。
読取りヘッド１４Ｂからの出力信号は、ディスク・ドライブ１０から読み取られたデータ・ビットを表し、かつ数ミリボルトの範囲の振幅を有し、出力ステージまたは変換器ステージ１０４が続く信号処理ステージ１０２に入力される。通常、信号処理ステージ１０２および出力ステージ１０４の両方とも、前置増幅器の要素である。信号処理ステージは、信号を増幅し、読取りヘッド・バイアス電流を供給する。出力ステージ１０４は、ヘッド信号電圧を数百ミリボルトの範囲のピーク電圧値にスケール・アップし、スケール・アップされた信号を経てチャネル・チップ１０６のチャネル回路に相互接続１０８を供給する。チャネル・チップ１０６は、電圧パルスから読取りデータ・ビットを検出し、一方、エラー検出および訂正プロセスを読取りデータ・ビットに適用する。
デスクトップ・コンピュータは、通常、電力格子など、ＡＣ電力源から動作電力を導出し、したがって、コンピュータ電源の電流容量までの高い電流レベルを連続的に供給することができる。コンピュータ内に構築される熱を制限するために、デスクトップ・コンピュータによって引き出される電流（散逸される電流）を限定することが有利であるが、一般に、コンピュータ構成要素に供給される電流は、要求された電流を供給するために、電源の能力によって制約されない。
デスクトップ・コンピュータとは対照的に、電力散逸を最小限に抑えることは、可動式および携帯式の計算装置ならびにデータ処理システム、記憶されている音楽プレーヤ、さらに前置増幅器と共に動作する大量データ記憶システムを含む他の電池給電装置について、重要な設計目標である。可動計算装置の初期設計は、電力消費と動作速度との兼合いによって、電力散逸を最小限に抑えた。すなわち、電流消費を低減し、したがって電池の寿命を延長するように、動作速度は、限定された。より高い動作速度およびデータ率が依然として要求されていることを考えると、そのような兼合いは望ましくない。
図３は、相互接続１０８をチャネル・チップ１０６に駆動するために差分入力信号をスケール・アップおよびバッファリングする慣例的な従来の技術の変換器または出力ステージ１０４を示す。出力ステージ１０４は、差分増幅器１１０（双極性（バイポーラ）接合トランジスタＱ７およびＱ６をさらに備える）、ならびに出力バッファ１１２（エミッタ・フォロワとしてそれぞれが接続される双極性（バイポーラ）接合トランジスタＱ１２およびＱ９をさらに備える）を備える。
バイポーラ接合トランジスタＱ６およびＱ７は、バイポーラ接合トランジスタＱ６のエミッタＥと極性接合トランジスタＱ７のエミッタＥとの間に接続された負帰還抵抗Ｒ２０を有して差分増幅器を形成する。負帰還抵抗は、増幅を線形にし、差分増幅器１１０の利得を安定させる。Ｑ７およびＱ６のそれぞれのコレクタ負荷抵抗Ｒ１７およびＲ１９が、供給電圧ＶＣＣに接続される。電流源１１５および１１６が、それぞれのトランジスタＱ７およびＱ６に電流を供給する。
出力バッファ１１２のエミッタ・フォロワＱ１２およびＱ１９は、それぞれの電流源１１７および１１８によって供給される固定バイアスで動作する（一実施形態ではそれぞれ６ｍＡ）。エミッタ・フォロワＱ１２およびＱ９は、ほぼ一様の利得クラスＡ増幅器として動作する。すなわち、電流は、常時、各トランジスタＱ１２およびＱ９の出力回路において流れる。バイポーラ接合トランジスタＱ９およびＱ１２は、低インピーダンス源から相互接続１０８を駆動するために、Ｑ７およびＱ６のコレクタ負荷抵抗Ｒ１７およびＲ１９をそれぞれバッファリングし、それにより、通常は約７００ＭＨｚまでの広範な動作帯域幅を維持する。
当技術分野において既知であるように、一実施形態では、電流源１１５、１１６、１１７、および１１８は、整合領域比バイポーラ接合トランジスタおよびスケーリング・エミッタ抵抗として実施されるスケーリング電流ミラーを備える。例示的な電流源については、２００５年５月２７日に出願され、出願番号１１／１４０２６９を割り当てられた、Ｃｕｒｒｅｎｔ Ｍｉｒｒｏｒｓ Ｈａｖｉｎｇ Ｐａｓｔ Ｔｕｒｎ−ｏｎ Ｔｉｍｅという名称の一般に所有されている特許出願を参照されたい。
高いデータ率、および出力ステージ１０４とチャネル・チップ１０６との間の相互接続１０８の長さ（通常、約２インチ）の組合せは、相互接続１０８に対する伝送線効果を考慮することを必要とする。変換器ステージ１０４（通常、前置増幅器の内部に配置される）と別々のチャネル・チップ１０６との間の反射を低減するために、インピーダンス整合要素Ｒｏｕｔｐ１３０およびＲｏｕｔｎ１３２は、増幅器の出力インピーダンスを相互接続１０８の特性インピーダンスに整合させる。一実施形態では、インピーダンス整合要素Ｒｏｕｔｐ１３０およびＲｏｕｔｎ１３２は、前置増幅器の内部に配置され、したがって、出力ステージ１０４の要素の内部に配置され、出力端子ＲＤＰおよびＲＤＮは、相互接続１０８に接続される。
インピーダンス整合要素（負荷要素とも呼ばれる）Ｒｔｅｒｍ１３４（相互接続１０８の特徴的なインピーダンスにほぼ等しいインピーダンスを有する）が、相互接続１０８を経て再び入力されたチャネル・チップからの信号反射を低減するために、チャネル・チップ１０６の入力側に配置される。ある応用例では、相互接続１０８の特性インピーダンスは、約１１０オームであり、要素Ｒｔｅｒｍ１３４の値は、約１１０オームである。
出力ステージ１０４は、以下のように動作する。動作記述におけるある程度の電流に対する基準は、ＶｉｎＰ−ＶｉｎＮ＝０であるアイドル入力条件の基準とする。信号処理ステージ１０２から入力端子ＶｉｎＰおよびＶｉｎＮの上において提供される差分入力信号が、各バイポーラ接合トランジスタＱ６およびＱ７のベースにバイアスをかける。正の入力条件ＶｉｎＰ−ＶｉｎＮ＞０が差分増幅器１１０に加えられる場合、バイポーラ接合トランジスタＱ６は、アイドル条件の場合より多くの電流を搬送する（トランジスタはプル・アップされる、または、その動作条件が飽和条件の方向に移動する）。Ｑ６のコレクタＣにおける電圧が、接地に向かって移動し、Ｑ１２のベースＢを接地に向けて駆動する。この条件により、Ｑ１２は、より少ない電流を搬送する。バイポーラ接合トランジスタＱ７のベースＢに供給された入力信号により、トランジスタＱ７は、アイドル条件の場合より少ない電流を搬送する。Ｑ７のコレクタＣにおける電圧が、供給電圧ＶＣＣに向かって移動し、Ｑ９のベースをＶＣＣに向けて駆動する。したがって、Ｑ９は、アイドル条件の場合より多くの電流を搬送する。電流源１１７および１１８のそれぞれによって供給される電流は固定されているので、Ｑ１２を流れる電流が減少し、かつＱ９を流れる電流が増大することにより、Ｒｔｅｒｍ１３４を流れる負荷電流ＩＬｏａｄは増大する。これらの電流条件に応答して、端子ＲＤＰの電圧は、アイドル条件に関して正の方向に移動し、端子ＲＤＮの電圧は、負の方向に移動し、Ｒｔｅｒｍ１３４の両端により大きな正の電圧を生成する。
負の入力条件ＶｉｎＰ−ＶｉｎＮ＜０では、トランジスタＱ６およびＱ７の状態は、正入力条件とは反対になる。したがって、バイポーラ接合トランジスタＱ１２は、アイドル条件のときより多くの電流を搬送し、Ｑ９は、より少ない電流を搬送する。端子ＲＤＰの電圧は、負の方向に移動し（すなわち、正の入力条件のＲＤＰ電圧より小さい）、端子ＲＤＮの電圧は、正の方向に移動して（正の入力条件のＲＤＮ電圧より大きい）、正の入力条件についてより小さい正の、または小さい電圧降下をＲｔｅｒｍ１３４の両端に生成する。
電流源１１７および１１８によって生成されるバイアス電流は、固定され（すなわち、出力ステージ１０４におけるあらゆる信号振幅変化に無関係である）、したがって、バイポーラ接合トランジスタＱ９およびＱ１２において流れる正味の電流は、固定される。
図３から、以下がわかる。
ｉＱ９＝Ｉ１１８＋ＩＬｏａｄ
ｉＱ１２＝Ｉ１１７−ＩＬｏａｄ
上式で、ｉＱ９はバイポーラ接合トランジスタＱ９を流れる電流、Ｉ１１８は電流源１１８によって供給される電流、ｉＱ１２はバイポーラ接合トランジスタＱ１２を流れる電流、Ｉ１１７は電流源１１７によって供給される電流、Ｉｌｏａｄは負荷抵抗Ｒｔｅｒｍ１３４を流れる電流である。
線形（低ひずみ）領域において出力ステージ１０４の動作を維持し、かつ望ましい信号帯域幅を維持するために、Ｑ９およびＱ１２の両方とも、Ｉｏｖｒｈｄの最小電流またはオーバーヘッド電流を必要とする。したがって、以下が必要である。
Ｉ１１７≧Ｉｏｖｒｈｄ＋ＩＬｏａｄ ｍａｘ （１）
Ｉ１１８≧Ｉｏｖｒｈｄ＋ＩＬｏａｄ ｍａｘ （２）
上式で、ＩＬｏａｄ ｍａｘは、ＶｉｎＰおよびＶｉｎＮについて最大ピーク間入力信号に応答して生成される最大負荷電流である。従来の技術において開示されているように、式（１）および（２）を満たすように一定電流源１１７および１１８をサイズ決めすることにより、Ｑ９およびＱ１２が、出力ステージ１０４の一応用例によれば４００ｍＶｐ−ｐである差分入力信号範囲全体にわたって、線形領域において動作するのに十分な電流フローを有することが保証される。しかし、すべての入力条件に必要とされる最大電流を常に供給するように、電流源１１７および１１８の両方をサイズ決めすることにより、必要とされる可能性がある電流より多くの電流を供給することになる。
業界の慣習によれば、出力ステージ１０４によって導入される全高調波ひずみ（ＴＨＤ）が、出力端子ＲＤＮおよびＲＤＰにおける４００ｍＶｐ−ｐ出力揺動について約０．５％より小さいことが望ましい。
限定されない電流容量を有するデスクトップ・コンピュータのディスク・ドライブ記憶システムにおいて動作するとき、電流源１１７および１１８は、約６ｍＡの一定電流を供給するように設計され、これは、最大入力信号条件、ならびに上記で議論された電流オーバーヘッド要件およびＴＨＤ要件を満たすのに十分な量である。
搭載電池から電流を通常導出する可動式または携帯式の計算装置と共に動作するディスク・ドライブ・データ記憶システムでは、電池の寿命を維持するために、出力ステージ１０４の電力効率を向上させることが望ましい。しかし、ＴＨＤ要件が満たされ、かつ適切な出力ステージ性能が維持されなければならない。
米国仮特許出願６０／６１６７９０ 出願番号１１／１４０２６９
一実施形態によれば、本発明は、第１入力信号および第２入力信号を備える差分入力信号に応答して負荷電流を負荷に供給する装置を備える。該装置は、第１負荷端子における第１電流および第２負荷端子における第２電流を生成するための出力バッファを備え、第１電流および第２電流は、第１入力信号および第２入力信号に関数的に関係付けられ、負荷は、第１負荷端子と第２負荷端子との間に接続され、第１電流源が、差分入力信号の関数として可変第３電流を供給するために第１負荷端子に接続され、第２電流源が、差分入力信号の関数として可変第４電流を供給するために第２負荷端子に接続され、第１電流、第２電流、第３電流および第４電流は、負荷電流を決定するために共動する。
他の実施形態によれば、本発明は、第１差分入力信号および第２差分入力信号に応答して負荷電流を供給する方法を備える。該方法は、第１差分入力信号および第２差分入力信号を受信することと、第１差分入力信号および第２差分入力信号に関数的に関係付けられる第１可変電流および第２可変電流を生成することと、第１差分入力信号および第２差分入力信号に関数的に関連付けられた第３電流および第４電流を生成することとを備え、第１端子と第２端子との間において負荷電流を生成するために、第１可変電流および第３可変電流は、第１端子において共動し、第２可変電流および第４可変電流は、第２端子において共動する。
本発明は、本発明の以下の詳細な記述を図と関連して読むとき、より容易に理解し、かつ、その利点および使用法をより明らかにすることができる。
一般的な慣習に従って、様々な記述される装置特徴は、縮尺調整して描かれておらず、本発明に関係する特有の特徴を強調するように描かれている。同じ参照符号は、図およびテキスト全体にわたって同じ要素を表す。
ディスク・ドライブ・システムの前置増幅器の出力ステージに関する具体的な方法およびシステムを詳細に記述する前に、本発明は、要素およびプロセス工程の新規かつ非自明の組合せに主にあることに注目されたい。当業者には容易に明らかになるであろう開示を詳細であいまいにしないようにするために、ある従来の要素および工程は、より詳細ではなく呈示されており、一方、図面および明細書は、本発明の理解に関係する他の要素および工程をより詳細に記述する。
以下の実施形態は、本発明の構造または方法に関する限定を確定することを意図せず、例示的な構築を提供するのみを意図する。実施形態は、強制的ではなく許容的であり、かつ排他的ではなく例示的である。本発明の使用は、ディスク・ドライブ・システムの前置増幅器の出力ステージに限定されず、本明細書において記述される以外の応用例において使用することができる。
固定一定電流を供給する従来の技術の一定電流源１１７および１１８とは異なり、本発明のエミッタ・フォロワ電流源は、端子ＶｉｎＰおよびＶｉｎＮにおける瞬間的な差分入力信号レベルに応答して制御される。電流源を制御することにより、入力差分信号に応答してエミッタ・フォロワバイポーラ接合トランジスタＱ１２およびＱ９に供給される電流を低減することが可能になり、これにより、電力消費が減少し、一方、０．５％ＴＨＤ要件の準拠が維持される。本発明の出力ステージは、図３の出力ステージ１０４と比較して改善された電力効率を提供し、したがって、電池電源から動作する携帯式または可動式のコンピュータまたはデータ処理装置と共に使用するのに有益である。
図４に示される本発明の出力ステージ１５０が、差分増幅器１１０、増幅器１５４（出力ステージ１５０内における電流源の制御を提供する電流制御増幅器）、および出力バッファ１５６を含む。出力ステージ１５０は、電源レール電圧ＶＣＣおよび接地と共に動作するように示されている。代替として、出力ステージは、高（例えば正）および低（例えば負）の電源レール電圧と共に動作し、低電源レール電圧は、負の電圧、高電源レール電圧より低い正の電圧、および接地を含む。
増幅器１５４は、ＰＭＯＳＦＥＴＳ Ｍ５およびＭ７、ならびに源Ｓ間に接続された負帰還抵抗１７７を備え、各源Ｓは、それぞれの電流源１７２および１７０にさらに応答する。ノードＶｎ（バイポーラ接合トランジスタＱ６のコレクタＣ）が、ＰＭＯＳＦＥＴ Ｍ５のゲートＧおよびバイポーラ接合トトランジスタＱ１２のベースＢに接続される。ノードＶｐ（バイポーラ接合トランジスタＱ７のコレクタＣ）が、ＰＭＯＳＦＥＴ Ｍ７のゲートＧおよびバイポーラ接合トランジスタＱ９のベースＢに接続される。
出力バッファ１５６は、出力端子ＲＤＰおよびＲＤＮに対して平行な構成に配置されたバイポーラ接合トランジスタＱ１２およびＱ９を備える。バイポーラ接合トランジスタＱ１２およびＱ９は、バイポーラ接合トランジスタＱ６およびＱ７のコレクタ電圧（ＶｐおよびＶｎ）をそれぞれ追跡し、出力端子ＲＤＰおよびＲＤＮを駆動する。増幅器１５４と出力バッファ１５６との組合せは、本明細書では複合増幅器と呼ばれる。
増幅器１５４のＰＭＯＳＦＥＴＳ Ｍ５およびＭ７は、それぞれの電流源ミラーＮＭＯＳＦＥＴＳ Ｍ１０およびＭ１１を制御するために、それぞれの電流ミラー・マスタＮＭＯＳＦＥＴＳ Ｍ９およびＭ８を流れる電流を制御する。ミラーＮＭＯＳＦＥＴＳ Ｍ１０およびＭ１１のそれぞれは、変換器ステージ１５０の負荷電流を決定するための制御可能電流を供給する。
インピーダンス整合終端要素Ｒｏｕｐ１５８（バイポーラ接合トランジスタＱ９のエミッタ端子ＥとＲＤＰ出力端子との間に接続される）およびＲｏｕｔｎ１６０（バイポーラ接合トランジスタＱ１２のエミッタ端子ＥとＲＤＮ出力端子との間に接続される）は、（前置増幅器の）出力ステージの出力インピーダンスを相互接続１０８の特性インピーダンスに整合させる。インピーダンス整合要素Ｒｔｅｒｍ１７６（相互接続１０８の特性インピーダンスにほぼ等しい抵抗を有する）は、相互接続１０８のチャネル・チップ端部における反射を低減する。
ＶｉｎＰ入力端子およびＶｉｎＮ入力端子（バイポーラ接合トランジスタＱ７およびＱ６のベースＢにそれぞれ接続される）に加えられる正の差分入力信号（Ｖｉｎｐ−ＶｉｎＮ＞０）により、バイポーラ接合トランジスタＱ６は、Ｖｉｎｐ−ＶｉｎＮ＝０であるアイドル入力条件と比較して、より多くの電流を搬送し、バイポーラ接合トランジスタＱ７は、より少ない電流を搬送する。正の差分入力信号により、ノードＶｎにおける電圧は、接地に向かって移動し、ノードＶｐにおける電圧は、正の供給電圧ＶＣＣに向かって移動する（一実施形態では、ＶＣＣは約３．３Ｖである）。これらの電圧シフトは、双極子絵接合トランジスタＱ１２およびＱ９によって追跡され、それにより、出力端子ＲＤＮおよびＲＤＰは、以下で記述されるように入力信号の変化に従う。
正の差分入力信号によるノードＶｐにおける上方電圧シフト（正の供給電圧に向かう）によりＰＭＯＳＦＥＴ Ｍ７のゲートＧの電圧は、供給電圧ＶＣＣに向かって増大する。ノードＶｎにおける下方電圧シフト（接地に向かう）は、ＰＭＯＳＦＥＴ Ｍ５のゲートＧの電圧を接地に向けて減少させる。したがって、正の差分入力信号に応答して、電流源１７０および１７２によって供給される電流のより大きな割合が、ＰＭＯＳＦＥＴ Ｍ５によって搬送され、より小さい割合が、ＰＭＯＳＦＥＴ Ｍ７によって搬送される（Ｖｉｎｐ＝ＶｉｎＮのアイドル条件と比較して）。
電流源１７０および１７２によって供給される電流は、それぞれのゲート電圧（ゲート電圧はノード電圧ＶｐおよびＶｎに応答する）、ＰＭＯＳＦＥＴＳ Ｍ５およびＭ７の各チャネルのそれぞれのサイズまたは領域、ならびに負帰還抵抗１７７の値に応答して、ＰＭＯＳＦＥＴＳ Ｍ７とＭ５との間において分割される。
ＰＭＯＳＦＥＴ Ｍ５が電流のより大きい割合（ｉＭ５）を搬送するので、電流ミラー・マスタＮＭＯＳＦＥＴ Ｍ９を流れる電流および電流源ミラーＮＭＯＳＦＥＴ Ｍ１０を流れる電流ｉＭ１０は、アイドル電流（入力条件ＶｉｎＰ＝ＶｉｎＮに関連付けられる電流）より大きい。ＰＭＯＳＦＥＴ Ｍ７が電流のより小さい割合（ｉＭ７）を搬送するので、電流ミラー・マスタＮＭＯＳＦＥＴ Ｍ８を流れる電流および電流源ミラーＮＭＯＳＦＥＴ Ｍ１１を流れる電流ｉＭ１１は、アイドル入力条件に関連付けられる電流より小さい。
増幅器１５４の制御に加えて、正の差分入力信号に応答したノードＶｐにおける上方電圧シフトは、トランジスタＱ９のベースＢにおける電圧を電源電圧に向けて増大させる。トランジスタの行為により、Ｑ９のエミッタＥの電圧も増大する。その結果、トランジスタＱ９はプル・アップされ、コレクタ電流ｉＱ９は増大する。
正の差分入力信号に応答したノードＶｎにおける下方電圧シフトは、トランジスタＱ１２のベースＢの電圧を接地電位に向けて減少させ、エミッタＥの電圧も降下する。その結果、トランジスタのコレクタ電流ｉＱ１２は減少する（トランジスタはプル・ダウンされる）。
ノード１８０および１８２において、増大電流ｉＱ９、減少電流ｉＭ１１、減少電流ｉＱ１２、および増大電流ｉＭ１０の組合せ効果により、負荷要素Ｒｔｅｒｍ１７６を流れる電流ＩＬｏａｄが増大し、Ｒｔｅｒｍ１７６の両端の電圧降下が増大する。すなわち、接地電位と比較して、ＲＤＰにおける電圧は増大し、ＲＤＮの電圧は減少し、または、Ｒｔｅｒｍ１７６の両端の電圧降下は増大する。したがって、正の差分入力信号は、出力端子ＲＤＰおよびＲＤＮに反映される。しかし、以下で議論されるように、負帰還抵抗（Ｒｄｅｇｅｎ）１７７のある動作条件下において、そのある値について、ｉＱ９およびｉＱ１２は、入力条件（ＶｉｎＰ−ＶｉｎＮ＞０およびＶｉｎＰ−ＶｉｎＮ＜０）に応答して大きく変化し、したがって、負荷電流の大部分、すなわちｉＭ１１およびｉＭ１０が、電流源Ｍ１１およびＭ１０によって供給される。
同様に、負の差分入力信号ＶｉｎＰ−ＶｉｎＮ＜０について、ノードＶｐにおける電圧は、接地に向かって駆動され、ノードＶｎにおける電圧は、供給電圧ＶＣＣに向かって駆動される。応答して、増幅器１５４は、ＰＭＯＳＦＥＴ Ｍ５を流れる電流ｉＭ５を減少させ、その結果、ＮＭＯＳＦＥＴＳ Ｍ９およびＭ１０（ｉＭ１０）を流れる電流を減少させる。増幅器１５４は、ＰＭＯＳＦＥＴ Ｍ７を流れる電流ｉＭ７をも増大させ、それにより、ＭＮＯＳＦＥＴＳ Ｍ８およびＭ１１（ｉＭ１１）を流れる電流を増大させる。
ノードＶｐおよびＶｎにおける電圧にさらに応答して、トランジスタＱ１２のベースＢおよびエミッタＥの電圧は増大し、トランジスタＱ９のベースＢおよびエミッタＥの電圧は減少する。トランジスタＱ１２はプル・アップされ（ｉＱ１２は増大する）、トランジスタＱ９はプル・ダウンされる（ｉＱ９は減少する）。
ノード１８０および１８２において、減少電流ｉＱ９、増大電流ｉＭ１１、増大電流ｉＱ１２、および減少電流ｉＭ１０の組合せ効果により、負荷要素Ｒｔｅｒｍ１７６を流れる電流ＩＬｏａｄは、正の差分入力信号と比較して方向を反転する。負荷Ｒｔｅｒｍ１７６の流れる電流の反転により、Ｒｔｅｒｍ１７６の両端の電圧降下は反転される。
出力バッファ１５６は、図３の従来の技術の出力バッファ１１２より少ない電流を電源から引き出すが、その理由は、電流源ミラーＮＭＯＳＦＥＴＳ Ｍ１０およびＭ１１を流れる電流が、入力信号に応答して変化するからである。すなわち、電流ｉＭ１１が増大するとき、電流ｉＭ１０は減少し、またその反対である。一方、従来の技術の電流源１１７および１１８は、入力信号電圧の最大揺動によって要求される電流を供給するように、固定電流を提供する。
複合増幅器（すなわち、増幅器１５４および出力バッファ１５６）の動作をより詳細にさらに示すために、増幅器１５４および出力バッファ１５６の組合せ動作の小信号電流が、以下において呈示される。
Ｍ５（ｉＭ５）、Ｍ７（ｉＭ７）、およびＲｄｅｇｅｎ１７７を流れる小信号電流は、以下によって与えられる。
Figure 2006109485
 および
ｉＭ７＝−ｉＭ５ （４）
電流ミラー・マスタＭ９、電流源ミラーＭ１０ミラー、および１／ＫによるスケールｉＭ５（すなわち、Ｍ９＝Ｋ×Ｍ１０Ｗ／Ｌ）、ならびに電流ミラー・マスタＭ８、電流源ミラーＭ１１ミラー、および１／ＫによるスケールｉＭ７（すなわち、Ｍ８＝Ｋ×Ｍ１１Ｗ／Ｌ）。
ここで、出力ステージ１５６を分析すると、バイポーラ接合トランジスタＱ９を流れる電流は、以下のようになる。
Figure 2006109485
 Ｑ１２を流れる電流は、以下のようになる。
Figure 2006109485
 上式で、Ｖ１８０およびＶ１８２は、ノード１８０および１８２の電圧をそれぞれ表す。
１／Ｋによるスケーリングの後、式（３）および（４）のｉＭ１０およびｉＭ１１を式（５）および（６）に代入すると、下式を得る。
Figure 2006109485
 および
Figure 2006109485
 出力ステージの意図は、ノードＶｐおよびＶｎにおける変化に密接に従うように、ノード１８０および１８２を駆動することである。したがって、上記の式は、（Ｖ１８０−Ｖ１８２）を（Ｖｐ−Ｖｎ）で置き換えることによって、以下のように簡略化される。
Figure 2006109485
 および
Figure 2006109485
増幅器１５４は、ｉＱ９およびｉＱ１２がゼロである場合、ほぼすべての小信号電流を負荷Ｒｔｅｒｍ１７６（電流ミラー・マスタＭ８およびＭ９ならびに電流源ミラーＭ１１およびＭ１０を介して）に提供する。この条件は、式（７）および（８）から、
Ｋ（１／ｇｍ５＋Ｒｄｅｇｅｎ＋１／ｇｍ７）＝Ｒｏｕｔｐ＋Ｒｔｅｒｍ＋Ｒｏｕｔｎ （９）
であるとき、満たされる。
式（９）の条件が満たされるとき、バイポーラ接合トランジスタＱ９およびＱ１２は、ｄｃバイアス電流を電流源ミラーＭ１０およびＭ１１に提供し、また、Ｖｐ−ＶｎとＶ１８０−Ｖ１８２との間のあらゆる誤り追跡を訂正するように電流を提供する。
ハード・ディスク・ドライブ・データ記憶システムにおける変換器ステージ１５０の特定の実施態様について、相互接続１０８は、変換器ステージ出力とチャネル・チップ入力とを整合させるために、特定の特性インピーダンスを呈示するように設計される。前置増幅器出力インピーダンス（すなわち、従来は前置増幅器の出力ステージである変換器ステージ１５０の出力インピーダンス）および負荷終端抵抗Ｒｔｅｒｍ１７６は、特性インピーダンス値にほぼ等しいように設定される。すなわち、以下の通りである。
Ｒｏｕｔｐ＋Ｒｏｕｔｎ≒相互接続１０８の特性インピーダンス≒Ｒｔｅｒｍ （１０）
上記の式のスケール・ファクタＫは、出力ステージ１５０の電力保存のために信号帯域幅を追跡する。シミュレーションを使用して、本発明者は、一実施形態において、Ｋの値≒１／４は、電力消費と帯域幅とをほぼ均衡させる、すなわち、従来の７００ＭＨｚの帯域幅使用が満たされると判定した。
したがって、Ｋ≒１／４について、ＰＭＯＳＦＥＴＳ Ｍ５およびＭ７（ＭＯＳＦＥＴサイズは、相互コンダクタンスｇｍ５およびｇｍ７を決定する）のそれぞれのサイズを認識することにより、Ｒｄｅｇｅｎの特定の値を決定することができる。Ｋ≒１／４では、式（９）の結果を式（１０）に代入することにより、式（１０）は以下のようになる。
（１／ｇｍ５）＋（１／ｇｍ７）＋Ｒｄｅｇｅｎ＝４×２（Ｒｔｅｒｍ）＝８×Ｒｔｅｒｍ （１１）
ｇｍ５およびｇｍ７の値は、増幅器１５４を実施するために使用される製造技術から決定することができる。Ｒｔｅｒｍは、相互接続１０８の特性インピーダンスおよび対象応用例の信号帯域幅要件に依存する。一実施態様では、Ｒｔｅｒｍ＝１１０オーム、１／ｇｍ５、および１／ｇｍ７は、それぞれ約２３０オームである。しかし、この実施態様では、合計（１／ｇｍ５）＋（１／ｇｍ７）＋Ｒｄｅｇｅｎは、製造プロセス・コーナ上における出力ステージの線形性を改善するために、約９９０オーム（８×１１０オーム＝８８０オームの最適値より大きい）に設定された。したがって、この実施態様の場合、Ｒｄｅｇｅｎ＝５３０オームである。
Ｒｄｅｇｅｎを上記の値より増大させることにより、入力信号によって制御されるＮＭＯＳＦＥＴ Ｍ１０およびＭ１１を流れる電流の割当てが低減される。Ｒｄｅｇｅｎをこの値より低減することにより、電流源ミラーＮＭＯＳＦＥＴＳ Ｍ１０およびＭ１１によって供給される電流が過度に変化し、これは、バイポーラ接合トランジスタＱ９およびＱ１２によって供給される電流を増大させることによって補償されなければならない。
Ｋが１に近い値に増大される場合、増幅器１５４の帯域幅は、より多くの供給電流を必要とすることを代償として、すなわち出力または変換器ステージ１５０の電力消費を増大させることを代償として、増大される。Ｋを１／４より小さく設定することにより、一実施態様において使用される製造技術のＮＭＯＳＦＥＴＳ Ｍ１０およびＭ１１のゲート・キャパシタンスのために、増幅器１５４の帯域幅は著しく低減される。
本発明の出力ステージと従来の技術出力ステージの電力消費を比較するために、増幅器１５４および出力バッファ１５６の全供給電流は、
Ｉｔｏｔａｌ１５４＋１５６＝２（１＋Ｋ）×Ｉｉｄｌｅ （１２）
であり、上式で、Ｉｉｄｌｅは、ＶｉｎＰ−ＶｉｎＮ＝０であるとき、ＮＭＯＳＦＥＴＳ Ｍ１０またはＭ１１を流れる電流である。図３従来の技術の出力バッファ１１２の全供給電流は、
Ｉｔｏｔａｌ１１２＝２×Ｉ１１７ （６）
であり、上式で、Ｉ１１７は、図３の電流源１１７によって供給される電流である。
シミュレーションにより、本発明者は、差分入力信号について４００ｍＶｐ−ｐ揺動でＲｔｅｒｍ＝１１０オームを駆動するとき、Ｉ１１７＝６ｍＡが０．５％ＴＨＤ仕様を満たすと判定した。本発明の変換器ステージ１５０は、Ｉｉｄｌｅ＝３ｍＡのとき、Ｒｔｅｒｍ＝１１０オームおよび４００ｍＶｐ−ｐ入力信号揺動についてＴＨＤ仕様を満たす。したがって、式（５）および（６）から、変換器ステージ１５０は、従来の技術の出力バッファ１１２に必要とされる１２ｍＡと比較して、７．５ｍＡの全供給電流を必要とする。
本発明の出力ステージ１５０は、バイポーラ接合トランジスタＱ１２およびＱ９のそれぞれについてエミッタ電流をそれぞれ約３ｍＡに低減し、一方、０．５％ＴＨＤの目標を満たす。図５は、図３の従来の技術の出力ステージ１０４の出力スペクトルを図４の複合増幅器出力ステージ１５０と比較し、これは、両方が、バイポーラ接合トランジスタＱ１２およびＱ９のそれぞれを流れる３ｍＡのｄｃで、３０ＭＨｚにおいて４００ｍＶのピーク間の入力信号について、バイアスをかけられるときである。出力ステージ１０４は、０．５％ＴＨＤの目標を満たさない。出力ステージ１５０は、約１０ｄＢより大きいことによって目標を満たす。
他の実施形態では、本明細書において記述されるＭＯＳＦＥＴＳおよびバイポーラ接合トランジスタの１つまたは複数は、反対極性のＭＯＳＦＥＴまたはバイポーラ接合トランジスタによって置き換えられ、ＭＯＳＦＥＴは、バイポーラ接合トランジスタによって置き換えることができ、およびその反対である。関連するゲート駆動信号および電源電圧は、反対極性のＭＯＳＦＥＴまたはバイポーラ接合トランジスタのドーピング特性に対応し、一方、本発明の機能を提供するように修正される。さらに、本発明の記述を通して、「高い」信号値という句は、「真の」または「アサート」状態を意味する。当業者なら、他の信号値を「真の」または「アサート」論理状態に関連付けることもできることを認識するであろう。
本発明について、好ましい実施形態を参照して記述してきたが、当業者なら、本発明の範囲から逸脱せずに、様々な変更を実施することが可能であり、等価な要素を要素の代用とすることが可能であることを理解するであろう。本発明の範囲は、本明細書において述べられた様々な実施形態の要素の任意の組合せを含む。さらに、本質的な範囲から逸脱せずに、特定の状況を本発明の教示に適合させるように、修正を実施することが可能である。したがって、本発明は、開示された特定の実施形態に限定されるのではなく、本発明は、添付の請求項の範囲内にあるすべての実施形態を含むことを意図する。
本発明の教示を適用することができる従来の技術のディスク・ドライブを示す図である。 図１のディスク・ドライブの従来の技術の熱構成要素および関係構成要素の概略図である。 図２のディスク・ドライブと共に使用される従来の技術の出力ステージの概略図である。 本発明の出力ステージの概略図である。 図３の出力変換器と比較された図４の出力変換器のある性能特性を示すグラフである。

Claims (39)

  1. 第１入力信号および第２入力信号を備える差分入力信号に応答して負荷電流を負荷に供給する装置であって、
    第１負荷端子における第１電流および第２負荷端子における第２電流を生成するための出力バッファであって、前記第１電流および前記第２電流が、前記第１入力信号および前記第２入力信号に関数的に関係付けられ、前記負荷が、前記第１負荷端子と前記第２負荷端子との間に接続される、出力バッファと、
    前記差分入力信号の関数として可変第３電流を供給するために、前記第１負荷端子に接続された第１電流源と、
    前記差分入力信号の関数として可変第４電流を供給するために、前記第２負荷端子に接続された第２電流源とを備え、前記第１、第２、第３、および第４電流が、前記負荷電流を決定するために共動する、装置。
  2. 前記可変第３電流および前記可変第４電流を生成するために、前記第１電流源および前記第２電流源を制御するように前記差分入力信号に応答する増幅器をさらに備える、請求項１に記載の装置。
  3. 前記増幅器が、前記可変第３電流を決定するために、前記第１入力信号に従って制御可能である第１電流源マスタを備え、かつ、前記可変第４電流を決定するために、前記第２入力信号に従って制御可能である第２電流源マスタを備える、請求項２に記載の装置。
  4. 前記増幅器が、前記第１入力信号に応答する第１制御端子を有する第１トランジスタ、および前記第２入力信号に応答する第２制御端子を有する第２トランジスタをさらに備え、前記増幅器が、電流を前記第１トランジスタおよび前記第２トランジスタに供給する第３電流源をさらに備え、前記第１トランジスタおよび前記第２トランジスタを流れる前記電流が、前記第１制御端子および前記第２制御端子によって制御され、前記第１電流源マスタおよび前記第２電流源マスタが、前記可変第３電流および前記可変第４電流を決定するために、それぞれの前記第１トランジスタおよび前記第２トランジスタを流れる電流に応答する、請求項３に記載の装置。
  5. 前記第１入力信号が前記第２入力信号より大きい条件では、前記第３電流の振幅が、前記第４電流の振幅より大きく、前記第１入力信号が前記第２入力信号より小さい条件では、前記第３電流の前記振幅が、前記第４電流の振幅より小さい、請求項１に記載の装置。
  6. 前記出力バッファに供給される第１差分出力信号および第２差分出力信号を生成するために、前記第１入力信号および前記第２入力信号に応答する差分増幅器をさらに備え、前記第１電流源および前記第２電流源が、前記第１差分出力信号および前記第２差分出力信号に従って制御可能である、請求項１に記載の装置。
  7. 前記第１電流源および前記第２電流源の各１つが、ＭＯＳＦＥＴまたはＪＦＥＴを備える、請求項１に記載の装置。
  8. 前記負荷が、装置の出力インピーダンスを第１導体および第２導体を備える相互接続要素の特性インピーダンスに整合させるインピーダンス整合要素を備え、前記負荷が、前記第１導体および前記第２導体を横断して接続される、請求項１に記載の装置。
  9. 前記装置が、ディスク・ドライブ記憶システムの前置増幅器を備え、前記相互接続が、前記第１負荷端子および前記第２負荷端子を回路要素チャネル・チップに接続する、請求項８に記載の装置。
  10. 前記出力バッファが、
    第１エミッタ端子および第１ベース端子を有し、前記第１負荷端子が前記第１エミッタ端子を備える、第１トランジスタと、
    第２エミッタ端子および第２ベース端子を有し、前記第２負荷端子が前記第２エミッタ端子を備える、第２トランジスタとを備え、
    前記第１トランジスタおよび前記第２トランジスタが、平行エミッタ・フォロワとして構成される、請求項１に記載の装置。
  11. 第１差分出力信号および第２差分出力信号を生成するために、前記第１入力信号および前記第２入力信号に応答する差分増幅器をさらに備え、前記第１ベース端子が、前記第１差分出力信号に応答し、前記第２ベース端子が、前記第２差分出力信号に応答し、前記可変第３電流および前記可変第４電流を生成するために、前記第１電流源および前記第２電流源を制御するように、前記第１差分出力信号および前記第２差分出力信号に応答する増幅器をさらに備える、請求項１０に記載の装置。
  12. 前記第１トランジスタおよび前記第２トランジスタの各１つが、双極性接合トランジスタを備える、請求項１０に記載の装置。
  13. 前記可変第３電流の振幅が、前記可変第４電流の振幅より大きく、それにより、前記第１入力信号と前記第２入力信号との第１関係に応答して、負荷電流が第１方向において前記負荷を通って流れ、前記第２電流の前記振幅が、前記第１電流の前記振幅より大きく、それにより、負荷電流が、前記第１入力信号と前記第２入力信号との第２関係に応答して、第２方向において前記負荷を通って流れる、請求項１に記載の装置。
  14. 差分入力信号を受信し、それに応答して負荷電流を生成する装置であって、
    前記差分入力信号に応答して、差分出力信号を生成する第１差分増幅器と、
    前記差分出力信号に応答して、第１電流源および第２電流源を制御する電流制御増幅器と、
    第３電流および第４電流を生成するための、前記差分出力信号に応答する出力バッファとを備え、前記第１電流源および前記第２電流源が、可変レベル第１電流および可変レベル第２電流を前記出力バッファに供給し、前記負荷電流が、前記第３電流および前記第４電流、ならびに前記可変レベル第１電流および前記可変レベル第２電流の関数である、装置。
  15. 前記出力バッファが、それぞれの第１ベース端子および第２ベース端子を各々が有し、かつ各々がそれぞれの第１トランジスタ電流および第２トランジスタ電流を生成するための平行エミッタ・フォロワとして構成される第１トランジスタおよび第２トランジスタを備え、前記第１ベース端子および前記第２ベース端子が、前記差分出力信号に応答し、前記第１トランジスタおよび前記第２トランジスタのそれぞれが、それぞれの前記第１電流源および前記第２電流源に接続されたそれぞれの第１エミッタ端子および第２エミッタ端子をさらに有し、前記負荷電流が、前記第１トランジスタ電流および前記第２トランジスタ電流ならびに前記可変レベル第１電流および前記可変レベル第２電流に応答して、前記第１エミッタ端子および前記第２エミッタ端子において生成される、請求項１４に記載の装置。
  16. 前記電流制御増幅器が、第１電流ミラー・マスタおよび第２電流ミラー・マスタを制御するための電流制御差分出力信号を生成する第２差分増幅器を備え、前記第１電流ミラー・マスタおよび前記第２電流ミラー・マスタが、前記第１電流源および前記第２電流源を制御する、請求項１４に記載の装置。
  17. 第１差分入力信号および第２差分入力信号を受信して、差分出力信号を生成する装置であって、
    前記第１差分入力信号および前記第２差分入力信号を受信し、それに応答して第１差分出力信号および第２差分出力信号を生成する第１差分増幅器と、
    前記第１差分出力信号に応答する制御端子を有する第１トランジスタ、および前記第２差分出力信号に応答する制御端子を有する第２トランジスタを備える第２差分増幅器と、
    電流を前記第２差分増幅器に供給する電流源と、
    前記第１トランジスタを流れる電流に応答する第１電流源と、
    前記第２トランジスタを流れる電流に応答する第２電流源と、
    第１電流を生成するための、前記第１電流源マスタに応答する第１電流源ミラーと、
    第２電流を生成するための、前記第２電流源マスタに応答する第２電流源ミラーと、
    出力バッファであって、
    前記第１差分出力信号に応答する制御端子を有し、第１出力端子において第３電流を生成する第３トランジスタと、
    前記第２差分出力信号に応答する制御端子を有し、第２出力端子において第４電流を生成する第４トランジスタとを備える、出力バッファとを備え、
    前記差分出力電流が、前記第１、第２、第３、および第４電流に応答して、前記第１出力端子および前記第２出力端子において生成される、装置。
  18. 前記第１差分増幅器が、
    前記第１差分入力信号に応答するトランジスタ制御端子、およびトランジスタ出力端子を有し、前記第１差分出力信号が、前記トランジスタ出力端子において提供される、第５トランジスタと、
    前記第２差分入力信号に応答するトランジスタ制御端子、およびトランジスタ出力端子を有し、前記第２差分入力信号が、前記トランジスタ出力端子において提供される、第６トランジスタとを備える、請求項１７に記載の装置。
  19. 前記第１トランジスタが、第１ベース端子および第１コレクタ端子を有する双極性接合トランジスタを備え、前記第５トランジスタの前記トランジスタ制御端子および前記トランジスタ制御端子が、それぞれ、前記第１ベース端子および前記第１コレクタ端子を備え、前記第６トランジスタが、第２ベース端子および第２コレクタ端子を有する双極性接合トランジスタを備え、前記第６トランジスタの前記トランジスタ制御端子および前記トランジスタ出力端子が、それぞれ、前記第２ベース端子および前記第２コレクタ端子を備える、請求項１８に記載の装置。
  20. 前記第１トランジスタおよび前記第２トランジスタが、それぞれ、第１電界効果トランジスタおよび第２電界効果トランジスタを備え、前記第１トランジスタの前記制御端子が、前記第１電界効果トランジスタのゲート端子を備え、前記第２トランジスタの前記制御端子が、前記第２電界効果トランジスタのゲート端子を備える、請求項１７に記載の装置。
  21. 前記第１電流源マスタが、前記第１トランジスタを通る電流経路と直接のチャネル経路を有する第１電界効果トランジスタを備え、前記第２電流源マスタが、前記第２トランジスタを通る電流経路と直接のチャネル経路を有する第２電界効果トランジスタを備え、前記第１電界効果トランジスタが、そのゲート端子に接続された源／ドレイン端子をさらに備え、前記第２電界効果トランジスタが、そのゲート端子に接続された源／ドレイン端子をさらに備える、請求項１７に記載の装置。
  22. 前記第１電流源ミラーが、前記第１電界効果トランジスタの前記ゲート端子に接続されたゲート端子を有する第３電界効果トランジスタを備え、前記第２電流源ミラーが、前記第２電界効果トランジスタの前記ゲート端子に接続されたゲート端子を有する第４電界効果トランジスタを備え、前記第３電界効果トランジスタが、前記第３トランジスタを通る電流経路と直列のチャネル経路を有し、前記第４電界効果トランジスタが、前記第４トランジスタを通る電流経路と直列のチャネル経路を有する、請求項２１に記載の装置。
  23. 前記第１電流の振幅が、前記第２電流の振幅より大きく、それにより、前記差分出力電流が、前記第１差分入力信号と前記第２差分入力信号との第１関係に応答して第１方向において負荷を通って流れ、前記第２電流の前記振幅が、前記第１電流の前記振幅より大きく、それにより、前記差分出力電流が、前記第１差分入力信号と前記第２差分入力信号との第２関係に応答して、第２方向において前記負荷を通って流れる、請求項１７に記載の装置。
  24. 第１差を有する第１差分入力信号および第２差分入力信号を受信して、第２差を有する第１差分出力信号および第２差分出力信号を生成する変換器であって、前記第１差が前記第２差より小さく、
    前記第１差分入力信号および前記第２差分入力信号に応答し、前記第１出力端子および前記第２出力端子を有する第１差分増幅器と、
    それぞれの前記第１出力端子および第２出力端子に応答する第１入力端子および第２入力端子を有し、それぞれの前記第１差分入力信号および前記第２差分入力信号に従って第１電流および第２電流を生成するための第２差分増幅器と、
    第３電流および第４電流を生成するための、前記第１出力端子および前記第２出力端子に応答する出力バッファとを備え、
    前記差分出力信号が、前記第１、第２、第３、および第４電流に応答して生成される、変換器。
  25. 前記出力バッファが、
    前記第３電流を生成するための、前記第１出力端子に接続された制御端子を有する第１トランジスタと、
    前記第４電流を生成するための、前記第２出力端子に接続された制御端子を有する第２トランジスタとをさらに備える、請求項２４に記載の変換器。
  26. 前記第１電流の振幅が、前記第２電流の振幅より大きく、前記第１差分入力信号と前記第２差分入力信号との第１関係に応答して、前記第１差分出力信号を生成し、前記第２電流の前記振幅が、前記第１電流の前記振幅より大きく、前記第１差分入力信号と前記第２差分入力信号との第２関係に応答して、前記第２差分出力信号を生成する、請求項２４に記載の変換器。
  27. 時間変動差分入力を処理するための増幅器であって、
    前記差分入力を受信するための第１入力端子および第２入力端子と、
    高電圧レールと低電圧レールとの間において構成され、高ピーク電圧を受信する前記第１入力端子に応答して低電圧であり、かつ低ピーク電圧を受信する前記入力端子に応答して高電圧である第１中間出力を提供する第１トランジスタと、
    前記高電圧レールと前記低電圧レールとの間においてやはり構成され、高ピーク電圧を受信する前記第２端子に応答して低電圧であり、かつ低ピーク電圧を受信する前記入力端子に応答して高電圧である第２中間出力を提供する第２トランジスタと、
    前記差分入力の増幅バージョンを伝達するための第１出力端子および第２出力端子を有する第１増幅器と、前記高電圧レールと前記低電圧レールとの間に接続され、かつ前記第１中間出力に応答して出力電圧を前記第１出力端子に提供するように構成される第３トランジスタと、前記高電圧レールと前記低電圧レールとの間に接続され、かつ前記第２中間出力に応答して出力電圧を前記第２出力端子に提供するように構成される第４トランジスタと、
    少なくとも１つの電流源と、前記出力端子のいずれかを１つの電圧レールの電位に向けて駆動し、一方、前記出力端子の他方が、他方の電圧レールの電位に向けて駆動されるように、可変電流レベルを前記第１増幅器に選択的に注入するように構成される切替え回路とを含む第２増幅器とを備える、増幅器。
  28. 第１入力信号および第２入力信号を備える差分入力信号に応答して、負荷電流を負荷に供給するためのディスク・ドライブ・データ記憶システムの前置増幅器であって、前記装置が、
    第１負荷端子における第１電流および第２負荷端子における第２電流を生成し、前記第１電流および前記第２電流が、前記第１入力信号および前記第２入力信号に関数的に関係付けられ、前記負荷が、前記第１負荷端子と前記第２負荷端子との間に接続される、出力バッファと、
    可変第３電流を前記差分入力信号の関数として供給するための、前記第１負荷端子に接続された第１電流源と、
    可変第４電流を前記差分入力信号の関数として供給するための、前記第２負荷端子に接続された第２電流源とを備え、前記第１、第２、第３、および第４電流が、前記負荷電流を決定するために共動する、前置増幅器。
  29. 前記差分入力信号が、記憶されているデータ・ビットを表す、請求項２８に記載の前置増幅器。
  30. 前記負荷が、前置増幅器の出力インピーダンスを相互接続要素の特性インピーダンスに整合させるためのインピーダンス整合要素を備える、請求項２８に記載の前置増幅器。
  31. 前記インピーダンス整合要素が、抵抗を備える、請求項３０に記載の前置増幅器。
  32. 前記負荷を流れる前記負荷電流が、前記負荷の両端に電圧を創出し、前記電圧が、前記第１入力信号と前記第２入力信号との差を表し、前記電圧が、前記第１入力信号と前記第２入力信号との第１関係に応答して第１値を有し、前記電圧が、前記第１入力信号と前記第２入力信号との第２関係に応答して第２値を有する、請求項２８に記載の前置増幅器。
  33. 前記電圧が、前記第１入力信号と前記第２入力信号との前記差より大きい、請求項３２に記載の前置増幅器。
  34. 前記電圧の前記第１値が、第１極性を有し、前記電圧の前記第２値が、前記第１極性とは反対の第２極性を有する、請求項３２に記載の前置増幅器。
  35. 第１差分入力信号および第２差分入力信号に応答して負荷電流を供給する方法であって、
    前記第１差分入力信号および第２差分入力信号を受信することと、
    前記第１差分入力信号および前記第２差分入力信号に関数的に関係付けられる第１可変電流および第２可変電流を生成することと、
    前記第１差分入力信号および前記第２差分入力信号に関数的に関係付けられる第３電流および第４電流を生成することとを備え、
    第１端子と第２端子との間において前記負荷電流を生成するために、前記第１可変電流および前記第２電流が、第１端子において共動し、前記第２可変電流および前記第４電流が、第２端子において共動する、方法。
  36. 前記第１可変電流および前記第２可変電流を生成する工程が、前記第１差分入力信号と前記第２差分入力信号との関数関係に従って、第１電流源および第２電流源を制御することを備える、請求項３５に記載の方法。
  37. 前記第１可変電流および第２可変電流を生成する工程が、前記第１差分入力信号および前記第２差分入力信号に関数的に関係付けられる第１中間電流および第２中間電流を生成することと、前記第１中間電流および前記第２中間電流をそれぞれの第１電流源ミラーに供給して、前記第１可変電流源ミラーおよび前記第２電流源ミラーを生成し、それにより前記第２可変電流を生成することとを備える、請求項３５に記載の方法。
  38. 前記第１可変電流の振幅が、前記第２可変電流の振幅より大きく、それにより、前記負荷電流が、前記第１差分入力信号と前記第２差分入力信号との第１関係に応答して第１方向に流れ、前記第２可変電流の前記振幅が、前記第１可変電流の前記振幅より大きく、それにより、前記負荷電流が、前記第１差分入力信号と前記第２差分入力信号との第２関係に応答して第２方向に流れる、請求項３５に記載の方法。
  39. 第１入力端子および第２入力端子において受信される差分入力信号を処理する方法であって、
    第１電圧レベルを受信する第１レール、および第２電圧レベルを受信する第２レールを提供する工程と、
    前記第１レールおよび前記第２レールに接続された差分増幅器ステージを提供し、前記増幅器ステージが、前記第１入力端子に提供される信号を表す出力信号を生成するように構成された少なくとも１つの第１トランジスタを含む工程と、
    前記出力信号の特性を制御するために、前記第１トランジスタと前記レールの１つとの間において可変電流を注入し、前記電流が、前記入力信号の関数として変化する工程とを含む、方法。
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