JP3883037B2 - 媒体記録再生システム - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、媒体記録再生システムさらには磁気記録式の媒体記録再生システムにおけるヘッドからの読出し信号を増幅したりヘッドを書込み信号で駆動したりする読出し書込み用の半導体集積回路に関し、例えばハードディスク装置に利用して有効な技術に関する。
【０００２】
【従来の技術】
従来、ハードディスク装置においては、図２３に示すように、媒体としての磁気ディスク１００に記録されているデータを読み取るための磁気ヘッドを先端に備えたアーム１２０を移動させるキャリッジ１３０の側面に、磁気ヘッドからの読出し信号を増幅したり磁気ヘッドを書込み信号で駆動したりする読出し書込み用の半導体集積回路（以下、リードライトＩＣと呼ぶ）２２０が設けられ、このリードライトＩＣ２２０と磁気ヘッドとはＦＰＣ（フレキシブル・プリンテッド・サーキット）と呼ばれる折り曲げ可能なケーブルで接続されていた。なお、図２３のように複数枚の磁気ディスクを有する装置では、各磁気ディスクに対応して設けられている複数のヘッドの信号を１つのＩＣで処理する多チャンネル用のＩＣとして、リードライトＩＣが構成されている。
【０００３】
【発明が解決しようとする課題】
磁気ディスク装置は半導体メモリと異なり物理的な稼動部分があるためデータのリードライト速度が遅いという欠点があり、リードライトのより一層の高速化が要望されている。ところで、磁気ディスク装置においてデータ転送速度を向上させるためには、ディスクすなわちスピンドルモータの回転速度を上げしかもこのスピンドルモータおよびキャリッジを移動させるボイスコイルモータのサーボ制御が正確に行なえる必要がある。また、リードライトＩＣも、高い周波数の信号を増幅できるように、高性能な回路に設計してやる必要がある。
【０００４】
本出願人は、そのような高速回転が可能でかつ高速回転でも正確なサーボ制御が可能な磁気ディスク装置および高周波動作が可能な高性能のリードライトＩＣの開発に成功した。しかしながら、データ転送速度を高速化させると、読出し信号や書込み信号のＳＮ比が劣化するという問題点があることが分かった。そこで、本発明者らは、その原因について検討した。
【０００５】
その結果、磁気ヘッドの部分で高い周波数成分のノイズが発生（特に書込み時）しており、前述のようにリードライトＩＣをキャリッジに設けアーム先端の磁気ヘッドとリードライトＩＣとをケーブルで接続するようにした構成にあっては、ケーブルの長さが長いためケーブルがアンテナの役割を果たして高周波のノイズを拾ってしまうとともに、ケーブルを伝わる信号は微弱な信号であるためケーブルが拾ったノイズでＳＮ比が劣化することを見出した。
【０００６】
そこで、本発明者らは、リードライトＩＣをアームに設けることで磁気ヘッドとリードライトＩＣを接続するケーブルの長さを短くすることができないか検討した。しかしながら、リードライトＩＣをアームに設けるとアームの重量が増加してシーク動作に支障を来すので、サイズの大きなＩＣをアームにつけることはできない。かかる経緯から、従来のリードライトＩＣの機能を分けて複数のチップで構成し、磁気ヘッドに直接接続されて電気的に駆動するリードアンプとライトアンプの最小限の構成を有するＩＣのみをアームにつけてやれば上記課題を解決できるとの着想を得て本発明をするに到った。
【０００７】
なお、上記と類似の課題を解決するため、リードライトＩＣを分割して可動アーム側に制御回路を含むＩＣを、またヘッドスライダ側に記録回路または再生回路を有するＩＣチップを設けるようにした発明（特開平３−１０８１２０号公報）が提案されている。この先願発明では、記録回路の負荷インピーダンスを小さくして電流の立ち上がりを速くして良好な書込みを保証するヘッドスライダ側に記録回路を有するＩＣチップを設けるようにした実施例が示されている。
【０００８】
さらに、この先願発明では、再生信号に混入する雑音の大きさは、ヘッドＩＣと磁気ヘッドとの間の配線長に比例するため、配線長が長くなると雑音が大きくなることから、ヘッドＩＣと磁気ヘッドとの間の配線長はできるだけ短くする必要があるとしている。つまり、上記先願発明は、再生回路と記録回路はその特性上ヘッドスライダ側に記録回路と再生回路を有するＩＣチップを設けるのが望ましいが、そのようにするとヘッドスライダの重量が大きくなって追従性が悪くなるので、ヘッドスライダ側に記録回路または再生回路を有するＩＣチップを設けるようにした発明であると考えられる。少なくとも、上記先願発明には、ヘッドスライダ側に再生回路のみを有するＩＣチップを設けるという積極的な意義は全く開示されていない。
【０００９】
ところで、上記先願発明が提案された当時は、一般にＩＣはレジンなどの樹脂により封止された構造を有しており、最近開発されたパッケージを有しないフリップチップのような実装技術はなかった。従って、上記先願発明の出願時に比べると現在のＩＣは重量の点ではかなり改善されているので、重量の面からリードライトＩＣを分割して可動アーム側に制御回路を含むＩＣを、またヘッドスライダ側に記録回路または再生回路を有するＩＣチップを設ける意義は薄くなっている。つまり、前記先願発明は、負荷インピーダンスの低減という発明の趣旨からすると、重量の点が改善されればヘッドスライダ側に記録回路と再生回路を有するＩＣチップを設けるのが望ましいという思想の技術であると理解するのが合理的である。
【００１０】
しかしながら、本発明者らは、フリップチップ実装技術を採用することでヘッドスライダ側に記録回路（ライトアンプ）と再生回路（リードアンプ）を有するＩＣチップを設けてもヘッドの追従性をそれほど低下しないが、チップの消費電力が多くなり発熱が大きくなることによりヘッドを保持するサスペンションが熱変形して位置決め精度が低下する。具体的には、書込みモードでは先ず読出しを行なってその読出し信号に基づいてヘッドの位置決めをしてから書込みを開始するが、ヘッドに記録回路（ライトアンプ）があると書込みの際に大きな電流が流れてチップ温度が上昇してサスペンションが熱変形し、ヘッドが位置ずれを起こすおそれがあるという課題があることを新たに見出した。
【００１１】
特に、フリップチップ実装技術では、パッケージがない分チップの熱容量が小さくなるとともにチップとサスペンションとの間の熱伝達もパッケージに封止されたＩＣに比べて良好になるため、一層サスペンションが熱変形（伸び縮み）し易くなる。前記先願発明には、かかるチップの発熱に伴なうサスペンションの熱変形の観点からチップを分割するという発想は全く開示されていない。
【００１２】
この発明の目的は、書込み電流によるサスペンションの熱変形を防止して高精度の書込みおよび読出しを行なえる媒体記録再生システムを提供することにある。
【００１３】
この発明の他の目的は、ＳＮ比を劣化させることなく高速でデータの読出しを行なうことができる媒体記録再生システムを提供することにある。
【００１４】
この発明のさらに他の目的は、シーク動作に支障を来たすことなく読出しおよび書込みを高速で行なうことができる媒体記録再生システムを提供することにある。
【００１５】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１７】
すなわち、本願の発明は、媒体駆動回路と、ヘッド保持手段、ヘッド移動手段、ヘッド駆動回路、信号処理回路、制御装置を備えた媒体記録再生システムにおいて、上記ヘッド駆動回路は、上記ヘッドによる読出し信号を増幅する増幅回路を有する第１の半導体集積回路と、該第１の半導体集積回路と上記信号処理回路との間に設けられリードデータの受渡しを行なうとともに上記信号処理回路からライトデータを受けて書込み用のヘッドの駆動信号を生成する回路とを有する第２の半導体集積回路とを備え、上記ヘッド保持手段の先端部に上記ヘッドが、また先端に近い部位に上記第１の半導体集積回路が設けられ、上記第２の半導体集積回路は上記移動手段側に設けられるようにしたものである。
【００１８】
上記した手段によれば、ヘッドを電気的に駆動する半導体集積回路が２つの半導体集積回路で構成され、読出し回路を有する第１の半導体集積回路がヘッド保持手段（アーム）の先端に近い部位に設けられ、書込み回路を有する第２の半導体集積回路が移動手段（キャリッジ）側に設けられるため、書込み時に書込み電流が第２の半導体集積回路に流されてチップ温度が上昇してもヘッド保持手段に熱が伝わりにくく、熱変形によるヘッドの位置ずれを回避することができるとともに、読出し回路を有する第１の半導体集積回路とヘッドとを接続する信号線の長さが短くなってノイズがのりにくくなる。そのため、ＳＮ比を劣化させることなくデータの読出しを高速で行なうことができる。また、ヘッドを電気的に駆動する半導体集積回路が２つの半導体集積回路で構成され、一方がヘッド保持手段（アーム）に設けられ他方が移動手段（キャリッジ）側に設けられるため、アーム側に搭載される半導体集積回路の重量を抑えることができ、これによってシーク動作に支障を来たすことなく読出しおよび書込みを高速で行なうことができる。
【００１９】
また、望ましくは、上記ヘッド保持手段が上記移動手段に近い固定部分（ベース部）と上記記録媒体に対向する可動部分（サスペンション部）とからなる場合に、上記第１の半導体集積回路は上記ヘッド保持手段の可動部分に設けるようにする。これによって、読出し回路を有する第１の半導体集積回路とヘッドとの距離が、第１の半導体集積回路を固定部分に設ける場合に比べて短くなり、より一層読出し信号線にノイズがのりにくくなる。
【００２０】
さらに、望ましくは、上記ヘッド保持手段の上記固定部分は剛性の高い部材で構成し、上記可動部分は弾性を有する薄板材で構成する。ヘッド保持手段の先端側は記憶媒体が回転しヘッドに浮力が作用したときに変形する必要があるので、先端に向かうほど断面積が小さくなるように形成されたヘッド保持部材を使用することも可能であるが、固定部分は剛性の高い部材で構成し、可動部分は弾性を有する薄板材で構成する方が加工が容易になるという利点がある。
【００２１】
また、上記第１の半導体集積回路と第２の半導体集積回路とは、折り曲げ可能な配線ケーブルで接続され、上記第１の半導体集積回路は低融点金属からなるバンプを介して上記配線ケーブルの所定位置に結合されるようにする。これにより、ＦＰＣのような汎用のケーブルを用いて２つの半導体集積回路を接続できるとともに、ケーブルと第１の半導体集積回路との結合も簡単に行なえるため、コストの低減を図ることができる。
【００２２】
さらに、上記第２の半導体集積回路に設けられた書込み回路によるヘッドの駆動が電圧信号で行なわれるように構成する。電圧信号で行なうことにより、書込み回路の出力インピーダンスを低くでき、これによりヘッドに流れる電流のセトリングを向上させ、高速の書込みを実現することができる。
【００２３】
さらに、上記ヘッドに供給される書込みのための駆動信号を生成する回路には、上記第２の半導体集積回路と上記ヘッドとを接続する配線の特性インピーダンスと同一の抵抗値を有するインピーダンス整合用の抵抗を設ける。これにより、信号線端部での信号の反射を防止し高速の書込みを実現することができる。ここで、上記インピーダンス整合用の抵抗はその抵抗値を調整可能な可変抵抗により構成すると良い。これにより、書込み回路を有する第２の半導体集積回路とヘッドとを接続する配線の長さや使用するケーブルの種類がシステムによって異なっていてもそれらに応じて抵抗値を調整することができる。
【００２４】
また、上記第１の半導体集積回路は、上記第２の半導体集積回路と接続される端子用のバンプがチップの一方の辺に沿って、また上記ヘッドと接続される端子用のバンプがチップの他方の辺に沿って配置されているとともに、これら２つのバンプ列が上記配線ケーブルの幅方向に沿うように実装する。これにより、バンプ列が配線ケーブルの長手方向に沿うように配置する場合比べてケーブルの幅を狭くすることができる。
【００２５】
さらに、上記第１の半導体集積回路には、上記ヘッドの抵抗値のばらつきに伴なうゲインの周波数特性の劣化および帯域幅の低下を補正する補正回路を設ける。これにより、ヘッドの抵抗値にばらつきがあってもゲインの周波数特性の劣化および帯域幅の低下を抑えることができる。
【００２６】
さらに、上記第１の半導体集積回路と第２の半導体集積回路との間は２本の電源線と２本の伝送線で接続する。これにより、信号線の数を減らすことができ、ヘッド保持手段の一層の軽量化が可能になりアームのシーク動作が円滑かつ正確に行なえる。
【００２７】
また、上記ヘッドは読み取り用ヘッドと記録用ヘッドとにより構成する。読出しに適したヘッドと書込みに適したヘッドを使用することにより、高速の読出し、書込みおよび精度の高い読出し、書込みが可能となる。
【００２８】
さらに、望ましくは、上記第１の半導体集積回路と第２の半導体集積回路との間は２本の電源線と２本の伝送線のみで接続する。これにより、ヘッドの組立てが簡単になるとともに、ヘッドを保持するアームの一層の軽量化が可能となりアームのシーク動作がさらに円滑かつ正確に行なえる。
【００２９】
さらに、上記ヘッドを複数個備える場合に、上記第１の半導体集積回路を上記複数のヘッドに対応して複数個設け、第２の半導体集積回路は上記複数の第１の半導体集積回路に対して共通の回路として設ける。これにより、システムを構成するチップ数を減らし、組立てを容易化することができる。
【００３０】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００３１】
図１は本発明を適用したハードディスク装置のアームの構成例を示す。図１において、１２０は先端に磁気ヘッドＨＤを有するアームで、このアームは弾性を有する金属製のサスペンション１２１とこのサスペンション１２１を支持するベース１２２とからなり、サスペンション１２１の先端すなわちベース１２２と反対側の端部の下面に磁気ヘッドＨＤが装着されている。ベース１２２の基端部すなわちサスペンション１２１と反対側の端部は、回動可能な構造を有し図示しないボイスコイルモータによりアームをディスクの径方向へ移動させる移動手段としてのキャリッジ１３０に固定されている。なお、図１にはアーム１２０が１つだけ示されているが、図２３と同様に複数個設けられる。また、図面上は明らかでないが、各アーム１２０の先端の磁気ヘッドＨＤは、読出し用と書込み用の２つがペアで設けられている。
【００３２】
この実施例においては、リードライトＩＣと呼ばれキャリッジ側に搭載されていた従来の半導体集積回路の機能が、主として読出し信号を増幅する読出し回路（リードアンプ）を有するフロントチップ３００と、書込み信号によりヘッドを駆動する書込み回路（ライトアンプ）およびこの書込み回路と上記フロントチップの読出し回路を制御する回路を有するコントロールチップ４００とに分割され、フロントチップ３００はアームの先端側サスペンション１２１のほぼ中央に取り付けられている。サスペンション１２１上におけるフロントチップ３００の取付け位置はどこでもよいが、ヘッドとの距離を短くするためにはできるだけ先端に近い位置が望ましい。
【００３３】
この実施例では、磁気ヘッドＨＤを支持するアーム１２０はサスペンション１２１とベース１２２とにより構成されると説明したが、アーム１２０の構造はそれに限定されるものでなく、先端に向かって徐々に厚みが薄くなるような一枚のプレートつまりサスペンションとベースが明確に区別できない構造であっても良い。そのような構造のアームにおいても、フロントチップ３００は、アームの先端に近い側、言いかえるとディスクと対向しディスク回転時にヘッドに作用する浮力で変形し易い可動部分に取り付けられる。
【００３４】
一方、コントロールチップ４００はキャリッジ１３０の側面に設けられたプレート１３１に取り付けられ、ヘッドＨＤとフロントチップ３００とコントロールチップ４００との間はＦＰＣ１２３により接続されている。また、特に制限されるものでないが、コントロールチップ４００は、複数のチャンネルに対応した構成すなわち複数のアームに設けられているフロントＩＣと接続され、複数のフロントチップを１つのコントロールチップで制御可能に構成されている。
【００３５】
上記のようにヘッドに近いフロントチップ３００に読出し回路が設けられることにより、フロントチップ３００とヘッドＨＤとを接続する配線が短くなり、外部からのノイズを拾いにくくなって低ノイズで高速の読出しが可能となる。これととともに、書込み回路がキャリッジ１３０の側面のコントロールチップ４００に設けられているため、書込み回路がフロントチップ３００に設けられる場合に比べてフロントチップ３００の消費電力すなわち発熱量が少なくなりサスペンション１２１の変形を抑制することが可能となる。また、この実施例においては、後述のように書込み回路によるライトヘッドの駆動を従来の一般的な電流方式でなく電圧方式とし消費電力を抑え、かつ伝送路のインピーダンスとマッチングする抵抗をコントロールチップ内に設けることで伝送線端での信号の反射を抑制し高速書込みを可能にしている。
【００３６】
さらに、この実施例においては、フロントチップ３００はパッケージに封入されていないフリップチップの状態で実装され、チップの軽量化が図られている。図２にフロントチップ３００の実装構造の一例の詳細が示されている。なお、ここでフリップチップとは、一般に裸（ベア）のチップと呼ばれるものを意味しており、パッシベーション膜のような半導体製造プロセスで形成される絶縁膜がチップ表面に形成されているものを含む。また、実装時にフリップチップ状態であればチップをサスペンション１２１上に実装した後に樹脂等でモールドしたものも含まれると解すべきである。
【００３７】
図２において、１２３はサスペンション１２１の表面に貼着されたＦＰＣで、このＦＰＣ１２３の先端に磁気ヘッドＨＤが実装されている。また、フロントチップ３００には、はんだのような低融点金属からなるバンプ３１１が形成されている。そして、ＦＰＣ１２３のスペンション１２１先端よりやや中央寄りの位置には、フロントチップ３００を実装するための電極パッド１２４が上記フロントチップ３００のバンプ３１１の配置に対応して形成されている。フロントチップ３００は、バンプ３１１がＦＰＣ１２３の対応する電極パッド１２４に接触するように搭載され、加熱しながらチップをＦＰＣへ押し付けることにより、フェースダウン方式でＦＰＣ上に溶着（サーマルボンディング）される。
【００３８】
なお、実施例では、フロントチップ３００にバンプを形成するとしたが、ＦＰＣ１２３側にバンプを形成したり、ＦＰＣ１２３の電極パッド１２４上にはんだボールを載せて、上方からフロントチップ３００の対応する電極パッドをはんだボールに接触するように被せ、加熱しながらチップをＦＰＣへ押し付けることにより、フロントチップをＦＰＣ上に溶着させるようにしてもよい。また、フロントチップ３００はサスペンション１２１の表面に貼着されている状態でＦＰＣ１２３上に実装しても良いが、フロントチップ３００をＦＰＣ１２３上に実装してからこのＦＰＣ１２３をサスペンション１２１の表面に貼着するようにすることも可能である。
【００３９】
図２では明らかでないが、磁気ヘッドＨＤは書込み用のライトヘッドと読出し用のＭＲヘッドとにより構成されている。このうち、読出し用のＭＲヘッドとフロントチップ３００との間はＦＰＣ１２３に設けられた２本の配線１３１，１３２により接続されている。ライトヘッドはＦＰＣ１２３に設けられた２本の配線１３３，１３４によりコントロールチップ４００に直接接続される。また、フロントチップ３００はＦＰＣ１２３に設けられた４本の配線１３５〜１３８によりコントロールチップ４００に接続される。フロントチップ３００とコントロールチップ４００との間の４本の配線１３５〜１３８のうち２本は電源電圧を供給するためのもの、他の２本は読出しデータ信号および制御信号を伝送するためのものである。
【００４０】
さらに、図２からも分かるように、この実施例では、フロントチップ３００のバンプ３１１は、コントロールチップ４００と接続される端子用のバンプがチップの一方の辺に沿って、またヘッドと接続される端子用のバンプがチップの他方の辺に沿って配置されているとともに、これら２つのバンプ列がＦＰＣ１２３の幅方向に並んだ状態で実装されるように電極パッド１２４がＦＰＣ１２３の長手方向と直交する方向に沿って配列されている。これにより、ＦＰＣ１２３の幅を小さくすることができる。つまり、電極パッド１２４はＦＰＣ１２３の長手方向に沿って配列しても良いがそのようにするとそれらのパッドと接続される配線１３５〜１３８を外側から廻り込むように形成しなくてはならないためＦＰＣの幅が広くなってしまうが、図２のように配置することによりＦＰＣ１２３の幅を小さくすることができる。また、ヘッドＨＤとフロントチップ３００との距離に対する配線１３１，１３２の長さを短くし、よりノイズを拾いにくくすることができる。
【００４１】
さらに、ＦＰＣ１２３には、打ち抜き窓１２８，１２９が形成されている。これにより、ＦＰＣひいてはアームの軽量化を図ることができる。また、図２においては、ライトヘッドとコントロールチップ４００を接続する配線１３３，１３４がフロントチップ３００の搭載箇所を迂回するように配設されているが、実装されたチップの下方すなわちパッド１２４の間を通過するように配設しても良い。これにより、ＦＰＣ１２３の幅をさらに狭くすることができる。
【００４２】
図３には、上記フロントチップ３００およびコントロールチップ４００の概略構成と、フロントチップ３００とコントロールチップ４００との接続関係が示されている。
【００４３】
図３において、３００Ａ，３００Ｂ……３００Ｎはそれぞれが別個のアームに搭載されたフロントチップ、ＨＤｒはＭＲヘッド（磁気抵抗ヘッド）などからなる読出し用ヘッド、ＨＤｗは書込み用ヘッドである。各フロントチップ３００は、読出し用ヘッドＨＤｒに接続されたリードアンプＲＡＭＰと、コントロールチップ４００との間の信号の送受信を行なうインタフェース部３１０、図示しない制御部、ヘッド異常検出回路等により構成されている。この実施例では、読出し用ヘッドＨＤｒはフロントチップ３００に接続され、書込み用ヘッドＨＤｗはコントロールチップ４００に接続されている。
【００４４】
上記フロントチップ３００内の制御部は、制御用のレジスタを備えこのレジスタの設定内容に応じてチップ内部の回路の動作タイミングやリードアンプのバイアス電流の制御、コントロールチップ４００との間の信号の送受信の制御、コントロールチップ４００からの信号による制御用レジスタへの設定、異常検出回路により検出された信号に基づく異常判定およびその出力等の制御を行なう。
【００４５】
コントロールチップ４００は、書込み用ヘッドＨＤｗに接続される書込み用アンプＷＡＭＰA，ＷＡＭＰB……ＷＡＭＰNと、上記各フロントチップ３００Ａ，３００Ｂ……３００Ｎとの間の信号の送受信を行なうインタフェース部Ｉ／ＯＡ，Ｉ／ＯＢ……Ｉ／ＯＮと、データチャネルプロセッサなどと呼ばれる上位の信号処理用ＬＳＩとの間の信号の送受信を行なう入力バッファＩＢＦおよび出力バッファＯＢＦと、システムのコントローラとしてのマイクロコンピュータからの制御信号を受けてチップ内部を制御する制御回路４１０とから構成されている。この制御回路４１０には動作モードなどを設定するためのレジスタＲＥＧが設けられている。
【００４６】
コントロールチップ４００のインタフェース部Ｉ／ＯＡ，Ｉ／ＯＢ……Ｉ／ＯＮと、対応するフロントチップ３００Ａ，３００Ｂ……３００Ｎのインタフェース部３１０とは、各々４本の伝送線で接続されており、４本のうち２本は、＋３ＶのようなＶｃｃ電源線と−３ＶのようなＶｅｅ電源線である。そして、残りの２本を使って、フロントチップ３００からコントロールチップ４００への読出しデータの伝送およびコントロールチップ４００からフロントチップ３００内の制御用レジスタへの制御内容の設定信号等の伝送を行なうように構成されている。
【００４７】
なお、共通の信号線を使用してフロントチップ３００からコントロールチップ４００への読出しデータを伝送したり、コントロールチップ４００からフロントチップ３００へ制御信号を伝送する回路は、本発明者らが先に出願した特願２０００−３０７８５０号等において開示されている技術を利用して実現することができるので、具体的な回路については開示および説明を省略する。
【００４８】
次に、図４〜図１４を用いて、上記コントロールチップ４００に設けられているライトアンプを含む書込み回路の実施例を説明する。
【００４９】
図６（Ａ）には、書込み用ヘッドＨＤｗに流したい書込み電流Ｉｗの波形が、また図４にはこのような書込み電流Ｉｗを書込み用ヘッドＨＤｗに流すライトアンプを含む書込み回路の概略構成（ブロック構成図）が示されている。この実施例の書込み回路は、図６（Ｂ），（Ｃ）に示すようなパルスと図６（Ｈ）〜（Ｋ）のようなパルスとを合成した電圧を書込み用ヘッドＨＤｗに印加することで、図６（Ａ）に示されているような書込み電流Ｉｗを流すものである。
【００５０】
そのため、この実施例の書込み回路は、図５（Ａ），（Ｂ）に示すような書込み信号ＶＸ，ＶＹに基づいて図５（Ｃ）〜（Ｈ）に示すような重畳パルスＥＸ，ＥＹ，Ｅ１，Ｅ２，Ｅ３，Ｅ４を生成する重畳パルス生成回路４１と、ＥＣＬレベルの振幅のパルスＥＸ，Ｅｙ，Ｅ１〜Ｅ４をＣＭＯＳレベルの振幅のパルスＣＸ，ＣＹ，Ｇ１〜Ｇ４に変換するレベル変換回路４２と、書込み用ヘッドＨＤｗを電圧駆動する書込み用アンプとしてのライトドライバ４３と、レベル変換回路４２からのパルスＧ１〜Ｇ４に基づいて上記ライトドライバ４３に必要とされる図６（Ｈ）〜（Ｋ）に示すような昇圧された駆動電圧Ｓ１〜Ｓ４を生成する重畳仮想電源生成回路４４とから構成されている。
【００５１】
図７には、上記書込み回路を構成する重畳パルス生成回路４１のより具体的な構成例が示されている。この実施例の重畳パルス生成回路４１は、入力段を構成する入力差動アンプＡＭＰ１１と、遅延用のアンプＤＡ１，ＤＡ２と、バッファアンプＢＦＡと、入力パルスＶＸ，ＶＹの立上りと立下りに応じたワンショットパルスを生成するための論理積ゲートＡＮＤ１，ＡＮＤ２と、出力段を構成する出力差動アンプＡＭＰ２１〜ＡＭＰ２３とから構成されている。上記パルスＥ１とＥ４は入力パルスＶＸの立上りに応じて生成される正と負のパルス、パルスＥ２とＥ３は入力パルスＶＸの立下りに応じて生成される正と負のパルスである。
【００５２】
上記論理積ゲートＡＮＤ１，ＤＡ２の具体的な回路例が図８（Ａ）に、入力差動アンプＡＭＰ１１とバッファアンプＢＦＡの具体的な回路例が図８（Ｂ）に、出力差動アンプＡＭＰ１１〜ＡＭＰ１３の具体的な回路例が図８（Ｃ）に、遅延用アンプＤＡ１，ＤＡ２の具体的な回路例が図８（Ｄ）にそれぞれ示されている。
【００５３】
上記遅延用のアンプＤＡ１は入力パルスＶＸ，ＶＹに対応した出力ＥＸ，ＥＹとこれに重畳されるワンショットパルスＥ１〜Ｅ４との位相差ｔ１を設定するための回路、遅延用のアンプＤＡ２はワンショットパルスＥ１〜Ｅ４のパルス幅ｔ２を設定するための回路であり、図８（Ｄ）に示されているように、出力エミッタフォロワ・トランジスタＱ１，Ｑ２のベースと電源電圧Ｖｃｃとの間に容量素子ＤＣ１，ＤＣ２が接続されており、この容量素子ＤＣ１，ＤＣ２の容量値を適当に選ぶことによりアンプの遅延時間が設定される。
【００５４】
なお、遅延用のアンプＤＡ１は、図７に破線で示すように入力差動アンプＡＭＰ１１と出力差動アンプＡＭＰ２１との間に設けるようにしても良い。この場合、パルスＥＸ，ＥＹとＥ１〜Ｅ４との位相差ｔ１は、遅延用のアンプＤＡ１の遅延時間と入力差動アンプＡＭＰ１１および論理積ゲートＡＮＤ１の遅延時間との差によって決定される。この場合、遅延用のアンプＤＡ１の遅延時間の設計は若干面倒となるが、破線の位置に入れることにより入力端子から出力端子までの段数が同一となるので、プロセスにより素子にばらつきが生じたり温度変化で素子特性がずれても、位相差ｔ１がばらつかないという利点がある。なお、ここでは差動増幅段とエミッタフォロワをそれぞれ１段としている。
【００５５】
図７の重畳パルス生成回路は４１は、生成されるパルスのタイミングやパルス幅が固定されるので、図９（Ａ）に示すように遅延用アンプＤＡ１として遅延量可変なアンプを、また出力用アンプＡＭＰ２２，ＡＭＰ２３の基準端子側の定電圧回路Ｖs1として可変電圧回路を使用することで、生成されるパルスのタイミングやパルス幅を調整可能にすることができる。
【００５６】
なお、図９（Ｂ）は遅延量可変な遅延用アンプＤＡ１の具体的な回路例であり、図８（Ｄ）における容量ＤＣ１，ＤＣ２と並列に容量ＤＣ１１，ＤＣ１２；ＤＣ２１，ＤＣ２２を、またこれらの容量と直列にスイッチをそれぞれ設け、レジスタＲＥＧ１０の設定値を変更してオン状態のスイッチを切り替えることで容量値を変化させて、遅延量を調整することができるように構成されている。
【００５７】
図９（Ｃ）は出力用アンプＡＭＰ２２，ＡＭＰ２３の基準端子側の定電圧Ｖs1を与える可変電圧回路の具体的な回路例であり、直列形態の抵抗Ｒ１０および定電流源Ｉ１０と、該定電流源Ｉ１０と並列に設けられた複数の定電流源Ｉ１１，Ｉ１２およびＩ１１，Ｉ１２と直列のスイッチＳＷ３１，ＳＷ３２とからなり、レジスタＲＥＧ１１の設定値を変更して抵抗Ｒ１０に流れる電流を切り替えることで、出力電圧Ｖs1を調整することができるように構成されている。
【００５８】
図１０には、上記書込み回路を構成するレベル変換回路４２の具体的な回路例が示されている。この実施例のレベル変換回路４２は、図１０（Ａ）に示すように、エミッタ結合されたトランジスタＱ１１，Ｑ１２と負荷抵抗Ｒ１，Ｒ２と電流源Ｉ０からなる差動入力段４２１と、入力段４２１の各出力ノードにベースが接続されたコレクタ接地のトランジスタＱ２１，Ｑ２２とそのエミッタ側に接続されたダイオードＤ１，Ｄ２とこのダイオードＤ１，Ｄ２と直列に接続された定電流源Ｉ１，Ｉ２からなるエミッタフォロワ４２２，４２３と、ダイオードＤ１，Ｄ２のカソード側の電圧を入力端子に受ける一対のＣＭＯＳインバータ４２４，４２５とから構成されたレベルシフト回路を備えている。
【００５９】
また、この実施例のレベル変換回路４２は、上記レベルシフト回路と類似の構成を有し、上記レベルシフト回路の定電流源Ｉ０のバイアス電圧を発生するバイアス回路４２６が設けられている。具体的には、差動入力段４２１の負荷抵抗Ｒ１，Ｒ２の１／２の抵抗値を有する抵抗Ｒ３と定電流源Ｉ３とが直列に接続されて、エミッタフォロワ・トランジスタＱ２１とＱ２２のベース電圧の平均電圧を発生する回路と、該平均電圧をベースに受けるトランジスタＱ３１およびこのトランジスタのエミッタと電源電圧ＶEEとの間に接続されたダイオードＤ３と定電流源Ｉ３とからなるエミッタフォロワと、入力端子と出力端子とが直結されたＣＭＯＳインバータＩＮＶと、該インバータの出力と上記エミッタフォロワの出力とが入力端子に印加された差動アンプＡ３とによりバイアス回路４２６が構成されている。
【００６０】
そして、このバイアス回路４２６は、図１０（Ｂ）に示すような差動アンプＡ３の出力が定電流源Ｉ３にバイアス電圧としてフィードバックされることで、ＣＭＯＳインバータＩＮＶの出力と上記エミッタフォロワの出力とが同一レベルとなるように動作する。さらに、このバイアス電圧がレベルシフト回路の定電流源Ｉ０にバイアス電圧として印加されている。これにより、レベルシフト回路は、増幅した信号（エミッタフォロワ４２２，４２３の出力）の振幅の中心をＣＭＯＳインバータ４２４，４２５の入力の中心（＝論理しきい値）に一致させるように動作する。その結果、この実施例のレベル変換回路４２の出力パルスは、そのデューティ比が入力パルスのデューティ比と一致するようになる。
【００６１】
バイアス回路４２６を構成する差動アンプＡ３は、図１０（Ｂ）に示すようなバイポーラトランジスタと負荷ＭＯＳＦＥＴとからなる回路に限定されるものではなく、バイポーラトランジスタのみあるいはＭＯＳＦＥＴのみからなる一般的な差動アンプであっても良い。図１０（Ｂ）の回路は、アクティブ負荷トランジスタとしてＭＯＳＦＥＴ Ｍ１，Ｍ２を使用することでバイポーラトランジスタを用いた場合におけるベース電流による誤差を減らすことができる。また、図１０（Ｂ）の回路は、アクティブ負荷ＭＯＳＦＥＴ Ｍ１，Ｍ２のゲート同士を接続する代わりに、Ｍ２と出力段のＭＯＳＦＥＴ Ｍ３とをカレントミラー接続しているため、ＭＯＳのソースフォロワ回路を１段減らすことができるという利点がある。
【００６２】
図１１（Ａ），（Ｂ）には、上記書込み回路を構成する重畳仮想電源回路４４の具体的な回路例が示されている。このうち図１１（Ａ）は図６（Ｊ），（Ｋ）のようなＶEE側重畳パルスＳ３，Ｓ４を生成する回路、図１１（Ｂ）は図６（Ｈ），（Ｉ）のようなＶCC側重畳パルスＳ１，Ｓ２を生成する回路である。
【００６３】
図１１（Ａ）に示すように、ＶEE側重畳パルスを生成する回路は、レベル変換回路４２からのパルスＧ３（またはＧ４）をベースに受けるｎｐｎバイポーラトランジスタＱ４１と、該トランジスタと直列に接続されたｎｐｎバイポーラトランジスタＱ４２と、Ｑ４１，Ｑ４２の接続ノードと電源電圧ＶEEとの間に直列に接続された容量Ｃ１１および順方向のダイオードＤ１１と、上記入力パルスＧ３またはＧ４に応じて上記トランジスタＱ４２のベースとコレクタ間またはベースとエミッタ間を相補的に短絡するためのスイッチＳＷ１１，ＳＷ１２と、上記入力パルスＧ３（またはＧ４）を反転して上記スイッチＳＷ１１の制御端子に印加するインバータＩＮＶ１とから構成されている。
【００６４】
この回路は、入力パルスＧ３（またはＧ４）がハイレベルのときはトランジスタＱ４１とスイッチＳＷ１２がオンされ、スイッチＳＷ１１はオフとなる。このときトランジスタＱ４２はベースとエミッタが短絡されて逆方向ダイオードとして作用する。そのため、容量Ｃ１１が接続されたノードｎ１１はＶCCに近いレベルまで充電される。そして、次に、入力パルスＧ３（またはＧ４）がロウレベルに変化すると、トランジスタＱ４１とスイッチＳＷ１２がオフされ、スイッチＳＷ１１はオンとなる。このときトランジスタＱ４２はベースとコレクタが短絡されて順方向ダイオードとして作用する。そのため、容量Ｃ１１が接続されたノードｎ１１はＶEEに近いレベルまで下がり、これに応じて容量Ｃ１１の他方の端子の電位が降下する。そのため、出力信号Ｓ３（またはＳ４）はＶEEよりも（ＶCC−ＶEE−３ＶBE）だけ低い電位まで変化されることとなる。なおここで、ＶBEはトランジスタのベース・エミッタ間電圧である。
【００６５】
図１１（Ｂ）の回路は図１１（Ａ）の回路と電位関係が逆にされた類似の構成を有しており、その動作は図１１（Ａ）の回路と同様であり、入力パルスＧ１（またはＧ２）がロウレベルのときにトランジスタＱ５１がオンされて容量Ｃ１２が接続されたノードｎ１２がＶEEに近いレベルまで充電される。そして、次に、入力パルスＧ３（またはＧ４）がハイレベルに変化したときにトランジスタＱ５２がオフされ、トランジスタＱ５１のベースとエミッタが短絡されて逆方向ダイオードとして作用するため、容量Ｃ１２が接続されたノードｎ１２はＶCCに近いレベルまで上がり、これに応じて容量Ｃ１２の他方の端子の電位が上昇する。そのため、出力信号Ｓ１（またはＳ２）はＶCCよりも（ＶCC−ＶEE−３ＶBE）だけ高い電位まで変化されることとなる。
【００６６】
なお、図１１（Ａ）および（Ｂ）の回路において、スイッチＳＷ１２，ＳＷ１４を介してトランジスタＱ４２，Ｑ５２にそれぞれ印加する電圧は、電源電圧ＶEEとＶCCの代わりに任意の定電圧を用いることが可能であり、その定電圧の電圧値に応じて出力パルスＳ１〜Ｓ４のオーバーシュート量Ｖosが決定される。また、図１１（Ｂ）の回路は、図１２（Ａ）に示すように、可変電圧源Ｖs2を付加した回路を用いることにより、オーバーシュート量Ｖosを調整可能にすることができる。
【００６７】
上記オーバーシュート量Ｖosは、可変電圧源Ｖs2として例えば図１２（Ｂ）に示すように、並列に設けられた複数の定電流源Ｉ１０，Ｉ１１，Ｉ１２とＩ１１，Ｉ１２と直列のスイッチＳＷ３１，ＳＷ３２と合成電流が流される抵抗Ｒ１０とを含む回路を使用して、レジスタＲＥＧ１２の設定値を変えることで抵抗Ｒ１０に流れる電流を切り替え、トランジスタＱ６０のベースバイアス電圧を変化させて出力電圧を変化させることにより調整することができる。図１１（Ａ）の回路も同様に、オーバーシュート量を調整可能な回路にすることができる。
【００６８】
図１３には、上記書込み回路を構成するライトドライバ４３の具体的な回路例が示されている。この実施例のライトドライバ４３は、図１３に示すように、重畳仮想電源回路４４で生成された電圧パルスＳ１〜Ｓ４を各々受ける端子Ｔ１〜Ｔ４と書込みヘッドＨＤｗに接続される伝送線の一端が接続される端子Ｔ１１，Ｔ１２との間に設けられた４つのスイッチＳＷ１〜ＳＷ４を備え、これらのスイッチＳＷ１〜ＳＷ４のうちＳＷ１とＳＷ３はレベル変換回路４２から出力されるパルスＧ１によって、またＳＷ２とＳＷ４はパルスＧ２によってそれぞれオン、オフ制御される。
【００６９】
また、この実施例のライトドライバ４３は、電源電圧ＶCCにコレクタが接続されたトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４と、Ｑ１と直列に接続された抵抗Ｒ１，ダイオードＤ１，スイッチＳＷ５，定電流源ＣＣ１と、Ｑ２と直列に接続された抵抗Ｒ２，ダイオードＤ２，スイッチＳＷ６，定電流源ＣＣ２と、Ｑ３のエミッタとダイオードＤ１のカソードとの間に接続された抵抗Ｒ３と、Ｑ４のエミッタとダイオードＤ２のカソードとの間に接続された抵抗Ｒ４と、Ｑ１のベース・エミッタ間に接続されたスイッチＳＷ７と、Ｑ１のベースと接地電位との間に直列に接続されたスイッチＳＷ８および定電圧源Ｖc1と、Ｑ３のベースと電源電圧ＶEEとの間に接続された定電圧源Ｖc２と、Ｑ２のベース・エミッタ間に接続されたスイッチＳＷ９と、Ｑ２のベースと接地電位との間に直列に接続されたスイッチＳＷ１０および定電圧源Ｖc１と、Ｑ４のベースと電源電圧ＶEEとの間に接続された定電圧源Ｖc２とを備えている。定電圧源Ｖc１は２Ｖのような電圧値に、また定電圧源Ｖc２は３Ｖのような電圧値が選択される。
【００７０】
そして、上記スイッチＳＷ５，ＳＷ７，ＳＷ１０はレベル変換回路４２から出力されるパルスＣＹによって、またＳＷ６，ＳＷ８，ＳＷ９はレベル変換回路４２から出力されるパルスＣＸによってそれぞれオン、オフ制御される。図６に示されているように、パルスＣＸとＣＹは逆相の信号であるため、ＣＸがハイレベルに変化されるとスイッチＳＷ６，ＳＷ８，ＳＷ９が導通されるとともにトランジスタＱ１がオンされ、Ｑ２が逆方向ダイオードとして作用するため、ヘッド接続端子Ｔ１１からＴ１２へ電流が流れ始める。また、このときトランジスタＱ４はオン状態となってヘッド接続端子Ｔ１２の電位が下がり過ぎないようにする。そして、トランジスタＱ１とＱ３のベース電位差ΔＶ（Ｖc2＝０ＶのときはΔＶ＝Ｖc1）によって、図６（Ａ）の書込み電流波形Ｉｗの平坦部分の高さが決定される。
【００７１】
さらに、トランジスタＱ１がオンされてヘッド接続端子Ｔ１１からＴ１２へ電流が流れ始めてから所定遅延時間後にスイッチＳＷ１，ＳＷ３がオンされ、かつＶCCよりも高いパルスＳ１が端子Ｔ１に、またＶEEよりも低いパルスＳ３が端子Ｔ３に印加される。その結果、図６（Ａ）に符号ＯＳで示すようなオーバーシュート状の書込み電流Ｉｗが書込みヘッドＨＤｗに流される。このときトランジスタＱ４は逆バイアス電圧が印加されてオフ状態となる。
【００７２】
一方、パルスＣＹがハイレベルに変化されるとスイッチＳＷ５，ＳＷ７，ＳＷ１０が導通されトランジスタＱ２がオンされるとともに、Ｑ１が逆方向ダイオードとして作用するため、ヘッド接続端子Ｔ２からＴ４へ電流が流れ始め、所定遅延時間後にスイッチＳＷ２，ＳＷ４がオンされ、かつＶCCよりも高いパルスＳ２が端子Ｔ２に、またＶEEよりも低いパルスＳ４が端子Ｔ４に印加される。その結果、図６（Ａ）に符号ＵＳで示すようなアンダーシュート状の書込み電流Ｉｗが書込みヘッドＨＤｗに流される。
【００７３】
さらに、この実施例のライトドライバ４３は、抵抗Ｒ１〜Ｒ４の値を書込みヘッドＨＤｗと接続端子Ｔ１１，Ｔ１２との間を接続する伝送線の持つインピーダンスとマッチングするように設定することにより、端子Ｔ１１，Ｔ１２における書込み電圧の反射を防止できるようにしている。
【００７４】
なお、書込みヘッドＨＤｗと接続端子Ｔ１１，Ｔ１２との間を接続する伝送線の持つインピーダンスは、チップからヘッドまでの距離や使用するＦＰＣによって若干異なる場合がある。そこで、図１３の回路における抵抗Ｒ１〜Ｒ４の代わりに、図１４（Ａ）に示すように可変抵抗ＶＲ１〜ＶＲ４を用いた回路とすることにより、インピーダンス・マッチング抵抗の値を調整可能にすることができる。そして、この抵抗値を変化させることにより書込み電圧の反射を防止することができる。そして、この場合においても、可変抵抗ＶＲ１〜ＶＲ４として図１４（Ｂ）に示すように、並列に設けられた複数の抵抗Ｒ２０，Ｒ２１，Ｒ２２およびＲ２１，Ｒ２２と直列のスイッチＳＷ４１，ＳＷ４２からなる回路を使用して、レジスタＲＥＧ１３の設定値を変えることで、抵抗値を調整することができる。
【００７５】
図１５には、上記フロントチップ３００に設けられるリードアンプの実施例が示されている。図１５において、中央に符号ＡＭＰ１で示されているのが一般的なリードアンプと同様な構成を有する初段アンプで、この実施例ではこの初段アンプ以外に、読出しヘッドＨＤｒの抵抗値を検出するための抵抗センス用アンプＲＳＡと、検出されたヘッド抵抗値に応じてリードアンプのゲインと帯域を補正する補正回路が設けられている。
【００７６】
上記補正回路は、初段アンプＡＭＰ１の角周波数ω０と同一の角周波数ωを有し初段アンプＡＭＰ１の周波数特性と同じ周波数特性をもって初段アンプの出力信号を通過させるためのフィルタ回路ＦＬＴと、該フィルタ回路ＦＬＴの出力電圧に基づいて初段アンプＡＭＰ１の周波数特性と同一の周波数特性を有する電流を出力するアンプＡＭＰ３と、このアンプＡＭＰ３から出力された電流を初段アンプＡＭＰ１の出力電流から差し引く（ＡＭＰ３の差動出力を逆相で入力して加算する）ことで高周波領域までゲインが低下しないつまりフラットな周波数特性を有する出力を得るためのアンプＡＭＰ２とから構成されている。
【００７７】
抵抗センス用アンプＲＳＡは、ヘッドの抵抗ＲMRを検出し、ヘッドの抵抗値に応じた電流Ｉ１，Ｉ２，Ｉ３を出力する。読出し用ヘッド（ＭＲヘッド）ＨＤｒには所定の読出し電流Ｉmrが流されているため、読出し用ヘッドの端子間電圧を検出することでヘッドの抵抗ＲMRを検出することができる。そして、この抵抗センス用アンプＲＳＡから出力された電流Ｉ１，Ｉ２，Ｉ３がフィルタ回路ＦＬＴと補正用のアンプＡＭＰ２，ＡＭＰ３にそれぞれ供給されることにより、ヘッドの抵抗ＲMRのバラツキによる初段アンプＡＭＰ１のゲインのバラツキおよび帯域の変動を補正する。
【００７８】
すなわち、初段アンプＡＭＰ１のゲインＧは、初段アンプＡＭＰ１の入力トランジスタＱｉの動作抵抗をｒｅ、Ｑｉの負荷抵抗をＲL、ヘッドとフロントチップを接続する伝送線（ＦＰＣ）の寄生インダクタンスをＬMRとすると、
Ｇ＝ＲL／（ｒｅ＋ＲMR＋ｊωＬMR）……（式１）
で表わされる。これを近似すると、初段アンプＡＭＰ１のＤＣゲインはＲL／ＲMR、角周波数ω０はＲMR／ＬMRとなる。この式から、初段アンプＡＭＰ１のゲインおよび帯域はヘッドの抵抗ＲMRのバラツキによって変動することが分かる。本実施例では、抵抗センス用アンプＲＳＡによりヘッドの抵抗ＲMRを検出してヘッドの抵抗値に応じた電流Ｉ１，Ｉ２，Ｉ３を出力することにより、ヘッドの抵抗ＲMRのバラツキによる初段アンプＡＭＰ１のゲインのバラツキおよび帯域を補正する。
【００７９】
また、上記式１より、伝送線の寄生インダクタンスＬMRの相違により、初段アンプＡＭＰ１のゲインが高周波領域側ほど低下することが分かる。本実施例では、上記フィルタ回路ＦＬＴとアンプＡＭＰ２，ＡＭＰ３からなる補正回路により、伝送路の寄生インダクタンスＬMRの相違による初段アンプＡＭＰ１のゲインの周波数特性の高周波領域側での低下を補正する。
【００８０】
なお、図１５には示されていないが、フロントチップ３００にはコントロールチップ４００からの指令により設定される制御用のレジスタを備え該レジスタの設定に基づいてフロントチップ内部の制御を行なう制御回路や、リード信号の送信用の伝送線を利用してコントロールチップ４００との間の信号の送受信を行なうためのインタフェース回路、ヘッドに流す読出し電流Ｉmrを生成する電流源などが設けられる。
【００８１】
図１６〜図１８には、上記フィルタ回路ＦＬＴと、抵抗センス用アンプＲＳＡと、補正用のアンプＡＭＰ２とＡＭＰ３の具体的な回路例が示されている。
【００８２】
フィルタ回路ＦＬＴは、図１６に示すように、初段アンプＡＭＰ１の出力をベースに受けるトランジスタＱｒ１，Ｑｒ２と、該トランジスタＱｒ１，Ｑｒ２のエミッタ間に接続された容量Ｃ０と、動作電流を流す電流源ＣＩ１，ＣＩ１’とから構成されており、トランジスタＱｒ１，Ｑｒ２の動作抵抗ｒｅと容量Ｃ０とによってローパスフィルタとして動作する。
【００８３】
抵抗センス用アンプＲＳＡは、図１７に示すように、読出し用ヘッドＨＤｒが接続された端子（Ｔ１１，Ｔ１２）の電圧Ｖｘ，Ｖｙがそれぞれベースに印加されたトランジスタＱ７１，Ｑ７２と、Ｑ７１と直列に接続されたダイオード接続のＭＯＳＦＥＴ Ｑ７３と、Ｑ７３とゲート共通接続されてカレントミラー回路ＣＭ１を構成するＭＯＳＦＥＴ Ｑ７４と、Ｑ７４と直列に接続されたダイオード接続のＭＯＳＦＥＴ Ｑ７５と、Ｑ７５とゲート共通接続されてカレントミラー回路ＣＭ２を構成するＭＯＳＦＥＴ Ｑ７６とを備え、該カレントミラー回路ＣＭ２を構成するＭＯＳＦＥＴ Ｑ７６と並列に上記ヘッド端子電圧Ｖｙがベースに印加されたトランジスタＱ７２が接続されている。
【００８４】
上記カレントミラー回路ＣＭ１にはヘッド端子電圧Ｖｘに比例した電流Ｉｘが流れ、カレントミラー回路ＣＭ２にはこの電流Ｉｘからヘッド端子電圧Ｖｙに比例した電流Ｉｙを引いたＩｏ＝（Ｉｘ−Ｉｙ）なる電流が流れることとなる。ここで、読出し用ヘッドＨＤｒには所定の読出し電流Ｉmrが流されているため、ヘッド間電圧Ｖｘ−Ｖｙはヘッドの抵抗をＲMRとすると（Ｖｘ−Ｖｙ）＝ＲMR・Imrで表わされる。また、上記電流Ｉｘ，ＩｙはＶｘ，Ｖｙにそれぞれ比例するため、（Ｉｘ−Ｉｙ）は（Ｖｘ−Ｖｙ）に比例する。従って、カレントミラー回路ＣＭ２に流れる電流Ｉｏ＝（Ｉｘ−Ｉｙ）は、（ＲMR×Ｉmr）／Ｒであり、ヘッドの抵抗ＲMRと読出し電流Ｉmrの積に比例する。つまり、Ｉｏ∝ＲMR・Ｉmrである。
【００８５】
また、図１７の抵抗センス用アンプＲＳＡには、カレントミラー回路ＣＭ２に流れる電流Ｉｏが入力された割算回路ＤＩＶが設けられており、この割算回路ＤＩＶは上記カレントミラー回路ＣＭ２に流れる電流Ｉｏをカレントミラー回路ＣＭ３に流れる電流Ｉｖで除算し、電流源Ｉｏを掛算した大きさの電流Ｉrefを出力する。ここで、カレントミラー回路ＣＭ３に流れる電流Ｉｖを、可変電流源ＶＣを調整して読出し電流Ｉmrと同等の電流値に設定してやると、割算回路ＤＩＶからはヘッドの抵抗ＲMRに比例した基準電流Ｉref＝（Ｉａ・Ｉｏ）／Ｉｖ∝Ｉａ・ＲMR・Ｉｏ／Ｉmr＝Ｉａ・ＲMRが出力される。
【００８６】
図１７の抵抗センス用アンプＲＳＡは、上記出力基準電流Ｉrefをカレントミラー回路ＣＭ４〜ＣＭ６で転写して、前記フィルタ回路ＦＬＴや補正用のアンプＡＭＰ２とＡＭＰ３に必要な所定の電流Ｉ１，Ｉ２，Ｉ３を形成して出力するように構成されている。以下、上記電流Ｉ１，Ｉ２，Ｉ３の電流値の設定の仕方について説明する。
【００８７】
フィルタ回路ＦＬＴは角周波数ω０がＲMR／ＬMRの初段アンプＡＭＰ１と同一の周波数特性を有するとしたことから、フィルタ回路ＦＬＴを抵抗ｒｅと容量Ｃ０からなるフィルタとみなしたときにその角周波数ωはω０（＝ＲMR／ＬMR）と等しく必要がある。つまり、ω＝１／（ｒｅ・Ｃ０）＝ＲMR／ＬMRである。一方、フィルタ回路ＦＬＴの動作電流Ｉ１は、Ｉ１＝（Ｃ０・Ｖｔ／ＬMR）・ＲMRで表わされる。
【００８８】
なお、ここで、Ｖｔはサーマルボルテージと呼ばれる定数で、Ｖｔ＝ｋＴ／qと表わせる。つまり、Ｉ１はヘッドの抵抗値ＲMRに比例した電流であれば良い。従って、ｎ１を定数としたとき、Ｉ１＝ｎ１・Ｉrefと設定すれば良いことが分かる。図１７の回路においては、カレントミラー回路ＣＭ４，ＣＭ５を構成するＭＯＳＦＥＴのサイズを適当に設定することによって容易にＩ１＝ｎ１・Ｉrefの電流を出力することができる。
【００８９】
図１７の回路においては、カレントミラー回路ＣＭ５，ＣＭ６の転写電流Ｉrefと合成される電流をＩ４、定数をｎ２、補正用アンプの負荷抵抗をＲL2とすると、Ｉ２＝Ｉ４−ｎ２・Ｉref、Ｉ３＝Ｉ４＋ｎ２・Ｉrefと設定すれば、補正用アンプＡＭＰ２，ＡＭＰ３によるゲインＧｃは（Ｉ３−Ｉ２）・ＲL2／Ｖｔ＝２・ｎ２・Ｉref・ＲL2／Ｖｔ＝２・ｎ２・Ｉｃ・ＲMR・ＲL2／Ｖｔとなる（Ｉref∝Ｉａ・ＲMRであるが、Ｉref∝Ｉｃ・ＲMRとし、Ｉｃをある定数とする）。ここで、初段アンプＡＭＰ１のゲインＧはＲL／ＲMRであるので、トータルのゲインＧｔ（＝Ｇ・Ｇｃ）は２・ｎ２・ＲL・ＲL2／Ｖｔとなり、ヘッドの抵抗値ＲMRに依存しない一定のゲインが得られることが分かる。
【００９０】
補正用アンプＡＭＰ３は、図１８に示すように、フィルタ回路ＦＬＴの出力をベースに受けるトランジスタＱ８１，Ｑ８２と、該トランジスタＱ８１，Ｑ８２のエミッタに共通接続された電流源ＣＩ２とから構成されている。また、補正用アンプＡＭＰ２は、図１８に示すように、初段アンプＡＭＰ１の出力をベースに受けるトランジスタＱ９１，Ｑ９２と、該トランジスタＱ９１，Ｑ９２のエミッタに共通接続された電流源ＣＩ３と、Ｑ９１，Ｑ９２のコレクタ側にそれぞれ直列形態で接続された負荷抵抗ＲL2，ＲL2’および定電流用トランジスタＱ９３，Ｑ９４とから構成されている。そして、上記アンプＡＭＰ３を構成するトランジスタＱ８１のコレクタが上記アンプＡＭＰ２を構成するトランジスタＱ９２のコレクタに、またＱ８２のコレクタがＱ９１のコレクタに、それぞれ逆相で接続されている。
【００９１】
よって、フィルタ回路ＦＬＴのゲインが周波数に関わらず一定（＝１）であると仮定し、初段アンプＡＭＰ１の出力の変化によりトランジスタＱ８１のコレクタ電流がΔＩだけ増加したとすると、Ｑ８２およびＱ９１のコレクタ電流はΔＩだけ減少し、Ｑ９２のコレクタ電流はΔＩだけ増加する。これにより、アンプＡＭＰ２を構成する負荷抵抗ＲL2，ＲL2’に流れる電流は、（Ｉ２／２＋ΔＩ）＋（Ｉ３／２−ΔＩ）＝（Ｉ２＋Ｉ３）／２となる。ここで、Ｉ２＝Ｉ４−ｎ２・Ｉref、Ｉ３＝Ｉ４＋ｎ２・Ｉrefであるので、負荷抵抗ＲL2，ＲL2’に流れる電流はＩ４となり、ヘッドの抵抗ＲMRに関わらず一定になる。従って、本実施例のリードアンプ回路によれば、ヘッドの抵抗ＲMRのバラツキによる動作電流およびゲインの変動を防止することができることが分かる。
【００９２】
さらに、この実施例においては、フィルタ回路ＦＬＴの周波数特性が初段アンプＡＭＰ１と同一にされ、補正用アンプＡＭＰ３はこのフィルタの出力を増幅して逆相でアンプＡＭＰ２に入力されることで出力電流の減算が行われる。そのため、初段アンプＡＭＰ１およびフィルタ回路ＦＬＴのゲインの周波数特性が、図１９に符号Ａで示すような特性である場合を考えると、アンプＡＭＰ２の本来の周波数特性が符号Ｂのようであったとしても、アンプＡＭＰ３の逆の周波数特性ＣによってアンプＡＭＰ３の出力は補正され、破線Ｄのように、より高周波領域までゲインが低下しないつまりフラットな周波数特性を示すようになる。
【００９３】
図２０（Ａ）にはフィルタ回路ＦＬＴの他の実施例回路、図２０（Ｂ）には補正用アンプＡＭＰ２，ＡＭＰ３の他の実施例回路を示す。図２０（Ａ）のフィルタ回路ＦＬＴは、容量Ｃ０と並列に複数の容量Ｃ１〜Ｃ３を設けるとともに、各容量と直列にスイッチを設け、レジスタＲＥＧ１４の設定値によって容量値を変更することにより、伝送線のインダクタンスＬMRによる帯域のずれを補正できるようにしたものである。
【００９４】
図２０（Ｂ）の補正用アンプＡＭＰ２，ＡＭＰ３は、入力差動トランジスタＱ８１，Ｑ８２のエミッタ間およびＱ９１，Ｑ９２のエミッタ間にそれぞれ抵抗Ｒｅ１〜Ｒｅ４を設けることにより、ダイナミックレンジを広げ、リード信号の振幅が小さいものから大きいものまで幅広い入力信号に対応できるようにしたものである。
【００９５】
図２１には、本発明のフロントチップ３００とコントロールチップ４００を適用した媒体記録再生システムにおいて、システムコントローラから上記コントロールチップ４００へ供給される信号のタイミングを示す。
【００９６】
図２１（Ａ）のＳＣＬＫはシステムコントローラからコントロールチップへ伝送されるクロック、（Ｂ）のＳＤＡＴＡはコントローラからコントロールチップへ供給されるシリアルデータであり、このシリアルデータにはレジスタのリードかライトかを示すビットＲＷｂ、チップを指定するチップアドレスＣＡ０、全チャンネルを対象とする転送など転送モードを指定するコードｍｏｄｅ、レジスタを指定するレジスタアドレスビットＲＡ４〜ＲＡ０、レジスタに設定するデータビットＤ７〜Ｄ０などが含まれる。図２１（Ｃ）のＳＥＮはシリアルデータ転送モードであることを示すシリアルイネーブル信号である。
【００９７】
上記シリアルデータＳＤＡＴＡ内のレジスタアドレスビットＲＡ４〜ＲＡ０にはコントロールチップ４００内のレジスタＲＥＧのアドレスとフロントチップ３００内のレジスタのアドレスの両方が、またデータビットＤ７〜Ｄ０にはコントロールチップ４００内のレジスタＲＥＧに設定されるデータとフロントチップ３００内のレジスタに設定されるデータの両方がそれぞれ含まれる。
【００９８】
コントロールチップ４００内の制御回路４１０は、受信したシリアルデータＳＤＡＴＡ内のチップアドレスＣＡ０と転送モードコードｍｏｄｅを見るとコントロールチップ４００内のレジスタＲＥＧに対する設定かフロントチップ３００内のレジスタに対する設定かを知ることができ、フロントチップ３００内のレジスタに対する設定であると判断した場合には、シリアルデータに含まれるレジスタアドレスビットＲＡ４〜ＲＡ０およびデータビットＤ７〜Ｄ０を直ちにフロントチップ３００へ伝送させるように構成されている。
【００９９】
図２２は本発明を適用して有効な媒体記録再生システムの一例としてのハードディスク装置の一構成例をブロック図で示したものである。
【０１００】
図２２において、１００は磁気ディスクのような記録媒体、１１０は磁気ディスク１００を回転させるスピンドルモータ、１２０は先端に磁気ヘッド（書込みヘッドおよび読出しヘッドを含む）ＨＤを有するアーム、１３０はこのアーム１２０を回動可能に保持するキャリッジ、１４０はキャリッジ１３０を移動させるボイスコイルモータのようなアクチュエータである。
【０１０１】
２１０は上記スピンドルモータ１１０およびボイスコイルモータ１３０の駆動を行なうモータドライバで、スピンドルモータ駆動回路とボイスコイルモータ駆動回路とからなる。２２０は上記磁気ヘッドＨＤによって検出された磁気の変化に応じた電流を増幅して読出し信号をデータチャネルプロセッサ２３０へ送信したりデータチャネルプロセッサ２３０からの書込みパルス信号を増幅して磁気ヘッドＨＤの駆動電流を出力するリード・ライト回路部で、このリード・ライト回路部２２０が、前記実施例で説明したようなフロントチップ３００とコントロールチップ４００とで構成される。
【０１０２】
２４０はデータチャネルプロセッサ２３０から送信されてくる読出しデータを取り込んで誤り訂正処理を行なったりホストからの書込みデータに対して誤り訂正符号化処理を行なってデータチャネルプロセッサ２３０へ出力したりするハードディスク・コントローラである。上記データチャネルプロセッサ２３０は、ディジタル磁気記録に適した変調／復調処理や磁気記録特性を考慮した波形整形等の信号処理を行なう。
【０１０３】
２５０は本システムと外部装置との間のデータの受渡しおよび制御等を行なうインタフェース・コントローラで、上記ハードディスク・コントローラ２４０はインタフェース・コントローラ２５０を介してパソコン本体のマイクロコンピュータなどのホストコンピュータに接続される。２６０はシステム全体を統括的に制御するとともにハードディスク・コントローラ２４０から供給されるアドレス情報に基づいてセクタ位置などを算出するマイクロコンピュータからなるシステムコントローラ、２７０は磁気ディスクから高速で読み出されたリードデータを一時的に記憶するバッファ用のキャッシュメモリである。マイクロコンピュータ２６０はハードディスク・コントローラ２４０からの信号に基づいて、いずれの動作モードか判定し、動作モードに対応してシステム各部の制御を行なう。
【０１０４】
上記モータドライバ２１０はスピンドルモータ駆動回路とボイスコイルモータ駆動回路とからなり、上記マイクロコンピュータ２６０から出力される信号によって、ヘッドの相対速度を一定にするようにスピンドルモータ駆動回路がサーボ制御されるとともに、ヘッドの中心をトラックの中心に一致させるようにボイスコイルモータ駆動回路がサーボ制御される。
【０１０５】
上記モータドライバ２１０、リード・ライト・アンプ２２０、データチャネルプロセッサ２３０、ハードディスク・コントローラ２４０、インタフェース・コントローラ２５０、マイクロコンピュータ２６０、キャッシュメモリ２７０によってハードディスク制御システム２００が構成され、該制御システム２００と磁気ディスク１００、スピンドルモータ１１０、磁気ヘッドＨＤおよびボイスコイルモータ１３０によって媒体記録再生システムの一例としてのハードディスク装置が構成される。
【０１０６】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば上記実施例で説明した書込み回路（図４，図７〜図１４）や読出し回路（図１５〜図２０）は、コントロールチップ側に書込み回路がまたフロントチップ側に読出し回路が設けられている場合の回路例として説明したが、これらの回路はフロントチップに読出し回路および書込み回路を設けるようにした場合（特願２０００−３０７８５０号で提案しているようなシステム）にも利用することができる。
【０１０７】
また、実施例においては、リードアンプを構成するヘッド抵抗のセンス用アンプＲＳＡとして除算回路を含む回路を使用したが、ヘッドの抵抗に応じた電流もしくは電圧を出力できるものであれば、どのような回路形式のもの（例えば減算回路などを含むもの）であってもよい。
【０１０８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるハードディスク装置に適用した場合を説明したが、本発明はそれに限定されるものでなく、フロッピディスク装置やＭＯ（磁気光ディスク）などの記憶装置にも利用することができる。
【０１０９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【０１１０】
すなわち、本発明を適用した媒体記録再生システムにおいては、書込み電流によるサスペンションの熱変形を防止して高精度の書込みおよび読出しを行なうことができる。また、読出し信号を増幅する増幅回路を有する半導体集積回路とヘッドとを接続する信号線の長さが短くなってノイズがのりにくくなるため、ＳＮ比を劣化させることなく高速でデータの読出しを行なうことができる。
【０１１１】
さらに、ヘッドからの読出し信号を増幅する回路を有する半導体集積回路とヘッドを書込み駆動する回路を有する半導体集積回路とを別個に形成し、読出し信号を増幅する回路を有する半導体集積回路のみをヘッド保持手段としてのアーム側に搭載したので、アーム側に搭載される半導体集積回路の重量を抑えることができ、これによってシーク動作に支障を来たすことなく読出しおよび書込みを高速で行なうことができる。
【図面の簡単な説明】
【図１】本発明を適用したハードディスク装置のアームの構成例を示す斜視図である。
【図２】フロントチップの実装構造の一例の詳細を示す斜視図である。
【図３】フロントチップおよびコントロールチップの概略構成と両者の接続関係を示すブロック図である。
【図４】書込み回路の一例の概略構成を示すブロック構成図である。
【図５】書込み回路から出力される書込み電流および書込み回路内で生成されるパルスのタイミングを示すタイミングチャートである。
【図６】書込み回路を構成する重畳パルス生成回路で生成されるパルスのタイミングを示すタイミングチャートである。
【図７】書込み回路を構成する重畳パルス生成回路の具体的な構成例を示す回路図である。
【図８】重畳パルス生成回路を構成するアンプや論理ゲート回路の具体的な構成例を示す回路図である。
【図９】重畳パルス生成回路を構成するアンプの変形例を示す回路図である。
【図１０】書込み回路を構成するレベル変換回路の具体的な構成例を示す回路図である。
【図１１】書込み回路を構成する重畳仮想電源回路の具体的な回路例を示す回路図である。
【図１２】書込み回路を構成する重畳仮想電源回路の変形例を示す回路図である。
【図１３】書込み回路を構成するライトドライブ回路の具体的な回路例を示す回路図である。
【図１４】書込み回路を構成するライトドライブ回路の変形例を示す回路図である。
【図１５】コントロールチップに設けられるリードアンプの実施例を示す回路構成図である。
【図１６】実施例のリードアンプを構成するフィルタ回路の具体例を示す回路図である。
【図１７】実施例のリードアンプを構成する抵抗センス用アンプの具体例を示す回路図である。
【図１８】実施例のリードアンプを構成する補正用のアンプの具体例を示す回路図である。
【図１９】実施例のリードアンプにおける初段アンプの周波数特性と補正回路による周波数特性の補正の仕方を示す周波数特性図である。
【図２０】実施例のリードアンプを構成するフィルタ回路と補正用のアンプの変形例を示す回路図である。
【図２１】本発明を適用した媒体記録再生システムにおいて、システムコントローラからコントロールチップへ供給される信号のタイミングを示すタイミングチャートである。
【図２２】本発明を適用して有効な媒体記録再生システムの一例としてのハードディスク装置の構成例を示すブロック図である。
【図２３】本発明を適用して有効なハードディスク装置のアームとキャリッジの部分の構成を示す斜視図である。
【符号の説明】
１２０ アーム
１２１ サスペンション
１２２ 支持ベース
１２３ ＦＰＣ（伝送線）
１２４ 電極パッド
１３０ キャリッジ
３００ フロントチップ
３１０ インタフェース部
３１１ バンプ
４００ コントロールチップ
４１０ 制御回路
４１ 重畳パルス生成回路
４２ レベル変換回路
４３ ライトドライバ
４４ 重畳仮想電源生成回路
ＨＤ 磁気ヘッド
ＨＤｒ リード用ヘッド
ＨＤｗ ライト用ヘッド
ＲＡＭＰ リードアンプ
ＷＡＭＰ ライトアンプ

Claims (12)

1. 記録媒体を駆動する媒体駆動手段と、該媒体駆動手段を電気的に制御し駆動する媒体駆動回路と、上記媒体に記録されたデータを読み取り電気信号として出力、あるいは上記媒体にデータを記録するヘッドを有するヘッド保持手段と、該ヘッド保持手段を移動させる移動手段と、上記ヘッドからの読出し信号を増幅、あるいは書込みのために上記ヘッドを駆動するヘッド駆動回路と、該ヘッド駆動回路で増幅された読出し信号を復調したり書込みデータを磁気記録に適した信号に変調したりする信号処理回路と、上記媒体駆動回路、ヘッド駆動回路および信号処理回路を制御する制御装置とを備えた媒体記録再生システムであって、
   上記ヘッド駆動回路は、
   上記ヘッドによる読出し信号を増幅する読出し増幅回路を有し、かつ上記媒体に記録すべきデータに対応する書込み信号により上記ヘッドを駆動する書込み増幅回路を有しない第１の半導体集積回路と、
   上記信号処理回路からのライトデータを受けて上記ヘッドの駆動信号を生成する上記書込み増幅回路を有する第２の半導体集積回路とを備え、
   上記ヘッド保持手段には、上記第１の半導体集積回路と第２の半導体集積回路とを接続する折り曲げ可能な配線ケーブルが上記ヘッド保持手段に沿って配設され、
   上記配線ケーブルは、第１の開口と、該第１の開口よりも上記ヘッドの近くに形成された第２の開口とを有し、
   上記ヘッド保持手段の先端部に上記ヘッドが設けられ、上記配線ケーブルの上記第１の開口と上記第２の開口との間に上記第１の半導体集積回路がパッケージに封入されていないフリップチップ状態で取り付けられ、上記第２の半導体集積回路は上記移動手段側に設けられていることを特徴とする媒体記録再生システム。
2. 上記ヘッド保持手段は上記移動手段に近い固定部分と上記記録媒体に対向する可動部分とからなり、上記第１の半導体集積回路は上記ヘッド保持手段の可動部分に位置するようにされていることを特徴とする請求項１に記載の媒体記録再生システム。
3. 上記ヘッド保持手段の上記固定部分は上記可動部分よりも剛性の高い部材で構成され、上記可動部分は弾性を有し上記固定部分よりも変形し易い薄板材で構成されていることを特徴とする請求項２に記載の媒体記録再生システム。
4. 上記第１の半導体集積回路は低融点金属からなるバンプを介して上記配線ケーブルの所定位置に結合されていることを特徴とする請求項１ないし３のいずれかに記載の媒体記録再生システム。
5. 上記第２の半導体集積回路から上記ヘッドに供給される書込みのための駆動信号は電圧信号であることを特徴とする請求項１ないし４のいずれかに記載の媒体記録再生システム。
6. 上記ヘッドに供給される書込みのための駆動信号を生成する回路には、上記第２の半導体集積回路と上記ヘッドとを接続する配線の特性インピーダンスと同一の抵抗値を有するインピーダンス整合用の抵抗が設けられていることを特徴とする請求項１ないし５のいずれかに記載の媒体記録再生システム。
7. 上記インピーダンス整合用の抵抗はその抵抗値を調整可能な可変抵抗により構成されていることを特徴とする請求項６に記載の媒体記録再生システム。
8. 上記第１の半導体集積回路は、上記第２の半導体集積回路と接続される端子用のバンプがチップの一方の辺に沿って、また上記ヘッドと接続される端子用のバンプがチップの他方の辺に沿って配置されているとともに、これら２つのバンプ列が上記配線ケーブルの幅方向に沿うように実装されていることを特徴とする請求項３ないし７のいずれかに記載の媒体記録再生システム。
9. 上記第１の半導体集積回路には、上記ヘッドの抵抗値のばらつきに伴なうゲインの周波数特性の劣化および帯域幅の低下を補正する補正回路が設けられていることを特徴とする請求項１ないし８のいずれかに記載の媒体記録再生システム。
10. 上記第１の半導体集積回路と第２の半導体集積回路との間は２本の電源線と２本の伝送線で接続されていることを特徴とする請求項１ないし９のいずれかに記載の媒体記録再生システム。
11. 上記ヘッドは読み取り用ヘッドと記録用ヘッドとからなることを特徴とする請求項１ないし１０のいずれかに記載の媒体記録再生システム。
12. 上記ヘッドを複数個備え、上記第１の半導体集積回路は上記複数のヘッドに対応して複数個設けられているとともに、上記第２の半導体集積回路は上記複数の第１の半導体集積回路に対して共通の回路として設けられていることを特徴とする請求項１ないし１１のいずれかに記載の媒体記録再生システム。

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