JP3109889B2 - 磁気ヘッド用回路 - Google Patents
磁気ヘッド用回路Info
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- 239000003990 capacitor Substances 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 9
- 230000008859 change Effects 0.000 claims description 6
- 230000002457 bidirectional effect Effects 0.000 claims 1
- 230000001105 regulatory effect Effects 0.000 claims 1
- 238000001514 detection method Methods 0.000 description 39
- 238000010586 diagram Methods 0.000 description 36
- 230000003321 amplification Effects 0.000 description 28
- 238000003199 nucleic acid amplification method Methods 0.000 description 28
- 230000000694 effects Effects 0.000 description 18
- 230000006870 function Effects 0.000 description 11
- 102100031593 DNA-directed RNA polymerase I subunit RPA1 Human genes 0.000 description 10
- 101000729474 Homo sapiens DNA-directed RNA polymerase I subunit RPA1 Proteins 0.000 description 10
- 101001092125 Homo sapiens Replication protein A 70 kDa DNA-binding subunit Proteins 0.000 description 10
- 101100528090 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RPP0 gene Proteins 0.000 description 10
- 230000004044 response Effects 0.000 description 10
- 238000012360 testing method Methods 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 7
- 238000003860 storage Methods 0.000 description 6
- 230000005856 abnormality Effects 0.000 description 5
- 230000001934 delay Effects 0.000 description 4
- 230000001419 dependent effect Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000002441 reversible effect Effects 0.000 description 4
- 238000001228 spectrum Methods 0.000 description 4
- 238000013016 damping Methods 0.000 description 3
- 230000008054 signal transmission Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 102000008817 Trefoil Factor-1 Human genes 0.000 description 1
- 108010088412 Trefoil Factor-1 Proteins 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/012—Recording on, or reproducing or erasing from, magnetic disks
-
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- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
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-
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- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
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- G11B5/035—Equalising
-
- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
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-
- G—PHYSICS
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- G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
- G11B19/02—Control of operating function, e.g. switching from recording to reproducing
- G11B19/04—Arrangements for preventing, inhibiting, or warning against double recording on the same blank or against other recording or reproducing malfunctions
-
- G—PHYSICS
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- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B2005/0002—Special dispositions or recording techniques
- G11B2005/0005—Arrangements, methods or circuits
- G11B2005/001—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure
- G11B2005/0013—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure of transducers, e.g. linearisation, equalisation
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Description
【０００１】
【産業上の利用分野】この発明は、磁気ヘッド用回路に
関するものであり、例えば磁気ディスク装置における磁
気ヘッド駆動用のリード／ライト集積回路に利用して有
効な技術に関するものである。
関するものであり、例えば磁気ディスク装置における磁
気ヘッド駆動用のリード／ライト集積回路に利用して有
効な技術に関するものである。
【０００２】
【従来の技術】磁気ヘッド用駆動回路の例としては、特
開昭６２−２７３６０４号公報、特開昭６０−２０１５
０５号公報、特開昭６３−２５７９０３号公報があり、
磁気ヘッドの異常検出回路に関しては、特願昭５８−２
４３８８８号、特願昭６０−１８５３１号、特開昭６１
−１７０９０９号公報、特開平３−１０４００６号公報
があり、読み出し回路に関しては、特開昭６１−４２７
０６号公報がある。
開昭６２−２７３６０４号公報、特開昭６０−２０１５
０５号公報、特開昭６３−２５７９０３号公報があり、
磁気ヘッドの異常検出回路に関しては、特願昭５８−２
４３８８８号、特願昭６０−１８５３１号、特開昭６１
−１７０９０９号公報、特開平３−１０４００６号公報
があり、読み出し回路に関しては、特開昭６１−４２７
０６号公報がある。
【０００３】
【発明が解決しようとする課題】磁気ディクス装置にあ
っては、記憶容量の大容量化、高速化及び小型化並びに
高信頼化の要求が益々高まっている。これらの要求に応
えるために、本願発明者にあっては、磁気ヘッド駆動用
のいわゆるリード／ライト集積回路の見直しを迫られ
た。この技術検討において、データ転送の高速化に応え
るべく書き込み系回路の高速化、高速大容量化に対応す
る読み出し系回路の高速化、これらの高速化に伴う素子
の耐圧保護、及び磁気ヘッドの異常検出を高い精度で検
出する等解決しなければならない種々の問題点の洗い出
しが行われた。
っては、記憶容量の大容量化、高速化及び小型化並びに
高信頼化の要求が益々高まっている。これらの要求に応
えるために、本願発明者にあっては、磁気ヘッド駆動用
のいわゆるリード／ライト集積回路の見直しを迫られ
た。この技術検討において、データ転送の高速化に応え
るべく書き込み系回路の高速化、高速大容量化に対応す
る読み出し系回路の高速化、これらの高速化に伴う素子
の耐圧保護、及び磁気ヘッドの異常検出を高い精度で検
出する等解決しなければならない種々の問題点の洗い出
しが行われた。
【０００４】この発明の目的は、高速書き込みが可能な
書き込み系回路を含む磁気ヘッド用回路を提供すること
にある。この発明の他の目的は、高速読み出しが可能な
読み出し系回路を含む磁気ヘッド用回路を提供すること
にある。この発明の他の目的は、高速動作に対応して高
い精度での磁気ヘッドの異常検出が可能な回路を含む磁
気ヘッド用回路を提供することある。この発明の更に目
的は、大容量化に対応して新規な機能を備えた磁気ヘッ
ド用回路を提供することにある。この発明の前記ならび
にそのほかの目的と新規な特徴は、本明細書の記述およ
び添付図面から明らかになるであろう。
書き込み系回路を含む磁気ヘッド用回路を提供すること
にある。この発明の他の目的は、高速読み出しが可能な
読み出し系回路を含む磁気ヘッド用回路を提供すること
にある。この発明の他の目的は、高速動作に対応して高
い精度での磁気ヘッドの異常検出が可能な回路を含む磁
気ヘッド用回路を提供することある。この発明の更に目
的は、大容量化に対応して新規な機能を備えた磁気ヘッ
ド用回路を提供することにある。この発明の前記ならび
にそのほかの目的と新規な特徴は、本明細書の記述およ
び添付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、書き込みデータに対応して
磁気ヘッドに流れる電流の方向を切り換える書き込み電
流切り換え回路であって、電流の方向の切り換え時に磁
気ヘッドにおいて発生するフライバック電圧を抑制する
クランプ電圧に書き込み電流依存性を持たせたる。記録
と再生を同一磁気ヘッドにより行う回路において、磁気
ヘッドからの読み出し信号を受ける差動増幅トランジス
タのベース，エミッタ間にそれぞれにクランプ用ダイオ
ードが複数個直列形態に接続させる。磁気ヘッドからの
読み出し信号を受ける差動増幅トランジスタのコレクタ
に近接して第１のエミッタ入力でベース接地の増幅トラ
ンジスタを設け、それより比較的離れた位置に配置され
た読み出し用の出力回路に近接して第２のエミッタ入力
でベース接地増幅トランジスタを設ける。読み出し信号
を増幅する増幅回路と、この増幅回路の増幅出力信号を
受けて外部端子へ出力させる出力信号を形成するエミッ
タフォロワ出力回路と、チップセレクト信号に対応して
上記増幅回路の動作電圧とエミッタフォロワ出力回路の
動作電流を選択的に切り換える。複数からなる磁気ヘッ
ドに対応した複数からなる読み出し回路と、ヘッド選択
信号に応じて選択的に１つの読み出し回路の信号を共通
の出力回路から出力させる出力回路に複数からなる読み
出し回路における増幅回路のオフセット電圧の調整を行
う電流調整回路を設ける。書き込みデータと対応する磁
気ヘッドの端子電圧の遅延期間でのフライバック電圧の
電圧値の相違から断線状態を検出する。正常状態での磁
気ヘッドに流れる書き込み電流による生じる直流的な電
圧降下分により決定される端子電圧より低い所定の基準
電圧と磁気ヘッドのフライバック電圧を受ける電圧比較
回路の出力信号を平滑し、その平滑信号から磁気ヘッド
の短絡及びデータ固定を識別する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、書き込みデータに対応して
磁気ヘッドに流れる電流の方向を切り換える書き込み電
流切り換え回路であって、電流の方向の切り換え時に磁
気ヘッドにおいて発生するフライバック電圧を抑制する
クランプ電圧に書き込み電流依存性を持たせたる。記録
と再生を同一磁気ヘッドにより行う回路において、磁気
ヘッドからの読み出し信号を受ける差動増幅トランジス
タのベース，エミッタ間にそれぞれにクランプ用ダイオ
ードが複数個直列形態に接続させる。磁気ヘッドからの
読み出し信号を受ける差動増幅トランジスタのコレクタ
に近接して第１のエミッタ入力でベース接地の増幅トラ
ンジスタを設け、それより比較的離れた位置に配置され
た読み出し用の出力回路に近接して第２のエミッタ入力
でベース接地増幅トランジスタを設ける。読み出し信号
を増幅する増幅回路と、この増幅回路の増幅出力信号を
受けて外部端子へ出力させる出力信号を形成するエミッ
タフォロワ出力回路と、チップセレクト信号に対応して
上記増幅回路の動作電圧とエミッタフォロワ出力回路の
動作電流を選択的に切り換える。複数からなる磁気ヘッ
ドに対応した複数からなる読み出し回路と、ヘッド選択
信号に応じて選択的に１つの読み出し回路の信号を共通
の出力回路から出力させる出力回路に複数からなる読み
出し回路における増幅回路のオフセット電圧の調整を行
う電流調整回路を設ける。書き込みデータと対応する磁
気ヘッドの端子電圧の遅延期間でのフライバック電圧の
電圧値の相違から断線状態を検出する。正常状態での磁
気ヘッドに流れる書き込み電流による生じる直流的な電
圧降下分により決定される端子電圧より低い所定の基準
電圧と磁気ヘッドのフライバック電圧を受ける電圧比較
回路の出力信号を平滑し、その平滑信号から磁気ヘッド
の短絡及びデータ固定を識別する。
【０００６】
【作用】上記した手段によれば、フライバック電圧を抑
制するクランプ電圧が書き込み電流依存性を持つため、
書き込み電流オーバーシュートを抑えつつ、書き込み電
流の切り換えを高速にできる。クランプ用ダイオードの
挿入により、読み出し用差動増幅トランジスタのベー
ス，エミッタ間電圧が制限されるから、特性劣化や素子
破壊が防止できる。ベース接地でエミッタ入力の増幅ト
ランジスタを２段カスコード接続することにより、良好
な信号伝達経路を得ることができる。動作電圧の切り換
えによりエミッタフォワ出力回路に３状態出力機能を持
たせることができる。出力を直接ワイヤード論理により
結合させることができる。書き込み入力データに対する
磁気ヘッドの両端の電圧との間の遅延を利用するもので
あるので、書き込みデータの周波数に無関係に安定した
断線検出が可能になる。正常状態と短絡状態でのフイラ
バック電圧の相違を利用して、短絡検出を行うものであ
るので回路の簡素化が可能になる。
制するクランプ電圧が書き込み電流依存性を持つため、
書き込み電流オーバーシュートを抑えつつ、書き込み電
流の切り換えを高速にできる。クランプ用ダイオードの
挿入により、読み出し用差動増幅トランジスタのベー
ス，エミッタ間電圧が制限されるから、特性劣化や素子
破壊が防止できる。ベース接地でエミッタ入力の増幅ト
ランジスタを２段カスコード接続することにより、良好
な信号伝達経路を得ることができる。動作電圧の切り換
えによりエミッタフォワ出力回路に３状態出力機能を持
たせることができる。出力を直接ワイヤード論理により
結合させることができる。書き込み入力データに対する
磁気ヘッドの両端の電圧との間の遅延を利用するもので
あるので、書き込みデータの周波数に無関係に安定した
断線検出が可能になる。正常状態と短絡状態でのフイラ
バック電圧の相違を利用して、短絡検出を行うものであ
るので回路の簡素化が可能になる。
【０００７】
【実施例】図１には、この発明に係る磁気ヘッド用回路
の一実施例のブロック図が示されている。同図の各回路
ブロックは、公知の半導体集積回路の製造技術により、
単結晶シリコンのような１個の半導体基板上において形
成される。
の一実施例のブロック図が示されている。同図の各回路
ブロックは、公知の半導体集積回路の製造技術により、
単結晶シリコンのような１個の半導体基板上において形
成される。
【０００８】この実施例の磁気ヘッド用回路は、いわゆ
る磁気ヘッド用のリード／ライト用集積回路と呼ばれる
ものであり、磁気ハードディスク装置に用いられる。磁
気ヘッドは、最大８個まで接続可能にされ、それに対応
してヘッド回路が８個設けられる。ヘッド回路は、ＨＥ
Ｄ０が代表として例示的に示されているように、リード
プリアンプＲＡとライトドライバＷＤから構成される。
すなわち、一対のヘッド端子Ｈ０ＸとＨ０Ｙには、リー
ドプリアンプＲＡの一対の入力端子と、ライトドライバ
ＷＤの一対の出力端子が共通に接続される。同図におい
て、ブラックボックスにより示された他のヘッド回路Ｈ
ＥＤ１〜ＨＥＤ７も、上記同様な回路により構成され
る。
る磁気ヘッド用のリード／ライト用集積回路と呼ばれる
ものであり、磁気ハードディスク装置に用いられる。磁
気ヘッドは、最大８個まで接続可能にされ、それに対応
してヘッド回路が８個設けられる。ヘッド回路は、ＨＥ
Ｄ０が代表として例示的に示されているように、リード
プリアンプＲＡとライトドライバＷＤから構成される。
すなわち、一対のヘッド端子Ｈ０ＸとＨ０Ｙには、リー
ドプリアンプＲＡの一対の入力端子と、ライトドライバ
ＷＤの一対の出力端子が共通に接続される。同図におい
て、ブラックボックスにより示された他のヘッド回路Ｈ
ＥＤ１〜ＨＥＤ７も、上記同様な回路により構成され
る。
【０００９】この実施例では、上記８個のヘッド回路Ｈ
ＥＤ０〜ＨＥＤ７に対し、１つのリードポストアンプＲ
ＰＡと、１つのデータ入力用の分周回路ＷＴＦＦが設け
られる。すなわち、上記各ヘッド回路ＨＥＤ０〜ＨＥＤ
７の各リードプリアンプの出力は、上記リードポストア
ンプＲＰＡの入力に共通に接続される。このリードポス
トアンプＲＰＡにより増幅された読み出し出力信号は、
端子ＲＤＸとＲＤＹから出力される。データ入力用の分
周回路ＷＴＦＦの出力信号は、各ヘッド回路ＨＥＤ０〜
ＨＥＤ７の各ライトドライバＷＤの入力に共通に伝えら
れ、選択信号により選択された磁気ヘッドに対応したも
のライトドライバが動作状態となって磁気ヘッドを駆動
する。
ＥＤ０〜ＨＥＤ７に対し、１つのリードポストアンプＲ
ＰＡと、１つのデータ入力用の分周回路ＷＴＦＦが設け
られる。すなわち、上記各ヘッド回路ＨＥＤ０〜ＨＥＤ
７の各リードプリアンプの出力は、上記リードポストア
ンプＲＰＡの入力に共通に接続される。このリードポス
トアンプＲＰＡにより増幅された読み出し出力信号は、
端子ＲＤＸとＲＤＹから出力される。データ入力用の分
周回路ＷＴＦＦの出力信号は、各ヘッド回路ＨＥＤ０〜
ＨＥＤ７の各ライトドライバＷＤの入力に共通に伝えら
れ、選択信号により選択された磁気ヘッドに対応したも
のライトドライバが動作状態となって磁気ヘッドを駆動
する。
【００１０】端子ＷＤＸとＷＤＹには、書き込みデータ
が入力される。この書き込みデータは、分周回路ＷＴＦ
Ｆにより分周されて各ヘッド回路ＨＥＤ０〜ＨＥＤ７の
ライトドライバＷＤに入力される。このとき、端子ＣＳ
とＷＳとよりチップセレクト信号及びライトセレクト信
号が入力され、端子ＨＳ０〜ＨＳ２から３ビットのヘッ
ドセレクト信号が入力される。チップセレクト信号の入
力に対応してチップセレクタＣＳが活性化信号を形成す
るので、リード／ライトセレクタＲＷＳとヘッドセレク
タＨＳが動作状態にされて上記各信号を受け取り、それ
を解読して１つのヘッド回路の選択を行い、書き込み動
作ならライトドライバを動作状態にさせる。このような
チップセレクト状態は、端子ＩＭＦにより外部でモニタ
ーすることができる。ライトドライバＷＤは、ライト電
流源回路ＷＣＳにより形成された書き込み電流を分周回
路ＷＴＦＦから伝えられる書き込みデータに対応して磁
気ヘッドに流す電流の向きを反転させる。ライト電流源
回路ＷＣＳは、外部端子に接続された可変抵抗ＲＷＣの
抵抗値の調整に応じて、書き込み電流値を変化させる。
ライトアンプ電圧源ＶＨＷは、ライトドライバの動作電
圧を形成する。この実施例では、特に制限されないが、
ライトアンプの低電力化のために、端子ＲＣＴから供給
されるライトアンプ用の電圧により動作電圧が形成され
る。この端子ＲＣＴには、例えば７Ｖのような電圧が供
給される。
が入力される。この書き込みデータは、分周回路ＷＴＦ
Ｆにより分周されて各ヘッド回路ＨＥＤ０〜ＨＥＤ７の
ライトドライバＷＤに入力される。このとき、端子ＣＳ
とＷＳとよりチップセレクト信号及びライトセレクト信
号が入力され、端子ＨＳ０〜ＨＳ２から３ビットのヘッ
ドセレクト信号が入力される。チップセレクト信号の入
力に対応してチップセレクタＣＳが活性化信号を形成す
るので、リード／ライトセレクタＲＷＳとヘッドセレク
タＨＳが動作状態にされて上記各信号を受け取り、それ
を解読して１つのヘッド回路の選択を行い、書き込み動
作ならライトドライバを動作状態にさせる。このような
チップセレクト状態は、端子ＩＭＦにより外部でモニタ
ーすることができる。ライトドライバＷＤは、ライト電
流源回路ＷＣＳにより形成された書き込み電流を分周回
路ＷＴＦＦから伝えられる書き込みデータに対応して磁
気ヘッドに流す電流の向きを反転させる。ライト電流源
回路ＷＣＳは、外部端子に接続された可変抵抗ＲＷＣの
抵抗値の調整に応じて、書き込み電流値を変化させる。
ライトアンプ電圧源ＶＨＷは、ライトドライバの動作電
圧を形成する。この実施例では、特に制限されないが、
ライトアンプの低電力化のために、端子ＲＣＴから供給
されるライトアンプ用の電圧により動作電圧が形成され
る。この端子ＲＣＴには、例えば７Ｖのような電圧が供
給される。
【００１１】上記端子ＣＳ及びＨＳ０〜ＨＳ２から供給
されるチップセレクト信号及びヘッドセレクト信号によ
り１つのヘッド回路が選択されて、端子ＷＳから供給さ
れるライトセレクト信号により読み出し動作が指示され
たなら、選択された１つのヘッド回路のリードプリアン
プＲＡのみが動作状態にされ、このとき活性化されるリ
ードポストアンプＲＰＡを通して端子ＲＤＸ，ＲＤＹか
ら読み出し信号を出力させる。リード温度補償電圧源Ｒ
ＶＧは、リードポストアンプＲＰＡの温度補償された動
作電圧を形成する。この回路ＲＶＧは、上記リード／ラ
イトセレクタＲＷＳにより、読み出し動作が指示された
ときのみ動作状態にされる。この回路ＲＶＧを介してリ
ードポストアンプＲＰＡも読み出し動作のときにのみ動
作状態にされる。
されるチップセレクト信号及びヘッドセレクト信号によ
り１つのヘッド回路が選択されて、端子ＷＳから供給さ
れるライトセレクト信号により読み出し動作が指示され
たなら、選択された１つのヘッド回路のリードプリアン
プＲＡのみが動作状態にされ、このとき活性化されるリ
ードポストアンプＲＰＡを通して端子ＲＤＸ，ＲＤＹか
ら読み出し信号を出力させる。リード温度補償電圧源Ｒ
ＶＧは、リードポストアンプＲＰＡの温度補償された動
作電圧を形成する。この回路ＲＶＧは、上記リード／ラ
イトセレクタＲＷＳにより、読み出し動作が指示された
ときのみ動作状態にされる。この回路ＲＶＧを介してリ
ードポストアンプＲＰＡも読み出し動作のときにのみ動
作状態にされる。
【００１２】アンセーフ検出回路ＵＳＦは、磁気ヘッド
の断線、短絡の検出を行う。この断線と短絡検出のため
に、書き込みデータ及び磁気ヘッドの端子電圧等が用い
られる。このアンセーフ検出回路ＵＳＦの出力信号は、
端子ＷＯＲＫから出力される。この端子ＷＯＲＫにはプ
ルアップ用の抵抗が設けられており、断線，短絡の異常
が検出されたときには、特に制限されないが、ハイレベ
ルの出力信号が出力される。
の断線、短絡の検出を行う。この断線と短絡検出のため
に、書き込みデータ及び磁気ヘッドの端子電圧等が用い
られる。このアンセーフ検出回路ＵＳＦの出力信号は、
端子ＷＯＲＫから出力される。この端子ＷＯＲＫにはプ
ルアップ用の抵抗が設けられており、断線，短絡の異常
が検出されたときには、特に制限されないが、ハイレベ
ルの出力信号が出力される。
【００１３】図１７には、上記リード／ライト集積回路
の一実施例のピン配置図が示されている。内部回路は、
各ピンに対応して近接して設けられる。すなわち、同図
において、半導体チップは、ほぼ上下２つに分けられ、
下側半分には８個の磁気ヘッドに対応したヘッド回路Ｈ
ＥＤ０〜ＨＥＤ７が、各端子Ｈ０Ｘ，Ｈ０Ｙ〜Ｈ７Ｘ，
Ｈ７Ｙに対応してそれぞれ設けられる。
の一実施例のピン配置図が示されている。内部回路は、
各ピンに対応して近接して設けられる。すなわち、同図
において、半導体チップは、ほぼ上下２つに分けられ、
下側半分には８個の磁気ヘッドに対応したヘッド回路Ｈ
ＥＤ０〜ＨＥＤ７が、各端子Ｈ０Ｘ，Ｈ０Ｙ〜Ｈ７Ｘ，
Ｈ７Ｙに対応してそれぞれ設けられる。
【００１４】チップの上側半分には、ピン配置にほぼ合
わせてヘッドセレクタＨＳ、チップセレクタＣＳ、リー
ド／ライトセレクタＲＷＳ、リードポストアンプＲＰ
Ａ、分周回路ＷＴＦＦ等が配置される。この実施例で
は、上記ヘッド回路ＨＥＤ０〜ＨＥＤ７のリードプリア
ンプＲＡと、その出力信号を受けるリードポストアンプ
ＲＰＡとはチップの上下を横断する比較的長い配線によ
り接続される。同様に、分周回路ＷＴＦＦの出力と、上
記ヘッド回路ＨＥＤ０〜ＨＥＤ７のライトドライバＷＤ
の入力との間も、上記チップを上下に横断する比較的長
い配線により接続される。
わせてヘッドセレクタＨＳ、チップセレクタＣＳ、リー
ド／ライトセレクタＲＷＳ、リードポストアンプＲＰ
Ａ、分周回路ＷＴＦＦ等が配置される。この実施例で
は、上記ヘッド回路ＨＥＤ０〜ＨＥＤ７のリードプリア
ンプＲＡと、その出力信号を受けるリードポストアンプ
ＲＰＡとはチップの上下を横断する比較的長い配線によ
り接続される。同様に、分周回路ＷＴＦＦの出力と、上
記ヘッド回路ＨＥＤ０〜ＨＥＤ７のライトドライバＷＤ
の入力との間も、上記チップを上下に横断する比較的長
い配線により接続される。
【００１５】図２には、ライトドライバＷＤの一実施例
の具体的回路図が示されている。この実施例では、端子
ＨＸとＨＹに接続される磁気ヘッドにおいて発生する逆
起電力によるフライバック電圧を抑制するクランプ電圧
に書き込み電流依存性を持たせるようにするものであ
る。磁気ヘッドにおけるクランプ電圧Ｖと、インダクタ
ンスＬとの関係は、次式（１）により求められる。 Ｖ＝Ｌ・ｄｉ／ｄｔ ・・・・・・・・・・・・・・・・・・（１） 上記式（１）より、Δｔ＝Ｌ・Δｉ／Ｖなる関係式が得
られる。高速化のためには、Δｔを小さくする必要があ
る。しかし、高速化のために書き込み電流ｉを小さくす
ると、それに逆比例的にオーバーシュート量が増加して
しまう。そこで、書き込み電流を増加させると、電流立
ち上がり時間ｔｒと立ち下がり時間ｔｆが増加してしま
うという関係にある。従来は、このように相反関係にあ
る立ち上がり時間ｔｒ及び立ち下がり時間ｔｆとオーバ
ーシュート量との両者が満足する狭い範囲でのヘッド書
き込み電流を選ばなければならないので、動作マージン
が小さいという欠点がある。
の具体的回路図が示されている。この実施例では、端子
ＨＸとＨＹに接続される磁気ヘッドにおいて発生する逆
起電力によるフライバック電圧を抑制するクランプ電圧
に書き込み電流依存性を持たせるようにするものであ
る。磁気ヘッドにおけるクランプ電圧Ｖと、インダクタ
ンスＬとの関係は、次式（１）により求められる。 Ｖ＝Ｌ・ｄｉ／ｄｔ ・・・・・・・・・・・・・・・・・・（１） 上記式（１）より、Δｔ＝Ｌ・Δｉ／Ｖなる関係式が得
られる。高速化のためには、Δｔを小さくする必要があ
る。しかし、高速化のために書き込み電流ｉを小さくす
ると、それに逆比例的にオーバーシュート量が増加して
しまう。そこで、書き込み電流を増加させると、電流立
ち上がり時間ｔｒと立ち下がり時間ｔｆが増加してしま
うという関係にある。従来は、このように相反関係にあ
る立ち上がり時間ｔｒ及び立ち下がり時間ｔｆとオーバ
ーシュート量との両者が満足する狭い範囲でのヘッド書
き込み電流を選ばなければならないので、動作マージン
が小さいという欠点がある。
【００１６】この実施例では、磁気ヘッドの仕様に応じ
た広範囲の書き込み電流に対して、立ち上がり時間ｔｒ
と立ち下がり時間ｔｆ及びオーバーシュート量とがほぼ
一定のライトドライバを得るために、言い換えるなら
ば、磁気ヘッドの高性能化に対応した最適書き込み電流
での書き込みを可能にするため、上記のようにクランプ
電圧に書き込み電流依存性を持たせるようにするもので
ある。
た広範囲の書き込み電流に対して、立ち上がり時間ｔｒ
と立ち下がり時間ｔｆ及びオーバーシュート量とがほぼ
一定のライトドライバを得るために、言い換えるなら
ば、磁気ヘッドの高性能化に対応した最適書き込み電流
での書き込みを可能にするため、上記のようにクランプ
電圧に書き込み電流依存性を持たせるようにするもので
ある。
【００１７】端子ＨＸとＨＹには、磁気ヘッドが接続さ
れる。この端子ＨＸとＨＹには一対のエミッタフォロワ
出力トランジスタＱ１とＱ２のエミッタが接続される。
また、端子ＨＸとＨＹには、電流切り換え差動トランジ
スタＱ３とＱ４のコレクタが接続される。これらのトラ
ンジスタＱ１〜Ｑ４によりブリッジ回路を構成し、端子
ＨＸに対応したトランジスタＱ１とＱ３、端子ＨＹに対
応したトランジスタＱ２，Ｑ４を書き込みデータに対応
して相補的にスイッチ制御して、端子ＨＸ，ＨＹに接続
される磁気ヘッドに流れる書き込み電流ＩＷが流れる方
向を切り換えるようにするものである。すなわち、トラ
ンジスタＱ１とＱ４を動作状態にしたときには、端子Ｈ
ＸからＨＹに向かって書き込み電流ＩＷを流し、トラン
ジスタＱ２とＱ３を動作状態にしたときには、端子ＨＹ
からＨＸに向かって書き込み電流ＩＷを流すようにする
ものである。書き込み電流ＩＷは、電圧ＶＰを受ける定
電流トランジスタＱ５により形成される。このトランジ
スタＱ５のエミッタには、エミッタ抵抗ＲＥが設けられ
る。
れる。この端子ＨＸとＨＹには一対のエミッタフォロワ
出力トランジスタＱ１とＱ２のエミッタが接続される。
また、端子ＨＸとＨＹには、電流切り換え差動トランジ
スタＱ３とＱ４のコレクタが接続される。これらのトラ
ンジスタＱ１〜Ｑ４によりブリッジ回路を構成し、端子
ＨＸに対応したトランジスタＱ１とＱ３、端子ＨＹに対
応したトランジスタＱ２，Ｑ４を書き込みデータに対応
して相補的にスイッチ制御して、端子ＨＸ，ＨＹに接続
される磁気ヘッドに流れる書き込み電流ＩＷが流れる方
向を切り換えるようにするものである。すなわち、トラ
ンジスタＱ１とＱ４を動作状態にしたときには、端子Ｈ
ＸからＨＹに向かって書き込み電流ＩＷを流し、トラン
ジスタＱ２とＱ３を動作状態にしたときには、端子ＨＹ
からＨＸに向かって書き込み電流ＩＷを流すようにする
ものである。書き込み電流ＩＷは、電圧ＶＰを受ける定
電流トランジスタＱ５により形成される。このトランジ
スタＱ５のエミッタには、エミッタ抵抗ＲＥが設けられ
る。
【００１８】端子ＷＤＸとＷＤＹから入力された書き込
みデータは、分周回路ＷＴＦＦに取り込まれる。この分
周回路ＷＴＦＦの出力信号は、一方において差動トラン
ジスタＱ６とＱ７のベースに入力される。差動トランジ
スタＱ６とＱ７のコレクタには、負荷抵抗Ｒ１とＲ２が
設けられ、差動トランジスタＱ６，Ｑ７の共通エミッタ
には、後述するような動作電流を流す電流源回路が設け
られる。この差動トランジスタＱ７，Ｑ６のコレクタ出
力信号は、上記エミッタフォロワ出力トランジスタＱ１
とＱ２のベースに入力される。
みデータは、分周回路ＷＴＦＦに取り込まれる。この分
周回路ＷＴＦＦの出力信号は、一方において差動トラン
ジスタＱ６とＱ７のベースに入力される。差動トランジ
スタＱ６とＱ７のコレクタには、負荷抵抗Ｒ１とＲ２が
設けられ、差動トランジスタＱ６，Ｑ７の共通エミッタ
には、後述するような動作電流を流す電流源回路が設け
られる。この差動トランジスタＱ７，Ｑ６のコレクタ出
力信号は、上記エミッタフォロワ出力トランジスタＱ１
とＱ２のベースに入力される。
【００１９】上記分周回路ＷＴＦＦの出力信号は、他方
において差動トランジスタＱ８，Ｑ９のベースに入力さ
れる。このトランジスタＱ８，Ｑ９のコレクタには、負
荷抵抗Ｒ５，Ｒ６が設けられる。負荷抵抗Ｒ５，Ｒ６の
電源端子側にはレベルシフト用の抵抗Ｒ４が共通に設け
られる。上記差動トランジスタＱ８，Ｑ９の共通エミッ
タには、後述するような動作電流源回路が設けられる。
この差動トランジスタＱ８，Ｑ９のコレクタ出力信号
は、レベルシフト回路ＬＶＣを通して上記電流切り換え
を行う差動トランジスタＱ３，Ｑ４のベースに入力され
る。これらの差動トランジスタＱ３，Ｑ４のベースに
は、ベース抵抗ＲＢ１，ＲＢ２がそれぞれ設けられてい
る。
において差動トランジスタＱ８，Ｑ９のベースに入力さ
れる。このトランジスタＱ８，Ｑ９のコレクタには、負
荷抵抗Ｒ５，Ｒ６が設けられる。負荷抵抗Ｒ５，Ｒ６の
電源端子側にはレベルシフト用の抵抗Ｒ４が共通に設け
られる。上記差動トランジスタＱ８，Ｑ９の共通エミッ
タには、後述するような動作電流源回路が設けられる。
この差動トランジスタＱ８，Ｑ９のコレクタ出力信号
は、レベルシフト回路ＬＶＣを通して上記電流切り換え
を行う差動トランジスタＱ３，Ｑ４のベースに入力され
る。これらの差動トランジスタＱ３，Ｑ４のベースに
は、ベース抵抗ＲＢ１，ＲＢ２がそれぞれ設けられてい
る。
【００２０】この実施例では、上記のようにクランプ電
圧に書き込み電流の依存性を持たせるために、差動トラ
ンジスタＱ６，Ｑ７のエミッタに設けられる動作電流源
回路として、定電圧ＶＫを受けて定電流ＩＡを流すトラ
ンジスタＱ１４に対して、上記書き込み電流ＩＷを形成
する定電圧ＶＰを受けるトランジスタＱ１３を並列形態
に設ける。上記定電流トランジスタＱ１３，Ｑ１４のエ
ミッタには、エミッタ抵抗ＲＥが設けられる。このエミ
ッタ抵抗ＲＥは、定電流を形成するトランジスタのエミ
ッタ抵抗を一般的に表したものであり、その抵抗値まで
も同一であるという意味ではない。上記トランジスタＱ
１３には、電圧ＶＰの調整に対応して、言い換えるなら
ば、書き込み電流ＩＷに対応した調整電流ＩＷ’が流れ
る。上記差動トランジスタＱ６とＱ７には、上記定電流
ＩＡとＩＷ’の合成電流が流れる。その結果、書き込み
データに対応してオン状態にされる差動トランジスタＱ
６又はＱ７のコレクタ電圧は、上記書き込み電流成分Ｉ
Ｗ’に依存性を持つようにされる。
圧に書き込み電流の依存性を持たせるために、差動トラ
ンジスタＱ６，Ｑ７のエミッタに設けられる動作電流源
回路として、定電圧ＶＫを受けて定電流ＩＡを流すトラ
ンジスタＱ１４に対して、上記書き込み電流ＩＷを形成
する定電圧ＶＰを受けるトランジスタＱ１３を並列形態
に設ける。上記定電流トランジスタＱ１３，Ｑ１４のエ
ミッタには、エミッタ抵抗ＲＥが設けられる。このエミ
ッタ抵抗ＲＥは、定電流を形成するトランジスタのエミ
ッタ抵抗を一般的に表したものであり、その抵抗値まで
も同一であるという意味ではない。上記トランジスタＱ
１３には、電圧ＶＰの調整に対応して、言い換えるなら
ば、書き込み電流ＩＷに対応した調整電流ＩＷ’が流れ
る。上記差動トランジスタＱ６とＱ７には、上記定電流
ＩＡとＩＷ’の合成電流が流れる。その結果、書き込み
データに対応してオン状態にされる差動トランジスタＱ
６又はＱ７のコレクタ電圧は、上記書き込み電流成分Ｉ
Ｗ’に依存性を持つようにされる。
【００２１】上記同様に差動トランジスタＱ８，Ｑ９の
エミッタに設けられる動作電流源回路においても、定電
圧ＶＫを受けて定電流ＩＢを流すトランジスタＱ１２に
対して、上記書き込み電流ＩＷを形成する定電圧ＶＰを
受けるトランジスタＱ１１を並列形態に設ける。上記定
電流トランジスタＱ１１，Ｑ１２のエミッタには、エミ
ッタ抵抗ＲＥが設けられる。このエミッタ抵抗ＲＥも、
上記同様に定電流を形成するトランジスタのエミッタ抵
抗を一般的に表したものであり、その抵抗値までも同一
であるという意味ではない。上記トランジスタＱ１１に
も、上記同様に、電圧ＶＰの調整に対応して、言い換え
るならば、書き込み電流ＩＷに対応した調整電流ＩＷ”
が流れる。上記差動トランジスタＱ８とＱ９には、上記
定電流ＩＢとＩＷ”の合成電流が流れる。その結果、書
き込みデータに対応してオン状態にされる差動トランジ
スタＱ８又はＱ９のコレクタの信号振幅は、上記書き込
み電流成分ＩＷ”に依存性を持つようにされる。電流切
り換え用の差動トランジスタＱ３，Ｑ４においては、書
き込み電流ＩＷの増加に応じてベース電流が増加する。
この結果、抵抗ＲＢ１とＲＢ２における電圧ロスにより
差動トランジスタＱ３，Ｑ４の入力信号振幅が小さくな
る。そこで、差動トランジスタＱ８，Ｑ９の動作電流に
対しても、上記のように書き込み電流依存性を持たせる
ことにより書き込み電流ＩＷの増加に対応して出力信号
振幅を大きくして、上記ベース抵抗ＲＢ１，ＲＢ２での
電圧ロスを補償するものである。
エミッタに設けられる動作電流源回路においても、定電
圧ＶＫを受けて定電流ＩＢを流すトランジスタＱ１２に
対して、上記書き込み電流ＩＷを形成する定電圧ＶＰを
受けるトランジスタＱ１１を並列形態に設ける。上記定
電流トランジスタＱ１１，Ｑ１２のエミッタには、エミ
ッタ抵抗ＲＥが設けられる。このエミッタ抵抗ＲＥも、
上記同様に定電流を形成するトランジスタのエミッタ抵
抗を一般的に表したものであり、その抵抗値までも同一
であるという意味ではない。上記トランジスタＱ１１に
も、上記同様に、電圧ＶＰの調整に対応して、言い換え
るならば、書き込み電流ＩＷに対応した調整電流ＩＷ”
が流れる。上記差動トランジスタＱ８とＱ９には、上記
定電流ＩＢとＩＷ”の合成電流が流れる。その結果、書
き込みデータに対応してオン状態にされる差動トランジ
スタＱ８又はＱ９のコレクタの信号振幅は、上記書き込
み電流成分ＩＷ”に依存性を持つようにされる。電流切
り換え用の差動トランジスタＱ３，Ｑ４においては、書
き込み電流ＩＷの増加に応じてベース電流が増加する。
この結果、抵抗ＲＢ１とＲＢ２における電圧ロスにより
差動トランジスタＱ３，Ｑ４の入力信号振幅が小さくな
る。そこで、差動トランジスタＱ８，Ｑ９の動作電流に
対しても、上記のように書き込み電流依存性を持たせる
ことにより書き込み電流ＩＷの増加に対応して出力信号
振幅を大きくして、上記ベース抵抗ＲＢ１，ＲＢ２での
電圧ロスを補償するものである。
【００２２】図１９には、書き込み電流ＩＷと磁気ヘッ
ドの両端ＨＸ，ＨＹの電圧波形の一例が示されている。
今、書き込みデータに従って差動トランジスタＱ６がオ
フ状態で、差動トランジスタＱ７がオン状態であるとす
ると、オフ状態の差動トランジスタＱ６のコレクタがほ
ぼ動作電圧＋Ｖとなり、エミッタフォロワ出力トランジ
スタＱ２から電流が供給される。このとき、他方の差動
トランジスタＱ８，Ｑ９及びレベルシフト回路ＬＶＣを
通して電流切り換え差動トランジスタＱ３がオン状態
に、差動トランジスタＱ４がオフ状態にされている。こ
の結果、端子ＨＸとＨＹに接続される磁気ヘッドには端
子ＨＹからＨＸに向かうような書き込み電流−ＩＷが流
れるものとなる。この書き込み電流−ＩＷが流れる定常
状態では、端子ＨＸとＨＹの絶対値的な電位差は、書き
込み電流ＩＷと磁気ヘッドの抵抗成分ＲＨにより決定さ
れる電圧降下分ＩＷ・ＲＨのような比較的小さな電位差
にされている。
ドの両端ＨＸ，ＨＹの電圧波形の一例が示されている。
今、書き込みデータに従って差動トランジスタＱ６がオ
フ状態で、差動トランジスタＱ７がオン状態であるとす
ると、オフ状態の差動トランジスタＱ６のコレクタがほ
ぼ動作電圧＋Ｖとなり、エミッタフォロワ出力トランジ
スタＱ２から電流が供給される。このとき、他方の差動
トランジスタＱ８，Ｑ９及びレベルシフト回路ＬＶＣを
通して電流切り換え差動トランジスタＱ３がオン状態
に、差動トランジスタＱ４がオフ状態にされている。こ
の結果、端子ＨＸとＨＹに接続される磁気ヘッドには端
子ＨＹからＨＸに向かうような書き込み電流−ＩＷが流
れるものとなる。この書き込み電流−ＩＷが流れる定常
状態では、端子ＨＸとＨＹの絶対値的な電位差は、書き
込み電流ＩＷと磁気ヘッドの抵抗成分ＲＨにより決定さ
れる電圧降下分ＩＷ・ＲＨのような比較的小さな電位差
にされている。
【００２３】書き込みデータの変化により、差動トラン
ジスタＱ６がオン状態に、差動トランジスタＱ７がオフ
状態に切り替わり、それに対応してトランジスタＱ２に
代わってトランジスタＱ１から電流が供給される。この
とき、電流切り換え差動トランジスタＱ３がオフ状態
に、差動トランジスタＱ４がオン状態にされるので上記
の場合とは逆の方向に端子ＨＸからＨＹに書き込み電流
＋ＩＷが流れるようにされる。この書き込み電流ＩＷの
方向の切り換えが行われる過渡状態では、端子ＨＸの電
位がトランジスタＱ１により＋Ｖ−ＶBEQ1（ＶBEQ1はト
ランジスタＱ１のベース，エミッタ間電圧）の電位にさ
れる。上記のような電流方向の切り換えに応じて、磁気
ヘッドには逆起電力によるフライバック電圧が発生して
端子ＨＹの電位を下げる作用する。しかし、端子ＨＹの
電位は、オン状態の差動トランジスタＱ６のコレクタ電
位を受ける出力トランジスタＱ２によりクランプされ
る。
ジスタＱ６がオン状態に、差動トランジスタＱ７がオフ
状態に切り替わり、それに対応してトランジスタＱ２に
代わってトランジスタＱ１から電流が供給される。この
とき、電流切り換え差動トランジスタＱ３がオフ状態
に、差動トランジスタＱ４がオン状態にされるので上記
の場合とは逆の方向に端子ＨＸからＨＹに書き込み電流
＋ＩＷが流れるようにされる。この書き込み電流ＩＷの
方向の切り換えが行われる過渡状態では、端子ＨＸの電
位がトランジスタＱ１により＋Ｖ−ＶBEQ1（ＶBEQ1はト
ランジスタＱ１のベース，エミッタ間電圧）の電位にさ
れる。上記のような電流方向の切り換えに応じて、磁気
ヘッドには逆起電力によるフライバック電圧が発生して
端子ＨＹの電位を下げる作用する。しかし、端子ＨＹの
電位は、オン状態の差動トランジスタＱ６のコレクタ電
位を受ける出力トランジスタＱ２によりクランプされ
る。
【００２４】上記差動トランジスタＱ６，Ｑ７の動作電
流は、ＩＡ＋ＩＷ’のような書き込み電流ＩＷに対して
依存性を持つものである。トランジスタＱ６のコレクタ
電位は、上記動作電流（ＩＡ＋ＩＷ’）×Ｒ１により決
定されるので、ライトドハイバのクランプ電圧に書き込
み電流依存性を持たせることができる。つまり、ライト
ドライバの過渡状態での信号振幅が、書き込み電流ＩＷ
の増加に対応して大きくなるように変化する結果、上記
式（１）のようにΔｉが大きくなると、クランプ電圧Ｖ
もそれに対応して大きくなってΔｔを一定にするよう作
用する。
流は、ＩＡ＋ＩＷ’のような書き込み電流ＩＷに対して
依存性を持つものである。トランジスタＱ６のコレクタ
電位は、上記動作電流（ＩＡ＋ＩＷ’）×Ｒ１により決
定されるので、ライトドハイバのクランプ電圧に書き込
み電流依存性を持たせることができる。つまり、ライト
ドライバの過渡状態での信号振幅が、書き込み電流ＩＷ
の増加に対応して大きくなるように変化する結果、上記
式（１）のようにΔｉが大きくなると、クランプ電圧Ｖ
もそれに対応して大きくなってΔｔを一定にするよう作
用する。
【００２５】図３には、この発明の他の一実施例の動作
電流源回路の回路図が示されている。この実施例では、
上記電流ＩＡとＩＢに加算される電流が書き込み電流Ｉ
Ｗに対して１００％依存させない場合の例が示されてい
る。書き込み電流調整用の定電圧ＶＰを受けて書き込み
電流ＩＷを流す定電流トランジスタＱ２０のエミッタに
設けられるエミッタ抵抗を直列形態の抵抗Ｒ１０、Ｒ１
１及びＲ１２により構成する。抵抗Ｒ１０とＲ１１の接
続点に、上記電圧ＶＰを受けて上記電流ＩＡと加算させ
る電流ＩＷ’を形成する電流源トランジスタＱ２１のエ
ミッタ抵抗Ｒ１３を接続し、抵抗Ｒ１１とＲ１２の接続
点に、上記電圧ＶＰを受けて電流ＩＢと加算させる電流
ＩＷ”を形成する電流源トランジスタＱ２２のエミッタ
抵抗Ｒ１４を接続する。この構成では、書き込み電流Ｉ
Ｗの増加に対して電流ＩＷ’やＩＷ”の増加分を抵抗比
に応じて小さくさせることができる。
電流源回路の回路図が示されている。この実施例では、
上記電流ＩＡとＩＢに加算される電流が書き込み電流Ｉ
Ｗに対して１００％依存させない場合の例が示されてい
る。書き込み電流調整用の定電圧ＶＰを受けて書き込み
電流ＩＷを流す定電流トランジスタＱ２０のエミッタに
設けられるエミッタ抵抗を直列形態の抵抗Ｒ１０、Ｒ１
１及びＲ１２により構成する。抵抗Ｒ１０とＲ１１の接
続点に、上記電圧ＶＰを受けて上記電流ＩＡと加算させ
る電流ＩＷ’を形成する電流源トランジスタＱ２１のエ
ミッタ抵抗Ｒ１３を接続し、抵抗Ｒ１１とＲ１２の接続
点に、上記電圧ＶＰを受けて電流ＩＢと加算させる電流
ＩＷ”を形成する電流源トランジスタＱ２２のエミッタ
抵抗Ｒ１４を接続する。この構成では、書き込み電流Ｉ
Ｗの増加に対して電流ＩＷ’やＩＷ”の増加分を抵抗比
に応じて小さくさせることができる。
【００２６】図４には、この発明の他の一実施例の動作
電流源回路の回路図が示されている。この実施例では、
書き込み電流ＩＷがある電流値以上で電流ＩＡとＩＢに
加算される電流ＩＷ’とＩＷ”が流れ出して、クランプ
電圧を高くするように作用するので書き込み電流の立ち
上がり時間ｔｒと立ち下がり時間ｔｆとを高速化するも
のである。すなわち、上記のような電圧ＶＰを受けて電
流ＩＷ’とＩＷ”を形成する電流源トランジスタＱ２１
とＱ２２のエミッタには、エミッタ抵抗Ｒ１６，Ｒ１７
を設けるとともにその他端側にレベルシフト用のダイオ
ードＤ１を共通に設けるようにする。この構成では、電
圧ＶＰがダイオードＤ１の順方向電圧ＶＦとトランジス
タＱ２１，Ｑ２２のベース，エミッタ間電圧ＶBEとを加
算した電圧ＶＦ＋ＶBEより高くなると、電流ＩＷ’とＩ
Ｗ”とが流れ出してクランプ電圧を絶対値的に大きくす
るので書き込み電流の立ち上がり時間ｔｒと立ち下がり
時間ｔｆを高速化するよう作用する。
電流源回路の回路図が示されている。この実施例では、
書き込み電流ＩＷがある電流値以上で電流ＩＡとＩＢに
加算される電流ＩＷ’とＩＷ”が流れ出して、クランプ
電圧を高くするように作用するので書き込み電流の立ち
上がり時間ｔｒと立ち下がり時間ｔｆとを高速化するも
のである。すなわち、上記のような電圧ＶＰを受けて電
流ＩＷ’とＩＷ”を形成する電流源トランジスタＱ２１
とＱ２２のエミッタには、エミッタ抵抗Ｒ１６，Ｒ１７
を設けるとともにその他端側にレベルシフト用のダイオ
ードＤ１を共通に設けるようにする。この構成では、電
圧ＶＰがダイオードＤ１の順方向電圧ＶＦとトランジス
タＱ２１，Ｑ２２のベース，エミッタ間電圧ＶBEとを加
算した電圧ＶＦ＋ＶBEより高くなると、電流ＩＷ’とＩ
Ｗ”とが流れ出してクランプ電圧を絶対値的に大きくす
るので書き込み電流の立ち上がり時間ｔｒと立ち下がり
時間ｔｆを高速化するよう作用する。
【００２７】図５には、ライトドライバＷＤの他の一実
施例の具体的回路図が示されている。この実施例では、
端子ＨＸとＨＹに接続される磁気ヘッドにおいて発生す
る逆起電力によるフライバック電圧を抑制するクランプ
電圧に書き込み電流依存性を持たせるためと、書き込み
電流の立ち上がり時間ｔｒと立ち下がり時間ｔｆとを等
しくするために、次の回路が用いられる。
施例の具体的回路図が示されている。この実施例では、
端子ＨＸとＨＹに接続される磁気ヘッドにおいて発生す
る逆起電力によるフライバック電圧を抑制するクランプ
電圧に書き込み電流依存性を持たせるためと、書き込み
電流の立ち上がり時間ｔｒと立ち下がり時間ｔｆとを等
しくするために、次の回路が用いられる。
【００２８】前記実施例のように抵抗Ｒ１，Ｒ２に流れ
る電流によってクランプ電圧を設定する場合には、抵抗
Ｒ１とＲ２の抵抗値のプロセス相対バラツキに応じて書
き込み電流の立ち上がり時のクランプ電圧と立ち下がり
電圧のクランプ電圧に差が生じる。このようなクランプ
電圧差は、書き込み電流ＩＷが等しいので立ち上がり時
間ｔｒと立ち下がり時間ｔｆに差をもたらして、＋ＩＷ
の流れる期間と、−ＩＷの流れる期間にデューティズレ
が発生する。書き込み動作の高速化に伴い、電流切り換
え周期も短くされるから上記デューティズレが無視でき
なくなる。
る電流によってクランプ電圧を設定する場合には、抵抗
Ｒ１とＲ２の抵抗値のプロセス相対バラツキに応じて書
き込み電流の立ち上がり時のクランプ電圧と立ち下がり
電圧のクランプ電圧に差が生じる。このようなクランプ
電圧差は、書き込み電流ＩＷが等しいので立ち上がり時
間ｔｒと立ち下がり時間ｔｆに差をもたらして、＋ＩＷ
の流れる期間と、−ＩＷの流れる期間にデューティズレ
が発生する。書き込み動作の高速化に伴い、電流切り換
え周期も短くされるから上記デューティズレが無視でき
なくなる。
【００２９】この実施例では、抵抗Ｒ３に前記同様な固
定電流ＩＣと書き込み電流ＩＷに依存した電流ＩＷ’を
流すことにより、書き込み電流ＩＷに依存性を持たせて
電圧を形成する。トランジスタＱ１０は、電圧ＶＰを受
けて上記電流ＩＷ’を形成し、トランジスタＱ１７は電
圧ＶＫを受けて固定電流ＩＣを形成する。上記抵抗Ｒ３
により形成された電圧は、一方においてエミッタフォロ
ワトランジスタＱ１５を介して差動トランジスタＱ６の
コレクタに伝えられ、他方においてエミッタフォロワト
ランジスタＱ１６を介して差動トランジスタＱ７のコレ
クタに伝えられる。この構成により、電流切り換え時に
端子ＨＸ又はＨＹの電位がフライバック電圧により低下
して、上記抵抗Ｒ３の電圧からトランジスタＱ１５又は
Ｑ１６のベース，エミッタ間電圧以下になろうとする
と、これらのトランジスタＱ１５，Ｑ１６によって電流
供給が行われてクランプ電圧動作が行われる。
定電流ＩＣと書き込み電流ＩＷに依存した電流ＩＷ’を
流すことにより、書き込み電流ＩＷに依存性を持たせて
電圧を形成する。トランジスタＱ１０は、電圧ＶＰを受
けて上記電流ＩＷ’を形成し、トランジスタＱ１７は電
圧ＶＫを受けて固定電流ＩＣを形成する。上記抵抗Ｒ３
により形成された電圧は、一方においてエミッタフォロ
ワトランジスタＱ１５を介して差動トランジスタＱ６の
コレクタに伝えられ、他方においてエミッタフォロワト
ランジスタＱ１６を介して差動トランジスタＱ７のコレ
クタに伝えられる。この構成により、電流切り換え時に
端子ＨＸ又はＨＹの電位がフライバック電圧により低下
して、上記抵抗Ｒ３の電圧からトランジスタＱ１５又は
Ｑ１６のベース，エミッタ間電圧以下になろうとする
と、これらのトランジスタＱ１５，Ｑ１６によって電流
供給が行われてクランプ電圧動作が行われる。
【００３０】上記のクランプ電圧は、抵抗Ｒ３により形
成された共通の電圧がエミッタフォロワトランジスタＱ
１５とＱ１６を介して端子ＨＸとＨＹに伝えられるもの
であり、実質的に等しくなることができる。すなわち、
トランジスタＱ１５とＱ１６のベース，エミッタ電圧の
プロセスバラツキは、存在しても極めて小さいから前記
書き込み電流ＩＷの立ち上がり時間ｔｒと立ち下がり時
間ｔｆに実質的に影響を与えなくできる。
成された共通の電圧がエミッタフォロワトランジスタＱ
１５とＱ１６を介して端子ＨＸとＨＹに伝えられるもの
であり、実質的に等しくなることができる。すなわち、
トランジスタＱ１５とＱ１６のベース，エミッタ電圧の
プロセスバラツキは、存在しても極めて小さいから前記
書き込み電流ＩＷの立ち上がり時間ｔｒと立ち下がり時
間ｔｆに実質的に影響を与えなくできる。
【００３１】図１８には、ライトドライバＷＤの更に他
の一実施例の具体的回路図が示されている。この実施例
では、前記同様な抵抗Ｒ３により形成された電圧を受け
るエミッタフォロワトランジスタＱ１５とＱ１６のエミ
ッタを直接的に端子ＨＸとＨＹに供給して、電圧クラン
プ動作を行うようにするものである。この構成では、端
子ＨＸとＨＹに対して出力トランジスタＱ１，Ｑ２の他
に、電圧クランプ用のトランジスタＱ１５，Ｑ１６のエ
ミッタが接続される。端子ＨＸとＨＹに接続される磁気
ヘッドにより記録と再生を行うときには、前記図１のよ
うに端子ＨＸとＨＹにはリードプリアンプＲＡの入力が
接続される。
の一実施例の具体的回路図が示されている。この実施例
では、前記同様な抵抗Ｒ３により形成された電圧を受け
るエミッタフォロワトランジスタＱ１５とＱ１６のエミ
ッタを直接的に端子ＨＸとＨＹに供給して、電圧クラン
プ動作を行うようにするものである。この構成では、端
子ＨＸとＨＹに対して出力トランジスタＱ１，Ｑ２の他
に、電圧クランプ用のトランジスタＱ１５，Ｑ１６のエ
ミッタが接続される。端子ＨＸとＨＹに接続される磁気
ヘッドにより記録と再生を行うときには、前記図１のよ
うに端子ＨＸとＨＹにはリードプリアンプＲＡの入力が
接続される。
【００３２】このリードプリアンプＲＡにあっては、後
述するように高速読み出し動作のためには、入力容量が
小さいことが望ましい。なぜなら、リードプリアンプＲ
Ａのノイズスペクトルは、ｆｏ＝１／２π（ＬＨ・ＣＩ
Ｎ）1/2 で表され、入力容量ＣＩＮの容量値が大きい
と、低い周波数でノイズピークが現れてしまうからであ
る。すなわち、読み出し信号の周波数を比較的高い周波
数まで可能にするには、上記ノイズがピークとなる周波
数ｆｏが上記読み出し信号周波数に対してより以上に高
い周波数でなければならないからである。
述するように高速読み出し動作のためには、入力容量が
小さいことが望ましい。なぜなら、リードプリアンプＲ
Ａのノイズスペクトルは、ｆｏ＝１／２π（ＬＨ・ＣＩ
Ｎ）1/2 で表され、入力容量ＣＩＮの容量値が大きい
と、低い周波数でノイズピークが現れてしまうからであ
る。すなわち、読み出し信号の周波数を比較的高い周波
数まで可能にするには、上記ノイズがピークとなる周波
数ｆｏが上記読み出し信号周波数に対してより以上に高
い周波数でなければならないからである。
【００３３】上記のように端子ＨＸとＨＹに対して直接
的にクランプ用にエミッタフォロワトランジスタＱ１５
とＱ１６を接続すると、これらのトランジスタＱ１５と
Ｑ１６は、リードプリアンプＲＡの入力容量ＣＩＮを増
加させるように作用する。このようなリードプリアンプ
ＲＡの入力容量ＣＩＮの増大を避けるために、この実施
例では、エミッタフォロワトランジスタＱ１５とＱ１６
のエミッタは、タイオードＤ１とＤ２が直列に挿入され
て上記端子ＨＸとＨＹに接続される。この構成では、端
子ＨＸから電圧クランプ回路をみたとき、ダイオードＤ
１の容量分と、トランジスタＱ１５のエミッタ容量分が
直列形態に接続されるから、その合成容量値を大幅に低
減させることができる。同様にＨＹから電圧クランプ回
路をみたとき、ダイオードＤ２の容量分と、トランジス
タＱ１６のエミッタ容量分が直列形態に接続されるか
ら、その合成容量値を大幅に低減させることができる。
これにより、リードプリアンプＲＡの読み出し特性を犠
牲にすることなく、書き込み電流ＩＷの立ち上がり時間
ｔｒと立ち下がり時間ｔｆに実質的に等しくすることが
できるものである。
的にクランプ用にエミッタフォロワトランジスタＱ１５
とＱ１６を接続すると、これらのトランジスタＱ１５と
Ｑ１６は、リードプリアンプＲＡの入力容量ＣＩＮを増
加させるように作用する。このようなリードプリアンプ
ＲＡの入力容量ＣＩＮの増大を避けるために、この実施
例では、エミッタフォロワトランジスタＱ１５とＱ１６
のエミッタは、タイオードＤ１とＤ２が直列に挿入され
て上記端子ＨＸとＨＹに接続される。この構成では、端
子ＨＸから電圧クランプ回路をみたとき、ダイオードＤ
１の容量分と、トランジスタＱ１５のエミッタ容量分が
直列形態に接続されるから、その合成容量値を大幅に低
減させることができる。同様にＨＹから電圧クランプ回
路をみたとき、ダイオードＤ２の容量分と、トランジス
タＱ１６のエミッタ容量分が直列形態に接続されるか
ら、その合成容量値を大幅に低減させることができる。
これにより、リードプリアンプＲＡの読み出し特性を犠
牲にすることなく、書き込み電流ＩＷの立ち上がり時間
ｔｒと立ち下がり時間ｔｆに実質的に等しくすることが
できるものである。
【００３４】この実施例では、書き込み電流ＩＷの切り
換えを行う差動トランジスタＱ３，Ｑ４の制御信号を形
成する差動回路には、タイミング調整用にキャパシタＣ
１とＣ２が設けられる。これらのキャパシタＣ１とＣ２
を設けることにより、分周回路ＷＴＦＦからの書き込み
データに対して、実際の電流切り換えのタイミング調整
を行うようにされる。なお、このキャパシタＣ１とＣ２
は、前記図２や図５の実施例回路にも同様に設けられる
ものとしてもよい。
換えを行う差動トランジスタＱ３，Ｑ４の制御信号を形
成する差動回路には、タイミング調整用にキャパシタＣ
１とＣ２が設けられる。これらのキャパシタＣ１とＣ２
を設けることにより、分周回路ＷＴＦＦからの書き込み
データに対して、実際の電流切り換えのタイミング調整
を行うようにされる。なお、このキャパシタＣ１とＣ２
は、前記図２や図５の実施例回路にも同様に設けられる
ものとしてもよい。
【００３５】端子ＨＸとＨＹの電圧クランプ動作を行う
エミッタフォロワトランジスタＱ１５，Ｑ１６のベース
側にもキャパシタＣ０が設けられる。このキャパシタＣ
０は、電圧クランプ動作を行うときにトランジスタＱ１
５又はＱ１６においては、それに対応したベース電流が
流れてクランプ設定電圧に電位変動が生じる。そこで、
キャパシタＣ０を挿入して、その影響を吸収させるもの
である。それ故、図５の実施例においても、同様なキャ
パシタＣ０を設けることが望ましい。
エミッタフォロワトランジスタＱ１５，Ｑ１６のベース
側にもキャパシタＣ０が設けられる。このキャパシタＣ
０は、電圧クランプ動作を行うときにトランジスタＱ１
５又はＱ１６においては、それに対応したベース電流が
流れてクランプ設定電圧に電位変動が生じる。そこで、
キャパシタＣ０を挿入して、その影響を吸収させるもの
である。それ故、図５の実施例においても、同様なキャ
パシタＣ０を設けることが望ましい。
【００３６】ライトドライバＷＤの書き込み電流ＩＷを
形成するトランジスタＱ５のエミッタ抵抗ＲＥには、ダ
イオードＤ０が並列に設けられている。このダイオード
Ｄ０は、書き込み電流ＩＷが不所望に大きくなったとき
に、それを自動的に感知して書き込み電流ＩＷの電流値
が一定値以上にならないようにするものである。すなわ
ち、何らかの原因で電圧ＶＰが高くなろうとしても、ト
ランジスタＱ５のベース，エミッタ間電圧とダイオード
Ｄ０の順方向電圧により電圧ＶＰがクランプされてる結
果、書き込み電流ＩＷもそれ以上にはならない。この構
成に代えて、トランジスタＱ５のベースと回路の接地電
位点との間に、ダイオードを２個直列形態に接続するも
のであってもよい。このような電流制限機能は、電圧Ｖ
Ｋを受ける電流源トランジスタＱ１２、Ｑ１３等にも設
けるものであってもよい。
形成するトランジスタＱ５のエミッタ抵抗ＲＥには、ダ
イオードＤ０が並列に設けられている。このダイオード
Ｄ０は、書き込み電流ＩＷが不所望に大きくなったとき
に、それを自動的に感知して書き込み電流ＩＷの電流値
が一定値以上にならないようにするものである。すなわ
ち、何らかの原因で電圧ＶＰが高くなろうとしても、ト
ランジスタＱ５のベース，エミッタ間電圧とダイオード
Ｄ０の順方向電圧により電圧ＶＰがクランプされてる結
果、書き込み電流ＩＷもそれ以上にはならない。この構
成に代えて、トランジスタＱ５のベースと回路の接地電
位点との間に、ダイオードを２個直列形態に接続するも
のであってもよい。このような電流制限機能は、電圧Ｖ
Ｋを受ける電流源トランジスタＱ１２、Ｑ１３等にも設
けるものであってもよい。
【００３７】図６には、リードプリアンプＲＡとリード
ポストアンプの入力段回路の一実施例の回路図が示され
ている。同図には、８個のヘッド回路のうち２つのヘッ
ド回路ＨＥＤ０とＨＥＤ７のリードプリアンプが代表と
して例示的に示されている。同図の回路素子に付された
回路記号は、回路の簡素化のために前記説明した回路図
と重複して使用しているが、それぞれは別個の回路機能
を持つものであると理解されたい。このことは、以下の
他の図面においても同様である。
ポストアンプの入力段回路の一実施例の回路図が示され
ている。同図には、８個のヘッド回路のうち２つのヘッ
ド回路ＨＥＤ０とＨＥＤ７のリードプリアンプが代表と
して例示的に示されている。同図の回路素子に付された
回路記号は、回路の簡素化のために前記説明した回路図
と重複して使用しているが、それぞれは別個の回路機能
を持つものであると理解されたい。このことは、以下の
他の図面においても同様である。
【００３８】前記図１７により説明したように、ヘッド
回路ＨＥＤ０〜ＨＥＤ７とリードポストアンプＲＰＡと
の間は、チップを横断するような比較的長い配線により
接続される。このような長い配線により接続されるとき
には、その配線抵抗がそれに比例して大きくなる。リー
ドプリアンプを構成する差動増幅トランジスタのコレク
タに接続される抵抗値が大きくなると、増幅トランジス
タのベース側からみたミラー容量が大きくなってしま
う。このようなミラー容量が増大すると、それにに対応
してリードプリアンプの入力容量が増大し、前記説明し
たようにノイズスペクトルのピーク周波数ｆｏが低くな
り、それ以下の周波数での読み出ししか出来ない結果と
なり高速読み出しが妨げられる。
回路ＨＥＤ０〜ＨＥＤ７とリードポストアンプＲＰＡと
の間は、チップを横断するような比較的長い配線により
接続される。このような長い配線により接続されるとき
には、その配線抵抗がそれに比例して大きくなる。リー
ドプリアンプを構成する差動増幅トランジスタのコレク
タに接続される抵抗値が大きくなると、増幅トランジス
タのベース側からみたミラー容量が大きくなってしま
う。このようなミラー容量が増大すると、それにに対応
してリードプリアンプの入力容量が増大し、前記説明し
たようにノイズスペクトルのピーク周波数ｆｏが低くな
り、それ以下の周波数での読み出ししか出来ない結果と
なり高速読み出しが妨げられる。
【００３９】この実施例では、リードプリアンプを構成
する差動トランジスタＱ１，Ｑ２のコレクタに近接して
ベース接地でエミッタ入力の増幅トランジスタＱ４，Ｑ
５を設ける。各ヘッド回路における差動増幅トランジス
タのコレクタには、上記同様な増幅トランジスタが設け
られ、そのコレクタが共通化されてリードポストアンプ
ＲＰＡの入力端子に接続される。リードプリアンプに対
して増幅トランジスタＱ４，Ｑ５を接続することによ
り、各ヘッド回路ＨＥＤ０〜ＨＥＤ７の出力を共通化す
るとともに比較的離れた位置に設けられるリードポスト
アンプＲＰＡの入力端子に導く配線の配線抵抗が差動増
幅トランジスタＱ１，Ｑ２等から見えなくなり、増幅ト
ランジスタＱ１，Ｑ２のミラー容量を大幅に低減させ
る。このようにリードプリアンプの入力容量値を小さく
できる結果、上記のノイズスペクトルにおけるノイズピ
ーく周波数ｆｏを高くすることができるから、それに応
じて高周波数帯までの読み出し信号を増幅することがで
きる。
する差動トランジスタＱ１，Ｑ２のコレクタに近接して
ベース接地でエミッタ入力の増幅トランジスタＱ４，Ｑ
５を設ける。各ヘッド回路における差動増幅トランジス
タのコレクタには、上記同様な増幅トランジスタが設け
られ、そのコレクタが共通化されてリードポストアンプ
ＲＰＡの入力端子に接続される。リードプリアンプに対
して増幅トランジスタＱ４，Ｑ５を接続することによ
り、各ヘッド回路ＨＥＤ０〜ＨＥＤ７の出力を共通化す
るとともに比較的離れた位置に設けられるリードポスト
アンプＲＰＡの入力端子に導く配線の配線抵抗が差動増
幅トランジスタＱ１，Ｑ２等から見えなくなり、増幅ト
ランジスタＱ１，Ｑ２のミラー容量を大幅に低減させ
る。このようにリードプリアンプの入力容量値を小さく
できる結果、上記のノイズスペクトルにおけるノイズピ
ーく周波数ｆｏを高くすることができるから、それに応
じて高周波数帯までの読み出し信号を増幅することがで
きる。
【００４０】上記増幅トランジスタＱ４，Ｑ５のベース
には、バイアス電圧ＶＢが供給される。増幅トランジス
タＱ１，Ｑ２のエミッタに設けられるバイアス電流源Ｉ
Ｒは、リードモードのときに形成される選択信号ＳＬ０
により動作状態にされる。このとき、他のヘッド回路Ｈ
ＥＤ７等のリードプリアンプでは、上記動作電流源ＩＲ
が非動作状態にされる。これにより、上記動作状態のリ
ードプリアンプの出力信号がリードポストアンプＲＰＡ
の入力に伝えられる。
には、バイアス電圧ＶＢが供給される。増幅トランジス
タＱ１，Ｑ２のエミッタに設けられるバイアス電流源Ｉ
Ｒは、リードモードのときに形成される選択信号ＳＬ０
により動作状態にされる。このとき、他のヘッド回路Ｈ
ＥＤ７等のリードプリアンプでは、上記動作電流源ＩＲ
が非動作状態にされる。これにより、上記動作状態のリ
ードプリアンプの出力信号がリードポストアンプＲＰＡ
の入力に伝えられる。
【００４１】この実施例では、リードポストアンプＲＰ
Ａの初段回路にも、ベース接地でエミッタ入力の増幅ト
ランジスタＱ６，Ｑ７を用いている。すなわち、この構
成では、リードプリアンプに対して増幅トランジスタＱ
４，Ｑ６及びＱ５，Ｑ７がそれぞれ２段カスコード接続
される。これにより、上記各ヘッド回路ＨＥＤ０〜ＨＥ
Ｄ７とリードポストアンプＲＰＡとの間の配線抵抗や配
線容量に影響されることなく、高周波数の読み出し信号
を良好に伝送させることができる。増幅トランジスタＱ
６，Ｑ７のコレクタには、負荷抵抗Ｒ１とＲ２が設けら
れる。この抵抗Ｒ１とＲ２により形成された読み出し電
圧は、出力回路ＯＡを通して外部端子へ送出される。
Ａの初段回路にも、ベース接地でエミッタ入力の増幅ト
ランジスタＱ６，Ｑ７を用いている。すなわち、この構
成では、リードプリアンプに対して増幅トランジスタＱ
４，Ｑ６及びＱ５，Ｑ７がそれぞれ２段カスコード接続
される。これにより、上記各ヘッド回路ＨＥＤ０〜ＨＥ
Ｄ７とリードポストアンプＲＰＡとの間の配線抵抗や配
線容量に影響されることなく、高周波数の読み出し信号
を良好に伝送させることができる。増幅トランジスタＱ
６，Ｑ７のコレクタには、負荷抵抗Ｒ１とＲ２が設けら
れる。この抵抗Ｒ１とＲ２により形成された読み出し電
圧は、出力回路ＯＡを通して外部端子へ送出される。
【００４２】磁気ヘッドが接続される端子Ｈ０Ｘ，Ｈ０
Ｙ等には、動作電圧との間に差動増幅トランジスタＱ
１，Ｑ２のベース電流経路やバイアス電圧を供給するダ
ンピング抵抗等の回路が設けられるが、この発明には直
接関係がないので同図では省略されている。これらのダ
ンピング抵抗等は、他の磁気ヘッドＨ１Ｘ，Ｈ１Ｙ〜Ｈ
７Ｘ，Ｈ７Ｙにも同様に設けられるものである。
Ｙ等には、動作電圧との間に差動増幅トランジスタＱ
１，Ｑ２のベース電流経路やバイアス電圧を供給するダ
ンピング抵抗等の回路が設けられるが、この発明には直
接関係がないので同図では省略されている。これらのダ
ンピング抵抗等は、他の磁気ヘッドＨ１Ｘ，Ｈ１Ｙ〜Ｈ
７Ｘ，Ｈ７Ｙにも同様に設けられるものである。
【００４３】図７には、リードプリアンプＲＡとリード
ポストアンプの入力段回路の他の一実施例の回路図が示
されている。この実施例では、２系統の読み出し経路を
持つようにされる。そのため、出力回路としてのリード
ポストアンプＲＰＡ０とＲＰＡ１が設けられる。このよ
うな２つの出力回路ＲＰＡ０とＲＰＡ１に対して、８個
のヘッド回路ＨＥＤ０〜ＨＥＤ７との間で選択的な読み
出し信号の伝達を可能にするため、リードプリアンプに
近接して設けられる第１段目のベース接地でエミッタ入
力の増幅トランジスタにスイッチ機能が付加される。
ポストアンプの入力段回路の他の一実施例の回路図が示
されている。この実施例では、２系統の読み出し経路を
持つようにされる。そのため、出力回路としてのリード
ポストアンプＲＰＡ０とＲＰＡ１が設けられる。このよ
うな２つの出力回路ＲＰＡ０とＲＰＡ１に対して、８個
のヘッド回路ＨＥＤ０〜ＨＥＤ７との間で選択的な読み
出し信号の伝達を可能にするため、リードプリアンプに
近接して設けられる第１段目のベース接地でエミッタ入
力の増幅トランジスタにスイッチ機能が付加される。
【００４４】ヘッド回路ＨＥＤ０のリードプリアンプを
構成する差動増幅トランジスタＱ１，Ｑ２のコレクタに
は、上記のような２系統からなる読み出し経路に対応し
て第１段目の増幅トランジスタが２対設けられる。すな
わち、増幅トランジスタＱ４とＱ５は、一方のリードポ
ストアンプＲＰＡ０に対応した信号経路に接続される。
増幅トランジスタＱ８，Ｑ９は、他方のリードポストア
ンプＲＰＡ１に対応した信号経路に接続される。
構成する差動増幅トランジスタＱ１，Ｑ２のコレクタに
は、上記のような２系統からなる読み出し経路に対応し
て第１段目の増幅トランジスタが２対設けられる。すな
わち、増幅トランジスタＱ４とＱ５は、一方のリードポ
ストアンプＲＰＡ０に対応した信号経路に接続される。
増幅トランジスタＱ８，Ｑ９は、他方のリードポストア
ンプＲＰＡ１に対応した信号経路に接続される。
【００４５】他のヘッド回路においても、例示的に示さ
れているヘッド回路ＨＥＤ７のように差動増幅トランジ
スタのコレクタに、２対のベース接地でエミッタ入力の
増幅トランジスタが設けられ、それぞれのコレクタは対
応する読み出し信号経路に共通に接続される。
れているヘッド回路ＨＥＤ７のように差動増幅トランジ
スタのコレクタに、２対のベース接地でエミッタ入力の
増幅トランジスタが設けられ、それぞれのコレクタは対
応する読み出し信号経路に共通に接続される。
【００４６】上記８個のヘッド回路のうち、２つのヘッ
ド回路が選ばれて２つのリードポストアンプＲＰＡ０と
ＲＰＡ１から同時に読み出し信号を出力させることがで
きる。例えば、同図において例示的に示されているヘッ
ド回路ＨＥＤ０とＨＥＤ７から同時に読み出し信号を出
力させるときには、ヘッド選択信号ＳＬ０とＳＬ７によ
り、ヘッド回路ＨＥＤ０とＨＥＤ７のリードプリアンプ
の動作電流源ＩＲが活性化される。
ド回路が選ばれて２つのリードポストアンプＲＰＡ０と
ＲＰＡ１から同時に読み出し信号を出力させることがで
きる。例えば、同図において例示的に示されているヘッ
ド回路ＨＥＤ０とＨＥＤ７から同時に読み出し信号を出
力させるときには、ヘッド選択信号ＳＬ０とＳＬ７によ
り、ヘッド回路ＨＥＤ０とＨＥＤ７のリードプリアンプ
の動作電流源ＩＲが活性化される。
【００４７】ヘッド回路ＨＥＤ０の読み出し信号をリー
ドポストアンプＲＰＡ０から出力されるときには、それ
に対応したベース接地の増幅トランジスタＱ４とＱ５の
ベースに供給されるバイアス電圧ＶＢ００を他方のリー
ドポストアンプＲＰＡ１に対応したバイアス電圧ＶＢ０
１に比べて高くする。これにより、増幅トランジスタＱ
４，Ｑ５とＱ８，Ｑ９が差動的に動作し、動作状態にさ
れた増幅トランジスタＱ４，Ｑ５を通してヘッド回路Ｈ
ＥＤ０のリードプリアンプの出力信号がリードポストア
ンプＲＰＡ０の入力段に設けられた第２段目の増幅トラ
ンジスタＱ６，Ｑ７のエミッタに入力される。
ドポストアンプＲＰＡ０から出力されるときには、それ
に対応したベース接地の増幅トランジスタＱ４とＱ５の
ベースに供給されるバイアス電圧ＶＢ００を他方のリー
ドポストアンプＲＰＡ１に対応したバイアス電圧ＶＢ０
１に比べて高くする。これにより、増幅トランジスタＱ
４，Ｑ５とＱ８，Ｑ９が差動的に動作し、動作状態にさ
れた増幅トランジスタＱ４，Ｑ５を通してヘッド回路Ｈ
ＥＤ０のリードプリアンプの出力信号がリードポストア
ンプＲＰＡ０の入力段に設けられた第２段目の増幅トラ
ンジスタＱ６，Ｑ７のエミッタに入力される。
【００４８】このとき選択されているヘッド回路ＨＥＤ
７の読み出し信号を他方のリードポストアンプＲＰＡ１
から出力されるときには、それに対応したベース接地の
増幅トランジスタのベースに供給されるバイアス電圧Ｖ
Ｂ７１を一方のリードポストアンプＲＰＡ０に対応した
バイアス電圧ＶＢ７０に比べて高くする。これにより、
バイアス電圧ＶＢ７０とＶＢ７１を受ける増幅トランジ
スタ差動的に動作し、動作状態にされた増幅トランジス
タを通してヘッド回路ＨＥＤ７のリードプリアンプの出
力信号がリードポストアンプＲＰＡ１の入力段に設けら
れた第２段目の増幅トランジスタのエミッタに入力され
る。
７の読み出し信号を他方のリードポストアンプＲＰＡ１
から出力されるときには、それに対応したベース接地の
増幅トランジスタのベースに供給されるバイアス電圧Ｖ
Ｂ７１を一方のリードポストアンプＲＰＡ０に対応した
バイアス電圧ＶＢ７０に比べて高くする。これにより、
バイアス電圧ＶＢ７０とＶＢ７１を受ける増幅トランジ
スタ差動的に動作し、動作状態にされた増幅トランジス
タを通してヘッド回路ＨＥＤ７のリードプリアンプの出
力信号がリードポストアンプＲＰＡ１の入力段に設けら
れた第２段目の増幅トランジスタのエミッタに入力され
る。
【００４９】このとき、他の残り６個のヘッド回路ＨＥ
Ｄ１〜ＨＥＤ６においては、上記のようなバイアス電圧
ＶＢ１０，ＶＢ１１〜ＶＢ６０，ＶＢ６１が共に上記バ
イアス電圧ＶＢ０１やＶＢ７０と同様にロウレベルの非
選択レベルにされる。また、これらの回路のリードプリ
アンプには動作電流ＩＲが流れないから、リードポスト
アンプＲＰＡ０とＲＰＡ１からはヘッドＨＥＤ０とＨＥ
Ｄ７の磁気ヘッドにより読み出された信号が出力される
ことになる。
Ｄ１〜ＨＥＤ６においては、上記のようなバイアス電圧
ＶＢ１０，ＶＢ１１〜ＶＢ６０，ＶＢ６１が共に上記バ
イアス電圧ＶＢ０１やＶＢ７０と同様にロウレベルの非
選択レベルにされる。また、これらの回路のリードプリ
アンプには動作電流ＩＲが流れないから、リードポスト
アンプＲＰＡ０とＲＰＡ１からはヘッドＨＥＤ０とＨＥ
Ｄ７の磁気ヘッドにより読み出された信号が出力される
ことになる。
【００５０】ヘッド回路ＨＥＤ０の読み出し信号をリー
ドポストアンプＲＰＡ１側から出力させるときには、上
記バイアス電圧ＶＢ００とＶＢ０１を逆にすればよい。
同様にヘッド回路ＨＥＤ７の読み出し信号をリードポス
トアンプＲＰＡ０側から出力させるときには、上記バイ
アス電圧ＶＢ７０とＶＢ７１を逆にすればよい。また、
他のヘッド回路からも上記リードポストアンプＲＰＡ０
又はＲＰＡ１のいずれか任意に読み出し信号を出力させ
ることができる。
ドポストアンプＲＰＡ１側から出力させるときには、上
記バイアス電圧ＶＢ００とＶＢ０１を逆にすればよい。
同様にヘッド回路ＨＥＤ７の読み出し信号をリードポス
トアンプＲＰＡ０側から出力させるときには、上記バイ
アス電圧ＶＢ７０とＶＢ７１を逆にすればよい。また、
他のヘッド回路からも上記リードポストアンプＲＰＡ０
又はＲＰＡ１のいずれか任意に読み出し信号を出力させ
ることができる。
【００５１】上記のような２系統の読み出し経路を設け
た場合には、等価的に高速読み出しを行わせることがで
きる。例えば、外部に適当なバッファメモリを設けて、
同時に読み出されたデータをいったんバッファメモリに
格納し、このバッファメモリを介してホストシステム等
がリード動作を行うようにすれば、読み出し速度を等価
的に２倍にすることも可能となる。また、大記憶容量化
に伴うテスト時間の短縮化のために２系統の同時読み出
しを利用するものであってもよい。この場合には、読み
出し信号を期待値と比較すればよいから、読み出しテス
ト時間を単純に半分に短縮させることができる。
た場合には、等価的に高速読み出しを行わせることがで
きる。例えば、外部に適当なバッファメモリを設けて、
同時に読み出されたデータをいったんバッファメモリに
格納し、このバッファメモリを介してホストシステム等
がリード動作を行うようにすれば、読み出し速度を等価
的に２倍にすることも可能となる。また、大記憶容量化
に伴うテスト時間の短縮化のために２系統の同時読み出
しを利用するものであってもよい。この場合には、読み
出し信号を期待値と比較すればよいから、読み出しテス
ト時間を単純に半分に短縮させることができる。
【００５２】上記２系統の読み出し経路のうち、一方を
サーボ専用の再生データ出力用に用いるものであっても
よい。これにより、従来は、サーボ用に１つのリード／
ライト用ＩＣを設ける必要があったが、この実施例では
１つのリード／ライト用ＩＣによりサーボ再生出力を得
ることができる。すなわち、ハードディススクの記録面
が８面以下で、そのうちの１面がサーボ用に用いられる
ハードディスク装置では、１つのリード／ライト用ＩＣ
のみで信号の記録再生用回路を構成することができる。
サーボ専用の再生データ出力用に用いるものであっても
よい。これにより、従来は、サーボ用に１つのリード／
ライト用ＩＣを設ける必要があったが、この実施例では
１つのリード／ライト用ＩＣによりサーボ再生出力を得
ることができる。すなわち、ハードディススクの記録面
が８面以下で、そのうちの１面がサーボ用に用いられる
ハードディスク装置では、１つのリード／ライト用ＩＣ
のみで信号の記録再生用回路を構成することができる。
【００５３】図８には、リードプリアンプＲＡとリード
ポストアンプの入力段回路の他の一実施例の回路図が示
されている。この実施例では、リードプリアンプの高耐
圧化と各ヘッド回路間の差動増幅トランジスタのオフセ
ットキャンセルに向けられている。
ポストアンプの入力段回路の他の一実施例の回路図が示
されている。この実施例では、リードプリアンプの高耐
圧化と各ヘッド回路間の差動増幅トランジスタのオフセ
ットキャンセルに向けられている。
【００５４】書き込み動作のときには、リードプリアン
プＲＡは、その動作電流ＩＲが遮断れた状態になる。書
き込み動作においては、端子Ｈ０Ｘ，Ｈ０Ｙには電流切
り換え時のフライバック電圧等のような高電圧が瞬時に
発生して非動作状態のリードプリアンプにも加わること
になる。このような高電圧が差動増幅トランジスタのベ
ース，エミッタ間に加わると、その電流増幅率を劣化さ
せる。そこで、この実施例では、差動トランジスタＱ１
のベースとエミッタ間に保護用のダイオードＤ３〜Ｄ６
を設ける。同様に他方の差動トランジスタＱ２のベース
にも直列形態にされた保護用ダイオードが設けられる。
プＲＡは、その動作電流ＩＲが遮断れた状態になる。書
き込み動作においては、端子Ｈ０Ｘ，Ｈ０Ｙには電流切
り換え時のフライバック電圧等のような高電圧が瞬時に
発生して非動作状態のリードプリアンプにも加わること
になる。このような高電圧が差動増幅トランジスタのベ
ース，エミッタ間に加わると、その電流増幅率を劣化さ
せる。そこで、この実施例では、差動トランジスタＱ１
のベースとエミッタ間に保護用のダイオードＤ３〜Ｄ６
を設ける。同様に他方の差動トランジスタＱ２のベース
にも直列形態にされた保護用ダイオードが設けられる。
【００５５】この構成では、差動トランジスタＱ１のベ
ース，エミッタ間においては、逆方向に加わる電圧がダ
イオードＤ３〜Ｄ５により制限されるから特性劣化を防
止することができる。同様に差動トランジスタＱ２にお
いても、ベース，エミッタ間の逆方向電圧は、同様な直
列形成のダイオードにより制限される。
ース，エミッタ間においては、逆方向に加わる電圧がダ
イオードＤ３〜Ｄ５により制限されるから特性劣化を防
止することができる。同様に差動トランジスタＱ２にお
いても、ベース，エミッタ間の逆方向電圧は、同様な直
列形成のダイオードにより制限される。
【００５６】前記のようにリードプリアンプＲＡにあっ
ては、高周波数までの読み出しを可能にするために入力
容量は極限まで小さくする必要がある。上記のような保
護ダイオードＤ３〜Ｄ５を直列形態に接続するので、そ
の合成容量は１つのダイオードの接合容量の１／３に低
減できるから、上記のような保護回路は実質的にリード
プリアンプの読み出し特性を劣化させなくできる。
ては、高周波数までの読み出しを可能にするために入力
容量は極限まで小さくする必要がある。上記のような保
護ダイオードＤ３〜Ｄ５を直列形態に接続するので、そ
の合成容量は１つのダイオードの接合容量の１／３に低
減できるから、上記のような保護回路は実質的にリード
プリアンプの読み出し特性を劣化させなくできる。
【００５７】リードプリアンプＲＡを構成する差動トラ
ンジスタＱ１又はＱ２に高い電圧が加わるのは、差動ト
ランジスタＱ１とＱ２の共通エミッタの電流源が非動作
状態にされてフローティング状態になり、ヘッド端子Ｈ
０Ｘ又はＨ０Ｙの高い方の電位に従ってエミッタ電位が
高くなり、フライバック電圧が他方の差動増幅トランジ
スタに全面的に加わるためである。そこで、差動トラン
ジスタＱ１，Ｑ２のエミッタに抵抗を挿入するものであ
ってもよい。なお、読み出し時に抵抗の接続が不都合を
生じるなら、スイッチ素子を介してライトモードのとき
のみ抵抗を接続する構成にすればよい。
ンジスタＱ１又はＱ２に高い電圧が加わるのは、差動ト
ランジスタＱ１とＱ２の共通エミッタの電流源が非動作
状態にされてフローティング状態になり、ヘッド端子Ｈ
０Ｘ又はＨ０Ｙの高い方の電位に従ってエミッタ電位が
高くなり、フライバック電圧が他方の差動増幅トランジ
スタに全面的に加わるためである。そこで、差動トラン
ジスタＱ１，Ｑ２のエミッタに抵抗を挿入するものであ
ってもよい。なお、読み出し時に抵抗の接続が不都合を
生じるなら、スイッチ素子を介してライトモードのとき
のみ抵抗を接続する構成にすればよい。
【００５８】リードプリアンプの差動トランジスタＱ１
とＱ２のベースは、端子Ｈ０Ｘ，Ｈ０Ｙのような外部端
子に接続される。半導体集積回路装置の外部端子には、
その取扱いにおいて高い静電電圧が発生する。上記のよ
うにリードプリアンプを構成する差動増幅トランジスタ
Ｑ１，Ｑ２は、アンプ雑音を小さくするためにそのサイ
ズが比較的大きくされる。これに対して、そのコレクタ
に近接して形成されるベース接地でエミッタ入力の増幅
トランジスタＱ４，Ｑ５のサイズは、周波数特性上トラ
ンジスタＱ１，Ｑ２より小さく形成される。このため、
トランジスタＱ１，Ｑ２よりトランジスタＱ４，Ｑ５に
おいて静電破壊の虞れがある。
とＱ２のベースは、端子Ｈ０Ｘ，Ｈ０Ｙのような外部端
子に接続される。半導体集積回路装置の外部端子には、
その取扱いにおいて高い静電電圧が発生する。上記のよ
うにリードプリアンプを構成する差動増幅トランジスタ
Ｑ１，Ｑ２は、アンプ雑音を小さくするためにそのサイ
ズが比較的大きくされる。これに対して、そのコレクタ
に近接して形成されるベース接地でエミッタ入力の増幅
トランジスタＱ４，Ｑ５のサイズは、周波数特性上トラ
ンジスタＱ１，Ｑ２より小さく形成される。このため、
トランジスタＱ１，Ｑ２よりトランジスタＱ４，Ｑ５に
おいて静電破壊の虞れがある。
【００５９】この実施例では、上記のような１段目の増
幅トランジスタＱ４，Ｑ５のベースとエミッタ間に保護
ダイオードＤ１，Ｄ２を接続する。これにより、増幅ト
ランジスタＱ４，Ｑ５の静電気による破壊を防止するこ
とができる。このダイオードのカソード側は、ベース側
のバイアス端子に接続させるもの他、高電圧側の適当な
電圧端子に接続するものであってもよい。すなわち、電
源が投入された通常の動作状態では、これらのダイオー
ドＤ１，Ｄ２がオフ状態を維持するような適当なバイア
スが与えられればよい。
幅トランジスタＱ４，Ｑ５のベースとエミッタ間に保護
ダイオードＤ１，Ｄ２を接続する。これにより、増幅ト
ランジスタＱ４，Ｑ５の静電気による破壊を防止するこ
とができる。このダイオードのカソード側は、ベース側
のバイアス端子に接続させるもの他、高電圧側の適当な
電圧端子に接続するものであってもよい。すなわち、電
源が投入された通常の動作状態では、これらのダイオー
ドＤ１，Ｄ２がオフ状態を維持するような適当なバイア
スが与えられればよい。
【００６０】１つのリードポストアンプＲＰＡに対して
複数のヘッド回路ＨＥＤ０〜ＨＥＤ７の差動増幅回路の
出力信号が伝えられるとき、個々の差動増幅回路の出力
オフセット電圧があると、直流カット用キャパシタＣｏ
へのチャージ時間のためヘッド切り換え時間が長くなっ
てしまう。周知のように差動トランジスタにあっては、
プロセスバラツキ等により入力信号が等しい無信号状態
にもかかわらず、その特性のバラツキに対応してコレク
タ電流が等しくならないというオフセットが生じる。こ
のオフセットは、各ヘッド回路ＨＥＤ０〜ＨＥＤ７の差
動対のトランジスタにおいて別々になっている。このた
め、ヘッドの切り換え時には、オフセット電流の差分が
リードポストアンプＲＰＡの負荷抵抗Ｒ１，Ｒ２に出力
オフセット電圧として現れる。
複数のヘッド回路ＨＥＤ０〜ＨＥＤ７の差動増幅回路の
出力信号が伝えられるとき、個々の差動増幅回路の出力
オフセット電圧があると、直流カット用キャパシタＣｏ
へのチャージ時間のためヘッド切り換え時間が長くなっ
てしまう。周知のように差動トランジスタにあっては、
プロセスバラツキ等により入力信号が等しい無信号状態
にもかかわらず、その特性のバラツキに対応してコレク
タ電流が等しくならないというオフセットが生じる。こ
のオフセットは、各ヘッド回路ＨＥＤ０〜ＨＥＤ７の差
動対のトランジスタにおいて別々になっている。このた
め、ヘッドの切り換え時には、オフセット電流の差分が
リードポストアンプＲＰＡの負荷抵抗Ｒ１，Ｒ２に出力
オフセット電圧として現れる。
【００６１】この実施例では、上記ヘッド回路ＨＥＤ０
〜ＨＥＤ７間のオフセットを調整するために、オフセッ
ト調整回路が設けられる。このオフセット調整回路は、
記憶回路を持ち各ヘッド回路ＨＥＤ０〜ＨＥＤ７での無
信号でのオフセットを検出し、それを相殺させるような
調整電流を発生させる。例えば、抵抗Ｒ１の電圧降下が
大きいなら、抵抗Ｒ２に流れる不足分の電流Ｉ２を形成
して抵抗Ｒ２に流すようにする。この実施例では、微調
整を可能にするために、電流Ｉ１とＩ２の差分が上記オ
フセット電流に対応させるようにしている。上記電流Ｉ
１とＩ２は、各ヘッド回路毎に求められて、適当な記憶
回路に記憶させる。例えば、半導体集積回路の内部にヒ
ューズ手段のような破壊的なフログラム素子を設けてそ
れを切断するもの、あるいはＥＰＲＯＭのように記憶素
子を形成しておいて出荷前に記憶させる。
〜ＨＥＤ７間のオフセットを調整するために、オフセッ
ト調整回路が設けられる。このオフセット調整回路は、
記憶回路を持ち各ヘッド回路ＨＥＤ０〜ＨＥＤ７での無
信号でのオフセットを検出し、それを相殺させるような
調整電流を発生させる。例えば、抵抗Ｒ１の電圧降下が
大きいなら、抵抗Ｒ２に流れる不足分の電流Ｉ２を形成
して抵抗Ｒ２に流すようにする。この実施例では、微調
整を可能にするために、電流Ｉ１とＩ２の差分が上記オ
フセット電流に対応させるようにしている。上記電流Ｉ
１とＩ２は、各ヘッド回路毎に求められて、適当な記憶
回路に記憶させる。例えば、半導体集積回路の内部にヒ
ューズ手段のような破壊的なフログラム素子を設けてそ
れを切断するもの、あるいはＥＰＲＯＭのように記憶素
子を形成しておいて出荷前に記憶させる。
【００６２】あるいは、ＲＡＭ（ランダム・アクセス・
メモリ）やレジスタ等の記憶回路を設けておいて、電源
投入のときに初期設定においてオフセット調整量を入力
するものであってもよい。この場合、端子数を減らすた
めに１つの端子から各ヘッド回路に対応した複数ビット
からなるオフセット調整データをシリアルに入力し、シ
リアル／パラレル変換回路ＳＰＣよりパラレルデータに
変換し、各ヘッド回路に対応させて記憶させるものであ
ってもよい。
メモリ）やレジスタ等の記憶回路を設けておいて、電源
投入のときに初期設定においてオフセット調整量を入力
するものであってもよい。この場合、端子数を減らすた
めに１つの端子から各ヘッド回路に対応した複数ビット
からなるオフセット調整データをシリアルに入力し、シ
リアル／パラレル変換回路ＳＰＣよりパラレルデータに
変換し、各ヘッド回路に対応させて記憶させるものであ
ってもよい。
【００６３】オフセット調整回路には、ヘッド選択信号
ＳＬ０〜ＳＬ７が入力される。オフセット調整回路は、
このヘッド選択信号ＳＬ０〜ＳＬ７により、選択される
ヘッドに対応したオフセット調整データを読み出して、
それをディジタル／アナログ変換して上記電流Ｉ１とＩ
２を形成して第２段目のベース接地でエミッタ入力の増
幅トランジスタＱ６，Ｑ７に流すようにするものであ
る。このとき、上記のような電流Ｉ１とＩ２の差分によ
りオフセットの調整を行うようにすることによって、オ
フセットの微調整も可能にされる。なぜなら、オセット
電流を直接に精度よく形成することは回路的に難しいか
らである。
ＳＬ０〜ＳＬ７が入力される。オフセット調整回路は、
このヘッド選択信号ＳＬ０〜ＳＬ７により、選択される
ヘッドに対応したオフセット調整データを読み出して、
それをディジタル／アナログ変換して上記電流Ｉ１とＩ
２を形成して第２段目のベース接地でエミッタ入力の増
幅トランジスタＱ６，Ｑ７に流すようにするものであ
る。このとき、上記のような電流Ｉ１とＩ２の差分によ
りオフセットの調整を行うようにすることによって、オ
フセットの微調整も可能にされる。なぜなら、オセット
電流を直接に精度よく形成することは回路的に難しいか
らである。
【００６４】この実施例では、このようなオフセット調
整回路が内蔵されることを利用し、書き込み回路側のオ
フセット電流、言い換えるならば、書き込み電流の調整
を行うようにするものである。前記のようなライトドラ
イバにあっては、電流源トランジスタとそのエミッタ抵
抗により書き込み電流が設定される。電流源トランジス
タやエミッタ抵抗においても、各ヘッド回路間でのプロ
セスバラツキが存在するので、各ヘッド毎での書き込み
電流にも差が生じる。逆に、各ヘッド毎に最適な書き込
み電流値が異なる場合もある。そこで、目標とする書き
込み電流に合致するように、各ヘッド回路のライトドラ
イバ毎に調整電流値を求めて、上記同様にＲＯＭ又はＲ
ＡＭに記憶させて、ヘッド選択信号ＳＬ０〜ＳＬ７によ
り読み出して、それをディジタル／アナログ変換して電
流切り換え用の差動トランジスタのエミッタに供給す
る。これにより、書き込み電流のヘッド間の調整が可能
になる。さらに、磁気ディスクの内周と外周では書き込
み電流の最適値は通常異なるため、内周側か外周側かの
トラック位置情報を入力して書き込み電流を調整するこ
とにより、最適な書き込み電流値を得ることができる。
整回路が内蔵されることを利用し、書き込み回路側のオ
フセット電流、言い換えるならば、書き込み電流の調整
を行うようにするものである。前記のようなライトドラ
イバにあっては、電流源トランジスタとそのエミッタ抵
抗により書き込み電流が設定される。電流源トランジス
タやエミッタ抵抗においても、各ヘッド回路間でのプロ
セスバラツキが存在するので、各ヘッド毎での書き込み
電流にも差が生じる。逆に、各ヘッド毎に最適な書き込
み電流値が異なる場合もある。そこで、目標とする書き
込み電流に合致するように、各ヘッド回路のライトドラ
イバ毎に調整電流値を求めて、上記同様にＲＯＭ又はＲ
ＡＭに記憶させて、ヘッド選択信号ＳＬ０〜ＳＬ７によ
り読み出して、それをディジタル／アナログ変換して電
流切り換え用の差動トランジスタのエミッタに供給す
る。これにより、書き込み電流のヘッド間の調整が可能
になる。さらに、磁気ディスクの内周と外周では書き込
み電流の最適値は通常異なるため、内周側か外周側かの
トラック位置情報を入力して書き込み電流を調整するこ
とにより、最適な書き込み電流値を得ることができる。
【００６５】図９には、上記オフセット調整回路に用い
られるディジタル／アナログ変換回路の一実施例の回路
図が示されている。この実施例では、公知のＲ／２Ｒ回
路とギルバード回路が用いられる。すなわち、定電圧Ｖ
Ｋ’を受ける定電流トランジスタのエミッタにＲ／２Ｒ
の抵抗ラダー回路を設けて２進の重みを持った定電流を
発生させる。これらの定電流を基準電圧ＶＲＥＦと切り
換え用のディジタル信号を受ける差動トランジスタによ
りディジタル信号に対応した電流比を持った調整電流Ｉ
ｏ１とＩｏ２を得る。これをダイオードＤ１，Ｄ２に流
して、トランジスタＱ１とＱ２を制御して基準電流Ｉｏ
を上記調整電流比に従って分配してオフセット調整電流
Ｉ１とＩ２を得るものである。上記オフセット調整電流
は、他のディジタル／アナログ変換方式による形成され
るものであってもよい。
られるディジタル／アナログ変換回路の一実施例の回路
図が示されている。この実施例では、公知のＲ／２Ｒ回
路とギルバード回路が用いられる。すなわち、定電圧Ｖ
Ｋ’を受ける定電流トランジスタのエミッタにＲ／２Ｒ
の抵抗ラダー回路を設けて２進の重みを持った定電流を
発生させる。これらの定電流を基準電圧ＶＲＥＦと切り
換え用のディジタル信号を受ける差動トランジスタによ
りディジタル信号に対応した電流比を持った調整電流Ｉ
ｏ１とＩｏ２を得る。これをダイオードＤ１，Ｄ２に流
して、トランジスタＱ１とＱ２を制御して基準電流Ｉｏ
を上記調整電流比に従って分配してオフセット調整電流
Ｉ１とＩ２を得るものである。上記オフセット調整電流
は、他のディジタル／アナログ変換方式による形成され
るものであってもよい。
【００６６】図１１には、この発明に係る書き込み系回
路の他の一実施例の回路図が示されている。この実施例
では、２系統の書き込み経路を持つ。端子ＷＤＸ０，Ｗ
ＤＹ０と端子ＷＤＸ１，ＷＤＹ１は、それぞれ書き込み
データが入力されるデータ端子である。これらの端子Ｗ
ＤＸ０，ＷＤＹ０と端子ＷＤＸ１，ＷＤＹ１にそれぞれ
対応して分周回路ＷＴＦＦ０とＷＴＦＦ１が設けられ
る。上記分周回路ＷＴＦＦ０とＷＴＦＦ１の出力信号経
路は、それぞれが８個のヘッド回路ＨＥＤ０〜ＨＥＤ７
に設けられる入力端子に共通に接続される。
路の他の一実施例の回路図が示されている。この実施例
では、２系統の書き込み経路を持つ。端子ＷＤＸ０，Ｗ
ＤＹ０と端子ＷＤＸ１，ＷＤＹ１は、それぞれ書き込み
データが入力されるデータ端子である。これらの端子Ｗ
ＤＸ０，ＷＤＹ０と端子ＷＤＸ１，ＷＤＹ１にそれぞれ
対応して分周回路ＷＴＦＦ０とＷＴＦＦ１が設けられ
る。上記分周回路ＷＴＦＦ０とＷＴＦＦ１の出力信号経
路は、それぞれが８個のヘッド回路ＨＥＤ０〜ＨＥＤ７
に設けられる入力端子に共通に接続される。
【００６７】同図には、ヘッド回路ＨＥＤ０についての
入力選択回路の具体的回路が代表として例示的に示され
ている。すなわち、ヘッド回路ＨＥＤ０において分周回
路ＷＴＦＦ０又はＷＴＦＦ１のいずれの書き込みデータ
を受け付けるようにするために、それぞれの系統の信号
線に対応して、次のような２組からなる入力選択回路が
設けられる。
入力選択回路の具体的回路が代表として例示的に示され
ている。すなわち、ヘッド回路ＨＥＤ０において分周回
路ＷＴＦＦ０又はＷＴＦＦ１のいずれの書き込みデータ
を受け付けるようにするために、それぞれの系統の信号
線に対応して、次のような２組からなる入力選択回路が
設けられる。
【００６８】差動トランジスタＱ１，Ｑ２と、コレクタ
抵抗Ｒ１，Ｒ２及びエミッタ電流源からなる差動増幅回
路は、分周回路ＷＴＦＦ０からの書き込みデータが入力
される。差動トランジスタＱ３，Ｑ４と、コレクタ抵抗
Ｒ３，Ｒ４及びエミッタ電流源からなる差動増幅回路
は、分周回路ＷＴＦＦ１からの書き込みデータが入力さ
れる。これらの差動増幅回路の動作電圧は、選択電圧Ｖ
Ｓ０とＶＳ１を受けるエミッタフォワロトランジスタＱ
５，Ｑ６を介して供給される。特に制限されないが、上
記差動増幅トランジスタＱ１，Ｑ２及びＱ３，Ｑ４のコ
レクタにはレベルシフト用のダイオードＤ１，Ｄ２及び
Ｄ３，Ｄ４が設けられる。
抵抗Ｒ１，Ｒ２及びエミッタ電流源からなる差動増幅回
路は、分周回路ＷＴＦＦ０からの書き込みデータが入力
される。差動トランジスタＱ３，Ｑ４と、コレクタ抵抗
Ｒ３，Ｒ４及びエミッタ電流源からなる差動増幅回路
は、分周回路ＷＴＦＦ１からの書き込みデータが入力さ
れる。これらの差動増幅回路の動作電圧は、選択電圧Ｖ
Ｓ０とＶＳ１を受けるエミッタフォワロトランジスタＱ
５，Ｑ６を介して供給される。特に制限されないが、上
記差動増幅トランジスタＱ１，Ｑ２及びＱ３，Ｑ４のコ
レクタにはレベルシフト用のダイオードＤ１，Ｄ２及び
Ｄ３，Ｄ４が設けられる。
【００６９】上記のような差動増幅回路に対応して、エ
ミッタが共通化されることによってワイヤードオア形態
にされたエミッタフォロワトランジスタＱ８，Ｑ９及び
Ｑ１０，Ｑ１１が設けられる。エミッタフォロワトラン
ジスタＱ８とＱ９のベースには、２つの差動増幅回路の
うちの対応する一方の差動トランジスタＱ１とＱ３のコ
レクタ出力が入力される。他方のエミッタフォロワトラ
ンジスタＱ１０とＱ１１のベースには、上記２つの差動
増幅回路のうちの対応する他方の差動トランジスタＱ２
とＱ４のコレクタ出力が入力される。上記差動トランジ
スタＱ１とＱ２及びＱ３とＱ４のコレクタ出力は、ダイ
オードの順方向電圧分だけレベル差が設けられている。
上記エミッタフォロワトランジスタＱ８，Ｑ９とＱ１
０，Ｑ１１の共通化されたエミッタ出力は、次段の図２
等に示されたライトドライバＷＤの入力端子に供給され
る。他のヘッド回路ＨＥＤ１〜ＨＥＤ７においても、上
記同様な入力回路が設けられる。
ミッタが共通化されることによってワイヤードオア形態
にされたエミッタフォロワトランジスタＱ８，Ｑ９及び
Ｑ１０，Ｑ１１が設けられる。エミッタフォロワトラン
ジスタＱ８とＱ９のベースには、２つの差動増幅回路の
うちの対応する一方の差動トランジスタＱ１とＱ３のコ
レクタ出力が入力される。他方のエミッタフォロワトラ
ンジスタＱ１０とＱ１１のベースには、上記２つの差動
増幅回路のうちの対応する他方の差動トランジスタＱ２
とＱ４のコレクタ出力が入力される。上記差動トランジ
スタＱ１とＱ２及びＱ３とＱ４のコレクタ出力は、ダイ
オードの順方向電圧分だけレベル差が設けられている。
上記エミッタフォロワトランジスタＱ８，Ｑ９とＱ１
０，Ｑ１１の共通化されたエミッタ出力は、次段の図２
等に示されたライトドライバＷＤの入力端子に供給され
る。他のヘッド回路ＨＥＤ１〜ＨＥＤ７においても、上
記同様な入力回路が設けられる。
【００７０】ヘッド回路ＨＥＤ０において、分周回路Ｗ
ＴＦＦ０からの書き込みデータを取り込んでライトドラ
イバに伝えるとき、制御電圧ＶＳ０が比較的高い電位に
され、制御電圧ＶＳ１は比較的低い電位に設定される。
このような動作電圧の差により２つの差動増幅回路の出
力信号には、直流的なレベル差が生じることなる。この
レベル差により、エミッタフォロワトランジスタＱ８と
Ｑ１０が動作状態にされ、エミッタフォロワトランジス
タＱ９とＱ１１はオフ状態にされる。この結果、ヘッド
回路ＨＥＤ０のライトドライバＷＤには、上記分周回路
ＷＴＦＦ０からの書き込みデータが入力されるて書き込
み動作が行われる。
ＴＦＦ０からの書き込みデータを取り込んでライトドラ
イバに伝えるとき、制御電圧ＶＳ０が比較的高い電位に
され、制御電圧ＶＳ１は比較的低い電位に設定される。
このような動作電圧の差により２つの差動増幅回路の出
力信号には、直流的なレベル差が生じることなる。この
レベル差により、エミッタフォロワトランジスタＱ８と
Ｑ１０が動作状態にされ、エミッタフォロワトランジス
タＱ９とＱ１１はオフ状態にされる。この結果、ヘッド
回路ＨＥＤ０のライトドライバＷＤには、上記分周回路
ＷＴＦＦ０からの書き込みデータが入力されるて書き込
み動作が行われる。
【００７１】ヘッド回路ＨＥＤ０において、分周回路Ｗ
ＴＦＦ１からの書き込みデータを取り込んでライトドラ
イバに伝えるとき、制御電圧ＶＳ１が比較的高い電位に
され、制御電圧ＶＳ０は比較的低い電位に設定される。
このような動作電圧の差により２つの差動増幅回路の出
力信号には直流的なレベル差が生じて、上記とは逆にエ
ミッタフォロワトランジスタＱ９とＱ１１が動作状態に
され、エミッタフォロワトランジスタＱ８とＱ１０はオ
フ状態にされる。この結果、ヘッド回路ＨＥＤ０のライ
トドライバＷＤには、上記分周回路ＷＴＦＦ１からの書
き込みデータが入力されて書き込み動作が行われる。
ＴＦＦ１からの書き込みデータを取り込んでライトドラ
イバに伝えるとき、制御電圧ＶＳ１が比較的高い電位に
され、制御電圧ＶＳ０は比較的低い電位に設定される。
このような動作電圧の差により２つの差動増幅回路の出
力信号には直流的なレベル差が生じて、上記とは逆にエ
ミッタフォロワトランジスタＱ９とＱ１１が動作状態に
され、エミッタフォロワトランジスタＱ８とＱ１０はオ
フ状態にされる。この結果、ヘッド回路ＨＥＤ０のライ
トドライバＷＤには、上記分周回路ＷＴＦＦ１からの書
き込みデータが入力されて書き込み動作が行われる。
【００７２】ヘッド回路ＨＥＤ０において、分周回路Ｗ
ＴＦＦ０からの書き込みデータを取り込むときに、他の
残り７個のヘッド回路ＨＥＤ１〜ＨＥＤ７のうち、選択
された１つのヘッド回路では、分周回路ＷＴＦＦ１から
の書き込みデータを取り込んむことができる。例えばヘ
ッド回路ＨＥＤ１において分周回路ＷＴＦＦ１からのデ
ータを取り込むときには、制御電圧ＶＳ１が比較的高い
電位にされ、制御電圧ＶＳ０は比較的低い電位に設定さ
れる。
ＴＦＦ０からの書き込みデータを取り込むときに、他の
残り７個のヘッド回路ＨＥＤ１〜ＨＥＤ７のうち、選択
された１つのヘッド回路では、分周回路ＷＴＦＦ１から
の書き込みデータを取り込んむことができる。例えばヘ
ッド回路ＨＥＤ１において分周回路ＷＴＦＦ１からのデ
ータを取り込むときには、制御電圧ＶＳ１が比較的高い
電位にされ、制御電圧ＶＳ０は比較的低い電位に設定さ
れる。
【００７３】上記のような２ヘッド回路での同時書き込
みが行われるとき、他の残り６のヘッド回路では、ヘッ
ド選択信号により差動増幅回路の動作電流源が非動作状
態にされる。また、それぞれのヘッド回路における制御
電圧ＶＳ０，ＶＳ１も低い電位にされてワイヤードオア
形態のエミッタフォロワ出力トランジスタが共ににオフ
状態にされる。
みが行われるとき、他の残り６のヘッド回路では、ヘッ
ド選択信号により差動増幅回路の動作電流源が非動作状
態にされる。また、それぞれのヘッド回路における制御
電圧ＶＳ０，ＶＳ１も低い電位にされてワイヤードオア
形態のエミッタフォロワ出力トランジスタが共ににオフ
状態にされる。
【００７４】このような２ヘッドの同時書き込みは、例
えばテスト時間の短縮化に有効である。書き込みテスト
のときに、ハードディスクの記録面を２面同時に書き込
むことができるから書き込み時間を半分に短縮すること
ができる。そして、前記図７のように、２ヘッド同時読
み出し回路も併用すれば、書き込み／読み出しのテスト
時間を半分に短縮できる。記憶容量は益々大きくなる傾
向にあり、そのテスト時間が益々長くなる傾向にあるの
で、上記の２系統同時書き込みと同時読み出し機能は極
めて有益なものとなる。
えばテスト時間の短縮化に有効である。書き込みテスト
のときに、ハードディスクの記録面を２面同時に書き込
むことができるから書き込み時間を半分に短縮すること
ができる。そして、前記図７のように、２ヘッド同時読
み出し回路も併用すれば、書き込み／読み出しのテスト
時間を半分に短縮できる。記憶容量は益々大きくなる傾
向にあり、そのテスト時間が益々長くなる傾向にあるの
で、上記の２系統同時書き込みと同時読み出し機能は極
めて有益なものとなる。
【００７５】上記２つの書き込み系のうち、１つの書き
込み系統をサーボデータの書き込み用に用いるものであ
ってもよい。すなわち、サーボデータの書き込みは、ハ
ードディスクの初期化のときに１回しか書き込みを行わ
ないから、そのために従来のように１つのリード／ライ
ト集積回路を実装させる必要がない。例えば、サーボ面
を含めて記録面が８個のハードディスク装置では、この
実施例のように２系統の書き込み回路及び読み出し回路
を持たせておけば、１つのリード／ライト集積回路で構
成できる。
込み系統をサーボデータの書き込み用に用いるものであ
ってもよい。すなわち、サーボデータの書き込みは、ハ
ードディスクの初期化のときに１回しか書き込みを行わ
ないから、そのために従来のように１つのリード／ライ
ト集積回路を実装させる必要がない。例えば、サーボ面
を含めて記録面が８個のハードディスク装置では、この
実施例のように２系統の書き込み回路及び読み出し回路
を持たせておけば、１つのリード／ライト集積回路で構
成できる。
【００７６】図１２には、この発明に係る磁気ヘッド用
回路のうち、リードポストアンプＲＰＡの出力回路の一
実施例の回路図が示されている。差動トランジスタＱ１
とＱ２のベースには、読み出し信号ＶＲＤが入力され
る。この信号ＶＲＤは、特に制限されないが、図６のよ
うに２段カスコード接続された出力側のベース接地でエ
ミッタ入力の増幅トランジスタを通して伝えられる。差
動トランジスタＱ１とＱ２のエミッタにはエミッタ抵抗
が設けられ、トランジスタＱ３とエミッタ抵抗Ｒ４から
なる電流源回路により動作電流が与えられる。差動トラ
ンジスタＱ１とＱ２のコレクタには、負荷抵抗Ｒ１とＲ
２が設けられる。これらの負荷抵抗Ｒ１，Ｒ２の電源側
端子には、制御電圧ＶＯＥを受けるエミッタフォロワト
ランジスタＱ４が設けられる。このトランジスタＱ４の
ベースとエミッタ間には抵抗ＲＢが設けられている。
回路のうち、リードポストアンプＲＰＡの出力回路の一
実施例の回路図が示されている。差動トランジスタＱ１
とＱ２のベースには、読み出し信号ＶＲＤが入力され
る。この信号ＶＲＤは、特に制限されないが、図６のよ
うに２段カスコード接続された出力側のベース接地でエ
ミッタ入力の増幅トランジスタを通して伝えられる。差
動トランジスタＱ１とＱ２のエミッタにはエミッタ抵抗
が設けられ、トランジスタＱ３とエミッタ抵抗Ｒ４から
なる電流源回路により動作電流が与えられる。差動トラ
ンジスタＱ１とＱ２のコレクタには、負荷抵抗Ｒ１とＲ
２が設けられる。これらの負荷抵抗Ｒ１，Ｒ２の電源側
端子には、制御電圧ＶＯＥを受けるエミッタフォロワト
ランジスタＱ４が設けられる。このトランジスタＱ４の
ベースとエミッタ間には抵抗ＲＢが設けられている。
【００７７】上記差動トランジスタＱ１とＱ２のコレク
タ出力信号は、エミッタフォロワ出力トランジスタＱ５
とＱ６のベースに伝えられる。これらの出力トランジス
タＱ５とＱ６のエミッタには、レベルシフト用のダイオ
ードＤ１，Ｄ２が設けられる。これらのダイオードＤ
１，Ｄ２に直列形態に接続されるトランジスタＱ７，Ｑ
８及びエミッタ抵抗Ｒ５，Ｒ６は、エミッタフォロワ出
力回路の定電流負荷を構成する。上記レベルシフト用の
タイオードＤ１とＤ２のカソード側は、出力端子ＲＤＸ
とＲＤＹに接続される。
タ出力信号は、エミッタフォロワ出力トランジスタＱ５
とＱ６のベースに伝えられる。これらの出力トランジス
タＱ５とＱ６のエミッタには、レベルシフト用のダイオ
ードＤ１，Ｄ２が設けられる。これらのダイオードＤ
１，Ｄ２に直列形態に接続されるトランジスタＱ７，Ｑ
８及びエミッタ抵抗Ｒ５，Ｒ６は、エミッタフォロワ出
力回路の定電流負荷を構成する。上記レベルシフト用の
タイオードＤ１とＤ２のカソード側は、出力端子ＲＤＸ
とＲＤＹに接続される。
【００７８】このような出力回路を持つリード／ライト
集積回路がＩＣ０〜ＩＣｎのように複数個実装されて磁
気メモリ装置を構成する場合、リード／ラトイ集積回路
ＩＣ０〜ＩＣｎにおける対応する出力端子ＲＤＸとＲＤ
Ｙはそれぞれ共通に接続される。すなわち、この実施例
では、複数からなるリード／ライト集積回路のうち選択
された１つのリード／ライト集積回路からの読み出しデ
ータを取り出すために、従来のようなアナログスイッチ
回路を必要としない。
集積回路がＩＣ０〜ＩＣｎのように複数個実装されて磁
気メモリ装置を構成する場合、リード／ラトイ集積回路
ＩＣ０〜ＩＣｎにおける対応する出力端子ＲＤＸとＲＤ
Ｙはそれぞれ共通に接続される。すなわち、この実施例
では、複数からなるリード／ライト集積回路のうち選択
された１つのリード／ライト集積回路からの読み出しデ
ータを取り出すために、従来のようなアナログスイッチ
回路を必要としない。
【００７９】上記のような出力回路にあっては、複数か
らなるリード／ライト集積回路ＩＣ０〜ＩＣｎのうち選
択された１つのリード／ライト集積回路、例えば具体的
回路が例示的に示されているＩＣ０からの読み出しデー
タを取り出す場合には、制御電圧ＶＯＥが比較的高い電
圧にされる。すなわち、端子ＣＳから入力されるチップ
セレクト信号により、制御電圧ＶＯＥが比較的高い電位
にされる。このとき、他の非選択状態の他のリード／ラ
イト集積回路ＩＣ１〜ＩＣｎにおいては、それぞれのチ
ップセレクト信号が非選択状態であることに応じて個々
の制御電圧ＶＯＥが比較的低い電位にされる。また、こ
のように非選択状態にされるリード／ライト集積回路Ｉ
Ｃ１〜ＩＣｎでは、動作電流を形成する電圧ＶＫ’も低
い電位にされる。この結果、差動増幅トランジスタとエ
ミッタフォロワ出力回路の動作電流も低く制限される。
これにより、非選択のリード／ライト集積回路におい
て、制御電圧ＶＯＥに対応してエミッタフォロワ出力ト
ランジスタのベース電位を安定に低レベルにすることが
でき、エミッタフォロワ回路の動作電流が微小電流にさ
れているので、７個の微小電流が選択状態のエミッタフ
ロォロワ出力回路の動作には影響を与えない。
らなるリード／ライト集積回路ＩＣ０〜ＩＣｎのうち選
択された１つのリード／ライト集積回路、例えば具体的
回路が例示的に示されているＩＣ０からの読み出しデー
タを取り出す場合には、制御電圧ＶＯＥが比較的高い電
圧にされる。すなわち、端子ＣＳから入力されるチップ
セレクト信号により、制御電圧ＶＯＥが比較的高い電位
にされる。このとき、他の非選択状態の他のリード／ラ
イト集積回路ＩＣ１〜ＩＣｎにおいては、それぞれのチ
ップセレクト信号が非選択状態であることに応じて個々
の制御電圧ＶＯＥが比較的低い電位にされる。また、こ
のように非選択状態にされるリード／ライト集積回路Ｉ
Ｃ１〜ＩＣｎでは、動作電流を形成する電圧ＶＫ’も低
い電位にされる。この結果、差動増幅トランジスタとエ
ミッタフォロワ出力回路の動作電流も低く制限される。
これにより、非選択のリード／ライト集積回路におい
て、制御電圧ＶＯＥに対応してエミッタフォロワ出力ト
ランジスタのベース電位を安定に低レベルにすることが
でき、エミッタフォロワ回路の動作電流が微小電流にさ
れているので、７個の微小電流が選択状態のエミッタフ
ロォロワ出力回路の動作には影響を与えない。
【００８０】上記のように複数のリード／ライト集積回
路ＩＣ０〜ＩＣｎにおいて、出力端子ＲＤＸ，ＲＤＹが
共通接続されているが、選択状態のリード／ライト集積
回路ＩＣ０のトランジスタＱ５，Ｑ６のベースの直流電
位が高く、他の非選択の回路では低くなる。この結果、
非選択のリード／ライト集積回路ＩＣ１〜ＩＣｎのエミ
ッタフォロワ出力トランジスタがオフ状態にされて、ハ
ードディスク制御回路ＨＤＣには、このときに動作状態
にされているリード／ライト集積回路ＩＣ０のエミッタ
フォロワ出力トランジスタＱ５とＱ６を通した読み出し
信号が伝えられることになる。
路ＩＣ０〜ＩＣｎにおいて、出力端子ＲＤＸ，ＲＤＹが
共通接続されているが、選択状態のリード／ライト集積
回路ＩＣ０のトランジスタＱ５，Ｑ６のベースの直流電
位が高く、他の非選択の回路では低くなる。この結果、
非選択のリード／ライト集積回路ＩＣ１〜ＩＣｎのエミ
ッタフォロワ出力トランジスタがオフ状態にされて、ハ
ードディスク制御回路ＨＤＣには、このときに動作状態
にされているリード／ライト集積回路ＩＣ０のエミッタ
フォロワ出力トランジスタＱ５とＱ６を通した読み出し
信号が伝えられることになる。
【００８１】非選択状態のリード／ライト集積回路にお
いては、電圧ＶＫ’を回路の接地電位のようなロウレベ
ルにし、電流源トランジスタＱ３，Ｑ７及びＱ８を完全
にオフ状態にしてもよい。この構成では、非選択のリー
ド／ライト集積回路の出力端子ＲＤＸとＲＤＹを、出力
ハイインピーダンス状態にすることができる。このと
き、トランジスタＱ５とダイオードＤ２及びトランジス
タＱ６とダイオードＤ４とが直列に接続されているた
め、トランジスタのベース，エミッタ間の寄生容量が半
減され、周波数特性と耐圧マージンが向上する。
いては、電圧ＶＫ’を回路の接地電位のようなロウレベ
ルにし、電流源トランジスタＱ３，Ｑ７及びＱ８を完全
にオフ状態にしてもよい。この構成では、非選択のリー
ド／ライト集積回路の出力端子ＲＤＸとＲＤＹを、出力
ハイインピーダンス状態にすることができる。このと
き、トランジスタＱ５とダイオードＤ２及びトランジス
タＱ６とダイオードＤ４とが直列に接続されているた
め、トランジスタのベース，エミッタ間の寄生容量が半
減され、周波数特性と耐圧マージンが向上する。
【００８２】図１３には、この発明に係る磁気ヘッド用
回路のアンセーフ検出回路ＵＳＦに含まれる磁気ヘッド
の断線（オープン）検出回路の一実施例の回路図が示さ
れている。ここで、アンセーフ検出回路ＵＳＦは、磁気
ヘッドの短絡や断線を検出するために設けられるもので
ある。
回路のアンセーフ検出回路ＵＳＦに含まれる磁気ヘッド
の断線（オープン）検出回路の一実施例の回路図が示さ
れている。ここで、アンセーフ検出回路ＵＳＦは、磁気
ヘッドの短絡や断線を検出するために設けられるもので
ある。
【００８３】図１５には、この発明に係る断線検出回路
の動作の一例の波形図が、従来の断線検出方法とともに
示されている。磁気ヘッドが断線状態にあると、端子Ｈ
Ｘ又はＨＹのうち、高電側の電位は図示しないダンピン
グ抵抗により動作電圧まで高くされる。従来は、このこ
とを利用し、正常時と断線時の高電圧の電位差を基準電
圧ＶＲ’で判別する。すなわち、正常動作時には電流切
り換え時のオーバーシュートにより一時的に基準電圧付
近まで高くなるが最終的にはライトドライバの出力電圧
に落ち着くのに対して、断線時には上記時定数により動
作電圧まで高くなってしまい、上記基準電圧ＶＲ’を超
えてしまう。
の動作の一例の波形図が、従来の断線検出方法とともに
示されている。磁気ヘッドが断線状態にあると、端子Ｈ
Ｘ又はＨＹのうち、高電側の電位は図示しないダンピン
グ抵抗により動作電圧まで高くされる。従来は、このこ
とを利用し、正常時と断線時の高電圧の電位差を基準電
圧ＶＲ’で判別する。すなわち、正常動作時には電流切
り換え時のオーバーシュートにより一時的に基準電圧付
近まで高くなるが最終的にはライトドライバの出力電圧
に落ち着くのに対して、断線時には上記時定数により動
作電圧まで高くなってしまい、上記基準電圧ＶＲ’を超
えてしまう。
【００８４】このような断線検出方法では、動作の高速
化に伴いデータ周波数が高くなると、上記ダイピング抵
抗と寄生容量とによる時定数に従い高電圧側の電位が基
準電圧ＶＲ’に到達する前にライト電流の切り換えが行
われて、磁気ヘッドの断線検出を不能にしてしまう。す
なわち、本願発明者における試算によれば、従来の断線
検出方法にあってはワーストケースでは約８ＭＨｚ程度
で検出不可能になってしまう。このため、書き込み動作
の高速化に伴い、十分なマージンを持つ断線検出回路の
開発が必要になるものである。
化に伴いデータ周波数が高くなると、上記ダイピング抵
抗と寄生容量とによる時定数に従い高電圧側の電位が基
準電圧ＶＲ’に到達する前にライト電流の切り換えが行
われて、磁気ヘッドの断線検出を不能にしてしまう。す
なわち、本願発明者における試算によれば、従来の断線
検出方法にあってはワーストケースでは約８ＭＨｚ程度
で検出不可能になってしまう。このため、書き込み動作
の高速化に伴い、十分なマージンを持つ断線検出回路の
開発が必要になるものである。
【００８５】本願発明者においては、入力データの周波
数に依存しないで、精度の高い断線検出を行うためにラ
イトドライバの遅延を利用し、正常状態と断線状態の区
別を行うことを考えた。すなわち、図１５において、入
力データＷＸ，ＷＹとライトドライバの遅延、すなわ
ち、端子ＨＸとＨＹの波形から遅延時間ｔｐの期間にあ
っては、端子ＨＸとＨＹのうちの低電位側の電位が大き
くことなる。すなわち、正常状態では、書き込み電流の
方向が切り換えられる直前では、フライバック電圧の発
生期間が終了して高電位側の電圧を基準にしてＩＷ・Ｒ
Ｈのような比較的高い電圧にされる。これに対して、断
線状態では、クランプ電圧のままにされる。そこで、上
記２種類の電圧の中間電位に基準電圧ＶＲを設定するこ
とにより、正常状態と断線状態の識別を行うようにする
ものである。
数に依存しないで、精度の高い断線検出を行うためにラ
イトドライバの遅延を利用し、正常状態と断線状態の区
別を行うことを考えた。すなわち、図１５において、入
力データＷＸ，ＷＹとライトドライバの遅延、すなわ
ち、端子ＨＸとＨＹの波形から遅延時間ｔｐの期間にあ
っては、端子ＨＸとＨＹのうちの低電位側の電位が大き
くことなる。すなわち、正常状態では、書き込み電流の
方向が切り換えられる直前では、フライバック電圧の発
生期間が終了して高電位側の電圧を基準にしてＩＷ・Ｒ
Ｈのような比較的高い電圧にされる。これに対して、断
線状態では、クランプ電圧のままにされる。そこで、上
記２種類の電圧の中間電位に基準電圧ＶＲを設定するこ
とにより、正常状態と断線状態の識別を行うようにする
ものである。
【００８６】図１３において、分周回路ＷＴＦＦの出力
信号ＷＸとＷＹは、差動トランジスタＱ３，Ｑ４のベー
スに供給される。この差動トランジスタＱ３，Ｑ４の共
通エミッタには、基準電圧ＶＲを受ける差動トランジス
タＱ２のコレクタが接続される。差動トランジスタＱ２
と対をなす差動トランジスタＱ１のベースには、端子Ｈ
Ｘの電位が供給される。この実施例では、上記入力デー
タＷＸ，ＷＹとライトドライバの遅延を実質的に拡大し
て、動作マージンを拡大するために、差動トランジスタ
Ｑ２のエミッタにはキャパシタＣ１が設けられる。この
キャパシタＣ１は、エミッタ抵抗Ｒ２とともに差動トラ
ンジスタＱ１とＱ２の切り換えタイミングを遅らせる。
言い換えるならば、等価的にライトドライバの出力信号
を遅くさせる。
信号ＷＸとＷＹは、差動トランジスタＱ３，Ｑ４のベー
スに供給される。この差動トランジスタＱ３，Ｑ４の共
通エミッタには、基準電圧ＶＲを受ける差動トランジス
タＱ２のコレクタが接続される。差動トランジスタＱ２
と対をなす差動トランジスタＱ１のベースには、端子Ｈ
Ｘの電位が供給される。この実施例では、上記入力デー
タＷＸ，ＷＹとライトドライバの遅延を実質的に拡大し
て、動作マージンを拡大するために、差動トランジスタ
Ｑ２のエミッタにはキャパシタＣ１が設けられる。この
キャパシタＣ１は、エミッタ抵抗Ｒ２とともに差動トラ
ンジスタＱ１とＱ２の切り換えタイミングを遅らせる。
言い換えるならば、等価的にライトドライバの出力信号
を遅くさせる。
【００８７】分周回路ＷＴＦＦの出力信号ＷＸとＷＹ
は、差動トランジスタＱ７，Ｑ８のベースに供給され
る。この差動トランジスタＱ７，Ｑ８の共通エミッタに
は、基準電圧ＶＲを受ける差動トランジスタＱ６のコレ
クタが接続される。差動トランジスタＱ６と対をなす差
動トランジスタＱ５のベースには、端子ＨＹの電位が供
給される。この実施例では、上記入力データＷＸ，ＷＹ
とライトドライバの遅延に対応し、遅延時間ｔｐのほぼ
半分の遅延を作り出すために、差動トランジスタＱ６の
エミッタにはキャパシタＣ２が設けられる。このキャパ
シタＣ２も、エミッタ抵抗Ｒ４とともに差動トランジス
タＱ５とＱ６の切り換えタイミングを上記同様に遅くさ
せる。
は、差動トランジスタＱ７，Ｑ８のベースに供給され
る。この差動トランジスタＱ７，Ｑ８の共通エミッタに
は、基準電圧ＶＲを受ける差動トランジスタＱ６のコレ
クタが接続される。差動トランジスタＱ６と対をなす差
動トランジスタＱ５のベースには、端子ＨＹの電位が供
給される。この実施例では、上記入力データＷＸ，ＷＹ
とライトドライバの遅延に対応し、遅延時間ｔｐのほぼ
半分の遅延を作り出すために、差動トランジスタＱ６の
エミッタにはキャパシタＣ２が設けられる。このキャパ
シタＣ２も、エミッタ抵抗Ｒ４とともに差動トランジス
タＱ５とＱ６の切り換えタイミングを上記同様に遅くさ
せる。
【００８８】上記差動トランジスタＱ１とＱ２及びＱ５
とＱ６には、動作電流を形成する電流源トランジスタＱ
１０，Ｑ１１が設けられる。これらのトランジスタＱ１
０とＱ１１は、特に制限されないが、低消費電流化のた
めに書き込み動作のときにのみ一定電流ＶＫが供給され
ることにより断線検出回路の動作を活性化する。
とＱ６には、動作電流を形成する電流源トランジスタＱ
１０，Ｑ１１が設けられる。これらのトランジスタＱ１
０とＱ１１は、特に制限されないが、低消費電流化のた
めに書き込み動作のときにのみ一定電流ＶＫが供給され
ることにより断線検出回路の動作を活性化する。
【００８９】前記実施例のようにライトドライバにおい
て、フライバック電圧を吸収するクランプ電圧に書き込
み電流依存性を持たせた場合には、それに従い端子Ｈ
Ｘ，ＨＹの電位も変化する。これに対応して基準電位Ｖ
Ｒも変化させる必要がある。抵抗Ｒ５には、書き込み電
流を設定する電圧ＶＰを受けるトランジスタＱ１２によ
り書き込み電流に対応した電流を形成し、そこで発生す
る電圧をエミッタフォロワトランジスタＱ９を通して出
力させ、基準電圧ＶＲを形成する。電圧ＶＫ’を受ける
電流源トランジスタＱ１３は、その動作電流を形成する
ものである。上記かの各電流源トランジスタＱ１０〜Ｑ
１３には、それぞれエミッタ抵抗ＲＥが設けられる。こ
の実施例においては、上記各エミッタ抵抗ＲＥの抵抗値
が同じという意味ではなく、これらの抵抗ＲＥがエミッ
タに設けられる抵抗であるという意味で用いている。な
お、上記基準電圧ＶＲを形成する抵抗Ｒ５には、ライト
ドライバのクランプ電圧を形成する回路と同じように、
固定電流と書き込み電流とを合成した電流を流すように
するものであってもよい。
て、フライバック電圧を吸収するクランプ電圧に書き込
み電流依存性を持たせた場合には、それに従い端子Ｈ
Ｘ，ＨＹの電位も変化する。これに対応して基準電位Ｖ
Ｒも変化させる必要がある。抵抗Ｒ５には、書き込み電
流を設定する電圧ＶＰを受けるトランジスタＱ１２によ
り書き込み電流に対応した電流を形成し、そこで発生す
る電圧をエミッタフォロワトランジスタＱ９を通して出
力させ、基準電圧ＶＲを形成する。電圧ＶＫ’を受ける
電流源トランジスタＱ１３は、その動作電流を形成する
ものである。上記かの各電流源トランジスタＱ１０〜Ｑ
１３には、それぞれエミッタ抵抗ＲＥが設けられる。こ
の実施例においては、上記各エミッタ抵抗ＲＥの抵抗値
が同じという意味ではなく、これらの抵抗ＲＥがエミッ
タに設けられる抵抗であるという意味で用いている。な
お、上記基準電圧ＶＲを形成する抵抗Ｒ５には、ライト
ドライバのクランプ電圧を形成する回路と同じように、
固定電流と書き込み電流とを合成した電流を流すように
するものであってもよい。
【００９０】差動トランジスタＱ４とＱ８のコレクタが
共通化されて検出電流ＩＯＰを流すようにされる。この
検出電流ＩＯＰは、極短い時間しか発生しないパルス状
の電流であるので、ラッチ回路ＦＦを設けてそれにより
断線検出信号ＵＮ０を発生させる。
共通化されて検出電流ＩＯＰを流すようにされる。この
検出電流ＩＯＰは、極短い時間しか発生しないパルス状
の電流であるので、ラッチ回路ＦＦを設けてそれにより
断線検出信号ＵＮ０を発生させる。
【００９１】上記２組のカスコード接続された差動トラ
ンジスタ回路において、トランジスタＱ２とＱ４がオン
状態のとき、又はトランジスタＱ６とＱ８がオン状態の
ときに検出電流ＩＯＰが流れるから、次式（１）のよう
な論理式の論理回路が構成される。ここで、ＨＸＢ及び
ＨＹＢは、ロウレベルがアクティブレベル、すなわち、
基準電圧ＶＲに対して低いときに論理１であるという意
味である。 ＩＯＰ＝ＷＸ・ＨＸＢ＋ＷＹ・ＨＹＢ・・・・・・・・・・・・・・・（１） 正常時には、電流Ｉａが流れるタイミングと入力データ
ＷＸ，ＷＹのタイミングが一致しないから、検出電流Ｉ
ＯＰは流れない。これに対して、オープン時には入力デ
ータＷＸ又はＷＹに対する出力電圧ＨＸ，ＨＹの遅れ時
間の間、検出電流ＩＯＰが流れるものとなる。ラッチ回
路ＦＦは、動作開始にあたってリセットされる。それ
故、リセット信号ＲＳがロウレベルにされてから、最初
の検出電流ＩＯＰによりラッチ回路ＦＦがリセットされ
て検出信号ＵＮ０がロウレベルに変換する。
ンジスタ回路において、トランジスタＱ２とＱ４がオン
状態のとき、又はトランジスタＱ６とＱ８がオン状態の
ときに検出電流ＩＯＰが流れるから、次式（１）のよう
な論理式の論理回路が構成される。ここで、ＨＸＢ及び
ＨＹＢは、ロウレベルがアクティブレベル、すなわち、
基準電圧ＶＲに対して低いときに論理１であるという意
味である。 ＩＯＰ＝ＷＸ・ＨＸＢ＋ＷＹ・ＨＹＢ・・・・・・・・・・・・・・・（１） 正常時には、電流Ｉａが流れるタイミングと入力データ
ＷＸ，ＷＹのタイミングが一致しないから、検出電流Ｉ
ＯＰは流れない。これに対して、オープン時には入力デ
ータＷＸ又はＷＹに対する出力電圧ＨＸ，ＨＹの遅れ時
間の間、検出電流ＩＯＰが流れるものとなる。ラッチ回
路ＦＦは、動作開始にあたってリセットされる。それ
故、リセット信号ＲＳがロウレベルにされてから、最初
の検出電流ＩＯＰによりラッチ回路ＦＦがリセットされ
て検出信号ＵＮ０がロウレベルに変換する。
【００９２】上記のような遅延時間ｔｐは、従来のよう
に書き込みデータの周波数に影響されないほぼ一定とな
るので、高い信頼性での断線検出が可能になる。特に、
上記のように遅延回路を設けて、書き込み動作に影響を
与えないで、言い換えるならば、実際のライトドライバ
の動作遅延を遅くすることなく、断線検出回路において
等価的にライトドライバの出力信号に遅延を持たせるこ
とにより、動作マージンを大きくすることができる。
に書き込みデータの周波数に影響されないほぼ一定とな
るので、高い信頼性での断線検出が可能になる。特に、
上記のように遅延回路を設けて、書き込み動作に影響を
与えないで、言い換えるならば、実際のライトドライバ
の動作遅延を遅くすることなく、断線検出回路において
等価的にライトドライバの出力信号に遅延を持たせるこ
とにより、動作マージンを大きくすることができる。
【００９３】図１０には、ラッチ回路ＦＦの一実施例の
回路図が示されている。ラッチ回路は、差動トランジス
タＱ１とＱ２のコレクタ出力をエミッタフォロワトラン
ジスタＱ５とＱ４を介して互いの他方の差動トランジス
タのベースに帰還させることにより構成される。トラン
ジスタＱ１のコレクタから出力信号ＵＮ０が出力され
る。ベースに上記検出電流ＩＯＰが流れるようにされた
入力の差動トランジスタＱ２には、リセット用のトラン
ジスタＱ８が並列形態に接続される。このリセット用ト
ランジスタＱ８のベースにはリセット信号ＲＳが供給さ
れる。なお、差動トランジスタＱ１とＱ２のベースに
は、レベル設定用のダイオードＤ１，Ｄ２とＤ３，Ｄ４
が設けられて上記エミッタフォロワトランジスタＱ４，
Ｑ５の出力信号が帰還される。トランジスタＱ３，Ｑ６
及びＱ７は、上記差動トランジスタＱ１，Ｑ２及びエミ
ッタフォロワトランジスタＱ４，Ｑ５の動作電流を形成
する定電流源を構成する。これらのトランジスタＱ３，
Ｑ６及びＱ７は、低消費電力化のために、書き込み動作
のときのみ発生される定電圧ＶＫ’により動作状態にさ
れる。
回路図が示されている。ラッチ回路は、差動トランジス
タＱ１とＱ２のコレクタ出力をエミッタフォロワトラン
ジスタＱ５とＱ４を介して互いの他方の差動トランジス
タのベースに帰還させることにより構成される。トラン
ジスタＱ１のコレクタから出力信号ＵＮ０が出力され
る。ベースに上記検出電流ＩＯＰが流れるようにされた
入力の差動トランジスタＱ２には、リセット用のトラン
ジスタＱ８が並列形態に接続される。このリセット用ト
ランジスタＱ８のベースにはリセット信号ＲＳが供給さ
れる。なお、差動トランジスタＱ１とＱ２のベースに
は、レベル設定用のダイオードＤ１，Ｄ２とＤ３，Ｄ４
が設けられて上記エミッタフォロワトランジスタＱ４，
Ｑ５の出力信号が帰還される。トランジスタＱ３，Ｑ６
及びＱ７は、上記差動トランジスタＱ１，Ｑ２及びエミ
ッタフォロワトランジスタＱ４，Ｑ５の動作電流を形成
する定電流源を構成する。これらのトランジスタＱ３，
Ｑ６及びＱ７は、低消費電力化のために、書き込み動作
のときのみ発生される定電圧ＶＫ’により動作状態にさ
れる。
【００９４】リセット信号ＲＳがハイレベルのときには
リセット状態に固定にされる。すなわち、この信号ＲＳ
により強制的にトランジスタＱ８がオン状態にされるの
で、エミッタフォロワ出力トランジスタＱ４の出力信号
がロウレベルとなり、差動トランジスタＱ１をオフ状態
に維持させる。これにより、差動トランジスタＱ１のコ
レクタから得られる出力信号ＵＮ０はハイレベルになっ
ている。
リセット状態に固定にされる。すなわち、この信号ＲＳ
により強制的にトランジスタＱ８がオン状態にされるの
で、エミッタフォロワ出力トランジスタＱ４の出力信号
がロウレベルとなり、差動トランジスタＱ１をオフ状態
に維持させる。これにより、差動トランジスタＱ１のコ
レクタから得られる出力信号ＵＮ０はハイレベルになっ
ている。
【００９５】リセット信号ＲＳがロウレベルにされる
と、トランジスタＱ８はオフ状態になっている。このと
きには、上記差動トランジスタＱ１のオフ状態による出
力信号ＵＮ０のハイレベルに応じて、差動トランジスタ
Ｑ２がオン状態にされ、その状態を保持している。そし
て、差動トランジスタＱ２のベース電圧は、上記電流Ｉ
ＯＰが流れることによる抵抗Ｒ４に電圧降下により差動
トランジスタＱ１のベース電位より低い電位にされる。
これにより、差動トランジスタＱ１がオン状態に、差動
トランジスタＱ２がオフ状態にされて、出力信号ＵＮ０
をロウレベルに変化させる。このラッチ回路ＦＦは、リ
セット信号ＲＳがロウレベルの期間においては上記状態
を保持する。以上のように、ヘッドが断線したときや、
ヘッドと接地電位ＧＮＤとがショートしたときに電流Ｉ
ＯＰが流れるため、出力信号ＵＮ０をロウレベルにして
異常状態を検知することができる。
と、トランジスタＱ８はオフ状態になっている。このと
きには、上記差動トランジスタＱ１のオフ状態による出
力信号ＵＮ０のハイレベルに応じて、差動トランジスタ
Ｑ２がオン状態にされ、その状態を保持している。そし
て、差動トランジスタＱ２のベース電圧は、上記電流Ｉ
ＯＰが流れることによる抵抗Ｒ４に電圧降下により差動
トランジスタＱ１のベース電位より低い電位にされる。
これにより、差動トランジスタＱ１がオン状態に、差動
トランジスタＱ２がオフ状態にされて、出力信号ＵＮ０
をロウレベルに変化させる。このラッチ回路ＦＦは、リ
セット信号ＲＳがロウレベルの期間においては上記状態
を保持する。以上のように、ヘッドが断線したときや、
ヘッドと接地電位ＧＮＤとがショートしたときに電流Ｉ
ＯＰが流れるため、出力信号ＵＮ０をロウレベルにして
異常状態を検知することができる。
【００９６】図１４には、この発明に係る磁気ヘッド用
回路のアンセーフ検出回路ＵＳＦに含まれる磁気ヘッド
の短絡（ショート）検出回路の一実施例の回路図が示さ
れている。図１６の動作波形図に示すように、この実施
例の短絡検出手法は正常時と短絡時のフライバック電圧
の波形の相違が利用される。すなわち、正常時には書き
込みデータに応じて書き込み電流の方向を切り換えると
きに、フライバック電圧が生じる。これに対して、磁気
ヘッドが短絡状態ではインダクタンス成分が大幅に小さ
くなるため、フライバック電圧が発生してもヒゲ状の極
短いパルス幅のパルスとされる。それ故、前記のような
磁気ヘッドにおける書き込み電流ＩＷと抵抗成分ＲＨと
の電圧降下により決定される低電位側の電位より低くさ
れた基準電圧ＶＲ”により電圧比較動作を行うことによ
り両者を判別できる。
回路のアンセーフ検出回路ＵＳＦに含まれる磁気ヘッド
の短絡（ショート）検出回路の一実施例の回路図が示さ
れている。図１６の動作波形図に示すように、この実施
例の短絡検出手法は正常時と短絡時のフライバック電圧
の波形の相違が利用される。すなわち、正常時には書き
込みデータに応じて書き込み電流の方向を切り換えると
きに、フライバック電圧が生じる。これに対して、磁気
ヘッドが短絡状態ではインダクタンス成分が大幅に小さ
くなるため、フライバック電圧が発生してもヒゲ状の極
短いパルス幅のパルスとされる。それ故、前記のような
磁気ヘッドにおける書き込み電流ＩＷと抵抗成分ＲＨと
の電圧降下により決定される低電位側の電位より低くさ
れた基準電圧ＶＲ”により電圧比較動作を行うことによ
り両者を判別できる。
【００９７】すなわち、正常時にはフライバック電圧が
発生して端子電圧ＨＸ又はＨＹの電位が基準電圧ＶＲよ
り低くなる比較的長い期間が生じる。これに対して、短
絡時には上記のようなフライバック電圧が発生せず、端
子ＨＸとＨＹの電位差は極小さな電圧となって、実質的
に端子電圧ＨＸ又はＨＹの電位が基準電圧ＶＲ”より低
くなることはない。また、外部から書き込みデータを入
力しても、分周回路がそれに応答して反転動作を行わな
い等のような回路不良によりデータ固定のような不良発
生においても、短絡時と同様にフライバック電圧が発生
せず、実質的に端子電圧ＨＸ又はＨＹの電位が基準電圧
ＶＲ”より低くなることはない。
発生して端子電圧ＨＸ又はＨＹの電位が基準電圧ＶＲよ
り低くなる比較的長い期間が生じる。これに対して、短
絡時には上記のようなフライバック電圧が発生せず、端
子ＨＸとＨＹの電位差は極小さな電圧となって、実質的
に端子電圧ＨＸ又はＨＹの電位が基準電圧ＶＲ”より低
くなることはない。また、外部から書き込みデータを入
力しても、分周回路がそれに応答して反転動作を行わな
い等のような回路不良によりデータ固定のような不良発
生においても、短絡時と同様にフライバック電圧が発生
せず、実質的に端子電圧ＨＸ又はＨＹの電位が基準電圧
ＶＲ”より低くなることはない。
【００９８】図１４において、差動トランジスタＱ２０
とＱ２１端子ＨＸの電位と、上記断線検出回路で形成し
た基準電圧ＶＲをエミッタフォロワトランジスタＱ２６
によりレベルシフトして基準電圧ＶＲ”として用いる。
定電圧ＶＫとトランジスタＱ３１とエミッタ抵抗ＲＥ
は、上記エミッタフォロワトランジスタＱ２６の定電流
負荷回路を構成する。同様な差動トランジスタＱ２３，
Ｑ２４及び定電流トランジスタＱ３２及びエミッタ抵抗
ＲＥにより端子ＨＹのフライバック電圧の検出回路が構
成される。この実施例では、端子ＨＸ，ＨＹを受ける差
動トランジスタＱ２０とＱ２４のエミッタにレベルシフ
ト用のダイオードＤ１，Ｄ６が挿入されることにより、
等価的にダイオードＤ１，Ｄ６の順方向分だけ基準電圧
ＶＲ”が低くされる。
とＱ２１端子ＨＸの電位と、上記断線検出回路で形成し
た基準電圧ＶＲをエミッタフォロワトランジスタＱ２６
によりレベルシフトして基準電圧ＶＲ”として用いる。
定電圧ＶＫとトランジスタＱ３１とエミッタ抵抗ＲＥ
は、上記エミッタフォロワトランジスタＱ２６の定電流
負荷回路を構成する。同様な差動トランジスタＱ２３，
Ｑ２４及び定電流トランジスタＱ３２及びエミッタ抵抗
ＲＥにより端子ＨＹのフライバック電圧の検出回路が構
成される。この実施例では、端子ＨＸ，ＨＹを受ける差
動トランジスタＱ２０とＱ２４のエミッタにレベルシフ
ト用のダイオードＤ１，Ｄ６が挿入されることにより、
等価的にダイオードＤ１，Ｄ６の順方向分だけ基準電圧
ＶＲ”が低くされる。
【００９９】差動トランジスタＱ２３のコレクタ電流Ｉ
ｄは、キャパシタＣ５の放電電流として用いられる。ト
ランジスタＱ２５及びダイオードＤ４は、Ｖａレベルの
ロウレベル側及びハイレベル側のクランプレベルを設定
している。このキャパシタＣ５と微小定電流Ｉｃはタイ
マー回路を構成する。すなわち、キャパシタＣ５の保持
電圧が一定電位に対すると、シュミットトリガ回路を構
成するトランジスタＱ２７をオン状態にし、検出信号Ｕ
Ｎ１をロウレベルにする。シュミットリガ回路は、いっ
たん差動トランジスタＱ２７がオン状態になると、コレ
クタ電位をロウレベルにする。このため、このロウレベ
ルの基準にして他方の差動トランジスタＱ２８のベース
の電位がエミッタフォロワトランジスタＱ２９のベー
ス，エミッタ電圧分だけ低い基準電位に切り換えられる
から、キャパシタＣ５の電位がそれ以下にならないと反
転しない。
ｄは、キャパシタＣ５の放電電流として用いられる。ト
ランジスタＱ２５及びダイオードＤ４は、Ｖａレベルの
ロウレベル側及びハイレベル側のクランプレベルを設定
している。このキャパシタＣ５と微小定電流Ｉｃはタイ
マー回路を構成する。すなわち、キャパシタＣ５の保持
電圧が一定電位に対すると、シュミットトリガ回路を構
成するトランジスタＱ２７をオン状態にし、検出信号Ｕ
Ｎ１をロウレベルにする。シュミットリガ回路は、いっ
たん差動トランジスタＱ２７がオン状態になると、コレ
クタ電位をロウレベルにする。このため、このロウレベ
ルの基準にして他方の差動トランジスタＱ２８のベース
の電位がエミッタフォロワトランジスタＱ２９のベー
ス，エミッタ電圧分だけ低い基準電位に切り換えられる
から、キャパシタＣ５の電位がそれ以下にならないと反
転しない。
【０１００】差動トランジスタＱ２０とＱ２１において
も、上記同様な放電電流Ｉｄ’を流す回路が構成され
る。すなわち、キャパシタＣ５（及びＣ５’）は、差動
トランジスタＱ２３，Ｑ２４とＱ２０とＱ２１の電圧比
較動作により形成される電流Ｉｄ（及びＩｄ’）により
間欠的にキャパシタＣ５（及びＣ５’）が放電される。
それ故、正常時においては、上記のように間欠的な電流
Ｉｄ（及びＩｄ’）により放電されるので、キャパシタ
Ｃ５（及びＣ５’）の保持電圧Ｖａが差動トランジスタ
Ｑ２８のベース電位（ＶＣＣ−ＶBEQ29 −ＲＺ・ＩＺ）
に達することはない。これに対して、上記のようなヘッ
ドの短絡時やデータ固定時には、定電流Ｉｃによる充電
動作を打ち消すような放電動作が行われ無いから、キャ
パシタＣ５（又はＣ５’）の保持電圧Ｖａが高くなって
上記出力信号ＵＮ１をロウレベルにする。また、ヘッド
端子と電源ＶＣＣとのショートに関しても放電動作が行
われないため、上記出力信号ＵＮ１をロウレベルにす
る。上記断線検出信号ＵＮ０と短絡検出信号ＵＮ１と
は、例えば図１の磁気ヘッド用回路においては、端子Ｗ
ＯＲＫよりハイレベルの信号として出力される。
も、上記同様な放電電流Ｉｄ’を流す回路が構成され
る。すなわち、キャパシタＣ５（及びＣ５’）は、差動
トランジスタＱ２３，Ｑ２４とＱ２０とＱ２１の電圧比
較動作により形成される電流Ｉｄ（及びＩｄ’）により
間欠的にキャパシタＣ５（及びＣ５’）が放電される。
それ故、正常時においては、上記のように間欠的な電流
Ｉｄ（及びＩｄ’）により放電されるので、キャパシタ
Ｃ５（及びＣ５’）の保持電圧Ｖａが差動トランジスタ
Ｑ２８のベース電位（ＶＣＣ−ＶBEQ29 −ＲＺ・ＩＺ）
に達することはない。これに対して、上記のようなヘッ
ドの短絡時やデータ固定時には、定電流Ｉｃによる充電
動作を打ち消すような放電動作が行われ無いから、キャ
パシタＣ５（又はＣ５’）の保持電圧Ｖａが高くなって
上記出力信号ＵＮ１をロウレベルにする。また、ヘッド
端子と電源ＶＣＣとのショートに関しても放電動作が行
われないため、上記出力信号ＵＮ１をロウレベルにす
る。上記断線検出信号ＵＮ０と短絡検出信号ＵＮ１と
は、例えば図１の磁気ヘッド用回路においては、端子Ｗ
ＯＲＫよりハイレベルの信号として出力される。
【０１０１】上記のような電圧比較回路においても、端
子ＨＸとＨＹの電位を受けるものであり、前記実施例の
ように書き込み電流によりクランプ電圧（フライバック
電圧）に依存性を持たせた場合には、それに応じて基準
電圧ＶＲ”も変化させて動作マージンを確保する必要が
ある。それ故、短絡検出回路の基準電圧ＶＲ”にあって
も、上記のような断線検出回路により形成した書き込み
電流依存性を持つ基準電圧ＶＲをレベルシフトを利用す
ることにより、回路の簡素化と動作マージンの確保を行
うものである。この回路では、簡単な構成により、安定
して短絡とデータ固定の両方を検出することができる。
また、上記のようにヘッド端子と電源ＶＣＣとのショー
トに関しても異常を検出することができる。
子ＨＸとＨＹの電位を受けるものであり、前記実施例の
ように書き込み電流によりクランプ電圧（フライバック
電圧）に依存性を持たせた場合には、それに応じて基準
電圧ＶＲ”も変化させて動作マージンを確保する必要が
ある。それ故、短絡検出回路の基準電圧ＶＲ”にあって
も、上記のような断線検出回路により形成した書き込み
電流依存性を持つ基準電圧ＶＲをレベルシフトを利用す
ることにより、回路の簡素化と動作マージンの確保を行
うものである。この回路では、簡単な構成により、安定
して短絡とデータ固定の両方を検出することができる。
また、上記のようにヘッド端子と電源ＶＣＣとのショー
トに関しても異常を検出することができる。
【０１０２】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 書き込みデータに対応して磁気ヘッドに流れる
電流の方向を切り換える書き込み電流切り換え回路にお
いて、電流の方向の切り換え時に磁気ヘッドにおいて発
生するフライバック電圧を抑制するクランプ電圧に書き
込み電流依存性を持たせたることにより、書き込み電流
の立ち上がりと立ち下がりを高速化しつつ、切り換え時
のオーバーシュートを抑えることができるという効果が
得られる。 （２） 上記クランプ電圧として、書き込みデータを受
けてエミッタフォロワ出力トランジスタを差動的にスイ
ッチ制御する差動トランジスタのコレクタに設けられる
抵抗により形成するとともに、差動トランジスタのエミ
ッタに設けられる電流源に書き込み電流に対応した電流
を流すようなトランジスタを設けるという簡単な回路に
より、広い範囲にわたる種々の書き込み電流を必要とす
る種々の磁気ヘッドに対しても高速化が可能になるとい
う効果が得られる。
記の通りである。すなわち、 （１） 書き込みデータに対応して磁気ヘッドに流れる
電流の方向を切り換える書き込み電流切り換え回路にお
いて、電流の方向の切り換え時に磁気ヘッドにおいて発
生するフライバック電圧を抑制するクランプ電圧に書き
込み電流依存性を持たせたることにより、書き込み電流
の立ち上がりと立ち下がりを高速化しつつ、切り換え時
のオーバーシュートを抑えることができるという効果が
得られる。 （２） 上記クランプ電圧として、書き込みデータを受
けてエミッタフォロワ出力トランジスタを差動的にスイ
ッチ制御する差動トランジスタのコレクタに設けられる
抵抗により形成するとともに、差動トランジスタのエミ
ッタに設けられる電流源に書き込み電流に対応した電流
を流すようなトランジスタを設けるという簡単な回路に
より、広い範囲にわたる種々の書き込み電流を必要とす
る種々の磁気ヘッドに対しても高速化が可能になるとい
う効果が得られる。
【０１０３】（３） 上記クランプ電圧として、書き込
み電流依存性を持つよう形成された設定電圧を共通に受
けるエミッタフォロワトランジスタを用いることによ
り、書き込み電流の立ち上がりと立ち下がりをほぼ等し
く設定でき、電流方向のデューティをほぼ５０％に設定
できるという効果が得られる。 （４） 上記クランプ電圧は、書き込み電流依存性を持
つよう形成された設定電圧を共通に受ける一対のエミッ
タフォロワトランジスタにより磁気ヘッドの両端にクラ
ンプ電圧を供給するとき、ダイオードを挿入することに
よりリードアンプ側の入力容量の増大を抑えることがで
きるから読み出し特性を犠牲にすることなく高速書き込
みが可能になるという効果が得られる。
み電流依存性を持つよう形成された設定電圧を共通に受
けるエミッタフォロワトランジスタを用いることによ
り、書き込み電流の立ち上がりと立ち下がりをほぼ等し
く設定でき、電流方向のデューティをほぼ５０％に設定
できるという効果が得られる。 （４） 上記クランプ電圧は、書き込み電流依存性を持
つよう形成された設定電圧を共通に受ける一対のエミッ
タフォロワトランジスタにより磁気ヘッドの両端にクラ
ンプ電圧を供給するとき、ダイオードを挿入することに
よりリードアンプ側の入力容量の増大を抑えることがで
きるから読み出し特性を犠牲にすることなく高速書き込
みが可能になるという効果が得られる。
【０１０４】（５） エミッタフォロワトランジスタの
ベースにキャパシタを設けることより、ベース側の電源
インピーダンスを低くすることができるからフライバッ
ク電圧発生時のエミッタフォロワトランジスタのベース
電流の変化に対して安定したクランプ電圧を得ることが
できるという効果が得られる。 （６） 上記書き込み電流に依存性を持つようにされた
クランプ電圧は、固定成分と書き込み電流に依存した電
流成分との合成電流に基づいて形成することにより、過
剰な書き込み依存性を抑えつつ最適な動作条件を作り出
すことができるという効果が得られる。
ベースにキャパシタを設けることより、ベース側の電源
インピーダンスを低くすることができるからフライバッ
ク電圧発生時のエミッタフォロワトランジスタのベース
電流の変化に対して安定したクランプ電圧を得ることが
できるという効果が得られる。 （６） 上記書き込み電流に依存性を持つようにされた
クランプ電圧は、固定成分と書き込み電流に依存した電
流成分との合成電流に基づいて形成することにより、過
剰な書き込み依存性を抑えつつ最適な動作条件を作り出
すことができるという効果が得られる。
【０１０５】（７） 書き込み電流を形成する電流源ト
ランジスタには、ベースと回路の基準電位との間、又は
エミッタ抵抗に書き込み電流制限用のダイオードを設け
ることにより、誤設定又は何らかの原因で制御電圧が異
常に高くなったとき磁気ヘッドに過剰電流が流れること
による不測の事故を未然に防止することができるという
効果が得られる。 （８） 記録と再生を同一磁気ヘッドにより行う書き込
み系回路と読み出し系回路を持つ磁気ヘッド用回路にお
いて、磁気ヘッドからの読み出し信号を受ける差動増幅
トランジスタのベース，エミッタ間にそれぞれにクラン
プ用ダイオードを複数個直列形態に接続することによ
り、書き込み動作時に差動トランジスタのベース，エミ
ッタ間にフライバック電圧等のような大きな逆電圧が印
加されることが防止できるから、素子の破壊や特性劣化
を防止することができるという効果が得られる。
ランジスタには、ベースと回路の基準電位との間、又は
エミッタ抵抗に書き込み電流制限用のダイオードを設け
ることにより、誤設定又は何らかの原因で制御電圧が異
常に高くなったとき磁気ヘッドに過剰電流が流れること
による不測の事故を未然に防止することができるという
効果が得られる。 （８） 記録と再生を同一磁気ヘッドにより行う書き込
み系回路と読み出し系回路を持つ磁気ヘッド用回路にお
いて、磁気ヘッドからの読み出し信号を受ける差動増幅
トランジスタのベース，エミッタ間にそれぞれにクラン
プ用ダイオードを複数個直列形態に接続することによ
り、書き込み動作時に差動トランジスタのベース，エミ
ッタ間にフライバック電圧等のような大きな逆電圧が印
加されることが防止できるから、素子の破壊や特性劣化
を防止することができるという効果が得られる。
【０１０６】（９） 磁気ヘッドからの読み出し信号を
受ける差動増幅トランジスタのコレクタに近接して第１
のエミッタ入力でベース接地の増幅トランジスタを設
け、それより比較的離れた位置に配置された読み出し用
の出力回路に近接して第２のエミッタ入力でベース接地
増幅トランジスタを設けることにより、長い配線抵抗に
よる入力容量の増加を防ぎ、かつ周波数特性を向上させ
るとともに良好な信号伝達経路を得ることができるとい
う効果が得られる。 （１０） 複数個の磁気ヘッドに対応した差動増幅トラ
ンジスタは選択信号により２個同時に動作状態にされ、
上記第２のエミッタ入力でベース接地増幅トランジスタ
も２対設けられ、この２対の増幅トランジスタに対応し
て各磁気ヘッドに対応した第１のエミッタ入力でベース
接地増幅トランジスタも２対設けられるとともに、その
ベースにはコレクタが共通接続されたものの間で相対的
に変化される第２の選択信号を供給することにより、２
系統の読み出し経路を持たせつつ、各磁気ヘッドにおい
てそのいずれでも選択的に使用して出力させることがで
きるという効果が得られる。
受ける差動増幅トランジスタのコレクタに近接して第１
のエミッタ入力でベース接地の増幅トランジスタを設
け、それより比較的離れた位置に配置された読み出し用
の出力回路に近接して第２のエミッタ入力でベース接地
増幅トランジスタを設けることにより、長い配線抵抗に
よる入力容量の増加を防ぎ、かつ周波数特性を向上させ
るとともに良好な信号伝達経路を得ることができるとい
う効果が得られる。 （１０） 複数個の磁気ヘッドに対応した差動増幅トラ
ンジスタは選択信号により２個同時に動作状態にされ、
上記第２のエミッタ入力でベース接地増幅トランジスタ
も２対設けられ、この２対の増幅トランジスタに対応し
て各磁気ヘッドに対応した第１のエミッタ入力でベース
接地増幅トランジスタも２対設けられるとともに、その
ベースにはコレクタが共通接続されたものの間で相対的
に変化される第２の選択信号を供給することにより、２
系統の読み出し経路を持たせつつ、各磁気ヘッドにおい
てそのいずれでも選択的に使用して出力させることがで
きるという効果が得られる。
【０１０７】（１１） 上記第１のエミッタ入力でベー
ス接地の増幅トランジスタのエミッタとベース、又はエ
ミッタと回路の高電圧側の電源端子との間にはベース，
エミッタ間耐圧保護用のダイオードを設けることによ
り、リードアンプ特性を犠牲にすることなく耐静電破壊
の向上を図ることができるという効果が得られる。 （１２） 読み出し信号を増幅する増幅回路の増幅出力
信号を受けて外部端子へ出力させる出力信号を形成する
エミッタフォロワ出力回路において、チップセレクト信
号に対応して増幅回路の動作電圧とエミッタフォロワ出
力回路の動作電流を選択的に切り換える機能を付加する
ことにより、３状態出力機能を持つ出力回路を得ること
ができ、複数の出力端子をワイヤード論理で共通に接続
できるから外部回路の簡素化が可能になるという効果が
得られる。 （１３） 上記（１２）において、エミッタフォロワ出
力回路のエミッタにダイオードを直列接続することによ
り、周波数特性の向上及び耐圧マージンの向上を図るこ
とができるという効果が得られる。
ス接地の増幅トランジスタのエミッタとベース、又はエ
ミッタと回路の高電圧側の電源端子との間にはベース，
エミッタ間耐圧保護用のダイオードを設けることによ
り、リードアンプ特性を犠牲にすることなく耐静電破壊
の向上を図ることができるという効果が得られる。 （１２） 読み出し信号を増幅する増幅回路の増幅出力
信号を受けて外部端子へ出力させる出力信号を形成する
エミッタフォロワ出力回路において、チップセレクト信
号に対応して増幅回路の動作電圧とエミッタフォロワ出
力回路の動作電流を選択的に切り換える機能を付加する
ことにより、３状態出力機能を持つ出力回路を得ること
ができ、複数の出力端子をワイヤード論理で共通に接続
できるから外部回路の簡素化が可能になるという効果が
得られる。 （１３） 上記（１２）において、エミッタフォロワ出
力回路のエミッタにダイオードを直列接続することによ
り、周波数特性の向上及び耐圧マージンの向上を図るこ
とができるという効果が得られる。
【０１０８】（１４） 複数からなる磁気ヘッドに対応
した複数からなる読み出し回路を持ち、同時に２個以上
のヘッド回路からの読み出し信号を同時に外部端子へ出
力させることが可能な読み出し系回路を設けることよ
り、読み出しテスト時間の短縮化や、１つをサーボ専用
に用いることができるという効果が得られる。 （１５） 複数からなる磁気ヘッドに対応した複数から
なる書き込み回路を持ち、同時に２個以上の書き込みデ
ータを受けて、それに対応した数のヘッド回路に対して
書き込み信号を伝えて同時書き込みを行うことが可能な
書き込み系回路を設けることにより、書き込みテスト時
間の短縮化や、１つをサーボ専用に用いることができる
という効果が得られる。
した複数からなる読み出し回路を持ち、同時に２個以上
のヘッド回路からの読み出し信号を同時に外部端子へ出
力させることが可能な読み出し系回路を設けることよ
り、読み出しテスト時間の短縮化や、１つをサーボ専用
に用いることができるという効果が得られる。 （１５） 複数からなる磁気ヘッドに対応した複数から
なる書き込み回路を持ち、同時に２個以上の書き込みデ
ータを受けて、それに対応した数のヘッド回路に対して
書き込み信号を伝えて同時書き込みを行うことが可能な
書き込み系回路を設けることにより、書き込みテスト時
間の短縮化や、１つをサーボ専用に用いることができる
という効果が得られる。
【０１０９】（１６） 複数からなる磁気ヘッドに対応
した複数からなる読み出し回路と、ヘッド選択信号に応
じて選択的に１つの読み出し回路の信号を共通の出力回
路から出力させる出力回路を持つものにおいて、複数か
らなる読み出し回路における増幅回路のオフセット電圧
の調整を行う回路を付加することより、ヘッド切り換え
時間を大幅に短縮できるという効果が得られる。 （１７） 上記オフセット調整回路を構成するディジタ
ル／アナログ変換回路を、複数からなる磁気ヘッドに書
き込み電流を流す書き込み回路における書き込み電流の
調整にも利用することにより、書き込み電流の最適化も
図られるという効果が得られる。
した複数からなる読み出し回路と、ヘッド選択信号に応
じて選択的に１つの読み出し回路の信号を共通の出力回
路から出力させる出力回路を持つものにおいて、複数か
らなる読み出し回路における増幅回路のオフセット電圧
の調整を行う回路を付加することより、ヘッド切り換え
時間を大幅に短縮できるという効果が得られる。 （１７） 上記オフセット調整回路を構成するディジタ
ル／アナログ変換回路を、複数からなる磁気ヘッドに書
き込み電流を流す書き込み回路における書き込み電流の
調整にも利用することにより、書き込み電流の最適化も
図られるという効果が得られる。
【０１１０】（１８） 書き込みデータと対応する磁気
ヘッドの端子電圧の遅延時間におけるフライバック電圧
の電圧値の相違から断線状態を検出することにより、書
き込み信号の周波数に無関係に安定した断線検出、及び
ヘッドと接地電位ＧＮＤ間のショート検出が実現できる
という効果が得られる。 （１９） 磁気ヘッドのフライバック電圧を磁気ヘッド
に流れる書き込み電流による生じる直流的な電圧降下分
により決定される電位より低い所定の基準電圧により検
出することにより、磁気ヘッドの短絡、データ固定検出
及びヘッドと電源端子ＶＣＣとのショート検出が実現で
きるという効果が得られる。
ヘッドの端子電圧の遅延時間におけるフライバック電圧
の電圧値の相違から断線状態を検出することにより、書
き込み信号の周波数に無関係に安定した断線検出、及び
ヘッドと接地電位ＧＮＤ間のショート検出が実現できる
という効果が得られる。 （１９） 磁気ヘッドのフライバック電圧を磁気ヘッド
に流れる書き込み電流による生じる直流的な電圧降下分
により決定される電位より低い所定の基準電圧により検
出することにより、磁気ヘッドの短絡、データ固定検出
及びヘッドと電源端子ＶＣＣとのショート検出が実現で
きるという効果が得られる。
【０１１１】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ライ
トデータは差動入力でなくてもよいし、分周回路を省略
してもよい。ヘッドの数は８個に限定されるものではな
く、必要に応じて任意に設定できる。更に、磁気ヘッド
は、書き込み用と読み出し用の２つからなるものであっ
てもよい。すなわち、ライトドライバに接続される磁気
ヘッドとリードプリアンプに接続される磁気ヘッドとは
別々に設けられるものであってもよい。これに応じて、
磁気ヘッド用回路としては、リード用集積回路とライト
用集積回路から構成されるものであってもよい。また、
全実施例の回路は、１つのないし複数の半導体集積回路
装置に構成されるもの他、半導体集積回路に形成される
ものと、外部素子との組み合わせにより構成されるもの
等種々の実施形態を採ることができる。この発明は、磁
気ヘッド用回路として広く利用できる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ライ
トデータは差動入力でなくてもよいし、分周回路を省略
してもよい。ヘッドの数は８個に限定されるものではな
く、必要に応じて任意に設定できる。更に、磁気ヘッド
は、書き込み用と読み出し用の２つからなるものであっ
てもよい。すなわち、ライトドライバに接続される磁気
ヘッドとリードプリアンプに接続される磁気ヘッドとは
別々に設けられるものであってもよい。これに応じて、
磁気ヘッド用回路としては、リード用集積回路とライト
用集積回路から構成されるものであってもよい。また、
全実施例の回路は、１つのないし複数の半導体集積回路
装置に構成されるもの他、半導体集積回路に形成される
ものと、外部素子との組み合わせにより構成されるもの
等種々の実施形態を採ることができる。この発明は、磁
気ヘッド用回路として広く利用できる。
【０１１２】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、書き込みデータに対応して
磁気ヘッドに流れる電流の方向を切り換える書き込み電
流切り換え回路において、電流の方向の切り換え時に磁
気ヘッドにおいて発生するフライバック電圧を抑制する
クランプ電圧に書き込み電流依存性を持たせたることに
より、書き込み電流の立ち上がりと立ち下がりを高速化
しつつ、切り換え時の電流オーバーシュートを抑えるこ
とができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、書き込みデータに対応して
磁気ヘッドに流れる電流の方向を切り換える書き込み電
流切り換え回路において、電流の方向の切り換え時に磁
気ヘッドにおいて発生するフライバック電圧を抑制する
クランプ電圧に書き込み電流依存性を持たせたることに
より、書き込み電流の立ち上がりと立ち下がりを高速化
しつつ、切り換え時の電流オーバーシュートを抑えるこ
とができる。
【０１１３】上記クランプ電圧として、書き込みデータ
を受けてエミッタフォロワ出力トランジスタを差動的に
スイッチ制御する差動トランジスタのコレクタに設けら
れる抵抗により形成するとともに、差動トランジスタの
エミッタに設けられる電流源に書き込み電流に対応した
電流を流すようなトランジスタを設けるという簡単な回
路により、広い範囲にわたる種々の書き込み電流を必要
とする種々の磁気ヘッドに対しても高速化が可能にな
る。上記クランプ電圧として、書き込み電流依存性を持
つよう形成された設定電圧を共通に受けるエミッタフォ
ロワトランジスタを用いることにより、書き込み電流の
立ち上がりと立ち下がりをほぼ等しく設定でき、電流方
向のデューティをほぼ５０％に設定できる。
を受けてエミッタフォロワ出力トランジスタを差動的に
スイッチ制御する差動トランジスタのコレクタに設けら
れる抵抗により形成するとともに、差動トランジスタの
エミッタに設けられる電流源に書き込み電流に対応した
電流を流すようなトランジスタを設けるという簡単な回
路により、広い範囲にわたる種々の書き込み電流を必要
とする種々の磁気ヘッドに対しても高速化が可能にな
る。上記クランプ電圧として、書き込み電流依存性を持
つよう形成された設定電圧を共通に受けるエミッタフォ
ロワトランジスタを用いることにより、書き込み電流の
立ち上がりと立ち下がりをほぼ等しく設定でき、電流方
向のデューティをほぼ５０％に設定できる。
【０１１４】上記クランプ電圧は、書き込み電流依存性
を持つよう形成された設定電圧を共通に受ける一対のエ
ミッタフォロワトランジスタにより磁気ヘッドの両端に
クランプ電圧を供給するとき、ダイオードを挿入するこ
とによりリードアンプ側の入力容量の増大を抑えること
ができるから読み出し特性を犠牲にすることなく高速書
き込みが可能になる。上記エミッタフォロワトランジス
タのベースにキャパシタを設けることより、ベース側の
電源インピーダンスを低くすることができるからフライ
バック電圧発生時のエミッタフォロワトランジスタのベ
ース電流の変化に対して安定したクランプ電圧を得るこ
とができる。
を持つよう形成された設定電圧を共通に受ける一対のエ
ミッタフォロワトランジスタにより磁気ヘッドの両端に
クランプ電圧を供給するとき、ダイオードを挿入するこ
とによりリードアンプ側の入力容量の増大を抑えること
ができるから読み出し特性を犠牲にすることなく高速書
き込みが可能になる。上記エミッタフォロワトランジス
タのベースにキャパシタを設けることより、ベース側の
電源インピーダンスを低くすることができるからフライ
バック電圧発生時のエミッタフォロワトランジスタのベ
ース電流の変化に対して安定したクランプ電圧を得るこ
とができる。
【０１１５】上記書き込み電流に依存性を持つようにさ
れたクランプ電圧は、固定成分と書き込み電流に依存し
た電流成分との合成電流に基づいて形成することによ
り、過剰な書き込み依存性を抑えつつ最適な動作条件を
作り出すことができる。上記書き込み電流を形成する電
流源トランジスタには、ベースと回路の基準電位との
間、又はエミッタ抵抗間に書き込み電流制限用のダイオ
ードを設けることにより、誤設定又は何らかの原因で制
御電圧が異常に高くなったとき磁気ヘッドに過剰電流が
流れることによる不測の事故を未然に防止することがで
きる。
れたクランプ電圧は、固定成分と書き込み電流に依存し
た電流成分との合成電流に基づいて形成することによ
り、過剰な書き込み依存性を抑えつつ最適な動作条件を
作り出すことができる。上記書き込み電流を形成する電
流源トランジスタには、ベースと回路の基準電位との
間、又はエミッタ抵抗間に書き込み電流制限用のダイオ
ードを設けることにより、誤設定又は何らかの原因で制
御電圧が異常に高くなったとき磁気ヘッドに過剰電流が
流れることによる不測の事故を未然に防止することがで
きる。
【０１１６】記録と再生を同一磁気ヘッドにより行う書
き込み系回路と読み出し系回路を持つ磁気ヘッド用回路
において、磁気ヘッドからの読み出し信号を受ける差動
増幅トランジスタのベース，エミッタ間にそれぞれにク
ランプ用ダイオードが複数個直列形態を接続することに
より、書き込み動作時に差動トランジスタのベース，エ
ミッタ間にフライバック電圧等のような大きな逆電圧が
印加されることが防止できるから、素子の破壊や特性劣
化を防止することができる。
き込み系回路と読み出し系回路を持つ磁気ヘッド用回路
において、磁気ヘッドからの読み出し信号を受ける差動
増幅トランジスタのベース，エミッタ間にそれぞれにク
ランプ用ダイオードが複数個直列形態を接続することに
より、書き込み動作時に差動トランジスタのベース，エ
ミッタ間にフライバック電圧等のような大きな逆電圧が
印加されることが防止できるから、素子の破壊や特性劣
化を防止することができる。
【０１１７】磁気ヘッドからの読み出し信号を受ける差
動増幅トランジスタのコレクタに近接して第１のエミッ
タ入力でベース接地の増幅トランジスタを設け、それよ
り比較的離れた位置に配置された読み出し用の出力回路
に近接して第２のエミッタ入力でベース接地増幅トラン
ジスタを設けることにより、良好な信号伝達経路を得る
ことができる。
動増幅トランジスタのコレクタに近接して第１のエミッ
タ入力でベース接地の増幅トランジスタを設け、それよ
り比較的離れた位置に配置された読み出し用の出力回路
に近接して第２のエミッタ入力でベース接地増幅トラン
ジスタを設けることにより、良好な信号伝達経路を得る
ことができる。
【０１１８】複数個の磁気ヘッドに対応した差動増幅ト
ランジスタは選択信号により２個同時に動作状態にさ
れ、上記第２のエミッタ入力でベース接地増幅トランジ
スタも２対設けられ、この２対の増幅トランジスタに対
応して各磁気ヘッドに対応した第１のエミッタ入力でベ
ース接地増幅トランジスタも２対設けられるとともに、
そのベースにはコレクタが共通接続されたものの間で相
対的に変化される第２の選択信号を供給することによ
り、２系統の読み出し経路を持たせつつ、各磁気ヘッド
においてそのいずれでも選択的に使用して出力させるこ
とができる。上記第１のエミッタ入力でベース接地の増
幅トランジスタのエミッタとベース、又はエミッタと回
路の高電圧側の電源端子との間にはベース，エミッタ間
耐圧保護用のダイオードを設けることにより、耐静電破
壊の向上を図ることができる。
ランジスタは選択信号により２個同時に動作状態にさ
れ、上記第２のエミッタ入力でベース接地増幅トランジ
スタも２対設けられ、この２対の増幅トランジスタに対
応して各磁気ヘッドに対応した第１のエミッタ入力でベ
ース接地増幅トランジスタも２対設けられるとともに、
そのベースにはコレクタが共通接続されたものの間で相
対的に変化される第２の選択信号を供給することによ
り、２系統の読み出し経路を持たせつつ、各磁気ヘッド
においてそのいずれでも選択的に使用して出力させるこ
とができる。上記第１のエミッタ入力でベース接地の増
幅トランジスタのエミッタとベース、又はエミッタと回
路の高電圧側の電源端子との間にはベース，エミッタ間
耐圧保護用のダイオードを設けることにより、耐静電破
壊の向上を図ることができる。
【０１１９】読み出し信号を増幅する増幅回路の増幅出
力信号を受けて外部端子へ出力させる出力信号を形成す
るエミッタフォロワ出力回路において、チップセレクト
信号に対応して増幅回路の動作電圧とエミッタフォロワ
出力回路の動作電流を選択的に切り換える機能を付加す
ることにより、３状態出力機能を持つ出力回路を得るこ
とができ、複数の出力端子をワイヤード論理で共通に接
続できるから外部回路の簡素化が可能になる。
力信号を受けて外部端子へ出力させる出力信号を形成す
るエミッタフォロワ出力回路において、チップセレクト
信号に対応して増幅回路の動作電圧とエミッタフォロワ
出力回路の動作電流を選択的に切り換える機能を付加す
ることにより、３状態出力機能を持つ出力回路を得るこ
とができ、複数の出力端子をワイヤード論理で共通に接
続できるから外部回路の簡素化が可能になる。
【０１２０】複数からなる磁気ヘッドに対応した複数か
らなる読み出し回路を持ち、同時に２個以上のヘッド回
路からの読み出し信号を同時に外部端子へ出力させるこ
とが可能な読み出し系回路を設けることより、読み出し
テスト時間の短縮化や、１つをサーボ専用に用いること
ができる。また、複数からなる磁気ヘッドに対応した複
数からなる書き込み回路を持ち、同時に２個以上の書き
込みデータを受けて、それに対応した数のヘッド回路に
対して書き込み信号を伝えて同時書き込みを行うことが
可能な書き込み系回路を設けることにより、書き込みテ
スト時間の短縮化や、１つをサーボ専用に用いることが
できる。さらに、複数からなる磁気ヘッドに対応した複
数からなる読み出し回路と、ヘッド選択信号に応じて選
択的に１つの読み出し回路の信号を共通の出力回路から
出力させる出力回路を持つものにおいて、複数からなる
読み出し回路における増幅回路のオフセット電圧の調整
を行う回路を付加することよりヘッド切り換え時間を短
縮できる。
らなる読み出し回路を持ち、同時に２個以上のヘッド回
路からの読み出し信号を同時に外部端子へ出力させるこ
とが可能な読み出し系回路を設けることより、読み出し
テスト時間の短縮化や、１つをサーボ専用に用いること
ができる。また、複数からなる磁気ヘッドに対応した複
数からなる書き込み回路を持ち、同時に２個以上の書き
込みデータを受けて、それに対応した数のヘッド回路に
対して書き込み信号を伝えて同時書き込みを行うことが
可能な書き込み系回路を設けることにより、書き込みテ
スト時間の短縮化や、１つをサーボ専用に用いることが
できる。さらに、複数からなる磁気ヘッドに対応した複
数からなる読み出し回路と、ヘッド選択信号に応じて選
択的に１つの読み出し回路の信号を共通の出力回路から
出力させる出力回路を持つものにおいて、複数からなる
読み出し回路における増幅回路のオフセット電圧の調整
を行う回路を付加することよりヘッド切り換え時間を短
縮できる。
【０１２１】上記オフセット調整回路を構成するディジ
タル／アナログ変換回路を、複数からなる磁気ヘッドに
書き込み電流を流す書き込み回路における書き込み電流
の調整にも利用することにより、書き込み電流の最適化
も図られる。
タル／アナログ変換回路を、複数からなる磁気ヘッドに
書き込み電流を流す書き込み回路における書き込み電流
の調整にも利用することにより、書き込み電流の最適化
も図られる。
【０１２２】書き込みデータと対応する磁気ヘッドの端
子電圧の遅延時間におけるフライバック電圧の電圧値の
相違から断線状態を検出することにより、書き込み信号
の周波数に無関係に安定した断線検出とヘッドと接地電
位とのショートの検出が可能になる。磁気ヘッドのフラ
イバック電圧を磁気ヘッドに流れる書き込み電流による
生じる直流的な電圧降下分により決定される電位より低
い所定の基準電圧により検出することにより、磁気ヘッ
ドの短絡、データ固定及びヘッドと電源とのショートを
検出することができる。
子電圧の遅延時間におけるフライバック電圧の電圧値の
相違から断線状態を検出することにより、書き込み信号
の周波数に無関係に安定した断線検出とヘッドと接地電
位とのショートの検出が可能になる。磁気ヘッドのフラ
イバック電圧を磁気ヘッドに流れる書き込み電流による
生じる直流的な電圧降下分により決定される電位より低
い所定の基準電圧により検出することにより、磁気ヘッ
ドの短絡、データ固定及びヘッドと電源とのショートを
検出することができる。
【図１】この発明に係る磁気ヘッド用回路の一実施例を
示すブロック図である。
示すブロック図である。
【図２】この発明に係るライトドライバＷＤの一実施例
を示す具体的回路図である。
を示す具体的回路図である。
【図３】この発明の他の一実施例を示す動作電流源回路
の回路図である。
の回路図である。
【図４】この発明の他の一実施例を示す動作電流源回路
の回路図である。
の回路図である。
【図５】この発明に係るライトドライバＷＤの他の一実
施例を示す回路図である。
施例を示す回路図である。
【図６】この発明に係るリードプリアンプＲＡとリード
ポストアンプの入力段回路の一実施例を示す回路図であ
る。
ポストアンプの入力段回路の一実施例を示す回路図であ
る。
【図７】この発明に係るリードプリアンプＲＡとリード
ポストアンプの入力段回路の他の一実施例を示す回路図
である。
ポストアンプの入力段回路の他の一実施例を示す回路図
である。
【図８】この発明に係るリードプリアンプＲＡとリード
ポストアンプの入力段回路の他の一実施例を示す回路図
である。
ポストアンプの入力段回路の他の一実施例を示す回路図
である。
【図９】この発明に係るリードプリアンプに設けられる
オフセット調整回路に用いられるディジタル／アナログ
変換回路の一実施例を示す回路図である。
オフセット調整回路に用いられるディジタル／アナログ
変換回路の一実施例を示す回路図である。
【図１０】この発明に係る断線検出回路に用いられるラ
ッチ回路の一実施例を示す回路図である。
ッチ回路の一実施例を示す回路図である。
【図１１】この発明に係る書き込み系回路の他の一実施
例を示す回路図である。
例を示す回路図である。
【図１２】この発明に係る磁気ヘッド用回路のうち、リ
ードポストアンプＲＰＡの出力回路の一実施例を示す回
路図である。
ードポストアンプＲＰＡの出力回路の一実施例を示す回
路図である。
【図１３】この発明に係る磁気ヘッド用回路のうち、ア
ンセーフ検出回路ＵＳＦに含まれる断線検出回路の一実
施例を示す回路図である。
ンセーフ検出回路ＵＳＦに含まれる断線検出回路の一実
施例を示す回路図である。
【図１４】この発明に係る磁気ヘッド用回路のうち、ア
ンセーフ検出回路ＵＳＦに含まれる短絡検出回路の一実
施例を示す回路図である。
ンセーフ検出回路ＵＳＦに含まれる短絡検出回路の一実
施例を示す回路図である。
【図１５】この発明に係る断線検出回路の動作の一例を
示す波形図である。
示す波形図である。
【図１６】この発明に係る短絡検出回路の動作の一例を
示す波形図である。
示す波形図である。
【図１７】この発明に係るリード／ライト集積回路の一
実施例を示すピン配置図である。
実施例を示すピン配置図である。
【図１８】この発明に係るライトドライバの他の一実施
例を示す回路図である。
例を示す回路図である。
【図１９】書き込み電流ＩＷと磁気ヘッドの両端ＨＸ，
ＨＹの一例を示す波形図である。
ＨＹの一例を示す波形図である。
ＨＥＤ０〜ＨＥＤ７…ヘッド回路、ＲＰＡ…リードポス
トアンプ、ＷＴＦＦ…分周回路、ＷＤ…ライトドライ
バ、ＲＷＳ…リード／ライトセレクタ、ＨＳ…チップセ
レクタ、ＷＣＳ…ライト電流源回路ＷＣＳ、ＶＷＨ…ラ
イトアンプ電圧源、ＲＶＧ…リード温度補償電圧源、Ｒ
ＰＡ…リードポストアンプ、ＵＳＦ…アンセーフ回路、
ＬＶＣ…レベルシフト回路、ＩＷ…書き込み電流、Ｉ
Ａ，ＩＢ…固定電流、ＩＲ…読み出し電流、ＯＡ…出力
回路、ＳＰＣ…シリアル／パラレル変換回路、ＩＣ０〜
ＩＣｎ…磁気ヘッド用回路、ＦＦ…ラッチ回路。
トアンプ、ＷＴＦＦ…分周回路、ＷＤ…ライトドライ
バ、ＲＷＳ…リード／ライトセレクタ、ＨＳ…チップセ
レクタ、ＷＣＳ…ライト電流源回路ＷＣＳ、ＶＷＨ…ラ
イトアンプ電圧源、ＲＶＧ…リード温度補償電圧源、Ｒ
ＰＡ…リードポストアンプ、ＵＳＦ…アンセーフ回路、
ＬＶＣ…レベルシフト回路、ＩＷ…書き込み電流、Ｉ
Ａ，ＩＢ…固定電流、ＩＲ…読み出し電流、ＯＡ…出力
回路、ＳＰＣ…シリアル／パラレル変換回路、ＩＣ０〜
ＩＣｎ…磁気ヘッド用回路、ＦＦ…ラッチ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長屋 裕士 東京都青梅市今井2326番地 株式会社 日立製作所 デバイス開発センタ内 (72)発明者 廣瀬 豪 東京都青梅市今井2326番地 株式会社 日立製作所 デバイス開発センタ内 (72)発明者 加地 忠雄 東京都青梅市今井2326番地 株式会社 日立製作所 デバイス開発センタ内 (56)参考文献 特開 昭62−273609（ＪＰ，Ａ) 特開 昭57−162107（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11B 5/09
Claims (6)
- 【請求項１】 相補的に変化する第１と第２の書き込み
電圧を受ける第１と第２のエミッタフォロワ出力トラン
ジスタと、上記第１と第２の書き込み電圧に対応してレ
ベルシフトされた第３と第４の書き込み電圧を受ける第
３と第４の差動トランジスタとからなり、磁気ヘッドに
双方向に電流を流すブリッジ回路と、 書き込みデータに対応した書き込み信号を受けて、上記
第１と第２の書き込み電圧を形成する第１回路と、 上記書き込み信号を受けて上記第３と第４の書き込み電
圧を形成する第２回路とを備え、 上記第１と第２回路の各々は、上記磁気ヘッドに双方向
に流れる上記電流に対応した第１電流を形成する第１電
流源と所定の調整電圧に対応した第２電流を形成する第
２電流源を含み、上記第１電流と第２電流の合成電流に
より上記第１と第２電圧及び第３と第４電圧を形成して
なることを 特徴とする磁気ヘッド用回路。 - 【請求項２】 請求項１において、 上記第１回路は、 差動トランジスタと、 上記差動トランジスタのコレクタに設けられた第１と第
２抵抗と、 上記差動トランジスタの共通化されたエミッタに設けら
れた上記第１と第２電流源からなる ことを特徴とする磁
気ヘッド用回路。 - 【請求項３】 請求項２において、 上記第１と第２電流源に対応された電流を形成する第３
と第４電流源と、 上記第３と第４電流源により形成された電流の合成電流
が流れるようにされた第５抵抗と、 上記第５抵抗で発生した電圧を受ける一対のエミッタフ
ォロワトランジスタとを更に備え、 上記一対のエミッタフォロワトランジスタのエミッタ
は、上記差動トランジスタのコレクタにそれぞれ接続さ
れてなる ことを特徴とする磁気ヘッド用回路。 - 【請求項４】 請求項３において、 上記一対のエミッタフォロワトランジスタのエミッタ
は、ダイオードを介して上記差動トランジスタのコレク
タにそれぞれ接続されてなる ことを特徴とする磁気ヘッ
ド用回路。 - 【請求項５】 請求項３又は４において、 上記一対のエミッタフォロワトランジスタのベースに
は、更にキャパシタが接続されてなる ことを特徴とする
磁気ヘッド用回路。 - 【請求項６】 請求項１ないし５のいずれかにおいて、 上記磁気ヘッドに双方向に流れる上記電流は、 書き込み電流設定電圧がベースに供給された電流源トラ
ンジスタと、 上記電流源トランジスタのエミッタに設けられた第６抵
抗と、 上記第６抵抗に並列に設けられたダイオードを含んでな
る回路によって生成されるこ とを特徴とする磁気ヘッド
用回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04040131A JP3109889B2 (ja) | 1992-01-30 | 1992-01-30 | 磁気ヘッド用回路 |
| US08/010,146 US5392172A (en) | 1992-01-30 | 1993-01-28 | Magnetic head circuit having a write current changeover circuit with a clamp voltage depending on write current for high-speed data transfer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04040131A JP3109889B2 (ja) | 1992-01-30 | 1992-01-30 | 磁気ヘッド用回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05210811A JPH05210811A (ja) | 1993-08-20 |
| JP3109889B2 true JP3109889B2 (ja) | 2000-11-20 |
Family
ID=12572255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04040131A Expired - Lifetime JP3109889B2 (ja) | 1992-01-30 | 1992-01-30 | 磁気ヘッド用回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5392172A (ja) |
| JP (1) | JP3109889B2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9224176D0 (en) * | 1992-11-18 | 1993-01-06 | Calluna Tech Ltd | Miniature hard disk drive system |
| US5546030A (en) * | 1994-12-30 | 1996-08-13 | Sgs-Thomson Microelectronics, Inc. | Differential high speed inductive driver with a bidirectional current limiting output stage |
| US5589777A (en) * | 1995-06-21 | 1996-12-31 | Hewlett-Packard Company | Circuit and method for testing a disk drive head assembly without probing |
| CN1148723C (zh) * | 1995-11-21 | 2004-05-05 | 皇家菲利浦电子有限公司 | 包括磁写入头和具有电容前馈补偿的写入放大器的装置 |
| KR0182952B1 (ko) | 1995-12-21 | 1999-04-15 | 김광호 | 자기 디스크 기록장치의 기록전류 제어회로와 그 최적화방법 |
| KR0166157B1 (ko) * | 1995-12-27 | 1999-03-20 | 김광호 | 자기 기록장치의 기록전류 제어회로 및 방법 |
| US6215607B1 (en) * | 1996-06-13 | 2001-04-10 | Lucent Technologies Inc. | Write driver using continuous damping network to reduce overshoot, undershoot and settling time for magnetic inductive recording head |
| FR2755787B1 (fr) * | 1996-11-08 | 1999-01-22 | Sgs Thomson Microelectronics | Tete de lecture et d'ecriture magnetique |
| JP3001466B2 (ja) * | 1997-06-27 | 2000-01-24 | 日本電気アイシーマイコンシステム株式会社 | 磁気記録装置の駆動回路 |
| US6282044B1 (en) * | 1998-04-07 | 2001-08-28 | Texas Instruments Incorporated | 8V ring clamp circuit |
| EP0959469A1 (en) * | 1998-05-19 | 1999-11-24 | Hewlett-Packard Company | Double pulse write driver |
| EP0959468A1 (en) * | 1998-05-19 | 1999-11-24 | Hewlett-Packard Company | Double pulse write driver |
| US6392401B1 (en) | 1998-06-05 | 2002-05-21 | Chathan M. Cooke | Closely-coupled multiple-winding magnetic induction-type sensor |
| US6683740B1 (en) | 1999-10-21 | 2004-01-27 | Sony Corporation | Architecture for a hard disk drive write amplifier circuit with damping control |
| JP2003512691A (ja) * | 1999-10-21 | 2003-04-02 | ソニー エレクトロニクス インコーポレイテッド | プログラム可能制御付きハード・ディスク・ドライブ書込み増幅器回路の構造 |
| US6549353B1 (en) * | 1999-12-30 | 2003-04-15 | Texas Instruments Incorporated | Overshoot control for a hard disk drive write head |
| JP2002358604A (ja) * | 2001-06-01 | 2002-12-13 | Mitsubishi Electric Corp | 磁気信号検出ヘッドの電流バイアス回路 |
| US7209307B2 (en) * | 2003-03-27 | 2007-04-24 | Sony Corporation | Variable read output impedance control circuit for a magnetic media storage system |
| JP2005078748A (ja) * | 2003-09-02 | 2005-03-24 | Toshiba Corp | ディスク記憶装置及び記録電流制御方法 |
| US7187512B1 (en) | 2003-12-04 | 2007-03-06 | Maxtor Corporation | Method and system for actively controlling and reducing induced electrostatic voltage on a magnetic storage disk |
| JP5384272B2 (ja) * | 2009-09-28 | 2014-01-08 | 有限会社アナロジスト | 演算増幅器 |
| US8643969B2 (en) * | 2012-04-26 | 2014-02-04 | Texas Instruments Incorporated | Voltage-mode driver |
| US9160270B2 (en) * | 2013-05-15 | 2015-10-13 | Rohm Co., Ltd. | Operational amplifier, motor drive device, magnetic disk storage device, and electronic appliance |
| JP2019046515A (ja) * | 2017-08-30 | 2019-03-22 | 株式会社東芝 | ディスク装置およびヘッド装置 |
| JP6830079B2 (ja) * | 2018-03-30 | 2021-02-17 | 日本電信電話株式会社 | トラック・アンド・ホールド回路 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0721843B2 (ja) * | 1983-12-26 | 1995-03-08 | 株式会社日立製作所 | 波形等化器 |
| JPS60136910A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | 磁気ヘツドの断線異常検出回路 |
| JPS60201505A (ja) * | 1984-03-26 | 1985-10-12 | Hitachi Ltd | 半導体集積回路 |
| JPS6142706A (ja) * | 1984-08-07 | 1986-03-01 | Nec Corp | 磁気記憶装置の書込読出回路 |
| JPH0640364B2 (ja) * | 1985-01-25 | 1994-05-25 | 株式会社日立製作所 | 半導体集積回路 |
| JPS61178779A (ja) * | 1985-02-04 | 1986-08-11 | Hitachi Ltd | 半導体集積回路 |
| US4706138A (en) * | 1986-04-14 | 1987-11-10 | International Business Machines Corporation | Amplification of signals produced by a magnetic sensor |
| JPH0731774B2 (ja) * | 1986-05-21 | 1995-04-10 | 株式会社日立製作所 | 磁気ヘツド用回路 |
| US4786993A (en) * | 1986-06-30 | 1988-11-22 | International Business Machines Corporation | Voltage amplifier for constant voltage biasing and amplifying signals from a MR sensor |
| US4743861A (en) * | 1986-10-27 | 1988-05-10 | International Business Machines Corporation | Frequency response compensation circuit |
| JPS63257903A (ja) * | 1987-04-15 | 1988-10-25 | Hitachi Ltd | 磁気ヘツド用回路 |
| US4914398A (en) * | 1988-08-01 | 1990-04-03 | International Business Machines Corporation | Method and circuitry to suppress additive disturbances in data channels containing MR sensors |
| JPH03104006A (ja) * | 1989-09-19 | 1991-05-01 | Toshiba Corp | 磁気記憶装置の記録時異常検出回路 |
-
1992
- 1992-01-30 JP JP04040131A patent/JP3109889B2/ja not_active Expired - Lifetime
-
1993
- 1993-01-28 US US08/010,146 patent/US5392172A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05210811A (ja) | 1993-08-20 |
| US5392172A (en) | 1995-02-21 |
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