JP5384272B2 - 演算増幅器 - Google Patents

Description

この発明は、演算増幅器に関し、特に、オフセット電圧の補正を行うための回路を有する演算増幅器に関する。

演算増幅器（オペアンプと呼ぶことがある）のオフセット電圧の補正を行うための回路としては、種々のものが提案されている。

特許文献１には、デジタル・アナログ変換器を有するレベルシフト回路を利用して、オペアンプのオフセット電圧の補正を行うようにした増幅回路が開示されている。この増幅回路では、オペアンプの出力を基準電圧と比較し、レベルシフト回路によってオペアンプの入力に直流出力を加算することにより、オペアンプのオフセット電圧を補正する。

また、特許文献２には、コンデンサを有するオフセットキャンセル回路を用いたオペアンプが開示されている。このオペアンプでは、周期的にオン・オフを繰り返すスイッチと、差動回路のオフセット量を記憶するオフセットキャンセル回路とを用いて、オペアンプのオフセットを抑制する。

図４は、従来のオペアンプの回路構成の一例を示す図である。

図に示す演算増幅器８１は、特許文献２に開示されているものと同様のものである。図を参照して、演算増幅器８１は、差動回路８３と、オフセットキャンセル回路８５と、出力トランジスタとを有している。差動回路８３には、一対の入力トランジスタが設けられている。また、オフセットキャンセル回路８５には、差動回路８３の入力トランジスタに接続されたオフセットキャンセル用のトランジスタと、コンデンサ８７とが設けられている。また、演算増幅器８１には、周期的にオン・オフを繰り返すスイッチ８９が設けられている。

演算増幅器８１において、スイッチ８９が周期的にオン・オフされることにより、オフセットキャンセル期間とオフセット動作期間とが切り替わる。まず、オフセットキャンセル期間において、出力トランジスタの出力電圧からのフィードバック・ループが形成され、オフセットキャンセル回路８５のトランジスタが駆動される。このとき、一対の入力トランジスタのゲートの電圧が等しい状態で、オフセット電圧の補正量に応じた電荷がコンデンサ８７に蓄積される。次に、スイッチ８９が切り替わりオペアンプ動作期間になると、コンデンサ８７によりオフセットキャンセル回路８５のトランジスタが駆動される。これにより、オフセットキャンセル期間とオペアンプ動作期間とで、一対の入力トランジスタのゲートの電圧が互いに等しい状態を保ちつつ、トランジスタの特性バラツキによるオフセット電圧の発生を防止できる。

特開２００１−４４７７０号公報 特開２００３−６０４５３号公報

しかしながら、上記特許文献１に記載されている増幅回路は、その応用範囲が抵抗入力の非反転増幅回路などに限定され、他の種類の回路に適用することが困難なものである。

また、特許文献２に記載されているオペアンプは、コンデンサに電荷を保持してオフセット量の調整を行うが、時間が経過するとコンデンサに保持されている電荷が徐々に抜けるため、時間の経過につれて補正量がずれる。

この発明はそのような問題点を解決するためになされたものであり、その応用範囲が広く、かつ、静的なオフセット電圧の補正が可能であり出力電圧の時間変動が小さい演算増幅器を提供することを目的としている。

上記目的を達成するためこの発明のある局面に従うと、演算増幅器は、ソース同士が互いに接続された２つの入力用トランジスタを有し、２つの入力用トランジスタのそれぞれのゲートが入力端子となる差動入力回路と、ソース同士が互いに接続された２つの調整用トランジスタを有し、２つの調整用トランジスタの一方が、２つの入力用トランジスタの一方に接続されており、かつ、２つの調整用トランジスタの他方が、２つの入力用トランジスタの他方に接続されたオフセット調整回路と、一方の入力用トランジスタ及びそれに接続された調整用トランジスタのそれぞれのドレイン−ソース間に流れる電流と、他方の入力用トランジスタ及びそれに接続された調整用トランジスタのそれぞれのドレイン−ソース間に流れる電流とに基づいて出力電圧を出力する電流−電圧変換部とを備え、オフセット調整回路は、入力されたデジタル信号に基づいた電圧を出力するデジタル−アナログ変換部を有し、デジタル−アナログ変換部の出力が、２つの調整用トランジスタのそれぞれのゲートのうち少なくとも一方に入力されており、演算増幅器は、オフセット調整回路を２以上有し、２以上のオフセット調整回路のそれぞれに用いられている調整用トランジスタの電気的特性は、他のオフセット調整回路に用いられている調整用トランジスタの電気的特性とは異なる。

上記目的を達成するためこの発明の他の局面に従うと、演算増幅器は、ソース同士が互いに接続された２つの入力用トランジスタを有し、２つの入力用トランジスタのそれぞれのゲートが入力端子となる差動入力回路と、ソース同士が互いに接続された２つの調整用トランジスタを有し、２つの調整用トランジスタの一方が、２つの入力用トランジスタの一方に接続されており、かつ、２つの調整用トランジスタの他方が、２つの入力用トランジスタの他方に接続されたオフセット調整回路と、一方の入力用トランジスタ及びそれに接続された調整用トランジスタのそれぞれのドレイン−ソース間に流れる電流と、他方の入力用トランジスタ及びそれに接続された調整用トランジスタのそれぞれのドレイン−ソース間に流れる電流とに基づいて出力電圧を出力する電流−電圧変換部とを備え、オフセット調整回路は、入力されたデジタル信号に基づいた電圧を出力するデジタル−アナログ変換部を有し、デジタル−アナログ変換部の出力が、２つの調整用トランジスタのそれぞれのゲートのうち少なくとも一方に入力されており、演算増幅器は、オフセット調整回路を２以上有し、２以上のオフセット調整回路のそれぞれに用いられている調整用トランジスタのチャネル幅をチャネル長で除した値は、他のオフセット調整回路に用いられている調整用トランジスタのチャネル幅をチャネル長で除した値とは異なる。

上記目的を達成するためこの発明のさらに他の局面に従うと、演算増幅器は、ソース同士が互いに接続された２つの入力用トランジスタを有し、２つの入力用トランジスタのそれぞれのゲートが入力端子となる差動入力回路と、ソース同士が互いに接続された２つの調整用トランジスタを有し、２つの調整用トランジスタの一方が、２つの入力用トランジスタの一方に接続されており、かつ、２つの調整用トランジスタの他方が、２つの入力用トランジスタの他方に接続されたオフセット調整回路と、一方の入力用トランジスタ及びそれに接続された調整用トランジスタのそれぞれのドレイン−ソース間に流れる電流と、他方の入力用トランジスタ及びそれに接続された調整用トランジスタのそれぞれのドレイン−ソース間に流れる電流とに基づいて出力電圧を出力する電流−電圧変換部とを備え、オフセット調整回路は、入力されたデジタル信号に基づいた電圧を出力するデジタル−アナログ変換部を有し、デジタル−アナログ変換部の出力が、２つの調整用トランジスタのそれぞれのゲートのうち少なくとも一方に入力されており、演算増幅器は、オフセット調整回路を２以上有し、２以上のオフセット調整回路のそれぞれに用いられている第２の定電流トランジスタの電気的特性は、他のオフセット調整回路に用いられている第２の定電流トランジスタの電気的特性とは異なる。

上記目的を達成するためこの発明のさらに他の局面に従うと、演算増幅器は、ソース同士が互いに接続された２つの入力用トランジスタを有し、２つの入力用トランジスタのそれぞれのゲートが入力端子となる差動入力回路と、ソース同士が互いに接続された２つの調整用トランジスタを有し、２つの調整用トランジスタの一方が、２つの入力用トランジスタの一方に接続されており、かつ、２つの調整用トランジスタの他方が、２つの入力用トランジスタの他方に接続されたオフセット調整回路と、一方の入力用トランジスタ及びそれに接続された調整用トランジスタのそれぞれのドレイン−ソース間に流れる電流と、他方の入力用トランジスタ及びそれに接続された調整用トランジスタのそれぞれのドレイン−ソース間に流れる電流とに基づいて出力電圧を出力する電流−電圧変換部とを備え、オフセット調整回路は、入力されたデジタル信号に基づいた電圧を出力するデジタル−アナログ変換部を有し、デジタル−アナログ変換部の出力が、２つの調整用トランジスタのそれぞれのゲートのうち少なくとも一方に入力されており、演算増幅器は、オフセット調整回路を２以上有し、２以上のオフセット調整回路のそれぞれに用いられている第２の定電流トランジスタのチャネル幅をチャネル長で除した値は、他のオフセット調整回路に用いられている第２の定電流トランジスタのチャネル幅をチャネル長で除した値とは異なる。

上記目的を達成するためこの発明のさらに他の局面に従うと、演算増幅器は、ソース同士が互いに接続された２つの入力用トランジスタを有し、２つの入力用トランジスタのそれぞれのゲートが入力端子となる差動入力回路と、ソース同士が互いに接続された２つの調整用トランジスタを有し、２つの調整用トランジスタの一方が、２つの入力用トランジスタの一方に接続されており、かつ、２つの調整用トランジスタの他方が、２つの入力用トランジスタの他方に接続されたオフセット調整回路と、一方の入力用トランジスタ及びそれに接続された調整用トランジスタのそれぞれのドレイン−ソース間に流れる電流と、他方の入力用トランジスタ及びそれに接続された調整用トランジスタのそれぞれのドレイン−ソース間に流れる電流とに基づいて出力電圧を出力する電流−電圧変換部とを備え、オフセット調整回路は、入力されたデジタル信号に基づいた電圧を出力するデジタル−アナログ変換部を有し、デジタル−アナログ変換部の出力が、２つの調整用トランジスタのそれぞれのゲートのうち少なくとも一方に入力されており、演算増幅器は、オフセット調整回路を２以上有し、２以上のオフセット調整回路のそれぞれに用いられているデジタル−アナログ変換部の出力特性は、他のオフセット調整回路に用いられているデジタル−アナログ変換部の出力特性とは異なる。

好ましくは２以上のオフセット調整回路のそれぞれに用いられている調整用トランジスタの電気的特性は、他のオフセット調整回路に用いられている調整用トランジスタの電気的特性とは異なる。
好ましくは２以上のオフセット調整回路のそれぞれに用いられている調整用トランジスタのチャネル幅をチャネル長で除した値は、他のオフセット調整回路に用いられている調整用トランジスタのチャネル幅をチャネル長で除した値とは異なる。
好ましくはデジタル−アナログ変換部は、プラス側及びマイナス側の２系統の出力を有し、入力されたデジタル信号に応じてプラス側の出力の電圧値とマイナス側の出力の電圧値との差分が変化する差動出力型のものであり、２系統の出力のうち一方が２つの調整用トランジスタのそれぞれのゲートのうち一方に接続されており、２系統の出力のうち他方が２つの調整用トランジスタのそれぞれのゲートのうち他方に接続されている。
好ましくは差動入力回路は、そのドレインが入力用トランジスタのソースに接続された第１の定電流トランジスタを有し、オフセット調整回路は、そのドレインが調整用トランジスタのソースに接続された第２の定電流トランジスタを有し、第１の定電流トランジスタのゲート及び第２の定電流トランジスタのゲートは、所定のバイアス電圧に接続されている。
好ましくは演算増幅器は、差動入力回路と、オフセット調整回路と、電流−電圧変換部とを同一のＩＣチップ内に集積してなる。

これらの発明に従うと、デジタル−アナログ変換部に入力するデジタル信号が変化することで、調整用トランジスタに流れる電流が変化し、それにより電流−電圧変換部からの出力電圧が変化する。したがって、その応用範囲が広く、かつ、静的なオフセット電圧の補正が可能であり出力電圧の時間変動が小さい演算増幅器を提供することができる。

本発明の第１の実施の形態における演算増幅器の回路構成を示す図である。 第２の実施の形態における演算増幅器の回路構成を示す図である。 第３の実施の形態における演算増幅器の回路構成を示す図である。 従来のオペアンプの回路構成の一例を示す図である。

以下、本発明の実施の形態における演算増幅器について説明する。

［第１の実施の形態］

図１は、本発明の第１の実施の形態における演算増幅器（オペアンプ）１の回路構成を示す図である。

図を参照して演算増幅器（オペアンプ）１は、差動入力回路３と、電流−電圧変換部５と、オフセット調整回路７とを備える。演算増幅器１は、差動入力回路３、電流−電圧変換部５、及びオフセット調整回路７を共に同一のＩＣチップ内に集積し、パッケージ化したものである。演算増幅器１は、オフセット電圧を調整（補正）する、オフセット調整機能付きのものである。演算増幅器１は、後述のようにオフセット電圧を調整し、オフセット補正を行う。なお、１つのＩＣチップ内に複数組の演算増幅器１を集積してもよい。

差動入力回路３は、第１の定電流トランジスタＭ１と、２つの入力用トランジスタＭ２，Ｍ３とを有している。第１の定電流トランジスタＭ１及び２つの入力用トランジスタＭ２，Ｍ３は、ｎ型のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。なお、以下の説明において、入力用トランジスタ、第１の定電流トランジスタ、後述する第２の定電流トランジスタ、及び後述する調整用トランジスタのそれぞれを、単にトランジスタと呼ぶことがある。

２つの入力用トランジスタＭ２，Ｍ３のそれぞれのソースは、互いに接続されている。入力用トランジスタＭ２，Ｍ３は、互いに略同一の電気的特性を有している。入力用トランジスタＭ２，Ｍ３のそれぞれのゲートは、入力端子である。入力用トランジスタＭ２のゲートは、プラス側の入力に接続されている。また、入力用トランジスタＭ３のゲートは、マイナス側の入力に接続されている。入力用トランジスタＭ２，Ｍ３のそれぞれのドレインは、第１の配線５ａや第２の配線５ｂを介して、電流−電圧変換部５に接続されている。

第１の定電流トランジスタＭ１のドレインは、入力用トランジスタＭ２，Ｍ３のソースに接続されている。また、第１の定電流トランジスタＭ１のソースは、接地されている。第１の定電流トランジスタＭ１のゲートは、所定のバイアス電圧に接続されている。

オフセット調整回路７は、差動入力回路３と同様に、３つのトランジスタを有する差動回路である。オフセット調整回路７は、第２の定電流トランジスタＭ４と、２つの調整用トランジスタＭ５，Ｍ６と、デジタル−アナログ変換部７ａとを有している。第２の定電流トランジスタＭ４及び２つの調整用トランジスタＭ５，Ｍ６は、ｎ型のＭＯＳＦＥＴである。

２つの調整用トランジスタＭ５，Ｍ６は、互いに略同一の電気的特性を有し、それぞれのソースは、互いに接続されている。第２の定電流トランジスタＭ４のドレインは、調整用トランジスタＭ５，Ｍ６のソースに接続されている。また、第２の定電流トランジスタＭ４のソースは、接地されている。第２の定電流トランジスタＭ４のゲートは、第１の定電流トランジスタＭ１のゲートと同様に、所定のバイアス電圧に接続されている。第１の定電流トランジスタＭ１及び第２の定電流トランジスタＭ４が共に所定のバイアス電圧に接続されているので、演算増幅器１の回路構成を比較的簡素にすることができる。

デジタル−アナログ変換部７ａは、入力されたデジタル信号に基づいた電圧を出力する。デジタル−アナログ変換部７ａは、例えば、ストリング状に接続された抵抗を有し、入力されたデジタル信号に応じて抵抗に接続されているタップを切り替える、抵抗ストリング方式のデジタル−アナログ変換回路などを有する。

本実施の形態において、デジタル−アナログ変換部７ａは、プラス側及びマイナス側の２系統のアナログ出力を有する。デジタル−アナログ変換部７ａは、入力されたデジタル信号に応じてプラス側の出力の電圧値とマイナス側の出力の電圧値との差分が変化する、差動出力型のものである。デジタル−アナログ変換部７ａの２系統の出力のうち、一方の出力が調整用トランジスタＭ５のゲートに接続されており、他方の出力が調整用トランジスタＭ６のゲートに接続されている。

ここで、オフセット調整回路７は、差動入力回路３に並列に接続されている。すなわち、調整用トランジスタＭ５のドレインは、入力用トランジスタＭ２のドレインに接続されている。また、調整用トランジスタＭ６のドレインは、入力用トランジスタＭ３のドレインに接続されている。

電流−電圧変換部５は、増幅回路や出力回路を有している。電流−電圧変換部５は、電源からの駆動電圧に接続されている。電流−電圧変換部５は、第１の配線５ａを介して、入力用トランジスタＭ２のドレイン及び調整用トランジスタＭ５のドレインに接続されている。また、電流−電圧変換部５は、第２の配線５ｂを介して、入力用トランジスタＭ３のドレイン及び調整用トランジスタＭ６のドレインに接続されている。

上記各配線５ａ，５ｂには、電流−電圧変換部５を介して駆動電圧に基づく電圧が印加される。これにより、第１の配線５ａに、入力用トランジスタＭ２のドレイン−ソース間に流れる電流とそれに接続された調整用トランジスタＭ５のドレイン−ソース間に流れる電流とを合わせた電流が流れる。また、第２の配線５ｂに、入力用トランジスタＭ３のドレイン−ソース間に流れる電流とそれに接続された調整用トランジスタＭ６のドレイン−ソース間に流れる電流とを合わせた電流が流れる。

電流−電圧変換部５は、配線５ａ，５ｂに流れる電流に基づいて、出力電圧を出力する。すなわち、電流−電圧変換部５は、入力用トランジスタＭ２及びそれに接続された調整用トランジスタＭ５のそれぞれのドレイン−ソース間に流れる電流と、入力用トランジスタＭ３及びそれに接続された調整用トランジスタＭ６のそれぞれのドレイン−ソース間に流れる電流とに基づいて出力電圧を出力する。

以下に、演算増幅器１のオフセット電圧の調整動作について説明する。オフセット電圧の調整は、オフセット調整回路７で行われる。

入力用トランジスタＭ２，Ｍ３の電気的特性がわずかにでも異なれば、入力される電圧が等しくても、各入力用トランジスタＭ２，Ｍ３のドレインーソース間に流れる電流が互いに異なる。そのため、それに応じて出力電圧にオフセット電圧が発生する。このとき、本実施の形態において、オフセット電圧分に対応する電流が調整用トランジスタＭ５，Ｍ６のドレインーソース間に流れるようにして、上記２つの配線５ａ，５ｂを流れる電流を調整し、オフセット電圧の調整を実行できる。すなわち、演算増幅器１は、デジタル−アナログ変換部７ａにオフセット電圧に対応するデジタル信号が入力されることにより、オフセット電圧の調整を行う。

オフセット電圧の調整ステップや調整レンジは、例えば、オフセット調整回路７の第２の定電流トランジスタＭ４や、調整用トランジスタＭ５，Ｍ６の電気的特性を調整することにより適宜設定可能である。第２の定電流トランジスタＭ４や調整用トランジスタＭ５，Ｍ６の電気的特性は、例えば、各トランジスタＭ４，Ｍ５，Ｍ６のチャネル幅をチャネル長で除した値（（チャネル幅÷チャネル長）の値）が適当なものになるようにすることにより設定可能である。このようにチャネルの寸法を調整して各トランジスタＭ４，Ｍ５，Ｍ６を形成することにより、容易に互いのトランジスタの電気的特性を調整できる。

なお、本実施の形態においては、第１の定電流トランジスタＭ１の電気的特性に対する第２の定電流トランジスタＭ４の電気的特性の縮尺と、調整用トランジスタＭ５の電気的特性に対する入力用トランジスタＭ２の電気的特性の縮尺と、調整用トランジスタＭ６の電気的特性に対する入力用トランジスタＭ３の電気的特性の縮尺とは、それぞれ、互いに略等しい。すなわち、オフセット調整回路７は、差動入力回路３の差動回路の所定の縮尺を有するといえる差動回路を有している。

また、オフセット電圧の調整ステップなどは、デジタル−アナログ変換部７ａの出力電圧ステップ（出力特性の一例）を調整することによっても決定できる。なお、デジタル−アナログ変換部７ａの出力電圧レンジなどの出力特性を適宜設定することによりオフセット電圧の調整ステップなどを決定してもよい。

オフセット調整回路７によるオフセット電圧の調整の具体例について説明する。調整用トランジスタＭ５，Ｍ６のゲート電圧の差分の変化は、差動入力回路３のオフセット電圧変化として出力に現れる。いま、オフセット調整回路７のトランジスタＭ４，Ｍ５，Ｍ６のチャネル幅が、それぞれ、差動入力回路３のトランジスタＭ１，Ｍ２，Ｍ３のチャネル幅の１０分の１である場合を想定する。すなわち、オフセット調整回路７は差動入力回路３の差動回路の所定の縮尺の差動回路を有している。このとき、調整用トランジスタＭ５のゲート電圧と調整用トランジスタＭ６のゲート電圧との１０ｍＶの差分は、入力用トランジスタＭ２と入力用トランジスタＭ３との間での１ｍＶのオフセット電圧に相当する。したがって、調整用トランジスタＭ５，Ｍ６においてゲート電圧の差分が１０ｍＶだけ変化すると、入力用トランジスタＭ２，Ｍ３の間でオフセット電圧が１ｍＶだけ変動した場合と同じ程度の影響が出力に現れる。この回路特性を利用することにより、オフセット電圧の調整が行われる。

なお、オフセット電圧の調整を行うためのデジタル信号は、例えば以下のようにしてデジタル−アナログ変換部７ａに入力すればよい。すなわち、この演算増幅器１と共に制御回路を設け、制御回路が、演算増幅器１の出力を基にして制御を行い、デジタル−アナログ変換部７ａにデジタル信号を送信するようにすればよい。この場合、制御回路としては、演算増幅器１の出力についてオフセット電圧があるかどうかを比較するコンパレータ（比較器）を用いた回路など、種々の回路構成を用いることができる。

また、デジタル信号をデジタル−アナログ変換部７ａに入力することについて、上述のような方式で行われなくてもよい。演算増幅器１は、デジタル信号がデジタル−アナログ変換部７ａに入力されることにより、そのデジタル信号に応じて、出力電圧のオフセット電圧を調整できる。

また、デジタル信号としては、第２の定電流トランジスタＭ４や調整用トランジスタＭ５，Ｍ６の特性や、デジタル−アナログ変換部７ａの特性などに応じて、適したものが入力されればよい。また、デジタル−アナログ変換部７ａの規模（ビット数など）を大きくすることにより、オフセット電圧の調整の範囲や精度を向上させることができる。

［第２の実施の形態］

第２の実施の形態における演算増幅器の基本的な構成は、第１の実施の形態におけるそれと同じであるためここでの説明を繰り返さない。第２の実施の形態においては、演算増幅器１にオフセット調整回路が２つ設けられている点が第１の実施の形態と異なる。

図２は、第２の実施の形態における演算増幅器１１の回路構成を示す図である。

図中、差動入力回路３、電流−電圧変換部５、及びオフセット調整回路７（第２の実施の形態においては第１のオフセット調整回路７と呼ぶ）は、第１の実施の形態におけるものと同様のものである。演算増幅器１１は、これらに加え、さらに、第２のオフセット調整回路９を有している。

第２のオフセット調整回路９は、第２の定電流トランジスタＭ７と、２つの調整用トランジスタＭ８，Ｍ９と、デジタル−アナログ変換部９ａを有している。

第２のオフセット調整回路９の大まかな構成は、第１のオフセット調整回路７のそれと同じである。２つの調整用トランジスタＭ８，Ｍ９は、２つの調整用トランジスタＭ５，Ｍ６と同様に互いのソース同士が接続され、第２の定電流トランジスタＭ７と共に差動回路を構成する。第２の定電流トランジスタＭ７のゲートには、第２の定電流トランジスタＭ４と同様に、所定のバイアス電圧が接続されている。

調整用トランジスタＭ８のドレインは配線５ａに接続されており、調整用トランジスタＭ９のドレインは配線５ｂに接続されている。換言すると、調整用トランジスタＭ８は、調整用トランジスタＭ５と共に、入力用トランジスタＭ２に接続されている。また、調整用トランジスタＭ９は、調整用トランジスタＭ６と共に、入力用トランジスタＭ３に接続されている。

デジタル−アナログ変換部９ａは、デジタル−アナログ変換部７ａと同様に構成されている。デジタル−アナログ変換部９ａの２系統の出力のうち、一方の出力は調整用トランジスタＭ８のゲートに接続されており、他方の出力は調整用トランジスタＭ９のゲートに接続されている。

ここで、第２の実施の形態において、第１のオフセット調整回路７に用いられている調整用トランジスタＭ５，Ｍ６の電気的特性と、第２のオフセット調整回路９に用いられている調整用トランジスタＭ８，Ｍ９の電気的特性とは、互いに異なっている。また、第１のオフセット調整回路７に用いられている第２の定電流トランジスタＭ４の電気的特性と、第２のオフセット調整回路９に用いられている第２の定電流トランジスタＭ７の電気的特性とは、互いに異なっている。

調整用トランジスタＭ５，Ｍ６と調整用トランジスタＭ８，Ｍ９とは、チャネル幅をチャネル長で除した値（（チャネル幅÷チャネル長）の値）が互いに異なるようにそれらが形成されていることにより、互いに電気的特性が異なっている。また、第２の定電流トランジスタＭ４と第２の定電流トランジスタＭ７とも、チャネル幅をチャネル長で除した値が互いに異なるようにそれらが形成されていることにより、互いに電気的特性が異なっている。

第２の実施の形態では、第２のオフセット調整回路９の３つのトランジスタＭ７，Ｍ８，Ｍ９のチャネル幅をチャネル長で除した値は、それぞれ第１のオフセット調整回路７の３つのトランジスタＭ４，Ｍ５，Ｍ６のチャネル幅をチャネル長で除した値の１倍未満の所定倍になるように設定されている。すなわち、第２のオフセット調整回路９のトランジスタＭ７，Ｍ８，Ｍ９のチャネル幅÷チャネル長の値は、第１のオフセット調整回路７のそれよりも小さい。また、第２のオフセット調整回路９は、第１のオフセット調整回路７の差動回路の所定の縮尺を有するといえる差動回路を有している。これにより、第２のオフセット調整回路９は第１のオフセット調整回路７よりもさらに小さなオフセット電圧の調整ステップなどを有している。

例えばオフセット電圧の調整用に１つのオフセット調整回路７のみを有する場合であって、オフセット電圧の調整を広範囲で高精度に行おうとするときには、デジタル−アナログ変換部７ａとしてビット数が多いものを用いる必要がある。しかしながら、一般に、デジタル−アナログ変換部７ａの回路規模は、一定のビット数を超えると、１ビット増えるたびに２倍に増大するため、上記の場合には演算増幅器の回路規模がかなり増大する。一方、演算増幅器１１は、調整ステップなどが互いに異なる２つのオフセット調整回路７，９を有しているので、調整に使用するデジタル−アナログ変換部７ａ，９ａのビット数を少なく保ったままで、オフセット電圧の調整の範囲や精度を確保できる。これにより、演算増幅器１１のアプリケーションにおいて高精度のオフセット電圧の調整機能が要求されている場合であっても、オフセット調整回路７，９の規模の増大を抑えたままで、その要求を満たすことが可能である。演算増幅器１１の回路規模が小さくなるので、演算増幅器１１を小型にでき、また、演算増幅器１１の消費電流の増大を抑えることができる。

なお、オフセット調整回路の数は２つに限られるものではない。演算増幅器は、オフセット調整回路を、２以上、多段に有していてもよい。このとき、互いのオフセット調整回路同士で、一対の調整用トランジスタや第２の定電流トランジスタの電気的特性が異なるようにし、オフセット電圧の調整ステップなどが異なるようにすることが望ましい。これにより、デジタル−アナログ変換部７ａ，９ａなどの回路規模を小さくし、演算増幅器を小型に保ちつつ、より高精度かつ広範囲なオフセット電圧の調整を行える。

［第３の実施の形態］

第３の実施の形態においては、差動入力回路やオフセット調整回路などにｐ型のＭＯＳＦＥＴを用いている点が第２の実施の形態と異なる。

図３は、第３の実施の形態における演算増幅器３１の回路構成を示す図である。

演算増幅器３１は、差動入力回路３３、電流−電圧変換部３５、第１のオフセット調整回路３７、及び第２のオフセット調整回路３９を有している。差動入力回路３３の大まかな動作は、第２の実施の形態における差動入力回路３の動作と同じである。また、電流−電圧変換部３５の動作は、第２の実施の形態における電流−電圧変換部５の動作と同じである。また、第１のオフセット調整回路３７や第２のオフセット調整回路３９の大まかな動作は、第２の実施の形態における第１のオフセット調整回路７や第２のオフセット調整回路９の動作と同じである。すなわち、演算増幅器３１の大まかな構成は、第２の実施の形態における演算増幅器１１のそれと略同じであり、演算増幅器３１は、演算増幅器１１と同様の効果を有する。

差動入力回路３３は、第１の定電流トランジスタＭ１１と、２つの入力用トランジスタＭ１２，Ｍ１３とを有している。また、第１のオフセット調整回路３７は、第２の定電流トランジスタＭ１４と、２つの調整用トランジスタＭ１５，Ｍ１６と、デジタル−アナログ変換部７ａとを有している。第２のオフセット調整回路３９は、第２の定電流トランジスタＭ１７と、２つの調整用トランジスタＭ１８，Ｍ１９と、デジタル−アナログ変換部９ａとを有している。第３の実施の形態において、各トランジスタＭ１１〜Ｍ１９は、ｐ型のＭＯＳＦＥＴである。

２つの入力用トランジスタＭ１２，Ｍ１３と、２つの調整用トランジスタＭ１５，Ｍ１６と、２つの調整用トランジスタＭ１８，Ｍ１９とは、それぞれ、互いに略同一の電気的特性を有し、ソース同士が互いに接続されている。また、第１の定電流トランジスタＭ１１のドレインは、入力用トランジスタＭ１２，Ｍ１３のソースに接続されている。第２の定電流トランジスタＭ１４のドレインは、調整用トランジスタＭ１５，Ｍ１６のソースに接続されている。第２の定電流トランジスタＭ１７のドレインは、調整用トランジスタＭ１８，Ｍ１９のソースに接続されている。

入力用トランジスタＭ１２及び調整用トランジスタＭ１５，Ｍ１８のそれぞれのドレインは、共に第１の配線５ａに接続されている。すなわち、入力用トランジスタＭ１２及び調整用トランジスタＭ１５，Ｍ１８は、互いに接続されている。また、入力用トランジスタＭ１３及び調整用トランジスタＭ１６，Ｍ１９のそれぞれのドレインは、共に第２の配線５ｂに接続されている。すなわち、入力用トランジスタＭ１３及び調整用トランジスタＭ１６，Ｍ１９は、互いに接続されている。

また、第１の定電流トランジスタＭ１１のソース及び第２の定電流トランジスタＭ１４，Ｍ１７のそれぞれのソースは、それぞれ、所定の電圧に接続されている。第１の定電流トランジスタＭ１１のゲート及び第２の定電流トランジスタＭ１４，Ｍ１７のそれぞれのゲートは、共に所定のバイアス電圧に接続されている。

このように、ｐ型のＭＯＳＦＥＴを差動用のトランジスタなどに用いて演算増幅器３１を構成することによっても、上述の第１の実施の形態及び第２の実施の形態と同様の効果を得ることができる。

［実施の形態における効果］

以上のように構成された演算増幅器では、デジタル信号に応じてオフセット電圧の調整を行うことができる。したがって、従来のようにコンデンサを有する回路を用いてオフセット電圧の調整を行う場合と比較して、静的なオフセット電圧の調整が可能であり、出力電圧の時間変動を小さくすることができる。

また、演算増幅器は、デジタル信号の入力に応じてそれ自体でオフセット電圧を調整するものであるため、応用回路を選ばず、任意の回路に広く用いることができる。

また、オフセット調整回路は、差動入力回路と構成が似た、いわば差動入力回路の縮尺コピーである回路を用いているので、オフセット調整回路と差動入力回路とは、電源電圧や温度の変化に対して特性が同じように変動する。したがって、オフセット調整回路と差動入力回路との間では、電源電圧依存性の相違や温度依存性の相違が小さくなるため、オフセット電圧をより確実に調整することが可能である。

また、演算増幅器は、オフセット調整回路が差動回路の構成を有していることにより、オフセット電圧の調整について、高い耐ノイズ性を有する。

また、デジタル−アナログ変換部としては、２系統の出力を有する差動出力型のものを用いているので、その出力を用いてそのままオフセット調整回路の差動回路を動作させることができる。したがって、演算増幅器の回路構成を比較的簡素にすることができる。

［その他］

なお、デジタル−アナログ変換部は、デジタル入力値に比例してアナログ出力が上昇する単一出力型（シングルエンド型）のものであってもよい。この場合、デジタル−アナログ変換部からの出力を一方の調整用トランジスタのゲートに接続し、他方の調整用トランジスタのゲートに所定の電圧を接続するなどすればよく、上述と同様にオフセット調整回路によるオフセット電圧の調整を行うことができる。

また、オフセット調整回路は、差動入力回路の差動回路の所定の縮尺を有するといえる差動回路を有しているものに限られない。すなわち、オフセット電圧の調整ステップなどを、オフセット調整回路の第２の定電流トランジスタの電気的特性と２つの調整用トランジスタの電気的特性とを別々に調整することにより調整してもよい。例えば、オフセット調整回路の各トランジスタの電気的特性と差動入力回路の各トランジスタのそれとを比較して、第２の定電流トランジスタの電気的特性のみが第１の定電流トランジスタのそれと異なるようにして調整ステップなどを設定してもよい。また、同様に、２つの調整用トランジスタの電気的特性のみが２つの入力用トランジスタのそれとは異なるようにしてもよい。また、第２の定電流トランジスタのゲートのバイアス電圧と第１の定電流トランジスタのゲートのバイアス電圧とを別々に異なるようにして、調整ステップなどを設定してもよい。また、上述の第２の実施の形態や第３の実施の形態において、これらの方法により、２つのオフセット調整回路の調整ステップが異なるように設定してもよい。

また、演算増幅器は、コンパレータとしても用いることができる。この場合、コンパレータのオフセット調整をより正確に行うことが可能になり、コンパレータを用いた回路をより確実に動作させることができる。

また、演算増幅器は、差動入力回路、電流−電圧変換部、オフセット調整回路などが１つの集積回路としてパッケージ化されたものに限られず、様々な態様の電子回路として実現可能である。例えば、演算増幅器は、２以上の集積回路上のそれぞれに搭載された素子を用いて構成されていてもよい。また、各トランジスタは、ＭＯＳＦＥＴに限られない。

なお、上記実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

１，１１，３１ 演算増幅器
３，３３ 差動入力回路
５，３５ 電流−電圧変換部
７，３７ 第１のオフセット調整回路（オフセット調整回路）
７ａ，９ａ デジタル−アナログ変換部
９，３９ 第２のオフセット調整回路（オフセット調整回路）
Ｍ１，Ｍ１１ 第１の定電流トランジスタ
Ｍ２，Ｍ３，Ｍ１２，Ｍ１３ 入力用トランジスタ
Ｍ４，Ｍ７，Ｍ１４，Ｍ１７ 第２の定電流トランジスタ
Ｍ５，Ｍ６，Ｍ８，Ｍ９，Ｍ１５，Ｍ１６，Ｍ１８，Ｍ１９ 調整用トランジスタ

Claims (10)

1. ソース同士が互いに接続された２つの入力用トランジスタを有し、前記２つの入力用トランジスタのそれぞれのゲートが入力端子となる差動入力回路と、
   ソース同士が互いに接続された２つの調整用トランジスタを有し、前記２つの調整用トランジスタの一方が、前記２つの入力用トランジスタの一方に接続されており、かつ、前記２つの調整用トランジスタの他方が、前記２つの入力用トランジスタの他方に接続されたオフセット調整回路と、
   前記一方の入力用トランジスタ及びそれに接続された調整用トランジスタのそれぞれのドレイン−ソース間に流れる電流と、前記他方の入力用トランジスタ及びそれに接続された調整用トランジスタのそれぞれのドレイン−ソース間に流れる電流とに基づいて出力電圧を出力する電流−電圧変換部とを備え、
   前記オフセット調整回路は、入力されたデジタル信号に基づいた電圧を出力するデジタル−アナログ変換部を有し、
   前記デジタル−アナログ変換部の出力が、前記２つの調整用トランジスタのそれぞれのゲートのうち少なくとも一方に入力されており、
   前記演算増幅器は、前記オフセット調整回路を２以上有し、
   前記２以上のオフセット調整回路のそれぞれに用いられている調整用トランジスタの電気的特性は、他のオフセット調整回路に用いられている調整用トランジスタの電気的特性とは異なる、演算増幅器。
2. ソース同士が互いに接続された２つの入力用トランジスタを有し、前記２つの入力用トランジスタのそれぞれのゲートが入力端子となる差動入力回路と、
   ソース同士が互いに接続された２つの調整用トランジスタを有し、前記２つの調整用トランジスタの一方が、前記２つの入力用トランジスタの一方に接続されており、かつ、前記２つの調整用トランジスタの他方が、前記２つの入力用トランジスタの他方に接続されたオフセット調整回路と、
   前記一方の入力用トランジスタ及びそれに接続された調整用トランジスタのそれぞれのドレイン−ソース間に流れる電流と、前記他方の入力用トランジスタ及びそれに接続された調整用トランジスタのそれぞれのドレイン−ソース間に流れる電流とに基づいて出力電圧を出力する電流−電圧変換部とを備え、
   前記オフセット調整回路は、入力されたデジタル信号に基づいた電圧を出力するデジタル−アナログ変換部を有し、
   前記デジタル−アナログ変換部の出力が、前記２つの調整用トランジスタのそれぞれのゲートのうち少なくとも一方に入力されており、
   前記演算増幅器は、前記オフセット調整回路を２以上有し、
   前記２以上のオフセット調整回路のそれぞれに用いられている調整用トランジスタのチャネル幅をチャネル長で除した値は、他のオフセット調整回路に用いられている調整用トランジスタのチャネル幅をチャネル長で除した値とは異なる、演算増幅器。
3. ソース同士が互いに接続された２つの入力用トランジスタを有し、前記２つの入力用トランジスタのそれぞれのゲートが入力端子となる差動入力回路と、
   ソース同士が互いに接続された２つの調整用トランジスタを有し、前記２つの調整用トランジスタの一方が、前記２つの入力用トランジスタの一方に接続されており、かつ、前記２つの調整用トランジスタの他方が、前記２つの入力用トランジスタの他方に接続されたオフセット調整回路と、
   前記一方の入力用トランジスタ及びそれに接続された調整用トランジスタのそれぞれのドレイン−ソース間に流れる電流と、前記他方の入力用トランジスタ及びそれに接続された調整用トランジスタのそれぞれのドレイン−ソース間に流れる電流とに基づいて出力電圧を出力する電流−電圧変換部とを備え、
   前記オフセット調整回路は、入力されたデジタル信号に基づいた電圧を出力するデジタル−アナログ変換部を有し、
   前記デジタル−アナログ変換部の出力が、前記２つの調整用トランジスタのそれぞれのゲートのうち少なくとも一方に入力されており、
   前記演算増幅器は、前記オフセット調整回路を２以上有し、
   前記２以上のオフセット調整回路のそれぞれに用いられている第２の定電流トランジスタの電気的特性は、他のオフセット調整回路に用いられている第２の定電流トランジスタの電気的特性とは異なる、演算増幅器。
4. ソース同士が互いに接続された２つの入力用トランジスタを有し、前記２つの入力用トランジスタのそれぞれのゲートが入力端子となる差動入力回路と、
   ソース同士が互いに接続された２つの調整用トランジスタを有し、前記２つの調整用トランジスタの一方が、前記２つの入力用トランジスタの一方に接続されており、かつ、前記２つの調整用トランジスタの他方が、前記２つの入力用トランジスタの他方に接続されたオフセット調整回路と、
   前記一方の入力用トランジスタ及びそれに接続された調整用トランジスタのそれぞれのドレイン−ソース間に流れる電流と、前記他方の入力用トランジスタ及びそれに接続された調整用トランジスタのそれぞれのドレイン−ソース間に流れる電流とに基づいて出力電圧を出力する電流−電圧変換部とを備え、
   前記オフセット調整回路は、入力されたデジタル信号に基づいた電圧を出力するデジタル−アナログ変換部を有し、
   前記デジタル−アナログ変換部の出力が、前記２つの調整用トランジスタのそれぞれのゲートのうち少なくとも一方に入力されており、
   前記演算増幅器は、前記オフセット調整回路を２以上有し、
   前記２以上のオフセット調整回路のそれぞれに用いられている第２の定電流トランジスタのチャネル幅をチャネル長で除した値は、他のオフセット調整回路に用いられている第２の定電流トランジスタのチャネル幅をチャネル長で除した値とは異なる、演算増幅器。
5. ソース同士が互いに接続された２つの入力用トランジスタを有し、前記２つの入力用トランジスタのそれぞれのゲートが入力端子となる差動入力回路と、
   ソース同士が互いに接続された２つの調整用トランジスタを有し、前記２つの調整用トランジスタの一方が、前記２つの入力用トランジスタの一方に接続されており、かつ、前記２つの調整用トランジスタの他方が、前記２つの入力用トランジスタの他方に接続されたオフセット調整回路と、
   前記一方の入力用トランジスタ及びそれに接続された調整用トランジスタのそれぞれのドレイン−ソース間に流れる電流と、前記他方の入力用トランジスタ及びそれに接続された調整用トランジスタのそれぞれのドレイン−ソース間に流れる電流とに基づいて出力電圧を出力する電流−電圧変換部とを備え、
   前記オフセット調整回路は、入力されたデジタル信号に基づいた電圧を出力するデジタル−アナログ変換部を有し、
   前記デジタル−アナログ変換部の出力が、前記２つの調整用トランジスタのそれぞれのゲートのうち少なくとも一方に入力されており、
   前記演算増幅器は、前記オフセット調整回路を２以上有し、
   前記２以上のオフセット調整回路のそれぞれに用いられているデジタル−アナログ変換部の出力特性は、他のオフセット調整回路に用いられているデジタル−アナログ変換部の出力特性とは異なる、演算増幅器。
6. 前記２以上のオフセット調整回路のそれぞれに用いられている調整用トランジスタの電気的特性は、他のオフセット調整回路に用いられている調整用トランジスタの電気的特性とは異なる、請求項２から５のいずれかに記載の演算増幅器。
7. 前記２以上のオフセット調整回路のそれぞれに用いられている調整用トランジスタのチャネル幅をチャネル長で除した値は、他のオフセット調整回路に用いられている調整用トランジスタのチャネル幅をチャネル長で除した値とは異なる、請求項３から５のいずれかに演算増幅器。
8. 前記デジタル−アナログ変換部は、プラス側及びマイナス側の２系統の出力を有し、入力されたデジタル信号に応じてプラス側の出力の電圧値とマイナス側の出力の電圧値との差分が変化する差動出力型のものであり、
   前記２系統の出力のうち一方が前記２つの調整用トランジスタのそれぞれのゲートのうち一方に接続されており、前記２系統の出力のうち他方が前記２つの調整用トランジスタのそれぞれのゲートのうち他方に接続されている、請求項１から７のいずれかに記載の演算増幅器。
9. 前記差動入力回路は、そのドレインが前記入力用トランジスタのソースに接続された第１の定電流トランジスタを有し、
   前記オフセット調整回路は、そのドレインが前記調整用トランジスタのソースに接続された第２の定電流トランジスタを有し、
   前記第１の定電流トランジスタのゲート及び第２の定電流トランジスタのゲートは、所定のバイアス電圧に接続されている、請求項１から８のいずれかに記載の演算増幅器。
10. 前記差動入力回路と、前記オフセット調整回路と、前記電流−電圧変換部とを同一のＩＣチップ内に集積してなる、請求項１から９のいずれかに記載の演算増幅器。

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