JP3537891B2 - ライトドライバ回路と半導体集積回路装置 - Google Patents
ライトドライバ回路と半導体集積回路装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、リード／ライト集積
回路に関するものであり、例えば読み出しヘッドとして
ＭＲ（磁気抵抗効果素子）ヘッドを使用し、書き込みヘ
ッドとしてインダクティブヘッドを使用した複合ヘッド
用のものに利用して有効な技術に関するものである。
回路に関するものであり、例えば読み出しヘッドとして
ＭＲ（磁気抵抗効果素子）ヘッドを使用し、書き込みヘ
ッドとしてインダクティブヘッドを使用した複合ヘッド
用のものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】電流制御型の磁気ヘッド用駆動回路の例
としては、１９９４年アイ・エス・エス・シー・シー、
セッション１７／ディスク−ドライブ エレクトロニク
ス／ペーパー（ISSCC "94 SESSION17/DISK-DRIVE ELCTR
ONICS/PAPER)ＦＡ１７・６、ＰＰ．２８６〜２８７があ
る。この回路は、図１３に示すように、上段の対となる
トランジスタがＰＮＰトランジスタＱＰ１とＱＰ２によ
り構成し、下段の対となるトランジスタをＮＰＮトラン
ジスタＱ３とＱ４により構成し、入力信号ＷＤのロウレ
ベルによりトランジスタＱＰ１とＱ４をオン状態にして
磁気ヘッドＬに電流を流し、入力信号ＷＤＮのロウレベ
ルによりトランジスタＱＰ２とＱ３をオン状態にして磁
気ヘッドＬに上記とは逆方向に電流を流すようにする。
としては、１９９４年アイ・エス・エス・シー・シー、
セッション１７／ディスク−ドライブ エレクトロニク
ス／ペーパー（ISSCC "94 SESSION17/DISK-DRIVE ELCTR
ONICS/PAPER)ＦＡ１７・６、ＰＰ．２８６〜２８７があ
る。この回路は、図１３に示すように、上段の対となる
トランジスタがＰＮＰトランジスタＱＰ１とＱＰ２によ
り構成し、下段の対となるトランジスタをＮＰＮトラン
ジスタＱ３とＱ４により構成し、入力信号ＷＤのロウレ
ベルによりトランジスタＱＰ１とＱ４をオン状態にして
磁気ヘッドＬに電流を流し、入力信号ＷＤＮのロウレベ
ルによりトランジスタＱＰ２とＱ３をオン状態にして磁
気ヘッドＬに上記とは逆方向に電流を流すようにする。
【０００３】
【発明が解決しようとする課題】上記の電流制御型の磁
気ヘッド用駆動回路においては、上段のトランジスタが
ＰＮＰトランジスタＱＰ１とＱＰ２を用いているため
に、必要な駆動電流を流すためにＮＰＮトランジスタを
用いた場合に比べて大きなサイズのトランジスタを用い
ることや、ヘッド端子電圧が電源電圧ＶＣＣ以上には上
げられない。このようにヘッド端子電圧が小さいと、書
き込み電流の切り換え時に磁気ヘッドのインダクタンス
成分に蓄積されたエネルギーを放出させるに時間がかか
り、高速動作が制限される。また、上記電流切り換え時
におけるライト電流の制動を最適化するために設けられ
るダンピング抵抗は、定常時には無駄な電流を流すとと
もに、磁気ヘッドに流れる実質的な書き込み電流を減ら
してしまうという問題がある。
気ヘッド用駆動回路においては、上段のトランジスタが
ＰＮＰトランジスタＱＰ１とＱＰ２を用いているため
に、必要な駆動電流を流すためにＮＰＮトランジスタを
用いた場合に比べて大きなサイズのトランジスタを用い
ることや、ヘッド端子電圧が電源電圧ＶＣＣ以上には上
げられない。このようにヘッド端子電圧が小さいと、書
き込み電流の切り換え時に磁気ヘッドのインダクタンス
成分に蓄積されたエネルギーを放出させるに時間がかか
り、高速動作が制限される。また、上記電流切り換え時
におけるライト電流の制動を最適化するために設けられ
るダンピング抵抗は、定常時には無駄な電流を流すとと
もに、磁気ヘッドに流れる実質的な書き込み電流を減ら
してしまうという問題がある。
【０００４】本願発明者等においては、上段の書き込み
トランジスタとして、ＰＮＰトランジスタとＮＰＮトラ
ンジスタにより構成されたインバーティッドダーリント
ン回路を利用することを考えた。この場合、上記のよう
な問題の他に、複数のライトドライバが搭載されてなる
リード／ライト用集積回路においては、複数からなる磁
気ディスクに位置データ（サーボデータ）を高速に書き
込むようにするため、全ての磁気ヘッドを同時に動作さ
せて同時に書き込み動作を行うというマルチサーボライ
ト動作を設けることが便利である。しかし、リード／ラ
イト用集積回路に搭載されたライトドライバ回路の数に
対して磁気ディスク面の数が少ないシステムでは、かか
るライトドライバに対応したヘッド端子が開放状態とな
り、上記のようなインバーティッドダーリントン回路を
用いると、大きな書き込み電流が入力側のＰＮＰトラン
ジスタに流れることとなって、その電流許容値を超えて
しまうという問題の生じることが明らかとなった。
トランジスタとして、ＰＮＰトランジスタとＮＰＮトラ
ンジスタにより構成されたインバーティッドダーリント
ン回路を利用することを考えた。この場合、上記のよう
な問題の他に、複数のライトドライバが搭載されてなる
リード／ライト用集積回路においては、複数からなる磁
気ディスクに位置データ（サーボデータ）を高速に書き
込むようにするため、全ての磁気ヘッドを同時に動作さ
せて同時に書き込み動作を行うというマルチサーボライ
ト動作を設けることが便利である。しかし、リード／ラ
イト用集積回路に搭載されたライトドライバ回路の数に
対して磁気ディスク面の数が少ないシステムでは、かか
るライトドライバに対応したヘッド端子が開放状態とな
り、上記のようなインバーティッドダーリントン回路を
用いると、大きな書き込み電流が入力側のＰＮＰトラン
ジスタに流れることとなって、その電流許容値を超えて
しまうという問題の生じることが明らかとなった。
【０００５】この発明の目的は、低電源電圧のもとでも
高速書き込み動作が可能なライトドライバ回路を提供す
ることにある。この発明の他の目的は、マルチサーボラ
イト動作が可能にされたライトドライバ回路を提供する
ことにある。この発明の更に他の目的は、高い精度での
書き込み電流の設定を可能としたライトドライバ回路を
提供することにある。この発明の前記ならびにそのほか
の目的と新規な特徴は、本明細書の記述および添付図面
から明らかになるであろう。
高速書き込み動作が可能なライトドライバ回路を提供す
ることにある。この発明の他の目的は、マルチサーボラ
イト動作が可能にされたライトドライバ回路を提供する
ことにある。この発明の更に他の目的は、高い精度での
書き込み電流の設定を可能としたライトドライバ回路を
提供することにある。この発明の前記ならびにそのほか
の目的と新規な特徴は、本明細書の記述および添付図面
から明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、相補的な一対の入力信号が
それぞれベースに供給された第１と第２のＰＮＰ入力ト
ランジスタに対してインバーティッドダーリントン形態
に第１と第２のＮＰＮ出力トランジスタを設け、上記対
応するＰＮＰ入力トランジスタのエミッタとＮＰＮ出力
トランジスタのコレクタとの間にそれぞれ第１の抵抗素
子を設け、上記第１と第２のＮＰＮ出力トランジスタの
共通化されたコレクタと電源電圧との間に第２の抵抗素
子を設け、上記第１と第２のＰＮＰトランジスタのコレ
クタにクランプ用電圧を供給し、上記第１と第２のＮＰ
Ｎ出力トランジスタとそれぞれ直列形態に接続され相補
的にスイッチ制御される第３と第４のＮＰＮ出力トラン
ジスタを設け、上記第１と第３の出力トランジスタの接
続点と上記第２と第４の出力トランジスタの接続点とを
それぞれ第１と第２の出力端子として、それらの間にイ
ンダクティブヘッドを接続する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、相補的な一対の入力信号が
それぞれベースに供給された第１と第２のＰＮＰ入力ト
ランジスタに対してインバーティッドダーリントン形態
に第１と第２のＮＰＮ出力トランジスタを設け、上記対
応するＰＮＰ入力トランジスタのエミッタとＮＰＮ出力
トランジスタのコレクタとの間にそれぞれ第１の抵抗素
子を設け、上記第１と第２のＮＰＮ出力トランジスタの
共通化されたコレクタと電源電圧との間に第２の抵抗素
子を設け、上記第１と第２のＰＮＰトランジスタのコレ
クタにクランプ用電圧を供給し、上記第１と第２のＮＰ
Ｎ出力トランジスタとそれぞれ直列形態に接続され相補
的にスイッチ制御される第３と第４のＮＰＮ出力トラン
ジスタを設け、上記第１と第３の出力トランジスタの接
続点と上記第２と第４の出力トランジスタの接続点とを
それぞれ第１と第２の出力端子として、それらの間にイ
ンダクティブヘッドを接続する。
【０００７】
【作用】上記した手段によれば、電流切り換え時の出力
端子間電圧が上記ＮＰＮトランジスタのベース，エミッ
タ間の耐圧電圧に対応して電源電圧以上に高く設定でき
るので書き込み電流の高速切り換えが可能となり、マル
チサーボライト動作において開放状態とされた回路で
は、ＰＮＰトランジスタのエミッタに設けられた第１の
抵抗素子による電流制限が行われる。
端子間電圧が上記ＮＰＮトランジスタのベース，エミッ
タ間の耐圧電圧に対応して電源電圧以上に高く設定でき
るので書き込み電流の高速切り換えが可能となり、マル
チサーボライト動作において開放状態とされた回路で
は、ＰＮＰトランジスタのエミッタに設けられた第１の
抵抗素子による電流制限が行われる。
【０００８】
【実施例】図１には、この発明に係るライトドライバ回
路の一実施例の回路図が示されている。同図の各回路素
子は、公知の半導体集積回路の製造技術により、単結晶
シリコンのような１個の半導体基板上において形成され
る。
路の一実施例の回路図が示されている。同図の各回路素
子は、公知の半導体集積回路の製造技術により、単結晶
シリコンのような１個の半導体基板上において形成され
る。
【０００９】この実施例のライトドライバ回路における
ライトアンプ５１は、一方の上段側回路としてＰＮＰト
ランジスタＱＰ１とＮＰＮトランジスタＱ１からなるイ
ンバーティッドダーリントン回路４１が用いられる。つ
まり、ＰＮＰトランジスタＱＰ１のベースに一方の入力
信号ＷＤ１が供給され、このトランジスタＱＰ１のコレ
クタ出力がＮＰＮトランジスタＱ１のベースに供給され
る。他方の上段側回路も上記同様な構成にされたＰＮＰ
トランジスタＱＰ２とＮＰＮトランジスタＱ２からなる
インバーティッドダーリントン回路４２が用いられる。
上記ＰＮＰトランジスタＱＰ２のベースには、上記入力
信号ＷＤ１に対して反転された入力信号ＷＤ１Ｎが供給
される。つまり、入力信号ＷＤ１とＷＤ１Ｎとは相補的
な入力信号とされる。
ライトアンプ５１は、一方の上段側回路としてＰＮＰト
ランジスタＱＰ１とＮＰＮトランジスタＱ１からなるイ
ンバーティッドダーリントン回路４１が用いられる。つ
まり、ＰＮＰトランジスタＱＰ１のベースに一方の入力
信号ＷＤ１が供給され、このトランジスタＱＰ１のコレ
クタ出力がＮＰＮトランジスタＱ１のベースに供給され
る。他方の上段側回路も上記同様な構成にされたＰＮＰ
トランジスタＱＰ２とＮＰＮトランジスタＱ２からなる
インバーティッドダーリントン回路４２が用いられる。
上記ＰＮＰトランジスタＱＰ２のベースには、上記入力
信号ＷＤ１に対して反転された入力信号ＷＤ１Ｎが供給
される。つまり、入力信号ＷＤ１とＷＤ１Ｎとは相補的
な入力信号とされる。
【００１０】この実施例では、マルチサーボライト動作
において開放状態とされた回路において、ＰＮＰトラン
ジスタＱＰ１又はＱＰ２に大きな書き込み電流が流れて
しまうのを防ぐために、トランジスタＱＰ１とＱＰ２の
エミッタにそれぞれエミッタ抵抗Ｒ１とＲ２が設けられ
る。上記ＮＰＮトランジスタＱ１とＱ２のコレクタと上
記エミッタ抵抗Ｒ１とＲ２には、抵抗Ｒａを介して電源
電圧ＶＣＣが供給される。
において開放状態とされた回路において、ＰＮＰトラン
ジスタＱＰ１又はＱＰ２に大きな書き込み電流が流れて
しまうのを防ぐために、トランジスタＱＰ１とＱＰ２の
エミッタにそれぞれエミッタ抵抗Ｒ１とＲ２が設けられ
る。上記ＮＰＮトランジスタＱ１とＱ２のコレクタと上
記エミッタ抵抗Ｒ１とＲ２には、抵抗Ｒａを介して電源
電圧ＶＣＣが供給される。
【００１１】上記トランジスタＱ１のエミッタには、そ
れと相補的にスイッチ制御される下段側のＮＰＮトラン
ジスタＱ３が設けられる。同様に上記トランジスタＱ２
のエミッタには、それと相補的にスイッチ制御される下
段側のＮＰＮトランジスタＱ４が設けられる。これらの
トランジスタＱ１〜Ｑ４は、ブリッジ回路を構成し、ト
ランジスタＱ３のベースに入力信号ＷＤ２が供給され、
トランジスタＱ４のベースには入力信号ＷＤ２Ｎが供給
される。
れと相補的にスイッチ制御される下段側のＮＰＮトラン
ジスタＱ３が設けられる。同様に上記トランジスタＱ２
のエミッタには、それと相補的にスイッチ制御される下
段側のＮＰＮトランジスタＱ４が設けられる。これらの
トランジスタＱ１〜Ｑ４は、ブリッジ回路を構成し、ト
ランジスタＱ３のベースに入力信号ＷＤ２が供給され、
トランジスタＱ４のベースには入力信号ＷＤ２Ｎが供給
される。
【００１２】例えば、入力信号ＷＤ１とＷＤ２がロウレ
ベルで、それと相補の関係にある他方の入力信号ＷＤ１
ＮとＷＤ２Ｎがハイレベルのときには、上記ＰＮＰトラ
ンジスタＱＰ１がオン状態となってＮＰＮトランジスタ
Ｑ１にベース電流を流すので、このトランジスタＱ１も
オン状態となる。このとき、入力信号ＷＤ２Ｎのハイレ
ベルによりＮＰＮトランジスタＱ４がオン状態となっ
て、同図に示すように出力端子Ｘから出力端子Ｙに向か
って書き込み電流Ｉｗを流す。上記インバーティッドダ
ーリントン回路４１は、電流源となっており、上記入力
信号ＷＤ１の電圧と抵抗Ｒａによって上記書き込み電流
Ｉｗの電流値が決定される。
ベルで、それと相補の関係にある他方の入力信号ＷＤ１
ＮとＷＤ２Ｎがハイレベルのときには、上記ＰＮＰトラ
ンジスタＱＰ１がオン状態となってＮＰＮトランジスタ
Ｑ１にベース電流を流すので、このトランジスタＱ１も
オン状態となる。このとき、入力信号ＷＤ２Ｎのハイレ
ベルによりＮＰＮトランジスタＱ４がオン状態となっ
て、同図に示すように出力端子Ｘから出力端子Ｙに向か
って書き込み電流Ｉｗを流す。上記インバーティッドダ
ーリントン回路４１は、電流源となっており、上記入力
信号ＷＤ１の電圧と抵抗Ｒａによって上記書き込み電流
Ｉｗの電流値が決定される。
【００１３】上記のような書き込み電流Ｉｗを流してい
るときには、ＰＮＰトランジスタＱＰ１には、バイアス
電流ＩＳＷ１とＮＰＮトランジスタＱ１のベース電流と
が流れるようにされる。これらの合成電流の電流値は小
さく設定されており、それに応じてＰＮＰトランジスタ
ＱＰ１の素子面積は小さく形成される。また、エミッタ
抵抗Ｒ１には上記のような小さな電流しか流れないか
ら、そこでの電圧降下は小さく、入力信号ＷＤ１に対応
した電圧は、殆どが抵抗Ｒａに印加されるようにされ
る。これにより、通常の動作状態では、入力信号ＷＤ１
の電圧と抵抗Ｒａにより書き込み電流Ｉｗの電流値が決
定されている。
るときには、ＰＮＰトランジスタＱＰ１には、バイアス
電流ＩＳＷ１とＮＰＮトランジスタＱ１のベース電流と
が流れるようにされる。これらの合成電流の電流値は小
さく設定されており、それに応じてＰＮＰトランジスタ
ＱＰ１の素子面積は小さく形成される。また、エミッタ
抵抗Ｒ１には上記のような小さな電流しか流れないか
ら、そこでの電圧降下は小さく、入力信号ＷＤ１に対応
した電圧は、殆どが抵抗Ｒａに印加されるようにされ
る。これにより、通常の動作状態では、入力信号ＷＤ１
の電圧と抵抗Ｒａにより書き込み電流Ｉｗの電流値が決
定されている。
【００１４】上記とは逆に、入力信号ＷＤ１とＷＤ２が
ハイレベルで、それと相補の関係にある他方の入力信号
ＷＤ１ＮとＷＤ２Ｎがロウレベルとなったときには、上
記ＰＮＰトランジスタＱＰ２がオン状態となってＮＰＮ
トランジスタＱ２にベース電流を流すので、このトラン
ジスタＱ２もオン状態となる。このとき、入力信号ＷＤ
２ＮのハイレベルによりＮＰＮトランジスタＱ３がオン
状態となって、同図にとは逆方向に出力端子Ｙから出力
端子Ｘに向かって書き込み電流Ｉｗを流す。上記同様に
インバーティッドダーリントン回路４２は、電流源とな
って入力信号ＷＤ２の電圧と抵抗Ｒａによって上記逆方
向の書き込み電流Ｉｗの電流値も同様に決定される。
ハイレベルで、それと相補の関係にある他方の入力信号
ＷＤ１ＮとＷＤ２Ｎがロウレベルとなったときには、上
記ＰＮＰトランジスタＱＰ２がオン状態となってＮＰＮ
トランジスタＱ２にベース電流を流すので、このトラン
ジスタＱ２もオン状態となる。このとき、入力信号ＷＤ
２ＮのハイレベルによりＮＰＮトランジスタＱ３がオン
状態となって、同図にとは逆方向に出力端子Ｙから出力
端子Ｘに向かって書き込み電流Ｉｗを流す。上記同様に
インバーティッドダーリントン回路４２は、電流源とな
って入力信号ＷＤ２の電圧と抵抗Ｒａによって上記逆方
向の書き込み電流Ｉｗの電流値も同様に決定される。
【００１５】特に制限されないが、この実施例では、上
記バイアス電流ＩＳＷ１とＩＳＷ２は、それぞれに対応
した入力信号ＷＤ１とＷＤ１Ｎに対応してそれぞれ流れ
るようにされる。つまり、上記ＰＮＰトランジスタＱＰ
１やＱＰ２の動作速度自体は、遅いのでベース引き抜き
用のバイアス回路３１が設けられる。入力信号ＷＤ１が
ロウレベルのときには、それを受けるトランジスタＱＰ
３により電流が流れて電流ミラー形態のＮＰＮトランジ
スタＱ５とＱ６からなるバイアス回路３１により上記電
流ＩＳＷ１を流すようにされ、トランジスタＱＰ１とＱ
１からなるインバーティッドダーリントン回路が高速に
オン状態になるようにしている。このことは、他方のバ
イアス回路３２においても同様である。
記バイアス電流ＩＳＷ１とＩＳＷ２は、それぞれに対応
した入力信号ＷＤ１とＷＤ１Ｎに対応してそれぞれ流れ
るようにされる。つまり、上記ＰＮＰトランジスタＱＰ
１やＱＰ２の動作速度自体は、遅いのでベース引き抜き
用のバイアス回路３１が設けられる。入力信号ＷＤ１が
ロウレベルのときには、それを受けるトランジスタＱＰ
３により電流が流れて電流ミラー形態のＮＰＮトランジ
スタＱ５とＱ６からなるバイアス回路３１により上記電
流ＩＳＷ１を流すようにされ、トランジスタＱＰ１とＱ
１からなるインバーティッドダーリントン回路が高速に
オン状態になるようにしている。このことは、他方のバ
イアス回路３２においても同様である。
【００１６】図４には、この発明に係るライトドライバ
回路が搭載されたリード／ライト用集積回路の一実施例
の概略構成図が示されている。特に制限されないが、リ
ード／ライト用集積回路６１には、８個の磁気ヘッドＬ
に対応したライトドライバ回路＃０〜＃７が搭載され
る。しかしながら、それがシステムに組み込まれたとき
には、全ての回路が使用されるとは限らない。例えば、
磁気ディスク８１が３枚搭載されるシスシテムでは、１
枚当たり上面と下面に２個ずつの合計６個のライトドラ
イバ＃０〜＃５が使用されるから、２つのライトドライ
バ＃６と＃７の出力端子９１がハイインピーダンス状態
になることになる。
回路が搭載されたリード／ライト用集積回路の一実施例
の概略構成図が示されている。特に制限されないが、リ
ード／ライト用集積回路６１には、８個の磁気ヘッドＬ
に対応したライトドライバ回路＃０〜＃７が搭載され
る。しかしながら、それがシステムに組み込まれたとき
には、全ての回路が使用されるとは限らない。例えば、
磁気ディスク８１が３枚搭載されるシスシテムでは、１
枚当たり上面と下面に２個ずつの合計６個のライトドラ
イバ＃０〜＃５が使用されるから、２つのライトドライ
バ＃６と＃７の出力端子９１がハイインピーダンス状態
になることになる。
【００１７】このような複数からなるライトドハイバ回
路を含むリード／ライト集積回路が用いられた磁気ディ
スクス装置においては、少なくとも出荷前に位置データ
（サーボデータ）を全ディスクに書き込み動作が行われ
る。このとき、ディスク１枚ずつサーボデータを書き込
みと時間がかかるって効率が悪いので、全ての磁気ヘッ
ドを同時に動作させてサーボデータを一度に書き込むと
いうマルチサーボライト機能を設けることが便利であ
る。
路を含むリード／ライト集積回路が用いられた磁気ディ
スクス装置においては、少なくとも出荷前に位置データ
（サーボデータ）を全ディスクに書き込み動作が行われ
る。このとき、ディスク１枚ずつサーボデータを書き込
みと時間がかかるって効率が悪いので、全ての磁気ヘッ
ドを同時に動作させてサーボデータを一度に書き込むと
いうマルチサーボライト機能を設けることが便利であ
る。
【００１８】図２には、上記使用されないライトドライ
バ回路の回路図が示されている。つまり、出力端子Ｘと
Ｙには、負荷としての磁気ヘッドＬが接続されない。そ
して、上記のようなマルチサーボライト機能が設けらて
いると、上記磁気ヘッドＬが接続されないライトドライ
バ回路においても他の磁気ヘッドＬが接続されているラ
イトドライバ回路と同様に書き込み電流が流れるように
される。
バ回路の回路図が示されている。つまり、出力端子Ｘと
Ｙには、負荷としての磁気ヘッドＬが接続されない。そ
して、上記のようなマルチサーボライト機能が設けらて
いると、上記磁気ヘッドＬが接続されないライトドライ
バ回路においても他の磁気ヘッドＬが接続されているラ
イトドライバ回路と同様に書き込み電流が流れるように
される。
【００１９】上記のように磁気ヘッドが接続されない状
態では、入力信号ＷＤ１がロウレベルとなってＰＮＰト
ランジスタＱＰ１がオン状態となり、それに応じてトラ
ンジスタＱ１がオン状態とっても、トランジスタＱ１の
エミッタがハイインピーダンス状態であるら、全ての書
き込み電流ＩｗがＰＮＰトランジスタＱＰ１に流れるこ
とになる。上記のように磁気ヘッドＬが接続された回路
では、ＰＮＰトランジスタＱＰ１は、トランジスタＱ１
のベース電流と上記バイアス電流ＩＳＷ１しか流さない
ので小さなサイズにより形成されている。したがって、
通常の書き込み電流がそのままトランジスタＱＰ１に流
れたのでは許容電流値を超えて破壊してしまう。
態では、入力信号ＷＤ１がロウレベルとなってＰＮＰト
ランジスタＱＰ１がオン状態となり、それに応じてトラ
ンジスタＱ１がオン状態とっても、トランジスタＱ１の
エミッタがハイインピーダンス状態であるら、全ての書
き込み電流ＩｗがＰＮＰトランジスタＱＰ１に流れるこ
とになる。上記のように磁気ヘッドＬが接続された回路
では、ＰＮＰトランジスタＱＰ１は、トランジスタＱ１
のベース電流と上記バイアス電流ＩＳＷ１しか流さない
ので小さなサイズにより形成されている。したがって、
通常の書き込み電流がそのままトランジスタＱＰ１に流
れたのでは許容電流値を超えて破壊してしまう。
【００２０】この実施例では、このような素子破壊を防
止するために、ＰＮＰトランジスタＱＰ１のエミッタに
抵抗Ｒ１が接続されている。上記のように出力端子がハ
イインピーダンス状態のときには、書き込み電流が入力
側のＰＮＰトランジスタに流れることなり、入力電圧Ｗ
Ｄ１に対して、抵抗Ｒ１とＲａが直列に挿入される。つ
まり、このときに流れる電流Ｉｗ’は、通常の書き込み
電流ＩｗのＲａ／（Ｒ１＋Ｒａ）のように小さくされ
て、上記のような素子破壊を防止することができる。
止するために、ＰＮＰトランジスタＱＰ１のエミッタに
抵抗Ｒ１が接続されている。上記のように出力端子がハ
イインピーダンス状態のときには、書き込み電流が入力
側のＰＮＰトランジスタに流れることなり、入力電圧Ｗ
Ｄ１に対して、抵抗Ｒ１とＲａが直列に挿入される。つ
まり、このときに流れる電流Ｉｗ’は、通常の書き込み
電流ＩｗのＲａ／（Ｒ１＋Ｒａ）のように小さくされ
て、上記のような素子破壊を防止することができる。
【００２１】図３には、この発明に係るライトドライバ
回路の他の一実施例の回路図が示されている。この実施
例では、素子数低減のために抵抗Ｒ１とＲ２とが共通化
される。つまり、ＰＮＰトランジスタＱＰ１とＱＰ２の
エミッタを共通化し、共通化された抵抗Ｒ１を接続する
ようにする。この実施例では、上記インバーティンドダ
ーリントン回路４１と４２とは、その相補的な入力信号
ＷＤ１とＷＤ１Ｎに応じて一方がオン状態のときには必
ず他方がオフ状態となる。これにより、上記のように抵
抗Ｒ１とＲ２を１つの抵抗Ｒ１又はＲ２に置き替えるよ
うにすることができる。
回路の他の一実施例の回路図が示されている。この実施
例では、素子数低減のために抵抗Ｒ１とＲ２とが共通化
される。つまり、ＰＮＰトランジスタＱＰ１とＱＰ２の
エミッタを共通化し、共通化された抵抗Ｒ１を接続する
ようにする。この実施例では、上記インバーティンドダ
ーリントン回路４１と４２とは、その相補的な入力信号
ＷＤ１とＷＤ１Ｎに応じて一方がオン状態のときには必
ず他方がオフ状態となる。これにより、上記のように抵
抗Ｒ１とＲ２を１つの抵抗Ｒ１又はＲ２に置き替えるよ
うにすることができる。
【００２２】図１又は図３の実施例において、上記イン
バーテッドダーリントン回路４１と４２には、次のよう
な理由により電圧クランプ回路２１と２２がそれぞれ設
けられる。すなわち、入力信号ＷＤ１とＷＤ２がロウレ
ベルで、入力信号ＷＤ１ＮとＷＤ２Ｎがハイレベルのと
きには、図１に示すように出力端子Ｘから出力端子Ｙに
向かって書き込み電流Ｉｗが流れている。この状態か
ら、入力信号ＷＤ１とＷＤ２がハイレベルに、入力信号
ＷＤ１ＮとＷＤ２Ｎがロウレベルに切り替わると、ＰＮ
ＰトランジスタＱＰ１とＮＰＮトランジスタＱ１及びＱ
４がオフ状態となり、ＰＮＰトランジスタＱＰ２とＮＰ
ＮトランジスタＱ２とＱ３がオン状態になり、書き込み
電流Ｉｗは上記とは逆方向に流れるように切り換えられ
る。
バーテッドダーリントン回路４１と４２には、次のよう
な理由により電圧クランプ回路２１と２２がそれぞれ設
けられる。すなわち、入力信号ＷＤ１とＷＤ２がロウレ
ベルで、入力信号ＷＤ１ＮとＷＤ２Ｎがハイレベルのと
きには、図１に示すように出力端子Ｘから出力端子Ｙに
向かって書き込み電流Ｉｗが流れている。この状態か
ら、入力信号ＷＤ１とＷＤ２がハイレベルに、入力信号
ＷＤ１ＮとＷＤ２Ｎがロウレベルに切り替わると、ＰＮ
ＰトランジスタＱＰ１とＮＰＮトランジスタＱ１及びＱ
４がオフ状態となり、ＰＮＰトランジスタＱＰ２とＮＰ
ＮトランジスタＱ２とＱ３がオン状態になり、書き込み
電流Ｉｗは上記とは逆方向に流れるように切り換えられ
る。
【００２３】書き込み電流Ｉｗが高速に反転するとき、
ヘッド端子間Ｘ，ＹにはＬ・ｄＩｗ／ｄｔの逆起電圧が
発生する。出力端子Ｘの電圧は、トランジスタＱ３のオ
ン状態により、回路の接地電位０Ｖ＋トランジスタＱ３
のコレクタ，エミッタ間電圧ＶCE（約０．４Ｖ）程度に
なる。出力端子Ｙの電圧は、上記出力端子Ｘの電圧を基
準にして上昇し、ＮＰＮトランジスタＱ２はオン状態に
なっているので、そのベース電位も対応して上昇する。
このとき、ＰＮＰトランジスタＱＰ２が飽和してしまう
のを防ぐために電圧クランプ回路２２が設けられてい
る。
ヘッド端子間Ｘ，ＹにはＬ・ｄＩｗ／ｄｔの逆起電圧が
発生する。出力端子Ｘの電圧は、トランジスタＱ３のオ
ン状態により、回路の接地電位０Ｖ＋トランジスタＱ３
のコレクタ，エミッタ間電圧ＶCE（約０．４Ｖ）程度に
なる。出力端子Ｙの電圧は、上記出力端子Ｘの電圧を基
準にして上昇し、ＮＰＮトランジスタＱ２はオン状態に
なっているので、そのベース電位も対応して上昇する。
このとき、ＰＮＰトランジスタＱＰ２が飽和してしまう
のを防ぐために電圧クランプ回路２２が設けられてい
る。
【００２４】つまり、上記ＰＮＰトランジスタＱ２のコ
レクタ（トランジスタＱ２のベース）電位は、クランプ
電圧ＶＣＰ＋ＶBEQP6 で固定させられる。出力端子Ｙの
電圧は、トランジスタＱ２のベースが上記のように電圧
クランプさせられてもさらに上昇できる。このトランジ
スタＱ２のエミッタが接続された出力端子Ｙの電圧は、
トランジスタＱ２のベース，エミッタ間逆耐圧が許す限
りに上昇させることができる。
レクタ（トランジスタＱ２のベース）電位は、クランプ
電圧ＶＣＰ＋ＶBEQP6 で固定させられる。出力端子Ｙの
電圧は、トランジスタＱ２のベースが上記のように電圧
クランプさせられてもさらに上昇できる。このトランジ
スタＱ２のエミッタが接続された出力端子Ｙの電圧は、
トランジスタＱ２のベース，エミッタ間逆耐圧が許す限
りに上昇させることができる。
【００２５】図７の電圧波形図に示すように、電源電圧
ＶＣＣより高い電圧まで逆起電圧を高くすることがで
き、その電圧レベルと時間との積によりインダクタンス
成分に蓄積されたエネルギーの放出が行われる。この実
施例のように電源電圧ＶＣＣ以上の高い電圧まで上昇さ
せることにより、その分短い時間内にインダクタンス成
分に蓄積されたエネルギーの放出ができ、逆方向への書
き込み電流の切り換えを高速に行うようにすることがで
きる。なお、図７においては、後半の部分が上記のよう
な出力端子Ｙの電圧ＶＹが示されている。
ＶＣＣより高い電圧まで逆起電圧を高くすることがで
き、その電圧レベルと時間との積によりインダクタンス
成分に蓄積されたエネルギーの放出が行われる。この実
施例のように電源電圧ＶＣＣ以上の高い電圧まで上昇さ
せることにより、その分短い時間内にインダクタンス成
分に蓄積されたエネルギーの放出ができ、逆方向への書
き込み電流の切り換えを高速に行うようにすることがで
きる。なお、図７においては、後半の部分が上記のよう
な出力端子Ｙの電圧ＶＹが示されている。
【００２６】通常の製造プロセスでは、上記トランジス
タＱ２のベース，エミッタ間耐圧を８〜９Ｖにできる。
そして、電源電圧ＶＣＣとして５Ｖのような低い電圧の
ときでも、磁気ヘッドの両端電圧ＶＸ−ＶＹを約１０Ｖ
以上に高くできるから、５Ｖのような低電源電圧のとき
でも、１２Ｖのような高い電圧を用いる場合と同様に高
速に電流切り換えが可能になる。したがって、トランジ
スタＱ１及びＱ２のベース，エミッタ間電圧をより高耐
圧化すれば、それに対応して上記書き込み電流の実質的
な切り換えを高速にすることができるようになる。
タＱ２のベース，エミッタ間耐圧を８〜９Ｖにできる。
そして、電源電圧ＶＣＣとして５Ｖのような低い電圧の
ときでも、磁気ヘッドの両端電圧ＶＸ−ＶＹを約１０Ｖ
以上に高くできるから、５Ｖのような低電源電圧のとき
でも、１２Ｖのような高い電圧を用いる場合と同様に高
速に電流切り換えが可能になる。したがって、トランジ
スタＱ１及びＱ２のベース，エミッタ間電圧をより高耐
圧化すれば、それに対応して上記書き込み電流の実質的
な切り換えを高速にすることができるようになる。
【００２７】図５には、この発明に係るライトドライバ
回路の他の一実施例の回路図が示されている。この実施
例では、図１や図３の実施例におけるバイアス回路２１
と２３が、抵抗ＲＳＷ１とＲＳＷ２にそれぞれ置き替え
られる。つまり、これらの抵抗ＲＳＷ１やＲＳＷ２にか
かる電圧に対して、その抵抗値を大きく設定することに
より、実質的に定電流化されたバイアス電流ＩＳＷ１、
ＩＳＷ２を流すようにすることができるものである。な
お、必要なら前記図１又は図３の実施例のようなバイア
ス回路２１，２２と上記高抵抗ＲＳＷ１，ＲＳＷ２とを
組み合わせてバイアス電流ＩＳＷ１，ＩＳＷ２とをそれ
ぞれ形成するようにしてもよい。
回路の他の一実施例の回路図が示されている。この実施
例では、図１や図３の実施例におけるバイアス回路２１
と２３が、抵抗ＲＳＷ１とＲＳＷ２にそれぞれ置き替え
られる。つまり、これらの抵抗ＲＳＷ１やＲＳＷ２にか
かる電圧に対して、その抵抗値を大きく設定することに
より、実質的に定電流化されたバイアス電流ＩＳＷ１、
ＩＳＷ２を流すようにすることができるものである。な
お、必要なら前記図１又は図３の実施例のようなバイア
ス回路２１，２２と上記高抵抗ＲＳＷ１，ＲＳＷ２とを
組み合わせてバイアス電流ＩＳＷ１，ＩＳＷ２とをそれ
ぞれ形成するようにしてもよい。
【００２８】図８には、この発明に係るライトドライバ
回路の他の一実施例の回路図が示されている。この実施
例では、出力端子ＸとＹにそれぞれダンピング抵抗ＲＤ
１とＲＤ２が設けられる。この実施例では、効率的に書
き込み電流を得るために、上記ダンピング抵抗ＲＤ１と
ＲＤ２は、従来のように電源電圧ＶＣＣとの間に設ける
ものではなく、一方向性素子としてのダイオードＤＤ
１、ＤＤ２と直列形態に接続され、かつ、出力端子Ｘ，
Ｙとそれぞれの入力信号ＷＤ１，ＷＤ１Ｎに対応して変
化させられる電圧源ＶＤ１，ＶＤ２との間に設けられ
る。
回路の他の一実施例の回路図が示されている。この実施
例では、出力端子ＸとＹにそれぞれダンピング抵抗ＲＤ
１とＲＤ２が設けられる。この実施例では、効率的に書
き込み電流を得るために、上記ダンピング抵抗ＲＤ１と
ＲＤ２は、従来のように電源電圧ＶＣＣとの間に設ける
ものではなく、一方向性素子としてのダイオードＤＤ
１、ＤＤ２と直列形態に接続され、かつ、出力端子Ｘ，
Ｙとそれぞれの入力信号ＷＤ１，ＷＤ１Ｎに対応して変
化させられる電圧源ＶＤ１，ＶＤ２との間に設けられ
る。
【００２９】書き込み電流Ｉｗは、磁気ヘッドのインダ
クタンス成分、抵抗成分及び寄生容量とにより２次イン
ディシャル応答になる。それを制動して図６に示した波
形図のように最適化させるために上記のダンピング抵抗
ＲＤ１とＲＤ２が設けられる。従来のように、ダンピン
グ抵抗ＲＤ１とＲＤ２とを各出力端子Ｘ，Ｙと電源電圧
ＶＣＣとの間に設けたのでは、ロウレベル側の出力端子
に設けられたダンピング抵抗に無効電流が流れることに
なる。この無効電流は、上記のように出力端子のロウレ
ベルが約０．４Ｖ程度であるので、（ＶＣＣ−０．４）
／ＲＤ１のような無視できない大きさである。
クタンス成分、抵抗成分及び寄生容量とにより２次イン
ディシャル応答になる。それを制動して図６に示した波
形図のように最適化させるために上記のダンピング抵抗
ＲＤ１とＲＤ２が設けられる。従来のように、ダンピン
グ抵抗ＲＤ１とＲＤ２とを各出力端子Ｘ，Ｙと電源電圧
ＶＣＣとの間に設けたのでは、ロウレベル側の出力端子
に設けられたダンピング抵抗に無効電流が流れることに
なる。この無効電流は、上記のように出力端子のロウレ
ベルが約０．４Ｖ程度であるので、（ＶＣＣ−０．４）
／ＲＤ１のような無視できない大きさである。
【００３０】この実施例では、ダンピング抵抗ＲＤ１と
ＲＤ２を従来のような固定的な電源電圧ＶＣＣに接続す
るのではなく、入力信号ＷＤ１，ＷＤ１Ｎに応じて変化
する電圧源ＶＤ１，ＶＤ２との間に設けるようにするも
のである。例えば、入力信号ＷＤ１とＷＤ２がロウレベ
ルで、入力信号ＷＤ１ＮとＷＤ２Ｎがハイレベルときに
は、上記電圧ＶＤ１がハイレベルで、ＶＤ２がロウレベ
ルにされる。このように出力端子Ｘから出力端子Ｙに向
かって書き込み電流を流すときには、ロウレベル側の出
力端子Ｙに対応した電圧ＶＤ２が出力端子Ｙとほぼ同じ
ロウレベルになっているのでそこには無効電流が流れな
くできる。
ＲＤ２を従来のような固定的な電源電圧ＶＣＣに接続す
るのではなく、入力信号ＷＤ１，ＷＤ１Ｎに応じて変化
する電圧源ＶＤ１，ＶＤ２との間に設けるようにするも
のである。例えば、入力信号ＷＤ１とＷＤ２がロウレベ
ルで、入力信号ＷＤ１ＮとＷＤ２Ｎがハイレベルときに
は、上記電圧ＶＤ１がハイレベルで、ＶＤ２がロウレベ
ルにされる。このように出力端子Ｘから出力端子Ｙに向
かって書き込み電流を流すときには、ロウレベル側の出
力端子Ｙに対応した電圧ＶＤ２が出力端子Ｙとほぼ同じ
ロウレベルになっているのでそこには無効電流が流れな
くできる。
【００３１】この実施例では、ダイオードＤＤ１，ＤＤ
２が直列に挿入されているので、ダンピング抵抗ＲＤ
１，ＲＤ２に電流を流したくないときには、電圧ＶＤ１
とＶＤ２をロウレベルにすればよい。このような電圧Ｖ
Ｄ１，ＶＤ２のロウレベルにより上記のダイオードＤＤ
１，ＤＤ２がオフ状態となり、出力端子Ｘ，Ｙからダン
ピング抵抗ＲＤ１，ＲＤ２を切り離すことができる。
２が直列に挿入されているので、ダンピング抵抗ＲＤ
１，ＲＤ２に電流を流したくないときには、電圧ＶＤ１
とＶＤ２をロウレベルにすればよい。このような電圧Ｖ
Ｄ１，ＶＤ２のロウレベルにより上記のダイオードＤＤ
１，ＤＤ２がオフ状態となり、出力端子Ｘ，Ｙからダン
ピング抵抗ＲＤ１，ＲＤ２を切り離すことができる。
【００３２】図９には、この発明に係るライトドライバ
回路の一実施例の具体的回路図が示されている。この実
施例では、上記ダンピンク抵抗ＲＤ１，ＲＤ２が接続さ
れる電圧源ＶＤ１とＶＤ２の具体的な回路が示されてい
る。前記のバイアス回路を駆動するＰＮＰトランジスタ
ＱＰ３とＱＰ４のコレクタに、ＮＰＮ型のエミッタフォ
ロワトランジスタＱ９とＱ１０が設けられ、これらのト
ランジスタＱ９とＱ１１０のエミッタに前記ダンピング
抵抗ＲＤ１とＲＤ２が接続される。
回路の一実施例の具体的回路図が示されている。この実
施例では、上記ダンピンク抵抗ＲＤ１，ＲＤ２が接続さ
れる電圧源ＶＤ１とＶＤ２の具体的な回路が示されてい
る。前記のバイアス回路を駆動するＰＮＰトランジスタ
ＱＰ３とＱＰ４のコレクタに、ＮＰＮ型のエミッタフォ
ロワトランジスタＱ９とＱ１０が設けられ、これらのト
ランジスタＱ９とＱ１１０のエミッタに前記ダンピング
抵抗ＲＤ１とＲＤ２が接続される。
【００３３】上記のように、入力信号ＷＤ１とＷＤ２が
ロウレベルで、入力信号ＷＤ１ＮとＷＤ２Ｎがハイレベ
ルときには、上記トランジスタＱＰ３がオン状態とな
り、直列ダイオードＤ１〜Ｄ３により形成された３ＶＦ
（ＶＧは順方向電圧）の電圧が、ハイレベルの電圧ＶＤ
１としてダイピング抵抗ＲＤ１に供給される。これに対
して、入力信号ＷＤ１Ｎのハイレベルによりトランジス
タＱＰ４がオフ状態にされるので、トランジスタＱ１０
はオフ状態となりダンピング抵抗ＲＤ２に対しては電流
が流れなくされる。つまり、前記のように出力端子Ｙの
ロウレベルに対応したロウレベルの電位にしないでも、
上記のように電流経路を遮断しても同様な効果を得るこ
とができる。
ロウレベルで、入力信号ＷＤ１ＮとＷＤ２Ｎがハイレベ
ルときには、上記トランジスタＱＰ３がオン状態とな
り、直列ダイオードＤ１〜Ｄ３により形成された３ＶＦ
（ＶＧは順方向電圧）の電圧が、ハイレベルの電圧ＶＤ
１としてダイピング抵抗ＲＤ１に供給される。これに対
して、入力信号ＷＤ１Ｎのハイレベルによりトランジス
タＱＰ４がオフ状態にされるので、トランジスタＱ１０
はオフ状態となりダンピング抵抗ＲＤ２に対しては電流
が流れなくされる。つまり、前記のように出力端子Ｙの
ロウレベルに対応したロウレベルの電位にしないでも、
上記のように電流経路を遮断しても同様な効果を得るこ
とができる。
【００３４】この実施例では、上記下段側の出力トラン
ジスタＱ３とＱ４のベースに供給される入力信号ＷＤ２
とＷＤ２Ｎを形成する回路も示されている。入力信号Ｗ
Ｄ１とＷＤ１Ｎは、ＰＮＰトランジスタＱＰ７とＱＰ８
のベースに供給される。これらのトランジスタＱＰ７と
ＱＰ８のエミッタには、それぞれエミッタ抵抗Ｒ７とＲ
８が設けられ、コレクタと回路の接地電位との間には負
荷抵抗が設けられる。同図おてい、上記出力トランジス
タＱ３とＱ４のベースとエミッタ間に挿入されている抵
抗が、上記トランジスタＱＰ７とＱＰ８のコレクタ負荷
抵抗である。
ジスタＱ３とＱ４のベースに供給される入力信号ＷＤ２
とＷＤ２Ｎを形成する回路も示されている。入力信号Ｗ
Ｄ１とＷＤ１Ｎは、ＰＮＰトランジスタＱＰ７とＱＰ８
のベースに供給される。これらのトランジスタＱＰ７と
ＱＰ８のエミッタには、それぞれエミッタ抵抗Ｒ７とＲ
８が設けられ、コレクタと回路の接地電位との間には負
荷抵抗が設けられる。同図おてい、上記出力トランジス
タＱ３とＱ４のベースとエミッタ間に挿入されている抵
抗が、上記トランジスタＱＰ７とＱＰ８のコレクタ負荷
抵抗である。
【００３５】トランジスタＱ３のベースに供給される電
圧ＷＤ２は、入力信号ＷＤ１Ｎがベースに供給されたＰ
ＮＰトランジスタＱＰ８により反転させられて、上記入
力信号ＷＤ１と同相で変化する入力信号とされる。ま
た、トランジスタＱ５のベースに供給される電圧ＷＤ２
Ｎは、入力信号ＷＤ１がベースに供給されたＰＮＰトラ
ンジスタＱＰ７により反転させられて、上記入力信号Ｗ
Ｄ１Ｎと同相で変化する入力信号とされる。また、バイ
アス回路は、前記のような電流ミラー回路と、高抵抗Ｒ
ＳＷ１とＲＳＷ２に対応した抵抗Ｒ５とＲ６とにより構
成される。
圧ＷＤ２は、入力信号ＷＤ１Ｎがベースに供給されたＰ
ＮＰトランジスタＱＰ８により反転させられて、上記入
力信号ＷＤ１と同相で変化する入力信号とされる。ま
た、トランジスタＱ５のベースに供給される電圧ＷＤ２
Ｎは、入力信号ＷＤ１がベースに供給されたＰＮＰトラ
ンジスタＱＰ７により反転させられて、上記入力信号Ｗ
Ｄ１Ｎと同相で変化する入力信号とされる。また、バイ
アス回路は、前記のような電流ミラー回路と、高抵抗Ｒ
ＳＷ１とＲＳＷ２に対応した抵抗Ｒ５とＲ６とにより構
成される。
【００３６】図１０には、この発明に係るライトドライ
バ回路の一実施例の具体的回路図が示されている。この
実施例では、書き込み電流Ｉｗ及びバイアス電流ＩＳＷ
１，ＩＳＷ２を設定する具体的回路が示されている。こ
の実施例では、実質的な電流ミラー回路によって上記の
電流ＩｗとＩＳＷとが決められる。つまり、上記インバ
ーティッドダーリントン回路を構成するトランジスタＱ
Ｐ１，Ｑ１及びＱＰ２とＱ２と同様な構成にされたＰＮ
ＰトランジスタＱＰ１’とＱ１’及びＱＰ２’とＱ２’
に設けられる抵抗として、上記抵抗Ｒａに対して１０倍
の抵抗値を持つようにされた抵抗１０×Ｒａと、上記抵
抗Ｒ１，Ｒ２の１０倍の抵抗値を持つようにされた抵抗
１０×Ｒ１，１０×Ｒ２をそれぞれ接続する。
バ回路の一実施例の具体的回路図が示されている。この
実施例では、書き込み電流Ｉｗ及びバイアス電流ＩＳＷ
１，ＩＳＷ２を設定する具体的回路が示されている。こ
の実施例では、実質的な電流ミラー回路によって上記の
電流ＩｗとＩＳＷとが決められる。つまり、上記インバ
ーティッドダーリントン回路を構成するトランジスタＱ
Ｐ１，Ｑ１及びＱＰ２とＱ２と同様な構成にされたＰＮ
ＰトランジスタＱＰ１’とＱ１’及びＱＰ２’とＱ２’
に設けられる抵抗として、上記抵抗Ｒａに対して１０倍
の抵抗値を持つようにされた抵抗１０×Ｒａと、上記抵
抗Ｒ１，Ｒ２の１０倍の抵抗値を持つようにされた抵抗
１０×Ｒ１，１０×Ｒ２をそれぞれ接続する。
【００３７】上記トランジスタＱ１’とＱ２’のコレク
タには、書き込み電流Ｉｗの１／１０に設定された定電
流源ＩＮ１の定電流を相補の入力データＤとＤＮに対応
して相補的に流すようにし、上記トランジスタＱＰ１’
とＱＰ２’のコレクタには、バイアス電流ＩＳＷの１／
１０に設定された定電流源ＩＰ１の定電流を相補の入力
データＤとＤＮに対応して相補的に流すようにする。上
記の定電流Ｉｗ／１０が流れるトランジスタＱＰ１’
（又はＱＰ２’）と、書き込み電流を形成するインバー
ティッドダーリントン回路のＰＮＰトランジスタＱＰ１
（ＱＰ２）のベースが共通にされており、そのエミッタ
側に設けられた抵抗Ｒ１とＲａの抵抗比が上記のように
１０対１に設定されているから、トランジスタＱ１又は
Ｑ２のエミッタから出力される書き込み電流Ｉｗは、上
記定電流源ＩＮ１の１０倍の電流に高精度に設定され
る。
タには、書き込み電流Ｉｗの１／１０に設定された定電
流源ＩＮ１の定電流を相補の入力データＤとＤＮに対応
して相補的に流すようにし、上記トランジスタＱＰ１’
とＱＰ２’のコレクタには、バイアス電流ＩＳＷの１／
１０に設定された定電流源ＩＰ１の定電流を相補の入力
データＤとＤＮに対応して相補的に流すようにする。上
記の定電流Ｉｗ／１０が流れるトランジスタＱＰ１’
（又はＱＰ２’）と、書き込み電流を形成するインバー
ティッドダーリントン回路のＰＮＰトランジスタＱＰ１
（ＱＰ２）のベースが共通にされており、そのエミッタ
側に設けられた抵抗Ｒ１とＲａの抵抗比が上記のように
１０対１に設定されているから、トランジスタＱ１又は
Ｑ２のエミッタから出力される書き込み電流Ｉｗは、上
記定電流源ＩＮ１の１０倍の電流に高精度に設定され
る。
【００３８】つまり、半導体集積回路では製造プロセス
に影響されずにトランジスタＱＰ１とＱＰ１’及びＱ１
とＱ１’との相対的な特性を高精度に合わせ込むことが
できること、及び上記抵抗値の比も高精度に形成できる
から上記書き込み電流Ｉｗ及びバイアス電流ＩＳＷを高
精度に設定することができる。トランジスタＱＰ９とＱ
Ｐ１０は、上記ベースが共通にされた合計４個ものＰＮ
Ｐトランジスタのベース電流をそれぞれ吸収し、上記の
電流比がこれらのベース電流に影響されないようにする
ためのものである。これにより、電源電圧の変動等に影
響されないで安定した書き込み動作を行わせることがで
きる。
に影響されずにトランジスタＱＰ１とＱＰ１’及びＱ１
とＱ１’との相対的な特性を高精度に合わせ込むことが
できること、及び上記抵抗値の比も高精度に形成できる
から上記書き込み電流Ｉｗ及びバイアス電流ＩＳＷを高
精度に設定することができる。トランジスタＱＰ９とＱ
Ｐ１０は、上記ベースが共通にされた合計４個ものＰＮ
Ｐトランジスタのベース電流をそれぞれ吸収し、上記の
電流比がこれらのベース電流に影響されないようにする
ためのものである。これにより、電源電圧の変動等に影
響されないで安定した書き込み動作を行わせることがで
きる。
【００３９】図１１には、この発明に係るライトドライ
バ回路における動作電流設定部の一実施例の具体的回路
図が示されている。この実施例では、書き込み電流源に
より、基準となる定電流が形成される。書き込み電流源
は、トランジスタＱのベース，エミッタ間等を利用して
形成された定電圧を、外部端子を介して接続された外付
抵抗Ｒext に印加して所望の基準定電流Ｉwcを形成す
る。このような外付抵抗Ｒext を用いた場合には、上記
定電圧のプロセスバラツキを補償するとともに、それが
搭載される磁気ディスク装置に対応して任意の書き込み
電流の設定が可能になる。
バ回路における動作電流設定部の一実施例の具体的回路
図が示されている。この実施例では、書き込み電流源に
より、基準となる定電流が形成される。書き込み電流源
は、トランジスタＱのベース，エミッタ間等を利用して
形成された定電圧を、外部端子を介して接続された外付
抵抗Ｒext に印加して所望の基準定電流Ｉwcを形成す
る。このような外付抵抗Ｒext を用いた場合には、上記
定電圧のプロセスバラツキを補償するとともに、それが
搭載される磁気ディスク装置に対応して任意の書き込み
電流の設定が可能になる。
【００４０】この基準定電流Ｉwcは、ＰＮＰトランジス
タＱＰ１１とＱＰ１２からなる電流ミラー回路により押
し出し電流に変換され、ＮＰＮトランジスタＱ１１に流
すようにされる。そして、このトランジスタＱ１１と電
流ミラー形態にされたトランジスタＱ１３とＱ１４によ
り、上記定電流ＩＰ１とＩＰ２が形成される。つまり、
トランジスタＱ１１、Ｑ１２及びＱ１３を同じエミッタ
サイズとしたときには、そのエミッタに設けられたエミ
ッタ抵抗の抵抗比を所望の比に設定することにより、上
記基準電流Ｉwcに対して高い精度比により設定された電
流ＩＰ１とＩＮ１を得ることができる。トランジスタＱ
１２は、上記のような電流ミラー形態にされたトランジ
スタＱ１１、Ｑ１３及びＱ１４のベース電流の供給源と
して動作して上記電流比を高精度に設定する。
タＱＰ１１とＱＰ１２からなる電流ミラー回路により押
し出し電流に変換され、ＮＰＮトランジスタＱ１１に流
すようにされる。そして、このトランジスタＱ１１と電
流ミラー形態にされたトランジスタＱ１３とＱ１４によ
り、上記定電流ＩＰ１とＩＰ２が形成される。つまり、
トランジスタＱ１１、Ｑ１２及びＱ１３を同じエミッタ
サイズとしたときには、そのエミッタに設けられたエミ
ッタ抵抗の抵抗比を所望の比に設定することにより、上
記基準電流Ｉwcに対して高い精度比により設定された電
流ＩＰ１とＩＮ１を得ることができる。トランジスタＱ
１２は、上記のような電流ミラー形態にされたトランジ
スタＱ１１、Ｑ１３及びＱ１４のベース電流の供給源と
して動作して上記電流比を高精度に設定する。
【００４１】この実施例では、上記のような定電流をＩ
wcを利用して、安定したクランプ電圧ＶＣＰを形成す
る。すなわち、上記ＰＮＰトランジスタＱＰ１２のコレ
クタにダイオードＤ７とＤ８を直列に接続し、トランジ
スタＱ１１とＱ１２のベース，エミッタ間電圧、及びダ
イオードＤ７とＤ８の順方向電圧とで約２ＶＦ＋２ＶBE
からなるようなクランプ電圧ＶＣＰを形成するものであ
る。
wcを利用して、安定したクランプ電圧ＶＣＰを形成す
る。すなわち、上記ＰＮＰトランジスタＱＰ１２のコレ
クタにダイオードＤ７とＤ８を直列に接続し、トランジ
スタＱ１１とＱ１２のベース，エミッタ間電圧、及びダ
イオードＤ７とＤ８の順方向電圧とで約２ＶＦ＋２ＶBE
からなるようなクランプ電圧ＶＣＰを形成するものであ
る。
【００４２】上記の定電流ＩＰ１とＩＮ１は、電流スイ
ッチ回路を構成する差動トランジスタＱ１５，Ｑ１６と
Ｑ１７，Ｑ１８のエミッタに供給される。これらの差動
トランジスタＱ１４，Ｑ１７とＱ１５，Ｑ１８のベース
には、相補の書き込みデータＤとＤＮが供給される。つ
まり、トランジスタＱ１４とＱ１５は、前記図１０の実
施例の定電流源ＩＰ１とＩＮ１に対応し、トランジスタ
Ｑ１６とＱ１８は定電流源ＩＰ１とＩＮ１に対応してい
る。
ッチ回路を構成する差動トランジスタＱ１５，Ｑ１６と
Ｑ１７，Ｑ１８のエミッタに供給される。これらの差動
トランジスタＱ１４，Ｑ１７とＱ１５，Ｑ１８のベース
には、相補の書き込みデータＤとＤＮが供給される。つ
まり、トランジスタＱ１４とＱ１５は、前記図１０の実
施例の定電流源ＩＰ１とＩＮ１に対応し、トランジスタ
Ｑ１６とＱ１８は定電流源ＩＰ１とＩＮ１に対応してい
る。
【００４３】上記のような入力データＤとＤＮによりス
イッチされる定電流ＩＰ１とＩＮ１を、ライトドライバ
の上段側回路を構成するインバーティッドダーリントン
回路と類似の回路（ＱＰ１’、Ｑ１及び抵抗１０×Ｒ
ａ、１０×Ｒ１）と（ＱＰ２’、Ｑ２及び抵抗１０×Ｒ
ａ、１０×Ｒ２）に流して、上記トランジスタＱＰ１’
とＱＰ２’のベースから入力信号ＷＤ１とＷＤ１Ｎが形
成されて、同図ではブラックボックスで示された前記の
ようなのライトドライバ回路に供給される。また、上記
クランプ用電圧ＶＣＰも、上記ライトドライバ回路に含
まれる電圧クランプ回路２１と２２に供給される。
イッチされる定電流ＩＰ１とＩＮ１を、ライトドライバ
の上段側回路を構成するインバーティッドダーリントン
回路と類似の回路（ＱＰ１’、Ｑ１及び抵抗１０×Ｒ
ａ、１０×Ｒ１）と（ＱＰ２’、Ｑ２及び抵抗１０×Ｒ
ａ、１０×Ｒ２）に流して、上記トランジスタＱＰ１’
とＱＰ２’のベースから入力信号ＷＤ１とＷＤ１Ｎが形
成されて、同図ではブラックボックスで示された前記の
ようなのライトドライバ回路に供給される。また、上記
クランプ用電圧ＶＣＰも、上記ライトドライバ回路に含
まれる電圧クランプ回路２１と２２に供給される。
【００４４】図１２には、この発明に係るライトドライ
バ回路が搭載されるリード／ライト集積回路とその外部
回路の一実施例のブロック図が示されている。この発明
に係るリード／ライト集積回路ＩＣは、複数ヘッド回路
から構成される。すなわち、図１２に示されたＭＲヘッ
ド１とそのリードプリアンプ２の他に、例えば７個のＭ
Ｒヘッドとそのリードプリアンプが設けられ、これら合
計８個分の回路に対して１つのポストアンプ出力回路８
が共通に設けられる。同図のリードプリアンプ２は、レ
ベルシフト３も含むものである。
バ回路が搭載されるリード／ライト集積回路とその外部
回路の一実施例のブロック図が示されている。この発明
に係るリード／ライト集積回路ＩＣは、複数ヘッド回路
から構成される。すなわち、図１２に示されたＭＲヘッ
ド１とそのリードプリアンプ２の他に、例えば７個のＭ
Ｒヘッドとそのリードプリアンプが設けられ、これら合
計８個分の回路に対して１つのポストアンプ出力回路８
が共通に設けられる。同図のリードプリアンプ２は、レ
ベルシフト３も含むものである。
【００４５】上記ポストアンプ出力回路８の一対の出力
信号は、ＤＣ出力オフセットをカットするよう比較的大
きな容量値を持つキャパシタを介してＡＧＣ（自動利得
制御）アンプ１１に供給される。このＡＧＣアンプ１１
の出力信号は、波形整形回路１２により波形整形され、
パルス化回路１３によりパルス信号として磁気ディスス
ク制御回路等の上位回路に伝えられる。
信号は、ＤＣ出力オフセットをカットするよう比較的大
きな容量値を持つキャパシタを介してＡＧＣ（自動利得
制御）アンプ１１に供給される。このＡＧＣアンプ１１
の出力信号は、波形整形回路１２により波形整形され、
パルス化回路１３によりパルス信号として磁気ディスス
ク制御回路等の上位回路に伝えられる。
【００４６】磁気ディスク装置の大記憶容量化のため
に、上記リード／ライト集積回路ＩＣは、複数個搭載さ
れ、ポストアンプ出力回路８は、他のリード／ライト集
積回路のポストアンプ出力回路と出力端子が共通に接続
される。選択されたリード／ライト集積回路の出力信号
のみが前記キャパシタを通してＡＧＣアンプに伝えられ
るようにするために、ポストアンプ出力回路８は、３状
態出力機能を持つようにされる。言い換えるならば、非
選択状態に置かれるリード／ライト集積回路ＩＣのポス
トアンプ出力回路８は、その出力がハイインピーダンス
状態にされる。
に、上記リード／ライト集積回路ＩＣは、複数個搭載さ
れ、ポストアンプ出力回路８は、他のリード／ライト集
積回路のポストアンプ出力回路と出力端子が共通に接続
される。選択されたリード／ライト集積回路の出力信号
のみが前記キャパシタを通してＡＧＣアンプに伝えられ
るようにするために、ポストアンプ出力回路８は、３状
態出力機能を持つようにされる。言い換えるならば、非
選択状態に置かれるリード／ライト集積回路ＩＣのポス
トアンプ出力回路８は、その出力がハイインピーダンス
状態にされる。
【００４７】リード／ライト集積回路に含まれる書き込
み系回路は、分周回路６とライトドライバ回路７から構
成される。複数からなるライトドライバ７の入力に分周
回路６の出力が共通に伝えられ、選択信号により選択さ
れた磁気ヘッドに対応したものライトドライバ７が動作
状態となって磁気ヘッド５を駆動する。分周回路６は、
その電流源を非ライト時に微小電流化しパワーの低減を
図り、ライト時にのみ通常電流を流すようにされる。す
なわち、非ライト時には微小電流が分周回路６に供給さ
れている。ライト時には通常動作電流が分周回路６に供
給される。９は、異常検出回路であり、ＭＲヘッド２や
磁気ヘッド５の断線や短絡等の異常を検出する。モード
切り換え回路は、書き込みモード、読み出しモードの切
り換えを行う。
み系回路は、分周回路６とライトドライバ回路７から構
成される。複数からなるライトドライバ７の入力に分周
回路６の出力が共通に伝えられ、選択信号により選択さ
れた磁気ヘッドに対応したものライトドライバ７が動作
状態となって磁気ヘッド５を駆動する。分周回路６は、
その電流源を非ライト時に微小電流化しパワーの低減を
図り、ライト時にのみ通常電流を流すようにされる。す
なわち、非ライト時には微小電流が分周回路６に供給さ
れている。ライト時には通常動作電流が分周回路６に供
給される。９は、異常検出回路であり、ＭＲヘッド２や
磁気ヘッド５の断線や短絡等の異常を検出する。モード
切り換え回路は、書き込みモード、読み出しモードの切
り換えを行う。
【００４８】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 相補的な一対の入力信号がそれぞれベースに供
給された第１と第２のＰＮＰ入力トランジスタに対して
インバーティッドダーリントン形態に第１と第２のＮＰ
Ｎ出力トランジスタを設け、上記対応するＰＮＰ入力ト
ランジスタのエミッタとＮＰＮ出力トランジスタのコレ
クタとの間にそれぞれ第１の抵抗素子を設け、上記第１
と第２のＮＰＮ出力トランジスタの共通化されたコレク
タと電源電圧との間に第２の抵抗素子を設け、上記第１
と第２のＰＮＰトランジスタのコレクタにクランプ用電
圧を供給し、上記第１と第２のＮＰＮ出力トランジスタ
とそれぞれ直列形態に接続され相補的にスイッチ制御さ
れる第３と第４のＮＰＮ出力トランジスタを設け、上記
第１と第３の出力トランジスタの接続点と上記第２と第
４の出力トランジスタの接続点とをそれぞれ第１と第２
の出力端子として、それらの間にインダクティブヘッド
を接続することにより、電流切り換え時の出力端子間電
圧が上記ＮＰＮトランジスタのベース，エミッタ間の耐
圧電圧に対応して電源電圧以上に高く設定できるので書
き込み電流の高速切り換えが可能となり、マルチサーボ
ライト動作において開放状態とされた回路では、ＰＮＰ
トランジスタのエミッタに設けられた第１の抵抗素子に
よる電流制限が行われるという効果が得られる。
記の通りである。すなわち、 （１） 相補的な一対の入力信号がそれぞれベースに供
給された第１と第２のＰＮＰ入力トランジスタに対して
インバーティッドダーリントン形態に第１と第２のＮＰ
Ｎ出力トランジスタを設け、上記対応するＰＮＰ入力ト
ランジスタのエミッタとＮＰＮ出力トランジスタのコレ
クタとの間にそれぞれ第１の抵抗素子を設け、上記第１
と第２のＮＰＮ出力トランジスタの共通化されたコレク
タと電源電圧との間に第２の抵抗素子を設け、上記第１
と第２のＰＮＰトランジスタのコレクタにクランプ用電
圧を供給し、上記第１と第２のＮＰＮ出力トランジスタ
とそれぞれ直列形態に接続され相補的にスイッチ制御さ
れる第３と第４のＮＰＮ出力トランジスタを設け、上記
第１と第３の出力トランジスタの接続点と上記第２と第
４の出力トランジスタの接続点とをそれぞれ第１と第２
の出力端子として、それらの間にインダクティブヘッド
を接続することにより、電流切り換え時の出力端子間電
圧が上記ＮＰＮトランジスタのベース，エミッタ間の耐
圧電圧に対応して電源電圧以上に高く設定できるので書
き込み電流の高速切り換えが可能となり、マルチサーボ
ライト動作において開放状態とされた回路では、ＰＮＰ
トランジスタのエミッタに設けられた第１の抵抗素子に
よる電流制限が行われるという効果が得られる。
【００４９】（２） 上記（１）の電流制限動作によ
り、小さなサイズの第１と第２のＰＮＰトランジスタを
用い、複数のライトドライバを一斉に動作状態にしてマ
ルチサーボライト機能を持たせることができるという効
果が得られる。
り、小さなサイズの第１と第２のＰＮＰトランジスタを
用い、複数のライトドライバを一斉に動作状態にしてマ
ルチサーボライト機能を持たせることができるという効
果が得られる。
【００５０】（３） 上記第１と第２の出力端子とそれ
ぞれに対応した入力信号に対応して変化する電圧を形成
する第１と第２の電源源との間には、ダンピング抵抗素
子と上記電源端子から出力端子に向かって電流を流すよ
うな一方向性素子とを直列に接続することより、定常的
にダイピング抵抗に無効電流が流れなくすることができ
るという効果が得られる。
ぞれに対応した入力信号に対応して変化する電圧を形成
する第１と第２の電源源との間には、ダンピング抵抗素
子と上記電源端子から出力端子に向かって電流を流すよ
うな一方向性素子とを直列に接続することより、定常的
にダイピング抵抗に無効電流が流れなくすることができ
るという効果が得られる。
【００５１】（４） 相補的な一対の入力信号を受ける
ＰＮＰ型入力トランジスタと、そのコレクタ出力がベー
スに供給されたＮＰＮトランジスタからなるインバーテ
ィッドダーリントン回路及び上記ＰＮＰトランジスタの
コレクタに設けられて定電圧を形成する直列形態のダイ
オードかなる電圧源回路により、ダンピング抵抗素子に
供給する電圧を形成し、上記直列形態のダイオードを通
した電流を電流ミラー回路に供給してその出力電流を第
１と第２のＮＰＮトランジスタのベース電流引き抜き用
のバイアス電流として利用することにより、上記ダンピ
ング抵抗による無効電流を減らすとともに電流切り換え
動作を高速にすることができるという効果が得られる。
ＰＮＰ型入力トランジスタと、そのコレクタ出力がベー
スに供給されたＮＰＮトランジスタからなるインバーテ
ィッドダーリントン回路及び上記ＰＮＰトランジスタの
コレクタに設けられて定電圧を形成する直列形態のダイ
オードかなる電圧源回路により、ダンピング抵抗素子に
供給する電圧を形成し、上記直列形態のダイオードを通
した電流を電流ミラー回路に供給してその出力電流を第
１と第２のＮＰＮトランジスタのベース電流引き抜き用
のバイアス電流として利用することにより、上記ダンピ
ング抵抗による無効電流を減らすとともに電流切り換え
動作を高速にすることができるという効果が得られる。
【００５２】（５） 上記第１と第２のＰＮＰトランジ
スタ、第１と第２のＮＰＮトランジスタ及び第１と第２
の抵抗素子と実質的に同じ構成にされた第１’と第２’
のＰＮＰトランジスタ及びＮＰＮトランジスタと第
１’、第２’の抵抗素子からなり、かかる第１’、第
２’の抵抗素子のそれぞれの抵抗値を上記第１と第２の
抵抗素子に対して所望の大きな比を持つように設定し、
上記第１’のＰＮＰトランジスタ及びＮＰＮトランジス
タと第２’のＰＮＰトランジスタとＮＰＮトランジスタ
には相補的な入力信号を受ける差動の電流切り替え回路
により第１と第２の定電流を切り替えて供給することに
より、高精度に設定された書き込み電流及びバイアス電
流を得ることができるという効果が得られる。
スタ、第１と第２のＮＰＮトランジスタ及び第１と第２
の抵抗素子と実質的に同じ構成にされた第１’と第２’
のＰＮＰトランジスタ及びＮＰＮトランジスタと第
１’、第２’の抵抗素子からなり、かかる第１’、第
２’の抵抗素子のそれぞれの抵抗値を上記第１と第２の
抵抗素子に対して所望の大きな比を持つように設定し、
上記第１’のＰＮＰトランジスタ及びＮＰＮトランジス
タと第２’のＰＮＰトランジスタとＮＰＮトランジスタ
には相補的な入力信号を受ける差動の電流切り替え回路
により第１と第２の定電流を切り替えて供給することに
より、高精度に設定された書き込み電流及びバイアス電
流を得ることができるという効果が得られる。
【００５３】（６） 上記第１と第２の定電流源を、外
付抵抗により設定された基準電流に基づいて電流ミラー
回路により所定の電流比となるように形成することによ
り、任意の書き込み電流及びバイアス電流を高精度に形
成することができるという効果が得られる。
付抵抗により設定された基準電流に基づいて電流ミラー
回路により所定の電流比となるように形成することによ
り、任意の書き込み電流及びバイアス電流を高精度に形
成することができるという効果が得られる。
【００５４】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
１の実施例において、電流切り換えを行う差動トランジ
スタＱ１５〜Ｑ１８により、一方の回路にしか定電流Ｉ
Ｐ１とＩＮ１が流れないから、抵抗１０×Ｒａと１０×
Ｒ１を共通化して用いるようにしてもよい。つまり、図
３の実施例と同様な回路にすることにより素子数を減ら
すようにしてもよい。リード／ライト集積回路に接続さ
れるヘッドの数は必要に応じて任意に設定できる。この
発明は、ライトドライバ回路として広く利用できる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
１の実施例において、電流切り換えを行う差動トランジ
スタＱ１５〜Ｑ１８により、一方の回路にしか定電流Ｉ
Ｐ１とＩＮ１が流れないから、抵抗１０×Ｒａと１０×
Ｒ１を共通化して用いるようにしてもよい。つまり、図
３の実施例と同様な回路にすることにより素子数を減ら
すようにしてもよい。リード／ライト集積回路に接続さ
れるヘッドの数は必要に応じて任意に設定できる。この
発明は、ライトドライバ回路として広く利用できる。
【００５５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、相補的な一対の入力信号が
それぞれベースに供給された第１と第２のＰＮＰ入力ト
ランジスタに対してインバーティッドダーリントン形態
に第１と第２のＮＰＮ出力トランジスタを設け、上記対
応するＰＮＰ入力トランジスタのエミッタとＮＰＮ出力
トランジスタのコレクタとの間にそれぞれ第１の抵抗素
子を設け、上記第１と第２のＮＰＮ出力トランジスタの
共通化されたコレクタと電源電圧との間に第２の抵抗素
子を設け、上記第１と第２のＰＮＰトランジスタのコレ
クタにクランプ用電圧を供給し、上記第１と第２のＮＰ
Ｎ出力トランジスタとそれぞれ直列形態に接続され相補
的にスイッチ制御される第３と第４のＮＰＮ出力トラン
ジスタを設け、上記第１と第３の出力トランジスタの接
続点と上記第２と第４の出力トランジスタの接続点とを
それぞれ第１と第２の出力端子として、それらの間にイ
ンダクティブヘッドを接続することにより、電流切り換
え時の出力端子間電圧が上記ＮＰＮトランジスタのベー
ス，エミッタ間の耐圧電圧に対応して電源電圧以上に高
く設定できるので書き込み電流の高速切り換えが可能と
なり、マルチサーボライト動作において開放状態とされ
た回路では、ＰＮＰトランジスタのエミッタに設けられ
た第１の抵抗素子による電流制限ができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、相補的な一対の入力信号が
それぞれベースに供給された第１と第２のＰＮＰ入力ト
ランジスタに対してインバーティッドダーリントン形態
に第１と第２のＮＰＮ出力トランジスタを設け、上記対
応するＰＮＰ入力トランジスタのエミッタとＮＰＮ出力
トランジスタのコレクタとの間にそれぞれ第１の抵抗素
子を設け、上記第１と第２のＮＰＮ出力トランジスタの
共通化されたコレクタと電源電圧との間に第２の抵抗素
子を設け、上記第１と第２のＰＮＰトランジスタのコレ
クタにクランプ用電圧を供給し、上記第１と第２のＮＰ
Ｎ出力トランジスタとそれぞれ直列形態に接続され相補
的にスイッチ制御される第３と第４のＮＰＮ出力トラン
ジスタを設け、上記第１と第３の出力トランジスタの接
続点と上記第２と第４の出力トランジスタの接続点とを
それぞれ第１と第２の出力端子として、それらの間にイ
ンダクティブヘッドを接続することにより、電流切り換
え時の出力端子間電圧が上記ＮＰＮトランジスタのベー
ス，エミッタ間の耐圧電圧に対応して電源電圧以上に高
く設定できるので書き込み電流の高速切り換えが可能と
なり、マルチサーボライト動作において開放状態とされ
た回路では、ＰＮＰトランジスタのエミッタに設けられ
た第１の抵抗素子による電流制限ができる。
【００５６】上記の電流制限動作により、小さなサイズ
の第１と第２のＰＮＰトランジスタを用い、複数のライ
トドライバを一斉に動作状態にしてマルチサーボライト
機能を持たせることができる。
の第１と第２のＰＮＰトランジスタを用い、複数のライ
トドライバを一斉に動作状態にしてマルチサーボライト
機能を持たせることができる。
【００５７】上記第１と第２の出力端子とそれぞれに対
応した入力信号に対応して変化する電圧を形成する第１
と第２の電源源との間には、ダンピング抵抗素子と上記
電源端子から出力端子に向かって電流を流すような一方
向性素子とを直列に接続することより、定常的にダイピ
ング抵抗に無効電流が流れなくすることができる。
応した入力信号に対応して変化する電圧を形成する第１
と第２の電源源との間には、ダンピング抵抗素子と上記
電源端子から出力端子に向かって電流を流すような一方
向性素子とを直列に接続することより、定常的にダイピ
ング抵抗に無効電流が流れなくすることができる。
【００５８】相補的な一対の入力信号を受けるＰＮＰ型
入力トランジスタと、そのコレクタ出力がベースに供給
されたＮＰＮトランジスタからなるインバーティッドダ
ーリントン回路及び上記ＰＮＰトランジスタのコレクタ
に設けられて定電圧を形成する直列形態のダイオードか
なる電圧源回路により、ダンピング抵抗素子に供給する
電圧を形成し、上記直列形態のダイオードを通した電流
を電流ミラー回路に供給してその出力電流を第１と第２
のＮＰＮトランジスタのベース電流引き抜き用のバイア
ス電流として利用することにより、上記ダンピング抵抗
による無効電流を減らすとともに電流切り換え動作を高
速にすることができる。
入力トランジスタと、そのコレクタ出力がベースに供給
されたＮＰＮトランジスタからなるインバーティッドダ
ーリントン回路及び上記ＰＮＰトランジスタのコレクタ
に設けられて定電圧を形成する直列形態のダイオードか
なる電圧源回路により、ダンピング抵抗素子に供給する
電圧を形成し、上記直列形態のダイオードを通した電流
を電流ミラー回路に供給してその出力電流を第１と第２
のＮＰＮトランジスタのベース電流引き抜き用のバイア
ス電流として利用することにより、上記ダンピング抵抗
による無効電流を減らすとともに電流切り換え動作を高
速にすることができる。
【００５９】上記第１と第２のＰＮＰトランジスタ、第
１と第２のＮＰＮトランジスタ及び第１と第２の抵抗素
子と実質的に同じ構成にされた第１’と第２’のＰＮＰ
トランジスタ及びＮＰＮトランジスタと第１’、第２’
の抵抗素子からなり、かかる第１’、第２’の抵抗素子
のそれぞれの抵抗値を上記第１と第２の抵抗素子に対し
て所望の大きな比を持つように設定し、上記第１’のＰ
ＮＰトランジスタ及びＮＰＮトランジスタと第２’のＰ
ＮＰトランジスタとＮＰＮトランジスタには相補的な入
力信号を受ける差動の電流切り替え回路により第１と第
２の定電流を切り替えて供給することにより、高精度に
設定された書き込み電流及びバイアス電流を得ることが
できる。
１と第２のＮＰＮトランジスタ及び第１と第２の抵抗素
子と実質的に同じ構成にされた第１’と第２’のＰＮＰ
トランジスタ及びＮＰＮトランジスタと第１’、第２’
の抵抗素子からなり、かかる第１’、第２’の抵抗素子
のそれぞれの抵抗値を上記第１と第２の抵抗素子に対し
て所望の大きな比を持つように設定し、上記第１’のＰ
ＮＰトランジスタ及びＮＰＮトランジスタと第２’のＰ
ＮＰトランジスタとＮＰＮトランジスタには相補的な入
力信号を受ける差動の電流切り替え回路により第１と第
２の定電流を切り替えて供給することにより、高精度に
設定された書き込み電流及びバイアス電流を得ることが
できる。
【００６０】上記第１と第２の定電流源を、外付抵抗に
より設定された基準電流に基づいて電流ミラー回路によ
り所定の電流比となるように形成することにより、任意
の書き込み電流及びバイアス電流を高精度に形成するこ
とができる。
より設定された基準電流に基づいて電流ミラー回路によ
り所定の電流比となるように形成することにより、任意
の書き込み電流及びバイアス電流を高精度に形成するこ
とができる。
【図１】この発明に係るライトドライバ回路の一実施例
を示す回路図である。
を示す回路図である。
【図２】この発明に係るライトドライバ回路における使
用されない状態での回路図である。
用されない状態での回路図である。
【図３】この発明に係るライトドライバ回路の他の一実
施例を示す回路図である。
施例を示す回路図である。
【図４】この発明に係るライトドライバ回路が搭載され
たリード／ライト用集積回路の一実施例を示す概略構成
図である。
たリード／ライト用集積回路の一実施例を示す概略構成
図である。
【図５】この発明に係るライトドライバ回路の他の一実
施例を示す回路図である。
施例を示す回路図である。
【図６】この発明に係るライトドライバ回路の動作の一
例を説明するための電流波形図である。
例を説明するための電流波形図である。
【図７】この発明に係るライトドライバ回路の動作の一
例を説明するための電圧波形図である。
例を説明するための電圧波形図である。
【図８】この発明に係るライトドライバ回路の他の一実
施例を示す回路図である。
施例を示す回路図である。
【図９】この発明に係るライトドライバ回路の一実施例
を示す具体的回路図である。
を示す具体的回路図である。
【図１０】この発明に係るライトドライバ回路の他の一
実施例を示す具体的回路図である。
実施例を示す具体的回路図である。
【図１１】この発明に係るライトドライバ回路における
動作電流設定部の一実施例を示す具体的回路図である。
動作電流設定部の一実施例を示す具体的回路図である。
【図１２】この発明に係るリード／ライト集積回路の一
実施例を示す要部ブロック図である。
実施例を示す要部ブロック図である。
【図１３】従来のライトドライバ回路の一例を示す回路
図である。
図である。
２１，２２…電圧クランプ回路、３１，３２…バイアス
回路、４１，４２…インバーティッドダーリントン回
路、５１…ライトアンプ、６１…リード／ライト集積回
路、８１…磁気ディスク、９１…オープン出力、ＱＰ１
〜ＱＰ１２…ＰＮＰトランジスタ、Ｑ１〜Ｑ１６…ＮＰ
Ｎトランジスタ、Ｒａ，Ｒ１〜Ｒ８…抵抗、Ｌ…磁気ヘ
ッド、Ｄ１〜８…ダイオード、１…ＭＲヘッド、２…リ
ードアンプ（センスアンプ）、３…レベルシフト、４…
タイミング調整回路、５…書き込み用ヘッド（インダク
ティブヘッド）、６…分周回路、７…ライトドライバ、
８…ポストアンプ出力回路、９…異常検出回路、１０…
モード切換回路、１１…ＡＧＣアンプ、１２…波形整形
回路、１３…パルス化回路、１４…ライト補正回路、１
５…上位装置。
回路、４１，４２…インバーティッドダーリントン回
路、５１…ライトアンプ、６１…リード／ライト集積回
路、８１…磁気ディスク、９１…オープン出力、ＱＰ１
〜ＱＰ１２…ＰＮＰトランジスタ、Ｑ１〜Ｑ１６…ＮＰ
Ｎトランジスタ、Ｒａ，Ｒ１〜Ｒ８…抵抗、Ｌ…磁気ヘ
ッド、Ｄ１〜８…ダイオード、１…ＭＲヘッド、２…リ
ードアンプ（センスアンプ）、３…レベルシフト、４…
タイミング調整回路、５…書き込み用ヘッド（インダク
ティブヘッド）、６…分周回路、７…ライトドライバ、
８…ポストアンプ出力回路、９…異常検出回路、１０…
モード切換回路、１１…ＡＧＣアンプ、１２…波形整形
回路、１３…パルス化回路、１４…ライト補正回路、１
５…上位装置。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 畑中 紀明
神奈川県小田原市国府津2880番地 株式
会社 日立製作所 ストレージシステム
事業部内
(72)発明者 吉永 眞樹
東京都青梅市今井2326番地 株式会社
日立製作所 デバイス開発センタ内
(72)発明者 長屋 裕士
東京都青梅市今井2326番地 株式会社
日立製作所 デバイス開発センタ内
(72)発明者 廣瀬 豪
東京都青梅市今井2326番地 株式会社
日立製作所 デバイス開発センタ内
(72)発明者 曽我 雄二
神奈川県秦野市堀山下１番地 日立コン
ピュータエンジニアリング株式会社内
(72)発明者 加地 忠雄
東京都青梅市今井2326番地 株式会社
日立製作所 デバイス開発センタ内
(56)参考文献 特開 平６−177674（ＪＰ，Ａ)
特開 平３−187006（ＪＰ，Ａ)
特開 平６−119606（ＪＰ，Ａ)
特開 平６−61825（ＪＰ，Ａ)
特開 平５−274613（ＪＰ，Ａ)
特開 平５−206816（ＪＰ，Ａ)
特開 昭62−223804（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11B 5/00 - 5/027
G11B 5/09
H03K 17/00 - 17/70
Claims (12)
- 【請求項１】 相補的な一対の入力信号がそれぞれベー
スに供給された第１と第２のＰＮＰ入力トランジスタ
と、 上記第１と第２のＰＮＰ入力トランジスタのコレクタが
それぞれベースに供給された第１と第２のＮＰＮ出力ト
ランジスタと、 上記第１と第２ＰＮＰ入力トランジスタのそれぞれエミ
ッタと第１と第２のＮＰＮ出力トランジスタのそれぞれ
コレクタとの間に設けられた第１の抵抗素子と、 上記第１と第２のＮＰＮ出力トランジスタの共通化され
たコレクタと電源電圧との間に設けられた第２の抵抗素
子と、 上記第１と第２のＮＰＮ出力トランジスタとそれぞれ直
列形態に接続され、対応する上記入力信号の反転信号に
より相補的にスイッチ制御される第３と第４のＮＰＮ出
力トランジスタと、 上記第１と第３の出力トランジスタの接続点と上記第２
と第４の出力トランジスタの接続点とをそれぞれ第１と
第２の出力端子として、それらの間に接続されたインダ
クティブヘッドとを含んでなることを特徴とするライト
ドライバ回路。 - 【請求項２】 請求項１において、 上記第１と第２のＰＮＰ入力トランジスタのコレクタに
は、かかるＰＮＰ入力トランジスタが飽和しないような
電圧にクランプさせる電圧クランプ回路が設けられるも
のであることを特徴とするライトドライバ回路。 - 【請求項３】 請求項２において、 上記電圧クランプ回路は、第３と第４のＰＮＰ出力トラ
ンジスタを有し、上記第３と第４のＰＮＰ出力トランジ
スタのベースにクランプ電圧が供給されるものであるこ
とを特徴とするライトドライバ回路。 - 【請求項４】 請求項１乃至３のいずれかにおいて、 上記第１と第２の出力端子とそれぞれに対応した入力信
号に対応して変化する電圧を形成する第１と第２の電源
との間には、第３と第４の抵抗素子と上記電源端子から
出力端子に向かって電流を流すような一方向性素子とが
直列に設けられるものであることを特徴とするライトド
ライバ回路。 - 【請求項５】 請求項４において、 上記第３と第４の抵抗素子は、ダンピング抵抗素子であ
ることを特徴とするライトドライバ回路。 - 【請求項６】 請求項５において、 上記入力信号を受けるＰＮＰ型入力トランジスタと、そ
のコレクタ出力がベースに供給されたＮＰＮトランジス
タとを含んでなるインバーティッドダーリントン回路及
び上記ＰＮＰトランジスタのコレクタに設けられて定電
圧を形成する直列形態のダイオードからなる電圧源回路
により、上記ＮＰＮトランジスタのエミッタから前記ダ
ンピング抵抗素子に供給する電圧を形成するとともに、
上記直列形態のダイオードを通した電流が電流ミラー回
路に供給され、かかる電流ミラー回路の出力電流が第１
と第２のＮＰＮトランジスタのベース電流引き抜き用の
バイアス電流として利用されるものであることを特徴と
するライトドライバ回路。 - 【請求項７】 請求項６において、 上記インバーティッドダーリントン回路は、ベースに入
力信号が供給される第５と第６のＰＮＰ入力トランジス
タと、ベースが第５と第６のＰＮＰ入力トランジスタの
コレクタと接続された第５と第６のＮＰＮトランジスタ
とを含み、 上記第５と第６のＮＰＮトランジスタは、第２と第３の
電圧をエミツタから上記ダンピング抵抗素子に供給する
ものであることを特徴とするライトドライバ回路。 - 【請求項８】 請求項１乃至７のいずれかにおいて、 上記ライトドライバ回路は、上記第１と第２のＰＮＰト
ランジスタ、第１と第２のＮＰＮトランジスタ、及び第
１と第２の抵抗素子と実質的に同じ構成にされた第７及
び第８のＰＮＰトランジスタ、第７と第８のＮＰＮトラ
ンジスタ、第５と第６の抵抗素子、及び第１と第２の定
電流源を更に含んでなり、 該第５と第６の抵抗素子のそれぞれの抵抗値は、上記第
１と第２の抵抗素子に対して所望の大きさの比を持つよ
うに設定され、 上記相補的な一対の入力信号は、上記第７のＰＮＰトラ
ンジスタ及び上記第７のＮＰＮトランジスタと上記第８
のＰＮＰトランジスタ及び上記第８のＮＰＮトランジス
タには相補的な入力信号を受ける差動の電流切り替え回
路により上記第１と第２の定電流源が切り替えられ、該
第１と第２の定電流源に対応する第１と第２の定電流が
供給されることにより形成されるものであることを特徴
とするライトドライバ回路。 - 【請求項９】 請求項８において、 上記ライトドライバ回路は、第９と第１０のＰＮＰトラ
ンジスタを更に含んでなり、 上記第９と第１０のＰＮＰトランジスタのエミツタは、
上記第７と第８のＰＮＰトランジスタのそれぞれのベー
スに接続され、上記第９と第１０のＰＮＰトランジスタ
のベースは、上記第７と第８のＮＰＮトランジスタのそ
れぞれのエミッタに接続されていることを特徴とするラ
イトドライバ回路。 - 【請求項１０】 請求項８又は９において、 上記第１と第２の定電流源は、外付抵抗により設定され
た基準電流が電流ミラー回路により所定の電流比に設定
されて形成されるものであることを特徴とするライトド
ライバ回路。 - 【請求項１１】 請求項１乃至１０のいずれかにおい
て、 上記ライドドライバ回路は、ＭＲヘッドからの信号を受
けるリードアンプと対を成して複数回路が１つの半導体
集積回路装置により形成され、全てのライドドライバ回
路が一斉に動作状態にされる書き込みモードを持つもの
であることを特徴とするライトドライバ回路。 - 【請求項１２】 複数の磁気ディスクのそれぞれにデー
タを書き込むために磁気ヘッドを駆動する複数のライト
ドライバ回路と、 上記複数のライトドライバ回路が一斉に動作状態にされ
る書き込みモードを設定するためのモード切換回路とを
具備してなり、 上記複数のライトドライバ回路の各々は、 相補的入力信号の対がベースに供給される第１と第２の
ＰＮＰトランジスタと、 ベースが上記第１と第２のＰＮＰトランジスタのそれぞ
れのコレクタに接続された第１と第２のＮＰＮトランジ
スタと、 上記第１と第２のＰＮＰトランジスタのエミッタと上記
第１と第２のＮＰＮトランジスタのコレクタとの間に接
続された第１の抵抗素子と、 共通に接続された上記第１と第２のＮＰＮトランジスタ
のコレクタと第１の電圧が供給される外部電源端子との
間に接続された第２の抵抗素子と、 第１と第２のＮＰＮトランジスタと直列に接続され、入
力信号に対応するインバーティッド信号により相補的な
切換制御を受ける第３と第４のＮＰＮトランジスタと、 第１のＮＰＮトランジスタと第３のＮＰＮトランジスタ
との間に接続されて設けられた第１の出力端子と、第２
のＮＰＮトランジスタと第４のＮＰＮトランジスタとの
間に接続されて設けられた第２の出力端子との間に接続
されたインダクティブヘッドとを含んでなることを特徴
とする半導体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28449094A JP3537891B2 (ja) | 1994-10-24 | 1994-10-24 | ライトドライバ回路と半導体集積回路装置 |
| KR1019950035848A KR960014972A (ko) | 1994-10-24 | 1995-10-17 | 기록 드라이버 회로 |
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| US08/544,824 US5638012A (en) | 1994-10-24 | 1995-10-18 | Write driver circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28449094A JP3537891B2 (ja) | 1994-10-24 | 1994-10-24 | ライトドライバ回路と半導体集積回路装置 |
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|---|---|
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Family
ID=17679197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28449094A Expired - Fee Related JP3537891B2 (ja) | 1994-10-24 | 1994-10-24 | ライトドライバ回路と半導体集積回路装置 |
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|---|---|
| US (1) | US5638012A (ja) |
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