JP4136287B2 - ドライバ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電流ドライバ回路の波形制御に関するものであり、特に、ＨＤＤ装置等の書き込み用コイルドライバに代表される高速な電流ドライバ回路に関するものである。
【０００２】
【従来の技術】
ＨＤＤ装置等のデータ書き込み用コイルの駆動に使用される電流ドライバ回路においては、負荷であるデータ書き込み用コイルの誘導負荷や負荷に至る駆動配線上に分布する誘導性負荷成分により、ドライバ回路によるスイッチング時に誘導性負荷等に働く逆起電力により所謂フライバック電圧が発生し、ドライバ電流にオーバーシュートやアンダーシュートを伴う電流波形のリンギングが発生する。このリンギング波形を抑止するため、従来よりダンピング回路が使用されている。
【０００３】
図１は、従来技術におけるダンピング回路を備えた出力回路の回路ブロック図である。ドライバ回路１００は、ドライバ１１０のドライバ端子ＶｏＸとドライバ１２０の出力端子ＶｏＹとで挟まれて負荷ＬＯＡＤが接続され、ドライバ定電流回路１５０から出力されるドライバ電流ＩＯの流れる方向を入力端子ＶｉＸ，ＶｉＹから入力される相補な入力信号により切り替えて、負荷ＬＯＡＤの双方向にドライバ電流ＩＯを流すことができる。そして、各出力端子ＶｏＸ、ＶｏＹには、ダンピング回路１３０、１４０が接続されており、ドライバ電流ＩＯのリンギング波形を抑止する構成となっている。
【０００４】
図２は、別の従来技術におけるダンピング回路を備えたドライバ回路の回路ブロック図である。ドライバ回路２００は、図１におけるドライバ回路１００と同様に、ドライバ１１０の出力端子ＶｏＸとドライバ１２０の出力端子ＶｏＹとで挟まれて負荷ＬＯＡＤが接続されており、ドライバ定電流回路１５０から出力されるドライバ電流ＩＯの流れる方向を入力端子ＶｉＸ，ＶｉＹからの相補入力信号により切り替えて、双方向にドライバ電流ＩＯを流す。本従来技術においては、各出力端子ＶｏＸ、ＶｏＹに接続されているダンピング回路２３０、２４０が外部からのダンピング制御信号Ｖｄにより制御されており、同じく外部からの出力電流制御端子Ｖｃにより調整されるドライバ電流ＩＯ、負荷ＬＯＡＤ及び負荷ＬＯＡＤに至る駆動配線上に分布する抵抗成分に応じて、調整されるダンピング制御信号Ｖｄにより電流リンギング波形を抑止する構成となっている。
【０００５】
図１及び図２の具体的回路例を図３に示す。ここで、ドライバ１１０、１２０、ドライバ定電流回路１５０、及び接続される負荷ＬＯＡＤは図１及び図２において共通であり、ドライバ１１０は、１対のＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ３をインバータ構成に接続してハーフブリッジ構成とし、入力端子ＶｉＸからの入力信号に対する反転信号を出力端子ＶｏＸに出力する。同様にドライバ１２０は、１対のＰＭＯＳトランジスタＱ２とＮＭＯＳトランジスタＱ４をインバータ構成に接続してハーフブリッジ構成とし、入力端子ＶｉＹからの入力信号に対する反転信号を出力端子ＶｏＹに出力する。そして両出力端子ＶｏＸ、ＶｏＹに負荷ＬＯＡＤを接続してＨブリッジ構成として負荷を双方向に駆動する。また、ドライバ電流ＩＯを決定するドライバ定電流回路１５０は、ＮＭＯＳトランジスタＱ５で構成された定電流回路であり、Ｈブリッジを構成する各ＮＭＯＳトランジスタＱ３，Ｑ４のソースにドライバ電流ＩＯを供給している。
【０００６】
ダンピング回路（図１における１３０、１４０、図２における２３０，２４０）は、電源電圧ＶＣＣと出力端子ＶｏＸ、ＶｏＹとの間に接続されている。図３においては出力端子ＶｏＹ側についてのみ記載しているが、出力端子ＶｏＸ側についても同様な構成であるので以下の説明では省略する。
【０００７】
図１の従来技術の場合には、ダイオード接続されたＮＰＮトランジスタＱ７、Ｑ８と抵抗Ｒｄが、電源電圧ＶＣＣと出力端子ＶｏＹ間に直列に接続されている。ドライバ１１０、１２０のスイッチング動作によりフライバック電圧が発生して、電源電圧ＶＣＣから出力端子ＶｏＹへの電位降下がダイオード接続トランジスタＱ７、Ｑ８の順方向電圧２つ分を越えて降下した時、ダンピング回路１４０が動作し出力端子ＶｏＹに向けてダンピング電流Ｉｄａｍｐを供給してダンピング動作を行う。ここで、ダイオードを２段から更に多段に接続してやれば、ダンピング動作開始電圧を段数に応じて設定することができる。
【０００８】
図２の別の従来技術の場合は、ＮＰＮトランジスタＱ７、Ｑ８のうちトランジスタＱ７のベースをダンピング制御信号Ｖｄで制御した構成である。図１の場合と同様のダンピング動作を行うが、ダンピング動作を開始する出力端子ＶｏＹの電圧をダンピング制御信号Ｖｄに応じて調整するものである。即ち、出力端子ＶｏＹの電圧が、ダンピング制御信号Ｖｄからダイオードの順方向電圧２つ分降下した時に、ダンピング回路１４０を動作させてダンピング動作を行うものである。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記図１に示す従来技術では、ダンピング動作を開始する出力端子ＶｏＹの電圧は、ダンピング回路１４０で設定される電位降下に固定される。この降下電圧は、予めダイオードの直列接続段数等を適宜選択して設定することができるものの回路決定後は固定値となるので、負荷の仕様、ドライバ電流ＩＯ毎に、最適な動作条件に再設計する必要がある。特に、ドライバ回路を集積回路で構成する場合には、再設計から製作までに多大の時間と労力を必要とすることとなり問題である。負荷の仕様が同じ場合においても、負荷特性等のバラツキを調整する手段がないためドライバ回路の動作余裕を大きく取らざるを得ず、ドライバ回路の能力を最大限に引き出すことができず問題である。
【００１０】
また、図２に示す別の従来技術においては、ダンピング制御信号Ｖｄにより、ダンピング動作開始電圧を適宜調整することはできるものの、負荷やドライバ電流ＩＯの仕様毎に、また個体間のバラツキに応じて、個々に最適動作条件を調整することが必要であり、調整が煩雑であるという問題がある。
【００１１】
そして、これらの調整がずれた場合には以下に示す種々の問題が発生する虞がある。即ち、ダンピング動作が不十分となれば、電流波形のオーバーシュートやアンダーシュートが大きくなりＨＤＤ装置への書き込み動作を高速に行えず最悪の場合には誤書き込みをしてしまう可能性がある。逆に、ダンピング動作が過度となれば、ダンピング電流Ｉｄａｍｐのパスが切れる前に次ステップのドライバ電流ＩＯパスがオンしてしまい両者が衝突して電流波形の立ち上がりスピードが遅れてしまうと共に、電流消費のロスも大きくなり回路動作上好ましくない。図４は、図１及び図２の従来技術におけるドライバ回路の動作電流波形を示すが、ダンピング動作が不十分であるため、入力端子ＶｉＸ、ＶｉＹにおける入力信号のスイッチングのタイミングにおいて、出力端子ＶｏＸ、ＶｏＹにフライバック電圧が発生することにより、ドライバ電流ＩＯにリンギング波形が発生している。
【００１２】
本発明は前記従来技術の問題点を解消するためになされたものであり、外部からダンピング開始電圧を調整することなく、簡単な回路構成により負荷やドライバ電流ＩＯの仕様変更、また個体間のバラツキ等の影響を受けずに、安定したダンピング動作を行うことができるドライバ回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係るドライバ回路は、出力電流で出力端子に接続された負荷を駆動する際に、出力電流の波形整形を行うダンピング回路を有する電流駆動のドライバ回路において、ダンピング回路に入力され出力端子へのダンピング電流の供給開始を決めるダンピング動作開始電圧の決定のためのダンピング制御信号を出力するダンピング制御回路を備えており、ダンピング制御信号は、出力電流に応じて可変されて出力端子における通常動作電圧とダンピング動作開始電圧との電位差を所定値に設定することを特徴とする。
【００１４】
前記請求項１のドライバ回路では、出力電流に応じて出力端子の通常動作電圧が変化しても、ダンピング制御回路が出力するダンピング制御信号は、出力端子における通常動作電圧から所定電圧変化した電圧をダンピング動作開始電圧としてダンピング回路が動作する。
【００１５】
これにより、負荷や出力電流値の仕様に合わせてダンピング動作開始電圧を、予め設定して設計したり外部から調整する必要がなく、常に最適な状態で動作させることができる。従って、負荷や出力電流の仕様変更やバラツキ等に影響されず、電流波形のリンギング、遷移スピードの遅れ、及び電流消費のロス等が確実に防止され、安定したダンピング動作を実現することができる。
【００１６】
また、請求項２に係るドライバ回路は、請求項１に記載のドライバ回路において、ダンピング制御用電流源回路は、出力電流との電流比が所定値となる第１バイアス電流を出力し、ダンピング制御用負荷回路は、基準電位から出力端子への出力電流の電流経路の抵抗成分との抵抗比が所定値となる抵抗成分を、基準電位からダンピング制御信号に至る第１バイアス電流の電流経路に備えることを特徴とする。
【００１７】
前記請求項２のドライバ回路では、ダンピング制御用電流源回路が、出力電流と所定の電流比を有する第１バイアス電流を出力し、この第１バイアス電流が、基準電位から出力端子までの出力電流の電流経路における抵抗成分と所定抵抗比を有するダンピング制御用負荷回路を流れ、出力電流が流れることによる出力端子における基準電位からの電圧変化と、第１バイアス電流が流れることによるダンピング制御用負荷回路における基準電位からの電圧変化とが所定電圧比を保つ。
【００１８】
これにより、ダンピング回路におけるダンピング制御信号と出力端子との間の電位関係は、負荷や出力電流値の仕様に関わらず所定の関係に保持することができ、仕様毎の設計変更や外部端子からの調整は行う必要がなく、常に最適な状態で動作させることができ、もって、仕様変更やバラツキ等に影響されない安定したダンピング動作を実現することができる。
【００１９】
また、請求項３に係るドライバ回路は、請求項１又は請求項２に記載のドライバ回路において、出力ドライバ素子は、第１スイッチング素子であり、ダンピング制御用負荷回路は、第１スイッチング素子と同一構成の第２スイッチング素子で構成され、第１スイッチング素子に対する第２スイッチング素子のオン抵抗比が、所定抵抗比であることを特徴とする。
【００２０】
前記請求項３のドライバ回路では、出力電流が流れる第１スイッチング素子の電圧降下に対する、第１バイアス電流が流れる第２スイッチング素子の電圧降下が、所定電圧比となる。
【００２１】
これにより、出力電流経路の抵抗成分のうち、第１スイッチング素子のオン抵抗による抵抗成分と所定抵抗比を有するダンピング制御用負荷回路の抵抗成分を、第１スイッチング素子と同一構成の第２スイッチング素子のオン抵抗で構成するので、両者の所定抵抗比を精度良く設定することができ、第１スイッチング素子を流れる出力電流による電圧降下に対する、第２スイッチング素子を流れる第１バイアス電流による電圧降下の所定電圧比を精度良く設定することができ、ダンピング動作開始電圧を精度良く設定することができる。
【００２２】
また、請求項４に係るドライバ回路は、請求項３に記載のドライバ回路において、ダンピング制御用負荷回路は、負荷の抵抗成分、あるいは負荷の抵抗成分に加えて出力ドライバ素子の抵抗を除く出力電流経路の抵抗成分に対して、オン抵抗比と同一抵抗比を有する抵抗成分を備えることを特徴とする。
【００２３】
前記請求項４のドライバ回路では、出力電流が流れる第１スイッチング素子の電圧降下に加えて、負荷の抵抗成分あるいは出力ドライバ素子を除く出力電流経路の抵抗成分による電圧降下に対する、第１バイアス電流によるダンピング制御用負荷回路において第２スイッチング素子に他の抵抗成分を加えた電圧降下が所定電圧比となる。
【００２４】
これにより、出力電流経路上の第１スイッチング素子のオン抵抗による抵抗成分に加えて負荷や配線経路による抵抗成分についても、所定抵抗比をもってダンピング制御用負荷回路に設定されるので、出力電流による電圧降下に対する第１バイアス電流による電圧降下の所定電圧比を更に精度良く設定することができる。
【００２５】
また、請求項５に係るドライバ回路は、請求項２乃至請求項４に記載のドライバ回路において、ダンピング制御用電流源回路は、出力電流源回路との間でカレントミラー回路を構成することを特徴とする。
【００２６】
これにより、出力電流と第１バイアス電流との電流比を所定電流比に精度良く設定することができる。
【００２７】
また、請求項６に係るドライバ回路は、請求項２乃至請求項５に記載のドライバ回路において、ダンピング制御回路は、第２バイアス電流を入力する入力端子を備え、入力端子より入力された第２バイアス電流を、第１バイアス電流に加減することを特徴とする。
【００２８】
前記請求項６のドライバ回路では、第１バイアス電流に第２バイアス電流を加減した電流がダンピング制御用負荷回路に流れる。
【００２９】
これにより、負荷、電流経路上の状態、及び出力電流等の変更や個体間のバラツキに応じて、第２バイアス電流を調整することにより、ダンピング制御用負荷回路に流れるバイアス電流を調整し、電圧降下を変化させてダンピング制御信号の設定電圧を調整することによりダンピング開始電圧を調整することができ、仕様の変更や個体間のバラツキに対して、より柔軟且つ簡便に安定してダンピング動作の最適動作点を設定することができる。
【００３０】
また、請求項７に係るドライバ回路は、請求項３に記載のドライバ回路において、第２スイッチング素子のスイッチング制御端子は、第１スイッチング素子のスイッチング制御端子に接続されていることを特徴とする。
【００３１】
前記請求項７のドライバ回路では、ダンピング制御回路において、ダンピング制御用負荷回路を構成する第２スイッチング素子を、出力ドライバ素子を構成する第１スイッチング素子と同一の制御信号で駆動する。
【００３２】
これにより、第１及び第２スイッチング素子は、同期して駆動させることができ、定常的にも過渡的にもオン抵抗比を所定抵抗比に維持することができるので、ダンピング動作開始電圧をきめ細かく設定することができる。
【００３３】
【発明の実施の形態】
以下、本発明のドライバ回路について具体化した実施形態を図５乃至図１０に基づき図面を参照しつつ詳細に説明する。図５は、本発明の第１実施形態のダンピング回路を備えたドライバ回路の回路ブロック図である。図６は、第２実施形態のダンピング回路を備えたドライバ回路の回路ブロック図である。図７は、第１及び第２実施形態のダンピング回路を備えたドライバ回路の回路図である。図８は、ドライバ電流に対する出力端子電圧及びダンピング電圧の特性図である。図９は、第１及び第２実施形態のドライバ回路の動作波形図である。図１０は、第１及び第２実施形態のドライバ回路の他の回路例である。
【００３４】
図５に示す第１実施形態のドライバ回路１０は、ドライバ１１０の出力端子ＶｏＸとドライバ１２０の出力端子ＶｏＹとで挟まれて負荷ＬＯＡＤが接続され、ドライバ定電流回路１５０から出力されるドライバ電流ＩＯの流れる方向を入力端子ＶｉＸ，ＶｉＹから入力される相補な入力信号により切り替えて、負荷ＬＯＡＤの双方向にドライバ電流ＩＯを流す機能につき従来技術と同様の構成を有する。そして、各出力端子ＶｏＸ、ＶｏＹには、ドライバ電流ＩＯのリンギング波形を抑止するためのダンピング回路１３、１４が接続されている。ダンピング回路１３、１４は、ダンピング制御回路１１Ｘ、１１Ｙで生成されるドライバ電流ＩＯに対して所定電流比を有する第１バイアス電流Ｉｂ（図７、参照）に基づき、ダンピング制御回路１１Ｘ、１１Ｙから出力されるダンピング制御信号Ｖｄによりダンピング開始電圧が制御される。このダンピング制御信号Ｖｄは、出力端子ＶｏＸ、ＶｏＹにおける通常動作電圧と所定の関係を維持する。尚、ドライバ電流ＩＯは、図２における従来技術と同様に出力電流制御端子Ｖｃにより外部より可変調整されるが、可変されてもダンピング制御回路１１Ｘ、１１Ｙにより、ダンピング制御信号Ｖｄと出力端子ＶｏＸ、ＶｏＹにおける通常動作電圧との関係は所定の関係を維持するように制御され、ダンピング開始電圧に対して常に十分な動作余裕を確保することができる。
【００３５】
図６に示す第２実施形態のドライバ回路２０のうち、ドライバ定電流回路１５０、出力電流制御端子Ｖｃにより可変調整されドライバ定電流回路１５０から出力されるドライバ電流ＩＯで負荷ＬＯＡＤを駆動するドライバ１１０、１２０、各出力端子ＶｏＸ、ＶｏＹに接続されダンピング制御回路１２Ｘ、１２Ｙから出力されるダンピング制御信号Ｖｄによりダンピング開始電圧を制御されるダンピング回路１３、１４、そして入力端子ＶｉＸ、ＶｉＹからの相補入力に対する出力端子ＶｏＸ、ＶｏＹからの双方向ドライバ電流ＩＯの応答については、図５と同様である。図６におけるダンピング制御回路１２Ｘ、１２Ｙでは、図５におけるダンピング制御回路１１Ｘ、１１Ｙの機能に加えて、ダンピング制御信号調整端子を備えている。この端子から第２バイアス電流ＩＢを入力することにより、第１バイアス電流Ｉｂを加減してダンピング制御信号Ｖｄを調整することができる。
【００３６】
第１実施形態（図５）及び第２実施形態（図６）の回路ブロックを具体化した回路例が図７である。本実施形態におけるダンピング回路１４は、各出力端子ＶｏＸ、ＶｏＹについて同一の構成をしており動作についても同じであるので、以下、出力端子ＶｏＹ側について説明し、出力端子ＶｏＸ側の構成については説明を省略する。
【００３７】
ドライバ１１０、１２０、ドライバ定電流回路１５０、及び接続される負荷ＬＯＡＤは第１実施形態、第２実施形態、及び従来技術において共通の構成をしており、ドライバ１１０は、１対のＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ３をインバータ構成に接続してハーフブリッジ構成とし、入力端子ＶｉＸからの入力信号に対する反転信号を出力端子ＶｏＸに出力する。同様にドライバ１２０は、１対のＰＭＯＳトランジスタＱ２とＮＭＯＳトランジスタＱ４をインバータ構成に接続してハーフブリッジ構成とし、入力端子ＶｉＹからの入力信号に対する反転信号を出力端子ＶｏＹに出力する。そして両出力端子ＶｏＸ、ＶｏＹ間に負荷ＬＯＡＤを接続してＨブリッジ構成として負荷ＬＯＡＤを双方向に駆動する。また、ドライバ電流ＩＯを決定するドライバ定電流回路１５０は、ＮＭＯＳトランジスタＱ５で構成された定電流回路であり、Ｈブリッジを構成する各ＮＭＯＳトランジスタＱ３，Ｑ４のソースにドライバ電流ＩＯを供給している。
【００３８】
ダンピング回路１４についても第１及び第２実施形態で同一であり、ベースをダンピング回路制御信号Ｖｄで制御したＮＰＮトランジスタＱ７のコレクタを電源電圧ＶＣＣに接続し、エミッタをダイオード接続したＮＰＮトランジスタＱ８のアノードに接続する。ダイオード接続トランジスタＱ８のカソードはダンピング電流制限抵抗Ｒｄを介して出力端子ＶｏＹに繋がれてダンピング回路１４を構成している。出力端子ＶｏＹの電圧が、ダンピング回路制御信号Ｖｄで設定された電圧からＮＰＮトランジスタＱ７のベース・エミッタ間順方向電圧Ｖｂｅ７とダイオード接続トランジスタＱ８の順方向電圧Ｖｂｅ８とを加えた電圧を越えて降下すると、ダンピング回路１４が動作を開始し、出力端子ＶｏＹの電圧降下に応じてダンピング電流制限抵抗Ｒｄで規定されたダンピング電流Ｉｄａｍｐを出力端子ＶｏＹに供給する。Ｖｂｅ７＝Ｖｂｅ８＝０．７Ｖとすると、ダンピング回路１４の動作を開始する出力端子ＶｏＹの電圧は、
ＶＯ（ｄａｍｐ）＝Ｖｄ−（Ｖｂｅ７＋Ｖｂｅ８）
＝Ｖｄ−１．４Ｖ ・・・・・・ （１）
と算出される。即ち、出力端子ＶｏＹの電圧がダンピング回路制御信号Ｖｄより、１．４Ｖ以上降下した場合にダンピング回路１４は、ダンピング動作を開始する。
【００３９】
第１実施形態におけるダンピング制御回路１１Ｙでは、ドライバ１１０を構成するＰＭＯＳトランジスタＱ１と相似関係にあるＰＭＯＳトランジスタＱ９を、ソースを電源電圧ＶＣＣに、ドレインを抵抗Ｒｂに、ゲートを接地電位に接続してダンピング制御用負荷回路を構成しており、ＰＭＯＳトランジスタＱ１のオン抵抗Ｒｏｎ＿Ｐ１及び負荷抵抗ＲＬに対して、ＰＭＯＳトランジスタＱ９のオン抵抗Ｒｏｎ＿Ｐ９及び抵抗Ｒｂが、各々ｍ倍の関係を有している。またダンピング制御用電流源回路は、ドライバ定電流回路１５０を構成するＮＭＯＳトランジスタＱ５と（１／Ｎ）倍のミラー電流比をなしてカレントミラー回路を構成するＮＭＯＳトランジスタＱ６で構成されており、ドレインがダンピング制御用負荷回路の抵抗Ｒｂに接続されて第１バイアス電流Ｉｂを流し込んでいる。ダンピング制御信号Ｖｄの設定電圧は、ＰＭＯＳトランジスタＱ９のオン抵抗Ｒｏｎ＿Ｐ９と抵抗Ｒｂとの総和に流れる第１バイアス電流Ｉｂによる電圧降下で決定されるので、通常動作状態において出力端子ＶｏＹが低電位側になるときの電圧（ＶＯ）と、ダンピング制御信号Ｖｄの設定電圧は、Ｒｏｎ＿Ｐ１＋ＲＬ＝ＲＤＲＶとおくと、
ＶＯ＝ＶＣＣ−（Ｒｏｎ＿Ｐ１＋ＲＬ）×ＩＯ
＝ＶＣＣ−ＲＤＲＶ×ＩＯ ・・・・・・・・・・・・ （２）
Ｖｄ＝ＶＣＣ−（Ｒｏｎ＿Ｐ９＋Ｒｂ）×Ｉｂ
＝ＶＣＣ−（ｍ×ＲＤＲＶ）×（（１／Ｎ）×ＩＯ）
＝ＶＣＣ−（ｍ／Ｎ）×ＲＤＲＶ×ＩＯ ・・・・・・ （３）
となる。従って、ダンピング回路にかかる電圧（ΔＶｄｏ）は、
ΔＶｄｏ＝Ｖｄ−ＶＯ
＝（（ｍ／Ｎ）−１）×ＲＤＲＶ×ＩＯ ・・・・ （４）
式（１）と式（４）より、
ΔＶｄｏ＜１．４Ｖ
（（ｍ／Ｎ）−１）×ＲＤＲＶ×ＩＯ＜１．４Ｖ ・・・・ （５）
の条件においてダンピング回路の誤動作はなくなる。即ち、
ＲＤＲＶ×ＩＯ＜１．４Ｖ／（（ｍ／Ｎ）−１） ・・・・ （６）
の関係を満たすドライバ電流ＩＯと電流経路上の抵抗成分ＲＤＲＶにおいてダンピング回路の誤動作はない。ここで、ｍ＝Ｎの設定とすると、式（３）は、
Ｖｄ＝ＶＣＣ−（Ｎ／Ｎ）×ＲＤＲＶ×ＩＯ
＝ＶＣＣ−ＲＤＲＶ×ＩＯ ・・・・・・・・・・・・ （７）
＝ＶＯ
となり、ダンピング制御信号Ｖｄの設定電圧は、出力端子ＶｏＹの低電位側電圧（ＶＯ）と一致する。従って、出力端子ＶｏＹの低電位側電圧（ＶＯ）からダンピング開始電圧までの動作余裕は、式（１）、（７）より常に１．４Ｖとなる。
【００４０】
上記の電圧関係の様子をグラフ化すると図８に示すようになる。図８では、電流経路における抵抗成分を固定しドライバ電流ＩＯを可変とした場合の状態を示している。直線（２）は、通常動作状態における出力端子ＶｏＹの低電位側の電圧を示す直線であり、式（２）をグラフ化したものである。直線（３）は、ダンピング制御信号Ｖｄの設定電圧を示す直線であり、式（３）をグラフ化したものである。両直線をドライバ電流ＩＯゼロの点に外挿すると縦軸のＶＣＣに交差する。直線（１）は、出力端子ＶｏＹにおけるダンピング開始電圧を示す直線であり、式（１）をグラフ化したものである。式（１）からも明らかなように直線（３）を縦軸の負の方向に１．４Ｖシフトした直線である。
【００４１】
図８（Ａ）は、直線（３）に対して直線（２）の傾きが急な場合であり、（ｍ／Ｎ）＜１の場合である。直線（１）から下の領域Ａがダンピング動作領域であり、フライバック電圧等によりこの領域Ａに出力端子ＶｏＹの端子電圧が遷移するとダンピング回路１４はダンピング動作を行う。従って、直線（２）が領域Ａより上に位置していればダンピング回路１４の誤動作はなく、臨界点Ｘ（ドライバ電流ＩＯ＝ＩＯ２）以下のドライバ電流ＩＯでのドライブ動作が可能である。直線（２）から直線（１）に至る領域Ｂがダンピング動作開始までの動作余裕となり、ドライバ電流ＩＯが小さい領域で動作余裕を大きくすることができる。
【００４２】
次に、図８（Ｂ）は、ｍ＝Ｎの場合であり、式（７）に示すようにダンピング制御信号Ｖｄと出力端子ＶｏＹの低電位側電圧（ＶＯ）は一致する（図８（Ｂ）の直線（７））。従って、出力端子ＶｏＹにおけるダンピング開始電圧を示す直線（１）は、直線（７）から１．４Ｖ降下した直線となり、ダンピング回路１４における電圧制限がかからない限りダンピング開始電圧から１．４Ｖの余裕を有して出力端子ＶｏＹの低電位側電圧（ＶＯ）が設定される。直線（７）から直線（１）に至る領域Ｂがダンピング動作開始までの動作余裕となり、ドライバ電流ＩＯの全領域で動作余裕を均一にすることができる。
【００４３】
更に、図８（Ｃ）は、直線（２）に対して直線（３）の傾きが急な場合であり、（ｍ／Ｎ）＞１の場合である。直線（１）から下の領域Ａがダンピング動作領域であり、フライバック電圧等によりこの領域Ａに出力端子ＶｏＹの端子電圧が遷移するとダンピング回路１４はダンピング動作を行う。この場合、直線（２）が領域Ａより上に位置しているのでダンピング回路１４の誤動作はなく、全てのドライバ電流ＩＯでドライブ動作が可能である。直線（２）から直線（１）に至る領域Ｂがダンピング動作開始までの動作余裕となり、ドライバ電流ＩＯが大きい領域で動作余裕を大きくすることができる。
【００４４】
従って、図８（Ａ）の場合には、出力端子ＶｏＹの臨界点Ｘを適宜調整することにより、図８（Ｂ）及び（Ｃ）の場合には、ダンピング回路１４に電圧制限がかからない限り、ダンピング制御回路１１Ｙは、任意のドライバ電流ＩＯに対してダンピング回路１４の誤動作を生じないダンピング制御信号Ｖｄを出力するので、負荷ＬＯＡＤやドライバ電流ＩＯの仕様に合わせてダンピング動作開始電圧を予め設定して設計したり外部から調整する必要がなく、ｍ／Ｎ比をダンピング作用についてドライバ波形とドライバ電流ＩＯの関係により最適に作り込んでおけば、常に最適な状態で動作させることができる。従って、負荷ＬＯＡＤやドライバ電流ＩＯの仕様変更やバラツキ等に影響されず、電流波形のリンギング、遷移スピードの遅れ、及び電流消費のロス等が確実に防止され、安定したダンピング動作を実現することができる。
【００４５】
第２実施形態におけるダンピング制御回路１２Ｙでは、ＰＭＯＳトランジスタＱ９と抵抗Ｒｂからなるダンピング制御用負荷回路の構成とドライバ電流経路上の抵抗成分との抵抗比、ＮＭＯＳトランジスタＱ５とカレントミラー回路を構成するＮＭＯＳトランジスタＱ６からなるダンピング制御用電流源回路の構成とドライバ電流ＩＯとの電流比等がダンピング制御回路１１Ｙと同一であるので、上記の基本関係式（１）乃至（７）は同様に成り立つ。第２実施形態においては、ダンピング制御信号調整端子より、第１バイアス電流Ｉｂに対して第２バイアス電流ＩＢを加減することができる。これにより、式（３）において、ＩｂをＩｂ±ＩＢに変換することにより、ダンピング制御信号Ｖｄ´は、
Ｖｄ´＝ＶＣＣ−（Ｒｏｎ＿Ｐ９＋Ｒｂ）×（Ｉｂ±ＩＢ）
＝ＶＣＣ−（ｍ×ＲＤＲＶ）×（（１／Ｎ）×ＩＯ±ＩＢ）
＝Ｖｄ±（ｍ×ＲＤＲＶ）×ＩＢ ・・・・・・ （３´）
に変換される。即ち、第１実施形態におけるダンピング制御信号Ｖｄに対してｍ×ＲＤＲＶ×ＩＢの電圧分がシフトされることとなる。図８に示すように、直線（３）及び直線（１）において、±（ｍ×ＲＤＲＶ）×ＩＢの幅で調整することが可能となる。これにより、図８（Ａ）の場合においては、ダンピング回路１４の誤動作のない臨界点を、ＸからＸ２にシフトしてドライバ電流ＩＯの大きい方向に調整して動作余裕を広げることができる。また図８（Ｂ）及び（Ｃ）の場合においても、ダンピング動作余裕を調整することができる。
【００４６】
また、ドライバ回路組み立て後の負荷ＬＯＡＤの仕様変更等に対して、ダンピング制御信号調整端子を調整してダンピング動作余裕を調整することができ、負荷ＬＯＡＤの仕様変更等に柔軟に対応することができる。
【００４７】
上記ダンピング動作余裕を有して使用することができるので、電流ドライブ性能を減ずることなくダンピング動作を確実に行うことができ、図９に示すように高速動作の電流スイッチング時おいても確実にオーバーシュートやアンダーシュートを含んだ電流リンギング波形を抑止することができる。
【００４８】
また、ダンピング回路１４は、図７に示すものに限定されることなく、図１０に示すように、ダーリントン接続の構成とすることもできる。この場合は、ダンピング開始電圧を図７におけるダンピング回路１４と同電圧とすることができると共に、ダーリントン接続を利用しているので、ダンピング電流Ｉｄａｍｐの電流能力を大きなものとすることができ、フライバック電圧による電流リンギング波形を強力に解消する能力を有する回路構成を提供することができる。
【００４９】
更に、第１及び第２実施形態におけるダンピング制御回路１１Ｙ及び１２ＹのＰＭＯＳトランジスタＱ９のゲートを、ＰＭＯＳトランジスタＱ１のゲートに接続された入力信号ＶｉＸに接続することにより、ＰＭＯＳトランジスタＱ９をドライバ１１０を構成するＰＭＯＳトランジスタＱ１と同期して駆動させることもできる。この場合、ＰＭＯＳトランジスタＱ９は入力信号ＶｉＸの遷移により徐々にオンしてゆくことにより、オン抵抗Ｒｏｎ＿Ｐ９が低下して安定な状態に至るまではＰＭＯＳトランジスタＱ９の降下電圧が大きく、ダンピング制御信号Ｖｄが低く保たれるので、ダンピング回路１４におけるダンピング動作開始電圧を低く維持でき、ドライバ電流ＩＯの波形立ち上がり時にダンピング誤動作をすることはなくドライバ電流ＩＯの高速遷移を確保することができると共に、その後のオーバーシュートやアンダーシュートを伴う電流波形のリンギング時には、ダンピング制御信号Ｖｄが所定値に安定するので、精度の高いダンピング動作開始電圧の制御を行うことができる。
【００５０】
加えて、第１及び第２実施形態におけるダンピング制御回路１１Ｙ及び１２Ｙの抵抗Ｒｂを、ＭＯＳトランジスタで構成してゲートへのバイアス電圧を制御して可変抵抗とすることにより、また複数の抵抗列で構成してスイッチ等により接続されるべき抵抗列を切り替えて可変抵抗とすることにより、負荷ＬＯＡＤの仕様変更やバラツキに応じて負荷抵抗ＲＬとの抵抗比を所定値に確実に調整することができる。ここで、ＭＯＳトランジスタのゲートへのバイアス電圧は、外部から直接入力できるように設定したり、ＤＡコンバータを備え外部からのビット入力に対して内部生成する構成とすることもできる。また抵抗列の接続を切り替えるスイッチ等には、ＭＯＳトランジスタを使用することができ、外部からのビット入力等により切り替えることができる。
【００５１】
以上詳細に説明したとおり、第１実施形態に係るドライブ回路１０では、 ダンピング回路１４は、ベースをダンピング回路制御信号Ｖｄで制御したＮＰＮトランジスタＱ７のコレクタを電源電圧ＶＣＣに、エミッタをダイオード接続トランジスタＱ８のアノードに、カソードはダンピング電流制限抵抗Ｒｄを介して出力端子ＶｏＹに接続してダンピング回路１４を構成しており、出力端子ＶｏＹの電圧が、ダンピング回路制御信号Ｖｄの電圧からＶｂｅ７＋Ｖｂｅ８を越えて降下すると、ダンピング回路１４が動作してダンピング電流制限抵抗Ｒｄで規定されるダンピング電流Ｉｄａｍｐを出力端子ＶｏＹに供給する。Ｖｂｅ７＝Ｖｂｅ８＝０．７Ｖとすると、ダンピング回路の動作開始電圧は、ＶＯ（ｄａｍｐ）＝Ｖｄ−１．４Ｖとなる。
【００５２】
ダンピング制御回路１１Ｙにおいて、ダンピング制御用負荷回路は、ＰＭＯＳトランジスタＱ９のソースを電源電圧に、ドレインを抵抗Ｒｂに、ゲートを接地電位に接続して、ドライバ１１０のＰＭＯＳトランジスタＱ１のオン抵抗Ｒｏｎ＿Ｐ１と負荷抵抗ＲＬに対する、ＰＭＯＳトランジスタＱ９のオン抵抗Ｒｏｎ＿Ｐ９と抵抗Ｒｂの抵抗比がｍ倍とし、またダンピング制御用電流源回路は、第１バイアス電流Ｉｂがドライバ定電流回路１５０と（１／Ｎ）倍のミラー電流比をなすＮＭＯＳトランジスタＱ６でカレントミラー構成としており、第１バイアス電流Ｉｂがダンピング制御用負荷回路を流れてダンピング制御信号Ｖｄを作るが、抵抗比ｍと電流比（１／Ｎ）との関係から通常動作状態において出力端子ＶｏＹが低電位側電圧になるときの電圧（ＶＯ）とは、
ΔＶｄｏ＝Ｖｄ−ＶＯ
＝（（ｍ／Ｎ）−１）×ＲＤＲＶ×ＩＯ
の関係にあり、ダンピング動作開始電圧の関係、ＶＯ（ｄａｍｐ）＝Ｖｄ−１．４Ｖとから、
ΔＶｄｏ＜１．４Ｖ
（（ｍ／Ｎ）−１）×ＲＤＲＶ×ＩＯ＜１．４Ｖ
の条件においてダンピング回路の誤動作を防止することができる。
【００５３】
図８（Ａ）に示す（ｍ／Ｎ）＜１の場合には、出力端子ＶｏＹの低電位側電圧ＶＯが領域Ａより上に位置していればダンピング回路１４の誤動作はなく、臨界点Ｘ（ドライバ電流ＩＯ＝ＩＯ２）以下のドライバ電流ＩＯでのドライブ動作が可能である。直線（２）から直線（１）に至る領域Ｂがダンピング動作開始までの動作余裕となり、出力端子ＶｏＹの臨界点Ｘを適宜調整することにより、ドライバ電流ＩＯが小さい領域を中心とした任意のドライバ電流ＩＯに対してダンピング回路１４の誤動作を生じないダンピング制御信号Ｖｄを出力することができるので、負荷ＬＯＡＤやドライバ電流ＩＯの仕様に合わせてダンピング動作開始電圧を、予め設定して設計したり外部から調整することなく、ｍ／Ｎ比をダンピング作用についてドライバ波形とドライバ電流ＩＯの関係により最適に作り込んでおけば、常に最適な状態で動作させることができる。
【００５４】
図８（Ｂ）に示すｍ＝Ｎの場合には、ダンピング制御信号Ｖｄと出力端子ＶｏＹの低電位側電圧ＶＯは一致するので、出力端子ＶｏＹにおけるダンピング開始電圧は、常にＶＯから１．４Ｖ降下したところとなり、ダンピング回路１４における電圧制限がかからない限りダンピング開始電圧から１．４Ｖの余裕を有して出力端子ＶｏＹの低電位側電圧ＶＯが設定され、ドライバ電流ＩＯの全領域で均一な動作余裕を確保して任意のドライバ電流ＩＯに対してダンピング回路１４の誤動作を生じないダンピング制御信号Ｖｄを出力することができるので、負荷ＬＯＡＤやドライバ電流ＩＯの仕様に合わせてダンピング動作開始電圧を、予め設定して設計したり外部から調整することなく、常に最適な状態で動作させることができる。
【００５５】
図８（Ｃ）に示す（ｍ／Ｎ）＞１の場合には、出力端子ＶｏＹの低電位側電圧ＶＯが領域Ａより上に位置しているのでダンピング回路１４の誤動作はなく、全てのドライバ電流ＩＯでドライブ動作が可能である。特にドライバ電流ＩＯが大きい領域を中心とした任意のドライバ電流ＩＯに対してダンピング回路１４の誤動作を生じないダンピング制御信号Ｖｄを出力することができるので、負荷ＬＯＡＤやドライバ電流ＩＯの仕様に合わせてダンピング動作開始電圧を、予め設定して設計したり外部から調整することなく、ｍ／Ｎ比をダンピング作用についてドライバ波形とドライバ電流ＩＯの関係により最適に作り込んでおけば、常に最適な状態で動作させることができる。
【００５６】
第２実施形態のダンピング制御回路１２Ｙでは、第１実施形態のダンピング制御回路１１Ｙの構成に加えて、ダンピング制御信号調整端子を備えており、第１バイアス電流Ｉｂに対して第２バイアス電流ＩＢを加減できるので、第１バイアス電流Ｉｂに代えてＩｂ±ＩＢがバイアス電流となり、ダンピング制御信号Ｖｄ´が、
Ｖｄ´＝Ｖｄ±（ｍ×ＲＤＲＶ）×ＩＢ
に変換され、ｍ×ＲＤＲＶ×ＩＢの幅で調整することが可能となるので、図８（Ａ）の場合においては、ダンピング回路１４の誤動作のない臨界点を、ＸからＸ２にシフトしてドライバ電流ＩＯの大きい方向に調整して動作余裕を広げることができ、図８（Ｂ）及び（Ｃ）の場合においても、ダンピング動作余裕を調整することができる。 またドライバ回路組み立て後の負荷ＬＯＡＤの仕様変更等に対して、ダンピング動作余裕を調整することができ、負荷ＬＯＡＤの仕様変更等に柔軟に対応することができる。
【００５７】
また、ダンピング回路１４は、ダーリントン接続の構成とすることもでき、ダンピング電流Ｉｄａｍｐの電流能力を大きなものとして、フライバック電圧による電流リンギング波形を強力に解消する能力を有する回路構成を提供することができる。
【００５８】
更に、ＰＭＯＳトランジスタＱ９のゲート接続を、ＰＭＯＳトランジスタＱ１のゲートに接続された入力信号ＶｉＸに接続することにより同期して駆動させることにより、オン抵抗Ｒｏｎ＿Ｐ９が低下して安定な状態に至るまではＰＭＯＳトランジスタＱ９の降下電圧が大きく、ダンピング制御信号Ｖｄが低く保たれるので、ダンピング回路１４におけるダンピング動作開始電圧を低く維持でき、ドライバ電流ＩＯの波形立ち上がり時にダンピング誤動作をすることはなくドライバ電流ＩＯの高速遷移を確保することができると共に、その後のオーバーシュートやアンダーシュートを伴う電流波形のリンギング時には、ダンピング制御信号Ｖｄが所定値に安定するので、精度の高いダンピング動作開始電圧の制御を行うことができる。
【００５９】
加えて、抵抗Ｒｂを、ＭＯＳトランジスタで構成してゲートへのバイアス電圧を制御することにより可変抵抗としたり、複数の抵抗列で構成してスイッチ等により接続されるべき抵抗列を切り替えて可変抵抗として、負荷ＬＯＡＤの仕様変更やバラツキに応じて負荷抵抗ＲＬとの抵抗比を所定値に確実に調整することができる。ここで、ＭＯＳトランジスタのゲートバイアス電圧は、外部から直接入力したり、ＤＡコンバータを備え外部からのビット入力に対して内部生成する構成とすることもできる。また抵抗列の接続を切り替えるスイッチ等には、ＭＯＳトランジスタを使用することができ、外部からビット入力等により切り替えることができる。
【００６０】
以上の実施形態により、負荷ＬＯＡＤやドライバ電流ＩＯの仕様変更やバラツキ等に影響されず、電流波形のリンギング、遷移スピードの遅れ、及び電流消費のロス等が確実に防止され、安定したダンピング動作を実現することができる。
【００６１】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、ダンピング制御用負荷回路をＰＭＯＳトランジスタＱ９と抵抗Ｒｂとで構成しているが、これに限定されるものではなく、ＰＭＯＳトランジスタＱ９のみで構成してもよい。
また、ダンピング回路１４は、ＮＰＮバイポーラトランジスタＱ７、Ｑ８で構成しているが、これに限定されるものではなく、ＭＯＳトランジスタで構成することもできる。
更に、本実施形態では、負のフライバック電圧による電流リンギング波形に対して出力端子ＶｏＹへダンピング電流Ｉｄａｍｐを供給する構成を例示したが、これに限定されるものではなく、ドライバ定電流回路、ダンピング回路、及びダンピング制御回路等のトランジスタの極性を反転することにより、正のフライバック電圧による電流リンギング波形に対して出力端子ＶｏＹからダンピング電流Ｉｄａｍｐを引き抜く構成とすることも可能である。
【００６２】
また、上記実施形態の説明においては、出力端子ＶｏＹを中心に説明したが、ドライバ回路１０、２０の構成上、出力端子ＶｏＸについても同一構成の回路が構成されることは言うまでもない。
【００６３】
【発明の効果】
本発明によれば、ドライバ回路において、出力電流に応じて出力端子の通常動作電圧が変化しても、ダンピング制御回路が出力するダンピング制御信号は、出力端子電圧からの所定電圧変化をダンピング動作開始電圧としてダンピング回路を動作させるので、負荷や出力電流の仕様に合わせてダンピング動作開始電圧を予め調整しておく必要がなく、常に最適な状態で動作させることができ、もって、負荷や出力電流の仕様変更やバラツキ等に影響されず、電流波形のリンギング、遷移スピードの遅れ、及び電流消費のロス等が確実に防止され、安定したダンピング動作を実現することができる。
【図面の簡単な説明】
【図１】 従来技術におけるダンピング回路を備えたドライバ回路の回路ブロック図である。
【図２】 別の従来技術におけるダンピング回路を備えたドライバ回路の回路ブロック図である。
【図３】 従来技術におけるダンピング回路を備えたドライバ回路の回路図である。
【図４】 従来技術におけるドライバ回路の動作波形図である。
【図５】 第１実施形態のダンピング回路を備えたドライバ回路の回路ブロック図である。
【図６】 第２実施形態のダンピング回路を備えたドライバ回路の回路ブロック図である。
【図７】 第１及び第２実施形態のダンピング回路を備えたドライバ回路の回路図である。
【図８】 出力電流に対する出力端子電圧及びダンピング電圧の特性図である。
【図９】 第１及び第２実施形態のドライバ回路の動作波形図である。
【図１０】 第１及び第２実施形態のドライバ回路の他の回路例である。
【符号の説明】
１０、２０ ドライバ回路
１１Ｘ、１１Ｙ、１２Ｘ、１２Ｙ ダンピング制御回路
１３、１４ ダンピング回路
１１０、１２０ ドライバ
１５０ ドライバ定電流回路
Ｑ１、Ｑ２、Ｑ９ ＰＭＯＳトランジスタ
Ｑ３、Ｑ４、Ｑ５、Ｑ６ ＮＭＯＳトランジスタ
Ｑ７、Ｑ８ ＮＰＮバイポーラトランジスタ
ＬＯＡＤ 負荷
ＲＬ 負荷抵抗
Ｒｂ 抵抗
Ｒｄ ダンピング電流制限抵抗
Ｉｂ 第１バイアス電流
ＩＢ 第２バイアス電流
Ｉｄａｍｐ ダンピング電流
【発明の属する技術分野】
本発明は、電流ドライバ回路の波形制御に関するものであり、特に、ＨＤＤ装置等の書き込み用コイルドライバに代表される高速な電流ドライバ回路に関するものである。
【０００２】
【従来の技術】
ＨＤＤ装置等のデータ書き込み用コイルの駆動に使用される電流ドライバ回路においては、負荷であるデータ書き込み用コイルの誘導負荷や負荷に至る駆動配線上に分布する誘導性負荷成分により、ドライバ回路によるスイッチング時に誘導性負荷等に働く逆起電力により所謂フライバック電圧が発生し、ドライバ電流にオーバーシュートやアンダーシュートを伴う電流波形のリンギングが発生する。このリンギング波形を抑止するため、従来よりダンピング回路が使用されている。
【０００３】
図１は、従来技術におけるダンピング回路を備えた出力回路の回路ブロック図である。ドライバ回路１００は、ドライバ１１０のドライバ端子ＶｏＸとドライバ１２０の出力端子ＶｏＹとで挟まれて負荷ＬＯＡＤが接続され、ドライバ定電流回路１５０から出力されるドライバ電流ＩＯの流れる方向を入力端子ＶｉＸ，ＶｉＹから入力される相補な入力信号により切り替えて、負荷ＬＯＡＤの双方向にドライバ電流ＩＯを流すことができる。そして、各出力端子ＶｏＸ、ＶｏＹには、ダンピング回路１３０、１４０が接続されており、ドライバ電流ＩＯのリンギング波形を抑止する構成となっている。
【０００４】
図２は、別の従来技術におけるダンピング回路を備えたドライバ回路の回路ブロック図である。ドライバ回路２００は、図１におけるドライバ回路１００と同様に、ドライバ１１０の出力端子ＶｏＸとドライバ１２０の出力端子ＶｏＹとで挟まれて負荷ＬＯＡＤが接続されており、ドライバ定電流回路１５０から出力されるドライバ電流ＩＯの流れる方向を入力端子ＶｉＸ，ＶｉＹからの相補入力信号により切り替えて、双方向にドライバ電流ＩＯを流す。本従来技術においては、各出力端子ＶｏＸ、ＶｏＹに接続されているダンピング回路２３０、２４０が外部からのダンピング制御信号Ｖｄにより制御されており、同じく外部からの出力電流制御端子Ｖｃにより調整されるドライバ電流ＩＯ、負荷ＬＯＡＤ及び負荷ＬＯＡＤに至る駆動配線上に分布する抵抗成分に応じて、調整されるダンピング制御信号Ｖｄにより電流リンギング波形を抑止する構成となっている。
【０００５】
図１及び図２の具体的回路例を図３に示す。ここで、ドライバ１１０、１２０、ドライバ定電流回路１５０、及び接続される負荷ＬＯＡＤは図１及び図２において共通であり、ドライバ１１０は、１対のＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ３をインバータ構成に接続してハーフブリッジ構成とし、入力端子ＶｉＸからの入力信号に対する反転信号を出力端子ＶｏＸに出力する。同様にドライバ１２０は、１対のＰＭＯＳトランジスタＱ２とＮＭＯＳトランジスタＱ４をインバータ構成に接続してハーフブリッジ構成とし、入力端子ＶｉＹからの入力信号に対する反転信号を出力端子ＶｏＹに出力する。そして両出力端子ＶｏＸ、ＶｏＹに負荷ＬＯＡＤを接続してＨブリッジ構成として負荷を双方向に駆動する。また、ドライバ電流ＩＯを決定するドライバ定電流回路１５０は、ＮＭＯＳトランジスタＱ５で構成された定電流回路であり、Ｈブリッジを構成する各ＮＭＯＳトランジスタＱ３，Ｑ４のソースにドライバ電流ＩＯを供給している。
【０００６】
ダンピング回路（図１における１３０、１４０、図２における２３０，２４０）は、電源電圧ＶＣＣと出力端子ＶｏＸ、ＶｏＹとの間に接続されている。図３においては出力端子ＶｏＹ側についてのみ記載しているが、出力端子ＶｏＸ側についても同様な構成であるので以下の説明では省略する。
【０００７】
図１の従来技術の場合には、ダイオード接続されたＮＰＮトランジスタＱ７、Ｑ８と抵抗Ｒｄが、電源電圧ＶＣＣと出力端子ＶｏＹ間に直列に接続されている。ドライバ１１０、１２０のスイッチング動作によりフライバック電圧が発生して、電源電圧ＶＣＣから出力端子ＶｏＹへの電位降下がダイオード接続トランジスタＱ７、Ｑ８の順方向電圧２つ分を越えて降下した時、ダンピング回路１４０が動作し出力端子ＶｏＹに向けてダンピング電流Ｉｄａｍｐを供給してダンピング動作を行う。ここで、ダイオードを２段から更に多段に接続してやれば、ダンピング動作開始電圧を段数に応じて設定することができる。
【０００８】
図２の別の従来技術の場合は、ＮＰＮトランジスタＱ７、Ｑ８のうちトランジスタＱ７のベースをダンピング制御信号Ｖｄで制御した構成である。図１の場合と同様のダンピング動作を行うが、ダンピング動作を開始する出力端子ＶｏＹの電圧をダンピング制御信号Ｖｄに応じて調整するものである。即ち、出力端子ＶｏＹの電圧が、ダンピング制御信号Ｖｄからダイオードの順方向電圧２つ分降下した時に、ダンピング回路１４０を動作させてダンピング動作を行うものである。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記図１に示す従来技術では、ダンピング動作を開始する出力端子ＶｏＹの電圧は、ダンピング回路１４０で設定される電位降下に固定される。この降下電圧は、予めダイオードの直列接続段数等を適宜選択して設定することができるものの回路決定後は固定値となるので、負荷の仕様、ドライバ電流ＩＯ毎に、最適な動作条件に再設計する必要がある。特に、ドライバ回路を集積回路で構成する場合には、再設計から製作までに多大の時間と労力を必要とすることとなり問題である。負荷の仕様が同じ場合においても、負荷特性等のバラツキを調整する手段がないためドライバ回路の動作余裕を大きく取らざるを得ず、ドライバ回路の能力を最大限に引き出すことができず問題である。
【００１０】
また、図２に示す別の従来技術においては、ダンピング制御信号Ｖｄにより、ダンピング動作開始電圧を適宜調整することはできるものの、負荷やドライバ電流ＩＯの仕様毎に、また個体間のバラツキに応じて、個々に最適動作条件を調整することが必要であり、調整が煩雑であるという問題がある。
【００１１】
そして、これらの調整がずれた場合には以下に示す種々の問題が発生する虞がある。即ち、ダンピング動作が不十分となれば、電流波形のオーバーシュートやアンダーシュートが大きくなりＨＤＤ装置への書き込み動作を高速に行えず最悪の場合には誤書き込みをしてしまう可能性がある。逆に、ダンピング動作が過度となれば、ダンピング電流Ｉｄａｍｐのパスが切れる前に次ステップのドライバ電流ＩＯパスがオンしてしまい両者が衝突して電流波形の立ち上がりスピードが遅れてしまうと共に、電流消費のロスも大きくなり回路動作上好ましくない。図４は、図１及び図２の従来技術におけるドライバ回路の動作電流波形を示すが、ダンピング動作が不十分であるため、入力端子ＶｉＸ、ＶｉＹにおける入力信号のスイッチングのタイミングにおいて、出力端子ＶｏＸ、ＶｏＹにフライバック電圧が発生することにより、ドライバ電流ＩＯにリンギング波形が発生している。
【００１２】
本発明は前記従来技術の問題点を解消するためになされたものであり、外部からダンピング開始電圧を調整することなく、簡単な回路構成により負荷やドライバ電流ＩＯの仕様変更、また個体間のバラツキ等の影響を受けずに、安定したダンピング動作を行うことができるドライバ回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係るドライバ回路は、出力電流で出力端子に接続された負荷を駆動する際に、出力電流の波形整形を行うダンピング回路を有する電流駆動のドライバ回路において、ダンピング回路に入力され出力端子へのダンピング電流の供給開始を決めるダンピング動作開始電圧の決定のためのダンピング制御信号を出力するダンピング制御回路を備えており、ダンピング制御信号は、出力電流に応じて可変されて出力端子における通常動作電圧とダンピング動作開始電圧との電位差を所定値に設定することを特徴とする。
【００１４】
前記請求項１のドライバ回路では、出力電流に応じて出力端子の通常動作電圧が変化しても、ダンピング制御回路が出力するダンピング制御信号は、出力端子における通常動作電圧から所定電圧変化した電圧をダンピング動作開始電圧としてダンピング回路が動作する。
【００１５】
これにより、負荷や出力電流値の仕様に合わせてダンピング動作開始電圧を、予め設定して設計したり外部から調整する必要がなく、常に最適な状態で動作させることができる。従って、負荷や出力電流の仕様変更やバラツキ等に影響されず、電流波形のリンギング、遷移スピードの遅れ、及び電流消費のロス等が確実に防止され、安定したダンピング動作を実現することができる。
【００１６】
また、請求項２に係るドライバ回路は、請求項１に記載のドライバ回路において、ダンピング制御用電流源回路は、出力電流との電流比が所定値となる第１バイアス電流を出力し、ダンピング制御用負荷回路は、基準電位から出力端子への出力電流の電流経路の抵抗成分との抵抗比が所定値となる抵抗成分を、基準電位からダンピング制御信号に至る第１バイアス電流の電流経路に備えることを特徴とする。
【００１７】
前記請求項２のドライバ回路では、ダンピング制御用電流源回路が、出力電流と所定の電流比を有する第１バイアス電流を出力し、この第１バイアス電流が、基準電位から出力端子までの出力電流の電流経路における抵抗成分と所定抵抗比を有するダンピング制御用負荷回路を流れ、出力電流が流れることによる出力端子における基準電位からの電圧変化と、第１バイアス電流が流れることによるダンピング制御用負荷回路における基準電位からの電圧変化とが所定電圧比を保つ。
【００１８】
これにより、ダンピング回路におけるダンピング制御信号と出力端子との間の電位関係は、負荷や出力電流値の仕様に関わらず所定の関係に保持することができ、仕様毎の設計変更や外部端子からの調整は行う必要がなく、常に最適な状態で動作させることができ、もって、仕様変更やバラツキ等に影響されない安定したダンピング動作を実現することができる。
【００１９】
また、請求項３に係るドライバ回路は、請求項１又は請求項２に記載のドライバ回路において、出力ドライバ素子は、第１スイッチング素子であり、ダンピング制御用負荷回路は、第１スイッチング素子と同一構成の第２スイッチング素子で構成され、第１スイッチング素子に対する第２スイッチング素子のオン抵抗比が、所定抵抗比であることを特徴とする。
【００２０】
前記請求項３のドライバ回路では、出力電流が流れる第１スイッチング素子の電圧降下に対する、第１バイアス電流が流れる第２スイッチング素子の電圧降下が、所定電圧比となる。
【００２１】
これにより、出力電流経路の抵抗成分のうち、第１スイッチング素子のオン抵抗による抵抗成分と所定抵抗比を有するダンピング制御用負荷回路の抵抗成分を、第１スイッチング素子と同一構成の第２スイッチング素子のオン抵抗で構成するので、両者の所定抵抗比を精度良く設定することができ、第１スイッチング素子を流れる出力電流による電圧降下に対する、第２スイッチング素子を流れる第１バイアス電流による電圧降下の所定電圧比を精度良く設定することができ、ダンピング動作開始電圧を精度良く設定することができる。
【００２２】
また、請求項４に係るドライバ回路は、請求項３に記載のドライバ回路において、ダンピング制御用負荷回路は、負荷の抵抗成分、あるいは負荷の抵抗成分に加えて出力ドライバ素子の抵抗を除く出力電流経路の抵抗成分に対して、オン抵抗比と同一抵抗比を有する抵抗成分を備えることを特徴とする。
【００２３】
前記請求項４のドライバ回路では、出力電流が流れる第１スイッチング素子の電圧降下に加えて、負荷の抵抗成分あるいは出力ドライバ素子を除く出力電流経路の抵抗成分による電圧降下に対する、第１バイアス電流によるダンピング制御用負荷回路において第２スイッチング素子に他の抵抗成分を加えた電圧降下が所定電圧比となる。
【００２４】
これにより、出力電流経路上の第１スイッチング素子のオン抵抗による抵抗成分に加えて負荷や配線経路による抵抗成分についても、所定抵抗比をもってダンピング制御用負荷回路に設定されるので、出力電流による電圧降下に対する第１バイアス電流による電圧降下の所定電圧比を更に精度良く設定することができる。
【００２５】
また、請求項５に係るドライバ回路は、請求項２乃至請求項４に記載のドライバ回路において、ダンピング制御用電流源回路は、出力電流源回路との間でカレントミラー回路を構成することを特徴とする。
【００２６】
これにより、出力電流と第１バイアス電流との電流比を所定電流比に精度良く設定することができる。
【００２７】
また、請求項６に係るドライバ回路は、請求項２乃至請求項５に記載のドライバ回路において、ダンピング制御回路は、第２バイアス電流を入力する入力端子を備え、入力端子より入力された第２バイアス電流を、第１バイアス電流に加減することを特徴とする。
【００２８】
前記請求項６のドライバ回路では、第１バイアス電流に第２バイアス電流を加減した電流がダンピング制御用負荷回路に流れる。
【００２９】
これにより、負荷、電流経路上の状態、及び出力電流等の変更や個体間のバラツキに応じて、第２バイアス電流を調整することにより、ダンピング制御用負荷回路に流れるバイアス電流を調整し、電圧降下を変化させてダンピング制御信号の設定電圧を調整することによりダンピング開始電圧を調整することができ、仕様の変更や個体間のバラツキに対して、より柔軟且つ簡便に安定してダンピング動作の最適動作点を設定することができる。
【００３０】
また、請求項７に係るドライバ回路は、請求項３に記載のドライバ回路において、第２スイッチング素子のスイッチング制御端子は、第１スイッチング素子のスイッチング制御端子に接続されていることを特徴とする。
【００３１】
前記請求項７のドライバ回路では、ダンピング制御回路において、ダンピング制御用負荷回路を構成する第２スイッチング素子を、出力ドライバ素子を構成する第１スイッチング素子と同一の制御信号で駆動する。
【００３２】
これにより、第１及び第２スイッチング素子は、同期して駆動させることができ、定常的にも過渡的にもオン抵抗比を所定抵抗比に維持することができるので、ダンピング動作開始電圧をきめ細かく設定することができる。
【００３３】
【発明の実施の形態】
以下、本発明のドライバ回路について具体化した実施形態を図５乃至図１０に基づき図面を参照しつつ詳細に説明する。図５は、本発明の第１実施形態のダンピング回路を備えたドライバ回路の回路ブロック図である。図６は、第２実施形態のダンピング回路を備えたドライバ回路の回路ブロック図である。図７は、第１及び第２実施形態のダンピング回路を備えたドライバ回路の回路図である。図８は、ドライバ電流に対する出力端子電圧及びダンピング電圧の特性図である。図９は、第１及び第２実施形態のドライバ回路の動作波形図である。図１０は、第１及び第２実施形態のドライバ回路の他の回路例である。
【００３４】
図５に示す第１実施形態のドライバ回路１０は、ドライバ１１０の出力端子ＶｏＸとドライバ１２０の出力端子ＶｏＹとで挟まれて負荷ＬＯＡＤが接続され、ドライバ定電流回路１５０から出力されるドライバ電流ＩＯの流れる方向を入力端子ＶｉＸ，ＶｉＹから入力される相補な入力信号により切り替えて、負荷ＬＯＡＤの双方向にドライバ電流ＩＯを流す機能につき従来技術と同様の構成を有する。そして、各出力端子ＶｏＸ、ＶｏＹには、ドライバ電流ＩＯのリンギング波形を抑止するためのダンピング回路１３、１４が接続されている。ダンピング回路１３、１４は、ダンピング制御回路１１Ｘ、１１Ｙで生成されるドライバ電流ＩＯに対して所定電流比を有する第１バイアス電流Ｉｂ（図７、参照）に基づき、ダンピング制御回路１１Ｘ、１１Ｙから出力されるダンピング制御信号Ｖｄによりダンピング開始電圧が制御される。このダンピング制御信号Ｖｄは、出力端子ＶｏＸ、ＶｏＹにおける通常動作電圧と所定の関係を維持する。尚、ドライバ電流ＩＯは、図２における従来技術と同様に出力電流制御端子Ｖｃにより外部より可変調整されるが、可変されてもダンピング制御回路１１Ｘ、１１Ｙにより、ダンピング制御信号Ｖｄと出力端子ＶｏＸ、ＶｏＹにおける通常動作電圧との関係は所定の関係を維持するように制御され、ダンピング開始電圧に対して常に十分な動作余裕を確保することができる。
【００３５】
図６に示す第２実施形態のドライバ回路２０のうち、ドライバ定電流回路１５０、出力電流制御端子Ｖｃにより可変調整されドライバ定電流回路１５０から出力されるドライバ電流ＩＯで負荷ＬＯＡＤを駆動するドライバ１１０、１２０、各出力端子ＶｏＸ、ＶｏＹに接続されダンピング制御回路１２Ｘ、１２Ｙから出力されるダンピング制御信号Ｖｄによりダンピング開始電圧を制御されるダンピング回路１３、１４、そして入力端子ＶｉＸ、ＶｉＹからの相補入力に対する出力端子ＶｏＸ、ＶｏＹからの双方向ドライバ電流ＩＯの応答については、図５と同様である。図６におけるダンピング制御回路１２Ｘ、１２Ｙでは、図５におけるダンピング制御回路１１Ｘ、１１Ｙの機能に加えて、ダンピング制御信号調整端子を備えている。この端子から第２バイアス電流ＩＢを入力することにより、第１バイアス電流Ｉｂを加減してダンピング制御信号Ｖｄを調整することができる。
【００３６】
第１実施形態（図５）及び第２実施形態（図６）の回路ブロックを具体化した回路例が図７である。本実施形態におけるダンピング回路１４は、各出力端子ＶｏＸ、ＶｏＹについて同一の構成をしており動作についても同じであるので、以下、出力端子ＶｏＹ側について説明し、出力端子ＶｏＸ側の構成については説明を省略する。
【００３７】
ドライバ１１０、１２０、ドライバ定電流回路１５０、及び接続される負荷ＬＯＡＤは第１実施形態、第２実施形態、及び従来技術において共通の構成をしており、ドライバ１１０は、１対のＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ３をインバータ構成に接続してハーフブリッジ構成とし、入力端子ＶｉＸからの入力信号に対する反転信号を出力端子ＶｏＸに出力する。同様にドライバ１２０は、１対のＰＭＯＳトランジスタＱ２とＮＭＯＳトランジスタＱ４をインバータ構成に接続してハーフブリッジ構成とし、入力端子ＶｉＹからの入力信号に対する反転信号を出力端子ＶｏＹに出力する。そして両出力端子ＶｏＸ、ＶｏＹ間に負荷ＬＯＡＤを接続してＨブリッジ構成として負荷ＬＯＡＤを双方向に駆動する。また、ドライバ電流ＩＯを決定するドライバ定電流回路１５０は、ＮＭＯＳトランジスタＱ５で構成された定電流回路であり、Ｈブリッジを構成する各ＮＭＯＳトランジスタＱ３，Ｑ４のソースにドライバ電流ＩＯを供給している。
【００３８】
ダンピング回路１４についても第１及び第２実施形態で同一であり、ベースをダンピング回路制御信号Ｖｄで制御したＮＰＮトランジスタＱ７のコレクタを電源電圧ＶＣＣに接続し、エミッタをダイオード接続したＮＰＮトランジスタＱ８のアノードに接続する。ダイオード接続トランジスタＱ８のカソードはダンピング電流制限抵抗Ｒｄを介して出力端子ＶｏＹに繋がれてダンピング回路１４を構成している。出力端子ＶｏＹの電圧が、ダンピング回路制御信号Ｖｄで設定された電圧からＮＰＮトランジスタＱ７のベース・エミッタ間順方向電圧Ｖｂｅ７とダイオード接続トランジスタＱ８の順方向電圧Ｖｂｅ８とを加えた電圧を越えて降下すると、ダンピング回路１４が動作を開始し、出力端子ＶｏＹの電圧降下に応じてダンピング電流制限抵抗Ｒｄで規定されたダンピング電流Ｉｄａｍｐを出力端子ＶｏＹに供給する。Ｖｂｅ７＝Ｖｂｅ８＝０．７Ｖとすると、ダンピング回路１４の動作を開始する出力端子ＶｏＹの電圧は、
ＶＯ（ｄａｍｐ）＝Ｖｄ−（Ｖｂｅ７＋Ｖｂｅ８）
＝Ｖｄ−１．４Ｖ ・・・・・・ （１）
と算出される。即ち、出力端子ＶｏＹの電圧がダンピング回路制御信号Ｖｄより、１．４Ｖ以上降下した場合にダンピング回路１４は、ダンピング動作を開始する。
【００３９】
第１実施形態におけるダンピング制御回路１１Ｙでは、ドライバ１１０を構成するＰＭＯＳトランジスタＱ１と相似関係にあるＰＭＯＳトランジスタＱ９を、ソースを電源電圧ＶＣＣに、ドレインを抵抗Ｒｂに、ゲートを接地電位に接続してダンピング制御用負荷回路を構成しており、ＰＭＯＳトランジスタＱ１のオン抵抗Ｒｏｎ＿Ｐ１及び負荷抵抗ＲＬに対して、ＰＭＯＳトランジスタＱ９のオン抵抗Ｒｏｎ＿Ｐ９及び抵抗Ｒｂが、各々ｍ倍の関係を有している。またダンピング制御用電流源回路は、ドライバ定電流回路１５０を構成するＮＭＯＳトランジスタＱ５と（１／Ｎ）倍のミラー電流比をなしてカレントミラー回路を構成するＮＭＯＳトランジスタＱ６で構成されており、ドレインがダンピング制御用負荷回路の抵抗Ｒｂに接続されて第１バイアス電流Ｉｂを流し込んでいる。ダンピング制御信号Ｖｄの設定電圧は、ＰＭＯＳトランジスタＱ９のオン抵抗Ｒｏｎ＿Ｐ９と抵抗Ｒｂとの総和に流れる第１バイアス電流Ｉｂによる電圧降下で決定されるので、通常動作状態において出力端子ＶｏＹが低電位側になるときの電圧（ＶＯ）と、ダンピング制御信号Ｖｄの設定電圧は、Ｒｏｎ＿Ｐ１＋ＲＬ＝ＲＤＲＶとおくと、
ＶＯ＝ＶＣＣ−（Ｒｏｎ＿Ｐ１＋ＲＬ）×ＩＯ
＝ＶＣＣ−ＲＤＲＶ×ＩＯ ・・・・・・・・・・・・ （２）
Ｖｄ＝ＶＣＣ−（Ｒｏｎ＿Ｐ９＋Ｒｂ）×Ｉｂ
＝ＶＣＣ−（ｍ×ＲＤＲＶ）×（（１／Ｎ）×ＩＯ）
＝ＶＣＣ−（ｍ／Ｎ）×ＲＤＲＶ×ＩＯ ・・・・・・ （３）
となる。従って、ダンピング回路にかかる電圧（ΔＶｄｏ）は、
ΔＶｄｏ＝Ｖｄ−ＶＯ
＝（（ｍ／Ｎ）−１）×ＲＤＲＶ×ＩＯ ・・・・ （４）
式（１）と式（４）より、
ΔＶｄｏ＜１．４Ｖ
（（ｍ／Ｎ）−１）×ＲＤＲＶ×ＩＯ＜１．４Ｖ ・・・・ （５）
の条件においてダンピング回路の誤動作はなくなる。即ち、
ＲＤＲＶ×ＩＯ＜１．４Ｖ／（（ｍ／Ｎ）−１） ・・・・ （６）
の関係を満たすドライバ電流ＩＯと電流経路上の抵抗成分ＲＤＲＶにおいてダンピング回路の誤動作はない。ここで、ｍ＝Ｎの設定とすると、式（３）は、
Ｖｄ＝ＶＣＣ−（Ｎ／Ｎ）×ＲＤＲＶ×ＩＯ
＝ＶＣＣ−ＲＤＲＶ×ＩＯ ・・・・・・・・・・・・ （７）
＝ＶＯ
となり、ダンピング制御信号Ｖｄの設定電圧は、出力端子ＶｏＹの低電位側電圧（ＶＯ）と一致する。従って、出力端子ＶｏＹの低電位側電圧（ＶＯ）からダンピング開始電圧までの動作余裕は、式（１）、（７）より常に１．４Ｖとなる。
【００４０】
上記の電圧関係の様子をグラフ化すると図８に示すようになる。図８では、電流経路における抵抗成分を固定しドライバ電流ＩＯを可変とした場合の状態を示している。直線（２）は、通常動作状態における出力端子ＶｏＹの低電位側の電圧を示す直線であり、式（２）をグラフ化したものである。直線（３）は、ダンピング制御信号Ｖｄの設定電圧を示す直線であり、式（３）をグラフ化したものである。両直線をドライバ電流ＩＯゼロの点に外挿すると縦軸のＶＣＣに交差する。直線（１）は、出力端子ＶｏＹにおけるダンピング開始電圧を示す直線であり、式（１）をグラフ化したものである。式（１）からも明らかなように直線（３）を縦軸の負の方向に１．４Ｖシフトした直線である。
【００４１】
図８（Ａ）は、直線（３）に対して直線（２）の傾きが急な場合であり、（ｍ／Ｎ）＜１の場合である。直線（１）から下の領域Ａがダンピング動作領域であり、フライバック電圧等によりこの領域Ａに出力端子ＶｏＹの端子電圧が遷移するとダンピング回路１４はダンピング動作を行う。従って、直線（２）が領域Ａより上に位置していればダンピング回路１４の誤動作はなく、臨界点Ｘ（ドライバ電流ＩＯ＝ＩＯ２）以下のドライバ電流ＩＯでのドライブ動作が可能である。直線（２）から直線（１）に至る領域Ｂがダンピング動作開始までの動作余裕となり、ドライバ電流ＩＯが小さい領域で動作余裕を大きくすることができる。
【００４２】
次に、図８（Ｂ）は、ｍ＝Ｎの場合であり、式（７）に示すようにダンピング制御信号Ｖｄと出力端子ＶｏＹの低電位側電圧（ＶＯ）は一致する（図８（Ｂ）の直線（７））。従って、出力端子ＶｏＹにおけるダンピング開始電圧を示す直線（１）は、直線（７）から１．４Ｖ降下した直線となり、ダンピング回路１４における電圧制限がかからない限りダンピング開始電圧から１．４Ｖの余裕を有して出力端子ＶｏＹの低電位側電圧（ＶＯ）が設定される。直線（７）から直線（１）に至る領域Ｂがダンピング動作開始までの動作余裕となり、ドライバ電流ＩＯの全領域で動作余裕を均一にすることができる。
【００４３】
更に、図８（Ｃ）は、直線（２）に対して直線（３）の傾きが急な場合であり、（ｍ／Ｎ）＞１の場合である。直線（１）から下の領域Ａがダンピング動作領域であり、フライバック電圧等によりこの領域Ａに出力端子ＶｏＹの端子電圧が遷移するとダンピング回路１４はダンピング動作を行う。この場合、直線（２）が領域Ａより上に位置しているのでダンピング回路１４の誤動作はなく、全てのドライバ電流ＩＯでドライブ動作が可能である。直線（２）から直線（１）に至る領域Ｂがダンピング動作開始までの動作余裕となり、ドライバ電流ＩＯが大きい領域で動作余裕を大きくすることができる。
【００４４】
従って、図８（Ａ）の場合には、出力端子ＶｏＹの臨界点Ｘを適宜調整することにより、図８（Ｂ）及び（Ｃ）の場合には、ダンピング回路１４に電圧制限がかからない限り、ダンピング制御回路１１Ｙは、任意のドライバ電流ＩＯに対してダンピング回路１４の誤動作を生じないダンピング制御信号Ｖｄを出力するので、負荷ＬＯＡＤやドライバ電流ＩＯの仕様に合わせてダンピング動作開始電圧を予め設定して設計したり外部から調整する必要がなく、ｍ／Ｎ比をダンピング作用についてドライバ波形とドライバ電流ＩＯの関係により最適に作り込んでおけば、常に最適な状態で動作させることができる。従って、負荷ＬＯＡＤやドライバ電流ＩＯの仕様変更やバラツキ等に影響されず、電流波形のリンギング、遷移スピードの遅れ、及び電流消費のロス等が確実に防止され、安定したダンピング動作を実現することができる。
【００４５】
第２実施形態におけるダンピング制御回路１２Ｙでは、ＰＭＯＳトランジスタＱ９と抵抗Ｒｂからなるダンピング制御用負荷回路の構成とドライバ電流経路上の抵抗成分との抵抗比、ＮＭＯＳトランジスタＱ５とカレントミラー回路を構成するＮＭＯＳトランジスタＱ６からなるダンピング制御用電流源回路の構成とドライバ電流ＩＯとの電流比等がダンピング制御回路１１Ｙと同一であるので、上記の基本関係式（１）乃至（７）は同様に成り立つ。第２実施形態においては、ダンピング制御信号調整端子より、第１バイアス電流Ｉｂに対して第２バイアス電流ＩＢを加減することができる。これにより、式（３）において、ＩｂをＩｂ±ＩＢに変換することにより、ダンピング制御信号Ｖｄ´は、
Ｖｄ´＝ＶＣＣ−（Ｒｏｎ＿Ｐ９＋Ｒｂ）×（Ｉｂ±ＩＢ）
＝ＶＣＣ−（ｍ×ＲＤＲＶ）×（（１／Ｎ）×ＩＯ±ＩＢ）
＝Ｖｄ±（ｍ×ＲＤＲＶ）×ＩＢ ・・・・・・ （３´）
に変換される。即ち、第１実施形態におけるダンピング制御信号Ｖｄに対してｍ×ＲＤＲＶ×ＩＢの電圧分がシフトされることとなる。図８に示すように、直線（３）及び直線（１）において、±（ｍ×ＲＤＲＶ）×ＩＢの幅で調整することが可能となる。これにより、図８（Ａ）の場合においては、ダンピング回路１４の誤動作のない臨界点を、ＸからＸ２にシフトしてドライバ電流ＩＯの大きい方向に調整して動作余裕を広げることができる。また図８（Ｂ）及び（Ｃ）の場合においても、ダンピング動作余裕を調整することができる。
【００４６】
また、ドライバ回路組み立て後の負荷ＬＯＡＤの仕様変更等に対して、ダンピング制御信号調整端子を調整してダンピング動作余裕を調整することができ、負荷ＬＯＡＤの仕様変更等に柔軟に対応することができる。
【００４７】
上記ダンピング動作余裕を有して使用することができるので、電流ドライブ性能を減ずることなくダンピング動作を確実に行うことができ、図９に示すように高速動作の電流スイッチング時おいても確実にオーバーシュートやアンダーシュートを含んだ電流リンギング波形を抑止することができる。
【００４８】
また、ダンピング回路１４は、図７に示すものに限定されることなく、図１０に示すように、ダーリントン接続の構成とすることもできる。この場合は、ダンピング開始電圧を図７におけるダンピング回路１４と同電圧とすることができると共に、ダーリントン接続を利用しているので、ダンピング電流Ｉｄａｍｐの電流能力を大きなものとすることができ、フライバック電圧による電流リンギング波形を強力に解消する能力を有する回路構成を提供することができる。
【００４９】
更に、第１及び第２実施形態におけるダンピング制御回路１１Ｙ及び１２ＹのＰＭＯＳトランジスタＱ９のゲートを、ＰＭＯＳトランジスタＱ１のゲートに接続された入力信号ＶｉＸに接続することにより、ＰＭＯＳトランジスタＱ９をドライバ１１０を構成するＰＭＯＳトランジスタＱ１と同期して駆動させることもできる。この場合、ＰＭＯＳトランジスタＱ９は入力信号ＶｉＸの遷移により徐々にオンしてゆくことにより、オン抵抗Ｒｏｎ＿Ｐ９が低下して安定な状態に至るまではＰＭＯＳトランジスタＱ９の降下電圧が大きく、ダンピング制御信号Ｖｄが低く保たれるので、ダンピング回路１４におけるダンピング動作開始電圧を低く維持でき、ドライバ電流ＩＯの波形立ち上がり時にダンピング誤動作をすることはなくドライバ電流ＩＯの高速遷移を確保することができると共に、その後のオーバーシュートやアンダーシュートを伴う電流波形のリンギング時には、ダンピング制御信号Ｖｄが所定値に安定するので、精度の高いダンピング動作開始電圧の制御を行うことができる。
【００５０】
加えて、第１及び第２実施形態におけるダンピング制御回路１１Ｙ及び１２Ｙの抵抗Ｒｂを、ＭＯＳトランジスタで構成してゲートへのバイアス電圧を制御して可変抵抗とすることにより、また複数の抵抗列で構成してスイッチ等により接続されるべき抵抗列を切り替えて可変抵抗とすることにより、負荷ＬＯＡＤの仕様変更やバラツキに応じて負荷抵抗ＲＬとの抵抗比を所定値に確実に調整することができる。ここで、ＭＯＳトランジスタのゲートへのバイアス電圧は、外部から直接入力できるように設定したり、ＤＡコンバータを備え外部からのビット入力に対して内部生成する構成とすることもできる。また抵抗列の接続を切り替えるスイッチ等には、ＭＯＳトランジスタを使用することができ、外部からのビット入力等により切り替えることができる。
【００５１】
以上詳細に説明したとおり、第１実施形態に係るドライブ回路１０では、 ダンピング回路１４は、ベースをダンピング回路制御信号Ｖｄで制御したＮＰＮトランジスタＱ７のコレクタを電源電圧ＶＣＣに、エミッタをダイオード接続トランジスタＱ８のアノードに、カソードはダンピング電流制限抵抗Ｒｄを介して出力端子ＶｏＹに接続してダンピング回路１４を構成しており、出力端子ＶｏＹの電圧が、ダンピング回路制御信号Ｖｄの電圧からＶｂｅ７＋Ｖｂｅ８を越えて降下すると、ダンピング回路１４が動作してダンピング電流制限抵抗Ｒｄで規定されるダンピング電流Ｉｄａｍｐを出力端子ＶｏＹに供給する。Ｖｂｅ７＝Ｖｂｅ８＝０．７Ｖとすると、ダンピング回路の動作開始電圧は、ＶＯ（ｄａｍｐ）＝Ｖｄ−１．４Ｖとなる。
【００５２】
ダンピング制御回路１１Ｙにおいて、ダンピング制御用負荷回路は、ＰＭＯＳトランジスタＱ９のソースを電源電圧に、ドレインを抵抗Ｒｂに、ゲートを接地電位に接続して、ドライバ１１０のＰＭＯＳトランジスタＱ１のオン抵抗Ｒｏｎ＿Ｐ１と負荷抵抗ＲＬに対する、ＰＭＯＳトランジスタＱ９のオン抵抗Ｒｏｎ＿Ｐ９と抵抗Ｒｂの抵抗比がｍ倍とし、またダンピング制御用電流源回路は、第１バイアス電流Ｉｂがドライバ定電流回路１５０と（１／Ｎ）倍のミラー電流比をなすＮＭＯＳトランジスタＱ６でカレントミラー構成としており、第１バイアス電流Ｉｂがダンピング制御用負荷回路を流れてダンピング制御信号Ｖｄを作るが、抵抗比ｍと電流比（１／Ｎ）との関係から通常動作状態において出力端子ＶｏＹが低電位側電圧になるときの電圧（ＶＯ）とは、
ΔＶｄｏ＝Ｖｄ−ＶＯ
＝（（ｍ／Ｎ）−１）×ＲＤＲＶ×ＩＯ
の関係にあり、ダンピング動作開始電圧の関係、ＶＯ（ｄａｍｐ）＝Ｖｄ−１．４Ｖとから、
ΔＶｄｏ＜１．４Ｖ
（（ｍ／Ｎ）−１）×ＲＤＲＶ×ＩＯ＜１．４Ｖ
の条件においてダンピング回路の誤動作を防止することができる。
【００５３】
図８（Ａ）に示す（ｍ／Ｎ）＜１の場合には、出力端子ＶｏＹの低電位側電圧ＶＯが領域Ａより上に位置していればダンピング回路１４の誤動作はなく、臨界点Ｘ（ドライバ電流ＩＯ＝ＩＯ２）以下のドライバ電流ＩＯでのドライブ動作が可能である。直線（２）から直線（１）に至る領域Ｂがダンピング動作開始までの動作余裕となり、出力端子ＶｏＹの臨界点Ｘを適宜調整することにより、ドライバ電流ＩＯが小さい領域を中心とした任意のドライバ電流ＩＯに対してダンピング回路１４の誤動作を生じないダンピング制御信号Ｖｄを出力することができるので、負荷ＬＯＡＤやドライバ電流ＩＯの仕様に合わせてダンピング動作開始電圧を、予め設定して設計したり外部から調整することなく、ｍ／Ｎ比をダンピング作用についてドライバ波形とドライバ電流ＩＯの関係により最適に作り込んでおけば、常に最適な状態で動作させることができる。
【００５４】
図８（Ｂ）に示すｍ＝Ｎの場合には、ダンピング制御信号Ｖｄと出力端子ＶｏＹの低電位側電圧ＶＯは一致するので、出力端子ＶｏＹにおけるダンピング開始電圧は、常にＶＯから１．４Ｖ降下したところとなり、ダンピング回路１４における電圧制限がかからない限りダンピング開始電圧から１．４Ｖの余裕を有して出力端子ＶｏＹの低電位側電圧ＶＯが設定され、ドライバ電流ＩＯの全領域で均一な動作余裕を確保して任意のドライバ電流ＩＯに対してダンピング回路１４の誤動作を生じないダンピング制御信号Ｖｄを出力することができるので、負荷ＬＯＡＤやドライバ電流ＩＯの仕様に合わせてダンピング動作開始電圧を、予め設定して設計したり外部から調整することなく、常に最適な状態で動作させることができる。
【００５５】
図８（Ｃ）に示す（ｍ／Ｎ）＞１の場合には、出力端子ＶｏＹの低電位側電圧ＶＯが領域Ａより上に位置しているのでダンピング回路１４の誤動作はなく、全てのドライバ電流ＩＯでドライブ動作が可能である。特にドライバ電流ＩＯが大きい領域を中心とした任意のドライバ電流ＩＯに対してダンピング回路１４の誤動作を生じないダンピング制御信号Ｖｄを出力することができるので、負荷ＬＯＡＤやドライバ電流ＩＯの仕様に合わせてダンピング動作開始電圧を、予め設定して設計したり外部から調整することなく、ｍ／Ｎ比をダンピング作用についてドライバ波形とドライバ電流ＩＯの関係により最適に作り込んでおけば、常に最適な状態で動作させることができる。
【００５６】
第２実施形態のダンピング制御回路１２Ｙでは、第１実施形態のダンピング制御回路１１Ｙの構成に加えて、ダンピング制御信号調整端子を備えており、第１バイアス電流Ｉｂに対して第２バイアス電流ＩＢを加減できるので、第１バイアス電流Ｉｂに代えてＩｂ±ＩＢがバイアス電流となり、ダンピング制御信号Ｖｄ´が、
Ｖｄ´＝Ｖｄ±（ｍ×ＲＤＲＶ）×ＩＢ
に変換され、ｍ×ＲＤＲＶ×ＩＢの幅で調整することが可能となるので、図８（Ａ）の場合においては、ダンピング回路１４の誤動作のない臨界点を、ＸからＸ２にシフトしてドライバ電流ＩＯの大きい方向に調整して動作余裕を広げることができ、図８（Ｂ）及び（Ｃ）の場合においても、ダンピング動作余裕を調整することができる。 またドライバ回路組み立て後の負荷ＬＯＡＤの仕様変更等に対して、ダンピング動作余裕を調整することができ、負荷ＬＯＡＤの仕様変更等に柔軟に対応することができる。
【００５７】
また、ダンピング回路１４は、ダーリントン接続の構成とすることもでき、ダンピング電流Ｉｄａｍｐの電流能力を大きなものとして、フライバック電圧による電流リンギング波形を強力に解消する能力を有する回路構成を提供することができる。
【００５８】
更に、ＰＭＯＳトランジスタＱ９のゲート接続を、ＰＭＯＳトランジスタＱ１のゲートに接続された入力信号ＶｉＸに接続することにより同期して駆動させることにより、オン抵抗Ｒｏｎ＿Ｐ９が低下して安定な状態に至るまではＰＭＯＳトランジスタＱ９の降下電圧が大きく、ダンピング制御信号Ｖｄが低く保たれるので、ダンピング回路１４におけるダンピング動作開始電圧を低く維持でき、ドライバ電流ＩＯの波形立ち上がり時にダンピング誤動作をすることはなくドライバ電流ＩＯの高速遷移を確保することができると共に、その後のオーバーシュートやアンダーシュートを伴う電流波形のリンギング時には、ダンピング制御信号Ｖｄが所定値に安定するので、精度の高いダンピング動作開始電圧の制御を行うことができる。
【００５９】
加えて、抵抗Ｒｂを、ＭＯＳトランジスタで構成してゲートへのバイアス電圧を制御することにより可変抵抗としたり、複数の抵抗列で構成してスイッチ等により接続されるべき抵抗列を切り替えて可変抵抗として、負荷ＬＯＡＤの仕様変更やバラツキに応じて負荷抵抗ＲＬとの抵抗比を所定値に確実に調整することができる。ここで、ＭＯＳトランジスタのゲートバイアス電圧は、外部から直接入力したり、ＤＡコンバータを備え外部からのビット入力に対して内部生成する構成とすることもできる。また抵抗列の接続を切り替えるスイッチ等には、ＭＯＳトランジスタを使用することができ、外部からビット入力等により切り替えることができる。
【００６０】
以上の実施形態により、負荷ＬＯＡＤやドライバ電流ＩＯの仕様変更やバラツキ等に影響されず、電流波形のリンギング、遷移スピードの遅れ、及び電流消費のロス等が確実に防止され、安定したダンピング動作を実現することができる。
【００６１】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、ダンピング制御用負荷回路をＰＭＯＳトランジスタＱ９と抵抗Ｒｂとで構成しているが、これに限定されるものではなく、ＰＭＯＳトランジスタＱ９のみで構成してもよい。
また、ダンピング回路１４は、ＮＰＮバイポーラトランジスタＱ７、Ｑ８で構成しているが、これに限定されるものではなく、ＭＯＳトランジスタで構成することもできる。
更に、本実施形態では、負のフライバック電圧による電流リンギング波形に対して出力端子ＶｏＹへダンピング電流Ｉｄａｍｐを供給する構成を例示したが、これに限定されるものではなく、ドライバ定電流回路、ダンピング回路、及びダンピング制御回路等のトランジスタの極性を反転することにより、正のフライバック電圧による電流リンギング波形に対して出力端子ＶｏＹからダンピング電流Ｉｄａｍｐを引き抜く構成とすることも可能である。
【００６２】
また、上記実施形態の説明においては、出力端子ＶｏＹを中心に説明したが、ドライバ回路１０、２０の構成上、出力端子ＶｏＸについても同一構成の回路が構成されることは言うまでもない。
【００６３】
【発明の効果】
本発明によれば、ドライバ回路において、出力電流に応じて出力端子の通常動作電圧が変化しても、ダンピング制御回路が出力するダンピング制御信号は、出力端子電圧からの所定電圧変化をダンピング動作開始電圧としてダンピング回路を動作させるので、負荷や出力電流の仕様に合わせてダンピング動作開始電圧を予め調整しておく必要がなく、常に最適な状態で動作させることができ、もって、負荷や出力電流の仕様変更やバラツキ等に影響されず、電流波形のリンギング、遷移スピードの遅れ、及び電流消費のロス等が確実に防止され、安定したダンピング動作を実現することができる。
【図面の簡単な説明】
【図１】 従来技術におけるダンピング回路を備えたドライバ回路の回路ブロック図である。
【図２】 別の従来技術におけるダンピング回路を備えたドライバ回路の回路ブロック図である。
【図３】 従来技術におけるダンピング回路を備えたドライバ回路の回路図である。
【図４】 従来技術におけるドライバ回路の動作波形図である。
【図５】 第１実施形態のダンピング回路を備えたドライバ回路の回路ブロック図である。
【図６】 第２実施形態のダンピング回路を備えたドライバ回路の回路ブロック図である。
【図７】 第１及び第２実施形態のダンピング回路を備えたドライバ回路の回路図である。
【図８】 出力電流に対する出力端子電圧及びダンピング電圧の特性図である。
【図９】 第１及び第２実施形態のドライバ回路の動作波形図である。
【図１０】 第１及び第２実施形態のドライバ回路の他の回路例である。
【符号の説明】
１０、２０ ドライバ回路
１１Ｘ、１１Ｙ、１２Ｘ、１２Ｙ ダンピング制御回路
１３、１４ ダンピング回路
１１０、１２０ ドライバ
１５０ ドライバ定電流回路
Ｑ１、Ｑ２、Ｑ９ ＰＭＯＳトランジスタ
Ｑ３、Ｑ４、Ｑ５、Ｑ６ ＮＭＯＳトランジスタ
Ｑ７、Ｑ８ ＮＰＮバイポーラトランジスタ
ＬＯＡＤ 負荷
ＲＬ 負荷抵抗
Ｒｂ 抵抗
Ｒｄ ダンピング電流制限抵抗
Ｉｂ 第１バイアス電流
ＩＢ 第２バイアス電流
Ｉｄａｍｐ ダンピング電流
Claims (7)
- 出力電流を設定する出力電流源回路と、前記出力電流で出力端子に接続された負荷を駆動する出力ドライバ素子と、前記出力端子に接続され前記負荷を駆動する際の前記出力電流の波形整形を行うダンピング回路とを有する電流駆動のドライバ回路において、
ダンピング制御回路を備え、
前記ダンピング制御回路は、前記ダンピング回路に入力され前記出力端子へのダンピング電流の供給開始を決めるダンピング動作開始電圧を決定するダンピング制御信号を出力し、
前記ダンピング制御信号は、前記出力電流に応じて可変され前記出力端子における通常動作電圧とダンピング動作開始電圧とを所定電位差に設定することを特徴とするドライバ回路。 - 前記ダンピング制御回路は、
前記出力電流との電流比が所定値となる、第１バイアス電流を出力するダンピング制御用電流源回路と、
基準電位から前記出力端子に至る前記出力電流の経路における抵抗成分との抵抗比が所定値となる、前記基準電位から前記ダンピング制御信号に至る前記第１バイアス電流の電流経路の抵抗成分を有するダンピング制御用負荷回路とを備えることを特徴とする請求項１に記載のドライバ回路。 - 前記出力ドライバ素子は、第１スイッチング素子であり、
前記ダンピング制御用負荷回路は、前記第１スイッチング素子と同一構成の第２スイッチング素子で構成され、
前記第１スイッチング素子に対する前記第２スイッチング素子のオン抵抗比が所定抵抗比であることを特徴とする請求項１又は請求項２に記載のドライバ回路。 - 前記ダンピング制御用負荷回路は、
前記負荷の抵抗成分、あるいは前記負荷の抵抗成分に加えて前記基準電位から前記出力端子に至る前記出力電流の電流経路から前記出力ドライバ素子を除く抵抗成分に対して、前記オン抵抗比と同一抵抗比を有する抵抗成分を備えることを特徴とする請求項３に記載のドライバ回路。 - 前記ダンピング制御用電流源回路は、前記出力電流源回路との間でカレントミラー回路を構成することを特徴とする請求項２乃至請求項４に記載のドライバ回路。
- 前記ダンピング制御回路は、
第２バイアス電流を入力する入力端子を備え、
前記入力端子より入力された前記第２バイアス電流を、前記第１バイアス電流に加減することを特徴とする請求項２乃至請求項５に記載のドライバ回路。 - 前記第２スイッチング素子のスイッチング制御端子は、前記第１スイッチング素子のスイッチング制御端子に接続されていることを特徴とする請求項３に記載のドライバ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000219195A JP4136287B2 (ja) | 2000-07-19 | 2000-07-19 | ドライバ回路 |
| US09/773,001 US6335643B1 (en) | 2000-07-19 | 2001-01-31 | Driver circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000219195A JP4136287B2 (ja) | 2000-07-19 | 2000-07-19 | ドライバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002043915A JP2002043915A (ja) | 2002-02-08 |
| JP4136287B2 true JP4136287B2 (ja) | 2008-08-20 |
Family
ID=18714017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000219195A Expired - Fee Related JP4136287B2 (ja) | 2000-07-19 | 2000-07-19 | ドライバ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6335643B1 (ja) |
| JP (1) | JP4136287B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7417817B1 (en) * | 2003-03-18 | 2008-08-26 | Marvell International Ltd. | Write driver circuit for magnetic data storage systems |
| ATE490597T1 (de) * | 2003-07-04 | 2010-12-15 | Dialog Semiconductor Gmbh | Hochspannungschnittstelle und steuerschaltung dafür |
| JP4864622B2 (ja) * | 2006-09-27 | 2012-02-01 | 株式会社ケーヒン | 誘導性負荷の駆動装置 |
| WO2020000230A1 (zh) * | 2018-06-27 | 2020-01-02 | 江苏时代全芯存储科技股份有限公司 | 记忆体驱动装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3537891B2 (ja) * | 1994-10-24 | 2004-06-14 | 株式会社ルネサステクノロジ | ライトドライバ回路と半導体集積回路装置 |
| US5880626A (en) * | 1996-12-02 | 1999-03-09 | Vtc, Inc. | Active damping for a disk drive write circuit |
| US6246269B1 (en) * | 1998-04-06 | 2001-06-12 | Agere Systems Guardian Corp. | Programmable damping for write circuits |
-
2000
- 2000-07-19 JP JP2000219195A patent/JP4136287B2/ja not_active Expired - Fee Related
-
2001
- 2001-01-31 US US09/773,001 patent/US6335643B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6335643B1 (en) | 2002-01-01 |
| US20020008552A1 (en) | 2002-01-24 |
| JP2002043915A (ja) | 2002-02-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050830 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050913 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071022 |
|
| A131 | Notification of reasons for refusal |
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|
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080603 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
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|
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|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130613 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140613 Year of fee payment: 6 |
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