JP2642045B2 - データ書込み回路 - Google Patents
データ書込み回路Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/022—H-Bridge head driver circuit, the "H" configuration allowing to inverse the current direction in the head
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/012—Recording on, or reproducing or erasing from, magnetic disks
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/09—Digital recording
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/40—Protective measures on heads, e.g. against excessive temperature
-
- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B2005/0002—Special dispositions or recording techniques
- G11B2005/0005—Arrangements, methods or circuits
- G11B2005/001—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure
- G11B2005/0013—Controlling recording characteristics of record carriers or transducing characteristics of transducers by means not being part of their structure of transducers, e.g. linearisation, equalisation
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Description
【０００１】
【産業上の利用分野】本発明は、データを誘導磁気ヘッ
ド等の磁気トランスデューサによって磁気記憶ディスク
に書込みするための回路を用いるディスク記憶装置に関
する。本発明は特に、高変換率である誘導書込みヘッド
を用いてデータ書込みが調整でき、３ボルト程度と低い
電源電圧で動作可能で、ヘッドがデータを書込まない場
合はヘッドを電食から保護する、書込みドライバ回路に
関する。
ド等の磁気トランスデューサによって磁気記憶ディスク
に書込みするための回路を用いるディスク記憶装置に関
する。本発明は特に、高変換率である誘導書込みヘッド
を用いてデータ書込みが調整でき、３ボルト程度と低い
電源電圧で動作可能で、ヘッドがデータを書込まない場
合はヘッドを電食から保護する、書込みドライバ回路に
関する。
【０００２】
【従来の技術】本発明が最も関連する従来技術は、IBM
Technical Disclosure Bulletin、Vol. 23、April 198
1、pp. 5167-5168記載の記事である。この記事は、磁気
記憶装置で使用される４個のバイポーラ・トランジスタ
を有する書込みドライバ回路を記述する。これらのトラ
ンジスタは上部と下部において対になるように配置され
た"Ｈ"形構成であり、薄膜誘導書込みヘッドに対して双
方向性の書込み電流を与える。電流の方向の高速切換え
を確実にするために、（ｉ）各対であるトランスデュー
サの活性トランスデューサの飽和は、十分に高い供給電
圧を供給することによって防止することができ、及び
（ｉｉ）低インピーダンスの経路が与えられて、ターン
・オフ時の活性トランジスタの渦流ベースのキャパシタ
ンスを放電するのでターン・オフする際には高速応答が
得られる。書込み電流源がこの"Ｈ"構成の書込みドライ
バ回路の電流スイッチと直列に挿入される。
Technical Disclosure Bulletin、Vol. 23、April 198
1、pp. 5167-5168記載の記事である。この記事は、磁気
記憶装置で使用される４個のバイポーラ・トランジスタ
を有する書込みドライバ回路を記述する。これらのトラ
ンジスタは上部と下部において対になるように配置され
た"Ｈ"形構成であり、薄膜誘導書込みヘッドに対して双
方向性の書込み電流を与える。電流の方向の高速切換え
を確実にするために、（ｉ）各対であるトランスデュー
サの活性トランスデューサの飽和は、十分に高い供給電
圧を供給することによって防止することができ、及び
（ｉｉ）低インピーダンスの経路が与えられて、ターン
・オフ時の活性トランジスタの渦流ベースのキャパシタ
ンスを放電するのでターン・オフする際には高速応答が
得られる。書込み電流源がこの"Ｈ"構成の書込みドライ
バ回路の電流スイッチと直列に挿入される。
【０００３】
【発明が解決しようとする課題】供給電圧が高いときは
問題にならないが、供給電圧が３ボルト程度の低電圧の
場合は諸問題が生じる。低電圧の場合は活性トランジス
タの飽和が生じ、書込みドライバ回路の立上り時間が遅
くなり、回路動作におけるデータ転送速度を制限するか
らである。供給電圧を高くする以外の方法が提供され、
Ｈ形構成の下方の対の活性トランジスタの飽和から生じ
る、落差の大きい誘導電圧の一時現象を防止する。
問題にならないが、供給電圧が３ボルト程度の低電圧の
場合は諸問題が生じる。低電圧の場合は活性トランジス
タの飽和が生じ、書込みドライバ回路の立上り時間が遅
くなり、回路動作におけるデータ転送速度を制限するか
らである。供給電圧を高くする以外の方法が提供され、
Ｈ形構成の下方の対の活性トランジスタの飽和から生じ
る、落差の大きい誘導電圧の一時現象を防止する。
【０００４】本発明の目的は、非飽和である活性トラン
ジスタの単一の低電圧供給（接地式）、低消費電力、高
速変換（すなわち、高速転送）及び落差の大きい誘導過
度電圧が供給電圧を越えても、活性トランジスタが飽和
状態にならない保証手段とを有するディスク記憶装置を
提供することにある。これらの諸特性の組合わせは、前
述の及び知られている従来の技術では実現できない。
ジスタの単一の低電圧供給（接地式）、低消費電力、高
速変換（すなわち、高速転送）及び落差の大きい誘導過
度電圧が供給電圧を越えても、活性トランジスタが飽和
状態にならない保証手段とを有するディスク記憶装置を
提供することにある。これらの諸特性の組合わせは、前
述の及び知られている従来の技術では実現できない。
【０００５】
【課題を解決するための手段】誘導磁気トランスデュー
サを用いての記憶ディスクへのデータの書込みは、書込
みドライバ回路によって調整できる。書込みドライバ回
路はアースの電位を基準とするソースから与えられる３
ボルト程度の供給電圧、及び供給電圧又はアースから導
き出されたバイアス電流とを有する。
サを用いての記憶ディスクへのデータの書込みは、書込
みドライバ回路によって調整できる。書込みドライバ回
路はアースの電位を基準とするソースから与えられる３
ボルト程度の供給電圧、及び供給電圧又はアースから導
き出されたバイアス電流とを有する。
【０００６】２つのバイアス制御スイッチはそれぞれ直
接にバイアス電流を入力ターミナルが所定の正又は負の
極性の入力を有するかどうかによって決まる２つの電流
利得回路の何れかに送る。電流利得回路は関連するバイ
アス制御スイッチによって供給されたバイアス電流に選
択的に応答してバイアス電流を増幅し、トランスデュー
サのそれぞれの関連するターミナルから書込み電流を除
外する。一方がトランスデューサの入力ターミナルの１
つに、他方がもう１つの入力ターミナルに接続された２
つの電流源スイッチは、どの入力ターミナルが所定の極
性を有するかによってトランスデューサのそれぞれの関
連するターミナルへの書込み電流を選択的に流すか又は
止める。
接にバイアス電流を入力ターミナルが所定の正又は負の
極性の入力を有するかどうかによって決まる２つの電流
利得回路の何れかに送る。電流利得回路は関連するバイ
アス制御スイッチによって供給されたバイアス電流に選
択的に応答してバイアス電流を増幅し、トランスデュー
サのそれぞれの関連するターミナルから書込み電流を除
外する。一方がトランスデューサの入力ターミナルの１
つに、他方がもう１つの入力ターミナルに接続された２
つの電流源スイッチは、どの入力ターミナルが所定の極
性を有するかによってトランスデューサのそれぞれの関
連するターミナルへの書込み電流を選択的に流すか又は
止める。
【０００７】制御可能な基準電圧回路を有することが好
ましい書込みドライバ回路は、データがトランスデュー
サによって書込みされない場合、トランスデューサを少
なくともアースの負の電位と同程度に維持してトランス
デューサの電食を防止する。データ転送速度を高めるた
めに、制御可能な基準電圧回路は電流利得回路の飽和を
防止するため、この両方の電流利得回路に接続されるの
が望ましい。電圧が３ボルト又は他の所定の値を下回る
場合、書込み電流がトランスデューサに流れるのを阻止
するための保護回路の設置が好ましい。各々の電流利得
回路、バイアス制御スイッチ及び電流源スイッチの対は
それぞれ対称的特性を有する。
ましい書込みドライバ回路は、データがトランスデュー
サによって書込みされない場合、トランスデューサを少
なくともアースの負の電位と同程度に維持してトランス
デューサの電食を防止する。データ転送速度を高めるた
めに、制御可能な基準電圧回路は電流利得回路の飽和を
防止するため、この両方の電流利得回路に接続されるの
が望ましい。電圧が３ボルト又は他の所定の値を下回る
場合、書込み電流がトランスデューサに流れるのを阻止
するための保護回路の設置が好ましい。各々の電流利得
回路、バイアス制御スイッチ及び電流源スイッチの対は
それぞれ対称的特性を有する。
【０００８】
【数１】 は以降バーＸと記載する。
【０００９】
【実施例】図１に示すように本発明を具体化する書込み
ドライバ回路１０は、アースを基準電位とする供給電圧
源Ｖｃｃ、供給電圧源Ｖｃｃからバイアス電流Ｉｂを導
き出す電流源Ｊ１、及びそれぞれがターミナルＤとバー
Ｄである正と負のデータの入力を有する。
ドライバ回路１０は、アースを基準電位とする供給電圧
源Ｖｃｃ、供給電圧源Ｖｃｃからバイアス電流Ｉｂを導
き出す電流源Ｊ１、及びそれぞれがターミナルＤとバー
Ｄである正と負のデータの入力を有する。
【００１０】バイアス制御スイッチＢＣＳ１は、データ
の入力ターミナルＤが「低」の場合、バイアス電流Ｉｂ
を電流利得回路ＣＧ１に流し、バイアス制御スイッチＢ
ＣＳ２はデータの入力ターミナルのバーＤが「低」の場
合、バイアス電流を電流利得回路ＣＧ２に流す。電流利
得回路ＣＧ１はバイアス電流Ｉｂを増幅して誘導磁気ヘ
ッドＲｈのターミナル＋ｗから書込み電流Ｉｗを除去
し、一方、電流利得回路ＣＧ２はバイアス電流を増幅し
てヘッドのターミナル−ｗから書込み電流を除去する。
電流源スイッチＣＳＳ１は供給電圧源Ｖｃｃ、入力ター
ミナルのバーＤ、及びヘッド・ターミナル＋ｗに接続さ
れ、一方、電流源スイッチＣＳＳ２は供給電圧源Ｖｃ
ｃ、入力ターミナルＤ、及びヘッド・ターミナル−ｗに
接続されている。
の入力ターミナルＤが「低」の場合、バイアス電流Ｉｂ
を電流利得回路ＣＧ１に流し、バイアス制御スイッチＢ
ＣＳ２はデータの入力ターミナルのバーＤが「低」の場
合、バイアス電流を電流利得回路ＣＧ２に流す。電流利
得回路ＣＧ１はバイアス電流Ｉｂを増幅して誘導磁気ヘ
ッドＲｈのターミナル＋ｗから書込み電流Ｉｗを除去
し、一方、電流利得回路ＣＧ２はバイアス電流を増幅し
てヘッドのターミナル−ｗから書込み電流を除去する。
電流源スイッチＣＳＳ１は供給電圧源Ｖｃｃ、入力ター
ミナルのバーＤ、及びヘッド・ターミナル＋ｗに接続さ
れ、一方、電流源スイッチＣＳＳ２は供給電圧源Ｖｃ
ｃ、入力ターミナルＤ、及びヘッド・ターミナル−ｗに
接続されている。
【００１１】データの入力ターミナルのバーＤが
「高」、且つＤが「低」の場合、電流源スイッチＣＳＳ
１は書込み電流がヘッドのターミナル＋ｗへ流れるのを
阻止し、電流源スイッチＣＳＳ２は書込み電流をヘッド
のターミナル−ｗへ流す。逆に入力ターミナルＤが
「高」、且つバーＤが「低」の場合、ターミナル−ｗへ
流れる書込み電流は阻止され、ターミナル＋ｗへ電流は
流される。
「高」、且つＤが「低」の場合、電流源スイッチＣＳＳ
１は書込み電流がヘッドのターミナル＋ｗへ流れるのを
阻止し、電流源スイッチＣＳＳ２は書込み電流をヘッド
のターミナル−ｗへ流す。逆に入力ターミナルＤが
「高」、且つバーＤが「低」の場合、ターミナル−ｗへ
流れる書込み電流は阻止され、ターミナル＋ｗへ電流は
流される。
【００１２】制御可能な基準電圧回路ＣＲＶは、セレク
ト・ラインＳＥＬ及び接地Ｇｎｄ間に挿入される。書込
みドライバ回路は、セレクト・ラインが「低」、且つデ
ータの入力Ｄ又はバーＤのどちらかの１つが「高」の場
合、アクティブである。基準電圧回路ＣＲＶの目的はヘ
ッドの電位を本質的にアースと等しくさせて維持し、ヘ
ッドの磁極端の電食を防止することにある。データ転送
速度を高速にするには、基準電圧回路ＣＲＶを電流利得
回路ＣＧ１及びＣＧ２に接続させて、電流利得回路の飽
和を防止しなければならないが、しかし、この接続はデ
ータ転送速度が低くてもよい適切なオペレーションにお
いては必ずしも必要でない。
ト・ラインＳＥＬ及び接地Ｇｎｄ間に挿入される。書込
みドライバ回路は、セレクト・ラインが「低」、且つデ
ータの入力Ｄ又はバーＤのどちらかの１つが「高」の場
合、アクティブである。基準電圧回路ＣＲＶの目的はヘ
ッドの電位を本質的にアースと等しくさせて維持し、ヘ
ッドの磁極端の電食を防止することにある。データ転送
速度を高速にするには、基準電圧回路ＣＲＶを電流利得
回路ＣＧ１及びＣＧ２に接続させて、電流利得回路の飽
和を防止しなければならないが、しかし、この接続はデ
ータ転送速度が低くてもよい適切なオペレーションにお
いては必ずしも必要でない。
【００１３】ここで図２を参照すると、図１で説明され
た機能がどのように実行されるのかの詳細な説明がされ
ている。図２で示されるように、本発明を具体化する書
込みドライバ回路１０は、ＮＰＮバイポーラ・トランジ
スタＱ１乃至Ｑ１０、電界効果トランジスタ（ＦＥＴ）
Ｍ１乃至Ｍ９（Ｍ１、Ｍ２、Ｍ４、Ｍ７、Ｍ９はＰＦＥ
Ｔ、及びＭ３、Ｍ５、Ｍ６、Ｍ８はＮＦＥＴである）、
抵抗器Ｒ１乃至Ｒ６、及びダイオードＤ１乃至Ｄ５で構
成する。後述の説明で明らかなように、バイアス制御ス
イッチＢＣＳ２、電流源スイッチＣＳＳ２、及び電流利
得回路ＣＧ２はそれぞれ、ＢＣＳ１、ＣＳＳ１及びＣＧ
１と特性が同じである。
た機能がどのように実行されるのかの詳細な説明がされ
ている。図２で示されるように、本発明を具体化する書
込みドライバ回路１０は、ＮＰＮバイポーラ・トランジ
スタＱ１乃至Ｑ１０、電界効果トランジスタ（ＦＥＴ）
Ｍ１乃至Ｍ９（Ｍ１、Ｍ２、Ｍ４、Ｍ７、Ｍ９はＰＦＥ
Ｔ、及びＭ３、Ｍ５、Ｍ６、Ｍ８はＮＦＥＴである）、
抵抗器Ｒ１乃至Ｒ６、及びダイオードＤ１乃至Ｄ５で構
成する。後述の説明で明らかなように、バイアス制御ス
イッチＢＣＳ２、電流源スイッチＣＳＳ２、及び電流利
得回路ＣＧ２はそれぞれ、ＢＣＳ１、ＣＳＳ１及びＣＧ
１と特性が同じである。
【００１４】バイアス制御スイッチＢＣＳ１はゲートが
入力ターミナルＤ、及びソースが電流源Ｊ１に接続され
ているＦＥＴ Ｍ１を有する。バイアス制御スイッチＢ
ＣＳ２はゲートが入力ターミナルのバーＤ、ソースが電
流源Ｊ１に接続されているＦＥＴ Ｍ９を有する。
入力ターミナルＤ、及びソースが電流源Ｊ１に接続され
ているＦＥＴ Ｍ１を有する。バイアス制御スイッチＢ
ＣＳ２はゲートが入力ターミナルのバーＤ、ソースが電
流源Ｊ１に接続されているＦＥＴ Ｍ９を有する。
【００１５】電流源スイッチＣＳＳ１はゲートが入力タ
ーミナルのバーＤに共通して接続され、ドレインが互い
に且つトランジスタＱ３のベースに接続されているＦＥ
ＴＭ２及びＭ３を有する。ＦＥＴ Ｍ２及びＭ３のソー
スはそれぞれ、供給電圧源Ｖｃｃ及びアースに接続され
ている。電流源スイッチＣＳＳ２はゲートが入力ターミ
ナルＤ、ドレインが互いに、及びトランジスタＱ７のベ
ースに接続されているＦＥＴ Ｍ７及びＭ８を有する。
ＦＥＴのＭ７とＭ８のソースは供給電圧源Ｖｃｃ及びア
ースにそれぞれ接続されている。トランジスタＱ３のエ
ミッタは書込みヘッドＲｈのターミナル＋ｗに接続さ
れ、トランジスタＱ７のエミッタはヘッドのターミナル
−ｗに接続されている。抵抗器Ｒ４はターミナル＋ｗ及
び−ｗを分流し、誘導書込みヘッドＲｈの電流方向の変
化における一時的な応答の緩衝を助ける。
ーミナルのバーＤに共通して接続され、ドレインが互い
に且つトランジスタＱ３のベースに接続されているＦＥ
ＴＭ２及びＭ３を有する。ＦＥＴ Ｍ２及びＭ３のソー
スはそれぞれ、供給電圧源Ｖｃｃ及びアースに接続され
ている。電流源スイッチＣＳＳ２はゲートが入力ターミ
ナルＤ、ドレインが互いに、及びトランジスタＱ７のベ
ースに接続されているＦＥＴ Ｍ７及びＭ８を有する。
ＦＥＴのＭ７とＭ８のソースは供給電圧源Ｖｃｃ及びア
ースにそれぞれ接続されている。トランジスタＱ３のエ
ミッタは書込みヘッドＲｈのターミナル＋ｗに接続さ
れ、トランジスタＱ７のエミッタはヘッドのターミナル
−ｗに接続されている。抵抗器Ｒ４はターミナル＋ｗ及
び−ｗを分流し、誘導書込みヘッドＲｈの電流方向の変
化における一時的な応答の緩衝を助ける。
【００１６】電流利得回路ＣＧ１はトランジスタＱ１、
Ｑ２、Ｑ４及び抵抗器Ｒ１を有する。トランジスタＱ１
のコレクタは、ＦＥＴ Ｍ１のドレイン、トランジスタ
Ｑ２のベース、及び制御可能な基準電圧回路ＣＲＶの抵
抗器Ｒ２に接続されている。トランジスタＱ１及びトラ
ンジスタＱ４のベースはトランジスタＱ２のエミッタ及
び抵抗器Ｒ１を経由して接地されている。トランジスタ
Ｑ１及びＱ４のエミッタは接地されている。
Ｑ２、Ｑ４及び抵抗器Ｒ１を有する。トランジスタＱ１
のコレクタは、ＦＥＴ Ｍ１のドレイン、トランジスタ
Ｑ２のベース、及び制御可能な基準電圧回路ＣＲＶの抵
抗器Ｒ２に接続されている。トランジスタＱ１及びトラ
ンジスタＱ４のベースはトランジスタＱ２のエミッタ及
び抵抗器Ｒ１を経由して接地されている。トランジスタ
Ｑ１及びＱ４のエミッタは接地されている。
【００１７】電流利得回路ＣＧ２はトランジスタＱ１
０、Ｑ９、Ｑ８及び抵抗器Ｒ６を有する。トランジスタ
Ｑ１０のコレクタは、ＦＥＴ Ｍ９のドレイン、トラン
ジスタＱ９のベース、及び制御可能な基準電圧回路ＣＲ
Ｖの抵抗器Ｒ５に接続されている。トランジスタＱ１０
及びＱ８のベースはトランジスタＱ９のエミッタ及び抵
抗器Ｒ５を経由して接地されている。トランジスタＱ１
０及びＱ８のエミッタは接地されている。
０、Ｑ９、Ｑ８及び抵抗器Ｒ６を有する。トランジスタ
Ｑ１０のコレクタは、ＦＥＴ Ｍ９のドレイン、トラン
ジスタＱ９のベース、及び制御可能な基準電圧回路ＣＲ
Ｖの抵抗器Ｒ５に接続されている。トランジスタＱ１０
及びＱ８のベースはトランジスタＱ９のエミッタ及び抵
抗器Ｒ５を経由して接地されている。トランジスタＱ１
０及びＱ８のエミッタは接地されている。
【００１８】制御可能な基準電圧回路ＣＲＶは抵抗器Ｒ
２とＲ５に加えて抵抗器Ｒ３、トランジスタＱ５とＱ
６、ダイオードＤ１乃至Ｄ５、及びＦＥＴ Ｍ４、Ｍ
５、Ｍ６を有する。抵抗器Ｒ２、Ｒ３、Ｒ５と、トラン
ジスタＱ５及びＱ６のベースは共通ノードＡに接続され
ている。共通ノードＡはまた、直列に接続されたダイオ
ードＤ２、Ｄ３及びＤ４を介して接地されている。トラ
ンジスタＱ５及びＱ６のコレクタは供給電圧源Ｖｃｃに
接続されている。トランジスタＱ５のエミッタはダイオ
ードＤ１を介して、トランジスタＱ４のコレクタとＦＥ
Ｔ Ｍ５のドレインに接続されている。トランジスタＱ
６のエミッタはダイオードＤ５を介して、トランジスタ
Ｑ８のコレクタとＦＥＴ Ｍ６のドレインに接続されて
いる。ＦＥＴＭ５及びＭ６のソースはアースに、そして
ゲートはセレクト・ラインＳＥＴに接続されている。Ｆ
ＥＴ Ｍ４のゲートはまた、セレクト・ラインＳＥＬ
に、ソースは供給電圧源Ｖｃｃに、及びドレインは制御
可能な基準電圧回路ＣＲＶの抵抗器Ｒ３に接続されてい
る。
２とＲ５に加えて抵抗器Ｒ３、トランジスタＱ５とＱ
６、ダイオードＤ１乃至Ｄ５、及びＦＥＴ Ｍ４、Ｍ
５、Ｍ６を有する。抵抗器Ｒ２、Ｒ３、Ｒ５と、トラン
ジスタＱ５及びＱ６のベースは共通ノードＡに接続され
ている。共通ノードＡはまた、直列に接続されたダイオ
ードＤ２、Ｄ３及びＤ４を介して接地されている。トラ
ンジスタＱ５及びＱ６のコレクタは供給電圧源Ｖｃｃに
接続されている。トランジスタＱ５のエミッタはダイオ
ードＤ１を介して、トランジスタＱ４のコレクタとＦＥ
Ｔ Ｍ５のドレインに接続されている。トランジスタＱ
６のエミッタはダイオードＤ５を介して、トランジスタ
Ｑ８のコレクタとＦＥＴ Ｍ６のドレインに接続されて
いる。ＦＥＴＭ５及びＭ６のソースはアースに、そして
ゲートはセレクト・ラインＳＥＴに接続されている。Ｆ
ＥＴ Ｍ４のゲートはまた、セレクト・ラインＳＥＬ
に、ソースは供給電圧源Ｖｃｃに、及びドレインは制御
可能な基準電圧回路ＣＲＶの抵抗器Ｒ３に接続されてい
る。
【００１９】前述の書込みドライバ回路１０は、磁気記
録ディスク１２上のヘッドＲｈによるデータ書込みを調
整する。接地Ｇｎｄとディスク１２の電位は同電位に保
たれることに注目されたい。
録ディスク１２上のヘッドＲｈによるデータ書込みを調
整する。接地Ｇｎｄとディスク１２の電位は同電位に保
たれることに注目されたい。
【００２０】動作中にラインＳＥＬが「低」、且つデー
タの入力Ｄ又はバーＤの何れかが「高」の場合、書込み
ドライバ回路はアクティブである。ラインＳＥＬが
「低」レベルの場合、ＰＦＥＴ Ｍ４は「オン」状態で
あり、ＮＦＥＴ Ｍ５とＭ６は「オフ」状態である。Ｍ
４が「オン」レベルの場合、Ｍ４に直列接続されている
抵抗器Ｒ３、及びダイオードＤ２、Ｄ３、Ｄ４はダイオ
ードＤ２のアノードで基準電圧を作る。
タの入力Ｄ又はバーＤの何れかが「高」の場合、書込み
ドライバ回路はアクティブである。ラインＳＥＬが
「低」レベルの場合、ＰＦＥＴ Ｍ４は「オン」状態で
あり、ＮＦＥＴ Ｍ５とＭ６は「オフ」状態である。Ｍ
４が「オン」レベルの場合、Ｍ４に直列接続されている
抵抗器Ｒ３、及びダイオードＤ２、Ｄ３、Ｄ４はダイオ
ードＤ２のアノードで基準電圧を作る。
【００２１】入力の装置Ｍ１乃至Ｍ９がＦＥＴなので、
相補的ＣＭＯＳ論理レベルがデータの入力Ｄ及びバーＤ
のために与えられる。セレクト・ラインＳＥＬ、ＣＭＯ
Ｓ論理レベル及びデータの入力Ｄ及びバーＤの状態が、
書込みドライバ回路１０がアクティブであるかどうかを
決める。
相補的ＣＭＯＳ論理レベルがデータの入力Ｄ及びバーＤ
のために与えられる。セレクト・ラインＳＥＬ、ＣＭＯ
Ｓ論理レベル及びデータの入力Ｄ及びバーＤの状態が、
書込みドライバ回路１０がアクティブであるかどうかを
決める。
【００２２】最初に、ラインＳＥＬが「低」レベル、且
つデータの入力Ｄ又はバーＤの何れかが「高」レベルと
仮定する。この条件下にある書込みドライバ回路１０は
アクティブである。ラインＳＥＬの低信号はＰＦＥＴ
Ｍ４をターン・オンにしＮＦＥＴ Ｍ５及びＭ６をター
ン・オフし、同時に抵抗器Ｒ３及びダイオードＤ２、Ｄ
３、Ｄ４を介してノードＡの基準電圧が作られる。
つデータの入力Ｄ又はバーＤの何れかが「高」レベルと
仮定する。この条件下にある書込みドライバ回路１０は
アクティブである。ラインＳＥＬの低信号はＰＦＥＴ
Ｍ４をターン・オンにしＮＦＥＴ Ｍ５及びＭ６をター
ン・オフし、同時に抵抗器Ｒ３及びダイオードＤ２、Ｄ
３、Ｄ４を介してノードＡの基準電圧が作られる。
【００２３】Ｄが高レベル及びバーＤが低レベル、且つ
ラインＳＥＬが低レベルの場合、ＰＦＥＴ Ｍ１は「オ
フ」及びＰＦＥＴ Ｍ９は「オン」になり、バイアス電
流ＩｂはＭ９に流れることになる。一方、ＦＥＴＳ Ｍ
７及びＭ８はデータの入力Ｄを反転してトランジスタＱ
７のベース電圧を接地Ｇｎｄの電位に近づけることによ
って、トランジスタＱ７のエミッタを介して、ヘッドの
ターミナル−ｗに流れる書込み電流Ｉｗを制限する。同
時にＰＦＥＴ Ｍ２及びＭ３はバーＤ入力を反転してト
ランジスタＱ３のベース電圧を供給電圧源Ｖｃｃの電圧
に近づけ、書込み電流Ｉｗがターミナル＋ｗからトラン
ジスタＱ３のエミッタを介して、ヘッドのターミナル−
ｗに流れるようにする。
ラインＳＥＬが低レベルの場合、ＰＦＥＴ Ｍ１は「オ
フ」及びＰＦＥＴ Ｍ９は「オン」になり、バイアス電
流ＩｂはＭ９に流れることになる。一方、ＦＥＴＳ Ｍ
７及びＭ８はデータの入力Ｄを反転してトランジスタＱ
７のベース電圧を接地Ｇｎｄの電位に近づけることによ
って、トランジスタＱ７のエミッタを介して、ヘッドの
ターミナル−ｗに流れる書込み電流Ｉｗを制限する。同
時にＰＦＥＴ Ｍ２及びＭ３はバーＤ入力を反転してト
ランジスタＱ３のベース電圧を供給電圧源Ｖｃｃの電圧
に近づけ、書込み電流Ｉｗがターミナル＋ｗからトラン
ジスタＱ３のエミッタを介して、ヘッドのターミナル−
ｗに流れるようにする。
【００２４】一方、データの入力バーＤはＦＥＴ Ｍ９
をターン・オンしてバイアス電流ＩｂがトランジスタＱ
９をターン・オンし、トランジスタＱ８とＱ１０とがタ
ーン・オンすることになる。これにより供給電圧源Ｖｃ
ｃからトランジスタＱ３のコレクタ／エミッタ、ヘッド
Ｒｈのターミナル＋ｗ及び−ｗ、及びトランジスタＱ８
のコレクタ／エミッタを経由して、書込み電流の全電流
が正の方向でアースへ流れる。データの入力Ｄが高レベ
ルの場合、ＦＥＴ Ｍ１は「オフ」なので、トランジス
タＱ１、Ｑ２及びＱ４は書込み電流Ｉｗに影響を与えな
い。
をターン・オンしてバイアス電流ＩｂがトランジスタＱ
９をターン・オンし、トランジスタＱ８とＱ１０とがタ
ーン・オンすることになる。これにより供給電圧源Ｖｃ
ｃからトランジスタＱ３のコレクタ／エミッタ、ヘッド
Ｒｈのターミナル＋ｗ及び−ｗ、及びトランジスタＱ８
のコレクタ／エミッタを経由して、書込み電流の全電流
が正の方向でアースへ流れる。データの入力Ｄが高レベ
ルの場合、ＦＥＴ Ｍ１は「オフ」なので、トランジス
タＱ１、Ｑ２及びＱ４は書込み電流Ｉｗに影響を与えな
い。
【００２５】前述のようにヘッドＲｈを介して、負の方
向へ書込み電流Ｉｗを送る回路は特性が対称になってい
る。従って、ラインＳＥＬが低レベル、及びバーＤが高
レベル、且つＤが低レベルである場合、ＰＦＥＴ Ｍ９
は「オフ」であり及びＰＦＥＴ Ｍ１が「オン」なので
バイアス電流ＩｂはＭ１を介して流れる。一方、ＰＦＥ
Ｔ Ｍ２とＮＦＥＴ Ｍ３はデータの入力Ｄを反転して
トランジスタＱ３のベース電圧を接地Ｇｎｄの電位に近
づけるので、トランジスタＱ３のエミッタを介して、ヘ
ッドのターミナル＋ｗに流れる書込み電流Ｉｗを制限す
ることになる。同時にＰＦＥＴ Ｍ７とＮＦＥＴ Ｍ８
はＤ入力を反転してトランジスタＱ７のベース電圧を供
給電圧源Ｖｃｃの電圧に近づけるので、書込み電流Ｉｗ
がターミナル−ｗからトランジスタＱ７のエミッタを介
して、書込みヘッドのターミナル＋ｗに流れる。
向へ書込み電流Ｉｗを送る回路は特性が対称になってい
る。従って、ラインＳＥＬが低レベル、及びバーＤが高
レベル、且つＤが低レベルである場合、ＰＦＥＴ Ｍ９
は「オフ」であり及びＰＦＥＴ Ｍ１が「オン」なので
バイアス電流ＩｂはＭ１を介して流れる。一方、ＰＦＥ
Ｔ Ｍ２とＮＦＥＴ Ｍ３はデータの入力Ｄを反転して
トランジスタＱ３のベース電圧を接地Ｇｎｄの電位に近
づけるので、トランジスタＱ３のエミッタを介して、ヘ
ッドのターミナル＋ｗに流れる書込み電流Ｉｗを制限す
ることになる。同時にＰＦＥＴ Ｍ７とＮＦＥＴ Ｍ８
はＤ入力を反転してトランジスタＱ７のベース電圧を供
給電圧源Ｖｃｃの電圧に近づけるので、書込み電流Ｉｗ
がターミナル−ｗからトランジスタＱ７のエミッタを介
して、書込みヘッドのターミナル＋ｗに流れる。
【００２６】本発明の機構によると、ノードＡに接続さ
れている抵抗器Ｒ２及びＲ５の抵抗値は非常に大きい
（例、４００００オームを越える）。抵抗器Ｒ２及びＲ
５を流れる小電流はトランジタＱ１とＱ１０のコレクタ
に微小電流をもたらす。この微小電流はトランジスタＱ
４及びＱ８を介して僅かなコレクタ電流でトランジスタ
Ｑ１、Ｑ２、Ｑ４、Ｑ８、Ｑ９及びＱ１０を「オン」状
態とする。この僅かなコレクタ電流は、これらのトラン
ジスタを「オン」に維持し、且つ電流方向変換速度を増
す。更に、制御可能な基準電圧回路ＣＲＶにおけるトラ
ンジスタＱ５及びＱ６はそれぞれダイオードＤ１及びＤ
５と協力して、トランジスタＱ４及びＱ８が飽和状態に
なるのを防止する。従って、電流方向変換速度が改良さ
れる。これらのトランジスタが飽和した場合、誘導書込
みヘッドＲｈを流れるトランジスタの電流方向の変化が
遅くなる。抵抗器Ｒ４は誘導書込みヘッドを流れる書込
み回路の電流Ｉｗの応答を遅らせるので、電流方向変換
後の書込み電流の整定時間が減少する。
れている抵抗器Ｒ２及びＲ５の抵抗値は非常に大きい
（例、４００００オームを越える）。抵抗器Ｒ２及びＲ
５を流れる小電流はトランジタＱ１とＱ１０のコレクタ
に微小電流をもたらす。この微小電流はトランジスタＱ
４及びＱ８を介して僅かなコレクタ電流でトランジスタ
Ｑ１、Ｑ２、Ｑ４、Ｑ８、Ｑ９及びＱ１０を「オン」状
態とする。この僅かなコレクタ電流は、これらのトラン
ジスタを「オン」に維持し、且つ電流方向変換速度を増
す。更に、制御可能な基準電圧回路ＣＲＶにおけるトラ
ンジスタＱ５及びＱ６はそれぞれダイオードＤ１及びＤ
５と協力して、トランジスタＱ４及びＱ８が飽和状態に
なるのを防止する。従って、電流方向変換速度が改良さ
れる。これらのトランジスタが飽和した場合、誘導書込
みヘッドＲｈを流れるトランジスタの電流方向の変化が
遅くなる。抵抗器Ｒ４は誘導書込みヘッドを流れる書込
み回路の電流Ｉｗの応答を遅らせるので、電流方向変換
後の書込み電流の整定時間が減少する。
【００２７】電力消費を減らすために書込み電流Ｉｗ
を、トランジスタＱ１に対するＱ４の領域の比率、及び
トランジスタＱ１０に対するＱ８の領域の比率を増やす
ことによって増加させることができる。この比率の増加
は複数の別個のトランジスタを使用することによって、
又はＱ４及びＱ８の領域を増やすことによってできる。
トランジスタＱ２及びＱ９はトランジスタＱ１、Ｑ４、
Ｑ８及びＱ１０におけるベータ変化の影響を減らす。ま
た、抵抗器Ｒ１及びＲ６は、ヘッドを通る電流方向の切
換えに要する変換時間に影響を及ぼす。
を、トランジスタＱ１に対するＱ４の領域の比率、及び
トランジスタＱ１０に対するＱ８の領域の比率を増やす
ことによって増加させることができる。この比率の増加
は複数の別個のトランジスタを使用することによって、
又はＱ４及びＱ８の領域を増やすことによってできる。
トランジスタＱ２及びＱ９はトランジスタＱ１、Ｑ４、
Ｑ８及びＱ１０におけるベータ変化の影響を減らす。ま
た、抵抗器Ｒ１及びＲ６は、ヘッドを通る電流方向の切
換えに要する変換時間に影響を及ぼす。
【００２８】書込みドライバ回路１０が複数のポート形
式で使用される場合、図２の回路において各ポートは同
性能でなければならない。このような場合、ノードＢ、
供給電圧源Ｖｃｃ及び接地Ｇｎｄは、全ての書込みドラ
イバ・ポートに対して共通のノードであり、及びデータ
の入力Ｄ及びバーＤはドライバ・ポート間で多重化さ
れ、各ポートに対して個別に制御される。
式で使用される場合、図２の回路において各ポートは同
性能でなければならない。このような場合、ノードＢ、
供給電圧源Ｖｃｃ及び接地Ｇｎｄは、全ての書込みドラ
イバ・ポートに対して共通のノードであり、及びデータ
の入力Ｄ及びバーＤはドライバ・ポート間で多重化さ
れ、各ポートに対して個別に制御される。
【００２９】必要な場合、上記の書込みドライバ回路１
０は供給電圧源Ｖｃｃと接地Ｇｎｄとを入れ替えること
によって変更できることが理解できよう。この変更によ
り、ＰＮＰトランジスタは、ＮＰＮトランジスタＱ１乃
至Ｑ１０の代替、ＮＦＥＴはＰＦＥＴ Ｍ１、Ｍ２、Ｍ
４、Ｍ７及びＭ９の代替、ＰＦＥＴはＮＦＥＴ Ｍ３、
Ｍ５、Ｍ６及びＭ８の代替となり、そして供給電圧源Ｖ
ｃｃに接続されているバイアス電流源Ｊ１を含む全ての
デバイスは接地Ｇｎｄに接続されて、入れ替えられる。
０は供給電圧源Ｖｃｃと接地Ｇｎｄとを入れ替えること
によって変更できることが理解できよう。この変更によ
り、ＰＮＰトランジスタは、ＮＰＮトランジスタＱ１乃
至Ｑ１０の代替、ＮＦＥＴはＰＦＥＴ Ｍ１、Ｍ２、Ｍ
４、Ｍ７及びＭ９の代替、ＰＦＥＴはＮＦＥＴ Ｍ３、
Ｍ５、Ｍ６及びＭ８の代替となり、そして供給電圧源Ｖ
ｃｃに接続されているバイアス電流源Ｊ１を含む全ての
デバイスは接地Ｇｎｄに接続されて、入れ替えられる。
【００３０】誘導書込みヘッドＲｈを通る書込み電流Ｉ
ｗのコンピューター・シミュレーションは、立上り時間
が１１ナノ秒より小さい、３ボルトの供給電圧によって
典型的な書込み電流値及び書込みヘッド特性において少
なくとも５メガバイトのデータ転送速度が実行されるこ
とを示す。
ｗのコンピューター・シミュレーションは、立上り時間
が１１ナノ秒より小さい、３ボルトの供給電圧によって
典型的な書込み電流値及び書込みヘッド特性において少
なくとも５メガバイトのデータ転送速度が実行されるこ
とを示す。
【００３１】今まで述べたような書込みドライバ回路１
０であれば正常に動作する。しかしながら、図３で示す
電源モニタ回路２０が図２の書込みドライバ回路１０に
追加されることが好ましい。この回路は供給電圧源Ｖｃ
ｃからの電圧が所定の電圧を下回る場合、書込みドライ
ブ回路が動作停止になることを保証する。
０であれば正常に動作する。しかしながら、図３で示す
電源モニタ回路２０が図２の書込みドライバ回路１０に
追加されることが好ましい。この回路は供給電圧源Ｖｃ
ｃからの電圧が所定の電圧を下回る場合、書込みドライ
ブ回路が動作停止になることを保証する。
【００３２】図３で示すように、電源モニタ回路２０は
供給電圧源Ｖｃｃと比較してかなり小さい公差バリエー
ションをもつ基準電圧を与える基準電圧源Ｖｒｅｆ１を
有する。抵抗器Ｒ１０とＲ１１は直列に接続されて供給
電圧源Ｖｃｃからアースに接地され、電源電圧に比例し
た電圧Ｖｒｅｆ２を作る。操作可能の相互コンダクタン
ス増幅器ＯＴＡは、Ｖｒｅｆ１とＶｒｅｆ２との電圧差
から電流を生成する。ＯＴＡの出力はコンデンサＣ１、
抵抗器Ｒ１２及び否定回路２１の入力に接続される。否
定回路２１の出力は他の否定回路２２の入力、及びセレ
クト・ラインＳＥＬ（図１及び図２で説明済み）に接続
される。否定回路２２の出力は２つのＮＡＮＤゲート２
３と２４の入力に接続される。ＮＡＮＤゲート２３及び
２４に対する他の入力はそれぞれＤＰ及びバーＤＰであ
る。これらの入力ＤＰ及びバーＤＰはモニタ回路２０を
使用する場合のデータの入力に用い、ＮＡＮＤゲート２
３及び２４の出力はそれぞれＤ及びバーＤである。
供給電圧源Ｖｃｃと比較してかなり小さい公差バリエー
ションをもつ基準電圧を与える基準電圧源Ｖｒｅｆ１を
有する。抵抗器Ｒ１０とＲ１１は直列に接続されて供給
電圧源Ｖｃｃからアースに接地され、電源電圧に比例し
た電圧Ｖｒｅｆ２を作る。操作可能の相互コンダクタン
ス増幅器ＯＴＡは、Ｖｒｅｆ１とＶｒｅｆ２との電圧差
から電流を生成する。ＯＴＡの出力はコンデンサＣ１、
抵抗器Ｒ１２及び否定回路２１の入力に接続される。否
定回路２１の出力は他の否定回路２２の入力、及びセレ
クト・ラインＳＥＬ（図１及び図２で説明済み）に接続
される。否定回路２２の出力は２つのＮＡＮＤゲート２
３と２４の入力に接続される。ＮＡＮＤゲート２３及び
２４に対する他の入力はそれぞれＤＰ及びバーＤＰであ
る。これらの入力ＤＰ及びバーＤＰはモニタ回路２０を
使用する場合のデータの入力に用い、ＮＡＮＤゲート２
３及び２４の出力はそれぞれＤ及びバーＤである。
【００３３】抵抗器Ｒ１０及びＲ１１の抵抗の比率は、
書込みドライバ回路１０が非活動状態となる場合の値を
下回る所定の値を決める。Ｖｒｅｆ２の電圧はＶｒｅｆ
１の電圧よりも実際に高い正であるが、電源電圧は所定
の値よりも高く、及び電流はコンデンサＣ１と抵抗器Ｒ
１２が並列に接続されているノードＣに流れる。この条
件下にある直流バイアス電流は抵抗器Ｒ１２を流れて直
流電圧を発生させるのでどの交流電流もコンデンサＣ１
を通してバイパスされる。直流電圧は否定回路２１のス
レッショルド電圧よりも高いので、セレクト・ラインＳ
ＥＬの電圧を低くする。否定回路２２の出力は高いの
で、入力ＤＰとバーＤＰの両方はＮＡＮＤゲート２３及
び２４をそれぞれ通過でき、書込みドライバ回路１０を
アクティブにする。
書込みドライバ回路１０が非活動状態となる場合の値を
下回る所定の値を決める。Ｖｒｅｆ２の電圧はＶｒｅｆ
１の電圧よりも実際に高い正であるが、電源電圧は所定
の値よりも高く、及び電流はコンデンサＣ１と抵抗器Ｒ
１２が並列に接続されているノードＣに流れる。この条
件下にある直流バイアス電流は抵抗器Ｒ１２を流れて直
流電圧を発生させるのでどの交流電流もコンデンサＣ１
を通してバイパスされる。直流電圧は否定回路２１のス
レッショルド電圧よりも高いので、セレクト・ラインＳ
ＥＬの電圧を低くする。否定回路２２の出力は高いの
で、入力ＤＰとバーＤＰの両方はＮＡＮＤゲート２３及
び２４をそれぞれ通過でき、書込みドライバ回路１０を
アクティブにする。
【００３４】Ｖｒｅｆ１の電圧がＶｒｅｆ２の電圧より
も実際に高い場合、供給電圧源Ｖｃｃは所定の電圧値を
下回る。この条件下にあるバイアス電流はノードＣから
流れるので、ＯＴＡの出力電流は制限される。従って、
ＯＴＡの出力電圧はアースと供給電圧源Ｖｃｃとの間の
電圧に制限される。この結果、直流電圧は否定回路２１
のスレッショルド電圧を下回り、及びセレクト・ライン
ＳＥＬとＮＡＮＤ出力Ｄ及びバーＤは高くなる。従っ
て、ＮＡＮＤゲート２３及び２４は入力ＤＰ及びバーＤ
Ｐの通過を阻止し、ラインＳＥＬとＤ及びバーＤは高レ
ベルなので、書込みドライバ回路１０は非アクティブと
なる。
も実際に高い場合、供給電圧源Ｖｃｃは所定の電圧値を
下回る。この条件下にあるバイアス電流はノードＣから
流れるので、ＯＴＡの出力電流は制限される。従って、
ＯＴＡの出力電圧はアースと供給電圧源Ｖｃｃとの間の
電圧に制限される。この結果、直流電圧は否定回路２１
のスレッショルド電圧を下回り、及びセレクト・ライン
ＳＥＬとＮＡＮＤ出力Ｄ及びバーＤは高くなる。従っ
て、ＮＡＮＤゲート２３及び２４は入力ＤＰ及びバーＤ
Ｐの通過を阻止し、ラインＳＥＬとＤ及びバーＤは高レ
ベルなので、書込みドライバ回路１０は非アクティブと
なる。
【００３５】
【発明の効果】本発明によれば、非飽和である活性トラ
ンジスタの単一の低電圧供給（接地式）、低消費電力、
高速変換（すなわち、高速転送）及び落差の大きい誘導
過度電圧が供給電圧を越えても、活性トランジスタが飽
和状態にならない保証手段とを有するディスク記憶装置
が提供される。
ンジスタの単一の低電圧供給（接地式）、低消費電力、
高速変換（すなわち、高速転送）及び落差の大きい誘導
過度電圧が供給電圧を越えても、活性トランジスタが飽
和状態にならない保証手段とを有するディスク記憶装置
が提供される。
【図１】本発明を具体化する書込みドライバ回路のブロ
ック図である。
ック図である。
【図２】図１で説明された回路の更に詳細な概略図であ
る。
る。
【図３】図２で説明された回路に加えられるのが好まし
い、追加の保護回路の概略図である。
い、追加の保護回路の概略図である。
１０ 書込みドライバ回路 １２ 磁気記録ディスク ２０ 電源モニタ回路 ２１、２２ 否定回路 ２３、２４ ＮＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ステファン・アラン・ジョブ アメリカ合衆国95076、カリフォルニア 州ワトソンビル、エルクホーン・ロード 401 (72)発明者 クラアス・ベレンド・クラッセン アメリカ合衆国95120、カリフォルニア 州サンホセ、アンジュー・クリーク・サ ークル 7171 (72)発明者 ジェイコブス・コーネリス・レオナルダ ス・フォン・ペペン アメリカ合衆国95120、カリフォルニア 州サンホセ、ポーツウッド・サークル 841 (56)参考文献 特開 平３−185605（ＪＰ，Ａ)
Claims (5)
- 【請求項１】磁気記憶ディスクへのデータ書込みを調整
するための回路であって、 アース電位を基準とした供給電圧源と、 上記供給電圧源又はアース電位の何れかに接続され、バ
イアス電流を導き出すソースと、 上記ディスクにデータを書込むための誘導磁気トランス
デューサと、 極性が正及び負のデータの入力ターミナルと、 ２つの電流利得回路と、上記入力ターミナルの所定の極性によってそれぞれ上記
２つの電流利得回路のいずれかにバイアス電流を流すた
めの２つのバイアス制御スイッチとを有し、 上記電流利得回路は、関連する上記制御スイッチによっ
て導かれたバイアス電流に各々が選択的に応答し、上記
書込み電流をそれぞれが関連する上記トランスデューサ
のターミナルから除去するために上記バイアス電流を増
幅し、 さらに各々が対応する上記入力ターミナルの１つ及び上
記トランスデューサのターミナルの異なる１つに接続さ
れ、上記入力ターミナルの上記所定の極性によってそれ
ぞれ関連する上記トランスデューサのターミナルに書込
み電流が流れるのを選択的に許可又は停止する２つの電
流源スイッチと、 上記電流利得回路を介して上記トランスデューサに接続
され、データが上記トランスデューサによって書込みさ
れない場合上記トランスデューサの電食を防止するため
に少なくとも上記トランスデューサをアースと同電位に
維持する制御可能な基準電圧回路と を有する回路。 - 【請求項２】磁気記憶ディスクへのデータ書込みを調整
するための回路であって、 アース電位を基準とした供給電圧源と、 上記供給電圧源又はアース電位の何れかに接続され、バ
イアス電流を導き出すソースと、 上記ディスクにデータを書込むための誘導磁気トランス
デューサと、 極性が正及び負のデータの入力ターミナルと、 ２つの電流利得回路と、 上記入力ターミナルの所定の極性によってそれぞれ上記
２つの電流利得回路のいずれかにバイアス電流を流すた
めの２つのバイアス制御スイッチとを有し、 上記電流利得回路は、関連する上記制御スイッチによっ
て導かれたバイアス電流に各々が選択的に応答し、上記
書込み電流をそれぞれが関連する上記トランスデューサ
のターミナルから除去するために上記バイアス電流を増
幅し、 さらに各々が対応する上記入力ターミナルの１つ及び上
記トランスデューサのターミナルの異なる１つに接続さ
れ、上記入力ターミナルの上記所定の極性によってそれ
ぞれ関連する上記トランスデューサのターミナルに書込
み電流が流れるのを選択的に許可又は停止する２つの電
流源スイッチと、 上記電流利得回路が飽和状態になるのを避けるために、
上記２つの電流利得回路の双方に接続された制御可能な
基準電圧回路とを有する回路。 - 【請求項３】磁気記憶ディスクへのデータ書込みを調整
するための回路であって、 アース電位を基準とした供給電圧源と、 上記供給電圧源又はアース電位の何れかに接続され、バ
イアス電流を導き出すソースと、 上記ディスクにデータを書込むための誘導磁気トランス
デューサと、 極性が正及び負のデータの入力ターミナルと、 ２つの電流利得回路と、 上記入力ターミナルの所定の極性によってそれぞれ上記
２つの電流利得回路のいずれかにバイアス電流を流すた
めの２つのバイアス制御スイッチとを有し、 上記電流利得回路は、関連する上記制御スイッチによっ
て導かれたバイアス電流に各々が選択的に応答し、上記
書込み電流をそれぞれが関連する上記トランスデューサ
のターミナルから除去するために上記バイアス電流を増
幅し、 さらに各々が対応する上記入力ターミナルの１つ及び上
記トランスデューサのターミナルの異なる１つに接続さ
れ、上記入力ターミナルの上記所定の極性によってそれ
ぞれ関連する上記トランスデューサのターミナルに書込
み電流が流れるのを選択的に許可又は停止する２つの電
流源スイッチと、上記トランスデューサのターミナルの各々が上記電流利
得回路の１つを介して接続され、データが上記トランス
デューサによって書込みされない場合上記トランスデュ
ーサの電食を防止するため上記トランスデューサを少な
くともアースと同電位に維持し、及びデータが上記トラ
ンスデューサによって書込みされる場合上記トランスデ
ューサの電流変化の遅れを避けるために上記電流利得回
路の飽和を防止する制御可能な基準電圧回路と を有する
回路。 - 【請求項４】磁気記憶ディスクへのデータ書込みを調整
するための回路であって、 アース電位を基準とした供給電圧源と、 上記供給電圧源又はアース電位の何れかに接続され、バ
イアス電流を導き出すソースと、 上記ディスクにデータを書込むための誘導磁気トランス
デューサと、 極性が正及び負のデータの入力ターミナルと、 ２つの電流利得回路と、 上記入力ターミナルの所定の極性によってそれぞれ上記
２つの電流利得回路のいずれかにバイアス電流を流すた
めの２つのバイアス制御スイッチとを有し、 上記電流利得回路は、関連する上記制御スイッチによっ
て導かれたバイアス電流に各々が選択的に応答し、上記
書込み電流をそれぞれが関連する上記トランスデューサ
のターミナルから除去するために上記バイアス電流を増
幅し、 さらに各々が対応する上記入力ターミナルの１つ及び上
記トランスデューサのターミナルの異なる１つに接続さ
れ、上記入力ターミナルの上記所定の極性によってそれ
ぞれ関連する上記トランスデューサのターミナルに書込
み電流が流れるのを選択的に許可又は停止する２つの電
流源スイッチと、 供給電圧が所定の値を下回る場合、上記書込み電流が上
記トランスデューサに流れることを妨げる保護回路とを
有する回路。 - 【請求項５】磁気記憶ディスクと上記記憶ディスクへの
データ書込みを調整する回路を有するデ−タ記憶システ
ムであって、 上記調整する回路が請求項１ないし請求項４のいずれか
に記載の回路であるデータ記憶システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/958,635 US5296975A (en) | 1992-10-09 | 1992-10-09 | High-transition-rate, low-supply-voltage write driver circuitry for magnetic inductive write head |
| US958635 | 1997-10-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06195616A JPH06195616A (ja) | 1994-07-15 |
| JP2642045B2 true JP2642045B2 (ja) | 1997-08-20 |
Family
ID=25501137
Family Applications (1)
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| KR0182952B1 (ko) | 1995-12-21 | 1999-04-15 | 김광호 | 자기 디스크 기록장치의 기록전류 제어회로와 그 최적화방법 |
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