JP3623963B2 - 情報信号記録装置 - Google Patents
情報信号記録装置 Download PDFInfo
- Publication number
- JP3623963B2 JP3623963B2 JP50188296A JP50188296A JP3623963B2 JP 3623963 B2 JP3623963 B2 JP 3623963B2 JP 50188296 A JP50188296 A JP 50188296A JP 50188296 A JP50188296 A JP 50188296A JP 3623963 B2 JP3623963 B2 JP 3623963B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- current
- transistor
- main electrode
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/022—H-Bridge head driver circuit, the "H" configuration allowing to inverse the current direction in the head
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
- H03K17/661—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to both load terminals
- H03K17/662—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to both load terminals each output circuit comprising more than one controlled bipolar transistor
- H03K17/663—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to both load terminals each output circuit comprising more than one controlled bipolar transistor using complementary bipolar transistors
Landscapes
- Digital Magnetic Recording (AREA)
- Electronic Switches (AREA)
- Magnetic Record Carriers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
本発明は記録キャリアに情報を記録する書込みヘッドと、情報信号に応答して前記書込みヘッドを駆動する書込み増幅器とを具え、この書込み増幅器は:双方共前記書込みヘッドに結合された第1書込み端子および第2書込み端子と;前記書込み増幅器への供給電圧接続用の第1供給電圧端子および第2供給電圧端子と;第1電流入力端子、前記第1書込み端子に結合された第1電流出力端子および前記第1供給電圧端子に接続された第1共通電流端子を有する第1電流ミラーと;第2電流入力端子、前記第2書込み端子に結合された第2電流出力端子および前記第1供給電圧端子に接続された第2共通電流端子を有する第2電流ミラーと;情報信号の第1の値に対し前記第1書込み端子および第2書込み端子を経て前記第1出力電流端子および前記第2供給電圧端子間に電流通路を確立するとともに情報信号の第2の値に対し前記第1書込み端子および第2書込み端子を経て前記第2出力電流端子および前記第2供給電圧端子間に電流通路を確立する電流スイッチング手段とを具える情報信号記録装置に関するものである。
また、本発明はかかる情報信号記録装置に用いる書込み増幅器に関するものである。
発明の背景
かかる情報信号記録装置および書込み増幅器は米国特許第5,282,094の図1から既知である。誘導性書込ヘッドを有する書込み増幅器は書込みヘッドを流れる書込み電流の極性を情報信号のビットパターンに応答して反転させるようにしてデジタル情報信号を書込むハードディスク駆動装置に特に用いられる。既知の情報信号記録装置では、極性反転は、一方の書込み端子と第2電圧供給端子との間を低インピーダンス接続する電流切換え手段によって行う。次いで、他方の切換え端子は第1電流ミラーまたは第2電流ミラーの高インピーダンス電流出力端子に接続する。従って、書込みヘッドの両端の共通モード電圧は固定値を有さず、情報信号の前のビットパターンの“1"または“0"の数に依存する。これがため、続くビット変化はこのビーム変化直前の共通モード電圧によって影響される、これにより、ビームパターン依存信号歪みを発生する。さらに、かかる影響を及ぼす共通モード電圧によって他の感知回路に対し漏話を発生する。これらの問題のため、記録すべき情報信号のビットレートが制限されるようになる。
発明の概要
本発明の目的の一つは高ビットレートに好適な構造の書込み増幅器を有する情報信号記録装置を提供せんとするものである。
本発明は記録キャリアに情報を記録する書込みヘッドと、情報信号に応答して前記書込みヘッドを駆動する書込み増幅器とを具え、この書込み増幅器は:双方共前記書込みヘッドに結合された第1書込み端子および第2書込み端子と;前記書込み増幅器への供給電圧接続用の第1供給電圧端子および第2供給電圧端子と;第1電流入力端子、前記第1書込み端子に結合された第1電流出力端子および前記第1供給電圧端子に接続された第1共通電流端子を有する第1電流ミラーと;第2電流入力端子、前記第2書込み端子に結合された第2電流出力端子および前記第1供給電圧端子に接続された第2共通電流端子を有する第2電流ミラーと;情報信号の第1の値に対し前記第1書込み端子および第2書込み端子を経て前記第1出力電流端子および前記第2供給電圧端子間に電流通路を確立するとともに情報信号の第2の値に対し前記第1書込み端子および第2書込み端子を経て前記第2出力電流端子および前記第2供給電圧端子間に電流通路を確立する電流スイッチング手段とを具える情報信号記録装置において、前記電流スイッチング手段は:第3電流入力端子、前記第1書込み端子に結合された第3電流出力端子および前記第2供給電圧端子に接続された第3共通電流端子を有する第3電流ミラーと;第4電流入力端子、前記第2書込み端子に結合された第4電流出力端子および前記第2供給電圧端子に接続された第4共通電流端子を有する第4電流ミラーと;前記第1電流入力端子および前記第4電流入力端子間に接続され前記情報信号の第1に値に対し第1の電流を供給する第1の切換自在の電流源と;前記第2電流入力端子および前記第3電流入力端子間に接続され前記情報信号の第2に値に対し第2の電流を供給する第2の切換自在の電流源とを具えることを特徴とする。
書込みヘッドは4つの電流ミラーの高インピーダンス出力間に接続し、これら電流ミラーを切換自在の電流源によって一度に2個宛ターンオンする。第1の切換自在の電流源が導通状態となると、第1および第4電流ミラーを経て第1の電圧供給端子から第2の電圧供給端子に向かって書込みヘッドに電流が流れるようになり、第2の切換自在の電流源が導通状態となると、第2および第3電流ミラーを経て第1の電圧供給端子から第2の電圧供給端子に向かって書込みヘッドに逆方向の電流が流れるようになる。書込みヘッドを4つの電流ミラーの高インピーダンス電流出力端子間に接続するため、共通モード電圧は追加の手段により好適には供給電圧の半分の電圧で所望のように固定することができるとともにビットパターンに無関係とすることができる。次いで、電流ミラーは書込みヘッドの電圧のピーク中のみ飽和するとともにクランピング回路は書込み増幅器の出力トランジスタの過飽和を防止する必要はない。
共通モード制御を有する本発明情報信号記録装置の一例では、前記書込み増幅器は:前記第1書込み端子および第1ノード間に接続された第1抵抗、前記第1ノードおよび前記第2書込み端子間に接続された第2抵抗、前記第1供給電圧端子および前記第1ノード間に接続された第3抵抗、および前記第2供給電圧端子および前記第1ノード間に接続された第4抵抗を更に具えるようにする。
第1および第2抵抗は書込みヘッドの両端間に直列に接続するとともに書込みヘッドに対するダンピング抵抗をも構成する。書込みヘッドの両端間の共通モード電圧は第1および第2抵抗の中央口出しタップを構成する第1ノードの電圧に等しくするとともに電源の両端間に配列され第3および第4抵抗を具える簡単な分圧器によって固定する。分圧器のインピーダンスが減少するにつれて共通モード電圧の固定を改善することができる。分圧器の電力消費が増大する場合にはインピーダンスが低くなり過ぎるのを防止する必要がある。
斯様に消費電量を減少させるために、本発明情報信号記録装置の第2例では、前記書込み増幅器は:前記第1書込み端子および第1ノード間に接続された第1抵抗と、前記第1ノードおよび前記第2書込み端子間に接続された第2抵抗と、制御電極、前記第1ノードに接続された第1主電極および前記第1供給電圧端子に接続された第2主電極を有する第1導電型の第1トランジスタと、前記第1トランジスタの制御電極に接続された制御電極、第1主電極および前記制御電極に接続された第2主電極を有する第1導電型の第2トランジスタと、前記第1供給電圧端子および前記第2トランジスタの第2主電極間に接続された第3抵抗と、制御電極、前記第1ノードに接続された第1主電極および前記第2供給電圧端子に接続された第2主電極を有する第2導電型の第3トランジスタと、前記第3トランジスタの制御電極に接続された制御電極、前記前記第2トランジスタの第1主電極に接続された第1主電極および前記制御電極に接続された第2主電極を有する第2導電型の第4トランジスタと、前記第2供給電圧端子および前記第4トランジスタの第2主電極間に接続された第4抵抗とを更に具えるようにする。
第1および第2トランジスタはA/B級で作動させるとともに第1ノードに低インピーダンスを発生させ、これは比較的大きな第3および第4抵抗で達成させることができる。
これらトランジスタはバイポーラトランジスタまたはMOSトランジスタとすることができることは明らかである。制御電極、第1主電極および第2主電極はバイポーラトランジスタのそれぞれベース、エミッタおよびコレクタにそれぞれ対応し、且つ、ユニポーラトランジスタのゲート、ソースおよびドレインにそれぞれ対応する。4つの電流ミラーのうちの2つのみは同時に作動させる。電流ミラーのターンオンは零入力電流を4つの電流ミラーに流すことによってスピードアップさせることができる。従って、電流ミラーの漂遊容量を充放電するに必要な電流を僅かとすることができる。
共通モード制御を有する本発明情報信号記録装置の第3例では、前記書込み増幅器は:前記第1書込み端子および第1ノード間に接続された第1抵抗と、前記第1ノードおよび前記第2書込み端子間に接続された第2抵抗と、前記第1書込み端子および前記第2ノード間に接続された第3抵抗と、前記第2ノードおよび前記第2書込み端子間に接続された第4抵抗と、制御電極、前記第1ノードに接続された第1主電極および前記第1電流入力端子に結合された第2主電極を有する第1導電型の第1トランジスタと、前記第1トランジスタの制御電極に接続された制御電極、第1主電極および前記制御電極に接続された第2主電極を有する第1導電型の第2トランジスタと、前記第1供給電圧端子および前記第2トランジスタの第2主電極間に接続された第5抵抗と、前記第1トランジスタの制御電極に接続された制御電極、前記第2ノードに接続された第1主電極および前記第2電流入力端子に接続された第2主電極を有する第1導電型の第3トランジスタと、制御電極、前記第1ノードに接続された第1主電極および前記第3電流入力端子および前記第4電流入力端子の一方に結合された第2主電極を有する第2導電型の第4トランジスタと、前記第4トランジスタの制御電極に接続された制御電極、前記第2トランジスタの第1主電極に接続された第1主電極および前記制御電極に接続された第2主電極を有する第2導電型の第5トランジスタと、前記第2供給電圧端子および前記第5トランジスタの第2主電極間に接続された第6抵抗と、前記第4トランジスタの制御電極に接続された制御電極、前記第2ノードに接続された第1主電極および前記第3電流入力端子および前記第4電流入力端子の他方に結合された第2主電極を有する第2導電型の第6トランジスタとを具えるようにする。
本例によれば、4つの電流ミラーに対し共通モード制御と零入力電流設定とを有利に組合せることができる。第1および第2ノードに製造された4つのトランジスタを流れるバイアス電流は供給電圧端子に流れないで、4つの電圧ミラーの各電流入力端子に流れるとともに電流ミラーの零入力電流として作用する。制動抵抗は第1および第2ノードに中央口出しタップを有する2つの抵抗の2つの直列チェーンで構成する。この電流ミラーによって共通モード信号に対する制御抵抗の見かけの抵抗を電流ミラーの電流利得によって決まるファクタだけ減少させる。個別の直列抵抗チェーンはエミッタが第1ノードに接続された第1および第4トランジスタのエミッタデジェネレーション抵抗として機能するとともにエミッタが第2ノードに接続された第3および第6トランジスタのエミッタデジェネレーション抵抗として機能する。これにより第1および第3トランジスタ間の可能な不整合および第4および第6トランジスタ間の不能な不整合の影響を減少する。
本発明の変更例では前記第2ノードは前記第1ノードに接続し得るようにする。
上述した第1および第2の切換自在の電流源によって書き込みヘッドに流れる電流の量および方向を決めるようにする。これに関し、本発明情報信号記録装置の一例電流は、前記第1の切換自在の電流源および前記第2の切換自在の電流源は、前記第3ノードに接続された制御電極、第1主電極および前記第1電流入力端子に接続された第2主電極を有する第1導電型の第7トランジスタと、前記第7トランジスタの制御電極に接続された制御電極、第1主電極および前記前記第1供給電圧端子に結合された第2主電極を有する第1導電型の第8トランジスタと、前記第4ノードに接続された制御電極、前記第7トランジスタの第1主電極に接続された第1主電極および前記第4電流入力端子に結合された第2主電極を有する第2導電型の第9トランジスタと、前記第8トランジスタの第1主電極に接続された第1主電極、制御電極および前記ノードに接続された第2主電極を有する第2導電型のダイオード接続の第10トランジスタと、前記ノードに結合されたこのノードにバイアス電流を供給するバイアス電流源と、第5ノードに接続された制御電極、第1主電極および前記第2電流入力端子に接続された第2主電極を有する第1導電型の第11トランジスタと、第11トランジスタに接続された制御電極、第1主電極および前記第1供給電圧端子に結合された第2主電極を有する第1導電型の第12トランジスタと、前記第4ノードに接続された制御電極、前記第11トランジスタの第1主電極に接続された第1主電極および前記第3電流入力端子に結合された第2主電極を有する第1導電型の第13トランジスタとを具えるようにする。
バイアス電流源によって書込みヘッドに流れる書込み電流の大きさを決める。このバイアス電流は情報信号の値に依存して第8トランジスタを経て、または第12トランジスタを経て電力供給源に流れる。第7、第9および第10トランジスタは第8トランジスタと相俟ってトランスリニアーループを形成するとともに第11、第13および第10トランジスタは第12トランジスタと相俟ってトランスリニアーループを形成する。第8または第12トランジスタを導通状態とすることによって第7および第9抵抗を経て第1電流入力端子から第3電流入力端子に、または第2電流入力端子から第4電流入力端子に増幅された電流を流す。所望に応じ、好適なバッファを経て供給される第3ノードおよび第5ノードの情報信号の直流レベルを電流入力端子における直流レベルから完全に分離する。これがため、切換自在の電流源は浮動切換自在の電流源を構成しその切換え信号は自由に選択し得る直流レベルを有する。
情報信号のバッファはエミッタフォロワまたはソースフォロワとすることができる。これらフォロワの零入力電流源は切換自在の電流源の電流源と有利に組合せることができる。この目的にために、本発明情報信号記録装置の一例では、前記第1の切換自在の電流源および前記第2の切換自在の電流源は、情報信号を受ける制御電極、前記第3ノードに接続された第1主電極および前記第1供給電圧端子に結合された第2主電極を有する第1導電型の第14トランジスタと、情報信号を受ける制御電極、前記第5ノードに接続された第1主電極および前記第1供給電圧端子に結合された第2主電極を有する第1導電型の第15トランジスタと、前記第8トランジスタの制御電極に接続された制御電極、前記第8トランジスタの第1主電極に接続された第1主電極および前記第5ノードに結合された第2主電極に結合された第2主電極を有する第1導電型の第16トランジスタと、前記第12トランジスタの制御電極に接続された制御電極、前記第12トランジスタの第1主電極に接続された第1主電極および前記第3ノードに結合された第2主電極に結合された第2主電極を有する第1導電型の第17トランジスタとを具え、前記第8トランジスタの第2主電極を前記第8ノードに接続するとともに前記第12トランジスタの第2主電極を第5ノードに接続し得るようにする。
第14および第15トランジスタは信号フォロワとして作動するとともに情報信号をバッファ処理する。これらトランジスタを流れる電流は第8および第12トランジスタをそれぞれ経て第4ノードに流れる。第16および第17トランジスタによって、常時バイアス電流源からのバイアス電流の一方の半部が一方の信号フォロワを流れ、前記バイアス電流の他方の半部が他方の信号フォロワを流れるようにする。書込み増幅器のトランジスタによって生ずるとともに書込みヘッドの配線および構造によって生ずる第1および第2書込み端子における寄生容量によって記録すべき情報信号のビットレートを制限する。その理由は高周波数に対しては書込み電流を寄生容量によって分路するからである。
これら寄生容量の影響を減少させるために、本発明情報信号記録装置では、前記書込み増幅器は前記第1の入力端子および第2電流出力端子間に接続された第1コンデンサと、第2電流入力端子および前記第1電流出力端子間に接続された第2コンデンサと、第3電流入力端子および前記第4電流入力端子間に接続された第3コンデンサ前記第4入力端子および前記第3出力端子間に接続された第4コンデンサとのうちの少なくとも1つを更に具えるようにする。
第1および第4コンデンサは逆容量性電流を第1および第2書込み端子に注入することにより寄生容量を中和する。これらコンデンサは対で、即ち、第1および第2コンデンサおよび/または第3および第4コンデンサを対で用いて情報信号記録装置の対称性が乱されないようにするとともに共通モードを負荷しないようにする。
第4電流ミラーは任意の好適な型のものとすることができる。書込み増幅器の最大揺動に対しては、本発明情報信号記録装置の好適な例では、前記第3電流ミラーおよび前記第4電流ミラーの各々は第3電流入力端子および第4電流入力端子にそれぞれ接続された制御電極および第2主電極並びに第2電流供給端子に結合された第1主電極を有する第1導電型のダイオード接続入力トランジスタと、対応入力トランジスタの制御電極に接続された制御電極、前記第2電圧供給端子に結合された第1主電極および第3電流出力端子および第4電流出力端子に接続された第2主電極を有する第2導電型の出力トランジスタとを具え、且つ前記第1電流ミラーおよび第4電流ミラーの各々は第1電流入力端子および第2電流入力端子にそれぞれ接続された制御電極および第2主電極並びに第1電圧供給端子に結合された第1主電極を有する第2導電型のダイオード接続入力トランジスタと、対応入力トランジスタの制御電極に接続された制御電極、前記第1電圧供給端子に結合された第1主電極および第1電流出力端子および第2電流出力端子に接続された第2主電極を有する第2導電型の出力トランジスタとを具えるようにする。
斯くして構成した電流ミラーによって電圧損失を最小にするとともにほぼ供給電圧近くまで出力を揺動する。さらにこれら電流ミラー基本的には電流転送機能では単極を有し、従って波形に追加のリンギングを発生する。かかるリンギングは符号間干渉を発生する。
本例では、さらに前記第1電流ミラーおよび前記第2電流ミラーの入力トランジスタおよび出力トランジスタの第1主電極を抵抗を経て前記第1電圧供給端子に接続し、前記第3電流ミラーおよび前記第4電流ミラーの入力トランジスタおよび出力トランジスタの第1主電極を抵抗を経て前記第2電圧供給端子に接続し得るようにする。これら抵抗によって電流ミラートランジスタ間を良好に整合するとともに温度を安定化する。
【図面の簡単な説明】
図1は本発明による磁気記録キャリアに情報信号を記録する装置の構成を示す回路図、
図2は本発明による磁気記録キャリアに情報信号を記録する装置の構成を示す詳細な回路図、
図3は本発明情報信号記録装置に用いる第1の共通モード回路を示す説明図、
図4は本発明情報信号記録装置に用いる第2の共通モード回路を示す説明図、
図5は第3の共通モード回路を含む本発明による磁気記録キャリアに情報信号を記録する装置の一例の構成を示す回路図、
図6は本発明情報信号記録装置に用いる第4の共通モード回路を示す説明図、
図7は本発明情報信号記録装置に用いる切換え電流源の第1例の構成を示す回路図、
図8は本発明情報信号記録装置に用いる切換え電流源の第2例の構成を示す回路図、
図9は中和コンデンサを設けた本発明による磁気記録キャリアに情報信号を記録する装置の構成を示す回路図である。
発明を実施するための最良の形態
図1は、本発明による磁気記録キャリアに情報信号を記録する装置の基本構造を示す。この情報信号記録装置は、記録キャリア(図示せず)に情報を記録する書込みヘッド2と、情報信号に応答して書込みヘッド2を駆動する書込み増幅器4とを具える。書込み増幅器は、書込みヘッド2に結合されて書込み電流を発生する第1書込み端子6及び第2書込み端子8を有する。第1電圧供給端子10及び第2電圧供給端子12は、書込み増幅器用の供給電圧に接続するように作用する。本例では、第2電圧供給端子12を信号接地部に接続する。増幅器4は、第1電流入力端子16、第1書込み端子6に結合した第1電流出力端子18、及び第1電圧供給端子10に接続した第1共通電流端子20とを有する第1電流ミラー14と、第2電流入力端子24、第2書込み端子8に結合した第2電流出力端子26、及び第1電圧供給端子10に接続した第2共通電流端子28を有する第2電流ミラー22と、第3電流入力端子32、第1書込み端子6に結合した第3電流出力端子34、及び第2電圧供給端子12に接続した第3共通電流端子36を有する第3電流ミラー30と、第4電流入力端子40、第2書込み端子8に結合した第4電流入力端子42、及び第2電圧供給端子12に接続した第4共通電流端子44を有する第4電流ミラー38とを具える。第1の切換自在の電流源46を、第1電流入力端子16と第4電流入力端子40との間に接続する。この第1の切換自在の電流源は、情報信号Uiの第1の値の第1電流を発生させ、情報信号Uiの第2の値の電流を発生させない。情報信号Uiを、例えば、ディスクドライブ又は他の磁気記憶媒体の2値データ信号とすることができる。第2の切換自在の電流源48を、第2電流入力端子24と第3電流入力端子32との間に接続する。第2の切換自在の電流源48は、反転情報信号NUiを受信し、第1電流が零又はその付近である場合には第2電流を発生させる。
第1の切換自在の電流源46がターンオンすると、電流が、第1電流ミラー14の第1電流入力端子16及び第4電流ミラー38の第4電流入力端子40を介して、第1電圧供給端子10から第2電圧供給端子12に流れる。M倍の大きさの電流が、第1書込み端子6、書込みヘッド2及び第2書込み端子8を介して、第1電流ミラー14の第1電流出力端子18から第4電流ミラー38の第4電流出力端子42の順方向に流れる。ここに、Mは電流ミラー14,22,30及び38の電流ミラー比とする。第2の切換自在の電流源48がターンオフして、第2電流ミラー22及び第3電流ミラー30が不作動状態となる。ここで、書込み電流は、書込みヘッド2を介して第1書込み端子6から第2書込み端子8に流れる。
第1の切換自在の電流源46がターンオフされるとともに、第2の切換自在の電流源48がターンオンされると、第2電流ミラー22及び第3電流ミラー30が作動し、他の二つの電流ミラー14及び38は不作動状態となる。ここで、書込み電流が、書込みヘッド2を介して、第2書込み端子8から第1書込み端子6に向かって逆方向に流れる。電流ミラーの電流ミラー比が全て等しい場合に双方向で等しい書込み電流を得るために、第1の切換自在の電流源46の第1電流及び第2の切換自在の電流源48の第2電流を等しくする必要があることは、明らかである。
図2は、第1電流ミラー14及び第2電流ミラー22がバイポーラPNPトランジスタを具えるとともに第3電流ミラー30及び第4電流ミラー38がバイポーラNPNトランジスタを具える実施態様を示す。しかしながら、開示した回路配置において、バイポーラトランジスタを、全部又は一部ユニポーラMOSトランジスタに置き換えることができる。制御電極、第1主電極及び第2主電極は、バイポーラトランジスタではベース、エミッタ及びコレクタにそれぞれ対応し、ユニポーラトランジスタではゲート、ソース及びドレインにそれぞれ対応する。第1電流ミラー14は、任意のエミッタ抵抗Rip1を介して第1共通電流端子20に接続されたエミッタ及び第1電流入力端子16に接続されたコレクタを有するダイオード接続のPNP入力トランジスタTip1と、入力トランジスタip1のベースに接続されたベース、任意のエミッタ抵抗Rop1を介して第1共通電流端子20に接続されたエミッタ、及び第1電流出力端子18に接続されたコレクタを有するPNP出力トランジスタTop1とを具える。任意のエミッタ抵抗は、トランジスタの整合を向上させるとともに、電流ミラーの熱安定性を増大させる。同様に、第2電流ミラー22はPNPトランジスタを具え、同様に、第3電流ミラー30及び第4電流ミラー38はNPNトランジスタを具え、各トランジスタの電極を、対応する電流ミラーの端子に接続する。
書込みヘッド2の共通モード電圧は、完全に決定できず、記録すべき情報信号のデータパターンとともに変動するおそれがある。これは望ましくない。共通モード電圧は好適には、利用できる出力スイングの間に存在し、記録すべき信号の信号成分に依存すべきでない。書込みヘッド2を、専ら電流ミラーの高インピーダンス出力間に配置するので、共通モード回路を用いて共通モード電圧を固定することができる。
図3は、簡単な共通モード回路を示す。第1書込み端子6及び第1ノード52間に接続した第1抵抗50、第1ノード52及び第2書込み端子8間に接続した第2抵抗54、第1電圧供給端子10及び第1ノード52間に接続した第3抵抗56、第2電圧供給端子12及び第1ノード52間に接続した第4抵抗58の直列配置を、回路ヘッドに並列に配置する。抵抗50及び52は、回路ヘッドの制動抵抗としても作用する。第1ノード52のインピーダンスを、抵抗56及び58によって指示する。共通モード電圧を正確に固定するために、最小インピーダンスが望ましい。しかしながら、抵抗56及び58の抵抗値を、これら抵抗を流れる電流が増大するのを考慮すると、任意に小さく選定することができない。
図4は、この問題を軽減する共通モード回路を示す。この回路は、第1回路端子6及び第1ノード62間に接続した第1抵抗60と、第1ノード62及び第2回路端子8間に接続した第2抵抗64とを具え、さらに、第1ノード62に接続したエミッタ及び第1電圧供給端子10に結合したコレクタを有する第1NPNトランジスタ66と、第1NPNトランジスタ66のベースに接続したベースを有するダイオード接続したNPNトランジスタ68と、第1電圧供給端子10及び第2NPNトランジスタ68のコレクタ間に接続した第3抵抗70と、第1ノード62に接続したエミッタ及び第2電圧供給端子12に結合したコレクタを有する第1PNPトランジスタ72と、第1PNPトランジスタ72のベースに接続したベース及び第2NPNトランジスタ68のエミッタに接続したエミッタを有するダイオード接続した第2PNPトランジスタ74と、第2電圧供給端子12及び第2PNPトランジスタ74間に接続した第4抵抗76とを具える。
回路はA/B級で動作する。ノード62では、インピーダンスはローであり、これにより共通ノード電圧は正確に固定される。A/B級動作により、小静止電流を獲得することができ、最大電流を、第1NPNトランジスタ66又は第1PNPトランジスタ72から発生させることができる。抵抗60及び抵抗64の抵抗値は両方ともRd/2に等しいので、有効な共通ノード抵抗はRd/4に等しくなる。書込みヘッド2の両端間の全体に亘る制動抵抗は、その結果Rdとなる。
図1及び2に図示した装置の電流ミラーの切換速度を上昇させるために、電流ミラーに静止電流を有することが望ましい。この静止電流の設定及び共通モード回路を好適に組み合わせることができる。図5は、これを実現する実施の形態を示す。書込み増幅器4も、図1に示したような、4個の電流ミラー14,22,30及び38と、書込みヘッド2と、第1の切換自在の電流源46と、第2の切換自在の電流源48とを具える。共通モード回路は、第1書込み端子6及び第1ノード80間に接続した第1抵抗78と、第2ノード84及び第2書込み端子8間の第2抵抗82と、第1ノード80に接続したエミッタ及び第1電流入力端子16に結合したコレクタを有するNPNタイプの第1トランジスタ86と、第1トランジスタ86のベースに接続したベースを有するダイオード接続したNPNタイプの第2抵抗88と、第1電圧供給端子10及び第2トランジスタ88のコレクタ間に接続した第3抵抗90と、第1抵抗86のベースに接続したベース、第2ノード84に接続したエミッタ及び第2電流入力端子24に結合したコレクタを有するNPNタイプの第3トランジスタ92とを具える。さらに、共通ノード回路は、第1ノード80に接続したエミッタ及び第3電流入力端子32に結合したコレクタを有するPNPタイプの第4トランジスタ94と、この第4トランジスタ94のベースに接続したベース及び第2トランジスタ88のエミッタに接続したエミッタを有するダイオード接続したPNPタイプの第5トランジスタ96と、第2電圧供給端子12及び第5トランジスタ96のコレクタ間に接続した第5抵抗98と、第4トランジスタ94のベースに接続したベース、第2ノード84に接続したエミッタ及び第4電流入力端子40に結合したコレクタを有するPNPタイプの第6トランジスタ100とを具える。第1ノード80及び第2ノード84を相互接続する。トランジスタ86及び94を流れる静止電流はこの際、第1電流ミラー14の第1電流入力端子16及び第3電流ミラー30の第3電流入力端子32に流れ込む。第2電流ミラー22及び第4電流ミラー38に対する静止電流の設定は、トランジスタ92及び100によって同様にして行われる。Rd/2を、第1抵抗78及び第2抵抗82の抵抗値とし、Mを、電流ミラー14,22,30及び38の電流ミラー値とする場合、有効な共通モード抵抗は、Rd/(4(M+1))となる。書込み端子6の電圧変動により、同一書込み端子6に現れる電流のM倍の電流が第1抵抗78に生じる。したがって、第1抵抗78の見かけの抵抗値Rd/2は、係数(M+1)によって減少される。同様なことが第2抵抗82についても生じる。トランジスタ94のコレクタを、第3電流入力端子32の代わりに第4電流入力端子40に結合することができ、トランジスタ100のコレクタを、第4電流入力端子40の代わりに第3電流入力端子32に結合することができる。これは、静止電流の設定に対しては相違がない。その理由は、トランジスタ94及び100の電流は同一だからである。所望の場合には、トランジスタ94及び100の代わりに、トランジスタ86及び92のコレクタを、電流入力端子16及び24に交差して接続することができる。
図6は、第1ノード80及び第2ノード84間の接続を遮断した変更例を示す。この場合、この代わりに、第5抵抗102を、書込み端子6と第2ノード84との間に接続するとともに、第6抵抗104を、第1ノード80と書込み端子8との間に接続する。この変更例はより正確となる。その理由は、トランジスタ86及び92並びにトランジスタ94及び100がそれらのエミッタに直列に配置された個別のデジェネレーション抵抗となるからである。これにより、抵抗86及び92間並びに抵抗94及び100間に生じ得る不整合の影響を軽減する。また、トランジスタ94のコレクタを、第3電流入力端子32の代わりに第4電流入力端子40に結合することができ、かつ、トランジスタ100のコレクタを、第4電流入力端子40の代わりに第3電流入力端子32に結合することができる。
図7は、図1,2及び5に図示した装置の第1の切換電流源46、第2の切換電流源48を実現する回路図を示す。二つの切換自在の電流源を、以下の素子、すなわち、第3ノード108に接続したベース及び第1電流入力端子16に結合したコレクタを有するNPNトランジスタ106と、トランジスタ106のベースに接続したベース及び第1電圧供給端子10に結合したコレクタを有するNPNトランジスタ110と、第4ノード114に接続したベース、トランジスタ106のエミッタに接続したエミッタ及び第4電流入力端子40に結合したコレクタを有するPNPトランジスタ112と、トランジスタ110のエミッタに接続したエミッタ、第4ノード114にしたベース及びコレクタを有するダイオード接続したPNPトランジスタ116と、バイアス電流Icを第4ノード114に供給するために第4ノード114に結合したバイアス電流源118とを具える一つの回路に結合する。さらに、この回路は、第5ノード122に接続したベース及び第2電流入力端子24に結合したコレクタを有するNPNトランジスタ120と、トランジスタ120のベースに接続したベース及び第1電圧供給端子10に結合したコレクタを有するNPNトランジスタ124と、第4ノード114に接続したベース、トランジスタ120のエミッタに接続したエミッタ及び第3電流入力端子32に結合したコレクタを有するPNPトランジスタ126とを具える。
ノード108及び122を、バッファ128及び130を介して、情報信号Ui及び反転情報信号NUiと逆位相で駆動させる。ノード108の電圧がハイであるとともに、ノード122の電圧がローである場合、トランジスタ110を導通させるとともに、トランジスタ124を遮断する。ベース電流源118のバイアス電流Icは、トランジスタ116を介して、全体がトランジスタ110に流れる。トランジスタ106及び112のベース−エミッタ電圧の和がトランジスタ110及び116のベース−エミッタ電圧の和に等しいので、トランジスタ106,110,116及び112のベース−エミッタ接合はトランスリニアループを形成する。この場合、トランジスタのコレクタ電流とベース−エミッタ電圧との間の関係に対する既知の式により、I=SQRT(M*N)*Icに等しいトランジスタ106及び112を流れる電流Iを獲得することができる。ここで、SQRTをルート関数とし、Mを、トランジスタ106及び110のエミッタ領域間の比とし、Nを、トランジスタ112及び116のエミッタ領域間の比とする。この結果、電流Iは端子16及び40間を流れ、その大きさは電流Icに比例し、比例係数を、トランジスタ106,110,112及び116の幾何学的配置によって決定する。
同様に、ノード122の電圧がハイであるとともにノード108の電圧がローである場合、第2電流入力端子24と第3電流入力端子32との間に電流が流れるようになる。この目的のために、バイアス電流源118は、好適には、調整自在すなわちプログラム自在の電流源、例えばIDAC(電流出力を有するデジタル−アナログコンバータ)とする。電流入力端子16,24,32及び40を全てコレクタに結合するので、情報信号Ui及びNUiの直流レベルはこの場合、書込み増幅器の電流ミラーの電流入力端子の直流レベルから分離される。したがって、切換電流源46及び48は、第1電圧供給端子10及び第2電圧供給端子12の供給電圧に対して浮動状態となる。
バッファ128及び130は、エミッタ電流源を有するエミッタホロワを具えることができる。しかしながら、このためにトランジスタ110及び124を流れる電流を用いることにより、電流をセーブすることができる。図9は、これを実現する方法を示す。この場合、バッファ128を、ベースが増幅情報信号を受信し、エミッタを第3ノード108に接続し、かつ、コレクタを第1電圧供給端子10に結合したNPNエミッタホロワ132とする。トランジスタ110のコレクタを、エミッタホロワ132のエミッタに接続する。同様にバッファ130は、ベースが増幅反転情報信号を受信し、エミッタを第5ノード122に接続し、かつ、コレクタを第1電圧供給端子10に結合したNPNエミッタホロワ134を具える。トランジスタ124のコレクタを、エミッタホロワ134のエミッタに接続する。その結果、トランジスタ110及び124のコレクタ電流も、エミッタホロワ132及び134にそれぞれ流れる。さらに、トランジスタ110のベースに接続したベース及びトランジスタ110のエミッタに接続したエミッタを有するNPNトランジスタ136と、トランジスタ124のベースに接続したベース、トランジスタ124のエミッタに接続したエミッタ及び第3ノード108に結合したコレクタNPNトランジスタ138とを設ける。トランジスタ136及び138により、トランジスタ110及び124のうちの一つが遮断された場合、エミッタホロワ132及び134を流れる電流が零とならないようにする。したがって、トランジスタ110,136,138及び124の幾何学的配置を等しく選択した場合、二つのエミッタホロワの各々は常にバイアス電流Iの半分を受信する。
エミッタホロワ132及び134のベースを、例えば、差動対140のトランジスタによって駆動し、そのベースを、例えばデータフリップフロップによって供給される相補足的な情報信号Ui及びNUiを受信するよう配置する。
図9は、図2の情報信号記録装置を再び示すが、本例では電流ミラーの書込みヘッド2およびエミッタ抵抗を省略する。本例では複数の寄生容量を示し、すなわち、PNP出力トランジスタTop1及びTop2のコレクタとウェルとの間の値Ccwpを有するもの、NPN出力トランジスタTon3及びTon4のコレクタと基板との間の値Ccsnを有するもの、PNP出力トランジスタTop1及びTop2のコレクタとベースとの間の値Ccbpを有するもの、並びにNPN出力トランジスタTon3及びTon4のコレクタとベースとの間の値Ccbnを有するものも示す。これら全ての寄生容量は、回路端子6及び8に流れる書込み電流に影響を及ぼす。この影響により、高周波数では、書込み電流が、書込みヘッドの代わりに寄生容量に流れる。この影響は、書込み電流のビットレートを制限する。寄生容量の悪影響を減少又は除去するために、4個の中和キャパシタ142,144,146及び148を設け、これらの容量値をそれぞれCnp,Cnp,Cnn及びCnnとする。キャパシタ142を、第1電流入力端子16と第2電流出力端子26との間に接続し、キャパシタ144を、第2電流入力端子24と第1電流出力端子18との間に接続し、キャパシタ146を、第3電流入力端子32と第4電流出力端子42との間に接続し、キャパシタ148を、第4電流入力端子40と第3電流出力端子との間に接続する。
4個の電流ミラー14,22,30及び38の電流ミラー比をMと仮定すると、書込み端子6と書込み端子8との間の容量値はChは、
に等しくなる。これを、例えば、第2電流出力端子34にキャパシタを接続した結果どの電流がこの端子を流れるかを決定することにより、次にように説明することができる。第3電流出力端子34の電圧をVと仮定すると、第4電流出力端子42の電圧は−Vとなる。この場合、第3電流出力端子34を流れる電流iは次式で表わされ、
i=p*V*Ccsn+p*V*Ccbn+p*V*Cnn
+M*{p*V*Ccbn−p*V*Cnn}=
p*V{Ccsn+(M+1)Ccbn−(M−1)Cnn}
キャパシタ146を流れる電流は、逆の符号を有し、電流ミラー係数Mによって増大される。同様な計算は、他の電流出力端子に適用される。
M=5の場合、Ccwp+Ccsn=6pF及びCcbp+Ccbn=4pFは、中和のない場合には15pFとなり、Cnp+Cnn=5pFと仮定すると中和により5pFとなる。これにより、3倍の向上となる。これにより書込みヘッド自体の寄生容量も中和コンデンサの値を十分大きくすることによって中和することができる。
Claims (11)
- 記録キャリアに情報を記録する書込みヘッドと、情報信号に応答して前記書込みヘッドを駆動する書込み増幅器とを具え、この書込み増幅器は:双方共前記書込みヘッドに結合された第1書込み端子および第2書込み端子と;前記書込み増幅器への供給電圧接続用の第1供給電圧端子および第2供給電圧端子と;第1電流入力端子、前記第1書込み端子に結合された第1電流出力端子および前記第1供給電圧端子に接続された第1共通電流端子を有する第1電流ミラーと;第2電流入力端子、前記第2書込み端子に結合された第2電流出力端子および前記第1供給電圧端子に接続された第2共通電流端子を有する第2電流ミラーと;情報信号の第1の値に対し前記第1書込み端子および第2書込み端子を経て前記第1出力電流端子および前記第2供給電圧端子間に電流通路を確立するとともに情報信号の第2の値に対し前記第1書込み端子および第2書込み端子を経て前記第2出力電流端子および前記第2供給電圧端子間に電流通路を確立する電流スイッチング手段とを具える情報信号記録装置において、前記電流スイッチング手段は:第3電流入力端子、前記第1書込み端子に結合された第3電流出力端子および前記第2供給電圧端子に接続された第3共通電流端子を有する第3電流ミラーと;第4電流入力端子、前記第2書込み端子に結合された第4電流出力端子および前記第2供給電圧端子に接続された第4共通電流端子を有する第4電流ミラーと;前記第1電流入力端子および前記第4電流入力端子間に接続され前記情報信号の第1に値に対し第1の電流を供給する第1の切換自在の電流源と;前記第2電流入力端子および前記第3電流入力端子間に接続され前記情報信号の第2に値に対し第2の電流を供給する第2の切換自在の電流源とを具えることを特徴とする情報信号記録装置。
- 前記書込み増幅器は:前記第1書込み端子および第1ノード間に接続された第1抵抗、前記第1ノードおよび前記第2書込み端子間に接続された第2抵抗、前記第1供給電圧端子および前記第1ノード間に接続された第3抵抗、および前記第2供給電圧端子および前記第1ノード間に接続された第4抵抗を更に具えることを特徴とする請求項1に記載の情報信号記録装置。
- 前記書込み増幅器は:前記第1書込み端子および第1ノード間に接続された第1抵抗と、前記第1ノードおよび前記第2書込み端子間に接続された第2抵抗と、制御電極、前記第1ノードに接続された第1主電極および前記第1供給電圧端子に接続された第2主電極を有する第1導電型の第1トランジスタと、前記第1トランジスタの制御電極に接続された制御電極、第1主電極および前記制御電極に接続された第2主電極を有する第1導電型の第2トランジスタと、前記第1供給電圧端子および前記第2トランジスタの第2主電極間に接続された第3抵抗と、制御電極、前記第1ノードに接続された第1主電極および前記第2供給電圧端子に接続された第2主電極を有する第2導電型の第3トランジスタと、前記第3トランジスタの制御電極に接続された制御電極、前記前記第2トランジスタの第1主電極に接続された第1主電極および前記制御電極に接続された第2主電極を有する第2導電型の第4トランジスタと、前記第2供給電圧端子および前記第4トランジスタの第2主電極間に接続された第4抵抗とを更に具えることを特徴とする請求項1に記載の情報信号記録装置。
- 前記書込み増幅器は:前記第1書込み端子および第1ノード間に接続された第1抵抗と、前記第1ノードおよび前記第2書込み端子間に接続された第2抵抗と、前記第1書込み端子および前記第2ノード間に接続された第3抵抗と、前記第2ノードおよび前記第2書込み端子間に接続された第4抵抗と、制御電極、前記第1ノードに接続された第1主電極および前記第1電流入力端子に結合された第2主電極を有する第1導電型の第1トランジスタと、前記第1トランジスタの制御電極に接続された制御電極、第1主電極および前記制御電極に接続された第2主電極を有する第1導電型の第2トランジスタと、前記第1供給電圧端子および前記第2トランジスタの第2主電極間に接続された第5抵抗と、前記第1トランジスタの制御電極に接続された制御電極、前記第2ノードに接続された第1主電極および前記第2電流入力端子に接続された第2主電極を有する第1導電型の第3トランジスタと、制御電極、前記第1ノードに接続された第1主電極および前記第3電流入力端子および前記第4電流入力端子の一方に結合された第2主電極を有する第2導電型の第4トランジスタと、前記第4トランジスタの制御電極に接続された制御電極、前記第2トランジスタの第1主電極に接続された第1主電極および前記制御電極に接続された第2主電極を有する第2導電型の第5トランジスタと、前記第2供給電圧端子および前記第5トランジスタの第2主電極間に接続された第6抵抗と、前記第4トランジスタの制御電極に接続された制御電極、前記第2ノードに接続された第1主電極および前記第3電流入力端子および前記第4電流入力端子の他方に結合された第2主電極を有する第2導電型の第6トランジスタとを具えることを特徴とする請求項1に記載の情報信号記録装置。
- 前記第2ノードは前記第1ノードに接続するようにしたことを特徴とする請求項4に記載の情報信号記録装置。
- 前記第1の切換自在の電流源および前記第2の切換自在の電流源は、前記第3ノードに接続された制御電極、第1主電極および前記第1電流入力端子に接続された第2主電極を有する第1導電型の第7トランジスタと、前記第7トランジスタの制御電極に接続された制御電極、第1主電極および前記前記第1供給電圧端子に結合された第2主電極を有する第1導電型の第8トランジスタと、前記第4ノードに接続された制御電極、前記第7トランジスタの第1主電極に接続された第1主電極および前記第4電流入力端子に結合された第2主電極を有する第2導電型の第9トランジスタと、前記第8トランジスタの第1主電極に接続された第1主電極、制御電極および前記ノードに接続された第2主電極を有する第2導電型のダイオード接続の第10トランジスタと、前記ノードに結合されこのノードにバイアス電流を供給するバイアス電流源と、第5ノードに接続された制御電極、第1主電極および前記第2電流入力端子に接続された第2主電極を有する第1導電型の第11トランジスタと、第11トランジスタに接続された制御電極、第1主電極および前記第1供給電圧端子に結合された第2主電極を有する第1導電型の第12トランジスタと、前記ノード接続された制御電極、前記第11トランジスタの第1主電極に接続された第1主電極および前記第3電流入力端子に結合された第2主電極を有する第1導電型の第13トランジスタとを具えることを特徴とする請求項1,2,3,4または5に記載の情報信号記録装置。
- 前記第1の切換自在の電流源および前記第2の切換自在の電流源は、情報信号を受ける制御電極、前記第3ノードに接続された第1主電極および前記第1供給電圧端子に結合された第2主電極を有する第1導電型の第14トランジスタと、情報信号を受ける制御電極、前記第5ノードに接続された第1主電極および前記第1供給電圧端子に結合された第2主電極を有する第1導電型の第15ランジスタと、前記第8トランジスタの制御電極に接続された制御電極、前記第8トランジスタの第1主電極に接続された第1主電極および前記第5ノードに結合された第2主電極に結合された第2主電極を有する第1導電型の第16トランジスタと、前記第12トランジスタの制御電極に接続された制御電極、前記第12トランジスタの第1主電極に接続された第1主電極および前記第3ノードに結合された第2主電極に結合された第2主電極を有する第1導電型の第17トランジスタとを具え、前記第8トランジスタの第2主電極を前記第8ノードに接続するとともに前記第12トランジスタの第2主電極を第5ノードに接続するようにしたことを特徴とする請求項1に記載の情報信号記録装置。
- 前記書込み増幅器は前記第1の入力端子および第2電流出力端子間に接続された第1コンデンサと、第2電流入力端子および前記第1電流出力端子間に接続された第2コンデンサと、第3電流入力端子および前記第4電流入力端子間に接続された第3コンデンサ前記第4入力端子および前記第3出力端子間に接続された第4コンデンサとのうちの少なくとも1つを更に具えることを特徴とする請求項1,2,3,4,5,6または7に記載の情報信号記録装置。
- 前記第3電流ミラーおよび前記第4電流ミラーの各々は第3電流入力端子および第4電流入力端子にそれぞれ接続された制御電極および第2主電極並びに第2電圧供給端子に結合された第1主電極を有する第1導電型のダイオード接続入力トランジスタ(Tin)と、対応入力トランジスタ(Tin)の制御電極に接続された制御電極、前記第2電圧供給端子に結合された第1主電極および第3電流出力端子および第4電流出力端子に接続された第2主電極を有する第2導電型の出力トランジスタ(Ton)とを具え、且つ前記第1電流ミラーおよび第4電流ミラーの各々は第1電流入力端子および第2電流入力端子にそれぞれ接続された制御電極および第2主電極並びに第1電圧供給端子に結合された第1主電極を有する第2導電型のダイオード接続入力トランジスタ(Tip)と、対応入力トランジスタ(Tip)の制御電極に接続された制御電極、前記第1電圧供給端子に結合された第1主電極および第1電流出力端子および第2電流出力端子に接続された第2主電極を有する第2導電型の出力トランジスタ(Top)とを具えることを特徴とする請求項1,2,3,4,5,6,7または8に記載の情報信号記録装置。
- 前記第1電流ミラーおよび前記第2電流ミラーの入力トランジスタ(Tip)および出力トランジスタ(Top)の第1主電極を抵抗(Rip,Rop)を経て前記第1電圧供給端子に接続し、前記第3電流ミラーおよび前記第4電流ミラーの入力トランジスタ(Tin)および出力トランジスタ(Ton)の第1主電極を抵抗(Rin,Ron)を経て前記第2電圧供給端子に接続するようにしたことを特徴とする請求項1に記載の情報信号記録装置。
- 請求項1〜3の何れかの項に記載の装置に用いられ磁気記録キャリアに情報信号を記録する書込み増幅器。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL94201660.1 | 1994-06-10 | ||
EP94201660 | 1994-06-10 | ||
PCT/IB1995/000435 WO1995035564A2 (en) | 1994-06-10 | 1995-06-06 | Arrangement for recording an information signal on a magnetic record carrier |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10501646A JPH10501646A (ja) | 1998-02-10 |
JP3623963B2 true JP3623963B2 (ja) | 2005-02-23 |
Family
ID=8216940
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50188296A Expired - Lifetime JP3623963B2 (ja) | 1994-06-10 | 1995-06-06 | 情報信号記録装置 |
Country Status (8)
Country | Link |
---|---|
US (1) | US5668676A (ja) |
EP (1) | EP0764321B1 (ja) |
JP (1) | JP3623963B2 (ja) |
KR (1) | KR100376024B1 (ja) |
AT (1) | ATE209815T1 (ja) |
DE (1) | DE69524219T2 (ja) |
HK (1) | HK1013166A1 (ja) |
WO (1) | WO1995035564A2 (ja) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69629549T2 (de) * | 1995-11-21 | 2004-06-17 | Koninklijke Philips Electronics N.V. | Anordnung mit einem magnetschreibkopf und schreibverstärker mit kapazitiver, vorwärtsgekoppelter kompensation |
KR100634130B1 (ko) | 1998-05-19 | 2006-10-16 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 기록 구동회로를 구비한 레코딩 장치 |
US6222695B1 (en) | 1998-08-10 | 2001-04-24 | Siemens Microelectronics, Inc. | System and method for a preamplifier write circuit with reduced rise/fall time |
US6366421B2 (en) * | 1998-12-17 | 2002-04-02 | Texas Instruments Incorporated | Adjustable writer overshoot for a hard disk drive write head |
US6307695B1 (en) * | 1999-03-15 | 2001-10-23 | Philips Electronics North America Corporation | Magnetic disk write channel with damping network |
WO2000079521A1 (en) * | 1999-06-22 | 2000-12-28 | Koninklijke Philips Electronics N.V. | Write drive apparatus |
US6275092B1 (en) * | 1999-11-16 | 2001-08-14 | Texas Instruments Incorporated | Active damping circuit |
US6512649B1 (en) * | 2000-08-30 | 2003-01-28 | Stmicroelectronics, Inc. | Method for differentially writing to a memory disk |
US6970316B2 (en) * | 2001-11-09 | 2005-11-29 | Stmicroelectronics, Inc. | Write head driver circuit and method for writing to a memory disk |
US6857937B2 (en) * | 2002-05-30 | 2005-02-22 | Komag, Inc. | Lapping a head while powered up to eliminate expansion of the head due to heating |
US7119990B2 (en) | 2002-05-30 | 2006-10-10 | Komag, Inc. | Storage device including a center tapped write transducer |
US7006313B2 (en) * | 2002-06-25 | 2006-02-28 | Texas Instruments Incorporated | Circuit and method to match common mode flex impedance and to achieve symmetrical switching voltage outputs of write driver |
US7133234B2 (en) * | 2003-07-08 | 2006-11-07 | Texas Instruments Incorporated | Hard disk drive preamplifier write driver |
US7184232B2 (en) * | 2003-09-18 | 2007-02-27 | Texas Instruments Incorporated | Apparatus and method for driving a write head |
US7701654B2 (en) * | 2005-09-23 | 2010-04-20 | Agere Systems Inc. | Apparatus and method for controlling common mode voltage of a disk drive write head |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4551772A (en) * | 1984-03-28 | 1985-11-05 | Storage Technology Corporation | Write drive with current mirrors which reduce feed-through |
US5287231A (en) * | 1992-10-06 | 1994-02-15 | Vtc Inc. | Write circuit having current mirrors between predriver and write driver circuits for maximum head voltage swing |
US5296975A (en) * | 1992-10-09 | 1994-03-22 | International Business Machines Corporation | High-transition-rate, low-supply-voltage write driver circuitry for magnetic inductive write head |
US5386328A (en) * | 1993-06-18 | 1995-01-31 | Silicon Systems, Inc. | Current mirror based write driver |
-
1995
- 1995-06-06 WO PCT/IB1995/000435 patent/WO1995035564A2/en active IP Right Grant
- 1995-06-06 DE DE69524219T patent/DE69524219T2/de not_active Expired - Fee Related
- 1995-06-06 KR KR1019960707155A patent/KR100376024B1/ko not_active IP Right Cessation
- 1995-06-06 JP JP50188296A patent/JP3623963B2/ja not_active Expired - Lifetime
- 1995-06-06 EP EP95918712A patent/EP0764321B1/en not_active Expired - Lifetime
- 1995-06-06 AT AT95918712T patent/ATE209815T1/de not_active IP Right Cessation
- 1995-06-09 US US08/489,191 patent/US5668676A/en not_active Expired - Fee Related
-
1998
- 1998-12-21 HK HK98114124A patent/HK1013166A1/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
EP0764321B1 (en) | 2001-11-28 |
HK1013166A1 (en) | 1999-08-13 |
KR100376024B1 (ko) | 2003-08-14 |
DE69524219T2 (de) | 2002-08-14 |
JPH10501646A (ja) | 1998-02-10 |
EP0764321A2 (en) | 1997-03-26 |
US5668676A (en) | 1997-09-16 |
WO1995035564A3 (en) | 1996-02-15 |
ATE209815T1 (de) | 2001-12-15 |
WO1995035564A2 (en) | 1995-12-28 |
DE69524219D1 (de) | 2002-01-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100449934B1 (ko) | 자기기록헤드와,용량성피드-포워드보상기능을지닌기록증폭기를포함하는장치 | |
JP3623963B2 (ja) | 情報信号記録装置 | |
KR100376025B1 (ko) | 정보신호기록장치 | |
US7190541B2 (en) | Hi-speed preamplifier write driver for hard drive with improved symmetry | |
JPH0448285B2 (ja) | ||
JP2000339608A (ja) | 改善された、スイッチング特性、同相モード電圧、とヘッド電流制御を持つ書き込み増幅器 | |
US5886568A (en) | Open-loop MR biasing circuit with high power supply and common mode rejection | |
JP2542722B2 (ja) | 非対称信号生成回路 | |
KR100634130B1 (ko) | 기록 구동회로를 구비한 레코딩 장치 | |
JP3516178B2 (ja) | プリアンプ回路装置 | |
EP0347048A2 (en) | A CMOS differential driver | |
JP2800522B2 (ja) | 電流切換回路 | |
JP2715074B2 (ja) | データ受信回路 | |
JP2861226B2 (ja) | クロック信号出力回路 | |
JP3922737B2 (ja) | サンプルアンドホールド回路 | |
JPH0359805A (ja) | デジタル磁気記録回路 | |
JPH0529848A (ja) | 差動増幅回路 | |
JP2779980B2 (ja) | 磁気ヘッド駆動装置 | |
JPH0193919A (ja) | レベルシフト回路 | |
JPS5945707A (ja) | 全帰還増幅器 | |
JPS61158010A (ja) | 磁気ヘツド回路 | |
JPH0486569A (ja) | ピークホールド回路 | |
JP2003101404A (ja) | 出力回路 | |
JPS6112113A (ja) | スライス回路 | |
JPH04307403A (ja) | フレキシブルディスク装置のリード/ライト回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041109 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041129 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081203 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081203 Year of fee payment: 4 |
|
S801 | Written request for registration of abandonment of right |
Free format text: JAPANESE INTERMEDIATE CODE: R311801 |
|
ABAN | Cancellation due to abandonment | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081203 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |