KR100449934B1 - 자기기록헤드와,용량성피드-포워드보상기능을지닌기록증폭기를포함하는장치 - Google Patents

자기기록헤드와,용량성피드-포워드보상기능을지닌기록증폭기를포함하는장치 Download PDF

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조아오 누노 빌라 로보스 라말호
에릭 베르나르드 마리에 프랜코시스 데스보네츠
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코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은, 기록 헤드(2)를 통해서 극성을 변경시키기 위한 기록 전류를 생성하기 위해서 전류 미러의 입력 단자(16, 40; 24, 32) 사이의 두 개의 스위칭가능 부동 전류원(46, 48)에 의해 한 번에 두 번 켜지는 4개의 전류 미러(14, 22, 30 및 38)을 포함하는 기록 증폭기(4)에 관한 것이다. 기록 단자(6, 8)에서 기록 증폭기(4)의 기생 커패시턴스(Cp1, Cp2) 및/또는 기록 헤드(2)를 통과하는 기생 커패시턴스는 피드-포워드(feed-forward) 커패시터(170, 172, 174, 176)에 의해 보상된다. 기록 헤드(2)의 단자(6, 8)에서의 높은 임피던스에 의해서, 기록 헤드(2)를 횡단하는 공통-모드 전압은 공통 모드 회로에 의해서 임의의 원하는 전압치로 고정될 수 있다.

Description

자기 기록 헤드와, 용량성 피드-포워드 보상 기능을 지닌 기록 증폭기를 포함하는 장치{Arrangement comprising a magnetic write head, and write amplifier with capacitive feed-forward compensation}
본 발명은 또한 상기 장치에서 이용하기 위한 기록 증폭기에 관한 것이다. 상기 장치와 기록 증폭기는 미국특허 제 5,282,094 호로부터 공지되어 있다(도1 참조). 유도성(inductive) 기록 헤드를 갖는 기록 증폭기들은 특히 디지털 정보 신호들의 저장을 위한 하드 디스크 드라이브들에서 이용되며, 기록 헤드를 통한 기록 전류의 극성은 정보 신호의 비트 패턴에 응답하여 반전된다. 하드 디스크 드라이브들의 저장 용량을 증가시키는 일정한 경향이 있다. 데이터의 증가량을 저장하기 위해 필요한 시간을 최소화시키기 위해서, 비트 속도를 단계적으로 올림으로써 데이터 이동의 가속화로 향하는 일정한 경향이 있다. 이것은 기록 전류의 증가적으로 더 빨라지는 극성 반전을 요구한다. 그때 발생하는 문제는, 기록 헤드만을 통해서 기록 전류가 더 이상 흐르지 않을 뿐만 아니라, 제 1 및 제 2 기록 단자에 존재하는 기생 커패시턴스들을 통해서도 흐르지 않는다는 것이다. 이들 기생 커패시턴스들은 기록 증폭기의 내부 커패시턴스들, 기록 헤드 자체 양단의 기생 커패시턴스및, 기록 증폭기의 제 1 및 제 2 기록 단자에 기록 헤드를 접속시키는 와이어(wire)들의 배선 커패시턴스(wiring capacitance)에 의해 발생된다. 기록 헤드를 통한 기록 전류는 높은 비트 속도들에서 왜곡되어, 그 결과 정보 캐리어상의 기록이 부정확하게 된다.
본 발명은, 기록 캐리어(record carrier) 상에 정보를 기록하기 위한 기록 헤드와 기록 증폭기(write amplifier)를 포함하는, 자기 기록 캐리어 상에 정보 신호를 기록하기 위한 장치에 관한 것으로,
정보 신호를 나타내는 반대 신호들을 수신하기 위한 제 1 신호 단자 및 제 2 신호 단자;
상기 정보 신호에 응답하여 기록 헤드를 구동하기 위해 기록 헤드에 결합된, 제 1 기록 단자 및 제 2 기록 단자;
기록 증폭기에 대한 공급 전압의 접속을 위한 제 1 공급 단자 및 제 2 공급 단자;
제 1 전류 입력 단자, 상기 제 1 기록 단자에 결합된 제 1 전류 출력 단자 및, 상기 제 1 공급 단자에 접속된 제 1 공통 전류 단자를 갖는 제 1 전류 미러(mirror);
제 2 전류 입력 단자, 상기 제 2 기록 단자에 결합된 제 2 전류 출력 단자 및, 상기 제 1 공급 단자에 접속된 제 2 공통 전류 단자를 갖는 제 2 전류 미러;및
정보 신호의 제 1 값에 대해 제 1 기록 단자와 제 2 기록 단자를 경유해서 상기 제 1 전류 출력 단자와 제 2 공급 단자 사이의 제 1 전류 경로를 경유해서 전류 흐름을 인에이블링하고, 상기 정보 신호의 제 2 값에 대해 제 2 기록 단자와 제 1 기록 단자를 경유해서 상기 제 2 전류 출력 단자와 제 2 공급 단자사이의 제 2 전류 경로를 경유해서 전류 흐름을 인에이블링하기 위한 전류 스위칭 수단을 포함하는 장치에 관련된다.
도 1은 본 발명에 따라 자기 기록 캐리어 위에 정보 신호를 기록하기 위한 장치의 일 실시예의 블록도.
도 2는 본 발명에 따라 자기 기록 캐리어 위에 정보 신호를 기록하기 위한 장치의 일 실시예의 회로도.
도 3은 본 발명에 따라 자기 기록 캐리어 위에 정보 신호를 기록하기 위한 장치의 일 실시예의 회로도.
도 4는 본 발명에 따른 장치에 이용하기 위한 제 1 공통 모드 회로.
도 5는 본 발명에 따른 장치에 이용하기 위한 제 2 공통 모드 회로.
도 6은 제 3 공통 모드 회로를 포함하여, 본 발명에 따라 자기 기록 캐리어위에 정보 신호를 기록하기 위한 장치의 일 실시예의 회로도.
도 7은 본 발명에 따른 장치에 이용하기 위한 제 4 공통 모드 회로.
도 8은 본 발명에 따른 장치에 이용하기 위한 스위칭된 전류원들의 제 1 실시예.
도 9는 본 발명에 따른 장치에 이용하기 위한 스위칭된 전류원들의 제 2 실시예.
도 10은 본 발명에 따라 자기 기록 캐리어 위에 정보 신호를 기록하기 위한 장치의 일 실시예의 회로도.
도 11은 도 10에 도시된 장치의 실시예에 이용하기 위한 전류 미러들.
도 12는 본 발명에 따른 장치에 이용하기 위한 균형잡힌 용량성 피드-포워드 회로.
도 13은 본 발명에 따라 자기 기록 캐리어 위에 정보 신호를 기록하기 위한 장치의 다른 실시예의 블록도.
이들 도면에서, 동일한 소자들은 동일한 도면 부호들로 나타내었다.
본 발명의 목적은 높은 비트 속도들에서의 정보 저장의 정확도를 개선시키는 것이다. 이러한 목적을 위해서, 본 발명에 따라, 서두에서 정의된 타입의 장치에 있어서, 기록 증폭기는,
정보 신호에 응답하여 제 1 전류 경로에서 전류 흐름의 방향에 대응하는 방향을 갖는 용량성 전류(capacitive current)를 제 1 전류 입력 단자에 부가하기 위한 제 1 보상 수단; 및
정보 신호에 응답하여 제 2 전류 경로에서 전류 흐름의 방향에 대응하는 방향을 갖는 용량성 전류를 제 2 전류 입력 단자에 부가하기 위한 제 2 보상 수단중 적어도 하나의 보상 수단을 더 포함하는 것을 특징으로 한다.
신호 전이들(signal transitions) 동안, 제 1 및 제 2 보상 수단은 전류 미러들을 경유하여 기록 단자들에 용량성 전하를 공급한다. 이러한 부가적 용량성 전류들은 기생 커패시턴스들로 흐르는 용량성 전류를 보상하는 데에 도움을 줌으로써, 기록 헤드 내의 슬루 레이트(slew rate)를 개선시킨다. 그러한 보상이 피드-포워드(feed-forward)에 기초하기 때문에, 과도한 보상은 오버슈트(overshoot)만을 발생시키지만, 불안정성은 발생시키지 않는다.
본 발명에 따라, 제 1 보상 수단은 제 1 전류 입력 단자와 제 2 신호 단자사이에 삽입된 제 1 피드-포워드 커패시터를 포함하고 제 2 보상 수단은 제 2 전류 입력 단자와 제 1 신호 단자 사이에 삽입된 제 2 피드-포워드 커패시터를 포함하는 것을 특징으로 하는 일 실시예에서 피드-포워드 보상이 얻어질 수 있다. 최적의 효과를 위해서, 커패시터들은, 장치의 대칭을 저해하지 않기 위해, 즉, 제 2 단자와 함께 제 1 단자가 쌍으로 이용되는 것이 바람직하다.
공지된 장치에서, 기록 헤드를 통한 전류의 극성 반전은 기록 단자들중 한 단자와 제 2 공급 단자 사이의 낮은 임피던스 접속을 이루는 전류 스위칭 수단으로 실행된다. 그다음에, 다른 기록 단자는 제 1 또는 제 2 전류 미러의 높은 임피던스 전류 출력 단자에 접속된다. 그 결과, 기록 헤드 양단의 공통-모드 전압은 고정된 값을 갖지 않으며, 정보 신호의 선행하는 비트 패턴의 1들 또는 0들의 수에 의존한다. 결과적으로, 다음의 비트 변화는 변화 바로 전에 공통 모드 전압에 의해서 영향받을 수 있으며, 이것은 비트-패턴-의존 신호 왜곡을 발생시킬 수 있다. 또한, 변동하는 공통 모드 전압은 다른 감지(sensitive) 회로들에 크로스토크(crosstalk)를 생성할 수 있다. 이러한 문제들은 기록될 정보 신호의 비트 속도를 제한한다. 기록 증폭기의 구조가 높은 비트 속도에 적합하도록 만드는 그러한 기록 증폭기를 갖는 본 발명의 일 실시예는, 전류 스위칭 수단이,
제 3 전류 입력 단자, 제 1 기록 단자에 결합된 제 3 전류 출력 단자 및, 제 2 공급 단자에 접속된 제 3 공통 전류 단자를 갖는 제 3 전류 미러;
제 4 전류 입력 단자, 제 2 기록 단자에 결합된 제 4 전류 출력 단자 및, 제2 공급 단자에 접속된 제 4 공통 전류 단자를 갖는 제 4 전류 미러;
정보 신호의 제 1 값에 제 1 전류를 공급하기 위해 제 1 전류 입력 단자와 제 4 전류 입력 단자 사이에 접속된 제 1 스위칭가능 전류원; 및
정보 신호의 제 2 값에 제 2 전류를 공급하기 위해 제 2 전류 입력 단자와 제 3 전류 입력 단자 사이에 접속된 제 2 스위칭가능 전류원을 포함하는 것을 특징으로 한다.
기록 헤드는 이제 4개의 전류 미러들의 높은 임피던스 출력들 사이에 접속되어 있으며, 스위칭가능 전류원들에 의해서 한 번에 둘씩 턴온된다. 제 1 스위칭가능 전류원이 도전할 때, 전류가 제 1 및 제 4 전류 미러를 경유하여 제 1 공급 단자로부터 제 2 공급 단자로 기록 헤드를 통해서 흐를 것이다. 제 2 스위칭가능 전류원이 도전할 때, 반대 전류가 제 2 및 제 3 전류 미러를 경유하여 제 1 공급 단자로부터 제 2 공급 단자로 기록 헤드를 통해서 흐를 것이다. 기록 헤드가 4개의 전류 미러들의 높은 임피던스 전류 출력 단자들 사이에 접속되어 있으므로, 공통 모드 전압은 부가적 기준들에 의해 요구되는 바와같이, 양호하게는 공급 전압의 절반으로, 고정될 수 있고, 비트 패턴과 독립하게 될 수 있다. 그다음에, 전류 미러들은, 기록 헤드 전압의 피크들동안 포화되며, 기록 증폭기의 출력 트랜지스터들의 과포화를 막기위해 어떠한 클램핑 회로들도 필요하지 않다.
원한다면, 제 3 및 제 4 전류 미러는 또한 기생 커패시턴스들을 피드-포워드 보상하기 위해 이용될 수 있고, 그 목적을 위해 본 발명에 따른 장치는, 기록 증폭기가, 제 3 전류 입력 단자와 제 2 신호 단자 사이에 삽입된 제 3 피드-포워드 커패시터와, 제 4 전류 입력 단자와 제 1 신호 단자 사이에 삽입된 제 4 피드-포워드 커패시터중 적어도 하나의 커패시터를 더 포함하는 것을 특징으로 한다.
4개의 피드-포워드 커패시터들은 제 1 및 제 2 신호 단자들에서 정보 신호에 의해서 구동될 필요가 있다. 정보 신호원의 용량성 부하를 감소시키기 위해서, 본 발명에 따른 장치의 한 실시예에서, 기록 증폭기는,
제어전극, 제 1 주전극 및, 제 2 주전극을 각각 갖는 제 1 도전형의 제 1 구동기 트랜지스터, 제 2 구동기 트랜지스터, 제 3 구동기 트랜지스터 및, 제 4 구동기 트랜지스터로서, 제 1 트랜지스터와 제 2 트랜지스터의 제어 전극들은 제 1 신호 단자에 결합되어 있고, 제 3 트랜지스터와 제 4 트랜지스터의 제어 전극들은 제 2 신호 단자에 결합되어 있는, 상기 구동기 트랜지스터들과,
제어 전극, 제 1 주전극 및, 제 2 주전극을 각각 갖는 제 2 도전형의 제 5 트랜지스터, 제 6 트랜지스터, 제 7 트랜지스터 및, 제 8 트랜지스터와,
제 1 바이어스 전류원 및 제 2 바이어스 전류원으로서, 제 5 트랜지스터와 제 6 트랜지스터의 제어 전극들과 제 5 트랜지스터의 제 2 주전극은 제 1 바이어스 전류원을 경유해서 제 2 공급 단자에 결합되고, 제 7 트랜지스터 및 제 8 트랜지스터의 제어 전극들과 제 8 트랜지스터의 제 2 주전극은 제 2 바이어스 전류원을 경유해서 제 2 공급 단자에 결합되는, 상기 제 1 바이어스 전류원 및 제 2 바이어스 전류원과,
각각, 제 1 트랜지스터의 제 1 주전극을 제 5 트랜지스터의 제 1 주전극에 결합시키고, 제 2 트랜지스터의 제 1 주전극을 제 6 트랜지스터의 제 1 주전극에결합시키고, 제 3 트랜지스터의 제 1 주전극을 제 7 트랜지스터의 제 1 주전극에 결합시키고, 제 4 트랜지스터의 제 1 주전극을 제 8 트랜지스터의 제 1 주전극에 결합시키기 위한, 제 1 결합 저항기, 제 2 결합 저항기, 제 3 결합 저항기 및, 제 4 결합 저항기와,
제 2 트랜지스터의 제 1 주전극을 제 7 트랜지스터의 제 1 주전극에 결합시키는 제 1 커패시터와, 제 3 트랜지스터의 제 1 주전극을 제 6 트랜지스터의 제 1 주전극에 결합시키는 제 2 커패시터를 더 포함하고,
제 1 트랜지스터 및 제 4 트랜지스터의 제 2 주전극들은 제 1 공급 단자에 결합되고,
제 2 트랜지스터, 제 3 트랜지스터, 제 6 트랜지스터 및, 제 7 트랜지스터의 제 2 주전극들은 제 1 전류 입력 단자, 제 2 전류 입력 단자, 제 3 전류 입력 단자 및, 제 4 전류 입력 단자에 각각 결합되는 것을 특징으로 한다.
이 장치는, 정보 신호를 버퍼링(buffer)하고, 완전히 균형잡히며, 4개 대신에 2개의 피드-포워드 커패시터들만을 이용한다.
4개의 전류 미러들은 임의의 적합한 타입일 수 있다. 기록 증폭기의 최대 진폭(swing)을 위해서, 본 발명에 따른 장치의 바람직한 실시예는, 제 3 전류 미러와 제 4 전류 미러가, 각각, 제 3 및 제 4 전류 입력 단자에 각각 접속된 제어 전극 및 제 2 주전극을 갖고, 제 2 공급 단자에 결합된 제 1 주전극을 갖는 제 1 도전형의 다이오드-접속 입력 트랜지스터와, 관련된 입력 트랜지스터의 제어 전극에 접속된 제어 전극, 제 2 공급 단자에 결합된 제 1 주전극 및, 제 3 및 제 4 전류 출력단자에 접속된 제 2 주전극을 갖는 제 1 도전형의 출력 트랜지스터를 포함하고,
제 1 전류 미러와 제 2 전류 미러가, 각각, 제 1 및 제 2 전류 입력 단자에 각각 접속된 제어 전극 및 제 2 주전극을 갖고, 제 1 공급 단자에 결합된 제 1 주전극을 갖는 제 2 도전형의 다이오드-접속 입력 트랜지스터와, 관련된 입력 트랜지스터의 제어 전극에 접속된 제어 전극, 제 1 공급 단자에 결합된 제 1 주전극 및, 제 1 및 제 2 전류 출력 단자에 접속된 제 2 주전극을 갖는 제 2 도전형의 출력 트랜지스터를 포함하는 것을 특징으로 한다.
그렇게 수행된 전류 미러들은 최소 전압 손실을 생성하며, 공급 전압까지의 출력을 허용한다. 또한, 이들은 전류 이동(transfer) 기능에서 기본적으로 단일 극(single pole)을 가지고 있어서, 파형의 어떠한 부가적 링잉(ringing)도 생성되지 않는다. 링잉은 심볼간 간섭을 유도할 수 있다.
트랜지스터들은 바이폴라 또는 유니폴라 MOS 트랜지스터들일수 있다는 것이 유의되어야 한다. 제어 전극, 제 1 주전극 및, 제 2 주전극은 바이폴라 트랜지스터의 경우에는, 각각, 베이스, 에미터 및, 콜렉터에 대응되고, 유니폴라 트랜지스터의 경우에는, 각각 게이트, 소스 및, 드레인에 대응한다.
이 실시예는, 제 1 및 제 2 전류 미러의 입력 트랜지스터들 및 출력 트랜지스터들의 제 1 주전극들은 저항기들을 경유해서 제 1 공급 단자에 접속되고, 제 3 및 제 4 전류 미러의 입력 트랜지스터들 및 출력 트랜지스터들의 제 1 주전극들은 저항기들을 경유해서 제 2 공급 단자에 접속되는 것들로 또한 특징될 수 있다.
저항기들은 전류 미러 트랜지스터들 사이의 더 좋은 매칭(matching)을 제공하고, 온도 안정성을 개선시킨다.
공통-모드 제어를 지닌 본 발명에 따른 장치의 제 1 실시예에서, 기록 증폭기는, 제 1 기록 단자와 제 1 노드 사이에 접속된 제 1 저항기, 제 1 노드와 제 2 기록 단자 사이에 접속된 제 2 저항기, 제 1 공급 단자와 제 1 노드 사이에 접속된 제 3 저항기 및, 제 2 공급 단자와 제 1 노드 사이에 접속된 제 4 저항기를 더 포함하는 것을 특징으로 한다.
제 1 및 제 2 저항기는 기록 헤드 양단에 직렬로 배열되어 있고, 기록 헤드를 위한 댐핑 저항기(damping resistors)를 또한 형성한다. 기록 헤드 양단의 공통-모드 전압은, 제 1 및 제 2 저항기의 중앙 탭을 형성하는, 제 1 노드 상의 전압과 같고, 전원을 가로질러 배열되고 제 3 및 제 4 저항기를 포함하는 간단한 전압 디바이더(voltage divider)에 의해서 고정된다. 전압 디바이더의 임피던스가 감소함에 따라 공통 모드 전압의 고정은 개선된다. 너무 낮은 임피던스는 전압 디바이더의 손실을 증가시킨다는 관점에서 피해야 한다.
손실을 감소시키기 위해서, 본 발명에 따른 공통 모드 제어를 지닌 장치의 제 2 실시예에서, 기록 증폭기는, 제 1 기록 단자와 제 1 노드 사이에 접속된 제 1 저항기와, 제 1 노드와 제 2 기록 단자 사이에 접속된 제 2 저항기와, 제어 전극, 제 1 노드에 접속된 제 1 주전극 및, 제 1 공급 단자에 결합된 제 2 주전극을 갖는 제 1 도전형의 제 1 트랜지스터와, 제 1 트랜지스터의 제어 전극에 접속된 제어 전극, 제 1 주전극 및, 제 2 트랜지스터의 제어 전극에 접속된 제 2 주전극을 갖는 제 1 도전형의 제 2 트랜지스터와, 제 2 트랜지스터의 제 2 주전극과 제 1 공급 단자사이에 접속된 제 3 저항기와, 제어 전극, 상기 제 1 노드에 접속된 제 1 주전극 및, 제 2 공급 단자에 결합된 제 2 주전극을 갖는 제 2 도전형의 제 3 트랜지스터와, 제 3 트랜지스터의 제어 전극에 접속된 제어 전극, 제 2 트랜지스터의 제 1 주전극에 접속된 제 1 주전극 및, 제 4 트랜지스터의 제어 전극에 접속된 제 2 주전극을 갖는 제 2 도전형의 제 4 트랜지스터와, 제 4 트랜지스터의 제 2 주전극과 제 2 공급 단자 사이에 접속된 제 4 저항기를 더 포함하는 것을 특징으로 한다.
제 1 및 제 2 트랜지스터는 클래스 A/B에서 동작하고, 제 1 노드에서 낮은 임피던스를 생성하며, 이것은 비교적 더 큰 제 3 및 제 4 저항기들로 구현될 수 있다.
4개의 전류 미러들중 두 개만이 동시에 활성이다. 그 전류 미러들의 턴온은 정지전류가 4개의 전류 미러들을 통해서 흐르게 함으로써 속도가 높아질 수 있다. 그다음에, 전류 미러들에서 표유(stray) 커패시턴스들을 충전 및 방전하기 위한 전류가 덜 필요하다. 본 발명에 따른 공통 모드 제어에 따른 제 3 실시예에서, 기록 증폭기는,
제 1 기록 단자와 제 1 노드 사이에 접속된 제 1 저항기와, 제 1 노드와 제 2 기록 단자 사이에 접속된 제 2 저항기와, 제 1 기록 단자와 제 2 노드 사이에 접속된 제 3 저항기와, 제 2 노드와 제 2 기록 단자 사이에 접속된 제 4 저항기와,
제어 전극, 제 1 노드에 접속된 제 1 주전극 및, 제 1 공급 단자에 결합된 제 2 주전극을 갖는 제 1 도전형의 제 1 트랜지스터와, 제 1 트랜지스터의 제어 전극에 접속된 제어 전극, 제 1 주전극 및, 제 2 트랜지스터의 제어 전극에 접속된제 2 주전극을 갖는 제 1 도전형의 제 2 트랜지스터와, 제 2 트랜지스터의 제 2 주전극과 제 1 공급 단자 사이에 접속된 제 5 저항기와, 제 1 트랜지스터의 제어 전극에 접속된 제어 전극, 제 1 노드에 접속된 제 1 주전극 및, 제 2 공급 단자에 결합된 제 2 주전극을 갖는 제 1 도전형의 제 3 트랜지스터와,
제어 전극, 제 1 노드에 접속된 제 1 주전극 및, 제 3 전류 입력 단자와 제 4 전류 입력 단자중 한 단자에 연결된 제 2 주전극을 갖는 제 2 도전형의 제 4 트랜지스터와, 제 4 트랜지스터의 제어 전극에 접속된 제어 전극, 제 2 트랜지스터의 제 1 주전극에 접속된 제 1 주전극 및, 제 5 트랜지스터의 제어 전극에 접속된 제 2 주전극을 갖는 제 2 도전형의 제 5 트랜지스터와, 제 2 공급 단자와 제 5 트랜지스터의 제 2 주전극 사이에 접속된 제 6 저항기와, 제 4 트랜지스터의 제어 전극에 접속된 제어 전극과, 제 2 노드에 접속된 제 1 주전극 및, 제 3 전류 입력 단자와 제 4 전류 입력 단자중 나머지 한 단자에 결합된 제 2 주전극을 갖는 제 2 도전형의 제 6 트랜지스터를 더 포함하는 것을 특징으로 한다.
이 실시예는 유리하게 4개의 전류 미러들에 대한 정지전류 세팅(quiescent current setting)과 공통-모드 제어를 결합한다. 이제, 제 1 및 제 2 노드에 접속된 4개의 트랜지스터를 통한 바이어스 전류들은, 공급 단자들로 드레인되지 않고 4개의 전류 미러들의 각각의 전류 입력 단자들로 유입되어, 전류 미러들을 위한 정지 전류로서 역할을 한다. 댐핑 저항은 제 1 및 제 2 노드에서의 중앙 탭을 갖는 2개의 저항기들의 2 개의 직렬 체인들로 이루어져 있다. 전류 미러들은 전류 미러들의 전류 이득에 의해서 결정된 인자에 의해서 공통-모드 신호들을 위한 댐핑 저항기들의 피상(apparent) 저항을 감소시킨다. 개별적인 직렬 체인들은, 에미터들이 제 1 노드에 접속된, 제 1 및 제 4 트랜지스터에 대한 에미터 축퇴(degeuerate) 저항기들로서 및, 에미터들이 제 2 노드에 접속된, 제 3 및 제 6 트랜지스터에 대한 에미터 축퇴 저항기들로서 기능한다. 이것은 제 1 및 제 4 트랜지스터 사이와, 제 3 및 제 6 트랜지스터 사이의 가능한 부정합(mismatch)에 의한 영향을 감소시킨다. 대안의 실시예는 제 2 노드가 제 1 노드에 접속되는 것을 특징으로 한다.
상기 언급한 제 1 및 제 2 스위칭가능 전류원들은, 전류가 기록 헤드를 통해서 얼마나 많이 흐르는지, 또 어떤 방향으로 흐르는지를 결정한다. 이에 대해, 본 발명에 따른 장치의 실시예는, 제 1 및 제 2 스위칭가능 전류원이, 제 3 노드에 접속된 제어 전극, 제 1 주전극 및, 제 1 전류 입력 단자에 결합된 제 2 주전극을 갖는 제 1 도전형의 제 7 트랜지스터, 제 7 트랜지스터의 제어 전극에 접속된 제어 전극, 제 1 주전극 및, 제 1 공급 단자에 결합된 제 2 주전극을 갖는 제 1 도전형의 제 8 트랜지스터와, 제 4 노드에 접속된 제어 전극, 제 7 트랜지스터의 제 1 주전극에 접속된 제 1 주전극 및, 제 4 전류 입력 단자에 연결된 제 2 주전극을 갖는 제 2 도전형의 제 9 트랜지스터와, 제 8 트랜지스터의 제 1 주전극에 접속된 제 1 주전극을 갖고 제 4 노드에 접속된 제 2 주전극 및 제어 전극을 갖는 제 2 도전형의 다이오드-접속된 제 10 트랜지스터와,
제 4 노드에 바이어스 전류를 공급하도록 제 4 노드에 결합된 바이어스 전류원과, 제 5 노드에 접속된 제어 전극, 제 1 주전극 및, 제 2 전류 입력 단자에 결합된 제 2 주전극을 갖는 제 1 도전형의 제 11 트랜지스터와, 제 11 트랜지스터의제어 전극에 접속된 제어 전극, 제 1 주전극 및, 제 1 공급 단자에 결합된 제 2 주전극을 갖는 제 1 도전형의 제 12 트랜지스터와, 제 4 노드에 접속된 제어 전극, 트랜지스터의 제 1 주전극에 접속된 제 1 주전극 및, 제 3 전류 입력 단자에 결합된 제 2 주전극을 갖는 제 2 도전형의 제 13 트랜지스터를 포함하는 것을 특징으로 한다.
바이어스 전류원은 기록 헤드를 통해서 기록 전류의 크기를 결정한다. 바이어스 전류는, 정보 신호의 값에 의존하여, 제 8 트랜지스터 또는 제 12 트랜지스터를 경유해서 전원으로 드레인된다. 제 7, 제 9 및, 제 10 트랜지스터는 제 8 트랜지스터와 트랜스리니어 루프(translinear loop)를 형성하고, 제 11, 제 13 및, 제 10 트랜지스터는 제 12 트랜지스터와 트랜스리니어 루프를 형성한다. 제 8 또는 제 12 트랜지스터의 도전(conduction)은 이제 제 1 전류 입력 단자로부터 제 7 및 제 9 트랜지스터를 경유하여 제 3 전류 입력 단자로, 또는 제 2 전류 입력 단자로부터 제 4 전류 입력 단자로 흐르는 증폭된 전류를 발생시킨다. 요구된다면, 적합한 버퍼를 경유해서 인가된, 제 3 및 제 5 노드에서의 정보 신호의 직류(d.c.) 레벨은, 전류 입력 단자들에서의 직류 레벨로부터 완전히 분리된다. 그래서, 스위칭가능 전류원들은, 그 스위칭 신호들이 자유롭게 선택될 수 있는, 직류 레벨들을 갖는 부동(floating) 스위칭가능 전류원들을 형성한다.
정보 신호에 대한 버퍼들은 에미터 폴로어(emitter follower)들 또는 공급원 폴로어들일 수 있다. 이들 폴로어들에 대한 정지 전류 공급은 스위칭가능 전류원들에 대한 전류 공급과 유리하게 결합될 수 있다. 이러한 목적을 위해서, 이 장치의실시예는, 제 1 및 제 2 스위칭가능 전류원이,
정보 신호를 수신하기 위한 제어 전극, 제 3 노드에 접속된 제 1 주전극 및, 제 1 공급 단자에 결합된 제 2 주전극을 갖는 제 1 도전형의 제 14 트랜지스터와, 정보 신호를 수신하기 위한 제어 전극, 제 5 노드에 접속된 제 1 주전극 및, 제 1 공급 단자에 결합된 제 2 주전극을 갖는 제 1 도전형의 제 15 트랜지스터와, 제 8 트랜지스터의 제어 전극에 접속된 제어 전극, 제 8 트랜지스터의 제 1 주전극에 접속된 제 1 주전극 및, 제 5 노드에 결합된 제 2 주전극을 갖는 제 1 도전형의 제 16 트랜지스터와, 제 12 트랜지스터의 제어 전극에 접속된 제어 전극, 제 12 트랜지스터의 제 1 주전극에 접속된 제 1 주전극 및, 제 3 노드에 결합된 제 2 주전극을 갖는 제 1 도전형의 제 17 트랜지스터를 더 포함하고, 제 8 트랜지스터의 제 2 주전극은 상기 제 3 노드에 접속되고, 제 12 트랜지스터의 제 2 주전극은 제 5 노드에 접속되는 것을 또한 특징으로 한다.
제 14 및 제 15 트랜지스터는 신호 폴로어로서 동작하고, 정보 신호를 버퍼링한다. 이들 트랜지스터를 통과하는 전류는 이제 제 8 및 제 12 트랜지스터를 각각 통해서 제 4 노드로 흐른다. 제 16 및 제 17 트랜지스터는, 항상 바이어스 전류원으로부터의 바이어스 전류의 절반이 하나의 신호 폴로어를 통해 흐르고 나머지 절반은 다른 신호 폴로어를 통해서 흐르는 것을 보장한다.
전류 스위칭 수단이, 예를 들면, 상기 언급된 미국 특허 제 5,282,094 호(도 1 참조)로부터 공지된 바와 같이 다른 방식으로 또한 고안될 수 있다. 이러한 목적을 위해서, 본 발명에 따른 장치의 실시예는, 전류 스위칭 수단이,
제 1 주전극들이 바이어스 전류원으로부터 바이어스 전류를 수신하도록 결합되고, 제어 전극들이 정보 신호를 수신하도록 접속되어 있고, 제 2 주전극들이 각각 제 1 전류 입력 단자와 제 2 전류 입력 단자에 각각 결합되어 있는, 제 1 도전형의 제 1 차동-쌍 트랜지스터와 상기 제 1 도전형의 제 2 차동-쌍 트랜지스터를 포함하는 차동 쌍(differential-pair)과,
제 2 전류 미러의 다른 제 2 전류 출력 단자와 제 2 공급 단자사이에 접속된 제 1 전류 센서 저항기와, 제 1 전류 미러의 다른 제 1 전류 출력 단자와 제 2 공급 단자사이에 접속된 제 2 전류 센서 저항기와,
제어전극, 제 1 전류 센서 저항기에 접속된 제 1 주전극 및, 제 1 전류 출력 단자에 결합된 제 2 주전극을 갖는 제 1 도전형의 제 1 풀-다운 트랜지스터와, 제어전극, 제 2 전류 센서 저항기에 접속된 제 1 주전극 및, 제 2 전류 출력 단자에 결합된 제 2 주전극을 갖는 제 1 도전형의 제 2 풀-다운 트랜지스터를 포함하는 것을 특징으로 한다.
전류 미러들중 한 미러의 활성화는 전류 센서 저항기들중 한 저항기를 통한 전류에 의해서 검출된다. 관련된 전류 센서 저항기 양단의 전압은 연관된 풀-다운 트랜지스터를 턴온하며, 이것은 네거티브 공급 단자에 기록 단자들중 한 단자를 접속시킨다.
2개의 전류 미러들은 임의의 적합한 타입일 수 있다. 기록 증폭기의 최대 출력 진폭(swing)을 얻기 위해서, 본 발명에 따른 장치의 바람직한 실시예는, 제 1 전류 미러와 제 2 전류 미러가 각각, 제 1 및 제 2 전류 입력 단자에 각각 접속된제어 전극 및 제 2 주전극, 및 제 1 공급 단자에 결합된 제 2 주전극을 갖는 제 2 도전형의 다이오드-접속 입력 트랜지스터와, 각각의 입력 트랜지스터의 제어 전극에 접속된 제어 전극, 제 1 공급 단자에 결합된 제 1 주전극 및, 제 1 및 제 2 전류 출력 단자에 각각 접속된 제 2 주전극을 갖는 제 2 도전형의 출력 트랜지스터와, 관련된 입력 트랜지스터의 제어 전극에 접속된 제어 전극, 제 1 공급 단자에 결합된 제 1 주전극 및, 다른 제 1 및 제 2 전류 출력 단자에 각각 접속된 제 2 주전극을 갖는 다른 제 2 도전형의 출력 트랜지스터를 포함하는 것을 특징으로 한다.
그렇게 수행된 전류 미러들은 최소 전압 손실을 생성하고, 거의 공급 전압까지의 출력 진폭을 허용한다.
용량성 피드-포워드 전류 보상 기술에 부가하여, 피드백 진공관식 라디오 수신 장치(feed-back neutrodyne) 보상은 기생 커패시턴스들의 역효과를 보상하기 위해 이용될 수 있다. 이러한 목적을 위해서 본 발명에 따른 장치의 실시예는, 기록 증폭기가 2개의 커패시터들중 적어도 한 커패시터를 포함하고, 그 중에서 제 1 커패시터는 제 1 전류 입력 단자와 제 2 전류 출력단자 사이에 접속되고, 제 2 커패시터는 제 2 전류 입력 단자와 제 1 전류 출력 단자 사이에 접속되는 것을 특징으로 한다.
제 1 및 제 2 커패시터들은 제 1 및 제 2 전류미러를 경유해서 제 1 및 제 2 기록 단자들에 반대 용량성 전류를 주입함으로써 기생 커패시턴스들을 중화한다. 최적의 효과를 위해서, 커패시터들은, 그 장치의 대칭성을 저해하지 않도록 하기 위해서, 한 쌍들로 즉, 제 2 커패시터와 함께 제 1 커패시터로 양호하게 이용된다.
원한다면, 제 3 및 제 4 전류 미러는 기생 커패시턴스들을 중화시키기 위해서 이용될 수 있으며, 그러한 목적을 위해서, 본 발명에 따른 장치는 기록 증폭기가 2개의 다른 커패시터들중 한 커패시터를 포함하는 것을 특징으로 하며, 그중에서 제 3 커패시터는 제 3 전류 입력 단자와 제 4 전류 출력 단자사이에 접속되고, 제 4 커패시터는 제 4 전류 입력 단자와 제 3 전류 출력 단자사이에 접속되어 있다.
본 발명의 이러한 및 다른 측면들은 첨부된 도면들을 참고해서 서술되고 명료해질 것이다.
도 1은 본 발명에 따라 자기 기록 캐리어 위에 정보 신호를 기록하기 위한 장치의 기본 구조를 보여준다. 이 장치는 기록 캐리어(도시되지 않음) 위에 정보를 기록하기 위한 기록 헤드(2)와, 제 1 신호 단자(1)와 제 2 신호 단자(3)에 존재하는 정보 신호에 응답하여 기록 헤드(2)를 구동하기 위한 기록 증폭기(4)를 포함한다. 기록 증폭기는 제 1 기록 단자(6)와, 제 2 기록 단자(8)를 가지며, 이것은 기록 전류를 공급하기 위해서 기록 헤드(2)에 결합된다. 제 1 공급 단자(10)와 제 2 공급 단자(12)는 기록 증폭기를 위한 공급 전압의 접속을 위해서 작용한다. 본 경우에, 제 2 공급 단자(12)는 신호 접지(earth)에 접속되어 있다. 증폭기(4)는, 제 1 전류 입력 단자(16), 제 1 기록 단자(6)에 결합된 제 1 전류 출력 단자(18) 및, 제 1 공급 단자(10)에 결합된 제 1 공통 전류 단자(20)를 갖는 제 1 전류 미러(14)와, 제 2 전류 입력 단자(24), 상기 제 2 기록 단자(8)에 결합된 제 2 전류 출력 단자(26) 및, 상기 제 1 공급 단자(10)에 접속된 제 2 공통 전류 단자(28)를 갖는 제 2 전류 미러(22)와, 제 3 전류 입력 단자(32), 제 1 기록 단자(6)에 결합된 제 3 전류 출력 단자(34) 및, 제 2 공급 단자에 접속된 제 3 공통 전류 단자(36)를 갖는 제 3 전류 미러(30)와, 제 4 전류 입력 단자(40), 제 2 기록 단자(8)에 결합된 제 4 전류 출력 단자(42) 및, 제 2 공급 단자(12)에 접속된 제 4 공통 전류 단자(44)를 포함한다. 제 1 스위칭가능 전류원(46)은 제 1 전류 입력 단자(16)와 제 4 전류 입력 단자(40) 사이에 접속되어 있다. 제 1 스위칭가능 전류원은 신호 단자(1)에서 정보 신호(Ui)의 제 1 값에 대한 제 1 전류를 공급하고, 정보 신호(Ui)의 제 2 값에 대해서는 전류가 없다. 정보 신호(Ui)는 예를 들면, 디스크 드라이브 또는 다른 자기 기록 매체를 위한 2진 데이터 신호일 수 있다. 제 2 스위칭가능 전류원(48)은 제 2 전류 입력 단자(24)와 제 3 전류 입력 단자(32) 사이에 접속되어 있다. 반대로 제 1 전류가 0이면, 제 2 스위칭가능 전류원(48)은 제 2 신호 단자(3)에서 반대(inverse) 정보 신호(NUi)를 수신하고, 제 2 전류를 공급한다.
제 1 스위칭가능 전류원(46)이 턴온될 때, 전류는, 제 1 전류 미러(14)의 제 1 전류 입력 단자(16)를 통해서 및 제 4 전류 미러(38)의 제 4 전류 입력 단자(40)를 통해서, 제 1 공급 단자(10)로부터 제 2 공급 단자(12)로 흐를 것이다. M배 크기의 전류가, 제 1 전류 미러(14)의 제 1 전류 출력 단자(18)로부터, 제 1 기록 단자(6), 기록 헤드(2) 및, 제 2 기록 단자(8)를 경유해서, 제 4 전류 미러(38)의 제 4 전류 출력 단자(42)로의 방향으로 흐른다. 여기서 M은 전류 미러들(14, 22, 30 및, 38)의 전류 미러 비율이다. 제 2 스위칭가능 전류원(48)이 턴오프되어, 제 2 전류 미러(22)와 제 3 전류 미러(30)는 동작하지 않는다면, 기록 전류는 기록 헤드(2)를 통해서 제 1 기록 단자(6)로부터 제 2 기록 단자(8)로 흐른다.
제 1 스위칭가능 전류원(46)이 턴오프되고 제 2 스위칭가능 전류원(48)이 턴온될 때, 제 2 전류 미러(22)와 제 3 전류 미러(30)는 활성이고, 다른 두 개의 전류 미러(14 및 38)는 비활성이다. 이제, 기록 전류는 기록 헤드(2)를 통해서 제 2 기록 단자(8)로부터 제 1 기록 단자(6)로 흐른다. 전류 미러들의 전류 미러 비율들이 모두 같은 경우에, 양 방향으로 동일한 기록 전류들을 얻도록, 제 1 스위칭가능 전류원(46)의 제 1 전류와 제 2 스위칭가능 전류원(48)의 제 2 전류는 같아야 한다는 것이 명백해질 것이다.
도 2는 제 1 전류 미러(14)와 제 2 전류 미러(22)가 바이폴라 PNP 트랜지스터를 포함하고 제 3 전류 미러(30)와 제 4 전류 미러(38)가 바이폴라 NPN 트랜지스터들을 포함하는 실시예를 도시한다. 그러나, 지금 개시되고, 또한 앞으로 개시될 회로 장치들에서 바이폴라 트랜지스터들은 유니폴라 MOS 트랜지스터에 의해서 전체 또는 부분적으로 대체될 수 있다는 것에 유의하여야 한다. 제어 전극, 제 1 주전극 및, 제 2 주전극은 바이폴라 트랜지스터의 경우에는, 각각 베이스, 에미터 및 콜렉터에 대응하고, 유니폴라 트랜지스터의 경우에는, 게이트, 소스 및, 드레인에 대응한다. 제 1 전류 미러(14)는 도 3에 도시된 바와 같이, 임의의 에미터 저항기(Rip1)를 경유해서 제 1 공통 전류 단자(20)에 접속된 그 에미터와, 제 1 전류 입력 단자(16)에 접속된 그 콜렉터를 갖는 다이오드-접속된 PNP 입력 트랜지스터(Tip1)와, 입력 트랜지스터(Tip1)의 베이스에 접속된 그 베이스, 도 3에 도시된 바와같이 임의의 에미터 저항기(Rop1)를 경유해서 제 1 공통 전류 단자(20)에 접속된 그 에미터 및, 제 1 전류 출력 단자(18)에 접속된 그 콜렉터를 갖는 PNP 출력 트랜지스터(Top1)를 포함한다. 임의의(optional) 에미터 저항기들은 트랜지스터의 매칭을 개선시키고 전류 미러의 열 안정성을 증가시킨다. 제 2 전류 미러(22)는 마찬가지로 PNP 트랜지스터들과 제 3 전류 미러(30)를 포함하고, 제 4 전류 미러(38)는 마찬가지로 NPN 트랜지스터와 임의의 에미터 저항기들을 포함하고, 각각의 트랜지스터들의 전극들은 전류 미러들의 대응하는 단자들에 접속되어 있다.
도 2는 또한, 다수의 기생 커패시턴스들, 즉 PNP 출력 트랜지스터들(Top1및 Top2)의 콜렉터와 웰 사이의 값(Ccwp)을 갖는 기생 커패시턴스, NPN 출력 트랜지스터들(Ton3와 Ton4)의 콜렉터와 기판사이의 값(Ccsn)을 갖는 기생 커패시턴스, PNP 출력 트랜지스터(Top1및 Top2)의 콜렉터와 베이스 사이의 값(Ccbp)을 갖는 기생 커패시턴스 및, NPN 출력 트랜지스터들(Ton3및 Ton4)의 콜렉터와 베이스 사이의 값(Ccbn)을 갖는기생 커패시턴스를 도시한다. 기생 커패시턴스(Cp1)는 제 1 기록 단자(6)에 존재하고, 기생 커패시턴스(Cp2)는 제 2 기록 단자(8)에 존재한다. 이러한 모든 기생 커패시턴스들은 기록 단자(6)과 (8)을 통해서 기록 전류에 대한 효과를 갖는다. 그 효과는 고주파에서 기록 전류는 기록 헤드를 통하는 대신에 기생 커패시턴스를 통해서 흐른다는 것이다. 상기 효과는 기록 전류의 비트 속도를 제한한다. 기생 커패시턴스의 역효과를 감소시키거나 심지어는 제거시키기 위해서 제 1 용량성 피드-포워드 커패시터(170)는 제 2 신호 단자(3)와 제 1 전류 입력 단자(16) 사이에 삽입되고, 제 2 피드-포워드 커패시터(172)는 제 2 전류 입력 단자(24)와 제 1 신호 단자(1) 사이에 삽입되고, 제 3 피드-포워드 커패시터(174)는 제 3 전류 입력 단자와 제 2 신호 단자 사이에 삽입되고, 제 4 피드-포워드 커패시터(176)는 제 4 전류 입력단자와 제 1 신호 단자 사이에 삽입된다. 정보 신호를 전송하는 동안, 용량성 전하는 신호 단자(1 및 3)로부터 전류 입력 단자(16 24, 32 및, 40)로 피드-포워딩되고, 곱해지며, 기록 단자들(6과 8)로 흐르는 총 전류에 부가된다. 여분의 용량성 전류는 용량성 커패시턴스들로 흐르는 용량성 전류를 보상하고 기록 헤드(2)를 통해서 전류의 슬루(slew) 속도를 개선시킨다. 보상은 과도 보상이 인가되는 경우에도, 무조건 안정된 피드-포워드 시스템에 기초한 것이다. 이것은, 너무 많은 보상이 인가되는 경우에 진동(oscillation)들에 민감한 피드-백 보상 시스템들과 반대로, 더 많은 오버슈팅을 발생시키지만, 불안정은 발생시키지 않는다.
제 1 신호 단자(1)에서 정보신호가 높아질 때, 제 1 스위칭가능 전류원(46)은 제 1 전류 입력 단자(16)로부터 제 4 전류 입력 단자(40)로 전류가 흐르는 것을 인에이블링한다. M배 곱해진 전류가 제 1 기록 단자(6)로부터 헤드(2)를 경유해서 제 2 기록 단자(8)로 흐른다. 제 2 신호 단자(3)에서의 반전 신호 전이는 전류 입력 단자(16)에서 용량성 전류 흐름을 제 1 피드-포워드 커패시터(170)를 경유해서 발생시키며, 이 용량성 전류는 제 1 전류 스위치(46)에 의해서 발생된 전류와 같은 방향이 된다. 다른 세 개의 전류 입력 단자들(24, 32, 40)에서도 유사한 효과가 발생한다. 따라서, 보상하는 용량성 전류는 예를들어 제 1 및 제 2 기록 단자(6 및 8)에서의 기생 커패시턴스(Cp1및 Cp2)를 통해서 흐르는 용량성 전류와 같은 방향이 된다.
보상 효과는 하나의 피드-포워드 커패시터로 이미 얻어지는 것이 명백하다. 그러나, 이 장치의 대칭성을 유지하기 위해서, 그리고, 공통 모드 제어 회로의 불필요한 로딩(loading)을 피하기 위해서는, 두 쌍으로 피드-포워드 커패시터를 이용하는 것이 바람직하다.
도면에서, 예를 들어, 스위칭가능 전류원(46)은 신호단자(1)에서의 신호(Ui)가 비교적 높을 때 켜지고, 신호(Ui)가 비교적 낮을 때 꺼진다는 것을 또한 유의해야 한다. 반전된 입력신호를 요구하는 스위칭가능 전류원은 이러한 목적을 위해서 또한 이용될 수도 있다는 것이 분명하다. 동일한 것이 제 2 스위칭가능 전류원(48)에 대해 유지된다. 그러한 경우에, 제 1 및 제 3 피드-포워드 커패시터들(170 및 174)은 제 1 신호 단자(1)에 접속되어야 하고, 제 2 및 제 4 피드-포워드 커패시터들(172 및 176)은 제 2 신호 단자에 접속되어야 한다.
기록 헤드(2)의 공통 모드 전압은 완전히 결정되지 않고, 기록될 정보신호의 데이터 패턴과 함께 변동될 수도 있다. 이것은 바람직하지 않다. 공통 모드 전압은 이용가능한 출력 진폭(swing) 사이의 가운데에 바람직하게 놓여야 하며, 기록될 신호의 신호내용과 독립적이어야 한다. 기록 헤드(2)는 전류 미러들의 높은 임피던스 출력들 사이에서 배타적으로 배열되어 있으므로, 공통 모드 회로로 공통 모드 전압을 고정하는 것은 가능한다.
도 4는 간단한 공통-모드 회로를 보여준다. 제 1 기록 단자(6)와 제 1 노드(52)사이에 접속된 제 1 저항기(50), 제 1 노드(52)와 제 2 기록 단자(8)사이에 접속된 제 2 저항기(54), 제 1 공급 단자(10)와 제 1 노드(52)사이에 접속된 제 3 저항기(56) 및, 제 2 공급 단자(12)와 제 1 노드(52) 사이에 접속된 제 4 저항기(58)의 직렬 배열은 기록 헤드와 평행하게 배열된다. 저항기(50 및 52)는 기록 헤드에 대한 댐핑 저항기로서 기능을 한다. 제 1 노드(52)에서의 임피던스는 저항기(56 및 58)에 의해서 설명된다. 공통 모드 전압의 정확한 고정을 위해서, 최소의 임피던스가 요구된다. 그러나, 저항기(56 및 58)의 저항 값은 이들 저항기를 통한 증가하는 전류로 인해 임의로 작게 선택될 수 없다.
도 5는 이러한 문제를 완화하는 공통 모드 회로를 보여준다. 그 회로는 다시, 제 1 기록 단자(6)와 제 1 노드(62) 사이에 접속된 제 1 저항기(60)와, 제 1 노드(62)와 제 2 기록 단자(8) 사이에 접속된 제 2 저항기(64)를 포함하며, 부가하여, 제 1 노드(62)에 접속된 그 에미터를 갖고 제 1 공급 단자(10)에 결합된 그 콜렉터를 갖는 제 1 NPN 트랜지스터(66)와, 제 1 NPN 트랜지스터(66)의 베이스에 접속된 그 베이스를 갖는 다이오드 접속된 제 2 NPN 트랜지스터(68)와, 제 1 공급 단자(10)와 제 2 NPN 트랜지스터(68)의 콜렉터사이에 접속된 제 3 저항기(70)와, 제 1 노드(62)에 접속된 그 에미터를 갖고 제 2 공급 단자에 결합된 그 콜렉터를 갖는 제 1 PNP 트랜지스터(72)와, 제 1 PNP 트랜지스터(72)의 베이스에 접속된 그 베이스를 갖고 제 2 PNP 트랜지스터(68)의 에미터에 접속된 그 에미터를 갖는 다이오드 접속된 제 2 PNP 트랜지스터(74)와, 제 2 PNP 트랜지스터(74)의 콜렉터와 제 2 공급 단자(12)사이에 접속된 제 4 저항기(76)를 포함한다.
이 회로는 클래스 A/B에서 동작한다. 제 1 노드(62)를 보면, 임피던스는 낮고, 이것은 공통 모드 전압의 정확한 고정을 제공한다. 클래스 A/B 동작은 작은 정지 전류가 얻어지게 하고, 큰 최대 전류가 제 1 NPN 트랜지스터(66) 또는 제 1 PNP 트랜지스터(72)에 의해서 공급되게 한다. 효과적인 공통 모드 저항은 Rd/4와 같고, 저항기(60)과 저항기(64) 둘다의 저항값은 Rd/2 이다. 기록 헤드(2) 양단의 전체 댐핑 저항은 결과적으로 Rd이다.
도 1과 도 2에 도시된 바와 같은 장치들에서 전류 미러들의 스위칭 속도를 높이기 위해서, 전류 미러들에서 정지 전류를 갖는 것이 바람직하다. 이 정지 전류 세팅 및 공통 모드 회로는 유리하게 결합될 수 있다. 도 6은 이것이 실행된 실시예를 보여준다. 기록 증폭기(4)는 다시, 도 1 에 도시된 바와같이, 4개의 전류 미러(14, 22, 30 및, 38), 기록 헤드(2), 제 1 스위칭가능 전류원(46) 및, 제 2 스위칭가능 전류원(48)을 포함한다. 공통 모드 회로는 제 1 기록 단자(6)와 제 1 노드(80) 사이에 접속된 제 1 저항기(78), 제 2 노드(84)와 제 2 기록 단자(8) 사이의 제 2 저항기(82), 제 1 노드(80)에 접속된 그 에미터를 갖고 제 1 전류 입력 단자(16)에 결합된 그 콜렉터를 갖는 NPN 타입의 제 1 트랜지스터(86), 제 1 트랜지스터(86)의 베이스에 접속된 그 베이스를 갖는 NPN 타입의 다이오드-접속된 제 2 트랜지스터(88), 제 1 공급 단자(10)와 제 2 트랜지스터(88)의 콜렉터 사이에 접속된 제 3 저항기(90) 및, 제 1 트랜지스터(86)의 베이스에 접속된 그 베이스를 갖고 제 2 노드(84)에 접속된 그 에미터를 갖고 제 2 전류 입력 단자(24)에 결합된 그 콜렉터를 갖는 NPN 타입의 제 3 트랜지스터(92)를 포함한다. 공통 모드 회로는 제 1 노드(80)에 접속된 그 에미터를 갖고 제 3 전류 입력 단자(32)에 결합된 그 콜렉터를 갖는 PNP 타입의 제 4 트랜지스터(94)와, 제 4 트랜지스터(94)의 베이스에 접속된 그 베이스를 갖고 제 2 트랜지스터(88)의 에미터에 접속된 그 에미터를 갖는 PNP 타입의 다이오드-접속된 제 5 트랜지스터(96)와, 제 2 공급 단자(12)와 제 5 트랜지스터(96)의 콜렉터 사이에 접속된 제 4 저항기(98)와, 제 4 트랜지스터(94)의 베이스에 접속된 그 베이스와 제 2 노드(84)에 접속된 그 에미터를 갖고 제 4 전류 입력 단자(40)에 결합된 그 콜렉터를 갖는 PNP 타입의 제 6 트랜지스터(100)를 더 포함한다. 제 1 노드(80)와 제 2 노드(84)는 상호 접속되어 있다. 트랜지스터(86 및 94)를 통해서 흐르는 정지 전류는 이제 또한 제 1 전류 미러(14)의 제 1 전류 입력 단자(16)와 제 3 전류 미러(30)의 제 3 전류 입력 단자(32)로 흐른다. 제 2 전류 미러(22)와 제 4 전류 미러(38)에 대한 정지 전류 세팅은 트랜지스터(92 및 100)에 의해 유사한 방식으로 얻어진다. 유효 공통 모드 저항은 Rd/(4(M+1))이며, 여기서 Rd/2는 제 1 저항기(78)와 제 2 저항기(82)의 저항값이고, M은 전류 미러(14, 22, 30 및 38)의 전류 미러 비율이다. 기록 단자(6)에서의 전압 변화는 동일한 기록 단자(6)에서 M배 만큼 크게 나타나는 전류를 제 1 저항기(78)에서 생성한다. 그래서, 제 1 저항기(78)의 피상(apparent) 저항값(Rd/2)은 인자(M+1) 만큼 감소된다. 동일한 것이 제 2 저항기(82)에 대해서 발생한다. 트랜지스터(94)의 콜렉터는 제 3 전류 입력 단자(32) 대신에 제 4 전류 입력 단자(40)에 결합될 수 있고, 트랜지스터(100)의 콜렉터는 제 4 전류 입력 단자(40) 대신에 제 3 전류 입력 단자(32)에 결합될 수 있다는 것이 유의되어야 한다. 트랜지스터(94 및 100)에서의 전류는 동일하기 때문에 정지 전류 세팅에 대해서 이것은 차이를 일으키지 않는다. 원한다면, 트랜지스터(94 및 100) 대신에, 트랜지스터(86 및 92)의 콜렉터는 전류 입력 단자(16 및 24)에 교차하여 접속될 수 있다.
도 7은 대안의 해결책을 도시하며, 여기서 도 6에 도시된 제 1 노드(80)와 제 2 노드(84) 사이의 접속은 끊어진다. 이것 대신에, 제 5 저항기(102)가 기록 단자(6)와 제 2 노드(84) 사이에서 접속되고, 제 6 저항기(104)는 제 1 노드(80)와 기록 단자(8)사이에서 접속된다. 이러한 해결책은, 트랜지스터(94 및 100)뿐 아니라 트랜지스터(86 및 92)를 이제 각각 그들의 에미터와 직렬인 별개의 축퇴(degeneration) 저항기로 보기 때문에 더욱 정확해질 수 있다. 이것은 트랜지스터(86 및 92) 사이 및 트랜지스터(94 및 100) 사이의 가능한 부정합의 효과를 경감시킨다. 다시, 트랜지스터(94)의 콜렉터는 제 3 전류 입력 단자(32)대신에 제 4 전류 입력 단자(40)에 결합될 수 있고, 트랜지스터(100)의 콜렉터는 제 4 전류 입력 단자(40) 대신에 제 3 전류 입력 단자(32)에 결합될 수 있다는 것을 유의해야 한다.
도 8은 도 1, 도 2, 및 도 5에 도시된 장치의 제 1 스위칭가능 전류원(46)과 제 2 스위칭 가능한 전류원(48)의 수행의 회로도이다. 이 두 개의 스위칭가능 전류원은 다음의 소자들을 포함하는 하나의 회로에 통합된다. 제 3 노드(108)에 접속된 그 베이스를 갖고 제 1 전류 입력 단자(16)에 결합된 그 콜렉터를 갖는 NPN 트랜지스터(106)와, 트랜지스터(106)의 베이스에 접속된 그 베이스를 갖고 제 1 공급 단자(10)에 결합된 그 콜렉터를 갖는 NPN 트랜지스터(110)와, 제 4 노드(114)에 접속된 그 베이스와 트랜지스터(106)의 에미터에 접속된 그 에미터를 갖고 제 4 전류 입력 단자(40)에 결합된 그 콜렉터를 갖는 PNP 트랜지스터(112)와, 트랜지스터(110)의 에미터에 접속된 그 에미터를 갖고 제 4 노드(114)에 접속된 그 베이스와 그 콜렉터를 갖는 다이오드-접속된 PNP 트랜지스터(116)와, 제 4 노드(114)에 바이어스 전류(Ic)를 공급하기 위해 제 4 노드(114)에 결합된 바이어스 전류원(118)을 포함한다. 그 회로는 제 5 노드(122)에 접속된 그 베이스를 갖고 제 2 전류 입력 단자(24)에 결합된 그 콜렉터를 갖는 NPN 트랜지스터(120)와, 트랜지스터(120)의 베이스에 접속된 그 베이스를 갖고 제 1 공급 단자(10)에 결합된 그 콜렉터를 갖는 NPN 트랜지스터(124)와, 제 4 노드(114)에 접속된 그 베이스와 트랜지스터(120)의 에미터에 접속된 그 에미터를 갖고 제 3 전류 입력 단자(32)에 결합된 그 콜렉터를 갖는 PNP 트랜지스터(126)를 더 포함한다.
노드(108 및 122)는 버퍼(128 및 130)를 경유해서 정보 신호(Ui) 및 역(inverse) 정보 신호(NUi)와 반대 위상으로 구동된다. 노드(108)에서의 전압이 높고, 노드(122)에서의 전압이 낮을 때, 트랜지스터(110)는 도전성이고, 트랜지스터(124)는 컷오프(cut off)된다. 바이어스 전류원(118)의 바이어스 전류(Ic)는 트랜지스터(116)를 경유하여 전적으로 트랜지스터(110)를 통해서 흐른다. 트랜지스터(106, 110, 116 및 112)의 베이스-에미터 접합은 트랜스리니어 루프를 형성하고, 트랜지스터(106 및 112)의 베이스-에미터 전압의 합은 트랜지스터(110 및 116)의 베이스 에미터 전압의 합과 같다. 그 다음에, 트랜지스터의 콜렉터 전류와 베이스-에미터 전압 사이의 관계에 대한 공지된 수식에 의해서, 트랜지스터(106 및 112)를 통과하는 전류가 I = SQRT(M*N)*Ic과 같다는 점을 유도하는 것이 가능하며, 여기서, SQRT는 루트 함수이고, M은 트랜지스터(106과 110)의 에미터 영역 사이의 비율이고, N은 트랜지스터(112 및 116)의 에미터 영역 사이의 비율이다. 이 결과, 전류 I는 단자(16)과 (40) 사이에 흐를 것이며, 그 크기는 전류 Ic에 비례하고, 비례 인자는 트랜지스터(106, 110, 112, 116)의 구조에 의해서 결정된다.
마찬가지로, 노드(122)에서의 전압이 높고, 노드(108)에서 낮으면, 전류는 제 2 전류 입력 단자(24)와 제 3 전류 입력 단자(32) 사이에서 흐를 것이다. 이러한 목적을 위해서, 바이어스 전류원(118)은 바람직하게는 조정 가능하거나 프로그램가능한 전류원, 예를 들면 IDAC(전류 출력을 지닌 디지털-아날로그 변환기)이다. 전류 입력 단자(16, 24, 32 및 40)은 모두 콜렉터에 결합되어 있기 때문에, 정보 신호(Ui및 NUi)의 직류 레벨은 기록 증폭기의 전류 미러의 전류 입력 단자의 직류 레벨로부터 분리된다(isolated). 따라서, 스위칭된 전류원(46, 48)은 제 1 공급 단자(10)와 제 2 공급 단자(12)에서의 공급 전압들에 대해 부동(floating)이다.
버퍼(128 및 130)는 에미터 전류원들을 지닌 에미터 폴로어들을 포함할 수 있다. 그러나, 전류 절약(saving current)은 이러한 목적을 위해서 트랜지스터(110 및 124)를 통과한 전류를 이용함으로써 가능하다. 도 9는 이것이 어떻게 구현될 수 있는지를 보여준다. 버퍼(128)는, 베이스가 증폭된 정보 신호를 수신하고 에미터가 제 3 노드(108)에 접속되고 콜렉터가 제 1 공급 단자(10)에 결합된 NPN 에미터-폴로어(132)이다. 트랜지스터(110)의 콜렉터는 에미터-폴로어(132)의 에미터에 접속되어 있다. 버퍼(130)는 마찬가지로, 베이스가 증폭된 역 정보 신호를 수신하고 에미터가 제 5 노드(122)에 접속되고 콜렉터가 제 1 공급 단자(10)에 결합된 NPN 에미터-폴로어(134)를 포함한다. 트랜지스터(124)의 콜렉터는 에미터-폴로어(134)의 에미터에 접속되어 있다. 트랜지스터(110 및 124)의 콜렉터 전류는 또한 결과적으로 에미터-폴로어(132 및 134)를 각각 통해서 흐른다. 또한, 트랜지스터(110)의 베이스에 접속된 그 베이스와 트랜지스터(110)의 에미터에 접속된 그 에미터를 갖고 제 5 노드(124)에 결합된 그 콜렉터를 갖는 NPN 트랜지스터(136)과, 트랜지스터(124)의 베이스에 접속된 그 베이스와 트랜지스터(124)의 에미터에 접속된 그 에미터를 갖고 제 3 노드(108)에 결합된 그 콜렉터를 갖는 NPN 트랜지스터(138)가 제공된다. 트랜지스터(136 및 138)는, 트랜지스터(110 및 124) 중의 하나가 컷오프되면, 에미터-폴로어(132 및 134)를 통과한 전류가 0이 될 수 없도록 보장한다. 따라서, 트랜지스터(110, 136, 138 및 124)의 구조들이 동일하도록 선택되면, 두 개의 에미터-폴로어들 각각은 항상 바이어스 전류(Ic)의 절반을 받아들인다.
에미터-폴로어(132 및 134)의 베이스는, 예를들어, 그 베이스들이 보충적(complementary) 정보 신호들(Ui및 NUi)을 수신하도록 배열된 차동 쌍(140)의 트랜지스터들에 의해서 구동되며, 이것들은 예를들어 데이터 플립 플롭에 의해서 공급된다.
도10은 앞에서 설명한 실시예에서와 같은 방식으로 기생 커패시턴스들이 중화되는 본 발명에 따른 장치의 다른 실시예이다. 이 장치는 기록 캐리어(도시되지 않음) 위에 정보를 기록하기 위한 기록 헤드(2)와, 그 정보 신호에 응답하여 기록 헤드(2)를 구동하기 위한 기록 증폭기(4)를 포함한다. 기록 헤드는 제 1 기록 단자(6)와 제 2 기록 단자(8)를 가지며, 그 단자들은 기록 전류를 공급하기 위해 기록 헤드(2)에 결합되어 있다. 제 1 공급 단자(10)와 제 2 공급 단자(12)는 기록 증폭기를 위한 공급 전압을 수신하는 역할을 한다. 본 경우에, 제 2 기록 단자(12)는 신호 접지에 접속되어 있다. 증폭기(4)는, 제 1 전류 입력 단자(16), 제 1 기록 단자(6)에 결합된 제 1 전류 출력 단자(18) 및, 제 1 공급 단자(10)에 접속된 제 1공통 전류 단자(20)를 갖는 제 1 전류 미러(14)와, 제 2 전류 입력 단자(24), 제 2 기록 단자(8)에 결합된 제 2 전류 출력 단자(26) 및, 제 1 공급 단자(10)에 접속된 제 2 공통 전류 단자(28)를 갖는 제 2 전류 미러(22)를 포함한다. 피드-포워드 커패시터(170)는 제 1 전류 입력 단자(16)와 제 2 신호 단자(3)사이에 접속되고, 제 2 피드-포워드 커패시터(172)는 도 1과 유사한 방법으로 제 2 전류 입력 단자(24)와 제 1 신호 단자(1)에 접속된다. 제 1 전류 미러(14)와 제 2 전류 미러(22) 및, 제 1 피드-포워드 커패시터(170)와 제 2 피드-포워드 커패시터(172)의 기능과 동작은 도 1과 도 2의 장치들에서의 것들과 비교된다. 그 장치는 제 1 NPN 차동 쌍 트랜지스터(150)와 제 2 NPN 차동 쌍 트랜지스터(152)를 지닌 차동쌍을 또한 포함하며, 그 에미터들은 상호 접속되고 바이어스 전류원(154)으로부터 바이어스 전류를 수신한다. 베이스들은 정보 신호(Ui및 NUi)를 수신하도록 접속되고, 콜렉터들을 제 1 전류 입력 단자(16)와 제 2 전류 입력 단자(24)에 결합되어 있다. 제 1 전류 센서 저항기(156)는 제 2 공급 단자(12)와 제 2 전류 미러(22)의 다른 제 2 전류 출력 단자(158) 사이에 접속되어 있고, 제 2 전류 센서 저항기(160)는 제 1 전류 미러(14)의 다른 제 1 전류 출력 단자(162)와 제 2 공급 단자(12)사이에 접속되어 있다. 또한, 제 1 NPN 풀-다운 트랜지스터(164)는 제 1 전류 센서 저항기(156)에 접속된 에미터와 그 베이스를 갖고, 제 1 전류 출력 단자(18)에 결합된 그 콜렉터를 가지며, 제 2 NPN 풀-다운 트랜지스터(166)는 제 2 전류 센서 저항기(160)에 접속된 에미터와 그 베이스를 갖고, 제 2 전류 출력 단자(26)에 결합된 그 콜렉터를 갖는다.
차동 쌍은 바이어스 전류원(154)의 바이어스 전류를 제 1 전류 입력 단자(16) 또는 제 2 전류 입력 단자(24)로 이동시킨다. 제 1 전류 미러(14)가 전류를 수신하면, 제 2 풀-다운 트랜지스터(166)가 턴온되고, 그 결과, 기록 단자(8)는 제 2 공급 단자(12)에 상호 접속되고, 전류는 제 1 전류 출력 단자(18)로부터 기록 헤드(2)를 경유해서 제 2 공급 단자(12)로 흐를 수 있다. 제 2 전류 미러(22)가 전류를 받으면, 이것은 반대 방향으로 기록 헤드(2)를 통하는 전류를 발생시킨다.
도 11은 도 10에 도시된 장치에서 이용하기 위한 전류 미러를 보여준다. 제 1 전류 미러(14)와 제 2 전류 미러(22)는 각각, 제 1(16) 및 제 2(24) 전류 입력 단자에 접속된 그 베이스와 콜렉터를 각각 갖고 제 1 공급 단자(10)에 결합된 콜렉터를 갖는 다이오드-접속 PNP 입력 트랜지스터(Tip)와, 각각의 입력 트랜지스터(Tip)의 베이스에 접속된 그 베이스를 갖고 제 1(18) 및 제 2(26) 전류 출력 단자에 각각 접속된 콜렉터와 제 1 공급 단자(10)에 결합된 그 에미터를 갖는 PNP 출력 트랜지스터(Top)와, 관련된 입력 트랜지스터(Tip)의 베이스에 접속된 그 베이스, 제 1 공급 단자(10)에 결합된 그 에미터 및, 각각 다른 제 1(162) 및 제 2(158) 전류 출력 단자에 접속된 그 콜렉터를 갖는 다른 PNP 출력 트랜지스터(T'op)를 포함한다. 원한다면, 직렬 저항기들은 에미터들과 직렬로 배열될 수 있다.
원한다면, 여기서 도시된 예들에서의 바이폴라 트랜지스터들은 유니폴라 트랜지스터들, 예를들면 MOS 트랜지스터들로 대체될 수 있다. 이 경우에, 베이스와에미터와 콜렉터는 게이트와 소스와 드레인이 되어야 한다.
도 12는 4개의 전류 미러들을 이용하는 본 실시예에서 이용될 수 있는 피드-포워드 기술의 바이폴라 회로 실행을 도시한다. 두 개의 NPN 트랜지스터(182 및 184)의 베이스는 제 1 신호 단자(1)에 결합되고, 정보 신호(Ui)를 수신한다. 2개의 다른 NPN 트랜지스터(186 및 188)의 베이스는 제 2 신호 단자(3)에 결합되고, 역정보 신호(NUi)를 수신한다. 두 개의 PNP 트랜지스터(198 및 200)의 베이스와 PNP 트랜지스터(198)의 콜렉터는 상호 접속되어, 제 1 바이어스 전류원(206)을 경유해서 네거티브 공급 단자(12)에 결합되어 있다. 마찬가지로, 두 개의 다른 PNP 트랜지스터(202 및 204)의 베이스와 PNP 트랜지스터(202)의 콜렉터는 상호 접속되어, 제 2 바이어스 전류원(208)을 경유해서 네거티브 공급 단자(12)에 결합되어있으며, 이들은 제 1 바이어스 전류원(206)의 바이어스 전류와 실질적으로 같은 바이어스 전류를 제공한다. 트랜지스터(182/198, 184/200, 186/202 및 188/204)의 에미터는 저항기(190, 192, 194 및 196)에 의해서 각각 상호접속되어 있다. 제 1 피드-포워드 커패시터(178)는 트랜지스터(178)의 에미터와 트랜지스터(202)의 에미터 사이에 접속되어 있다. 마찬가지로, 제 2 피드-포워드 커패시터는 트랜지스터(186)의 에미터와 트랜지스터(200)의 에미터 사이에 접속되어 있다. 트랜지스터(182 및 188)의 콜렉터는 포지티브 공급 단자(10)에 결합되어 있다. 트랜지스터(184, 186, 200 및 202)의 콜렉터는 각각, 4개의 전류 미러에 용량성 보상 전류를 공급하기 위한, 제 1 전류 입력 단자(16), 제 2 전류 입력 단자(24), 제 3 전류 입력 단자(32) 및, 제 4전류 입력 단자(40)에 결합되어 있다.
도 12의 회로는 대칭이며, 2개의 피드-포워드 커패시터만을 필요로 하며, 부동(floating)이고, 신호 단자(1 및 3)의 유효 버퍼이며, 도 9의 회로와 유리하게 결합될 수 있다. 정보 신호(Ui및 UNi)는 피드-포워드 커패시터(178 및 180) 양단의 전압차(2Ui)를 생성하고, 제 1 전류 입력 단자(16)로부터 제 4 전류 입력 단자(40)로 또는, 제 2 전류 입력 단자(24)로부터 제 3 전류 입력 단자(32)로 조종(steer)된다. 저항기(190, 192, 194 및 196)는 신호 전류가 트랜지스터의 에미터에서 2개의 부분으로 분할되는 것을 방지한다.
원한다면, 바이폴라 트랜지스터는 유니폴라 트랜지스터들, 예를들면 MOS 트랜지스터들에 의해 대체될 수 있다. 이 경우에, 베이스와 에미터와 콜렉터는 게이트와 소스와 드레인이 되어야 한다.
용량성 피드-포워드 전류 보상 기술에 부가하여, 기생 커패시턴스들의 역효과를 보상하기 위해서 피드백 진공관식 라디오 수신 장치 보상이 이용될 수 있다. 이것은, 기본적으로 도 1과 같은, 도 13에 도시되어 있다. 그러나, 도2 및 도3은 같은 방식으로 수정될 수 있고, 다음 설명에 이용된 커패시턴스값들은 도2에 도시되어 있다. 4개의 부가적 중화 커패시터(142, 144, 146 및 148)가 제공되고, 그 커패시턴스 값들은 각각 Cnp, Cnp, Cnn및, Cnn이다. 커패시터(142)는 제 1 전류 입력단자(16)와 제 2 전류 출력 단자(26) 사이에 접속되어 있고, 제 2 커패시터(144)는 제 2 전류 입력 단자(24)와 제 1 전류 출력 단자(18) 사이에 접속되어 있고, 제 3커패시터(146)는 제 3 전류 입력 단자(32)와 제 4 전류 출력 단자(42) 사이에 접속되어 있고, 제 4 커패시터(148)는 제 4 전류 입력 단자(40)와 제 3 전류 출력 단자사이에 접속되어 있다.
네 개의 전류 미러(14, 22, 30 및 38)의 전류 미러 비율이 M이라고 가정될 때, 기록 단자(6)와 기록 단자(8) 사이에 도시된 커패시턴스 값(Ch)은 다음과 같다,
Figure pct00001
이것은, 예를 들어, 이 단자에 접속된 커패시터들의 결과로서 제 3 전류 출력 단자(34)에서 전류가 흐르는 것을 결정함으로써 다음과 같이 예시될 수 있다. 제 3 전류 출력 단자(34)에서의 전압이 V라고 가정되면, 제 4 전류 출력 단자(42)에서의 전압은 -V가 될 것이다. 그때, 제 3 전류 출력 단자(34)에서의 전류 i는 다음과 같다.
Figure pct00002
커패시터(146)를 통과한 전류는 반대 부호를 가지며, 전류 미러 인자 M에 의해서 확대된다. 유사한 계산은 다른 전류 출력 단자들에 적용한다.
M = 5, Ccwp+ Ccsn= 6 pF 및, Ccbp+ Ccbn= 4 pF 일때, Cnp+ Cnn= 5 pF라고 가정하면, Ch는 중화법(neutralization)없이는 15 pF이고 중화법으로는 5 pF일 것이다. 이것은 3의 인자만큼의 개선을 가져온다.
그래서, 전류 미러와 중화 커패시터는 매우 큰 출력 진폭(swing)을 지닌 광대역 기록 증폭기를 제공하며, 이것은 공급 전압과 거의 같다. 부가하면, 기록 증폭기의 기생 커패시턴스를 중화시킬 뿐만 아니라, 중화 커패시터를 충분히 크게 만들어 기록 헤드 자체(도 13에 도시되지 않음)의 커패시턴스와 기생 커패시턴스(Cp1및 Cp2)를 중화시킬 수 있다. 그 경우에 기록 증폭기(4)는 기록 헤드(2)가 접속이 끊어질 때 진동(oscillate)할 것이다. 이것은 검출 회로에 의해서 기록 헤드와 판독 증폭기 사이의 결함있는 접점을 검출하는 것을 가능케 하며, 이것은 기록 증폭기가 진동하는지를 검출한다.
하나의 중화(neutralising) 커패시터로 중화 효과(neutralising effect)가 이미 얻어진다는 것은 또한 분명할 것이다. 그러나, 공통 모드 회로의 불필요한 부하를 피하고 이 장치의 대칭성을 유지하기 위해서, 두쌍들로 중화 커패시터를 이용하는 것이 바람직하다.
중화 커패시터는 피드백 원리에 따라서 동작하며, 기생 커패시턴스들이 과대보상(over-compensated)될 때, 링잉 또는 불안정성들을 일으킬 수 있다. 총 기생 커패시턴스는 프로세스 오차허용들, 온도변화들, 부하 커패시턴스들 등으로 인해 종종 쉽게 예측할 수 없다. 과도한 링잉(ringing) 또는 불안정성을 방지하기 위해서, 중화 기술은 대량으로 기생 커패시턴스를 과소보상(under-compensate)해야 한다. 중화 커패시터의 프로그래밍은 이러한 문제를 경감시킬 수 있지만, 실질적인 여유(margin)를 유지해야 한다. 위에 논의된 피드-포워드 보상은, 원한다면, 불안정의 위험 없이 여유를 채우기 위해 피드백 기술과 결합해서 이용될 수 있다.

Claims (17)

  1. 기록 캐리어(record carrier)상에 정보를 기록하기 위한 기록 헤드(2)와 기록 증폭기(4)를 포함하는, 자기(magnetic) 기록 캐리어상에 정보 신호를 기록하기 위한 장치로서,
    상기 정보 신호를 나타내는 반대 신호(opposite signal)들을 수신하기 위한 제 1 신호 단자(1) 및 제 2 신호 단자(3);
    상기 정보 신호에 응답하여 상기 기록 헤드(2)를 구동하기 위해 상기 기록 헤드(2)에 결합된 제 1 기록 단자(6) 및 제 2 기록 단자(8);
    상기 기록 증폭기(4)에 대한 공급 전압의 접속을 위한 제 1 공급 단자(10) 및 제 2 공급 단자(12);
    제 1 전류 입력 단자(16), 상기 제 1 기록 단자(6)에 결합된 제 1 전류 출력 단자(18) 및, 상기 제 1 공급 단자(10)에 접속된 제 1 공통 전류 단자(20)를 갖는 제 1 전류 미러(14);
    제 2 전류 입력 단자(24), 상기 제 2 기록 단자(8)에 결합된 제 2 전류 출력 단자(26) 및, 상기 제 1 공급 단자(10)에 접속된 제 2 공통 전류 단자(28)를 갖는 제 2 전류 미러(22); 및
    상기 정보 신호의 제 1 값에 대해 상기 제 1 기록 단자(6)와 제 2 기록 단자(8)를 경유해서 상기 제 1 전류 출력 단자(18)와 상기 제 2 공급 단자(12)사이의 제 1 전류 경로를 경유해서 전류 흐름을 인에이블링하고, 상기 정보 신호의 제2 값에 대해 상기 제 2 기록 단자(8)와 상기 제 1 기록 단자(6)를 경유해서 상기 제 2 전류 출력 단자(26)와 상기 제 2 공급 단자(12)사이의 제 2 전류 경로를 경유해서 전류 흐름을 인에이블링하기 위한 전류 스위칭 수단(46, 48, 30, 38; 150, 152, 164, 166)을 포함하는, 상기 자기 기록 캐리어상에 정보 신호를 기록하기 위한 장치에 있어서,
    상기 기록 증폭기(4)는,
    상기 정보 신호에 응답하여 상기 제 1 전류 경로에서 상기 전류 흐름의 방향에 대응하는 방향을 갖는 용량성 전류(capacitive current)를 상기 제 1 전류 입력 단자(16)에 부가하기 위한 제 1 보상 수단(170); 및
    상기 정보 신호에 응답하여 상기 제 2 전류 경로에서 상기 전류 흐름의 방향에 대응하는 방향을 갖는 용량성 전류를 상기 제 2 전류 입력 단자(24)에 부가하기 위한 제 2 보상 수단(172)중 적어도 하나의 보상 수단을 더 포함하는 것을 특징으로 하는, 자기 기록 캐리어상에 정보 신호를 기록하기 위한 장치.
  2. 제 1 항에 있어서,
    상기 제 1 보상 수단은 상기 제 1 전류 입력 단자(16)와 상기 제 2 신호 단자(3)사이에 삽입된 제 1 피드-포워드(feed-forward) 커패시터(170)를 포함하고, 상기 제 2 보상 수단은 상기 제 2 전류 입력 단자(24)와 상기 제 1 신호 단자(1)사이에 삽입된 제 2 피드-포워드 커패시터(170)를 포함하는 것을 특징으로 하는, 자기 기록 캐리어상에 정보 신호를 기록하기 위한 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전류 스위칭 수단은,
    제 3 전류 입력 단자(32), 상기 제 1 기록 단자(6)에 결합된 제 3 전류 출력 단자(34) 및, 상기 제 2 공급 단자(12)에 접속된 제 3 공통 전류 단자(36)를 갖는 제 3 전류 미러(30);
    제 4 전류 입력 단자(40), 상기 제 2 기록 단자(8)에 결합된 제 4 전류 출력 단자(42) 및, 상기 제 2 공급 단자(12)에 접속된 제 4 공통 전류 단자(44)를 갖는 제 4 전류 미러(38);
    상기 정보 신호의 제 1 값에 제 1 전류를 공급하기 위해 상기 제 1 전류 입력 단자(16)와 상기 제 4 전류 입력 단자(40)사이에 접속된 제 1 스위칭가능 전류원(46); 및
    상기 정보 신호의 제 2 값에 제 2 전류를 공급하기 위해 상기 제 2 전류 입력 단자(24)와 상기 제 3 전류 입력 단자(32)사이에 접속된 제 2 스위칭가능 전류원(48)을 포함하는 것을 특징으로 하는, 자기 기록 캐리어상에 정보 신호를 기록하기 위한 장치.
  4. 제 3 항에 있어서,
    상기 기록 증폭기는, 상기 제 3 전류 입력 단자(32)와 상기 제 2 신호 단자(3)사이에 삽입된 제 3 피드-포워드 커패시터(174)와, 상기 제 4 전류 입력 단자(40)와 상기 제 1 신호 단자(1)사이에 삽입된 제 4 피드-포워드 커패시터(176)중 적어도 하나의 커패시터를 더 포함하는 것을 특징으로 하는, 자기 기록 캐리어상에 정보 신호를 기록하기 위한 장치.
  5. 제 3 항에 있어서,
    상기 제 3 전류 미러(30)와 상기 제 4 전류 미러(38)는 각각, 상기 제 3 전류 입력 단자(32) 및 상기 제 4 전류 입력 단자(40)에 각각 접속된 제 2 주전극과 제어 전극을 갖고, 상기 제 2 공급 단자(12)에 결합된 제 1 주전극을 갖는 제 1 도 전형의 다이오드-접속된 입력 트랜지스터(Tin)와, 상기 관련된 입력 트랜지스터(Tin)의 제어 전극에 접속된 제어 전극, 상기 제 2 공급 단자(12)에 결합된 제 1 주전극 및, 상기 제 3 전류 출력 단자(34) 및 상기 제 4 전류 출력 단자(42)에 접속된 제 2 주전극을 갖는 제 1 도전형의 출력 트랜지스터(Ton)를 포함하고,
    상기 제 1 전류 미러(14)와 상기 제 2 전류 미러(22)는 각각, 상기 제 1 전류 입력 단자(16) 및 상기 제 2 전류 입력 단자(24)에 각각 접속된 제 2 주전극과 제어 전극을 갖고, 상기 제 1 공급 단자(10)에 결합된 제 1 주전극을 갖는 제 2 도 전형의 다이오드-접속된 입력 트랜지스터(Tip)와, 상기 관련된 입력 트랜지스터(Tip)의 제어 전극에 접속된 제어 전극, 상기 제 1 공급 단자(10)에 결합된 제 1 주전극 및, 상기 제 1 전류 출력 단자(18)와 상기 제 2 전류 출력 단자(26)에 접속된 제 2 주전극을 갖는 제 2 도전형의 출력 트랜지스터(Top)를 포함하는 것을 특징으로 하는, 자기 기록 캐리어상에 정보 신호를 기록하기 위한 장치.
  6. 제 5 항에 있어서,
    상기 제 1 전류 미러(14) 및 상기 제 2 전류 미러(22)의 입력 트랜지스터들(Tip)및 출력 트랜지스터들(Top)의 제 1 주전극들은 저항기들(Rip, Rop)을 경유해서 상기 제 1 공급 단자(10)에 접속되고, 상기 제 3 전류 미러(30) 및 상기 제 4 전류 미러(38)의 입력 트랜지스터들(Tin) 및 출력 트랜지스터들(Ton)의 제 1 주전극들은 저항기들(Rin, Ron)을 경유해서 상기 제 2 공급 단자(12)에 접속되는 것을 특징으로 하는, 자기 기록 캐리어상에 정보 신호를 기록하기 위한 장치.
  7. 제 3 항에 있어서,
    상기 기록 증폭기(4)는, 상기 제 1 기록 단자(6)와 제 1 노드(52)사이에 접속된 제 1 저항기(50), 상기 제 1 노드(52)와 상기 제 2 기록 단자(8)사이에 접속된 제 2 저항기(54), 상기 제 1 공급 단자(10)와 상기 제 1 노드(52)사이에 접속된 제 3 저항기(56) 및, 상기 제 2 공급 단자(12)와 상기 제 1 노드(52)사이에 접속된 제 4 저항기(58)를 더 포함하는 것을 특징으로 하는, 자기 기록 캐리어상에 정보 신호를 기록하기 위한 장치.
  8. 제 3 항에 있어서,
    상기 기록 증폭기는, 상기 제 1 기록 단자(6)와 제 1 노드(62)사이에 접속된 제 1 저항기(60)와, 상기 제 1 노드(62)와 상기 제 2 기록 단자(8)사이에 접속된 제 2 저항기(64)와, 제어 전극, 상기 제 1 노드(62)에 접속된 제 1 주전극 및, 상기 제 1 공급 단자(10)에 결합된 제 2 주전극을 갖는 제 1 도전형의 제 1 트랜지스터(66)와, 상기 제 1 트랜지스터(66)의 제어 전극에 접속된 제어 전극, 제 1 주전극 및, 상기 제 2 트랜지스터(68)의 제어 전극에 접속된 제 2 주전극을 갖는 상기 제 1 도전형의 제 2 트랜지스터(68)와, 상기 제 2 트랜지스터(68)의 제 2 주전극과 제 1 공급 단자(10)사이에 접속된 제 3 저항기(70)와, 제어 전극, 상기 제 1 노드(62)에 접속된 제 1 주전극 및, 상기 제 2 공급 단자(12)에 결합된 제 2 주전극을 갖는 제 2 도전형의 제 3 트랜지스터(72)와, 상기 제 3 트랜지스터(72)의 제어 전극에 접속된 제어 전극, 상기 제 2 트랜지스터(68)의 제 1 주전극에 접속된 제 1 주전극 및, 상기 제 4 트랜지스터(74)의 제어 전극에 접속된 제 2 주전극을 갖는 상기 제 2 도전형의 제 4 트랜지스터(74)와, 상기 제 4 트랜지스터(74)의 제 2 주전극과 상기 제 2 공급 단자(12)사이에 접속된 제 4 저항기(74)를 더 포함하는 것을 특징으로 하는, 자기 기록 캐리어상에 정보 신호를 기록하기 위한 장치.
  9. 제 3 항에 있어서,
    상기 기록 증폭기는,
    상기 제 1 기록 단자(6)와 제 1 노드(80)사이에 접속된 제 1 저항기(78)와, 상기 제 1 노드(80)와 상기 제 2 기록 단자(8)사이에 접속된 제 2 저항기(104)와,상기 제 1 기록 단자(6)와 제 2 노드 사이(84)에 접속된 제 3 저항기(102)와, 상기 제 2 노드(84)와 상기 제 2 기록 단자(8)사이에 접속된 제 4 저항기(82)와,
    제어 전극, 상기 제 1 노드(80)에 접속된 제 1 주전극 및, 상기 제 1 공급 단자(16)에 결합된 제 2 주전극을 갖는 제 1 도전형의 제 1 트랜지스터(86)와, 상기 제 1 트랜지스터(86)의 제어 전극에 접속된 제어 전극, 제 1 주전극 및, 제 2 트랜지스터(88)의 제어 전극에 접속된 제 2 주전극을 갖는 상기 제 1 도전형의 제 2 트랜지스터(88)와, 상기 제 2 트랜지스터(88)의 제 2 주전극과 상기 제 1 공급 단자(10)사이에 접속된 제 5 저항기(90)와, 상기 제 1 트랜지스터(86)의 제어 전극에 접속된 제어 전극, 상기 제 1 노드(84)에 접속된 제 1 주전극 및, 상기 제 2 공급 단자(24)에 결합된 제 2 주전극을 갖는 상기 제 1 도전형의 제 3 트랜지스터(92)와,
    제어 전극, 상기 제 1 노드(80)에 접속된 제 1 주전극 및, 상기 제 3 전류 입력 단자(32)와 상기 제 4 전류 입력 단자(40)중 한 단자에 결합된 제 2 주전극을 갖는 제 2 도전형의 제 4 트랜지스터(94)와, 상기 제 4 트랜지스터(94)의 제어 전극에 접속된 제어 전극, 상기 제 2 트랜지스터(88)의 제 1 주전극에 접속된 제 1 주전극 및, 상기 제 5 트랜지스터(96)의 제어 전극에 접속된 제 2 주전극을 갖는 상기 제 2 도전형의 제 5 트랜지스터(96)와, 상기 제 2 공급 단자(12)와 상기 제 5 트랜지스터(96)의 제 2 주전극사이에 접속된 제 6 저항기(98)와, 상기 제 4 트랜지스터(94)의 제어 전극에 접속된 제어 전극, 상기 제 2 노드(84)에 접속된 제 1 주전극 및, 상기 제 3 전류 입력 단자(32)와 상기 제 4 전류 입력 단자(40)중 다른단자에 결합된 제 2 주전극을 갖는 상기 제 2 도전형의 제 6 트랜지스터(100)를 더 포함하는 것을 특징으로 하는, 자기 기록 캐리어상에 정보 신호를 기록하기 위한 장치.
  10. 제 9 항에 있어서,
    상기 제 2 노드(84)는 상기 제 1 노드(80)에 접속된 것을 특징으로 하는, 자기 기록 캐리어상에 정보 신호를 기록하기 위한 장치.
  11. 제 3 항에 있어서,
    상기 제 1 스위칭가능 전류원(46) 및 상기 제 2 스위칭가능 전류원(48)은, 제 3 노드(108)에 접속된 제어 전극, 제 1 주전극 및, 상기 제 1 전류 입력 단자(16)에 결합된 제 2 주전극을 갖는 제 1 도전형의 제 7 트랜지스터(106)와, 상기 제 7 트랜지스터(106)의 제어 전극에 접속된 제어 전극, 제 1 주전극 및, 상기 제 1 공급 단자(10)에 결합된 제 2 주전극을 갖는 상기 제 1 도전형의 제 8 트랜지스터(110)와, 제 4 노드(114)에 접속된 제어 전극, 상기 제 7 트랜지스터(106)의 제 1 주전극에 접속된 제 1 주전극 및, 상기 제 4 전류 입력 단자(40)에 결합된 제 2 주전극을 갖는 제 2 도전형의 제 9 트랜지스터(112)와, 상기 제 8 트랜지스터(110)의 제 1 주전극에 접속된 제 1 주전극을 갖고 상기 제 4 노드(114)에 접속된 제 2 주전극 및 제어 전극을 갖는 상기 제 2 도전형의 다이오드-접속된 제 10 트랜지스터(116)와, 상기 제 4 노드(114)에 바이어스 전류를 공급하도록 상기 제 4 노드(114)에 결합된 바이어스 전류원(118)과,
    제 5 노드(122)에 접속된 제어 전극, 제 1 주전극 및, 상기 제 2 전류 입력 단자(24)에 결합된 제 2 주전극을 갖는 상기 제 1 도전형의 제 11 트랜지스터(120)와, 상기 제 11 트랜지스터(120)의 제어 전극에 접속된 제어 전극, 제 1 주전극 및, 상기 제 1 공급 단자(10)에 결합된 제 2 주전극을 갖는 상기 제 1 도전형의 제 12 트랜지스터(124)와, 상기 제 4 노드(114)에 접속된 제어 전극, 상기 트랜지스터(120)의 제 1 주전극에 접속된 제 1 주전극 및, 상기 제 3 전류 입력 단자(32)에 결합된 제 2 주전극을 갖는 상기 제 2 도전형의 제 13 트랜지스터(126)를 포함하는 것을 특징으로 하는, 자기 기록 캐리어상에 정보 신호를 기록하기 위한 장치.
  12. 제 11 항에 있어서,
    상기 제 1 스위칭가능 전류원(46) 및 제 2 스위칭가능 전류원(48)은,
    상기 정보 신호를 수신하기 위한 제어 전극, 상기 제 3 노드(108)에 접속된 제 1 주전극 및, 상기 제 1 공급 단자(10)에 결합된 제 2 주전극을 갖는 상기 제 1 도전형의 제 14 트랜지스터(132)와, 상기 정보 신호를 수신하기 위한 제어 전극, 상기 제 5 노드(122)에 접속된 제 1 주전극 및, 상기 제 1 공급 단자(10)에 결합된 제 2 주전극을 갖는 상기 제 1 도전형의 제 15 트랜지스터(134)와, 상기 제 8 트랜지스터(110)의 제어 전극에 접속된 제어 전극, 상기 제 8 트랜지스터(110)의 제 1 주전극에 접속된 제 1 주전극 및, 상기 제 5 노드(122)에 결합된 제 2 주전극을 갖는 상기 제 1 도전형의 제 16 트랜지스터(136)와, 상기 제 12 트랜지스터(124)의 제어 전극에 접속된 제어 전극, 상기 제 12 트랜지스터(124)의 제 1 주전극에 접속된 제 1 주전극 및, 상기 제 3 노드(108)에 결합된 제 2 주전극을 갖는 상기 제 1 도전형의 제 17 트랜지스터(138)를 더 포함하고, 상기 제 8 트랜지스터(110)의 제 2 주전극은 상기 제 3 노드(108)에 접속되고, 상기 제 12 트랜지스터(124)의 제 2 주전극은 상기 제 5 노드(122)에 접속된 것을 특징으로 하는, 자기 기록 캐리어상에 정보 신호를 기록하기 위한 장치.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 전류 스위칭 수단은,
    제 1 주전극들이 바이어스 전류원(154)으로부터 바이어스 전류를 수신하도록 결합되고, 제어 전극들이 상기 정보 신호를 수신하도록 접속되어 있고, 제 2 주전극들이 각각 상기 제 1 전류 입력 단자(16)와 상기 제 2 전류 입력 단자(24)에 각각 결합되어 있는, 제 1 도전형의 제 1 차동-쌍 트랜지스터(150)와 상기 제 1 도전형의 제 2 차동-쌍 트랜지스터(152)를 포함하는 차동 쌍(differential-pair)과,
    상기 제 2 전류 미러(22)의 다른 제 2 전류 출력 단자(158)와 상기 제 2 공급 단자(12) 사이에 접속된 제 1 전류 센서 저항기(156)와, 상기 제 1 전류 미러(14)의 다른 제 1 전류 출력 단자(162)와 상기 제 2 공급 단자(12)사이에 접속된 제 2 전류 센서 저항기(160)와,
    제어전극, 상기 제 1 전류 센서 저항기(156)에 접속된 제 1 주전극 및, 상기제 1 전류 출력 단자(18)에 결합된 제 2 주전극을 갖는 상기 제 1 도전형의 제 1 풀-다운 트랜지스터(164)와, 제어전극, 상기 제 2 전류 센서 저항기(160)에 접속된 제 1 주전극 및, 상기 제 2 전류 출력 단자(68)에 결합된 제 2 주전극을 갖는 상기 제 1 도전형의 제 2 풀-다운 트랜지스터(166)를 포함하는 것을 특징으로 하는, 자기 기록 캐리어상에 정보 신호를 기록하기 위한 장치.
  14. 제 13 항에 있어서,
    상기 제 1 전류 미러(14)와 상기 제 2 전류 미러(22)는 각각, 상기 제 1 전류 입력 단자(16) 및 상기 제 2 전류 입력 단자(24)에 각각 접속된 제어 전극 및 제 2 주전극, 및 상기 제 1 공급 단자(10)에 결합된 제 2 주전극을 갖는 제 2 도전형의 다이오드-접속된 입력 트랜지스터(Tip)와, 상기 각각의 입력 트랜지스터(Tip)의 제어 전극에 접속된 제어 전극, 상기 제 1 공급 단자(10)에 결합된 제 1 주전극 및, 상기 제 1 전류 출력 단자(18)와 상기 제 2 전류 출력 단자(26)에 각각 접속된 제 2 주전극을 갖는 상기 제 2 도전형의 출력 트랜지스터(Top)와, 상기 관련된 입력 트랜지스터(Tip)의 제어 전극에 접속된 제어 전극, 상기 제 1 공급 단자(10)에 결합된 제 1 주전극 및, 상기 다른 제 1 전류 출력 단자(162)와 상기 제 2 전류 출력 단자(158)에 각각 접속된 제 2 주전극을 갖는 상기 제 2 도전형의 다른 출력 트랜지스터(T'op)를 포함하는 것을 특징으로 하는, 자기 기록 캐리어상에 정보 신호를 기록하기 위한 장치.
  15. 제 3 항에 있어서,
    상기 기록 증폭기(4)는,
    제어전극, 제 1 주전극 및, 제 2 주전극을 각각 갖는 제 1 도전형의 제 1 구동기 트랜지스터(182), 제 2 구동기 트랜지스터(184), 제 3 구동기 트랜지스터(186) 및, 제 4 구동기 트랜지스터(188)로서, 상기 제 1 트랜지스터(182)와 제 2 트랜지스터(184)의 제어 전극들은 상기 제 1 신호 단자(1)에 결합되어 있고, 상기 제 3 트랜지스터(186)와 제 4 트랜지스터(188)는 상기 제 2 신호 단자(3)에 결합되어 있는, 상기 구동기 트랜지스터들과,
    제어 전극, 제 1 주전극 및, 제 2 주전극을 각각 갖는 제 2 도전형의 제 5 트랜지스터(198), 제 6 트랜지스터(200), 제 7 트랜지스터(202) 및, 제 8 트랜지스터(204)와,
    상기 제 5 트랜지스터(198)와 상기 제 6 트랜지스터(200)의 제어 전극들과 상기 제 5 트랜지스터(198)의 제 2 주전극은 제 1 바이어스 전류원(206)을 경유해서 상기 제 2 공급 단자(12)에 결합되고, 상기 제 7 트랜지스터(202) 및 상기 제 8 트랜지스터(204)의 제어 전극들과 상기 제 8 트랜지스터(204)의 제 2 주전극은 제 2 바이어스 전류원(208)을 경유해서 상기 제 2 공급 단자(12)에 결합되는, 상기 제 1 바이어스 전류원(206) 및 제 2 바이어스 전류원(208)과,
    각각, 상기 제 1 트랜지스터(182)의 제 1 주전극을 상기 제 5 트랜지스터(198)의 제 1 주전극에 결합시키고, 상기 제 2 트랜지스터(184)의 제 1주전극을 상기 제 6 트랜지스터(200)의 제 1 주전극에 결합시키고, 상기 제 3 트랜지스터(186)의 제 1 주전극을 상기 제 7 트랜지스터(202)의 제 1 주전극에 결합시키고, 상기 제 4 트랜지스터(188)의 제 1 주전극을 상기 제 8 트랜지스터(204)의 제 1 주전극에 결합시키기 위한 제 1 결합 저항기(190), 제 2 결합 저항기(192), 제 3 결합 저항기(194) 및, 제 4 결합 저항기(196)와,
    상기 제 2 트랜지스터(184)의 제 1 주전극을 상기 제 7 트랜지스터(202)의 제 1 주전극에 결합시키는 제 1 커패시터(178)와, 상기 제 3 트랜지스터(186)의 제 1 주전극을 상기 제 6 트랜지스터(200)의 제 1 주전극에 결합시키는 제 2 커패시터(180)를 포함하고,
    상기 제 1 트랜지스터(182) 및 제 4 트랜지스터(188)의 제 2 주전극들은 상기 제 1 공급 단자(10)에 결합되고,
    상기 제 2 트랜지스터(184), 제 3 트랜지스터(186), 제 6 트랜지스터(200) 및, 제 7 트랜지스터(202)의 제 2 주전극들은 상기 제 1 전류 입력 단자(16), 상기 제 2 전류 입력 단자(24), 상기 제 3 전류 입력 단자(32) 및, 상기 제 4 전류 입력 단자(40)에 각각 결합되는 것을 특징으로 하는, 자기 기록 캐리어상에 정보 신호를 기록하기 위한 장치.
  16. 제 1 항 또는 제 2 항에 있어서,
    상기 기록 증폭기는, 제 1 커패시터(142)가 상기 제 1 전류 입력 단자(16)와 상기 제 2 전류 출력 단자(26)사이에 접속되고, 제 2 커패시터(144)가 상기 제 2전류 입력 단자(24)와 상기 제 1 전류 출력 단자(18)사이에 접속된, 2개의 커패시터들(142, 144)중 적어도 한 커패시터를 포함하는 것을 특징으로 하는, 자기 기록 캐리어상에 정보 신호를 기록하기 위한 장치.
  17. 제 3 항에 있어서,
    상기 기록 증폭기는, 제 3 커패시터(146)가 상기 제 3 전류 입력 단자(32)와 상기 제 4 전류 출력 단자(42)사이에 접속되고, 제 4 커패시터(148)가 상기 제 4 전류 입력 단자(40)와 상기 제 3 전류 출력 단자(34)사이에 접속된, 2개의 다른 커패시터들(146, 148)중 적어도 한 커패시터를 포함하는 것을 특징으로 하는, 자기 기록 캐리어상에 정보 신호를 기록하기 위한 장치.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6124751A (en) 1997-06-30 2000-09-26 Stmicroelectronics, Inc. Boost capacitor for an H-bridge integrated circuit motor controller having matching characteristics with that of the low-side switching devices of the bridge
US6166869A (en) * 1997-06-30 2000-12-26 Stmicroelectronics, Inc. Method and circuit for enabling rapid flux reversal in the coil of a write head associated with a computer disk drive, or the like
US6052017A (en) * 1997-06-30 2000-04-18 Stmicroelectronics, Inc. Method and circuit for enabling rapid flux reversal in the coil of a write head associated with a computer disk drive, or the like
US6219195B1 (en) * 1998-01-29 2001-04-17 Marvell Technology Group Ltd. Low-noise magneto-resistive amplifier using CMOS technology
US6301068B1 (en) 1998-07-02 2001-10-09 Seagate Technology Llc Programmable write current waveform for high frequency magnetic recording
US6246533B1 (en) * 1998-07-13 2001-06-12 Agilent Technologies, Inc. Programmable write driver circuit for writing information to a magnetic storage media
US6222695B1 (en) * 1998-08-10 2001-04-24 Siemens Microelectronics, Inc. System and method for a preamplifier write circuit with reduced rise/fall time
US6683740B1 (en) * 1999-10-21 2004-01-27 Sony Corporation Architecture for a hard disk drive write amplifier circuit with damping control
US6631045B1 (en) 1999-10-29 2003-10-07 Stmicroelectronics, Inc. Method and apparatus for ramp loading in a hard disk drive using pulse width modulation
US6275092B1 (en) * 1999-11-16 2001-08-14 Texas Instruments Incorporated Active damping circuit
US6671118B2 (en) * 2000-04-18 2003-12-30 Seagate Technology Llc Common mode termination method and apparatus for a write head
US6580326B2 (en) * 2001-05-25 2003-06-17 Infineon Technologies North America Corp. High-bandwidth low-voltage gain cell and voltage follower having an enhanced transconductance
US6646481B2 (en) * 2001-09-28 2003-11-11 Winbond Electronics Corporation Current steering circuit for amplifier
US7006313B2 (en) * 2002-06-25 2006-02-28 Texas Instruments Incorporated Circuit and method to match common mode flex impedance and to achieve symmetrical switching voltage outputs of write driver
US7209307B2 (en) * 2003-03-27 2007-04-24 Sony Corporation Variable read output impedance control circuit for a magnetic media storage system
US7133234B2 (en) * 2003-07-08 2006-11-07 Texas Instruments Incorporated Hard disk drive preamplifier write driver
US7362530B2 (en) * 2004-03-02 2008-04-22 Texas Instruments Incorporated Amplifier apparatus for use with a sensor
US7365928B2 (en) * 2004-04-14 2008-04-29 Stmicroelectronics, Inc. Write driver with improved boosting circuit and interconnect impedance matching
US7375909B2 (en) * 2004-04-14 2008-05-20 Stmicroelectronics, Inc. Write driver with power optimization and interconnect impedance matching
ATE352087T1 (de) * 2004-11-05 2007-02-15 Skidata Ag Vorrichtung zum beschreiben einer magnetschicht
US20060132198A1 (en) * 2004-12-22 2006-06-22 Reza Sharifi Above rail writer driver
US7463094B2 (en) * 2007-03-30 2008-12-09 Don Roy Sauer Linearized class AB biased differential input stage
US7772926B2 (en) * 2008-08-25 2010-08-10 Analog Devices, Inc. Setting the DC operating current of a rail-to-rail output stage of an op-amp
US7999619B2 (en) * 2009-02-09 2011-08-16 Infineon Technologies Ag Class AB output stage
JP5459157B2 (ja) * 2010-09-16 2014-04-02 富士電機株式会社 乗算器要素回路および乗算器
US8649199B2 (en) 2011-10-29 2014-02-11 Ixys Corporation Low forward voltage rectifier
US9042143B2 (en) 2011-10-29 2015-05-26 Ixys Corporation Low forward voltage rectifier using capacitive current splitting
US8804261B2 (en) * 2012-07-27 2014-08-12 Lsi Corporation Over-the-rail write driver for magnetic storage systems

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5278912A (en) * 1991-06-28 1994-01-11 Resound Corporation Multiband programmable compression system
JP3109889B2 (ja) * 1992-01-30 2000-11-20 株式会社日立製作所 磁気ヘッド用回路
US5287231A (en) * 1992-10-06 1994-02-15 Vtc Inc. Write circuit having current mirrors between predriver and write driver circuits for maximum head voltage swing
US5315231A (en) * 1992-11-16 1994-05-24 Hughes Aircraft Company Symmetrical bipolar bias current source with high power supply rejection ratio (PSRR)
WO1995010049A1 (en) * 1993-10-06 1995-04-13 Philips Electronics N.V. Arrangement for reading information from a track on a record carrier
ATE198385T1 (de) * 1994-06-10 2001-01-15 Koninkl Philips Electronics Nv Anordnung mit magnetschreibkopf sowie schreibverstärker mit kapazitiver stromkompensation
ATE209815T1 (de) * 1994-06-10 2001-12-15 Koninkl Philips Electronics Nv Anordnung zur aufzeichnung eines informationssignals auf einen magnetaufzeichnungsträger
JPH10501665A (ja) * 1994-06-15 1998-02-10 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 低電源電圧に関して同相除去をする差動増幅器

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KR19980701539A (ko) 1998-05-15

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