KR19980701539A - 자기 기입 헤드, 및 용량성 전송 제어 보상 기능을 갖는 기입 증폭기(arrangement comprising a magnetic write head, and write amplifier with capacitive feedforward compansation) - Google Patents

자기 기입 헤드, 및 용량성 전송 제어 보상 기능을 갖는 기입 증폭기(arrangement comprising a magnetic write head, and write amplifier with capacitive feedforward compansation) Download PDF

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요트.게.아.롤페즈
필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은, 기입 헤드(2)를 통해서 극성을 변경시키기 위한 기입 전류를 생성하기 위해서 전류 미러의 입력 단자(16,40;24,32) 사이의 두 개의 스위칭가능한 부동 전류 공급원(46,48)에 의해 한 번에 두 번 켜지는 4개의 전류 미러(14,22,30 및 38)을 포함하는 기입 증폭기(4)에 관한 것이다. 기록 단자(6,8)에서 기입 증폭기(4)의 기생 커패시턴스(Cp1, Cp2) 및/또는 기입 헤드(2)를 통과하는 기생 커패시턴스는 피드포워드(feed-forward) 커패시터(170,172,174,176)에 의해 보상된다. 기입 헤드(2)의 단자(6,8)에서의 높은 임피던스에 의해서, 기입 헤드(2)를 횡단하는 공통-모드 전압은 공통 모드 회로에 의해서 임의의 원하는 전압치로 고정될 수 있다.

Description

자기 기입 헤드, 및 용량성 전송 제어 보상 기능을 갖는 기입 증폭기
[기술분야]
본 발명은 기록 캐리어(record carrier) 위에 정보를 기록하기 위한 기입 헤드를 포함하는, 자기 기록 캐리어 위에 정보 신호를 기록하기 위한 장치에 관한 것이며, 상기 기입 증폭기는, 정보 신호를 대표하는 반대 신호를 수신하기 위한 제1 신호 단자 및 제2 신호 단자와;
상기 정보 신호에 응답하여 기입 헤드를 구동시키기 위해 기입 헤드에 결합된 제1 기입 단자 및 제2 기입 단자와;
기입 증폭기를 위한 전원 전압의 접속을 위한 제1 공급 단자 및 제2 공급 단자와;
제1 전류 입력 단자와, 상기 제1 기입 단자에 결합된 제1 전류 출력 단자, 및 상기 제1 공급 단자에 접속된 제1 공통 전류 단자를 갖는 제1 전류 미러(mirror ) 와;
제2 전류 입력 단자와, 상기 제2 기입 단자에 결합된 제2 전류 출력 단자, 및 상기 제1 공급 단자에 접속된 제2 공통 전류 단자를 갖는 제2 전류 미러;및
제1 정보 신호 값을 위한 제1 기입 단자와 제2 기입 단자를 경유해서 상기 제1 전류 출력 단자와 제2 공급 단자 사이의 제1 전류 경로를 경유해서 전류가 흐를 수 있도록 하고, 제2 정보 신호 값을 위한 제2 기입 단자와 제1 기입 단자를 경유해서 상기 제2 전류 출력 단자와 제2 공급 단자 사이의 제2 전류 경로를 경유해서 전류가 흐를 수 있도록 하는 전류 스위칭 수단을 포함한다.
[발명의배경]
본 발명은 그러한 장치에 사용하기 위한 기입 증폭기에 관한 것이다. 그러한 장치와 기입 증폭기는 미국특허 5,282,094호로부터 공지되어있다(도1 참조). 유도 기입 헤드를 갖는 기입 증폭기는 특히 디지탈 정보 신호의 저장을 위한 하드 디스크 드라이브에서 사용되며, 기입 헤드를 통한 기입 전류의 극성은 정보 신호의 비트 패턴에 응답하여 반전된다. 하드 디스크 드라이브의 저장 용량을 일정하게 증가시키는 경향이 있다. 데이터의 증가량을 저장하기 위해 필요한 시간을 최소화시키기 위해서, 비트 속도를 단계적으로 올림으로써 데이터 전송을 일정하게 가속화시키는 경향이 있다. 이것은 기입 전류와 반대되는 점점 빠른 극성을 필요로 한다.
기입 헤드만을 통해서 기입 전류가 더 이상 흐르지 않을 뿐만 아니라, 제1 및 제2 기입 단자에 존재하는 기생 커패시턴스를 통해서도 흐르지 않는 것이 문제이다. 이 기생 커패시턴스는 기입 증폭기의 내부 커패시턴스에 의해서 발생되며, 그 기생 커패시턴스는 기입 증폭기의 제1 및 제2 기입 단자에 기입 헤드를 연결하는 와이어의 배선 커패시턴스와 기입 헤드 자체를 횡단한다. 기입 헤드를 통한 기입 전류는 높은 비트 속도로 왜곡되어, 정보 캐리어 상의 기록이 부정확하게 된다.
[발명의 상세한 설명]
본 발명의 목적은 높은 비트 속도로 정보 저장의 정확도를 향상시키는 것이다.
이러한 목적을 위해서, 본 발명에 따라, 처음 정의된 종류의 장치에서, 기입증폭기는,
정보 신호에 응답하여 제1 전류 경로에서 전류 흐름의 방향에 대응하는 방향을 갖는 용량 전류를 제1 전류 입력 단자에 추가하기 위한 제1 보상 수단;및
정보 신호에 응답하여 제2 전류 경로에서 전류 흐름의 방향에 대응하는 방향을 갖는 용량 전류를 제2 전류 입력 단자에 추가하기 위한 제2 보상 수단 중의 적어도 하나를 더 포함하는 것을 특징으로 한다.
신호 전달 동안, 제1 및 제2 보상 수단은 전류 미러를 통해서 기입 단자에 용량 전하를 공급한다. 이러한 추가의 용량 전류는 기생 커패시턴스로 흐르는 용량 전류를 보상하는 데에 도움을 줌으로써, 기입 헤드 내에서의 회전 속도를 향상시킨다. 그러한 보상은 피드포워드(feed-forward)에 기초하기 때문에, 과도한 보상은 목표를 빗나가는 결과를 초래할 뿐만 아니라 불안정성을 제공할 뿐이다.
본 발명에 따라, 피드포워드 보상은 제1 보상 수단은 제1 전류 입력 단자와 제2 신호 단자 사이에 삽입된 제1 피드포워드 커패시터를 포함하고, 제2 보상 수단은 제2 전류 입력 단자와 제1 신호 단자 사이에 삽입된 제2 피드포워드 커패시터를 포함하는 것을 특징으로 하는 일 양태에서 얻어질 수 있다. 최적의 효과를 위해서, 커패시터는, 그 장치의 대칭을 흐트러지지 않게 하기 위해서, 한 쌍, 즉, 제2 신호 단자와 제2 신호 단자를 쌍으로 사용되는 것이 바람직하다.
공지된 장치에서, 기입 헤드를 통해서 전류에 반대되는 극성은 기입 단자들 중의 하나와 제2 공급 단자 사이의 낮은 임피던스 연결을 설립하는 전류 스위칭 수단을 사용하여 이루어진다. 다른 기입 단자는 다음에 제1 및 제2 전류 미러의 높은 임피던스 전류 출력 단자에 연결된다. 그 결과로서, 기입 헤드를 교차하는 공통-모드전압은 고정된 값을 갖지 않으며, 정보 신호의 앞선 비트 패턴의 1 또는 0의 수에 의존한다. 결과적으로, 다음 비트 변화는 변경되기 바로 전에 공통 모드 전압에 의해서 영향을 받을 수 있으며, 이것은 비트 배턴 의존성 신호 왜곡을 발생시킬 수도 있다. 또한, 변동하는 공통 모드 전압은 다른 감지 회로에 혼선을 만들 수도 있다. 이러한 문제는 기록될 정보 신호의 비트 속도를 제한한다. 기입 증폭기의 구조가 높은 비트 속도에 적합하도록 만드는 그러한 기입 증폭기를 갖는 본 발명의 일 양태는, 전류 1스위칭 수단은,
제3 전류 입력 단자와, 제1 기입 단자에 결합된 제3 전류 출력 단자, 및 제2 공급 단자에 접속된 제3 공통 전류 단자와;
제4 전류 입력 단자와, 제2 기입 단자에 결합된 제4 전류 출력 단자, 및 제2 공급 단자에 접속된 제4 공통 전류 단자를 포함하는 제4 전류 미러와;
제1 정보 신호값에 대한 제1 전류를 공급하기 위해 제1 전류 입력 단자와 제 4 전류 입력 단자 사이에 접속된 제1 스위칭가능한 전류 공급원과;및
제2 정보 신호값에 대한 제2 전류를 공급하기 위해 제2 전류 입력 단자와 제 3 전류 입력 단자 사이에 접속된 제2 스위칭가능한 전류 공급원을 포함하는 것을 특징으로 한다.
기입 헤드는 제4 전류 미러의 높은 임피던스 출력 사에 접속되어 있으며, 스위칭가능한 전류 공급원에 의해서 한 번에 두 번 켜진다. 제1 스위칭가능한 전류 공급원이 행동하면, 전류는 제1 및 제4 전류 미러를 경유해서 제1 공급단자로부터 제2 공급 단자로 기입 헤드를 통해서 흐를 것이다. 반대 전류가 제2 스위칭가능한 전류 공급원이 행동하면, 반대 전류가 제2 및 제3 전류 미러를 경유해서 제1 공급 단자로부터 제2 공급 단자로 기입 헤드를 통해서 흐를 것이다. 기입 헤드는 제4 전류 미러의 높은 임피던스 전류 출력 단자들 사이에 접속되어있기 때문에, 공통 모드 전압은 필요에 따라 추가의 척도, 바람직하게는 전류 공급원전압의 절반에 의해서 고정될 수 있으며, 비트 패턴에 무관하게 제공될 수 있다. 전류 미러는 다음에, 기입 헤드 전압의 피크 동안에만 포화되며, 기입 증폭기의 출력 트랜지스터의 과포화를 방지하기 위해서 클램핑 회로가 필요없다.
원한다면, 제3 및 제4 전류 미러도 기생 커패시턴를 피드포워드로 보상하기 위해 사용되면, 그의 목적은 본 발명에 따른 장치는, 기입 증폭기가 제3 전류 입력단자와 제2 신호 단자 사이에 삽입된 제3 피드포워드 커패시터와, 제4 전류 입력단자와 제1 신호 단자 사이에 삽입된 제4 피드포워드 커패시터 중의 적어도 하나를 포함하는 것을 특징으로 한다.
제4 포워드 커패시터는 제1 및 제2 신호 단자에서 정보 신호에 의해서 구동될 필요가 있다. 정보 신호원의 커패시터 부하를 감소시키기 위해서, 본 발명에 따른 장치의 한 양태에서, 기입 증폭기는,
각각 제어전극과, 제1 주 전극 및 제2 주 전극을 갖는 제1 도전율 타입의 제 1 구동기 트랜지스터, 제2 구동기 트랜지스터, 제3 구동기 트랜지스터 및 제4 구동기 트랜지스터와 (여기서, 제1 구동기 트랜지스터와 제2 구동기 트랜지스터의 제어 전극은 제1 신호 단자에 결합되어있고, 제3 구동기 트랜지스터와 제4 구동기 트랜지스터는 제2 신호 단자에 결합되어있다);
각각 제어 전극과, 제1 주 전극과 제2 주 전극을 갖는 제2 도전율 타입의 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터 및 제8 트랜지스터와;
제5 트랜지스터와 제6 트랜지스터의 제어 전극과 제5 트랜지스터의 제2 주 전극은 제1 바이어스 전류 공급원을 경유해서 제2 공급 단자에 결합되고, 제7 트랜지스터와 제8 트랜지스터의 제어 전극과 제8 트랜지스터의 제2 주 전극은 제2 바이어스 전류 공급원을 경유해서 제2 공급 단자에 결합되는, 제1 바이어스 전류 공급원 및 제2 바이어스 전류 공급원과;
각각, 제1 트랜지스터의 제1 주 전극을 제5 트랜지스터의 제1 주 전극에 결합시키고, 제2 트랜지스터의 제1 주 전극을 제6 트랜지스터의 제1 주 전극에 결합시키고, 제3 트랜지스터의 제1 주 전극을 제7 트랜지스터의 제1 주 전극에 결합시키고, 제4 트랜지스터의 제1 주 전극을 제8 트랜지스터의 제1 주 전극에 결합시키기 위한 제1 결합 저항기, 제2 결합 저항기, 제3 결합 저항기 및 제4 결합 저항기;및
제2 트랜지스터의 제1 주 전극을 제7 트랜지스터의 제1 주 전극에 결합시키고, 제3 트랜지스터의 제1 주 전극을 제6 트랜지스터의 제1 주 전극에 결합시키기 위한 제1 커패시터를 포함하는 기록 증폭기로서,
제1 트랜지스터와 및 제4 트랜지스터의 제2 주 전극은 제1 공급 단자에 결합되고, 제2 트랜지스터, 제3 트랜지스터, 제6 트랜지스터 및 제7 트랜지스터의 제2 주 전극은 각각 제1 전류 입력 단자, 제2 전류 입력단자, 제3 전류 입력 단자 및 제4 전류 입력 단자에 결합되어 있는 것을 특징으로 한다.
이 장치는 정보 신호를 완충하고, 완전히 균형잡히고, 4 대신에 2 피드포워드 커패시터만을 사용한다.
4개의 전류 미러는 임의의 적합한 타입일 수 있다. 기입 증폭기의 최대 진폭을 위해서, 본 발명에 따른 장치의 바람직한 양태는, 제3 전류 미러와 제4 전류 미러가 각각, 제3 및 제4 전류 입력 단자에 연결된 제2 주 전극과 제어 전극을 갖고, 제2 공급 단자에 결합된 제1 주 전극을 갖는 제1 도전율 타입의 다이오드-연결된 입력 트랜지스터와, 적절한 입력 트랜지스터의 제어 전극에 접속된 제어 전극과, 제2 공급 단자에 결합된 제1 주 전극, 및 제3 및 제4 전류 출력 단자에 접속된 제2 주 전극을 갖는 제1 도전율 타입의 출력 트랜지스터를 포함하며,
제1 전류 미러와 제2 전류 미러가 각각, 제1 및 제2 전류 입력 단자에 연결된 제2 주 전극과 제어 전극을 갖고, 제1 공급 단자에 결합된 제1 주 전극을 갖는 제2 도전율 타입의 다이오드-연결된 입력 트랜지스터와, 적절한 입력 트랜지스터의 제어 전극에 접속된 제어 전극과, 제1 공급 단자에 결합된 제1 주 전극, 및 제1 및 제2 전류 출력 단자에 접속된 제2 주 전극을 갖는 제2 도전율 타입의 출력 트랜지스터를 포함하는 것을 특징으로 한다.
그렇게 구현된 전류 미러는 최도 전압을 생성하며, 전원 전압 가까이까지 출력 진폭을 가능하게 한다. 또한, 이들은 전류 트랜지스터 기능에서 기본적으로 한 가지 역할을 가지고 있어서, 파형의 추가 공명을 생성하지 않는다. 공명은 기호간 간섭을 유도할 수 있다.
바이폴러 또는 유니폴러 M0S 트랜지스터일 수도 있다는 것이 주목된다. 제어 전극, 제1 주 전극 및 제2 주 전극은, 바이폴라 트랜지스터의 경우에는, 각각, 베이스, 이미터 및 콜렉터에 대응되고, 유니폴라의 경우에는, 각각 게이트, 소스 및 드레인에 상응한다.
이 양태는 제1 및 제2 전류 미러의 입력 트랜지스터와 출력 트랜지스터의 제1 주 전극은 저항기를 경유해서 제1 공급 단자에 접속되고, 제3 및 제4 전류 미러의 입력 트랜지스터와 출력 트랜지스터의 제1 주 전극은 저항기를 경유해서 제2 공급 단자에 접속된다.
저항기는 전류 미러 트랜지스터 사이를 더 잘 일치시키고, 온도 안정성을 향상시킨다.
공통-모드 제어를 갖는 본 발명에 따른 장치의 제1 구체예에서, 기입 증폭기는,
제1 기입 단자와 제1 노드 사이에 접속된 제1 저항기와, 제1 노드와 제2 기입 단자 사이에 접속된 제2 저항기와, 제1 공급 단자와 제1 노드 사이에 접속된 제3 저항기, 및 제2 공급 단자와 제1 노드 사이에 접속된 제4 저항기를 더 포함한다.
제1 및 제2 저항기는 기입 헤드를 가로질러 직렬로 배치되어 있고, 기입 헤드를 위한 완충 저항기를 형성한다. 기입 헤드를 통과하는 공통-모드 전압은 제1 및 제2 저항기의 중앙 탭을 헝성하는 제1 노드 상의 전압과 같고 전류 공급원을 가로질러 배치되고 제3 및 제4 저항기를 포함하는 간단한 전압 분할기에 의해서 고정된다. 전압 분할기의 임피던스가 감소함에 따라 고통 모드 전압이 고정은 향상된다. 너무 낮은 임피던스는 전압 분할기의 낭비를 증가시킨다는 관점에서 피해야 한다.
낭비를 감소시키기 위해서, 본 발명에 따른 공통 모드 제어를 갖는 장치의 제2 양태에서, 기입 증폭기는, 제1 기입 단자와 제1 노드 사이에 접속된 제1 저항기와; 제1 노드와 제2 기입 단자 사이에 접속된 제2 저항기와, 제어 전극을 갖는 제1 도전율 타입의 제1 트랜지스터와; 제1 공급 단자에 결합된 제2 주 전극과 제1 노드에 접속된 제1 주 전극과;제2 트랜지스터의 제어 전극에 접속된 제2 주 전극과, 제1 트랜지스터, 및 제1 주 전극에 접속된 제어 전극을 갖는 제1 도전율 타입의 제2 트랜지스터와; 제2 트랜지스터의 제2 주전극과 제1 공급 단자 사이에 접속된 제3 저항기와; 제어 전극을 갖는 제2 도전율 타입의 제3 트랜지스터와, 제2 공급 단자에 결합된 제2 주 전극과 제1 노드에 접속된 제1 주 전극과; 제3 트랜지스터의 제어 전극에 접속된 제어 전극을 갖는 제2 도전율 타입의 제4 트랜지스터와, 제4 트랜지스터의 제어 전극에 접속된 제2 주 전극과 제2 트랜지스터의 제1 주 전극에 접속된 제1 주 전극; 및 제4 트랜지스터의 제2 주 전극과 제2 공급 단자 사이에 접속된 제4 저항기를 더 포함하는 것을 특징으로 한다.
제1 및 제2 트랜지스터는 클래스 A/B에서 작동하고, 제1 노드에서 낮은 임피던스를 생성하며, 그것은 더 큰 제3 및 제4 저항기와 비교하면서 실현될 수 있다.
네 개의 전류 미러 중에서 두 개만이 동시에 활성이다. 그 전류 미러들을 켜면, 네 개의 전류 미러를 통해서 정지전류가 흐를 수 있도록 함으로써 속도를 높일 수 있다. 그러면, 그 전류 미러에서 길잃은 커패시턴스를 충전 및 방전하기 위한 전류가 덜 필요하다. 본 발명에 따른 공통 모드 제어에 따른 제3 양태에서, 기입증폭기는,
제1 기입 단자와 제1 노드 사이에 접속된 제1 저항기와, 제1 노드와 제2 기입 단자 사이에 접속된 제2 저항기와, 제1 기입 단자와 제2 노드 사이에 접속된 제3 저항기와, 제2 노드와 제2 기입 단자 사이에 접속된 제4 저항기와;
제어 전극, 제1 노드에 접속된 제1 주 전극 및 제1 공급 단자에 결합된 제2 주 전극을 갖는 제1 도전율 타입의 제1 트랜지스터와, 제1 트랜지스터의 제어 전극에 접속된 제어 전극, 제2 트랜지스터의 제어 전극에 접속된 제2 주 전극과, 제1 트랜지스터의 제어 전극, 및 제1 주 전극에 접속된 제어 전극을 갖는 제1 도전율타입의 제2 트랜지스터와, 제2 트랜지스터의 제2 주 전극과 제1 공급 단자 사이에 접속된 제5 저항기와, 제1 트랜지스터의 제어 전극에 접속된 제어 전극과, 제1 노드에 접속된 제1 주 전극 및 제2 공급 단자에 결합된 제2 주 전극을 갖는 제1 도전율 타입의 제3 트랜지스터와;
제어 전극, 제1 노드에 접속된 제1 주 전극 및 제3 전류 입력 단자와 제4 전류 입력 단자 중의 하나에 결합된 제2 주 전극을 갖는 제2 도전율 타입의 제4 트랜지스터, 제4 트랜지스터의 제어 전극에 접속된 제어 전극과, 제2 트랜지스터의 제1 주 전극에 접속된 제1 주 전극 및 제5 트랜지스터의 제어 전극에 접속된 제2 주요 전극을 갖는 제2 도전율 타입의 제5 트랜지스터, 제2 공급 단자와 제5 트랜지스터의 제2 주 전극 사이에 접속된 제6 저항기, 제4 트랜지스터의 제어 전극에 접속된 제어 전극과, 제2 노드에 접속된 제1 주 전극 및 제3 전류 입력 단자와 제4 전류 입력 단자 중의 나머지 하나에 결합된 제2 주 전극을 갖는 제2 도전율 타입의 제6 트랜지스터를 더 포함하는 것을 특징으로 한다.
이 양태는 4개의 전류 미러를 위해 셋팅된 정지전류와 공통-모드 제어를 합하는 것이 유리하다. 이제, 제1 및 제2 노드에 연결된 4개의 트랜지스터를 통과하는 바이어스 전류는, 공급 단자로 드레인되지 않고 4개의 전류 미러의 각 전류 입력 단자로 유입되어, 전류 미러를 위한 정지 전류로서 역할을 한다. 완충 저항은 제1 및 제2 노드에서의 중앙 탭을 갖는 두 개의 저항의 일련의 두 개의 사슬로 이루어져있다. 전류 미러는 전류 미러의 전류 이득에 의해서 결정된 요소에 의해서 공통-모드 신호를 위한 완충 저항의 가시(apparent) 저항을 감소시킨다. 각 직렬 사슬은 이미터가 제1 노드에 접속된, 제1 및 제4 트랜지스터, 및 이미터가 제2 노드에 접속된 제3 및 제6 트랜지스터를 위한 이미터 저항기로서 역할을 한다. 이것은 제1 트랜지스터와 제4 트랜지스터 사이와, 제3 트랜지스터와 제6 트랜지스터 사이의 가능한 불일치에 의한 영향을 감소시킨다. 또다른 양태는 제2 노드가 제1 노드에 접속되어 있는 것을 특징으로 한다.
상기 언급한 제1 및 제2 스위칭가능한 전류 공급원은, 전류가 기록 헤드를 통해서 얼마나 많이 흐르는지, 또 어떤 방향으로 흐르는지를 결정한다. 본 발명에 따른 장치의 양태에서, 제1 및 제2 스위칭가능한 전류 공급원은, 제3 노드에 접속된 제어 전극과, 제1 주 전극, 및 제1 전류 입력 단자에 결합된 제2 주 전극을 갖는 제1 도전율 타입의 제7 트랜지스터, 제7 트랜지스터의 제어 전극에 접속된 제어전극과, 제1 주전극 및 제1공급 단자에 결합된 제2 주 전극을 갖는 제1 도전율 타입의 제8 트랜지스터, 제4 노드에 접속된 제어 전극과, 제7 트랜지스터의 제1 주전극에 접속된 제1 주 전극, 및 제4 전류 입력 단자에 결합된 제2 주 전극을 갖는 제9 트랜지스터, 제8 트랜지스터의 제1 주 전극에 연결된 제1 주 전극과, 제4 노드에 접속된 제2 주 전극과 제어 전극을 갖는 제2 도전율 타입의 다이오드-접속된 제 10 트랜지스터, 제4 노드에 바이어스 전류를 공급하기 위해 제4 노드에 결합된 바이어스 전류 공급원과;
제5 노드에 접속된 제어 전극과, 제2 전류 입력 단자에 결합된 제2 주 전극과 제1 주 전극을 갖는 제1 도전율 타입의 제11 트랜지스터, 제11 트랜지스터의 제어 전극에 접속된 제어 전극과, 제1 공급 단자에 결합된 제2 주 전극과 제1 주 전극을 갖는 제12 트랜지스터, 및 제4 노드에 접속된 제어 전극과, 트랜지스터의 제1 주 전극에 접속된 제1 주 전극, 및 제3 전류 입력 단자에 결합된 제2 주 전극을 갖는 제2 도전율 타입의 제13 트랜지스터를 포함하는 것을 특징으로 한다.
바이어스 전류 공급원은 기록 헤드를 통해서 기입 전류의 크기를 결정한다. 바이어스 전류는, 정보 시호의 값에 따라서, 제8 트랜지스터 또는 제12 트랜지스터를 경유해서 전원 공급원으로 드레인된다. 제7, 제9 및 제10 트랜지스터는 제8 트랜지스터와 상호연결되고, 제11, 제13 및 제10 트랜지스터는 제12 트랜지스터와 상호연결된다. 제8 또는 제12 트랜지스터의 동작은 제1 전류 입력 단자로부터 제7 및 제9 트랜지스터를 통해서 제3 전류 입력 단자로, 또는 제2 전류 입력 단자로부터 제4 전류 입력 단자로 흐른다. 필요에 따라 적합한 버퍼를 경유해서 인가된, 제3 및 제5 노드의 정보 신호의 지류 레벨은, 전류 입력 단자의 직류 레벨로부터 완전히 분리된다. 스위칭가능한 전류 공급원은, 스위칭 신호가 자유롭게 선택될 수 있는 직류 레벨을 갖는 부동 스위칭가능한 전류 공급원을 형성한다.
정보 신호를 위한 버퍼는 이미터 추적자 또는 공급원 추적자일 수 있다. 이들 추적자를 위한 정지 전류 공급은 스위칭가능한 전류 공급원을 위한 전류 공급원과 합해서 사용하는 것이 유리하다. 이러한 목적을 위해서, 이 장치의 양태는, 제1 및 제2 스위칭가능한 전류 공급원은, 정보 신호를 수신하기 위한 제어 전극과, 제3 노드에 접속된 제1 주 전극 및 제1 공급 단자에 결합된 제2 주 전극을 갖는 제1 도전율 타입의 제14 트랜지스터, 정보 신호를 수신하기 위한 제어 전극과, 제5 노드에 접속된 제1 주 전극 및 제1 공급 단자에 결합된 제2 주 전극을 갖는 제1 도전율 타입의 제15 트랜지스터, 제8 트랜지스터의 제어 전극에 접속된 제어 전극과, 제8 트랜지스터의 제1 주 전극에 접속된 제1 주 전극, 및 제5 노드에 결합된 제2 주 전극을 갖는 제1 도전율 타입의 제16 트랜지스터, 제12 트랜지스터의 제어 전극에 접속된 제어 전극과, 제12 트랜지스터의 제1 주 전극에 접속된 제1 주 전극, 및 제3 노드에 결합된 제2 주 전극을 갖는 제1 도전율 타입의 제17 트랜지스터를 포함하는 전류 공급원이며, 상기 제8 트랜지스터의 제2 주 전극은 제3 노드에 접속되고, 제12 트랜지스터의 제2 주 전극은 제5 노드에 접속되어있는 것을 특징으로 한다.
제14 및 제15 트랜지스터는 신호 추적자를 동작시키고 정보 신호를 완충시킨다. 이들 트랜지스터를 통과하는 전류는 제8 및 제12 트랜지스터를 통해서 각각 제 4노드로 흐른다. 제16 및 제17 트랜지스터는, 바이어스 전류 공급원으로부터 바이어스 전류의 절반만이 하나의 신호 추적자로 흐르고 나머지 절반은 다른 신호 추적자를 통해서 흐른다.
또다른 방법으로서 전류 스위칭 수단이 고안되었는데, 예를들면, 미국 특허 5,282,094호에 공지되어있다(도1 참조). 이러한 목적을 위해서, 본 발명에 따른 장치의 양태에서, 전류 스위칭 수단은,
제1 주 전극은 바이어스 전류 공급원으로부터 바이어스 전류를 수신하도록 결합되어있고, 제어 전극은 정보 신호를 수신하도록 접속되어있고, 제2 주 전극은 각각 제1 전류 입력 단자와 제2 전류 입력 단자에 결합되어있는, 제1 도전율 타입의 제1 미분-쌍 트랜지스터를 포함하는 미분 쌍과;
제2 전류 미러의 제2 전류 출력 단자와 제2 공급 단자 사이에 접속된 제1 전류 센서 저항기와, 제 1 전류 미러의 제1 전류 출력 단자와 제2 공급 단자 사이에 접속된 제2 전류 센서 저항기와;
제1 전류 출력 단자에 결합된 제2 주 전극과 제1 전류 센서 저항기에 접속된 제1 주 전극과 제어전극을 갖는 제1 도전율 타입의 제1 풀-다운 트랜지스터와, 제2 전류 출력 단자에 결합된 제2 주 전극과 제2 전류 센서 저항기에 접속된 제1 주 전극과 제어전극을 갖는 제1 도전율 타입의 제2 풀-다운 트랜지스터를 포함하는 것을 특징으로 한다.
전류 미러 중의 하나의 활성화는 전류 센서 저항기 중의 하나를 통해서 전류에 의해서 검출된다. 적합한 전류 센서 저항기를 통과하는 전압은 관련된 풀-다운 트랜지스터를 켜고, 네거티브 공급 단자에 기입 단자 중의 하나를 차례로 연결한다.
두 개의 전류 미러는 임의의 적합한 타입의 것일 수 있다. 기입 증폭기의 최대 출력 진폭을 얻기 위해서, 본 발명의 장치의 바람직한 양태에서, 제1 전류 미러와 제2 전류 미러는 각각, 제1 및 제2 전류 입력 단자에 접속된 제어 게이트와 제2 주 전극과, 제1 공급 단자에 결합된 제2 주 전극을 갖는 제2 도전율 타입의 다이오드-접속된 입력 트랜지스터와, 각 입력 트랜지스터의 제어 전극에 연결된 제어 전극과, 제1 공급 단자에 결합된 제1 주 전극, 및 제1 및 제2 전류 출력 단자에 각각 접속된 제2 주 전극을 갖는 제2 도전율 타입의 출력 트랜지스터, 및 적절한 입력 트랜지스터의 제어 전극에 접속된 제어 전극과, 제1 공급 단자에 결합된 제1 주 전극, 및 각각 또다른 제1 및 제2 전류 출력 단자에 접속된 제2 주 전극을 갖는 제2 도전율 타입의 또다른 출력 트랜지스터를 포함하는 것을 특징으로 한다.
그렇게 구현된 전류 미러에 의해서 전압 손실을 최소화시키고, 전원 전압 가까이에서 최종 진폭을 낼 수 있다.
용량성 피드포워드 전류 보상 기술 외에도, 피드포워드 진공관식 라디오 수신기 보상은 기생 커패시턴스의 부작용을 보상하기 위해 사용될 수 있다. 이러한 목적을 위해서 본 발명에 따른 장치의 양태는, 기입 증폭기가 2개의 커패시터 중의 적어도 하나를 포함하고, 그 중에서 제1 커패시터는 제1 전류 입력 단자와 제2 전류 출력단자 사이에 접속되어있고, 제2 커패시터는 제2 전류 입력 단자와 제1 전류 출력 단자 사이에 접속되어있다.
제1 및 제2 커패시터는 제1 및 제2 미러를 경유해서 제1 및 제2 기입 단자에 반대 용량 전류를 주입함으로써 기생 커패시턴스를 중화시킨다. 최적의 효과를 위해서, 커패시터들은 그 장치의 대칭성을 흐트러트리지 않도록 하기 위해서, 제1 커패시터와 제2 커패시터를 함께 한쌍으로 사용하는 것이 바람직하다.
원한다면, 제3 및 제4 전류 미러는 기생 커패시턴스를 중화시키기 위해서 사용될 수 있으며, 그러한 목적을 위해서, 본 발명에 따른 장치는 두 개의 추가의 커패시터 중의 하나를 포함하며, 그증 제3 커패시터는 제3 전류 입력 단자와 제4 전류 출력 단자 사이에 접속되고, 제4 커패시터는 제4 전류 입력 단자와 제3 전류 출력 단자 사이에 접속되어있다.
본 발명의 이러한 양태들은 첨부된 도면을 참고해서 더 잘 설명될 수 있다.
[도면의 간단한설명]
도1은 본 발명에 따라 자기 기록 캐리어 위에 정보 신호를 기록하기 위한 장치의 일 구체예의 블록도.
도2는 본 발명에 따라 자기 기록 캐리어 위에 정보 신호를 기록하기 위한 장치의 일 구체예의 회로도.
도3은 본 발명에 따라 자기 기록 캐리어 위에 정보 신호를 기록하기 위한 장치의 일 구체예의 회로도.
도4는 본 발명에 따른 장치에 사용하기 위한 제1 공통 모드 회로.
도5는 본 발명에 따른 장치에 사용하기 위한 제2 공통 모드 회로.
도6은 제3 공통 모드 회로를 포함하여, 본 발명에 따라 자기 기록 캐리어 위에 정보 신호를 기록하기 위한 장치의 일 구체예의 회로도.
도7은 본 발명에 따른 장치에 사용하기 위한 제4 공통 모드 회로.
도8은 본 발명에 따른 장치에 사용하기 위한 스위칭된 전류 공급원의 제1 구체예.
도9는 본 발명에 따른 장치에 사용하기 위한 스위칭된 전류 공급원의 제2 구체예.
도10은 본 발명에 따라 자기 기록 캐리어 위에 정보 신호를 기록하기 위한 장치의 일 구체예의 회로도.
도11은 도10에 도시된 장치의 구체예에 사용하기 위한 전류 미러.
도12는 본 발명에 따른 장치에 사용하기 위한 균형잡힌 용량성 피드-포워드 회로.
도13은 본 발명에 따라 자기 기록 캐리어 위에 정보 신호를 기록하기 위한 장치의 또다른 구체예의 블록도.
이들 도면에서, 동리한 소자는 동일한 도면 부로 나타내었다.
[실시 예]
도1은 본 발명에 따라 자기 기록 캐리어 위에 정보 신호를 기록하기 위한 장치의 기본 구조를 보여준다. 이 장치는 기록 캐리어(도시되지 않음) 위에 정보를 기록하기 위한 기입 헤드(2)와 정보 신호에 대해 기록 헤드(2)를 구동하기 위한 기입 증폭기(4)를 포함하며, 후자는 제1 신호 단자(1)와 제2 신호 단자(3)에 존재한다. 기입 증폭기는 제1 기입 단자(6)와, 제2 기입 단자(8)를 가지며, 기입 전류를 공급하기 위해서 기입 헤드(2)에 결합되어있다. 제1 공급 단자(10)와 제2 공급 단자(12)는 기입 증폭기를 위한 공급 전압의 연결을 위해서 제공된다. 이 경우에, 제2 공급단자(12)는 신호 접지에 연결되어있다. 증폭기(4)는, 제1 전류 입력 단자(6), 제1 기입 단자(6)에 결합된 제1 전류 출력 단자(18), 및 제1 공급 단자(10)에 연결된 제1 공통 전류 단자(20)를 갖는 제1 전류 미러(14)와;
제2 전류 입력 단자(24)와, 상기 제2 기입 단자(8)에 결합된 제2 전류 출력 단자(26), 및 상기 제1 공급 단자(10)에 접속된 제2 공통 전류 단자(28)를 갖는 제2 전류 미러(22);및
제1 정보 신호 값을 위한 제1 기입 단자(6)와 제2 기입 단자(8)를 경유해서 상기 제1 전류 출력 단자(18)와 제2 공급 단자(12) 사이의 제1 전류 경로를 경유해서 전류가 흐를 수 있도록 하고, 제2 정보 신호 값을 위한 제2 기입 단자(8)와 제1 기입 단자(6)를 경유해서 상기 제2 전류 출력 단자(26)와 제2 공급 단자(12) 사이의 제2 전류 경로를 경유해서 전류가 흐를 수 있도록 하는 전류 스위칭 수단을 포함하고, 기입 증폭기(4)는,
정보 신호에 응답하여 제1 전류 경로에서 전류 흐름의 방향에 대응하는 방향을 갖는 용량 전류를 제1 전류 입력 단자(16)에 추가하기 위한 제1 보상 수단(170);및
정보 신호에 응답하여 제2 전류 경로에서 전류 흐름의 방향에 대응하는 방향을 갖는 용량 전류를 제2 전류 입력 단자(24)에 추가하기 위한 제2 보상 수단(172)중의 적어도 하나를 더 포함한다.
제1 스위칭가능한 전류 공급원(46)은 제1 전류 입력 단자(16)와 제4 전류 입력 단자(40) 사이에 접속되어있다. 제1 스위칭가능한 전류 공급원은 신호 단자(1)에 정보 신호(Ui)의 첫 번째값에 대한 제1 전류를 공급하고, 정보 신호(Ui)의 두번째 값에 대해서는 전류가 없다. 정보 신호(Ui)는 예를들면, 디스크 드라이브 또는 또다른 자기 기록 매체를 위한 이진 데이터 신호일 수도 있다. 제2의 스위칭 가능한 전류 공급원(48)은 제2 전류 입력 단자(24)와 제3 전류 입력 단자(32) 사이에 접속되어있다. 제2 스위칭 가능한 전류 공급원(48)은 제2 신호 단자(3)에서 반대 정보 신호(NUi)를 수신하고, 제1 전류가 0이면 제2 전류를 공급한다.
제1 스위칭가능한 전류 공급원(46)이 켜지면, 전류는 제1 공급 단자(10)로부터 제1 전류 미러(14)의 제1 전류 입력 단자(16)를 통해서 및 제4 전류 미러(38)의 제4 전류 입력 단자(40)를 통해서 제2 공급 단자(12)로 흐른다. M배 만큼 큰 전류가, 제1 전류 미러(14)의 제1 전류 출력 단자(18)로부터 제1 기입 단자(6), 기입 헤드(2)와 제2 기입 단자(8)를 경유해서 제4 전류 미러(38)의 제4 전류 출력 단자(42)로 동일한 방향으로 흐른다. 여기서 M은 전류 미러(14,22,30 및 38)의 전류미러 비율이다. 제2 스위칭가능한 전류 공급원(48)이 꺼져서, 제2 전류 미러(22)와 제3 전류 미러(30)는 작동하지 않는다. 기입 전류는 기입 헤드(2)를 통해서 제2 기입 단자(8)로 흐른다.
제1 스위칭가능한 전류 공급원(46)이 꺼지고 제2 스위칭가능한 전류 공급원이 켜지면, 제2 전류 미러(22)와 제3 전류 미러(30)는 활성이고, 나머지 두 개의 전류 미러(14 및 38)는 비활성이다. 기입 전류는 제2 기입 단자(8)로부터 기입 헤드(2)를 통해서 제1 기입 단자(6)로 흐른다. 전류 미러의 전류 미러비율이 모두 같은 경우에 양 방향으로 동일한 기입 전류를 얻기 위해서, 제1 스위칭가능한 전류 공급원(46)의 제1 전류와 제2 스위칭가능한 전류 공급원(48)의 제2 전류는 같아야 한다.
도2는 제1 전류 미러(14)와 제2 전류 미러(22)가 바이폴라 PNP 트랜지스터를 포함하고 제3 전류 미러(30)와 제4 전류 미러(38)는 바이폴라 NPN 트랜지스터를 포함하는 구체예를 보여준다. 그러나, 설명된 회로 장치와 설명될 바이폴라 트랜지스터는 유니폴라 M0S 트랜지스터에 의해서 전체 또는 부분적으로 대체될 수 있다. 제어 전극, 제1 주 전극 및 제2 주 전극은 각각 바이폴라 트랜지스터의 경우에는, 베이스, 이미터 및 콜렉터에 해당하고, 유니폴라 트랜지스터의 경우에는, 게이트, 소스 및 드레인에 해당한다. 제1 전류 미러(14)는 도3에 도시된 바와 같이, 임의의 이미터 저항기(Rip1)를 경유해서 제1 공통 전류 단자(20)에 연결된 그의 이미터를 갖는 다이오드-연결된 PNP 입력 트랜지스터(Tip1)의 제1 전류 입력 단자(16)에 대한 그의 콜렉터, 입력 트랜지스터(Tip1)의 베이스에 연결된 그의 베이스를 갖는 PNP 출력 트랜지스터(Top1), 임의의 이미터 저항기(Rop1)를 경유해서 제1 공통 전류 단자(20)에 대한 그의 이미터, 및 제1 전류 출력 단자(18)에 대한 그의 콜렉터를 포함한다.
임의의 이미터 저항기는 트랜지스터의 일치를 향상시키고 전류 미러의 열 안정성을 증가시킨다. 제2 전류 미러(22)는 마찬가지로 PNP 트랜지스터와 제3 전류 미러(30)를 포함하고, 제4 전류 미러는 마찬가지로 NPN 트랜지스터와 임의의 이미터 저항기를 포함하고 각 트랜지스터의 전극은 전류 미러의 대응하는 단자에 연결되어있다.
도2는 PNP 트랜지스터(Top1및 Top2)의 콜렉터와 웰 사이의 값(Ccwp)을 갖는 기생 커패시턴스, PNP 출력 트랜지스터(Top1및 Top2)의 콜렉터와 베이스 사이의 값(Ccwp)을 갖는 기생 커패시턴스, 및 NPN 출력 트랜지스터(Ton3및 Ton4)의 콜렉터와 베이스 사이의 값(Ccbn)을 갖는 기생 커패시턴슬 보여준다. 기생 커패시턴스(Cp1)는 제1 기입 단자(6)에 존재하고 기생 커패시턴스(Cp2)는 제2 기입 단자(6)에 존재한다. 이러한 모든 기생 커패시턴스는 기입 단자(6)과 (8)을 통해서 기입 전류에 대한 효과를 갖는다. 그 효과는 고주파에서 기입 전류는 기입 헤드를 통하는 대신에 기생 커패시턴스를 통해서 흐른다는 것이다.
이 효과는 기입 전류의 비트 속도를 제한한다. 기생 커패시턴스의 부작용을 감소시키거나 심지어는 제거시키기 위해서 제1 용량성 피드 포워드 커패시터(170)는 제2 신호 단자(3)와 제1 전류 입력 단자(16) 사이에 삽입되고, 제2 피드 포워드 커패시터(172)는 제2 전류 입력 단자(24)와 제1 신호 단자(1) 사이에 삽입되고, 제3 피드 포워드 커패시터(174)는 제3 전류 입력 단자와 제2 시호 단자 사이에 삽입되고, 제4 피드 포워드 커패시터(176)는 제4 전류 입력단자와 제1 신호 단자 사이에 삽입된다. 정보 신호를 전송하는 동안, 용량 전하는 신호 단자(1 및 3)로부터 전류 입력 단자(16 및 8)로 흐르는 전체 전류로 추가된다. 여분의 용량 전류는 용량 커패시턴스로 흐르는 용량 전류를 보상하고 기입 헤드(2)를 통해서 전류의 속도를 향상시킨다. 이러한 보상은 과도 보상이 적용되더라도 무조건 안정된 피드포워드 시스템에 기초한 것이다.
이것은 목표를 빗나가더라도, 더 많은 보상이 적용되더라도 진동하기 쉬운 피드백 보상 시스템과는 반대로 불안정하지 않은 결과를 낳는다.
제1 신호 단자(1)에서 정보신호가 높아지면 제1 스위칭가능한 전류 공급원(46)에 의해서, 제1 전류 입력 단자(16)로부터 제4 전류 입력 단자(40)로 전류가 흐를 수 있다. M배 다중화된 전류가 제1 기입 단자(6)로부터 헤드(2)를 경유해서 제2 기입 단자(8)로 흐른다. 제2 신호 단자(3)에서의 반전 신호 전송은 전류 입력 단자(16)에서 용량 전류가 제1 피드포워드 커패시터(170)를 경유해서 흐를 수 있도록 해주며, 이것은 용량 전류가 제1 전류 스위치(46)에 의해서 발생된 전류와 같은 방향이 된다. 나머지 세 개의 전류 입력 단자(24,32,40)에서도 유사한 효과가 발생한다. 따라서, 보상 용량 전류는 예를들어 제1 및 제2 기입 단자(6 및 8)에서의 기생 커패시턴스(Cp1및 Cp2)를 통해서 흐르는 용량 전류와 같은 방향이 된다.
보상 효과는 하나의 피드포워드 커패시터에 의해서 얻어진다. 그러나, 이 장치의 대칭을 유지하기 위해서 또, 공통 모드 제어 회로의 불필요한 부하를 피하기 위해서, 두쌍의 피드 포워드 커패시터를 사용하는 것이 바람직하다.
도면에서, 스위칭가능한 전류 공급원(46)은 신호단자(1)에서의 신호(Ui)가 비교적 높을 때 켜지고, 신호(Ui)가 비교적 낮을 때 꺼진다. 반전된 입력신호를 필요로 하는 스위칭가능한 전류공급원은 이러한 목적을 위해서 사용될 수도 있다. 이것은 제2 스위칭가능한 전류 공급원(48)을 보유한다. 그러한 경우에, 제1 및 제3 피드 포워드 커패시터(170 및 174)는 제1 신호 단자에 접속되고, 제2 및 제4 피드 포워드 커패시터(172 및 176)는 제2 신호 단자에 접속된다.
기입 헤드(2)의 공통 모드 전압은 완전히 결정되지 않고, 기록될 정보신호의 데이터 패턴과 함께 변동될 수도 있다. 이것은 바람직하지 않다. 공통 모드 전압을 이용한 출력 진동 사이의 가운데에 놓이는 것이 바람직하며, 기록될 신호의 신호내용에 무관해야 한다. 기입 헤드(2)는 전류 미러의 높은 임피던스 출력 사이에서 배타적으로 배치되어있다.
도4는 간단한 공통-모드 회로를 보여준다. 제1 기입 단자(6)와 제1 노드(52)사이에 연결된 제1 저항기(50), 제1 노드(52)와 제2 기입 단자(8) 사이에 연결된 제2 저항기(54), 제1 공급 단자(10)와 제1 노드(52) 사이에 연결된 제3 저항기(56), 및 제2 공급 단자(12)와 제1 노드(52) 사이에 연결된 제4 저항기(58)의 일련의 배치는 기입 헤드와 평행하게 배치되어있다.
저항기(50 및 52)는 기입 헤드를 위한 완충 저항기로서 기능을 한다. 제1 노드(52)에서의 임피던스는 저항기(56 및 58)에 의해서 설명된다. 공통 모드 전압의 정확한 고정을 위해서, 최소의 임피던스가 바람직하다. 그러나, 저항기(56 및 58)의 저항은 이들 저항기를 통해서 증가하는 전류를 계산하여 임의로 작게 선택될 수 없다.
도5는 이러한 문제를 완화하는 공통 모드 회로를 보여준다. 그 회로는 다시, 제1 기입 단자(6)와 제1 노드(62) 사이에 접속된 제1 저항기(60)와;제1 노드(62)와 제2 기입 단자(8) 사이에 접속된 제2 저항기(64)와, 제어 전극을 갖는 제1 도전율 타입의 제1 트랜지스터(66)와;제1 공급 단자(10)에 결합된 제2 주 전극과 제1 노드(62)에 접속된 제1 주 전극과; 제2 트랜지스터(68)의 제어 전극에 접속된 제2 주 전극과, 제1 트랜지스터(66), 및 제1 주 전극에 접속된 제어 전극을 갖는 제1 도전율 타입의 제2 트랜지스터(68)와;제2 트랜지스터(68)의 제2 주 전극과 제1 공급 단자(10) 사이에 접속된 제3 저항기(70)와;제어 전극을 갖는 제2 도전율 타입의 제3 트랜지스터(72)와, 제2 공급 단자(12)에 결합된 제2 주 전극과 제1 노드(62)에 접속된 제1 주 전극과;제3 트랜지스터(72)의 제어 전극에 접속된 제어 전극을 갖는 제2 도전율 타입의 제4 트랜지스터(74)와, 제4 트랜지스터(74)의 제어전극에 접속된 제2 주 전극과 제2 트랜지스터(68)의 제1 주 전극에 접속된 제1 주 전극; 및 제4 트랜지스터(74)의 제2 주 전극과 제2 공급 단자(12) 사이에 접속된 제4 저항기(74)를 더 포함한다.
이 회로는 클래스 A/B에서 작동한다. 제1 노드(62)를 보면, 임피던스는 낮고, 공통 모드 전압의 정확한 고정을 제공한다. 클래스 A/B 동작은 큰 최대 전류가 제1 NPN 트랜지스터(66) 또는 제1 PNP 트랜지스터(72)에 의해서 공급될 수 있도록 하고, 작은 정지 전류가 그 안에서 얻어질 수 있도록 한다. 효과적인 공통 모드 저항은 Rd/4와 같고, 저항기(60)과 (64)의 저항값은 둘다 Rd/2 이다. 기입 헤드(2)에 걸린 전체 완충 저항은 Rd이다.
도1과 도2에 도시된 바와 같은 장치에서 전류 미러의 스위칭 속도를 높이기 위해서, 전류 미러에서 정지 전류를 갖는 것이 바람직하다. 이 정지전류 셋팅 및 공통 모드 회로를 조합하는 것이 유리하다. 도6은 구현된 구체예를 보여준다. 기입 증폭기(4)는 다시 4개의 전류 미러(14,22,30 및 38), 기입 헤드(2), 제1 스위칭가능한 전류 공급원(46) 및 제2 스위칭가능한 전류 공급원(48)을 포함한다(도1). 공통 모드 회로는 제1 기입 단자(6)와 제1 노드(80) 사이에 접속된 제1 저항기(78), 제2 노드(84)와 제2 기입 단자(8) 사이의 제2 저항기(82), 제1 노드(80)에 연결된 이미터를 갖고 제1 전류 입력 단자(16)에 결합된 콜렉터를 갖는 NPN 타입의 제1 트랜지스터(86), 제1 트랜지스터(86)의 베이스에 접속된 그의 베이스를 갖는 NPN 타입의 다이오드-접속된 제2 트랜지스터(88), 제1 공급 단자(10)와 제2 트랜지스터(88)의 콜렉터 사이에 접속된 제3 저항기(0), 및 제2 노드에 연결된 이미터와 제1 트랜지스터(86)의 베이스에 접속된 베이스를 갖고, 제2 전류 입력 단자(24)에 결합된 콜렉터를 갖는 NPN 타입의 제3 트랜지스터(92)를 포함한다. 공통 모드 회로는 제1 노드(80)에 접속된 이미터를 갖고 제3 전류 입력 단자(32)에 결합된 콜렉터를 갖는 PNP 타입의 제4 트랜지스터(94), 제4 트랜지스터(94)의 베이스에 접속된 그의 베이스를 갖고 제2 트랜지스터(88)의 이미터를 갖는 PNP 타입의 다이오드-연결된 제5 트랜지스터(96), 제2 공급 단자(12)와 제5 트랜지스터(96)의 콜렉터 사이에 접속된 제4 저항기(98), 및 제4 트랜지스터(94)에 접속된 그의 베이스와 제2 노드(84)에 접속된 그의 이미터를 갖는 PNP 타입의 제6 트랜지스터(100)를 더 포함한다. 제1 노드(80)와 제2 노드(84)는 상호 접속되어있다. 트랜지스터(86 및 94)를 통해서 흐르는 정지전류는 제1 전류 미러(14)의 제1 전류 입력 단자(16)와 제3 전류 미러(30)의 제3 전류 입력 단자(32)로 흐른다. 제2 전류 미러(22)와 제4 전류 미러(38)를 셋팅하기 위한 정지 전류는 트랜지스터(92 및 100)에 의한 방법과 유사하게 얻어진다. 유효 공통 모드 저항은 Rd/(4(M+1))이며, 여기서 Rd/2는 제1 저항기(78)와 제2 저항기(82)의 저항값이고, M은 전류 미러(14,22,30 및 38)의 전류미러 비율이다. 기입 단자(6)의 전압 변화는 동일한 기입 단자(6)에서 M배 만큼 크게 나타난 전류를 제1 저항기(78)에서 생성한다. 제1 저항기(78)의 명료한 저항치(Rd/2)는 인자(M+1)에 의해서 그렇게 감소된다. 제2 저항기(82)에서도 같은 현상이 발생한다. 트랜지스터(94)의 콜렉터는 제3 전류 입력 단자(32) 대신에 제4 전류 입력 단자(40)에 결합되고, 트랜지스터(100)의 콜렉터는 제4 전류 입력 단자(40) 대신에 제3 전류 입력 단자(32)에 결합될 수 있다. 트랜지스터(94 및 100)에서의 전류는 동일하기 때문에 정지 전류를 조정하기 위한 차이가 생기지 않는다.
원한다면, 트랜지스터(94 및 100) 대신에, 트랜지스터(86 및 92)의 콜렉터는 전류 입력 단자(16 및 24)에 교차하여 연결될수도 있다.
도7은 도6에 도시된 제1 노드(80)와 제2 노드(84) 사이의 접속이 제공된 또다른 해답이다. 이것 대신에, 제5 저항기(102)가 기입 단자(6)와 제2 노드(84) 사이에 접속되고, 제6 저항기(104)는 제1 노드(80)와 기입 단자(8) 사이에 있다. 이러한 해답은 트랜지스터(86 및 92)와 트랜지스터(94 및 100)는 각각 그들의 이미터와 일렬로 각 퇴화 저항기를 보기 때문에 더욱 정확할 수 있다. 이것은 트랜지스터(86 및 92) 사이 및 트랜지스터(94 및 100) 사이의 가능한 불일치의 효과를 경감시킨다. 또한, 트랜지스터(94)의 콜렉터는 제3 전류 입력 단자(32) 대신에 제4 전류 입력 단자(40)에 결합되고, 트랜지스터(100)의 콜렉터의 제4 전류 입력 단자(40) 대신에 제3 전류 입력 단자(32)에 결합될 수 있다.
도8은 도1, 도2, 및 도5에 도시된 장치의 제1 스위칭가능한 전류 공급원(46)과 제2 스위칭 가능한 전류 공급원(48)의 구현의 회로도이다. 이 두 개의 스위칭 가능한 전류 공급원은 다음과 같은 소자를 포함하는 하나의 회로에 통합되어있다.
제3 노드(108)에 연결된 베이스와 제1 전류 입력 단자(16)에 결합된 콜렉터를 갖는 NPN 트랜지스터(106), 트랜지스터(106)의 베이스에 연결된 베이스와 제1 공급 단자(10)에 결합된 그의 콜렉터를 갖는 NPN 트랜지스터(110), 제4 노드(114)에 연결된 베이스와 트랜지스터(106)의 이미터에 연결된 그의 이미터를 갖고 제4 전류 입력 단자(40)에 결합된 콜렉터를 갖는 PNP 타입 트랜지스터(112), 트랜지스터(110)의 이미터에 연결된 이미터와, 제4 노드(114)에 연결된 콜렉터를 갖는 다이오드-접속된 PNP 트랜지스터(116), 및 제4 노드(114)에 바이어스 전류(Ic)를 공급하기 위한 제4 노드(114)에 결합된 바이어스 전류 공급원(118). 그 회로는 또한 제5 노드(122)에 연결된 베이스와 제2 전류 입력 단자(24)에 결합된 콜렉터를 갖는 NPN 트랜지스터(120), 트랜지스터(120)의 베이스에 연결된 베이스와 제1 공급 단자(10)에 결합된 그의 콜렉터를 갖는 NPN 트랜지스터(124), 제4 노드(114)에 연결된 베이스와 트랜지스터(120)의 이미터에 연결된 그의 이미터를 갖고 제3 전류 입력 단자(32)에 결합된 콜렉터를 갖는 PNP 타입 트랜지스터(126)를 더 포함한다.
노드(108 및 122)는 버퍼(128 및 130)를 경유해서 정보 신호(Ui)와 정보 신호(NUi)와 반대 위상으로 구동된다. 노드(108)에서의 전압은 높고, 노드(122)에서의 전압은 낮으면, 트랜지스터(11)(0)는 도전성이고, 트랜지스터(124)는 컷오프된다. 바이어스 전류 공급원(118)의 바이어스 전류(Ic)는 트랜지스터(116)를 경유해서 트랜지스터(110)를 통해서 완전히 흐른다. 트랜지스터(106,110,116 및 112)의 베이스-이미터 접합은 상호 연결되고, 트랜지스터(106 및 112)의 베이스-이미터 전압의 합은 트랜지스터(110 및 116)의 베이스 이미터 전압의 합과 같다. 트랜지스터의 콜렉터 전류와 베이스-이미터 전압사이의 관계에 대한 공지된 수식에 의해서, 트랜지스터(106 및 112)를 통과하는 전류 I = SQRT(M*N)*Ic이 유도된다. 여기서, SQRT는 루트 함수이고, M은 트랜지스터(106과 110)의 이미터 영역 사이의 비율이고, N은 트랜지스터(112 및 116)의 이미터 영역 사이의 비율이다. 이 결과, 전류 I는 단자(16)과 (40) 사이에 흐를 것이며, 그의 크기는 전류 Ic에 비례하고, 비율 인자는 트랜지스터(106,110,112,116)의 구조에 의해서 결정된다.
마찬가지로, 노드(122)에서의 전압이 높고, 노드(108)에서 낮으면, 전류는 제2 전류 입력 단자(24)와 제3 전류 입력 단자(32) 사이에서 흐를 것이다. 이러한 목적을 위해서, 바이어스 전류 공급원(118)은 바람직하게는 조정가능하거나 프로그램가능한 전류 공급원 예를들면 lDAC(전류 출력에 의한 디지탈-아날로그 변환기)이다. 전류 입력 단자(16,24,32 및 40)은 모두 콜렉터에 결합되어있기 때문에, 정보 신호(Ui 및 NUi)의 직류 레벨은 기입 증폭기의 전류 미러의 전류 입력 단자의 직류 레벨로부터 분리된다. 따라서, 스위칭된 전류 공급원(46,48)은 제1 공급 단자(10)와 제2 공급 단자(12)에 대해 부동이다.
버퍼(128 및 130)는 이미터 전류 공급원과 함께 이미터 추적자를 포함할 수 있다. 그러나, 절약 전류는 이러한 목적을 위해서 트랜지스터(110 및 124)를 통과한 전류를 사용함으로써 가능하다. 도9는 이것이 어떻게 실현될 수 있는지를 보여준다. 버퍼(128)은 베이스는 증폭된 정보 신호를 수신하고, 이미터는 제3 노드(108)에 연결되고, 콜렉터는 제1 공급 단자(10)에 결합된 NPN 이미터-추적자(132)이다. 트랜지스터(110)의 콜렉터는 이미터-추적자(132)의 이미터에 연결되어 있다. 버퍼(130)은 마찬가지로, 베이스는 증폭된 정보 신호를 수신하고, 이미터는 제5 노드(122)에 연결되고, 콜렉터는 제1 공급 단자(10)에 결합된 NPN 이미터-추적자(134)이다. 트랜지스터(124)의 콜렉터는 이미터-추적자(134)의 이미터에 연결되어 있다. 트랜지스터(110 및 124)의 콜렉터 전류는 이미터-추적자(132 및 134)를 각각 통해서 흐른다. 또한, 트랜지스터(110)의 베이스에 연결된 베이스와, 트랜지스터(110)의 이미터에 연결된 그의 이미터를 갖고, 제5 노드(124)의 베이스에 연결된 그의 베이스를 갖는 NPN 트랜지스터(136)과, 트랜지스터(124)의 베이스에 연결된 베이스와, 트랜지스터(124)의 이미터에 연결된 그의 이미터를 갖고, 제3 노드(108)의 베이스에 연결된 그의 베이스를 갖는 NPN 트랜지스터(138)를 구비하고 있다. 트랜지스터(136 및 138)는, 트랜지스터(110 및 124) 중의 하나가 컷오프되면, 이미터-추적자(132 및 134)를 통과한 전류가 0이 될 수 없도록 한다. 따라서, 트랜지스터(110,136,138 및 124)의 구조가 동일하도록 선택되면, 두 개의 이미터-추적자는 각각 바이어스 전류(Ic)의 절반을 수용한다.
이미터-추적자(132 및 134)의 베이스는, 미분 쌍(40)의 트랜지스터에 의해서 구동되면, 그의 베이스는 정보 신호(Ui 및 NUi)를 받도록 배치되며, 이들 신호는 예를들면 데이터 플립 플롭에 의해서 공급된다.
도10은 앞에서 설명한 구체예에서와 같은 방법으로 기생 커패시턴스가 중화되는 본 발명에 따른 장치의 또다른 구체예이다. 이 장치는 기록 캐리어(도시되지 않음) 위에 정보를 기록하기 위한 기입 헤드(2)와, 그 정보 신호에 응답하여 기입헤드(2)를 구동하기 위한 기입 증폭기(4)를 포함한다. 기입 헤드는 제1 기입 단자(6)와 제2 기입 단자(8)를 가지며, 그 단자는 기입 전류를 공급하기 위해 기입 헤드(2)에 결합되어있다. 제1 공급 단자(10)와 제2 공급 단자(12)는 기입 증폭기를 위한 공급 전압을 수신하는 역할을 한다. 이 경우에, 제2 기입 단자(12)는 신호 접지에 연결되어있다. 증폭기(4)는 제1 전류 입력 단자(16)와, 제1 기입 단자(6)에 결합된 제1 전류 출력 단자(18) 및 제1 공급 단자(10)에 접속된 제1 공통 전류 단자(20)를 갖는 제1 전류 미러(14); 제2 전류 입력 단자(24), 제2 기입 단자(8)에 결합된 제2 전류 출력 단자(26), 및 제1 공급 단자(10)에 접속된 제2 공통 전류 단자(28)를 갖는 제2 전류 미러(22)를 포함한다. 피드포워드 커패시터(17)는 제1 전류 입력 단자(16)와, 제2 신호 단자(3)에 접속되고, 제2 피드포워드 커패시터(172)는 도1과 유사한 방법으로, 제2 전류 입력 단자(24)와 제1 신호 단자(1)에 접속된다. 제1 전류 미러(14)와 제2 전류 미러(22), 및 제1 피드포워드 커패시터(170)와 제2 피드포워드 커패시터(172)의 기능과 동작은 도1과 도2의 장치에서와 호환가능하다. 그 장치는 제1 NPN 미분 쌍 트랜지스터(150)와 제2 NPN 미분 쌍 트랜지스터(152)를 포함하며, 그의 이미터들은 상호 접속되어있고 바이어스 전류 공급원(154)으로부터 바이어스 전류를 수신한다. 베이스는 정보 신호(Ui 및 NUi)를 수신하도록 접속되고, 콜렉터는 제1 전류 단자(16)와 제2 전류 단자(24)에 결합되어있다. 제1 전류 센서 저항기(156)는 제2 공급 단자(12)와 제2 전류 미러(22)의 또다른 제2 전류 출력 단자(158) 사이에 접속되어있고, 제2 전류 센서 저항기(160)는 제1 전류 미러(14)의 또다른 제1 전류 출력 단자(162)와 제2 공급 단자(12) 사이에 접속되어 있다. 또한, 제1 NPN 풀-다운 트랜지스터(164)는 제1 전류 센서 저항기(156)에 접속된 이미터와 그의 베이스를 갖고, 제1 전류 출력 단자(18)에 결합된 그의 콜렉터를 가지며, 제2 NPN 풀-다운 트랜지스터(166)는 제2 전류 센서 저항기(160)에 접속된 이미터와 그의 베이스를 갖고, 제2 전류 출력 단자(26)에 결합된 그의 콜렉터를 갖는다.
미분 쌍은 바이어스 전류 공급원(154)의 바이어스 전류를 제1 전류 입력 단자(16) 또는 제2 전류 입력 단자(24)에 전송한다. 제1 전류 미러(14)가 전류를 수신하면, 제2 풀-다운 트랜지스터(166)가 켜지고, 그 결과, 기입 단자(8)는 제2 공급 단자(12)에 상호 접속되고, 전류는 제1 전류 출력 단자(18)로부터 기입 헤드(2)를 경유해서 제2 공급 단자(12)로 흐를 수 있다. 제2 전류 미러(22)가 전류를 받으면, 전류가 반대 방향으로 기입 헤드(2)를 통해서 흐르게 된다.
도11은 도10에 도시된 장치에서 사용하기 위한 전류 미러를 보여준다. 제1 전류 미러(14)와 제2 전류 미러(22)는 각각, 제1(16) 및 제2(24) 전류 입력 단자에 접속된 제어 게이트와 제2 주 전극과, 제1 공급 단자(10)에 결합된 제2 주 전극을 갖는 제2 도전율 타입의 다이오드-접속된 입력 트랜지스터(Tip)와, 각 입력 트랜지스터(Tip)의 제어 전극에 연결된 제어 전극과, 제1 공급 단자(1O)에 결합된 제1 주 전극, 및 제1(18) 및 제2(26) 전류 출력 단자에 각각 접속된 제2 주 전극을 갖는 제2 도전율 타입의 출력 트랜지스터(Top),및 적절한 입력 트랜지스터(Tip)의 제어 전극에 접속된 제어 전극과, 제1 공급 단자(10)에 결합된 제1 주 전극, 및 각각 또다른 제1(162) 및 제2(158) 전류 출력 단자에 접속된 제2 주 전극을 갖는 제2 도전율 타입의 또다른 출력 트랜지스터(T'op)를 포함한다.
원한다면, 여기서 도시된 예의 바이폴라 트랜지스터는 유니폴라 트랜지스터, 예를들면 M0S 트랜지스터로 대체될 수 있다. 이 경우에, 베이스와 이미터와 콜렉터는 게이트와 소스와 드레인을 판독한다.
도12는 본 발명에 따른 장치에 사용하기 위한 균형잡힌 용량성 피드-포워드회로이다. 두 개의 NPN 트랜지스터(182 및 184)의 베이스는 제1 신호 단자(1)에 결합되고, 정보 신호(Ui)를 수신한다. 또다른 NPN 트랜지스터(186 및 188)의 베이스는 제2 신호 단자(3)에 결합되고, 정보 신호(NUi)를 수신한다. 두 개의 PNP 트랜지스터(198 및 200)의 베이스와 PNP 트랜지스터(198)의 콜렉터는 상호 접속되어, 제1바이어스 전류 공급원(206)을 경유해서 네거티브 공급 단자(12)에 결합되어있다. 마찬가지로, 두 개의 PNP 트랜지스터(202 및 204)의 베이스와 PNP 트랜지스터(202)의 콜렉터는 상호 접속되어, 제2 바이어스 전류 공급원(208)을 경유해서 네거티브 공급 단자(12)에 결합되어있으며, 이들은 제1 바이어스 전류 공급원(206)의 바이어스 전류와 실질적으로 같은 바이어스 전류를 제공한다. 트랜지스터(182/198,184/200,186/202 및 188/204)의 이미터는 저항기(190,192,194 및 196)에 의해서 각각 상호접속되어있다. 제1 피드포워드 커패시터(178)는 트랜지스터(178)의 이미터와 트랜지스터(202)의 이미터 사이에 접속되어있다. 마찬가지로, 제2 피드 포워드 커패시터는 트랜지스터(186)의 이미터와 트랜지스터(200)의 이미터 사이에 접속되어있다. 트랜지스터(182 및 188)의 콜렉터는 포지티브 공급 단자(10)에 결합되어있다. 트랜지스터(184,186,200 및 202)의 콜렉터는 각각,4개의 전류 미러에 용량 보상 전류를 공급하기 위한, 제1 전류 입력 단자(16), 제2 전류 입력 단자(24), 제3 전류 입력 단자(32), 및 제4 전류 입력 단자(40)에 결합되어있다.
도12의 회로는 대칭이며, 두 개의 피드 포워드 커패시터만을 필요로 하며, 플로팅(floating)이며, 신호 단자(1 및 3)의 유효 버퍼이며, 도9의 회로와 조합해서 사용하는 것이 유리하다. 정보 신호(Ui 및 UNi)는 피드 포워드 커패시터(178 및 180)을 교차하는 전압 차이(2Ui)를 생성하고, 제1 전류 입력 단자(16)로부터 제4 전류 입력 단자(40)로 조종되고, 제2 전류 입력 단자(24)로부터 제3 전류 입력 단자(32)로 조종된다. 저항기(190,192,194 및 196)는 신호 전류가 트랜지스터의 이미터에 있는 두 개의 부분으로 분할되지 않도록 해준다.
원한다면, 바이폴라 트랜지스터는 유니폴라 트랜지스터, 예를들면 M0S 트랜지스터에 의해 대체될 수 있다. 이 경우에, 베이스와 이미터와 콜렉터는 게이트와 소스와 드레인을 판독한다.
용량성 피드 포워드 전류 보상 기술 외에도, 기생 커패시턴스의 부작용을 보상하기 위해서 피드백 진공관식 라디오 수신기 보상 기술이 사용된다. 이것은 도13에 도시되어 있으며, 이것은 기본적으로 도1과 같다. 그러나, 도2 및 도3은 같은 방법으로 수정되며, 다음 설명에 사용된 커패시턴스값은 도2에 도시되어있다. 4개의 또다른 중화 커패시터(142,144,146 및 148)가 구비되어있으며, 그의 커패시턴스값은 각각 Cnp, Cnp, Cnn, 및 Cnn이다. 커패시터(142)는 제1 전류 입력 단자(16)와 제2 전류 출력 단자(26) 사이에 접속되어있고, 제2 커패시터(144)는 제2 전류 입력 단자(24)와 제1 전류 출력 단자(18) 사이에 접속되어있고, 제3 커패시터(146)는 제3 전류 입력 단자(32)와 제4 전류 출력 단자(42) 사이에 접속되어있고, 제4 커패시터(148)는 제4 전류 입력 단자(40)와 제3 전류 출력 단자 사이에 접속되어있다.
네 개의 전류 미러(14,22,30 및 38)의 전류 미러 비율이 M이면, 커패시턴스값(Ch) 기입 단자(6)와 기입 단자(8) 사이에 도시된 커패시턴스 값(Ch)는 기입 단자(6)는 기입 단자(8)는
Ch= (Ccwp十 Ccsn+ (1+M)(Ccbp+ Ccbn) + (1-M)(Cpp-Cnn)/2
이것은 이 단자에 접속된 커패시터의 결과로서 제3 전류 출력 단자(34)에서 전류가 흐르는 것을 결정함으로써 설명될 수 있다. 제3 전류 출력 단자(34)의 전압을 V라고 하면, 제4 전류 출력 단자(42)는 -V가 될 것이다. 제3 전류 출력 단자(34)의 전류 I는
I = p*V*Ccsn+ p*V*Ccbn+ M*{p*V*Ccbn- p*V*Cnn} =
p*V*{Ccsn+ (M+1)Ccbn- (M-1)Cnn}
커패시터(146)를 통과한 전류는 반대 부호를 가지며, 전류 미러 인자 M에 의해서 확대된다. 유사한 계산은 다른 전류 출력 단자에 적용한다.
M = 5이면, Ccwp十Ccsn = 6pF이고 Ccbp+Ccbn = 4pF이고, Ch는 중화하면 15pF이고 중화하지 않으면 5pF일 것이다(Cnp+ Cnn= 5pF라고 가정하면). 이 결과는 인자가 3으로 향상된다.
전류 미러와 중화 커패시터는 매우 큰 출력 진동을 갖는 광대역 기입 증폭기를 제공하며, 이것은 전원 전압과 거의 같다. 또한, 기입 증폭기의 기생 커패시턴스를 중화시킬 뿐만 아니라, 중화 커패시터를 충분히 크게 만듦으로써 기입 헤드 자체(도13에 도시되어있다)의 커패시턴스와 기생 커패시턴스(Cp1및 Cp2)를 중화시킬 수 있다. 그 경우에 기입 증폭기(4)는 기입 헤드(2)가 단절될 때 진동할 것이다.
이것은 검출 회로에 의해서 기입 헤드와 판독 증폭기 사이의 결함있는 접촉을 검출할 수 있으며, 기입 증폭기가 진동하는지 검출하도록 한다.
하나의 중화 커패시터를 사용하여 중화 효과가 얻어진다는 것은 이미 확인되었다. 그러나, 공통 모드 회로의 불필요한 부하를 피하도록 이 장치의 대칭성을 유지하기 위해서 두쌍의 중화 커패시터를 사용하는 것이 바람직하다.
중화 커패시터는 피드백 원리에 따라서 작동하며, 기생 커패시턴스가 과대보상(over-compensated)되면, 링잉 또는 불안정하게 될 수도 있다. 총 기생 커패시턴스는 종종 처리 여유, 온도변화, 부하 커패시턴스 등에 의해서 쉽게 예측할 수 없다. 지나친 링잉(ringing) 또는 불안정성을 방지하기 위해서, 중화 기술은 대량의 기생 커패시턴스를 과소보상(under-compensate)해야 한다. 중화 커패시터의 프로그래밍은 이러한 문제를 경감시킬 수 있지만, 실질적인 여유를 유지해야 한다.
위에 설명한 피드 포워드 보상은, 원한다면, 불안정의 위험 없이 여유를 가지고 만족시키도록 피드백 기술과 함께 조합해서 사용할 수 있다.

Claims (18)

  1. 기록 캐리어(record carrier) 위에 정보를 기록하기 위한 기입 헤드(2)를 포함하는, 자기 기록 캐리어 위에 정보 신호를 기록하기 위한 장치에 있어서, 상기 기입 증폭기(4)는,
    정보 신호를 대표하는 반대 신호를 수신하기 위한 제1 신호 단자(1) 및 제2 신호 단자(3)와;
    상기 정보 신호에 응답하여 기입 헤드(2)를 구동시키기 위해 기입 헤드(2)에 결합된 제1 기입 단자(6) 및 제2 기입 단자(8)와;
    기입 증폭기(4)를 위한 전원 전압의 접속을 위한 제1 공급 단자(10) 및 제2 공급 단자(12)와;
    제1 전류 입력 단자(16)와, 상기 제1 기입 단자(6)에 결합된 제1 전류 출력 단자(18), 및 상기 제1 공급 단자(10)에 접속된 제1 공통 전류 단자(20)를 갖는 제1 전류 미러(14)와;
    제2 전류 입력 단자(24)와, 상기 제2 기입 단자(8)에 결합된 제2 전류 출력 단자(26), 및 상기 제1 공급 단자(10)에 접속된 제2 공통 전류 단자(28)를 갖는 제2 전류 미러(22);및
    제1 정보 신호 값을 위한 제1 기입 단자(6)와 제2 기입 단자(8)를 경유해서 상기 제1 전류 출력 단자(18)와 제2 공급 단자(12) 사이의 제1 전류 경로를 경유해서 전류가 흐를 수 있도록 하고, 제2 정보 신호 값을 위한 제2 기입 단자(8)와 제1 기입 단자(6)를 경유해서 상기 제2 전류 출력 단자(26)와 제2 공급 단자(12) 사이의 제2 전류 경로를 경유해서 전류가 흐를 수 있도록 하는 전류 스위칭 수단(46,48,30,38,150,152,164,166)을 포함하고,
    기입 증폭기(4)는, 정보 신호에 응답하여 제1 전류 경로에서 전류 흐름의 방향에 대응하는 방향을 갖는 용량 전류를 제1 전류 입력 단자(16)에 추가하기 위한 제1 보상 수단(170);및
    정보 신호에 응답하여 제2 전류 경로에서 전류 흐름의 방향에 대응하는 방향을 갖는 용량 전류를 제2 전류 입력 단자(24)에 추가하기 위한 제2 보상 수단(172)중의 적어도 하나를 더 포함하는 것을 특징으로 하는 장치(arrangement).
  2. 제1항에 있어서, 상기 제1 보상 수단은 제1 전류 입력 단자(16)와 제2 신호단자(3) 사이에 삽입된 제1 피드포워드(feed-forward) 커패시터(170)를 포함하고, 상기 제2 보상 수단은 제2 전류 입력 단자(24)와 제1 신호 단자(1) 사이에 삽입된 제2 피드포워드 커패시터(170)를 포함하는 것을 특징으로 하는 장치.
  3. 제1항 또는 2항에 있어서,
    전류 1스위칭 수단은,
    제3 전류 입력 단자(32)와, 제1 기입 단자(6)에 결합된 제3 전류 출력 단자(34), 및 제2 공급 단자(12)에 접속된 제3 공통 전류 단자(30)와;
    제4 전류 입력 단자(40)와, 제2 기입 단자(8)에 결합된 제4 전류 출력 단자(42), 및 제2 공급 단자(12)에 접속된 제4 공통 전류 단자(44)를 포함하는 제4 전류 미러(38)와;
    제1 정보 신호값에 대한 제1 전류를 공급하기 위해 제1 전류 입력 단자(16)와 제4 전류 입력 단자(40) 사이에 접속된 제1 스위칭가능한 전류 공급원(46);및
    제2 정보 신호값에 대한 제2 전류를 공급하기 위해 제2 전류 입력 단자(24)와 제3 전류 입력 단자(32) 사이에 접속된 제2 스위칭가능한 전류 공급원(48)을 포함하는 것을 특징으로 하는 장치.
  4. 제3항에 있어서, 기입 증폭기는, 제3 전류 입력 단자(32)와 제2 신호 단자(3) 사이에 삽입된 제3 피드포워드 커패시터(174)와, 제4 전류 입력 단자(40)와 제1 신호 단자(1) 사이에 삽입된 제4 피드포워드 커패시터(176) 중의 적어도 하나를 포함하는 것을 특징으로 하는 장치.
  5. 제3항 또는 4항에 있어서, 제3 전류 미러(30)와 제4 전류 미러(38)는 각각, 제3(32) 및 제4 전류 입력 단자(40)에 연결된 제2 주 전극과 제어 전극을 갖고, 제2 공급 단자(12)에 결합된 제1 주 전극을 갖는 제1 도전율 타입의 다이오드-연결된 입력 트랜지스터(Tin)와, 적절한 입력 트랜지스터(Tin)의 제어 전극에 접속된 제어 전극과, 제2 공급 단자(12)에 결합된 제1 주 전극, 및 제3(34) 및 제4(42) 전류 출력 단자에 접속된 제2 주 전극을 갖는 제1 도전율 타입의 출력 트랜지스터(Ton)를 포함하고,
    제1 전류 미러(14)와 제2 전류 미러(22)는 각각, 제1 및 제2 전류 입력 단자에 연결된 제2 주 전극과 제어 전극을 갖고, 제1 공급 단자(10)에 결합된 제1 주 전극을 갖는 제2 도전율 타입의 다이오드-연결된 입력 트랜지스터(Tin)와, 적절한 입력 트랜지스터(Tip)의 제어 전극에 접속된 제어 전극과, 제1 공급 단자(10)에 결합된 제1 주 전극, 및 제1(18) 및 제2(26) 전류 출력 단자에 접속된 제2 주 전극을 갖는 제2 도전율 타입의 출력 트랜지스터(Top)를 포함하는 것을 특징으로 하는 장치.
  6. 제5항에 있어서, 제1(14) 및 제2(22) 전류 미러의 입력 트랜지스터(Tip)와 출력 트랜지스터(Top)의 제1 주 전극은 저항기(Rip, Rop)를 경유해서 제1 공급 단자(10)에 연결되고, 제3(30) 및 제4(38) 전류 미러의 출력 트랜지스터(Ton)와 출력 트랜지스터(Ton)의 제1 주 전극은 저항기(Rin, Ron)를 경유해서 제2 공급 단자(12)에 연결되는 것을 특징으로 하는 장치.
  7. 제3항,4항,5항 또는 6항에 있어서, 기입 증폭기(4)는,
    제1 기입 단자(6)와 제1 노드(52) 사이에 접속된 제1 저항기(50)와, 제1 노드(52)와 제2 기입 단자(8) 사이에 접속된 제2 저항기(54)와, 제1 공급 단자(10)와 제1 노드(52) 사이에 접속된 제3 저항기(56), 및 제2 공급 단자(12)와 제1 노드(52) 사이에 접속된 제4 저항기(58)를 더 포함하는 것을 특징으로 하는 장치.
  8. 제3항,4항,5항 또는 6항에 있어서, 기입 증폭기(4)는,
    제1 기입 단자(6)와 제1 노드(62) 사이에 접속된 제1 저항기(60)와;제1 노드(62)와 제2 기입 단자(8) 사이에 접속된 제2 저항기(64)와, 제어 전극을 갖는 제1 도전율 타입의 제1 트랜지스터(66)와;제1 공급 단자(10)에 결합된 제2 주 전극과 제1 노드(62)에 접속된 제1 주 전극과; 제2 트랜지스터(68)의 제어 전극에 접속된 제2 주 전극과, 제1 트랜지스터(66), 및 제1 주 전극에 접속된 제어 전극을 갖는 제1 도전율 타입의 제2 트랜지스터(68)와;제2 트랜지스터(68)의 제2 주 전극과 제1 공급 단자(10) 사이에 접속된 제3 저항기(70)와;제어 전극을 갖는 제2 도전율 타입의 제3 트랜지스터(72)와, 제2 공급 단자(12)에 결합된 제2 주 전극과 제1 노드(62)에 접속된 제1 주 전극과;제3 트랜지스터(72)의 제어 전극에 접속된 제어 전극을 갖는 제2 도전율 타입의 제4 트랜지스터(74)와, 제4 트랜지스터(74)의 제어 전극에 접속된 제2 주 전극과 제2 트랜지스터(68)의 제1 주 전극에 접속된 제1 주 전극; 및 제4 트랜지스터(74)의 제2 주 전극과 제2 공급 단자(12) 사이에 접속된 제4 저항기(74)를 더 포함하는 것을 특징으로 하는 장치.
  9. 제3항,4항,5항 또는 6항에 있어서, 기입 증폭기는,
    제1 기입 단자(6)와 제1 노드(80) 사이에 접속된 제1 저항기(78)와, 제1 노드(80)와 제2 기입 단자(8) 사이에 접속된 제2 저항기(104)와, 제1 기입 단자(6)와 제2 노드 사이(84)에 접속된 제3 저항기(102)와, 제2 노드(84)와 제2 기입 단자(8) 사이에 접속된 제4 저항기(82)와;
    제어 전극, 제1 노드(80)에 접속된 제1 주 전극 및 제1 공급 단자(16)에 결합된 제2 주 전극을 갖는 제1 도전율 타입의 제1 트랜지스터(86)와, 제1 트랜지스터(86)의 제어 전극에 접속된 제어 전극, 제2 트랜지스터(88)의 제어 전극에 접속된 제2 주 전극과, 제1 트랜지스터(86)의 제어 전극, 및 제1 주 전극에 접속된 제어 전극을 갖는 제1 도전율 타입의 제2 트랜지스터(88)와, 제2 트랜지스터(88)의 제2 주 전극과 제1 공급 단자(10) 사이에 접속된 제5 저항기와, 제1 트랜지스터(86)의 제어 전극에 접속된 제어 전극과, 제1 노드(84)에 접속된 제1 주 전극 및 제2 공급 단자(24)에 결합된 제2 주 전극을 갖는 제1 도전율 타입의 제3 트랜지스터(92)와;
    제어 전극, 제1 노드(80)에 접속된 제1 주 전극 및 제3 전류 입력 단자(32)와 제4 전류 입력 단자(40) 증의 하나에 결합된 제2 주 전극을 갖는 제2 도전율 타입의 제4 트랜지스터(94), 제4 트랜지스터(94)의 제어 전극에 접속된 제어 전극과, 제2 트랜지스터(88)의 제1 주 전극에 접속된 제1 주 전극 및 제5 트랜지스터(96)의 제어 전극에 접속된 제2 주요 전극을 갖는 제2 도전율 타입의 제5 트랜지스터(96), 제2 공급 단자(12)와 제5 트랜지스터(96)의 제2 주 전극 사이에 접속된 제6 저항기, 제4 트랜지스터(94)의 제어 전극에 접속된 제어 전극과, 제2 노드(84)에 접속된 제1 주 전극 및 제3 전류 입력 단자(32)와 제4 전류 입력 단자(40) 중의 나머지 하나에 결합된 제2 주 전극을 갖는 제2 도전율 타입의 제6 트랜지스터(100)를 더 포함하는 것을 특징으로 하는 장치.
  10. 제9항에 있어서, 제2 노드(84)는 제1 노드(80)에 접속된 것을 특징으로 하는 장치.
  11. 제3항,4항,5항,6항,7항,8항,9항 또는 10항에 있어서, 제1(46) 및 제 2(48) 스위칭가능한 전류 공급원은, 제3 노드(108)에 접속된 제어 전극과, 제1 주 전극, 및 제1 전류 입력 단자(16)에 결합된 제2 주 전극을 갖는 제1 도전율 타입의 제7 트랜지스터(106), 제7 트랜지스터(106)의 제어 전극에 접속된 제어 전극과, 제1 주 전극 및 제1공급 단자(10)에 결합된 제2 주 전극을 갖는 제1 도전율 타입의 제8 트랜지스터(110), 제4 노드(114)에 접속된 제어 전극과, 제7 트랜지스터(106)의 제1 주 전극에 접속된 제1 주 전극, 및 제4 전류 입력 단자(40)에 결합된 제2 주 전극을 갖는 제9 트랜지스터(112), 제8 트랜지스터(110)의 제1 주 전극에 연결된 제1 주 전극과, 제4 노드(114)에 접속된 제2 주 전극과 제어 전극을 갖는 제2 도전율 타입의 다이오드-접속된 제10 트랜지스터(116), 제4 노드(114)에 바이어스전류를 공급하기 위해 제4 노드(114)에 결합된 바이어스 전류 공급원(118)과;
    제5 노드(122)에 접속된 제어 전극과, 제2 전류 입력 단자(24)에 결합된 제2 주 전극과 제1 주 전극을 갖는 제1 도전율 타입의 제11 트랜지스터(120), 제11 트랜지스터(120)의 제어 전극에 접속된 제어 전극과, 제1 공급 단자(10)에 결합된 제2 주 전극과 제1 주 전극을 갖는 제12 트랜지스터(124), 및 제4 노드(114)에 접속된 제어 전극과, 트랜지스터(120)의 제1 주 전극에 접속된 제1 주 전극, 및 제3 전류 입력 단자(32)에 결합된 제2 주 전극을 갖는 제2 도전율 타입의 제13 트랜지스터(126)를 포함하는 것을 특징으로 하는 장치.
  12. 제11항에 있어서, 제1(46) 및 제2(48) 스위칭가능한 전류 공급원은, 정보 신호를 수신하기 위한 제어 전극과, 제3 노드(108)에 접속된 제1 주 전극 및 제1 공급 단자(10)에 결합된 제2 주 전극을 갖는 제1 도전율 타입의 제14 트랜지스터(132), 정보 신호를 수신하기 위한 제어 전극과, 제5 노드(122)에 접속된 제1 주전극 및 제1 공급 단자(10)에 결합된 제2 주 전극을 갖는 제1 도전율 타입의 제15트랜지스터(134), 제8 트랜지스터(110)의 제어 전극(136)에 접속된 제어 전극과, 제8 트랜지스터(110)의 제1 주 전극에 접속된 제1 주 전극, 및 제5 노드(122)에 결합된 제2 주 전극을 갖는 제1 도전율 타입의 제16 트랜지스터(136), 제12 트랜지스터(124)의 제어 전극에 접속된 제어 전극과, 제12 트랜지스터(124)의 제1 주 전극에 접속된 제1 주 전극, 및 제3 노드(108)에 결합된 제2 주 전극을 갖는 제1 도전율 타입의 제17 트랜지스터(138)을 포함하는 전류 공급원이며, 상기 제8 트랜지스터(110)의 제2 주 전극은 제3 노드(108)에 접속되고, 제12 트랜지스터(124)의 제2 주 전극은 제5 노드(122)에 접속되어있는 것을 특징으로 하는 장치.
  13. 제1항 또는 2항에 있어서, 전류 스위칭 수단은,
    제1 주 전극은 바이어스 전류 공급원(154)으로부터 바이어스 전류를 수신하도록 결합되어있고, 제어 전극은 정보 신호를 수신하도록 접속되어있고, 제2 주 전극은 각각 제1 전류 입력 단자(16)와 제2 전류 입력 단자(24)에 결합되어있는, 제1 도전율 타입의 제1 미분-쌍 트랜지스터(150)를 포함하는 미분 쌍과;
    제2 전류 미러(22)의 제2 전류 출력 단자(158)와 제2 공급 단자(12) 사이에 접속된 제1 전류 센서 저항기(156)와, 제 1 전류 미러(14)의 제1 전류 출력 단자(162)와 제2 공급 단자(12) 사이에 접속된 제2 전류 센서 저항기(160)와;
    제1 전류 출력 단자(18)에 결합된 제2 주 전극과 제1 전류 센서 저항기(156)에 접속된 제1 주 전극과 제어전극을 갖는 제1 도전율 타입의 제1 풀-다운 트랜지스터(164)와, 제2 전류 출력 단자(68)에 결합된 제2 주 전극과 제2 전류 센서 저항기(160)에 접속된 제1 주 전극과 제어전극을 갖는 제1 도전율 타입의 제2 풀-다운 트랜지스터(166)를 포함하는 것을 특징으로 하는 장치.
  14. 제13항에 있어서, 제1 전류 미러(14)와 제2 전류 미러(22)는 각각, 제1(16) 및 제2(24) 전류 입력 단자에 접속된 제어 게이트와 제2 주 전극과, 제1 공급 단자(10)에 결합된 제2 주 전극을 갖는 제2 도전율 타입의 다이오드-접속된 입력 트랜지스터(Tip)와, 각 입력 트랜지스터(Tip)의 제어 전극에 연결된 제어 전극과, 제1 공급 단자(10)에 결합된 제1 주 전극, 및 제1(18) 및 제2(26) 전류 출력 단자에 각각 접속된 제2 주 전극을 갖는 제2 도전율 타입의 출력 트랜지스터(T어), 및 적절한 입력 트랜지스터(Tip)의 제어 전극에 접속된 제어 전극과, 제1 공급 단자(10)에 결합된 제1 주 전극, 및 각각 또다른 제1(162) 및 제2(158) 전류 출력 단자에 접속된 제2 주 전극을 갖는 제2 도전율 타입의 또다른 출력 트랜지스터(T'op)를 포함하는 것을 특징으로 하는 장치.
  15. 제3항에 있어서, 기입 증폭기(4)는,
    각각 제어전극과, 제1 주 전극 멎 제2 주 전극을 갖는 제1 도전율 타입의 제1 구동기 트랜지스터(182), 제2 구동기 트랜지스터(184), 제3 구동기 트랜지스터(186) 및 제4 구동기 트랜지스터(188)와(여기서, ;제1 구동기 트랜지스터(182)와 제2 구동기 트랜지스터(184)의 제어 전극은 제1 신호 단자(1)에 결합되어있고, 제3 구동기 트랜지스터(186)와 제4 구동기 트랜지스터(188)는 제2 신호 단자(3)에 결합되어 있다);
    각각 제어 전극과, 제1 주 전극과 제2 주 전극을 갖는 제2 도전율 타입의 제5 트랜지스터(198), 제6 트랜지스터(200), 제7 트랜지스터(202) 및 제8 트랜지스터(204)와;
    제5 트랜지스터(198)와 제6 트랜지스터(200)의 제어 전극과 제5 트랜지스터(198)의 제2 주 전극은 제1 바이어스 전류 공급원(206)을 경유해서 제2 공급 단자(12)에 결합되고, 제7 트랜지스터(202)와 제8 트랜지스터(204)의 제어 전극과 제8 트랜지스터(204)의 제2 주 전극은 제2 바이어스 전류 공급원(208)을 경유해서 제2 공급 단자(12)에 결합되는, 제1 바이어스 전류 공급원(206) 및 제2 바이어스 전류 공급원(208)과;
    각각, 제1 트랜지스터(182)의 제1 주 전극을 제5 트랜지스터(198)의 제1 주 전극에 결합시키고, 제2 트랜지스터(184)의 제1 주 전극을 제6 트랜지스터(198)의 제1 주 전극에 결합시키고, 제3 트랜지스터(186)의 제1 주 전극을 제7 트랜지스터(202)의 제1 주 전극에 결합시키고, 제4 트랜지스터(188)의 제1 주 전극을 제8 트랜지스터(204)의 제1 주 전극에 결합시키기 위한 제1 결합 저항기(190), 제2 결합 저항기(192), 제3 결합 저항기(194) 및 제4 결합 저항기(196);및
    제2 트랜지스터(184)의 제1 주 전극을 제7 트랜지스터(202)의 제1 주 전극에 결합시키고, 제3 트랜지스터(186)의 제1 주 전극을 제6 트랜지스터(200)의 제1 주 전극에 결합시키기 위한 제1 커패시터(178)를 포함하는 기록 증폭기(4)로서,
    제1 트랜지스터(182)와 및 제4 트랜지스터(188)의 제2 주 전극은 제1 공급 단자(10)에 결합되고, 제2 트랜지스터(184), 제3 트랜지스터(186), 제6 트랜지스터(200) 및 제7 트랜지스터(202)의 제2 주 전극은 각각 제1 전류 입력 단자(16), 제2 전류 입력단자(24), 제3 전류 입력 단자(32) 및 제4 전류 입력 단자(40)에 결합되어 있는 것을 특징으로 하는 장치.
  16. 제1항,2항,3항,4항,5항,6항,7항,8항,9항,10항,11항,12항,13항,14항 또는 15항에 있어서, 기입 증폭기는,
    제1 커패시터(142)는 제1 전류 입력 단자(16)와 제2 전류 출력 단자(26) 사이에 접속되고, 제2 커패시터(144)는 제2 전류 입력 단자(24)와 제1 전류 출력 단자(18) 사이에 접속된, 두 개의 커패시터(142,144) 중의 적어도 하나를 포함하는 것을 특징으로 하는 장치.
  17. 제3항,4항,5항,6항,7항,8항,9항,10항,11항,12항,13항,14항 또는 15항에 있어서, 기입 증폭기는,
    제3 커패시터(146)는 제3 전류 입력 단자(32)와 제4 전류 출력 단자(42) 사이에 접속되고, 제4 커패시터(148)는 제4 전류 입력 단자(40)와 제3 전류 출력 단자(34) 사이에 접속된, 또다른 두 개의 커패시터(146,148) 중의 적어도 하나를 포함하는 것을 특징으로 하는 장치.
  18. 자기 기록 캐리어 위에 정보 신호를 기록하기 위한, 상기 청구항들 중의 어느 한 항에 따른 장치에 사용하기 위한 기입 증폭기(4).
KR1019970704930A 1995-11-21 1996-11-12 자기기록헤드와,용량성피드-포워드보상기능을지닌기록증폭기를포함하는장치 Ceased KR100449934B1 (ko)

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