JP3683277B2 - 磁気書込ヘッドを具える装置、及び容量性フィードフォワード補償付き書込増幅器 - Google Patents
磁気書込ヘッドを具える装置、及び容量性フィードフォワード補償付き書込増幅器 Download PDFInfo
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Description
本発明は、情報を磁気記録担体に記録する書込ヘッドと、書込増幅器とを具え、該増幅器が、
情報信号を表す互いに反対極性の信号を受信する第１信号端子及び第２信号端子と、
書込ヘッドに結合され、書込ヘッドを情報信号に応答して駆動する第１書込端子及び第２書込端子と、
書込増幅器用電源電圧を接続するための第１電源端子及び第２電源端子と、
第１電流入力端子、第１書込端子に結合された第１電流出力端子及び第１電源端子に接続された第１共通電流端子を有する第１カレントミラーと、
第２電流入力端子、第２書込端子に結合された第２電流出力端子及び第１電源端子に接続された第２共通電流端子を有する第２カレントミラーと、
情報信号の第１の値に対し第１電流出力端子と第２電源端子との間の第１書込端子及び第２書込端子を経る第１電流路を経て電流を流し、情報信号の第２の値に対し第２電流出力端子と第２電源端子との間の第２書込端子及び第１書込端子を経る第２電流路を経て電流を流しうる電流スイッチング手段と、
を具えた、情報信号を磁気記録担体に記録する装置に関するものである。
本発明は、このような装置用の書込増幅器にも関するものである。
このような装置及び書込増幅器は米国特許第５，２８２，０９４号の図１から既知である。誘導性書込ヘッドを有する書込増幅器は特にディジタル情報信号記憶用のハードディスクドライブに使用され、書込ヘッドを流れる書込電流の極性が情報信号のビットパターンに応答して逆転される。ハードディスクドライブの記憶容量は常にこれを増大する傾向にある。また、増大するデータを記憶するのに必要とされる時間を最小にするために、常にビットレートを増大させてデータ転送を高速化する傾向にある。これは、書込電流のますます高速の極性逆転を必要とする。この場合に生ずる問題は、書込電流が書込ヘッドだけでなく第１及び第２書込端子に存在する寄生キャパシタンスも経て流れる点にある。これらの寄生キャパシタンスは書込増幅器の内部キャパシタンス、書込ヘッド自体の寄生キャパシタンス及び書込ヘッドを書込増幅器の第１及び第２書込端子に接続するワイヤの配線キャパシタンスにより生ずる。書込ヘッドを流れる書込電流が高いビットレートで歪み、その結果として記録担体への記録が不正確になる。
本発明の目的は高ビットレートにおける情報記憶の精度を向上させることにある。この目的のために、本発明は、頭書に記載したタイプの装置において、書込増幅器が、更に、
情報信号に応答して第１電流路を流れる電流の向きに対応する向きを有する容量性電流を第１電流入力端子に付加する第１補償手段、及び
情報信号に応答して第２電流路を流れる電流の向きに対応する向きを有する容量性電流を第２電流入力端子に付加する第２補償手段、
のうちの少なくとも一つを具えることを特徴とする。
信号遷移中に、第１及び第２補償手段が容量性電荷をカレントミラーを介して書込端子に供給する。これらの追加の容量性電流は寄生キャパシタンスを経て流れる容量性電流を補償し、従って書込ヘッドのスルーレートを向上する。この補償はフィードフォワードに基づくため、過補償はオーバシュートを生ずるのみで、不安定状態にならない。
本発明の一実施例では、フィードフォワード補償を達成するために、第１補償手段が第１電流入力端子と第２信号端子との間に挿入された第１フィードフォワードキャパシタを具え、第２補償手段が第２電流入力端子と第１信号端子との間に挿入された第２フィードフォワードキャパシタを具えることを特徴とする。最適な効果を得るために、これらのキャパシタは２個１組で使用し、即ち第１キャパシタを第２キャパシタとともに使用して装置（回路）の対称性を妨げないようにするのが好ましい。
既知の装置では、書込ヘッドを流れる電流の極性反転は、書込端子の一方と第２電源端子との間に低インピーダンス接続を設定する電流スイッチング手段により実行されている。このとき、他方の書込端子は第１又は第２カレントミラーの高インピーダンス電流出力端子に接続される。その結果として、書込ヘッドの両端間のコモンモード電圧が固定値にならず、情報信号の先行ビットパターンの１の数又は０の数に依存する。従って、次のビット変化がその直前のコモンモード電圧により影響され、ビットパターンに依存する信号歪みを発生しうる。更に、変動するコモンモード電圧は他の感知回路へのクロストークを発生しうる。これらの問題は記録すべき情報信号のビットレートを制限する。高ビットレート用に好適な構造の書込増幅器を有する本発明の実施例では、電圧スイッチング手段が、
第３電流入力端子、第１書込端子に結合された第３電流出力端子及び第２電源端子に接続された第３共通電流端子を有する第３カレントミラーと、
第４電流入力端子、第２書込端子に結合された第４電流出力端子及び第２電源端子に接続された第４共通電流端子を有する第４カレントミラーと、
第１電流入力端子と第４電流入力端子との間に接続され、情報信号の第１の値に対し第１電流を供給する第１スイッチング電流源と、
第２電流入力端子と第３電流入力端子との間に接続され、情報信号の第２の値に対し第２電流を供給する第２スイッチング電流源と、
を具えることを特徴とする。
この場合には書込ヘッドは４つのカレントミラーの高インピーダンス出力端子間に接続され、これらのカレントミラーがスイッチング電流源により一時に２つづつターンオンされる。第１スイッチング電流源が導通すると、電流が第１電源端子から書込ヘッドを経て第２電源端子へ、第１及び第４カレントミラーを介して流れる。第２スイッチング電流源が導通すると、反対方向電流が第１電源端子から書込ヘッドを経て第２電源端子へ、第２及び第３カレントミラーを介して流れる。書込ヘッドは４つのカレントミラーの高インピーダンス電流出力端子間に接続されるため、コモンモード電圧を追加の手段により所要の如く固定することができ、好ましくは電源電圧の半分の値に固定することができ、且つビットパターンと無関係にすることができる。この場合、カレントミラーは書込ヘッド電圧のピーク中に飽和するだけであり、書込増幅器の出力トランジスタの過飽和を阻止するためにクランプ回路を必要としない。
必要に応じ、第３及び第４カレントミラーも寄生キャパシタのフィードフォワード補償に使用することができ、この目的のために、本発明の装置においては、書込増幅器が、更に、第３電流入力端子と第２信号端子との間に挿入された第３フィードフォワードキャパシタと、第４電流入力端子と第１信号端子との間に挿入された第４フィードフォワードキャパシタとを具えることを特徴とする。
４つのフィードフォワードキャパシタは第１及び第２信号端子における情報信号により駆動される必要がある。情報信号源の容量性負荷を低減するために、本発明装置の実施例では、書込増幅器が、更に、
各々制御電極、第１主電極及び第２主電極を有する第１導電型の第１、第２、第３及び第４駆動トランジスタを具え、第１及び第２トランジスタの制御電極を第１信号端子に結合するとともに、第３及び第４トランジスタの制御電極が第２信号端子に結合し、
各々制御電極、第１主電極及び第２主電極を有する第２導電型の第５、第６、第７及び第８トランジスタを具え、
第１及び第２バイアス電流源を具え、第５及び第６トランジスタの制御電極及び第５トランジスタの第２主電極を第１バイアス電流源を経て第２電源端子に結合するとともに、第７及び第８トランジスタの制御電極及び第８トランジスタの第２主電極を第２バイアス電流源を経て第２電源端子に結合し、
第１トランジスタの第１主電極を第５トランジスタの第１主電極に、第２トランジスタの第１主電極を第６トランジスタの第１主電極に、第３トランジスタの第１主電極を第７トランジスタの第１主電極に、第４トランジスタの第１主電極を第８トランジスタの第１主電極にそれぞれ結合する第１、第２、第３及び第４結合抵抗を具え、
第２トランジスタの第１主電極を第７トランジスタの第１主電極に結合する第１キャパシタ及び第３トランジスタの第１主電極を第６トランジスタの第１主電極に結合する第２キャパシタを具え、
第１及び第４トランジスタの第２主電極を第１電源端子に結合し、第２、第３、第６及び第７トランジスタの第２主電極を第１電流入力端子、第２電流入力端子、第３電流入力端子及び第４電流入力端子にそれぞれ結合したことを特徴とする。
この装置は情報信号をバッファし、完全に平衡であり、且つ４つのフィードフォワードキャパシタの代わりに２つのフィードフォワードキャパシタを使用するのみである。
４つのカレントミラーは任意の適当なタイプのものとすることができる。書込増幅器の最大スイングを得るために、本発明装置の好適実施例では、第３カレントミラー及び第４カレントミラーが、それぞれ、制御電極、第３及び第４電流入力端子にそれぞれ接続された第２主電極及び第２電源端子に結合された第１主電極を有する第１導電型のダイオード接続入力トランジスタと、関連する入力トランジスタの制御電極に接続された制御電極、第２電源端子に結合された第１主電極及び第３及び第４電流出力端子にそれぞれ接続された第２主電極を有する第１導電型の出力トランジスタとを具え、且つ
第１カレントミラー及び第２カレントミラーが、それぞれ、制御電極、第１及び第２電流入力端子にそれぞれ接続された第２主電極及び第１電源端子に結合された第１主電極を有する第２導電型のダイオード接続入力トランジスタと、関連する入力トランジスタの制御電極に接続された制御電極、第１電源端子に結合された第１主電極及び第１及び第２電流出力端子にそれぞれ接続された第２主電極を有する第２導電型の出力トランジスタとを具えることを特徴とする。
このように構成されたカレントミラーは最小の電圧損失を生じ、出力スイングをほぼ電源電圧まで増大しうる。更に、これらのカレントミラーは電流伝達機能が基本的に単極性であるため、波形の追加のリンギングを発生することはない。リンギングはシンボル間妨害を導きうる。
これらのトランジスタはバイポーラトランジスタ又はユニポーラＭＯＳトランジスタとすることができる。前記の制御電極、第１主電極及び第２主電極はバイポーラトランジスタに対してはベース、エミッタ及びコレクタにそれぞれ対応し、ユニポーラトランジスタに対してはゲート、ソース及びドレインにそれぞれ対応する。
この実施例では、更に、第１及び第２カレントミラーの入力トランジスタ及び出力トランジスタの第１主電極を抵抗を経て第１電源端子に接続し、且つ第３及び第４カレントミラーの入力トランジスタ及び主力トランジスタの第１主電極を抵抗を経て第２電源端子に接続する。
これらの抵抗はカレントミラートランジスタ間の良好なマッチングを与え、温度安定性を改善する。
コモンモード制御回路を具える本発明装置の第１の実施例では、書込増幅器が、更に、
第１書込端子と第１ノードとの間に接続された第１抵抗、第１ノードと第２書込端子との間に接続された第２抵抗、第１電源端子と第１ノードとの間に接続された第３抵抗、及び第２電源端子と第１ノードとの間に接続された第４抵抗を具えることを特徴とする。
第１及び第２抵抗は書込ヘッドの両端間に直列に配置され、書込ヘッドに対する減衰抵抗も構成する。書込ヘッド両端間のコモンモード電圧は第１及び第２抵抗の中心タップを構成する第１ノードの電圧に等しく、電源の両端間に配置された第３及び第４抵抗を具える簡単な分圧器により固定される。分圧器のインピーダンスが低いほどコモンモード電圧の固定が向上する。しかし、分圧器の電力消費が増大するため、インピーダンスを低くしすぎてはならない。
電力消費を低減するために、コモンモード制御回路を具える本発明装置の第２の実施例では、書込増幅器が、更に、第１書込端子と第１ノードとの間に接続された第１抵抗と、第１ノードと第２書込端子との間に接続された第２抵抗と、制御電極、第１ノードに接続された第１主電極及び第１電流入力端子に結合された第２主電極を有する第１導電型の第１トランジスタと、第１トランジスタの制御電極に接続された制御電極、第１主電極及び当該制御電極に接続された第２主電極を有する第１導電型の第２トランジスタと、第１電源端子と第２トランジスタの第２主電極との間に接続された第３抵抗と、制御電極、第１ノードに接続された第１主電極及び第２電流入力端子に結合された第２主電極を有する第２導電型の第３トランジスタと、第３トランジスタの制御電極に接続された制御電極、第２トランジスタの第１主電極に接続された第１主電極及び当該制御電極に接続された第２主電極を有する第２導電型の第４トランジスタと、第２電源端子と第４トランジスタの第２主電極との間に接続された第４抵抗とを具えることを特徴とする。
第１及び第２トランジスタはＡ／Ｂ級で動作し、第１ノードに低インピーダンスを発生し、この低インピーダンスは比較的大きな第３及び第４抵抗で実現することができる。
４つのカレントミラーのうちの２つのみが同時に動作する。カレントミラーのターンオンは、零入力電流が４つのカレントミラーを経て流れるようにすることにより高速化することができる。この場合には、カレントミラー内の漂遊容量を充放電する必要がない。コモンモード制御回路を具えた本発明装置の第３の実施例では、書込増幅器が、更に、第１書込端子と第１ノードとの間に接続された第１抵抗と、第１ノードと第２書込端子との間に接続された第２抵抗と、第１書込端子と第２ノードとの間に接続された第３抵抗と、第２ノードと第２書込端子との間に接続された第４抵抗と、制御電極、第１ノードに接続された第１主電極及び第１電源端子に結合された第２主電極を有する第１導電型の第１トランジスタと、第１トランジスタの制御電極に接続された制御電極、第１主電極及び当該制御電極に接続された第２主電極を有する第１導電型の第２トランジスタと、第１電源端子と第２トランジスタの第２主電極との間に接続された第５抵抗と、第１トランジスタの制御電極に接続された制御電極、第１ノードに接続された第１主電極及び第２電源端子に結合された第２電極を有する第１導電型の第３トランジスタと、制御電極、第１ノードに接続された第１主電極及び第３電流入力端子及び第４電流入力端子の一方に結合された第２主電極を有する第２導電型の第４トランジスタと、第４トランジスタの制御電極に接続された制御電極、第２トランジスタの第１主電極に接続された第１主電極及び当該制御電極に接続された第２主電極を有する第２導電型の第５トランジスタと、第２電源端子と第５トランジスタの第２主電極との間に接続された第６抵抗と、第４トランジスタの制御電極に接続された制御電極、第２ノードに接続された第１主電極及び第３電流入力端子及び第４電流入力端子の他方に結合された第２主電極を有する第２導電型の第６トランジスタとを具えることを特徴とする。
この実施例はコモンモード制御回路と４つのカレントミラーの零入力電流設定回路とを有利に組み合わせたものである。この場合には、第１及び第２ノードに接続された４つのトランジスタを流れるバイアス電流が電源端子に排出されないで４つのカレントミラーのそれぞれの電流に流入し、これらのカレントミラーの零入力電流として作用する。減衰抵抗が第１及び第２ノードに中心タップを有する２つの抵抗の２つの直列接続からなる。これらのカレントミラーはコモンモード信号に対しては減衰抵抗の見かけの抵抗値をカレントミラーの電流利得により決まる係数だけ低減する。個々の直列接続が、第１ノードにエミッタが接続された第１及び第４トランジスタ及び第２ノードにエミッタが接続された第３及び第６トランジスタに対しエミッタ減退抵抗として作用する。これにより、第１及び第４トランジスタ間及び第３及び第６トランジスタ間の存在しうるミスマッチの影響が低減される。他の実施例では、第２ノードを第１ノードに接続する。
上述の第１及び第２スイッチング電流源は、書込ヘッドに電流をどの方向にどのくらい流すか決定する。この点に関し、本発明装置の実施例では、第１及び第２スイッチング電流源が、第３ノードに接続された制御電極、第１主電極及び第１電流入力端子に結合された第２主電極を有する第１導電型の第７トランジスタと、第７トランジスタの制御電極に接続された制御電極、第１電極及び第１電源端子に結合された第２主電極を有する第１導電型の第８トランジスタと、第４ノードに接続された制御電極、第７トランジスタの第１主電極に接続された第１主電極及び第４電流入力端子に結合された第２主電極を有する第２導電型の第９トランジスタと、第８トランジスタの第１主電極に接続された第１主電極及び第４ノードに接続された制御電極及び第２主電極を有する第２導電型のダイオード接続の第１０トランジスタと、第４ノードに結合され該ノードにバイアス電流を供給するバイアス電流源と、第５ノードに接続された制御電極、第１主電極及び第２電流入力端子に結合された第２主電極を有する第１導電型の第１１トランジスタと、第１１トランジスタの制御電極に接続された制御電極、第１主電極及び第１電源端子に結合された第２主電極を有する第１導電型の第１２トランジスタと、第４ノードに接続された制御電極、第１１トランジスタの第１主電極に接続された第１主電極及び第３電流入力端子に結合された第２主電極を有する第２導電型の第１３トランジスタとを具えることを特徴とする。
バイアス電流源は書込ヘッドを流れる書込電流の大きさを決定する。バイアス電流は情報信号の値に依存して第８トランジスタ又は第１２トランジスタを経て電源へ流出する。第７、第９及び第１０トランジスタが第８トランジスタとともにトランスリニアループを構成し、第１１、第１３及び第１０トランジスタが第１２トランジスタとともにトランスリニアループを構成する。この場合、第８トランジスタ又は第１２トランジスタが導通すると、第１電流入力端子から第７及び第９トランジスタを経て第３電流入力端子へ流れる、又は第２電流入力端子から第４電流入力端子へ流れる増幅電流が生ずる。必要に応じ適当なバイアスを介して供給される第３及び第５ノードの情報信号の直流レベルは電流入力端子の直流レベルから完全に絶縁される。従って、上述のスイッチング電流源は浮動スイッチング電流源を構成し、そのスイッチング信号の直流レベルを自由に選択することができる。
情報信号用のバッファはエミッタホロワ又はソースホロワとすることができる。これらのホロワのための零入力電流供給はスイッチング電流源のための電流供給と有利に組み合わせることができる。この目的のために、本発明装置の実施例では、第１及び第２スイッチング電流源が、更に、情報信号を受信する制御電極、第３ノードに接続された第１主電極及び第１電源端子に結合された第２主電極を有する第１導電型の第１４トランジスタと、情報信号を受信する制御電極、第５ノードに接続された第１主電極及び第１電源端子に結合された第２主電極を有する第１導電型の第１５トランジスタと、第８トランジスタの制御電極に接続された制御電極、第８トランジスタの第１主電極に接続された第１電極及び第５ノードに結合された第２主電極を有する第１導電型の第１６トランジスタと、第１２トランジスタの制御電極に接続された制御電極、第１２トランジスタの第１主電極に接続された第１主電極及び第３ノードに結合された第２主電極を有する第１導電型の第１７トランジスタとを具え、第８トランジスタの第２主電極を第３ノードに接続し、第１２トランジスタの第２主電極を第５ノードに接続したことを特徴とする。
第１４及び第１５トランジスタは信号ホロワとして動作し、情報信号をバッファする。これらのトランジスタを流れる電流はそれぞれ第８及び第１２トランジスタを経て第４ノードへと流れる。第１６及び第１７トランジスタは、バイアス電流源からのバイアス電流の一方の半分を一方の信号ホロワに流し、他方の半分を他方の信号ホロワに流すように作用する。
電流スイッチング手段は他の態様、例えば前述の米国特許第５，２８２，０９４号の図１から既知の態様に構成することもできる。この目的のために、本発明装置の実施例では、電流スイッチング手段が、
第１導電型の第１及び第２差動対トランジスタを具え、それらの第１主電極がバイアス電流源からの電流を受信するよう結合され、それらの制御電極が情報信号を受信するよう接続され、それらの第２主電極がそれぞれ第１電流入力端子及び第２電流入力端子に結合された差動対と、
第２電源端子と第２カレントミラーの他の第２電流出力端子との間に接続された第１電流感知抵抗、及び第２電源端子と第１カレントミラーの他の第１電流出力端子との間に接続された第２電流感知抵抗と、
第１電流感知抵抗の両端に接続された制御電極及び第１主電極及び第１電流出力端子に結合された第２主電極を有する第１導電型の第１プルダウントランジスタ、及び第２電流感知抵抗の両端に接続された制御電極及び第１主電極及び第２電流出力端子に結合された第２主電極を有する第１導電型の第２プルダウントランジスタとを具えることを特徴とする。
２つのカレントミラーの一つの駆動が２つの電流感知抵抗の一つを流れる電流により検出される。関連する電流感知抵抗の両端間の電圧が関連するプルダウントランジスタをターンオンして書込端子の一つを負電源端子に接続する。
２つのカレントミラーは任意の適当なタイプのものとすることができる。書込増幅器の最大出力スイングを得るために、本発明装置の好適実施例では、第１カレントミラー及び第２カレントミラーが、それぞれ、制御電極、第１及び第２電流入力端子にそれぞれ接続された第２主電極及び第１電源端子に結合された第１主電極を有する第２導電型のダイオード接続入力トランジスタと、関連する入力トランジスタの制御電極に接続された制御電極、第１電源端子に結合された第１主電極及び第１及び第２電流出力端子にそれぞれ接続された第２主電極を有する第２導電型の出力トランジスタと、関連する入力トランジスタの制御電極に接続された制御電極、第１電源端子に結合された第１主電極及び他の第１及び第２電流出力端子にそれぞれ接続された第２主電極を有する第２導電型の他の出力トランジスタとを具えることを特徴とする。
このように実現されたカレントミラーは最小の電圧損失を生じ、出力スイングをほぼ電源電圧まで増大させることができる。
容量性フィードフォワード電流補償技術に加えて、寄生キャパシタンスの悪影響を補償するために帰還中和補償を用いることもできる。この目的のために、本発明装置の実施例では、書込増幅器が、第１電流入力端子と第２電流出力端子との間に接続された第１キャパシタ及び第２電流入力端子と第１電流出力端子との間に接続された第２キャパシタのうちの少なくとも一つを具えることを特徴とする。
第１及び第２キャパシタは第１及び第２カレントミラーを介して第１及び第２書込端子に反対極性の容量性接続を注入して寄生キャパシタンスを中和する。最適な効果を得るには、これらのキャパシタを２個１組で使用し、即ち第１キャパシタを第２キャパシタとともに使用して装置（回路）の対称性を妨げないようにするのが好ましい。
必要に応じ、第３及び第４カレントミラーを寄生キャパシタの中和のために使用することもできる。この目的のために、本発明装置では、更に、書込増幅器が、第３電流入力端子と第４電流出力端子との間に接続された第３キャパシタ及び第４電流入力端子と第３電流出力端子との間に接続された第４キャパシタのうちの少なくとも一つを具えることを特徴とする。
本発明のこれらの特徴及び他の特徴は図面を参照して以下に詳細に説明する。図面において、
図１は情報信号を磁気記録担体に記録する本発明装置の一実施例のブロック図を示し、
図２は情報信号を磁気記録担体に記録する本発明装置の一実施例の回路図を示し、
図３は情報信号を磁気記録担体に記録する本発明装置の一実施例の回路図を示し、
図４は本発明装置に使用するコモンモード回路の第１の例を示し、
図５は本発明装置に使用するコモンモード回路の第２の例を示し、
図６は第３の例のコモンモード回路を含む、情報信号を磁気記録担体に記録する本発明装置の一実施例の回路図を示し、
図７は本発明装置に使用するコモンモード回路の他の例を示し、
図８は本発明装置に使用するスイッチング電流源の第１実施例を示し、
図９は本発明装置に使用するスイッチング電流源の第２実施例を示し、
図１０は情報信号を磁気記録担体に記録する本発明装置の一実施例の回路図を示し、
図１１は図１０に示す装置に使用するカレントミラーを示し、
図１２は本発明装置に使用する平衡容量性フィードフォワード回路を示し、
図１３は情報信号を磁気記録担体に記録する本発明装置の他の実施例のブロック図を示す。
これらの図において、同一の素子は同一の符号で示されている。
図１は情報信号を磁気記録担体に記録する本発明装置の基本構造を示す。この装置は、情報を記録担体（図示せず）に記録する書込ヘッド２と、書込ヘッド２を第１信号端子１及び第２信号端子３に存在する情報信号に応答して駆動する書込増幅器４とを具える。書込増幅器は、第１書込端子６及び第２書込端子８を有し、これらの端子は書込ヘッド２に結合され、書込電流を供給する。第１電源端子１０及び第２電源端子１２が書込増幅器用の電源電圧を接続する。本例では、第２電源端子１２を信号接地する。増幅器４は、第１電流入力端子１６、第１書込端子６に結合された第１電流出力端子１８及び第１電源端子１０に接続された第１共通電流端子２０を有する第１カレントミラー１４と、第２電流入力端子２４、第２書込端子８に結合された第２電流出力端子２６及び第１電源端子１０に接続された第２共通電流端子２８を有する第２カレントミラー２２と、第３電流入力端子３２、第１書込端子６に結合された第３電流出力端子３４及び第２電源端子１２に接続された第３共通電流端子３６を有する第３カレントミラー３０と、第４電流入力端子４０、第２書込端子８に結合された第４電流出力端子４２及び第２電源端子１２に接続された第４共通電流端子４４を有する第４カレントミラー３８とを具える。第１スイッチング電流源４６を第１電流入力端子１６と第４電流入力端子４０との間に接続する。この第１スイッチング電流源は信号端子１における情報信号Ｕiの第１の値に対し第１電流を供給し、情報信号Ｕiの第２の値に対し零電流を供給する。情報信号Ｕiは、例えばディスクドライブ又は他の磁気記憶媒体用の２進データ信号とすることができる。第２スイッチング電流源４８を第２電流入力端子２４と第３電流入力端子３２との間に接続する。第２スイッチング電流源４８は第２信号端子３の逆極性情報信号ＮＵiを受信し、第１電流が零である場合に第２電流を供給し、第１電流が零でないとき零になる。
第１スイッチング電流源４６がターンオンすると、第１電源端子１０から、カレントミラー１４の第１電流入力端子１６及び第４カレントミラー３８の第４電流入力端子４０を経て第２電源端子１２へ電流が流れる。このとき、そのＭ倍の電流が第１カレントミラー１４の第１電流出力端子１８から同一方向に、第１書込端子６、書込ヘッド２及び第２書込端子８を経て第４カレントミラー３８の第４電流出力端子４２へ流れる。ここで、Ｍはカレントミラー１４、２２、３０、３８の電流比である。第２スイッチング電流源４８はターンオフするため、第２カレントミラー２２及び第３カレントミラー３０は不作動である。この場合には、書込電流が第１端子６から書込ヘッド２を経て第２書込端子８へ流れる。
第１スイッチング電流源４６がターンオフし、第２スイッチング電流源４８がターンオンすると、第２カレントミラー２２及び第３カレントミラー３０が動作し、他の２つのカレントミラー１４及び３８が不作動になる。この場合には、書込電流は上記の場合と逆方向に、第２書込端子８から書込ヘッド２を経て書込端子６へ流れる。第１スイッチング電流源４６の第１電流及び第２スイッチング電流源４８の第２電流は、これらのカレントミラーの電流比が等しい場合に両方向に等しい書込電流が得られるように、互いに等しくする必要があること明らかである。
図２は、第１カレントミラー１４及び第２カレントミラー２２がバイポーラＰＮＰトランジスタからなり、第３カレントミラー３０及び第４カレントミラー３８がバイポーラＮＰＮトランジスタからなる実施例を示す。しかし、上述の、及び後述の装置においてはバイポーラトランジスタを全部又は部分的にユニポーラＭＯＳトランジスタと置き換えることができる。制御電極、第１主電極及び第２主電極は、バイポーラトランジスタに対してはバイポーラ、エミッタ及びコレクタにそれぞれ対応し、ユニポーラトランジスタに対してはゲート、ソース及びドレインにそれぞれ対応する。第１カレントミラー１４は、そのエミッタが図３に示すようにオプションエミッタ抵抗Ｒip1を経て第１共通電流端子２０に接続され、そのコレクタが第１電流入力端子１６に接続されたダイオード接続ＰＮＰ入力トランジスタＴip1と、そのベースが入力トランジスタＴip1のベースに接続され、そのエミッタが図３に示すようにオプションエミッタ抵抗Ｒop1を経て第１共通電流端子２０に接続され、そのコレクタが第１電流出力端子１８に接続されたＰＮＰ出力トランジスタＴop1を具える。オプションエミッタ抵抗はカレントミラーのトランジスタの整合を改善し、熱安定性を増大する。第２カレントミラー２２も同様に２つのＮＰＮトランジスタ及びオプションエミッタ抵抗を具え、それぞれのトランジスタの電極がカレントミラーの対応する端子に接続されている。
図２にはいくつかの寄生キャパシタンス、即ちＰＮＰ出力トランジスタＴop1及びＴop2のコレクタとウエルとの間の値Ｃcwpを有するキャパシタンス、ＮＰＮ出力トランジスタＴon3及びＴon4のコレクタと基板との間の値Ｃcsnを有するキャパシタンス、ＰＮＰ出力トランジスタＴop1及びＴop2のコレクタとベースとの間の値Ｃcbpを有するキャパシタンス、ＮＰＮ出力トランジスタＴon3及びＴon4のコレクタとベースとの間の値Ｃcbnを有するキャパシタンスも示す。寄生キャパシタンスＣp1が第１書込端子６に存在するとともに、寄生キャパシタンスＣp2が第２書込端子８に存在する。これらの全ての寄生キャパシタンスが書込端子６及び８を流れる書込電流に影響を及ぼす。即ち、高周波数において書込電流が書込ヘッドの代わりに寄生キャパシタンスを経て流れる。この影響は書込電流のビットレートを制限する。寄生キャパシタンスのこの悪影響を低減又は除去するために、第１容量性フィードフォワードキャパシタ１７０を第２信号端子３と第１電流入力端子１６との間に挿入し、第２容量性フィードフォワードキャパシタ１７２を第２電流入力端子２４と第１信号端子１との間に挿入し、第３容量性フィードフォワードキャパシタ１７４を第３電流入力端子と第２信号端子との間に挿入し、第４容量性フィードフォワードキャパシタ１７６を第４電流入力端子と第１信号端子との間に挿入する。情報信号の遷移中に、容量性電荷が信号端子１及び３から電流入力端子１６、２４、３２及び４０に順方向に供給され、増倍され、書込端子６及び８を流れる全電流に加算される。この追加の容量性電流が寄生キャパシタンスを流れる容量性電流を補償し、書込ヘッド２を流れる電流のスルーレートを向上させる。この補償はフィードフォワードシステムに基づくものであり、このシステムは過補償の場合にも無条件に安定である。この補償は、過補償の場合に発振を起こし易いフィードバック補償システムと異なり、オーバシュートが大きくなるが不安定になることはない。
第１信号端子１の情報信号が高電位になると、第１スイッチング電流源４６が電流を第１電流入力端子１６から第４電流入力端子４０へ流す。そのＭ倍の電流が第１書込端子６から書込ヘッド２を経て第２書込端子８へ流れる。第２信号端子３における逆信号遷移が第１フィードフォワードキャパシタ１７０を経る容量性電流を電流入力端子１６に発生し、この容量性電流は第１スイッチング電流源４６により発生される電流と同一の方向を有する。同様の効果が他の３つの電流入力端子２４、３２及び４０において発生する。従って、これらの補償容量性電流は、例えば第１及び第２書込端子６及び８における寄生キャパシタＣcp1及びＣcp2を流れる容量性電流と同一の方向を有する。
補償効果は一つのフィードフォワードキャパシタで既に得られること明らかである。しかし、回路の対称性を維持するとともにコモンモード制御回路の不必要な負荷を避けるために、２対のフィードフォワードキャパシタを使用するのが好ましい。
更に、図では、一例として、スイッチング電流源４６は信号端子１の信号Ｕiが比較的高電位のときスイッチオンし、信号Ｕiが比較的低電位のときスイッチオフするが、この目的のために逆極性の入力信号を必要とするスイッチング電流源を使用することもできる。同じことが第２スイッチング電流源４８にも言える。この場合には、第１及び第３フィードフォワードキャパシタンス１７０及び１７４を第１信号端子１に接続し、第２及び第４フィードフォワードキャパシタンス１７２及び１７６を第２信号端子３に接続する必要がある。
書込ヘッド２のコモンモード電圧は完全に不確定であり、且つ記録すべき情報信号のデータパターンに従って変動しうる。これは望ましくない。コモンモード電圧は好ましくは使用可能出力スイング間の中間に位置させるべきであり、且つ記録すべき信号の信号内容に無関係にすべきである。書込ヘッド２はもっぱらカレントミラーの高インピーダンス出力端子間に配置されるため、コモンモード電圧はコモンモード回路で固定することができる。
図４は簡単なコモンモード回路を示す。第１書込端子６と第１ノード５２との間に接続された第１抵抗５０、第１ノード５２と第２書込端子８との間に接続された第２抵抗５４、第１電源端子１０と第１ノード５２との間に接続された第３抵抗５６、及び第２電源端子１２と第１ノード５２との間に接続されたぢ４抵抗５８の直列接続を書込ヘッドと並列に配置する。抵抗５０及び５４は書込ヘッドの減衰抵抗としても機能する。第１ノード５２におけるインピーダンスは抵抗５６及び５８により決まる。コモンモード電圧の正しい固定のためには最小インピーダンスが望ましい。しかし、抵抗５６及び５８の抵抗値はこれらの抵抗を流れる電流の増大のために任意に小さく選択することはできない。
図５はこの問題を緩和したコモンモード回路を示す。この回路も第１書込端子６と第１ノード６２との間に接続された第１抵抗６４と、第１ノード６２と第２書込端子８との間に接続された第２抵抗６４を具え、更に、そのエミッタが第１ノード６２に接続され、そのコレクタが第１電源端子１０に結合された第１ＮＰＮトランジスタ６６と、そのベースが第１ＮＰＮトランジスタ６６のベースに接続されたダイオード接続の第２ＮＰＮトランジスタ６８と、第１電源端子１０と第２ＮＰＮトランジスタ６８のコレクタとの間に接続された第３抵抗７０と、そのエミッタが第１ノード６２に接続され、そのコレクタが第２電源端子１２に結合された第１ＰＮＰトランジスタ７２と、そのベースが第１ＰＮＰトランジスタ７２のベースに接続されたダイオード接続の第２ＰＮＰトランジスタ７４と、第２電源端子１２と第２ＰＮＰトランジスタ７４のコレクタとの間に接続された第４抵抗７６とを具える。
この回路はＡ／Ｂ級で動作する。第１ノード６２において見ると、インピーダンスは低く、コモンモード電圧の正しい固定を提供する。Ａ／Ｂ級動作により小さい零入力電流を得ることができるとともに、第１ＮＰＮトランジスタ６６又は第１ＰＮＰトランジスタ７２により大きい最大電流を供給することができる。実効コモンモード抵抗はＲｄ／４であり、両抵抗６０及び抵抗６４の抵抗値はＲｄ／２である。従って、書込ヘッド２の両端間の総合減衰抵抗値はＲｄになる。
図１及び図２に示す回路配置内のカレントミラーのスイッチング速度を向上させるためには、カレントミラーに零入力電流を設定するのが望ましい。この零入力電流設定回路とコモンモード回路は有利に組み合わせることができる。書込増幅器４はここでも４つのカレントミラー１３、２２、２０及び３８と、書込ヘッド２と、第１スイッチング電流源４６及び第２スイッチング電流源４８とを具える。コモンモード回路は第１書込端子６と第１ノード８０との間に接続された第１抵抗７８と、第２ノード８４と第２書込端子８との間に接続された第２抵抗８２と、そのエミッタが第１ノード８０に接続され、そのコレクタが第１電流入力端子１６に結合されたＮＰＮ型の第１トランジスタ８６と、そのベースが第１トランジスタ８６のベースに接続されたＮＰＮ型のダイオード接続の第２トランジスタ８８と、第１電源端子１０と第２トランジスタ８８のコレクタとの間に接続された第３抵抗９０と、そのベースが第１トランジスタ８６のベースに接続され、そのエミッタが第２ノード８４に接続され、そのコレクタが第２電流入力端子２４に結合されたＮＰＮ型の第３トランジスタ９２とを具える。コモンモード回路は、更に、そのエミッタが第１ノード８０に接続され、そのコレクタが第３電流入力端子３２に結合されたＰＮＰ型の第４トランジスタ９４と、そのベースが第４トランジスタ９４のベースに接続され、そのエミッタが第２トランジスタ８８のエミッタに接続されたＰＮＰ型のダイオード接続の第５トランジスタ９６と、第２電源端子１２と第５トランジスタ９６のコレクタとの間に接続された第４抵抗９８と、そのベースが第４トランジスタ９４のベースに接続され、そのエミッタが第２ノード８４に接続され、そのコレクタが第４電流入力端子４０に結合されたＰＮＰ型の第６トランジスタ１００とを具える。第１ノード８０と第２ノード８４は相互接続する。この場合、トランジスタ８６及び９４を流れる零入力電流は第１カレントミラー１４の第１電流入力端子１６にも流れるとともに第３電流入力端子３２にも流れる。第２カレントミラー２２及び第４カレントミラー３８に対する零入力電流設定はトランジスタ９２及び１００により同様にして得られる。実効コモンモード抵抗はＲｄ／（４（Ｍ＋１））に等しく、ここでＲｄ／２は第１抵抗７８及び第２抵抗８２の抵抗値であり、Ｍはカレントミラー１４の電流比である。書込端子６における電圧変化は第１抵抗７８に電流を生起し、この電流がこの書込端子６にＭ倍の大きさで現れる。従って、第１抵抗７８の見かけの抵抗値Ｒｄ／２は係数（Ｍ＋１）だけ減少する。同じことが第２抵抗８２について言える。トランジスタ９４のコレクタを第３電流入力端子３２の代わりに第４電流入力端子４０に結合し、トランジスタ１００のコレクタを第４電流入力端子４０の代わりに第３電流入力端子３２に結合することもできる。この場合にも、トランジスタ９４及び１００の電流は同一であるため、零入力電流設定に何の差異も生じない。
図７は他の解決方法を示し、本例では図６に示す第１ノード８０と第２ノード８４との間の接続を切り離す。その代わりに、本例では第５抵抗１０２を書込端子６と第２ノード８４との間に接続し、第６抵抗１０４を第１ノード８０と書込端子８との間に接続する。この解決方法は、本例ではトランジスタ８６及び９２も、トランジスタ９４及び１００もそれぞれそれらのエミッタと直列に別個の減退抵抗（負帰還抵抗）を見るため、一層精密に実現することができる。これは、トランジスタ８６と９２との間及びトランジスタ９４と１００との間に起こりうるミスマッチの影響を緩和する。本例でも、トランジスタ９４のコレクタを第３電流入力端子３２の代わりに第４電流入力端子４０に結合し、トランジスタ１００のコレクタを第４電流入力端子４０の代わりに第３電流入力端子３２に結合することができる。
図８は図１、図２及び図５に示す回路配置の第１スイッチング電流源４６及び第２スイッチング電流源４８の実施例の回路図を示す。２つのスイッチング電流源は一つの回路に一体化されている。この回路は次の素子、即ち、そのベースが第３ノード１０８に接続され、そのコレクタが第１電流入力端子１６に結合されたＮＰＮトランジスタ１０６、そのベースがトランジスタ１０６のベースに接続され、そのコレクタが第１電源端子１０に結合されたＮＰＮトランジスタ１１０、そのベースが第４ノード１１４に接続され、そのエミッタがトランジスタ１０６のエミッタに、そのコレクタが第４電流入力端子４０に結合されたＰＮＰトランジスタ１１２、そのエミッタがトランジスタ１１０のエミッタに接続され、そのベース及びそのコレクタが第４ノード１１４に接続されたダイオード接続トランジスタ１１０、第４ノード１１４に結合されバイアス電流Ｉcを供給するバイアス電流源１１８を具える。この回路は、更に、そのベースが第５ノード１２２に接続され、そのコレクタが第２電流入力端子２４に結合されたＮＰＮトランジスタ１２０、そのベースがトランジスタ１２０のベースに接続され、そのコレクタが第１電源端子１０に結合されたＮＰＮトランジスタ１２４、及びそのベースが第４ノード１１４に接続され、そのエミッタがトランジスタ１２０のエミッタに、そのコレクタが第３電流入力端子３２に結合されたＰＮＰトランジスタ１２６を具える。
ノード１０８及び１２２はバッファ１２８及び１３０を経て情報信号Ｕi及び逆極性情報信号ＮＵiにより反対位相で駆動される。ノード１０８の電圧が高く、ノード１２２の電圧が低いとき、トランジスタ１１０が導通し、トランジスタ１２４が遮断する。バイアス電流源１１８のバイアス電流Ｉcが全部トランジスタ１１０及びトランジスタ１１６を経て流れる。トランジスタ１０６、１１０、１１６及び１１２のベース−エミッタ接合がトランスリニアループを構成し、トランジスタ１０６及び１１２のベース−エミッタ電圧の和がトランジスタ１１０及び１１６のベース−エミッタ電圧の和に等しい。この場合、トランジスタのコレクタ電流とベース−エミッタ電圧との関係についての既知の式を用いて、トランジスタ１０６及び１１２を流れる電流Ｉは
Ｉ＝ＳＱＲＴ（Ｍ＊Ｎ）＊Ｉc
に等しいものと導くことができ、ここでＳＱＲＴはルート関数であり、Ｍはトランジスタ１０６及び１１０のエミッタ面積の比、及びＮはトランジスタ１１２及び１１６のエミッタ面積の比である。この結果として、端子１６及び４０間に電流Ｉｃに比例する電流Ｉが流れ、その比例係数はトランジスタ１０６、１１０、１１２及び１１６の幾何寸法により決まる。
同様に、ノード１２２の電圧が高く、ノード１０８の電圧が低い場合には、第２電流入力端子２４と第３電流入力端子３２との間に電流が流れる。この目的のために、バイアス電流源１１８は可調整電流源又はプログラマブル電流源、例えばＩＤＡＣ（電流出力を有するディジタル−アナログ変換器）とすることができる。電流入力端子１６、２４、３２及び４０はすべてコレクタに結合されるため、情報信号Ｕi及びＮＵiの直流レベルが書込増幅器のカレントミラーの電流入力端子の直流レベルから絶縁分離される。従って、スイッチング電流源４６及び４８は第１電源端子１０及び第２電源端子１２の電源電圧に対し浮動している
バッファ１２８及び１３０はエミッタ電流源を有するエミッタホロワを具えるものとすることができる。しかし、トランジスタ１１０及び１２４を流れる電流を利用して電流の節約を達成することができる。図９はこれをどのように実現することができるかを示す。本例ではバッファ１２８はＮＰＮエミッタホロワ１３２であり、そのベースに増幅情報信号を受信し、そのエミッタを第３ノード１０８に接続し、そのコレクタを第１電源端子１０に結合する。トランジスタ１１０のコレクタをエミッタホロワ１３２のエミッタに接続する。バッファ１３０も同様に、ベースに増幅逆位相情報信号を受信し、そのエミッタが第５ノード１２２に接続され、そのコレクタが第１電源端子１０に結合されたＮＰＮエミッタホロワ１３４を具える。トランジスタ１２４のコレクタをエミッタホロワ１３４のエミッタに接続する。従って、トランジスタ１１０及び１２４のコレクタ電流がエミッタホロワ１３２及び１３４も経て流れる。更に、そのベースがトランジスタ１１０のベースに、そのエミッタがトランジスタ１１０のエミッタに接続され、そのコレクタが第５ノード１２２に結合されたＮＰＮトランジスタ１３６、及びそのベースがトランジスタ１２４のベースに、そのエミッタがトランジスタ１２４のエミッタに接続され、そのコレクタが第３ノード１０８に結合されたＮＰＮトランジスタ１３８を設ける。これらのトランジスタ１３６及び１３８は、トランジスタ１１０及び１２４の一方が遮断するとき、エミッタホロワ１３２及び１３４を流れる電流を零になり得なくする。従って、トランジスタ１１０、１３６、１３８及び１２４の幾何寸法を等しく選択すれば、エミッタホロワの各々が常にバイアス電流Ｉcの半分を流す。
エミッタホロワ１３２及び１３４のベースは、例えばデータフリップフロップにより供給される相補情報信号Ｕi及びＮＵiをベースに受信する作動対１４０のトランジスタにより駆動する。
図１０は寄生キャパシタンスを前述した実施例と同様の方法で中和する本発明の他の実施例を示す。本例回路は情報を記録担体（図示せず）に記録する書込ヘッド２と、書込ヘッド２を情報信号に応答して駆動する書込増幅器４を具える。書込増幅器４は、書込ヘッド２に結合され、書込電流を供給する第１書込端子６及び第２書込端子８を有する。第１電源端子１０及び第２電源端子１２が書込増幅器用の電源電圧を受信する。ここでは第２電源端子１２が信号接地されている。増幅器４は、第１電流入力端子１６、第１書込端子６に結合された第１電流出力端子１８及び第１電源端子１０に接続された第１共通電流端子２０を有する第１カレントミラー１４と、第２電流入力端子２４、第２書込端子８に結合された第２電流出力端子２６及び第１電源端子１０に接続された第２共通電流端子２８を有する第２カレントミラー２２を具える。図１と同様に、フィードフォワードキャパシタ１７０を第１電流入力端子１６と第２信号端子３との間に接続し、第２フィードフォワードキャパシタ１７２を第２電流入力端子２４と第１信号端子１との間に接続する。第１カレントミラー１４及び第２カレントミラー２２の機能及び動作、及び第１フィードフォワードキャパシタ１７０及び第２フィードフォワードキャパシタ１７２の機能及び動作は図１及び図２に示す回路と同様である。この回路は、更に、第１ＮＰＮ作動対トランジスタ１５０及び第２ＮＰＮ作動対トランジスタ１５２を有する作動対を具える。これらのトランジスタのエミッタは相互接続し、バイアス電流源１５４からバイアス電流を受信する。それらのベースは情報信号Ｕi及びＮＵiを受信し、それらのコレクタは第１電流入力端子１６及び第２電流入力端子２４にそれぞれ結合する。第１電流感知抵抗１５６を第２電源端子１２と第２カレントミラー２２の他の第２電流出力端子１５８との間に接続し、第２電流感知抵抗１６０を第２電源端子１２と第１カレントミラー１４の他の第２電流出力端子１６２との間に接続する。更に、第１ＮＰＮプルダウントランジスタ１６４のベース及びエミッタを第１電流感知抵抗１５６の両端間に接続するとともに、そのコレクタを第１電流出力端子１８に結合し、第２ＮＰＮプルダウントランジスタ１６６のベース及びエミッタを第２電流感知抵抗１６０の両端間に接続するとともに、そのコレクタを第２電流出力端子２６に結合する。
作動対はバイアス電流源１５４のバイアス電流を第１電流入力端子１６又は第２電流入力端子２４に転送する。第１カレントミラー１４が電流を受信する場合、第２プルダウントランジスタ１６６がターンオンし、その結果として書込端子８が第２電源端子１２に相互接続され、電流が第１電流出力端子１８から書込ヘッド２を経て第２電源端子１２へ流れ得る。第２カレントミラー２２が電流を受信する場合には、書込ヘッド２を反対方向に流れる電流が発生する。
図１１は図１０に示す回路に使用するカレントミラーを示す。第１カレントミラー１４及び第２カレントミラー２２は、そのベース及びコレクタが第１及び第２電流入力端子１６及び２４にそれぞれ接続され、そのコレクタが第１電源端子１０に結合されたダイオード接続のＰＮＰ入力トランジスタＴipと、そのベースがそれぞれの入力端子トランジスタＴipのベースに接続され、そのエミッタが第１電源端子１０に結合され、そのコレクタが第１及び第２電流出力端子１８及び２６にそれぞれ接続されたＰＮＰ出力トランジスタＴopと、そのベースが関連する入力端子トランジスタＴipのベースに接続され、そのエミッタが第１電源端子１０に結合され、そのコレクタが他の第１及び第２電流出力端子１６２及び１５８にそれぞれ接続された他のＰＮＰ出力トランジスタＴ'Opとを具える。
必要に応じ、図示の実施例のバイポーラトランジスタはユニポーラトランジスタ、例えばＭＯＳトランジスタと置き換えることができる。この場合にはベース、エミッタ及びコレクタはゲート、ソース及びドレインと読み変える必要がある。
図１２は４つのカレントミラーを用いる実施例に使用しうるフィードフォワード技術のバイポーラ回路実現例を示す。２つのＮＰＮトランジスタ１８２及び１８４のベースを第１信号端子１に結合し、情報信号Ｕiを受信させる。他の２つのＮＰＮトランジスタ１８６及び１８８のベースを第２信号端子３に結合し、逆極性情報信号ＮＵiを受信させる。２つのＰＮＰトランジスタ１９８及び２００のベースとＰＮＰトランジスタ１９８のコレクタとを相互接続するとともに、第１バイアス電流源２０６を経て負電源端子１２に結合する。同様に、２つのＰＮＰトランジスタ２０２及び２０４のベースとＰＮＰトランジスタ２０４のコレクタとを相互接続するとともに、第１バイアス電流源２０６のバイアス電流にほぼ等しいバイアス電流を供給する第２バイアス電流源２０８を経て負電源端子１２に結合する。トランジスタ１８２／１９８、１８４／２００、１８６／２０２及び１８８／２０４のエミッタをそれぞれ抵抗１９０、１９２、１９４及び１９６を経て相互接続する。第１フィードフォワードキャパシタ１７８をトランジスタ１８４のエミッタとトランジスタ２０２のエミッタとの間に接続する。同様に、第２フィードフォワードキャパシタ１８０をトランジスタ１８６のエミッタとトランジスタ２００のエミッタとの間に接続する。トランジスタ１８２及び１８８のコレクタを正電源端子１０に結合する。トランジスタ１８４、１８６、２００及び２０２のコレクタを第１電流入力端子１６、第２電流入力端子２４、第３電流入力端子３２及び第４電流入力端子４０にそれぞれ結合し、容量性補償電流を４つのカレントミラーに供給する。
図１２の回路は対称であり、２つのフィードフォワードキャパシタを必要とするのみであり、浮動回路であり、且つ信号端子１及び３の有効バッファであって、図９の回路と有利に組み合わせることができる。情報信号Ｕi及びＮＵiはフィードフォワードキャパシタ１７８及び１８０の両端間に電圧差２Ｕiを生起し、第１電流入力端子１６から第４電流入力端子４０へ、又は第２電流入力端子２４から第３電流入力端子３２へ容量性電流を導く。抵抗１９０、１９２、１９４及び１９６は信号電流がこれらのトランジスタのエミッタで２つの部分に分割されるのを阻止する。
必要に応じ、これらのバイポーラトランジスタはユニポーラトランジスタ、例えばＭＯＳトランジスタと置き換えることができる。この場合には、ベース、エミッタ及びコレクタをゲート、ソース及びドレインと読み変える必要がある。
容量性フィードフォワード電流補償技術に加えて、寄生キャパシタの悪影響を補償するために帰還中和補償を用いることができる。これを図１と基本的に同一の図１３に示す。しかし、図２及び図３を同様に変更することもできる。以下の説明において使用するキャパシタンス値は図２に示されている。４つの追加の中和キャパシタ１４２、１４４、１４６及び１４８を設け、それらのキャパシタ値はそれぞれＣnp，Ｃnp，Ｃnn及びＣnnである。キャパシタ１４２は第１電流入力端子１６と第２電流出力端子２６との間に接続し、第２キャパシタ１４４は第２電流入力端子２４と第１電流出力端子１８との間に接続し、第３キャパシタ１４６は第３電流入力端子３２と第４電流出力端子４２との間に接続し、第４キャパシタ１４８は第４電流入力端子４０と第３電流出力端子３４との間に接続する。
４つのカレントミラー１４、２２、３０及び３８の電流比をＭとすると、書込端子６と書込端子８との間に見られるキャパシタンス値Ｃhは：
Ｃh＝（Ｃcwp＋Ｃcsn＋（１＋Ｍ）（Ｃcbp＋Ｃcbn）＋（１−Ｍ）（Ｃnp＋Ｃnn）／２
に等しい。これは、例えば第３電流出力端子３４に、この端子に接続されたキャパシタの結果として流入する電流を決定することにより次のように説明することができる。第３電流出力端子３４の電圧がＶであるものと仮定すると、第４電圧出力端子４２の電圧は−Ｖである。この場合、第３電圧出力端子３４に流入する電流ｉは：
ｉ＝ｐ＊Ｖ＊Ｃcsn＋ｐ＊Ｖ＊Ｃcbn＋ｐ＊Ｖ＊Ｃnn＋Ｍ｛ｐ＊Ｖ＊Ｃcbn−ｐ
＊Ｖ＊Ｃnn｝＝ｐ＊Ｖ＊｛Ｃcsn＋（Ｍ＋１）Ｃcbn−（Ｍ−１）Ｃnn｝
である。キャパシタ１４６を流れる電流は反対符号を有し、電流比Ｍ倍に増大される。同様の計算が他の電流出力端子に適用される。
Ｍ＝５，Ｃcwp＋Ｃcsn＝６ｐＦ及びＣcbp＋Ｃcbn＝４ｐＦの場合、Ｃnp＋Ｃnn＝５ｐＦであるものとすると、Ｃhは中和が無い場合１５ｐＦ、中和がある場合５ｐＦになる。これは３倍の改善をもたらす。
従って、カレントミラー及び中和キャパシタは電源電圧にほぼ等しい極めて大きな出力スイングを有する広帯域書込増幅器を提供する。更に、書込増幅器の寄生キャパシタンスを中和するのみならず、中和キャパシタを十分に大きくすることにより寄生キャパシタンスＣp1及びＣp2及び書込ヘッド自体のキャパシタンスも中和することができる。この場合には、書込増幅器４は書込ヘッド２が遮断されると発振する。この場合、書込増幅器の発振を検出する検出回路器により書込増幅器と書込ヘッドとの接触不良を検出することができる。
中和効果は一つの中和キャパシタにより既に得られること明らかである。しかし、回路の対称性を維持し、コモンモード制御回路の不必要な負荷を避けるために、２対の中和キャパシタを使用するのが好ましい。
中和キャパシタは帰還原理に従って動作し、寄生キャパシタが過補償されるときリンギング又は不安定動作を発生しうる。総合寄生キャパシタンスは製造公差、温度変化、負荷キャパシタンス等のために多くの場合容易に予測することはできない。過度のリンギング及び不安定動作を阻止するために、中和技術により寄生キャパシタンスを大きく不足補償する必要がある。中和キャパシタのプログラミングによりこの問題を軽減することができるが、かなりのマージュを維持する必要がある。上述のフィードフォワード補償を、必要に応じ、帰還技術と組み合わせて使用して不安定動作を生ずる恐れなくマージュを満足させることができる。
情報信号を表す互いに反対極性の信号を受信する第１信号端子及び第２信号端子と、
書込ヘッドに結合され、書込ヘッドを情報信号に応答して駆動する第１書込端子及び第２書込端子と、
書込増幅器用電源電圧を接続するための第１電源端子及び第２電源端子と、
第１電流入力端子、第１書込端子に結合された第１電流出力端子及び第１電源端子に接続された第１共通電流端子を有する第１カレントミラーと、
第２電流入力端子、第２書込端子に結合された第２電流出力端子及び第１電源端子に接続された第２共通電流端子を有する第２カレントミラーと、
情報信号の第１の値に対し第１電流出力端子と第２電源端子との間の第１書込端子及び第２書込端子を経る第１電流路を経て電流を流し、情報信号の第２の値に対し第２電流出力端子と第２電源端子との間の第２書込端子及び第１書込端子を経る第２電流路を経て電流を流しうる電流スイッチング手段と、
を具えた、情報信号を磁気記録担体に記録する装置に関するものである。
本発明は、このような装置用の書込増幅器にも関するものである。
このような装置及び書込増幅器は米国特許第５，２８２，０９４号の図１から既知である。誘導性書込ヘッドを有する書込増幅器は特にディジタル情報信号記憶用のハードディスクドライブに使用され、書込ヘッドを流れる書込電流の極性が情報信号のビットパターンに応答して逆転される。ハードディスクドライブの記憶容量は常にこれを増大する傾向にある。また、増大するデータを記憶するのに必要とされる時間を最小にするために、常にビットレートを増大させてデータ転送を高速化する傾向にある。これは、書込電流のますます高速の極性逆転を必要とする。この場合に生ずる問題は、書込電流が書込ヘッドだけでなく第１及び第２書込端子に存在する寄生キャパシタンスも経て流れる点にある。これらの寄生キャパシタンスは書込増幅器の内部キャパシタンス、書込ヘッド自体の寄生キャパシタンス及び書込ヘッドを書込増幅器の第１及び第２書込端子に接続するワイヤの配線キャパシタンスにより生ずる。書込ヘッドを流れる書込電流が高いビットレートで歪み、その結果として記録担体への記録が不正確になる。
本発明の目的は高ビットレートにおける情報記憶の精度を向上させることにある。この目的のために、本発明は、頭書に記載したタイプの装置において、書込増幅器が、更に、
情報信号に応答して第１電流路を流れる電流の向きに対応する向きを有する容量性電流を第１電流入力端子に付加する第１補償手段、及び
情報信号に応答して第２電流路を流れる電流の向きに対応する向きを有する容量性電流を第２電流入力端子に付加する第２補償手段、
のうちの少なくとも一つを具えることを特徴とする。
信号遷移中に、第１及び第２補償手段が容量性電荷をカレントミラーを介して書込端子に供給する。これらの追加の容量性電流は寄生キャパシタンスを経て流れる容量性電流を補償し、従って書込ヘッドのスルーレートを向上する。この補償はフィードフォワードに基づくため、過補償はオーバシュートを生ずるのみで、不安定状態にならない。
本発明の一実施例では、フィードフォワード補償を達成するために、第１補償手段が第１電流入力端子と第２信号端子との間に挿入された第１フィードフォワードキャパシタを具え、第２補償手段が第２電流入力端子と第１信号端子との間に挿入された第２フィードフォワードキャパシタを具えることを特徴とする。最適な効果を得るために、これらのキャパシタは２個１組で使用し、即ち第１キャパシタを第２キャパシタとともに使用して装置（回路）の対称性を妨げないようにするのが好ましい。
既知の装置では、書込ヘッドを流れる電流の極性反転は、書込端子の一方と第２電源端子との間に低インピーダンス接続を設定する電流スイッチング手段により実行されている。このとき、他方の書込端子は第１又は第２カレントミラーの高インピーダンス電流出力端子に接続される。その結果として、書込ヘッドの両端間のコモンモード電圧が固定値にならず、情報信号の先行ビットパターンの１の数又は０の数に依存する。従って、次のビット変化がその直前のコモンモード電圧により影響され、ビットパターンに依存する信号歪みを発生しうる。更に、変動するコモンモード電圧は他の感知回路へのクロストークを発生しうる。これらの問題は記録すべき情報信号のビットレートを制限する。高ビットレート用に好適な構造の書込増幅器を有する本発明の実施例では、電圧スイッチング手段が、
第３電流入力端子、第１書込端子に結合された第３電流出力端子及び第２電源端子に接続された第３共通電流端子を有する第３カレントミラーと、
第４電流入力端子、第２書込端子に結合された第４電流出力端子及び第２電源端子に接続された第４共通電流端子を有する第４カレントミラーと、
第１電流入力端子と第４電流入力端子との間に接続され、情報信号の第１の値に対し第１電流を供給する第１スイッチング電流源と、
第２電流入力端子と第３電流入力端子との間に接続され、情報信号の第２の値に対し第２電流を供給する第２スイッチング電流源と、
を具えることを特徴とする。
この場合には書込ヘッドは４つのカレントミラーの高インピーダンス出力端子間に接続され、これらのカレントミラーがスイッチング電流源により一時に２つづつターンオンされる。第１スイッチング電流源が導通すると、電流が第１電源端子から書込ヘッドを経て第２電源端子へ、第１及び第４カレントミラーを介して流れる。第２スイッチング電流源が導通すると、反対方向電流が第１電源端子から書込ヘッドを経て第２電源端子へ、第２及び第３カレントミラーを介して流れる。書込ヘッドは４つのカレントミラーの高インピーダンス電流出力端子間に接続されるため、コモンモード電圧を追加の手段により所要の如く固定することができ、好ましくは電源電圧の半分の値に固定することができ、且つビットパターンと無関係にすることができる。この場合、カレントミラーは書込ヘッド電圧のピーク中に飽和するだけであり、書込増幅器の出力トランジスタの過飽和を阻止するためにクランプ回路を必要としない。
必要に応じ、第３及び第４カレントミラーも寄生キャパシタのフィードフォワード補償に使用することができ、この目的のために、本発明の装置においては、書込増幅器が、更に、第３電流入力端子と第２信号端子との間に挿入された第３フィードフォワードキャパシタと、第４電流入力端子と第１信号端子との間に挿入された第４フィードフォワードキャパシタとを具えることを特徴とする。
４つのフィードフォワードキャパシタは第１及び第２信号端子における情報信号により駆動される必要がある。情報信号源の容量性負荷を低減するために、本発明装置の実施例では、書込増幅器が、更に、
各々制御電極、第１主電極及び第２主電極を有する第１導電型の第１、第２、第３及び第４駆動トランジスタを具え、第１及び第２トランジスタの制御電極を第１信号端子に結合するとともに、第３及び第４トランジスタの制御電極が第２信号端子に結合し、
各々制御電極、第１主電極及び第２主電極を有する第２導電型の第５、第６、第７及び第８トランジスタを具え、
第１及び第２バイアス電流源を具え、第５及び第６トランジスタの制御電極及び第５トランジスタの第２主電極を第１バイアス電流源を経て第２電源端子に結合するとともに、第７及び第８トランジスタの制御電極及び第８トランジスタの第２主電極を第２バイアス電流源を経て第２電源端子に結合し、
第１トランジスタの第１主電極を第５トランジスタの第１主電極に、第２トランジスタの第１主電極を第６トランジスタの第１主電極に、第３トランジスタの第１主電極を第７トランジスタの第１主電極に、第４トランジスタの第１主電極を第８トランジスタの第１主電極にそれぞれ結合する第１、第２、第３及び第４結合抵抗を具え、
第２トランジスタの第１主電極を第７トランジスタの第１主電極に結合する第１キャパシタ及び第３トランジスタの第１主電極を第６トランジスタの第１主電極に結合する第２キャパシタを具え、
第１及び第４トランジスタの第２主電極を第１電源端子に結合し、第２、第３、第６及び第７トランジスタの第２主電極を第１電流入力端子、第２電流入力端子、第３電流入力端子及び第４電流入力端子にそれぞれ結合したことを特徴とする。
この装置は情報信号をバッファし、完全に平衡であり、且つ４つのフィードフォワードキャパシタの代わりに２つのフィードフォワードキャパシタを使用するのみである。
４つのカレントミラーは任意の適当なタイプのものとすることができる。書込増幅器の最大スイングを得るために、本発明装置の好適実施例では、第３カレントミラー及び第４カレントミラーが、それぞれ、制御電極、第３及び第４電流入力端子にそれぞれ接続された第２主電極及び第２電源端子に結合された第１主電極を有する第１導電型のダイオード接続入力トランジスタと、関連する入力トランジスタの制御電極に接続された制御電極、第２電源端子に結合された第１主電極及び第３及び第４電流出力端子にそれぞれ接続された第２主電極を有する第１導電型の出力トランジスタとを具え、且つ
第１カレントミラー及び第２カレントミラーが、それぞれ、制御電極、第１及び第２電流入力端子にそれぞれ接続された第２主電極及び第１電源端子に結合された第１主電極を有する第２導電型のダイオード接続入力トランジスタと、関連する入力トランジスタの制御電極に接続された制御電極、第１電源端子に結合された第１主電極及び第１及び第２電流出力端子にそれぞれ接続された第２主電極を有する第２導電型の出力トランジスタとを具えることを特徴とする。
このように構成されたカレントミラーは最小の電圧損失を生じ、出力スイングをほぼ電源電圧まで増大しうる。更に、これらのカレントミラーは電流伝達機能が基本的に単極性であるため、波形の追加のリンギングを発生することはない。リンギングはシンボル間妨害を導きうる。
これらのトランジスタはバイポーラトランジスタ又はユニポーラＭＯＳトランジスタとすることができる。前記の制御電極、第１主電極及び第２主電極はバイポーラトランジスタに対してはベース、エミッタ及びコレクタにそれぞれ対応し、ユニポーラトランジスタに対してはゲート、ソース及びドレインにそれぞれ対応する。
この実施例では、更に、第１及び第２カレントミラーの入力トランジスタ及び出力トランジスタの第１主電極を抵抗を経て第１電源端子に接続し、且つ第３及び第４カレントミラーの入力トランジスタ及び主力トランジスタの第１主電極を抵抗を経て第２電源端子に接続する。
これらの抵抗はカレントミラートランジスタ間の良好なマッチングを与え、温度安定性を改善する。
コモンモード制御回路を具える本発明装置の第１の実施例では、書込増幅器が、更に、
第１書込端子と第１ノードとの間に接続された第１抵抗、第１ノードと第２書込端子との間に接続された第２抵抗、第１電源端子と第１ノードとの間に接続された第３抵抗、及び第２電源端子と第１ノードとの間に接続された第４抵抗を具えることを特徴とする。
第１及び第２抵抗は書込ヘッドの両端間に直列に配置され、書込ヘッドに対する減衰抵抗も構成する。書込ヘッド両端間のコモンモード電圧は第１及び第２抵抗の中心タップを構成する第１ノードの電圧に等しく、電源の両端間に配置された第３及び第４抵抗を具える簡単な分圧器により固定される。分圧器のインピーダンスが低いほどコモンモード電圧の固定が向上する。しかし、分圧器の電力消費が増大するため、インピーダンスを低くしすぎてはならない。
電力消費を低減するために、コモンモード制御回路を具える本発明装置の第２の実施例では、書込増幅器が、更に、第１書込端子と第１ノードとの間に接続された第１抵抗と、第１ノードと第２書込端子との間に接続された第２抵抗と、制御電極、第１ノードに接続された第１主電極及び第１電流入力端子に結合された第２主電極を有する第１導電型の第１トランジスタと、第１トランジスタの制御電極に接続された制御電極、第１主電極及び当該制御電極に接続された第２主電極を有する第１導電型の第２トランジスタと、第１電源端子と第２トランジスタの第２主電極との間に接続された第３抵抗と、制御電極、第１ノードに接続された第１主電極及び第２電流入力端子に結合された第２主電極を有する第２導電型の第３トランジスタと、第３トランジスタの制御電極に接続された制御電極、第２トランジスタの第１主電極に接続された第１主電極及び当該制御電極に接続された第２主電極を有する第２導電型の第４トランジスタと、第２電源端子と第４トランジスタの第２主電極との間に接続された第４抵抗とを具えることを特徴とする。
第１及び第２トランジスタはＡ／Ｂ級で動作し、第１ノードに低インピーダンスを発生し、この低インピーダンスは比較的大きな第３及び第４抵抗で実現することができる。
４つのカレントミラーのうちの２つのみが同時に動作する。カレントミラーのターンオンは、零入力電流が４つのカレントミラーを経て流れるようにすることにより高速化することができる。この場合には、カレントミラー内の漂遊容量を充放電する必要がない。コモンモード制御回路を具えた本発明装置の第３の実施例では、書込増幅器が、更に、第１書込端子と第１ノードとの間に接続された第１抵抗と、第１ノードと第２書込端子との間に接続された第２抵抗と、第１書込端子と第２ノードとの間に接続された第３抵抗と、第２ノードと第２書込端子との間に接続された第４抵抗と、制御電極、第１ノードに接続された第１主電極及び第１電源端子に結合された第２主電極を有する第１導電型の第１トランジスタと、第１トランジスタの制御電極に接続された制御電極、第１主電極及び当該制御電極に接続された第２主電極を有する第１導電型の第２トランジスタと、第１電源端子と第２トランジスタの第２主電極との間に接続された第５抵抗と、第１トランジスタの制御電極に接続された制御電極、第１ノードに接続された第１主電極及び第２電源端子に結合された第２電極を有する第１導電型の第３トランジスタと、制御電極、第１ノードに接続された第１主電極及び第３電流入力端子及び第４電流入力端子の一方に結合された第２主電極を有する第２導電型の第４トランジスタと、第４トランジスタの制御電極に接続された制御電極、第２トランジスタの第１主電極に接続された第１主電極及び当該制御電極に接続された第２主電極を有する第２導電型の第５トランジスタと、第２電源端子と第５トランジスタの第２主電極との間に接続された第６抵抗と、第４トランジスタの制御電極に接続された制御電極、第２ノードに接続された第１主電極及び第３電流入力端子及び第４電流入力端子の他方に結合された第２主電極を有する第２導電型の第６トランジスタとを具えることを特徴とする。
この実施例はコモンモード制御回路と４つのカレントミラーの零入力電流設定回路とを有利に組み合わせたものである。この場合には、第１及び第２ノードに接続された４つのトランジスタを流れるバイアス電流が電源端子に排出されないで４つのカレントミラーのそれぞれの電流に流入し、これらのカレントミラーの零入力電流として作用する。減衰抵抗が第１及び第２ノードに中心タップを有する２つの抵抗の２つの直列接続からなる。これらのカレントミラーはコモンモード信号に対しては減衰抵抗の見かけの抵抗値をカレントミラーの電流利得により決まる係数だけ低減する。個々の直列接続が、第１ノードにエミッタが接続された第１及び第４トランジスタ及び第２ノードにエミッタが接続された第３及び第６トランジスタに対しエミッタ減退抵抗として作用する。これにより、第１及び第４トランジスタ間及び第３及び第６トランジスタ間の存在しうるミスマッチの影響が低減される。他の実施例では、第２ノードを第１ノードに接続する。
上述の第１及び第２スイッチング電流源は、書込ヘッドに電流をどの方向にどのくらい流すか決定する。この点に関し、本発明装置の実施例では、第１及び第２スイッチング電流源が、第３ノードに接続された制御電極、第１主電極及び第１電流入力端子に結合された第２主電極を有する第１導電型の第７トランジスタと、第７トランジスタの制御電極に接続された制御電極、第１電極及び第１電源端子に結合された第２主電極を有する第１導電型の第８トランジスタと、第４ノードに接続された制御電極、第７トランジスタの第１主電極に接続された第１主電極及び第４電流入力端子に結合された第２主電極を有する第２導電型の第９トランジスタと、第８トランジスタの第１主電極に接続された第１主電極及び第４ノードに接続された制御電極及び第２主電極を有する第２導電型のダイオード接続の第１０トランジスタと、第４ノードに結合され該ノードにバイアス電流を供給するバイアス電流源と、第５ノードに接続された制御電極、第１主電極及び第２電流入力端子に結合された第２主電極を有する第１導電型の第１１トランジスタと、第１１トランジスタの制御電極に接続された制御電極、第１主電極及び第１電源端子に結合された第２主電極を有する第１導電型の第１２トランジスタと、第４ノードに接続された制御電極、第１１トランジスタの第１主電極に接続された第１主電極及び第３電流入力端子に結合された第２主電極を有する第２導電型の第１３トランジスタとを具えることを特徴とする。
バイアス電流源は書込ヘッドを流れる書込電流の大きさを決定する。バイアス電流は情報信号の値に依存して第８トランジスタ又は第１２トランジスタを経て電源へ流出する。第７、第９及び第１０トランジスタが第８トランジスタとともにトランスリニアループを構成し、第１１、第１３及び第１０トランジスタが第１２トランジスタとともにトランスリニアループを構成する。この場合、第８トランジスタ又は第１２トランジスタが導通すると、第１電流入力端子から第７及び第９トランジスタを経て第３電流入力端子へ流れる、又は第２電流入力端子から第４電流入力端子へ流れる増幅電流が生ずる。必要に応じ適当なバイアスを介して供給される第３及び第５ノードの情報信号の直流レベルは電流入力端子の直流レベルから完全に絶縁される。従って、上述のスイッチング電流源は浮動スイッチング電流源を構成し、そのスイッチング信号の直流レベルを自由に選択することができる。
情報信号用のバッファはエミッタホロワ又はソースホロワとすることができる。これらのホロワのための零入力電流供給はスイッチング電流源のための電流供給と有利に組み合わせることができる。この目的のために、本発明装置の実施例では、第１及び第２スイッチング電流源が、更に、情報信号を受信する制御電極、第３ノードに接続された第１主電極及び第１電源端子に結合された第２主電極を有する第１導電型の第１４トランジスタと、情報信号を受信する制御電極、第５ノードに接続された第１主電極及び第１電源端子に結合された第２主電極を有する第１導電型の第１５トランジスタと、第８トランジスタの制御電極に接続された制御電極、第８トランジスタの第１主電極に接続された第１電極及び第５ノードに結合された第２主電極を有する第１導電型の第１６トランジスタと、第１２トランジスタの制御電極に接続された制御電極、第１２トランジスタの第１主電極に接続された第１主電極及び第３ノードに結合された第２主電極を有する第１導電型の第１７トランジスタとを具え、第８トランジスタの第２主電極を第３ノードに接続し、第１２トランジスタの第２主電極を第５ノードに接続したことを特徴とする。
第１４及び第１５トランジスタは信号ホロワとして動作し、情報信号をバッファする。これらのトランジスタを流れる電流はそれぞれ第８及び第１２トランジスタを経て第４ノードへと流れる。第１６及び第１７トランジスタは、バイアス電流源からのバイアス電流の一方の半分を一方の信号ホロワに流し、他方の半分を他方の信号ホロワに流すように作用する。
電流スイッチング手段は他の態様、例えば前述の米国特許第５，２８２，０９４号の図１から既知の態様に構成することもできる。この目的のために、本発明装置の実施例では、電流スイッチング手段が、
第１導電型の第１及び第２差動対トランジスタを具え、それらの第１主電極がバイアス電流源からの電流を受信するよう結合され、それらの制御電極が情報信号を受信するよう接続され、それらの第２主電極がそれぞれ第１電流入力端子及び第２電流入力端子に結合された差動対と、
第２電源端子と第２カレントミラーの他の第２電流出力端子との間に接続された第１電流感知抵抗、及び第２電源端子と第１カレントミラーの他の第１電流出力端子との間に接続された第２電流感知抵抗と、
第１電流感知抵抗の両端に接続された制御電極及び第１主電極及び第１電流出力端子に結合された第２主電極を有する第１導電型の第１プルダウントランジスタ、及び第２電流感知抵抗の両端に接続された制御電極及び第１主電極及び第２電流出力端子に結合された第２主電極を有する第１導電型の第２プルダウントランジスタとを具えることを特徴とする。
２つのカレントミラーの一つの駆動が２つの電流感知抵抗の一つを流れる電流により検出される。関連する電流感知抵抗の両端間の電圧が関連するプルダウントランジスタをターンオンして書込端子の一つを負電源端子に接続する。
２つのカレントミラーは任意の適当なタイプのものとすることができる。書込増幅器の最大出力スイングを得るために、本発明装置の好適実施例では、第１カレントミラー及び第２カレントミラーが、それぞれ、制御電極、第１及び第２電流入力端子にそれぞれ接続された第２主電極及び第１電源端子に結合された第１主電極を有する第２導電型のダイオード接続入力トランジスタと、関連する入力トランジスタの制御電極に接続された制御電極、第１電源端子に結合された第１主電極及び第１及び第２電流出力端子にそれぞれ接続された第２主電極を有する第２導電型の出力トランジスタと、関連する入力トランジスタの制御電極に接続された制御電極、第１電源端子に結合された第１主電極及び他の第１及び第２電流出力端子にそれぞれ接続された第２主電極を有する第２導電型の他の出力トランジスタとを具えることを特徴とする。
このように実現されたカレントミラーは最小の電圧損失を生じ、出力スイングをほぼ電源電圧まで増大させることができる。
容量性フィードフォワード電流補償技術に加えて、寄生キャパシタンスの悪影響を補償するために帰還中和補償を用いることもできる。この目的のために、本発明装置の実施例では、書込増幅器が、第１電流入力端子と第２電流出力端子との間に接続された第１キャパシタ及び第２電流入力端子と第１電流出力端子との間に接続された第２キャパシタのうちの少なくとも一つを具えることを特徴とする。
第１及び第２キャパシタは第１及び第２カレントミラーを介して第１及び第２書込端子に反対極性の容量性接続を注入して寄生キャパシタンスを中和する。最適な効果を得るには、これらのキャパシタを２個１組で使用し、即ち第１キャパシタを第２キャパシタとともに使用して装置（回路）の対称性を妨げないようにするのが好ましい。
必要に応じ、第３及び第４カレントミラーを寄生キャパシタの中和のために使用することもできる。この目的のために、本発明装置では、更に、書込増幅器が、第３電流入力端子と第４電流出力端子との間に接続された第３キャパシタ及び第４電流入力端子と第３電流出力端子との間に接続された第４キャパシタのうちの少なくとも一つを具えることを特徴とする。
本発明のこれらの特徴及び他の特徴は図面を参照して以下に詳細に説明する。図面において、
図１は情報信号を磁気記録担体に記録する本発明装置の一実施例のブロック図を示し、
図２は情報信号を磁気記録担体に記録する本発明装置の一実施例の回路図を示し、
図３は情報信号を磁気記録担体に記録する本発明装置の一実施例の回路図を示し、
図４は本発明装置に使用するコモンモード回路の第１の例を示し、
図５は本発明装置に使用するコモンモード回路の第２の例を示し、
図６は第３の例のコモンモード回路を含む、情報信号を磁気記録担体に記録する本発明装置の一実施例の回路図を示し、
図７は本発明装置に使用するコモンモード回路の他の例を示し、
図８は本発明装置に使用するスイッチング電流源の第１実施例を示し、
図９は本発明装置に使用するスイッチング電流源の第２実施例を示し、
図１０は情報信号を磁気記録担体に記録する本発明装置の一実施例の回路図を示し、
図１１は図１０に示す装置に使用するカレントミラーを示し、
図１２は本発明装置に使用する平衡容量性フィードフォワード回路を示し、
図１３は情報信号を磁気記録担体に記録する本発明装置の他の実施例のブロック図を示す。
これらの図において、同一の素子は同一の符号で示されている。
図１は情報信号を磁気記録担体に記録する本発明装置の基本構造を示す。この装置は、情報を記録担体（図示せず）に記録する書込ヘッド２と、書込ヘッド２を第１信号端子１及び第２信号端子３に存在する情報信号に応答して駆動する書込増幅器４とを具える。書込増幅器は、第１書込端子６及び第２書込端子８を有し、これらの端子は書込ヘッド２に結合され、書込電流を供給する。第１電源端子１０及び第２電源端子１２が書込増幅器用の電源電圧を接続する。本例では、第２電源端子１２を信号接地する。増幅器４は、第１電流入力端子１６、第１書込端子６に結合された第１電流出力端子１８及び第１電源端子１０に接続された第１共通電流端子２０を有する第１カレントミラー１４と、第２電流入力端子２４、第２書込端子８に結合された第２電流出力端子２６及び第１電源端子１０に接続された第２共通電流端子２８を有する第２カレントミラー２２と、第３電流入力端子３２、第１書込端子６に結合された第３電流出力端子３４及び第２電源端子１２に接続された第３共通電流端子３６を有する第３カレントミラー３０と、第４電流入力端子４０、第２書込端子８に結合された第４電流出力端子４２及び第２電源端子１２に接続された第４共通電流端子４４を有する第４カレントミラー３８とを具える。第１スイッチング電流源４６を第１電流入力端子１６と第４電流入力端子４０との間に接続する。この第１スイッチング電流源は信号端子１における情報信号Ｕiの第１の値に対し第１電流を供給し、情報信号Ｕiの第２の値に対し零電流を供給する。情報信号Ｕiは、例えばディスクドライブ又は他の磁気記憶媒体用の２進データ信号とすることができる。第２スイッチング電流源４８を第２電流入力端子２４と第３電流入力端子３２との間に接続する。第２スイッチング電流源４８は第２信号端子３の逆極性情報信号ＮＵiを受信し、第１電流が零である場合に第２電流を供給し、第１電流が零でないとき零になる。
第１スイッチング電流源４６がターンオンすると、第１電源端子１０から、カレントミラー１４の第１電流入力端子１６及び第４カレントミラー３８の第４電流入力端子４０を経て第２電源端子１２へ電流が流れる。このとき、そのＭ倍の電流が第１カレントミラー１４の第１電流出力端子１８から同一方向に、第１書込端子６、書込ヘッド２及び第２書込端子８を経て第４カレントミラー３８の第４電流出力端子４２へ流れる。ここで、Ｍはカレントミラー１４、２２、３０、３８の電流比である。第２スイッチング電流源４８はターンオフするため、第２カレントミラー２２及び第３カレントミラー３０は不作動である。この場合には、書込電流が第１端子６から書込ヘッド２を経て第２書込端子８へ流れる。
第１スイッチング電流源４６がターンオフし、第２スイッチング電流源４８がターンオンすると、第２カレントミラー２２及び第３カレントミラー３０が動作し、他の２つのカレントミラー１４及び３８が不作動になる。この場合には、書込電流は上記の場合と逆方向に、第２書込端子８から書込ヘッド２を経て書込端子６へ流れる。第１スイッチング電流源４６の第１電流及び第２スイッチング電流源４８の第２電流は、これらのカレントミラーの電流比が等しい場合に両方向に等しい書込電流が得られるように、互いに等しくする必要があること明らかである。
図２は、第１カレントミラー１４及び第２カレントミラー２２がバイポーラＰＮＰトランジスタからなり、第３カレントミラー３０及び第４カレントミラー３８がバイポーラＮＰＮトランジスタからなる実施例を示す。しかし、上述の、及び後述の装置においてはバイポーラトランジスタを全部又は部分的にユニポーラＭＯＳトランジスタと置き換えることができる。制御電極、第１主電極及び第２主電極は、バイポーラトランジスタに対してはバイポーラ、エミッタ及びコレクタにそれぞれ対応し、ユニポーラトランジスタに対してはゲート、ソース及びドレインにそれぞれ対応する。第１カレントミラー１４は、そのエミッタが図３に示すようにオプションエミッタ抵抗Ｒip1を経て第１共通電流端子２０に接続され、そのコレクタが第１電流入力端子１６に接続されたダイオード接続ＰＮＰ入力トランジスタＴip1と、そのベースが入力トランジスタＴip1のベースに接続され、そのエミッタが図３に示すようにオプションエミッタ抵抗Ｒop1を経て第１共通電流端子２０に接続され、そのコレクタが第１電流出力端子１８に接続されたＰＮＰ出力トランジスタＴop1を具える。オプションエミッタ抵抗はカレントミラーのトランジスタの整合を改善し、熱安定性を増大する。第２カレントミラー２２も同様に２つのＮＰＮトランジスタ及びオプションエミッタ抵抗を具え、それぞれのトランジスタの電極がカレントミラーの対応する端子に接続されている。
図２にはいくつかの寄生キャパシタンス、即ちＰＮＰ出力トランジスタＴop1及びＴop2のコレクタとウエルとの間の値Ｃcwpを有するキャパシタンス、ＮＰＮ出力トランジスタＴon3及びＴon4のコレクタと基板との間の値Ｃcsnを有するキャパシタンス、ＰＮＰ出力トランジスタＴop1及びＴop2のコレクタとベースとの間の値Ｃcbpを有するキャパシタンス、ＮＰＮ出力トランジスタＴon3及びＴon4のコレクタとベースとの間の値Ｃcbnを有するキャパシタンスも示す。寄生キャパシタンスＣp1が第１書込端子６に存在するとともに、寄生キャパシタンスＣp2が第２書込端子８に存在する。これらの全ての寄生キャパシタンスが書込端子６及び８を流れる書込電流に影響を及ぼす。即ち、高周波数において書込電流が書込ヘッドの代わりに寄生キャパシタンスを経て流れる。この影響は書込電流のビットレートを制限する。寄生キャパシタンスのこの悪影響を低減又は除去するために、第１容量性フィードフォワードキャパシタ１７０を第２信号端子３と第１電流入力端子１６との間に挿入し、第２容量性フィードフォワードキャパシタ１７２を第２電流入力端子２４と第１信号端子１との間に挿入し、第３容量性フィードフォワードキャパシタ１７４を第３電流入力端子と第２信号端子との間に挿入し、第４容量性フィードフォワードキャパシタ１７６を第４電流入力端子と第１信号端子との間に挿入する。情報信号の遷移中に、容量性電荷が信号端子１及び３から電流入力端子１６、２４、３２及び４０に順方向に供給され、増倍され、書込端子６及び８を流れる全電流に加算される。この追加の容量性電流が寄生キャパシタンスを流れる容量性電流を補償し、書込ヘッド２を流れる電流のスルーレートを向上させる。この補償はフィードフォワードシステムに基づくものであり、このシステムは過補償の場合にも無条件に安定である。この補償は、過補償の場合に発振を起こし易いフィードバック補償システムと異なり、オーバシュートが大きくなるが不安定になることはない。
第１信号端子１の情報信号が高電位になると、第１スイッチング電流源４６が電流を第１電流入力端子１６から第４電流入力端子４０へ流す。そのＭ倍の電流が第１書込端子６から書込ヘッド２を経て第２書込端子８へ流れる。第２信号端子３における逆信号遷移が第１フィードフォワードキャパシタ１７０を経る容量性電流を電流入力端子１６に発生し、この容量性電流は第１スイッチング電流源４６により発生される電流と同一の方向を有する。同様の効果が他の３つの電流入力端子２４、３２及び４０において発生する。従って、これらの補償容量性電流は、例えば第１及び第２書込端子６及び８における寄生キャパシタＣcp1及びＣcp2を流れる容量性電流と同一の方向を有する。
補償効果は一つのフィードフォワードキャパシタで既に得られること明らかである。しかし、回路の対称性を維持するとともにコモンモード制御回路の不必要な負荷を避けるために、２対のフィードフォワードキャパシタを使用するのが好ましい。
更に、図では、一例として、スイッチング電流源４６は信号端子１の信号Ｕiが比較的高電位のときスイッチオンし、信号Ｕiが比較的低電位のときスイッチオフするが、この目的のために逆極性の入力信号を必要とするスイッチング電流源を使用することもできる。同じことが第２スイッチング電流源４８にも言える。この場合には、第１及び第３フィードフォワードキャパシタンス１７０及び１７４を第１信号端子１に接続し、第２及び第４フィードフォワードキャパシタンス１７２及び１７６を第２信号端子３に接続する必要がある。
書込ヘッド２のコモンモード電圧は完全に不確定であり、且つ記録すべき情報信号のデータパターンに従って変動しうる。これは望ましくない。コモンモード電圧は好ましくは使用可能出力スイング間の中間に位置させるべきであり、且つ記録すべき信号の信号内容に無関係にすべきである。書込ヘッド２はもっぱらカレントミラーの高インピーダンス出力端子間に配置されるため、コモンモード電圧はコモンモード回路で固定することができる。
図４は簡単なコモンモード回路を示す。第１書込端子６と第１ノード５２との間に接続された第１抵抗５０、第１ノード５２と第２書込端子８との間に接続された第２抵抗５４、第１電源端子１０と第１ノード５２との間に接続された第３抵抗５６、及び第２電源端子１２と第１ノード５２との間に接続されたぢ４抵抗５８の直列接続を書込ヘッドと並列に配置する。抵抗５０及び５４は書込ヘッドの減衰抵抗としても機能する。第１ノード５２におけるインピーダンスは抵抗５６及び５８により決まる。コモンモード電圧の正しい固定のためには最小インピーダンスが望ましい。しかし、抵抗５６及び５８の抵抗値はこれらの抵抗を流れる電流の増大のために任意に小さく選択することはできない。
図５はこの問題を緩和したコモンモード回路を示す。この回路も第１書込端子６と第１ノード６２との間に接続された第１抵抗６４と、第１ノード６２と第２書込端子８との間に接続された第２抵抗６４を具え、更に、そのエミッタが第１ノード６２に接続され、そのコレクタが第１電源端子１０に結合された第１ＮＰＮトランジスタ６６と、そのベースが第１ＮＰＮトランジスタ６６のベースに接続されたダイオード接続の第２ＮＰＮトランジスタ６８と、第１電源端子１０と第２ＮＰＮトランジスタ６８のコレクタとの間に接続された第３抵抗７０と、そのエミッタが第１ノード６２に接続され、そのコレクタが第２電源端子１２に結合された第１ＰＮＰトランジスタ７２と、そのベースが第１ＰＮＰトランジスタ７２のベースに接続されたダイオード接続の第２ＰＮＰトランジスタ７４と、第２電源端子１２と第２ＰＮＰトランジスタ７４のコレクタとの間に接続された第４抵抗７６とを具える。
この回路はＡ／Ｂ級で動作する。第１ノード６２において見ると、インピーダンスは低く、コモンモード電圧の正しい固定を提供する。Ａ／Ｂ級動作により小さい零入力電流を得ることができるとともに、第１ＮＰＮトランジスタ６６又は第１ＰＮＰトランジスタ７２により大きい最大電流を供給することができる。実効コモンモード抵抗はＲｄ／４であり、両抵抗６０及び抵抗６４の抵抗値はＲｄ／２である。従って、書込ヘッド２の両端間の総合減衰抵抗値はＲｄになる。
図１及び図２に示す回路配置内のカレントミラーのスイッチング速度を向上させるためには、カレントミラーに零入力電流を設定するのが望ましい。この零入力電流設定回路とコモンモード回路は有利に組み合わせることができる。書込増幅器４はここでも４つのカレントミラー１３、２２、２０及び３８と、書込ヘッド２と、第１スイッチング電流源４６及び第２スイッチング電流源４８とを具える。コモンモード回路は第１書込端子６と第１ノード８０との間に接続された第１抵抗７８と、第２ノード８４と第２書込端子８との間に接続された第２抵抗８２と、そのエミッタが第１ノード８０に接続され、そのコレクタが第１電流入力端子１６に結合されたＮＰＮ型の第１トランジスタ８６と、そのベースが第１トランジスタ８６のベースに接続されたＮＰＮ型のダイオード接続の第２トランジスタ８８と、第１電源端子１０と第２トランジスタ８８のコレクタとの間に接続された第３抵抗９０と、そのベースが第１トランジスタ８６のベースに接続され、そのエミッタが第２ノード８４に接続され、そのコレクタが第２電流入力端子２４に結合されたＮＰＮ型の第３トランジスタ９２とを具える。コモンモード回路は、更に、そのエミッタが第１ノード８０に接続され、そのコレクタが第３電流入力端子３２に結合されたＰＮＰ型の第４トランジスタ９４と、そのベースが第４トランジスタ９４のベースに接続され、そのエミッタが第２トランジスタ８８のエミッタに接続されたＰＮＰ型のダイオード接続の第５トランジスタ９６と、第２電源端子１２と第５トランジスタ９６のコレクタとの間に接続された第４抵抗９８と、そのベースが第４トランジスタ９４のベースに接続され、そのエミッタが第２ノード８４に接続され、そのコレクタが第４電流入力端子４０に結合されたＰＮＰ型の第６トランジスタ１００とを具える。第１ノード８０と第２ノード８４は相互接続する。この場合、トランジスタ８６及び９４を流れる零入力電流は第１カレントミラー１４の第１電流入力端子１６にも流れるとともに第３電流入力端子３２にも流れる。第２カレントミラー２２及び第４カレントミラー３８に対する零入力電流設定はトランジスタ９２及び１００により同様にして得られる。実効コモンモード抵抗はＲｄ／（４（Ｍ＋１））に等しく、ここでＲｄ／２は第１抵抗７８及び第２抵抗８２の抵抗値であり、Ｍはカレントミラー１４の電流比である。書込端子６における電圧変化は第１抵抗７８に電流を生起し、この電流がこの書込端子６にＭ倍の大きさで現れる。従って、第１抵抗７８の見かけの抵抗値Ｒｄ／２は係数（Ｍ＋１）だけ減少する。同じことが第２抵抗８２について言える。トランジスタ９４のコレクタを第３電流入力端子３２の代わりに第４電流入力端子４０に結合し、トランジスタ１００のコレクタを第４電流入力端子４０の代わりに第３電流入力端子３２に結合することもできる。この場合にも、トランジスタ９４及び１００の電流は同一であるため、零入力電流設定に何の差異も生じない。
図７は他の解決方法を示し、本例では図６に示す第１ノード８０と第２ノード８４との間の接続を切り離す。その代わりに、本例では第５抵抗１０２を書込端子６と第２ノード８４との間に接続し、第６抵抗１０４を第１ノード８０と書込端子８との間に接続する。この解決方法は、本例ではトランジスタ８６及び９２も、トランジスタ９４及び１００もそれぞれそれらのエミッタと直列に別個の減退抵抗（負帰還抵抗）を見るため、一層精密に実現することができる。これは、トランジスタ８６と９２との間及びトランジスタ９４と１００との間に起こりうるミスマッチの影響を緩和する。本例でも、トランジスタ９４のコレクタを第３電流入力端子３２の代わりに第４電流入力端子４０に結合し、トランジスタ１００のコレクタを第４電流入力端子４０の代わりに第３電流入力端子３２に結合することができる。
図８は図１、図２及び図５に示す回路配置の第１スイッチング電流源４６及び第２スイッチング電流源４８の実施例の回路図を示す。２つのスイッチング電流源は一つの回路に一体化されている。この回路は次の素子、即ち、そのベースが第３ノード１０８に接続され、そのコレクタが第１電流入力端子１６に結合されたＮＰＮトランジスタ１０６、そのベースがトランジスタ１０６のベースに接続され、そのコレクタが第１電源端子１０に結合されたＮＰＮトランジスタ１１０、そのベースが第４ノード１１４に接続され、そのエミッタがトランジスタ１０６のエミッタに、そのコレクタが第４電流入力端子４０に結合されたＰＮＰトランジスタ１１２、そのエミッタがトランジスタ１１０のエミッタに接続され、そのベース及びそのコレクタが第４ノード１１４に接続されたダイオード接続トランジスタ１１０、第４ノード１１４に結合されバイアス電流Ｉcを供給するバイアス電流源１１８を具える。この回路は、更に、そのベースが第５ノード１２２に接続され、そのコレクタが第２電流入力端子２４に結合されたＮＰＮトランジスタ１２０、そのベースがトランジスタ１２０のベースに接続され、そのコレクタが第１電源端子１０に結合されたＮＰＮトランジスタ１２４、及びそのベースが第４ノード１１４に接続され、そのエミッタがトランジスタ１２０のエミッタに、そのコレクタが第３電流入力端子３２に結合されたＰＮＰトランジスタ１２６を具える。
ノード１０８及び１２２はバッファ１２８及び１３０を経て情報信号Ｕi及び逆極性情報信号ＮＵiにより反対位相で駆動される。ノード１０８の電圧が高く、ノード１２２の電圧が低いとき、トランジスタ１１０が導通し、トランジスタ１２４が遮断する。バイアス電流源１１８のバイアス電流Ｉcが全部トランジスタ１１０及びトランジスタ１１６を経て流れる。トランジスタ１０６、１１０、１１６及び１１２のベース−エミッタ接合がトランスリニアループを構成し、トランジスタ１０６及び１１２のベース−エミッタ電圧の和がトランジスタ１１０及び１１６のベース−エミッタ電圧の和に等しい。この場合、トランジスタのコレクタ電流とベース−エミッタ電圧との関係についての既知の式を用いて、トランジスタ１０６及び１１２を流れる電流Ｉは
Ｉ＝ＳＱＲＴ（Ｍ＊Ｎ）＊Ｉc
に等しいものと導くことができ、ここでＳＱＲＴはルート関数であり、Ｍはトランジスタ１０６及び１１０のエミッタ面積の比、及びＮはトランジスタ１１２及び１１６のエミッタ面積の比である。この結果として、端子１６及び４０間に電流Ｉｃに比例する電流Ｉが流れ、その比例係数はトランジスタ１０６、１１０、１１２及び１１６の幾何寸法により決まる。
同様に、ノード１２２の電圧が高く、ノード１０８の電圧が低い場合には、第２電流入力端子２４と第３電流入力端子３２との間に電流が流れる。この目的のために、バイアス電流源１１８は可調整電流源又はプログラマブル電流源、例えばＩＤＡＣ（電流出力を有するディジタル−アナログ変換器）とすることができる。電流入力端子１６、２４、３２及び４０はすべてコレクタに結合されるため、情報信号Ｕi及びＮＵiの直流レベルが書込増幅器のカレントミラーの電流入力端子の直流レベルから絶縁分離される。従って、スイッチング電流源４６及び４８は第１電源端子１０及び第２電源端子１２の電源電圧に対し浮動している
バッファ１２８及び１３０はエミッタ電流源を有するエミッタホロワを具えるものとすることができる。しかし、トランジスタ１１０及び１２４を流れる電流を利用して電流の節約を達成することができる。図９はこれをどのように実現することができるかを示す。本例ではバッファ１２８はＮＰＮエミッタホロワ１３２であり、そのベースに増幅情報信号を受信し、そのエミッタを第３ノード１０８に接続し、そのコレクタを第１電源端子１０に結合する。トランジスタ１１０のコレクタをエミッタホロワ１３２のエミッタに接続する。バッファ１３０も同様に、ベースに増幅逆位相情報信号を受信し、そのエミッタが第５ノード１２２に接続され、そのコレクタが第１電源端子１０に結合されたＮＰＮエミッタホロワ１３４を具える。トランジスタ１２４のコレクタをエミッタホロワ１３４のエミッタに接続する。従って、トランジスタ１１０及び１２４のコレクタ電流がエミッタホロワ１３２及び１３４も経て流れる。更に、そのベースがトランジスタ１１０のベースに、そのエミッタがトランジスタ１１０のエミッタに接続され、そのコレクタが第５ノード１２２に結合されたＮＰＮトランジスタ１３６、及びそのベースがトランジスタ１２４のベースに、そのエミッタがトランジスタ１２４のエミッタに接続され、そのコレクタが第３ノード１０８に結合されたＮＰＮトランジスタ１３８を設ける。これらのトランジスタ１３６及び１３８は、トランジスタ１１０及び１２４の一方が遮断するとき、エミッタホロワ１３２及び１３４を流れる電流を零になり得なくする。従って、トランジスタ１１０、１３６、１３８及び１２４の幾何寸法を等しく選択すれば、エミッタホロワの各々が常にバイアス電流Ｉcの半分を流す。
エミッタホロワ１３２及び１３４のベースは、例えばデータフリップフロップにより供給される相補情報信号Ｕi及びＮＵiをベースに受信する作動対１４０のトランジスタにより駆動する。
図１０は寄生キャパシタンスを前述した実施例と同様の方法で中和する本発明の他の実施例を示す。本例回路は情報を記録担体（図示せず）に記録する書込ヘッド２と、書込ヘッド２を情報信号に応答して駆動する書込増幅器４を具える。書込増幅器４は、書込ヘッド２に結合され、書込電流を供給する第１書込端子６及び第２書込端子８を有する。第１電源端子１０及び第２電源端子１２が書込増幅器用の電源電圧を受信する。ここでは第２電源端子１２が信号接地されている。増幅器４は、第１電流入力端子１６、第１書込端子６に結合された第１電流出力端子１８及び第１電源端子１０に接続された第１共通電流端子２０を有する第１カレントミラー１４と、第２電流入力端子２４、第２書込端子８に結合された第２電流出力端子２６及び第１電源端子１０に接続された第２共通電流端子２８を有する第２カレントミラー２２を具える。図１と同様に、フィードフォワードキャパシタ１７０を第１電流入力端子１６と第２信号端子３との間に接続し、第２フィードフォワードキャパシタ１７２を第２電流入力端子２４と第１信号端子１との間に接続する。第１カレントミラー１４及び第２カレントミラー２２の機能及び動作、及び第１フィードフォワードキャパシタ１７０及び第２フィードフォワードキャパシタ１７２の機能及び動作は図１及び図２に示す回路と同様である。この回路は、更に、第１ＮＰＮ作動対トランジスタ１５０及び第２ＮＰＮ作動対トランジスタ１５２を有する作動対を具える。これらのトランジスタのエミッタは相互接続し、バイアス電流源１５４からバイアス電流を受信する。それらのベースは情報信号Ｕi及びＮＵiを受信し、それらのコレクタは第１電流入力端子１６及び第２電流入力端子２４にそれぞれ結合する。第１電流感知抵抗１５６を第２電源端子１２と第２カレントミラー２２の他の第２電流出力端子１５８との間に接続し、第２電流感知抵抗１６０を第２電源端子１２と第１カレントミラー１４の他の第２電流出力端子１６２との間に接続する。更に、第１ＮＰＮプルダウントランジスタ１６４のベース及びエミッタを第１電流感知抵抗１５６の両端間に接続するとともに、そのコレクタを第１電流出力端子１８に結合し、第２ＮＰＮプルダウントランジスタ１６６のベース及びエミッタを第２電流感知抵抗１６０の両端間に接続するとともに、そのコレクタを第２電流出力端子２６に結合する。
作動対はバイアス電流源１５４のバイアス電流を第１電流入力端子１６又は第２電流入力端子２４に転送する。第１カレントミラー１４が電流を受信する場合、第２プルダウントランジスタ１６６がターンオンし、その結果として書込端子８が第２電源端子１２に相互接続され、電流が第１電流出力端子１８から書込ヘッド２を経て第２電源端子１２へ流れ得る。第２カレントミラー２２が電流を受信する場合には、書込ヘッド２を反対方向に流れる電流が発生する。
図１１は図１０に示す回路に使用するカレントミラーを示す。第１カレントミラー１４及び第２カレントミラー２２は、そのベース及びコレクタが第１及び第２電流入力端子１６及び２４にそれぞれ接続され、そのコレクタが第１電源端子１０に結合されたダイオード接続のＰＮＰ入力トランジスタＴipと、そのベースがそれぞれの入力端子トランジスタＴipのベースに接続され、そのエミッタが第１電源端子１０に結合され、そのコレクタが第１及び第２電流出力端子１８及び２６にそれぞれ接続されたＰＮＰ出力トランジスタＴopと、そのベースが関連する入力端子トランジスタＴipのベースに接続され、そのエミッタが第１電源端子１０に結合され、そのコレクタが他の第１及び第２電流出力端子１６２及び１５８にそれぞれ接続された他のＰＮＰ出力トランジスタＴ'Opとを具える。
必要に応じ、図示の実施例のバイポーラトランジスタはユニポーラトランジスタ、例えばＭＯＳトランジスタと置き換えることができる。この場合にはベース、エミッタ及びコレクタはゲート、ソース及びドレインと読み変える必要がある。
図１２は４つのカレントミラーを用いる実施例に使用しうるフィードフォワード技術のバイポーラ回路実現例を示す。２つのＮＰＮトランジスタ１８２及び１８４のベースを第１信号端子１に結合し、情報信号Ｕiを受信させる。他の２つのＮＰＮトランジスタ１８６及び１８８のベースを第２信号端子３に結合し、逆極性情報信号ＮＵiを受信させる。２つのＰＮＰトランジスタ１９８及び２００のベースとＰＮＰトランジスタ１９８のコレクタとを相互接続するとともに、第１バイアス電流源２０６を経て負電源端子１２に結合する。同様に、２つのＰＮＰトランジスタ２０２及び２０４のベースとＰＮＰトランジスタ２０４のコレクタとを相互接続するとともに、第１バイアス電流源２０６のバイアス電流にほぼ等しいバイアス電流を供給する第２バイアス電流源２０８を経て負電源端子１２に結合する。トランジスタ１８２／１９８、１８４／２００、１８６／２０２及び１８８／２０４のエミッタをそれぞれ抵抗１９０、１９２、１９４及び１９６を経て相互接続する。第１フィードフォワードキャパシタ１７８をトランジスタ１８４のエミッタとトランジスタ２０２のエミッタとの間に接続する。同様に、第２フィードフォワードキャパシタ１８０をトランジスタ１８６のエミッタとトランジスタ２００のエミッタとの間に接続する。トランジスタ１８２及び１８８のコレクタを正電源端子１０に結合する。トランジスタ１８４、１８６、２００及び２０２のコレクタを第１電流入力端子１６、第２電流入力端子２４、第３電流入力端子３２及び第４電流入力端子４０にそれぞれ結合し、容量性補償電流を４つのカレントミラーに供給する。
図１２の回路は対称であり、２つのフィードフォワードキャパシタを必要とするのみであり、浮動回路であり、且つ信号端子１及び３の有効バッファであって、図９の回路と有利に組み合わせることができる。情報信号Ｕi及びＮＵiはフィードフォワードキャパシタ１７８及び１８０の両端間に電圧差２Ｕiを生起し、第１電流入力端子１６から第４電流入力端子４０へ、又は第２電流入力端子２４から第３電流入力端子３２へ容量性電流を導く。抵抗１９０、１９２、１９４及び１９６は信号電流がこれらのトランジスタのエミッタで２つの部分に分割されるのを阻止する。
必要に応じ、これらのバイポーラトランジスタはユニポーラトランジスタ、例えばＭＯＳトランジスタと置き換えることができる。この場合には、ベース、エミッタ及びコレクタをゲート、ソース及びドレインと読み変える必要がある。
容量性フィードフォワード電流補償技術に加えて、寄生キャパシタの悪影響を補償するために帰還中和補償を用いることができる。これを図１と基本的に同一の図１３に示す。しかし、図２及び図３を同様に変更することもできる。以下の説明において使用するキャパシタンス値は図２に示されている。４つの追加の中和キャパシタ１４２、１４４、１４６及び１４８を設け、それらのキャパシタ値はそれぞれＣnp，Ｃnp，Ｃnn及びＣnnである。キャパシタ１４２は第１電流入力端子１６と第２電流出力端子２６との間に接続し、第２キャパシタ１４４は第２電流入力端子２４と第１電流出力端子１８との間に接続し、第３キャパシタ１４６は第３電流入力端子３２と第４電流出力端子４２との間に接続し、第４キャパシタ１４８は第４電流入力端子４０と第３電流出力端子３４との間に接続する。
４つのカレントミラー１４、２２、３０及び３８の電流比をＭとすると、書込端子６と書込端子８との間に見られるキャパシタンス値Ｃhは：
Ｃh＝（Ｃcwp＋Ｃcsn＋（１＋Ｍ）（Ｃcbp＋Ｃcbn）＋（１−Ｍ）（Ｃnp＋Ｃnn）／２
に等しい。これは、例えば第３電流出力端子３４に、この端子に接続されたキャパシタの結果として流入する電流を決定することにより次のように説明することができる。第３電流出力端子３４の電圧がＶであるものと仮定すると、第４電圧出力端子４２の電圧は−Ｖである。この場合、第３電圧出力端子３４に流入する電流ｉは：
ｉ＝ｐ＊Ｖ＊Ｃcsn＋ｐ＊Ｖ＊Ｃcbn＋ｐ＊Ｖ＊Ｃnn＋Ｍ｛ｐ＊Ｖ＊Ｃcbn−ｐ
＊Ｖ＊Ｃnn｝＝ｐ＊Ｖ＊｛Ｃcsn＋（Ｍ＋１）Ｃcbn−（Ｍ−１）Ｃnn｝
である。キャパシタ１４６を流れる電流は反対符号を有し、電流比Ｍ倍に増大される。同様の計算が他の電流出力端子に適用される。
Ｍ＝５，Ｃcwp＋Ｃcsn＝６ｐＦ及びＣcbp＋Ｃcbn＝４ｐＦの場合、Ｃnp＋Ｃnn＝５ｐＦであるものとすると、Ｃhは中和が無い場合１５ｐＦ、中和がある場合５ｐＦになる。これは３倍の改善をもたらす。
従って、カレントミラー及び中和キャパシタは電源電圧にほぼ等しい極めて大きな出力スイングを有する広帯域書込増幅器を提供する。更に、書込増幅器の寄生キャパシタンスを中和するのみならず、中和キャパシタを十分に大きくすることにより寄生キャパシタンスＣp1及びＣp2及び書込ヘッド自体のキャパシタンスも中和することができる。この場合には、書込増幅器４は書込ヘッド２が遮断されると発振する。この場合、書込増幅器の発振を検出する検出回路器により書込増幅器と書込ヘッドとの接触不良を検出することができる。
中和効果は一つの中和キャパシタにより既に得られること明らかである。しかし、回路の対称性を維持し、コモンモード制御回路の不必要な負荷を避けるために、２対の中和キャパシタを使用するのが好ましい。
中和キャパシタは帰還原理に従って動作し、寄生キャパシタが過補償されるときリンギング又は不安定動作を発生しうる。総合寄生キャパシタンスは製造公差、温度変化、負荷キャパシタンス等のために多くの場合容易に予測することはできない。過度のリンギング及び不安定動作を阻止するために、中和技術により寄生キャパシタンスを大きく不足補償する必要がある。中和キャパシタのプログラミングによりこの問題を軽減することができるが、かなりのマージュを維持する必要がある。上述のフィードフォワード補償を、必要に応じ、帰還技術と組み合わせて使用して不安定動作を生ずる恐れなくマージュを満足させることができる。
Claims (18)
- 情報を磁気記録担体に記録する書込ヘッドと、書込増幅器とを具え、該増幅器が、
情報信号を表す互いに反対極性の信号を受信する第１信号端子及び第２信号端子と、
書込ヘッドに結合され、書込ヘッドを情報信号に応答して駆動する第１書込端子及び第２書込端子と、
書込増幅器用電源電圧を接続するための第１電源端子及び第２電源端子と、
第１電流入力端子、第１書込端子に結合された第１電流出力端子及び第１電源端子に接続された第１共通電流端子を有する第１カレントミラーと、
第２電流入力端子、第２書込端子に結合された第２電流出力端子及び第１電源端子に接続された第２共通電流端子を有する第２カレントミラーと、
情報信号の第１の値に対し第１電流出力端子と第２電源端子との間の第１書込端子及び第２書込端子を経る第１電流路を経て電流を流し、情報信号の第２の値に対し第２電流出力端子と第２電源端子との間の第２書込端子及び第１書込端子を経る第２電流路を経て電流を流しうる電流スイッチング手段と、
を具えた、情報信号を磁気記録担体に記録する装置において、
書込増幅器が、更に、
情報信号に応答して第１電流路を流れる電流の向きに対応する向きを有する容量性電流を第１電流入力端子に付加して第１書込端子に存在する寄生キャパシタンスを流れる容量性電流を補償する第１補償手段及び情報信号に応答して第２電流路を流れる電流の向きに対応する向きを有する容量性電流を第２電流入力端子に付加して第２書込端子に存在する寄生キャパシタンスを流れる容量性電流を補償する第２補償手段のうちの少なくとも一つを具えることを特徴とする記録装置。 - 第１補償手段が第１電流入力端子と第２信号端子との間に挿入された第１フィードフォワードキャパシタを具え、第２補償手段が第２電流入力端子と第１信号端子との間に挿入された第２フィードフォワードキャパシタを具えることを特徴とする請求項１記載の装置。
- 電圧スイッチング手段が、
第３電流入力端子、第１書込端子に結合された第３電流出力端子及び第２電源端子に接続された第３共通電流端子を有する第３カレントミラーと、
第４電流入力端子、第２書込端子に結合された第４電流出力端子及び第２電源端子に接続された第４共通電流端子を有する第４カレントミラーと、
第１電流入力端子と第４電流入力端子との間に接続され、情報信号の第１の値に対し第１電流を供給する第１スイッチング電流源と、
第２電流入力端子と第３電流入力端子との間に接続され、情報信号の第２の値に対し第２電流を供給する第２スイッチング電流源と、
を具えることを特徴とする請求項１又は２記載の装置。 - 書込増幅器が、更に、
第３電流入力端子と第２信号端子との間に挿入された第３フィードフォワードキャパシタ及び第４電流入力端子と第１信号端子との間に挿入された第４フィードフォワードキャパシタの少なくとも一つを具えることを特徴とする請求項３記載の装置。 - 第３カレントミラー及び第４カレントミラーが、それぞれ、制御電極、第３及び第４電流入力端子にそれぞれ接続された第２主電極及び第２電源端子に結合された第１主電極を有する第１導電型のダイオード接続入力トランジスタと、関連する入力トランジスタの制御電極に接続された制御電極、第２電源端子に結合された第１主電極及び第３及び第４電流出力端子にそれぞれ接続された第２主電極を有する第１導電型の出力トランジスタとを具え、且つ
第１カレントミラー及び第２カレントミラーが、それぞれ、制御電極、第１及び第２電流入力端子にそれぞれ接続された第２主電極及び第１電源端子に結合された第１主電極を有する第２導電型のダイオード接続入力トランジスタと、関連する入力トランジスタの制御電極に接続された制御電極、第１電源端子に結合された第１主電極及び第１及び第２電流出力端子にそれぞれ接続された第２主電極を有する第２導電型の出力トランジスタとを具えることを特徴とする請求項３又は４記載の装置。 - 第１及び第２カレントミラーの入力トランジスタ及び出力トランジスタの第１主電極を抵抗を経て第１電源端子に接続し、且つ第３及び第４カレントミラーの入力トランジスタ及び出力トランジスタの第１主電極を抵抗を経て第２電源端子に接続したことを特徴とする請求項５記載の装置。
- 書込増幅器が、更に、
第１書込端子と第１ノードとの間に接続された第１抵抗、第１ノードと第２書込端子との間に接続された第２抵抗、第１電源端子と第１ノードとの間に接続された第３抵抗、及び第２電源端子と第１ノードとの間に接続された第４抵抗を具えることを特徴とすることを特徴とする請求項３、４、５又は６記載の装置。 - 書込増幅器が、更に、
第１書込端子と第１ノードとの間に接続された第１抵抗と、第１ノードと第２書込端子との間に接続された第２抵抗と、制御電極、第１ノードに接続された第１主電極及び第１電源端子に結合された第２主電極を有する第１導電型の第１トランジスタと、第１トランジスタの制御電極に接続された制御電極、第１主電極及び当該制御電極に接続された第２主電極を有する第１導電型の第２トランジスタと、第１電源端子と第２トランジスタの第２主電極との間に接続された第３抵抗と、制御電極、第１ノードに接続された第１主電極及び第２電源端子に結合された第２主電極を有する第２導電型の第３トランジスタと、第３トランジスタの制御電極に接続された制御電極、第２トランジスタの第１主電極に接続された第１主電極及び当該制御電極に接続された第２主電極を有する第２導電型の第４トランジスタと、第２電源端子と第４トランジスタの第２主電極との間に接続された第４抵抗とを具えることを特徴とする請求項３、４、５又は６記載の装置。 - 書込増幅器が、更に、
第１書込端子と第１ノードとの間に接続された第１抵抗、第１ノードと第２書込端子との間に接続された第２抵抗、第１書込端子と第２ノードとの間に接続された第３抵抗及び第２ノードと第２書込端子との間に接続された第４抵抗と、
制御電極、第１ノードに接続された第１主電極及び第１電流入力端子に結合された第２主電極を有する第１導電型の第１トランジスタ、第１トランジスタの制御電極に接続された制御電極、第１主電極及び当該制御電極に接続された第２主電極を有する第１導電型の第２トランジスタ、第１電源端子と第２トランジスタの第２主電極との間に接続された第５抵抗及び第１トランジスタの制御電極に接続された制御電極、第１ノードに接続された第１主電極及び第２電流入力端子に結合された第２主電極を有する第１導電型の第３トランジスタと、
制御電極、第１ノードに接続された第１主電極及び第３電流入力端子及び第４電流入力端子の一方に結合された第２主電極を有する第２導電型の第４トランジスタ、第４トランジスタの制御電極に接続された制御電極、第２トランジスタの第１主電極に接続された第１主電極及び当該制御電極に接続された第２主電極を有する第２導電型の第５トランジスタ、第２電源端子と第５トランジスタの第２主電極との間に接続された第６抵抗及び第４トランジスタの制御電極に接続された制御電極、第２ノードに接続された第１主電極及び第３電流入力端子及び第４電流入力端子の他方に結合された第２主電極を有する第２導電型の第６トランジスタとを具えることを特徴とする請求項３、４、５又は６記載の装置。 - 第２ノードが第１ノードに接続されていることを特徴とする請求項９記載の装置。
- 第１及び第２スイッチング電流源が、
第３ノードに接続された制御電極、第１主電極及び第１電流入力端子に結合された第２主電極を有する第１導電型の第７トランジスタと、第７トランジスタの制御電極に接続された制御電極、第１主電極及び第１電源端子に結合された第２主電極を有する第１導電型の第８トランジスタと、第４ノードに接続された制御電極、第７トランジスタの第１主電極に接続された第１主電極及び第４電流入力端子に結合された第２主電極を有する第２導電型の第９トランジスタと、第８トランジスタの第１主電極に接続された第１主電極及び第４ノードに接続された制御電極及び第２主電極を有する第２導電型のダイオード接続の第１０トランジスタと、第４ノードに結合され該ノードにバイアス電流を供給するバイアス電流源と、第５ノードに接続された制御電極、第１主電極及び第２電流入力端子に結合された第２主電極を有する第１導電型の第１１トランジスタと、第１１トランジスタの制御電極に接続された制御電極、第１主電極及び第１電源端子に結合された第２主電極を有する第１導電型の第１２トランジスタと、第４ノードに接続された制御電極、第１１トランジスタの第１主電極に接続された第１主電極及び第３電流入力端子に結合された第２主電極を有する第２導電型の第１３トランジスタとを具えることを特徴とする請求項３〜１０の何れかに記載の装置。 - 第１及び第２スイッチング電流源が、更に、
情報信号を受信する制御電極、第３ノードに接続された第１主電極及び第１電源端子に結合された第２主電極を有する第１導電型の第１４トランジスタと、情報信号を受信する制御電極、第５ノードに接続された第１主電極及び第１電源端子に結合された第２主電極を有する第１導電型の第１５トランジスタと、第８トランジスタの制御電極に接続された制御電極、第８トランジスタの第１主電極に接続された第１主電極及び第５ノードに結合された第２主電極を有する第１導電型の第１６トランジスタと、第１２トランジスタの制御電極に接続された制御電極、第１２トランジスタの第１主電極に接続された第１主電極及び第３ノードに結合された第２主電極を有する第１導電型の第１７トランジスタとを具え、第８トランジスタの第２主電極を第３ノードに接続し、第１２トランジスタの第２主電極を第５ノードに接続したことを特徴とする請求項１１記載の装置。 - 電流スイッチング手段が、
第１導電型の第１及び第２差動対トランジスタを具え、それらの第１主電極がバイアス電流源からの電流を受信するよう結合され、それらの制御電極が情報信号を受信するよう接続され、それらの第２主電極がそれぞれ第１電流入力端子及び第２電流入力端子に結合された差動対と、
第２電源端子と第２カレントミラーの他の第２電流出力端子との間に接続された第１電流感知抵抗及び第２電源端子と第１カレントミラーの他の第１電流出力端子との間に接続された第２電流感知抵抗と、
第１電流感知抵抗の両端に接続された制御電極及び第１主電極及び第１電流出力端子に結合された第２主電極を有する第１導電型の第１プルダウントランジスタ及び第２電流感知抵抗の両端に接続された制御電極及び第１主電極及び第２電流出力端子に結合された第２主電極を有する第１導電型の第２プルダウントランジスタとを具えることを特徴とする請求項１又は２記載の装置。 - 第１カレントミラー及び第２カレントミラーが、それぞれ、制御電極、第１及び第２電流入力端子にそれぞれ接続された第２主電極及び第１電源端子に結合された第１主電極を有する第２導電型のダイオード接続入力トランジスタと、関連する入力トランジスタの制御電極に接続された制御電極、第１電源端子に結合された第１主電極及び第１及び第２電流出力端子にそれぞれ接続された第２主電極を有する第２導電型の出力トランジスタと、関連する入力トランジスタの制御電極に接続された制御電極、第１電源端子に結合された第１主電極及び他の第１及び第２電流出力端子にそれぞれ接続された第２主電極を有する第２導電型の他の出力トランジスタとを具えることを特徴とする請求項１３記載の装置。
- 書込増幅器が、更に、
各々制御電極、第１主電極及び第２主電極を有する第１導電型の第１、第２、第３及び第４駆動トランジスタを具え、第１及び第２トランジスタの制御電極を第１信号端子に結合するとともに、第３及び第４トランジスタの制御電極が第２信号端子に結合し、
各々制御電極、第１主電極及び第２主電極を有する第２導電型の第５、第６、第７及び第８トランジスタを具え、
第１及び第２バイアス電流源を具え、第５及び第６トランジスタの制御電極及び第５トランジスタの第２主電極を第１バイアス電流源を経て第２電源端子に結合するとともに、第７及び第８トランジスタの制御電極及び第８トランジスタの第２主電極を第２バイアス電流源を経て第２電源端子に結合し、
第１トランジスタの第１主電極を第５トランジスタの第１主電極に、第２トランジスタの第１主電極を第６トランジスタの第１主電極に、第３トランジスタの第１主電極を第７トランジスタの第１主電極に、第４トランジスタの第１主電極を第８トランジスタの第１主電極にそれぞれ結合する第１、第２、第３及び第４結合抵抗を具え、
第２トランジスタの第１主電極を第７トランジスタの第１主電極に結合する第１キャパシタ及び第３トランジスタの第１主電極を第６トランジスタの第１主電極に結合する第２キャパシタを具え、
第１及び第４トランジスタの第２主電極を第１電源端子に結合し、第２、第３、第６及び第７トランジスタの第２主電極を第１電流入力端子、第２電流入力端子、第３電流入力端子及び第４電極入力端子にそれぞれ結合したことを特徴とする請求項３記載の装置。 - 書込増幅器が、第１電流入力端子と第２電流出力端子との間に接続され第１キャパシタ及び第２電流入力端子と第１電流出力端子との間に接続された第２キャパシタのうちの少なくとも一つを具えることを特徴とする請求項１〜１５の何れかに記載の装置。
- 書込増幅器が、更に、第３電流入力端子と第４電流出力端子との間に接続された第３キャパシタ及び第４電流入力端子と第３電流出力端子との間に接続された第４キャパシタのうちの少なくとも一つを具えることを特徴とする請求項３〜１５の何れかに記載の装置。
- 請求項１〜１７の何れかに記載された情報信号を磁気記録担体に記録する装置用の書込増幅器。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL95203187.0 | 1995-11-21 | ||
| EP95203187 | 1995-11-21 | ||
| PCT/IB1996/001211 WO1997019445A1 (en) | 1995-11-21 | 1996-11-12 | Arrangement comprising a magnetic write head, and write amplifier with capacitive feed-forward compensation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10513300A JPH10513300A (ja) | 1998-12-15 |
| JP3683277B2 true JP3683277B2 (ja) | 2005-08-17 |
Family
ID=8220847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51954097A Expired - Lifetime JP3683277B2 (ja) | 1995-11-21 | 1996-11-12 | 磁気書込ヘッドを具える装置、及び容量性フィードフォワード補償付き書込増幅器 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5841603A (ja) |
| EP (1) | EP0804789B1 (ja) |
| JP (1) | JP3683277B2 (ja) |
| KR (1) | KR100449934B1 (ja) |
| CN (1) | CN1148723C (ja) |
| DE (1) | DE69629549T2 (ja) |
| TW (1) | TW325559B (ja) |
| WO (1) | WO1997019445A1 (ja) |
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| ATE198385T1 (de) * | 1994-06-10 | 2001-01-15 | Koninkl Philips Electronics Nv | Anordnung mit magnetschreibkopf sowie schreibverstärker mit kapazitiver stromkompensation |
| ATE209815T1 (de) * | 1994-06-10 | 2001-12-15 | Koninkl Philips Electronics Nv | Anordnung zur aufzeichnung eines informationssignals auf einen magnetaufzeichnungsträger |
| JPH10501665A (ja) * | 1994-06-15 | 1998-02-10 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 低電源電圧に関して同相除去をする差動増幅器 |
-
1996
- 1996-11-12 CN CNB961915374A patent/CN1148723C/zh not_active Expired - Lifetime
- 1996-11-12 WO PCT/IB1996/001211 patent/WO1997019445A1/en active IP Right Grant
- 1996-11-12 EP EP96935245A patent/EP0804789B1/en not_active Revoked
- 1996-11-12 JP JP51954097A patent/JP3683277B2/ja not_active Expired - Lifetime
- 1996-11-12 KR KR1019970704930A patent/KR100449934B1/ko not_active IP Right Cessation
- 1996-11-12 DE DE69629549T patent/DE69629549T2/de not_active Expired - Lifetime
- 1996-11-20 US US08/752,866 patent/US5841603A/en not_active Expired - Fee Related
- 1996-12-05 TW TW085115041A patent/TW325559B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| US5841603A (en) | 1998-11-24 |
| DE69629549D1 (de) | 2003-09-25 |
| EP0804789B1 (en) | 2003-08-20 |
| EP0804789A1 (en) | 1997-11-05 |
| TW325559B (en) | 1998-01-21 |
| CN1148723C (zh) | 2004-05-05 |
| WO1997019445A1 (en) | 1997-05-29 |
| KR100449934B1 (ko) | 2004-12-14 |
| CN1169200A (zh) | 1997-12-31 |
| JPH10513300A (ja) | 1998-12-15 |
| DE69629549T2 (de) | 2004-06-17 |
| KR19980701539A (ko) | 1998-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| S801 | Written request for registration of abandonment of right |
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|
| ABAN | Cancellation due to abandonment | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
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