JP3773256B2 - 磁気書込みヘッドを具える装置、及び容量性電流補償を有する書込み増幅器 - Google Patents
磁気書込みヘッドを具える装置、及び容量性電流補償を有する書込み増幅器 Download PDFInfo
- Publication number
- JP3773256B2 JP3773256B2 JP50188096A JP50188096A JP3773256B2 JP 3773256 B2 JP3773256 B2 JP 3773256B2 JP 50188096 A JP50188096 A JP 50188096A JP 50188096 A JP50188096 A JP 50188096A JP 3773256 B2 JP3773256 B2 JP 3773256B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistor
- terminal
- main electrode
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/09—Digital recording
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
- H03F3/45085—Long tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
- G11B19/02—Control of operating function, e.g. switching from recording to reproducing
- G11B19/04—Arrangements for preventing, inhibiting, or warning against double recording on the same blank or against other recording or reproducing malfunctions
Description
また、本発明は、このような装置に用いる書込み増幅器に関するものである。
誘導性書込みヘッドを有する書込み増幅器は、書込みヘッドを流れる書込み電流の極性が情報信号のパターンに応じて反転するので、デジタル情報信号の記憶するハードディスクドライブに特に用いられる。ハードディスクドライブの記憶容量を増大させるために一定の傾向がある。増大したデータ量を記憶するのに必要な時間を最小にするために、ビットレートを増大させることによってデータ転送を加速しようという傾向が一般にある。このためには、書込み電流の極性反転をより急速に行うことが要求される。この際、書込み電流がもはや書込みヘッドに流れなくなるだけでなく、第1書込み端子及び第2書込み端子に寄生容量が存在するようになるという問題が生じる。これら寄生容量は、書込み増幅器の内部容量、書込みヘッドそれ自体の両端間の寄生容量、及び書込みヘッドを書込み増幅器の第1書込み端子及び第2書込み端子に接続するワイヤのワイヤ容量によって生じる。書込みヘッドを流れる書込み電流は高ビットレートで歪みが生じ、その結果、情報担体への記録が不正確になる。
本発明の目的は、高ビットレートでの情報の記録の正確さを向上させることである。このために、本発明によれば、前記書込み増幅器は、前記書込みヘッドに流れる書込み電流に対する寄生容量の悪影響を減少又は除去する補償手段を更に具えることを特徴とする冒頭で規定したようなタイプの装置とする。
容量性補償電流は、寄生容量の悪影響を完全に又は部分的に補償し、これにより、同一の正確さでより高いビットレートを獲得することができる。
本発明によれば、負容量を、前記書込み増幅器は、前記書込み増幅器に電源電圧を接続するための第1電源端子及び第2電源端子と、
第1電流入力端子、前記第1書込み端子に結合した第1電流出力端子及び前記第1電流入力端子に接続した第1共通電流端子を有する第1電流ミラーと、
第2電流入力端子、前記第2書込み端子に結合した第2電流出力端子及び前記第1電源端子に接続した第2共通電流端子を有する第2電流ミラーと、
前記第1電流入力端子と第2電流出力端子との間に接続した第1キャパシタと、前記第2電流入力端子と第1電流出力端子との間に接続した第2キャパシタのうちの少なくとも一つと、
前記情報信号の第1の値用に、前記第1書込み端子及び第2書込み端子を介して前記第1電流出力端子と第2電源端子との間に電流経路を確立し、かつ、前記情報信号の第2の値用に、前記第1書込み端子及び第2書込み端子を介して前記第2電流出力端子と第2電源端子との間に電流経路を確立する電流切替手段とを具えることを特徴とする例を用いて達成することができる。
第1及び第2キャパシタは、第1及び第2電流ミラーを介して逆の容量性電流を第1及び第2書込み端子に注入することにより、寄生容量を中和する。最適な影響を得るためには、好適にはキャパシタを、対で、すなわち第1キャパシタを第2キャパシタとともに使用して、装置の対称性を妨害しないようにする。
米国特許出願明細書第5,282,094号の図1は、書込み端子のうちの一方と第2電源端子との間に低インピーダンスを確立する電流切替手段を用いて極性の反転を行う装置を開示している。この場合、他方の書込み端子を、第1又は第2電流ミラーの高インピーダンス電流出力端子に接続する。その結果、書込みヘッドの両端間の共通モード電圧は、固定値を有しなく、情報信号の以前のビットパターンの1又は0の数に依存する。その結果、これに続くビット変化は、変化の直前の共通モード電圧によって影響を及ぼされるおそれがあり、これによりビットパターンに依存する信号歪みが生じるおそれがある。さらに、共通モード電圧が変動することにより、感度の良好な他の回路にクロストークが生じるおそれがある。これらの問題により、記録すべき情報信号のビットレートが制限される。高ビットレートにより好適にする構造の書込み増幅器を有する本発明の例は、前記電流切替手段は、第3電流入力端子、前記第1書込み端子に結合した第3電流出力端子及び前記第2電源端子に接続した第3共通電流端子を有する第3電流ミラーと、
第4電流入力端子、前記第2書込み端子に結合した第4電流出力端子、及び第2電源端子に接続した第4共通電流端子を有する第4電流ミラーと、
前記情報信号の第1の値用に第1電流を発生させるために前記第1電流入力端子と第4電流入力端子との間に接続した第1の切替自在の電流源と、
前記情報信号の第2の値用に第2電流を発生させるために前記第2電流入力端子と第3電流入力端子との間に接続した第2の切替自在の電流源とを具えることを特徴とするものである。
この際、書込みヘッドを、切替自在の電流源によって一度に二つターンオンされる四つの電流ミラーの高インピーダンス出力間に接続する。第1の切替自在の電流源が導通すると、第1及び第4電流ミラーを介した第1電源端子から第2電源端子まで書込みヘッドに電流が流れる。第2の切替自在の電流源が導通すると、第2及び第3電流ミラーを介した第1電流端子から第2電流端子まで書込みヘッドに逆電流が流れる。第4電流ミラーの高インピーダンス電流出力端子間に書込みヘッドを接続するので、共通モード電圧を、追加の手段によって所望のように、好適には電源電圧の半分に固定することができ、かつ、ビットパターンに依存しないようにすることができる。この際、電流ミラーは、書込みヘッド電圧のピーク中のみ飽和し、書込み増幅器の出力トランジスタの過飽和を除去するのにクランプ回路が必要なくなる。
所望の場合には、第3及び第4電流ミラーを、寄生容量を中和するのに使用することもでき、このために、本発明による装置はさらに、前記書込み増幅器は、前記第3電流入力端子と第4電流出力端子との間に接続した第3キャパシタと前記第4電流入力端子と第3電流出力端子との間に接続した第4キャパシタのうちの少なくとも一つを具えることを特徴とするものである。
第4電流ミラーを、任意の好適なタイプとすることができる。書込み増幅器の最大出力スイングのためには、本発明による装置の好適例は、前記第3電流ミラー及び第4電流ミラーはそれぞれ、第3電流入力端子及び第4電流入力端子にそれぞれ結合した制御電極及び第2主電極並びに前記第2電源端子に結合した第1主電極を有するダイオード接続した第1導電型の入力トランジスタと、関連の入力トランジスタの制御電極に接続した制御電極、前記第2電源端子に結合した第1主電極並びに前記第3電流出力端子及び第4電流出力端子に接続した第2主電極を有する第1導電型の出力トランジスタとを具え、
前記第1電流ミラー及び第2電流ミラーはそれぞれ、第1電流入力端子及び第2電流入力端子にそれぞれ結合した制御電極及び第2主電極並びに前記第1電源端子に結合した第1主電極を有するダイオード接続した第2導電型の入力トランジスタと、関連の入力トランジスタの制御電極に接続した制御電極、前記第1電源端子に結合した第1主電極並びに前記第1電流出力端子及び第2電流出力端子に接続した第2主電極を有する第1導電型の出力トランジスタとを具えることを特徴とするものである。
このようにして実現される電流ミラーは、最小電圧損失を発生させ、出力スイングを電源電圧近くまで許容することができる。さらに、これらは、電流搬送作用については基本的には単一極性であり、したがって、波形に余分なリンギングが生じない。リンギングにより符号間の干渉が生じるおそれがある。
トランジスタを、バイポーラトランジスタ又はユニポーラトランジスタとすることができる。制御電極、第1主電極、及び第2主電極は、バイポーラトランジスタではそれぞれベース、エミッタ、及びコレクタに対応し、ユニポーラトランジスタではそれぞれゲート、ソース、及びドレインに対応する。
この例は、前記第1電流ミラー及び第2電流ミラーの入力トランジスタ及び出力トランジスタの第1主電極を、抵抗を介して前記第1電源端子に接続し、前記第3電流ミラー及び第4電流ミラーの入力トランジスタ及び出力トランジスタの第1主電極を、抵抗を介して前記第2電源端子に接続したことを特徴とするものとすることができる。これら抵抗により電流ミラー間の整合が良好になり、かつ、温度安定性が向上する。
共通モード制御を有する本発明による装置の第1例は、前記書込み増幅器はさらに、前記第1書込み端子と第1ノードとの間に接続した第1抵抗と、前記第1ノードと第2書込み端子との間に接続した第2抵抗と、前記第1電源端子と第1ノードとの間に接続した第3抵抗と、前記第2電源端子と第1ノードとの間に接続した第4抵抗とを具えることを特徴とするものである。第1及び第2抵抗を、書込みヘッドの両端間に直列に配置し、これら抵抗は、書込みヘッドの制動抵抗も形成する。書込みヘッドの両端間の共通モード電圧は、第1ノードの電圧に等しく、この第1ノードは、第1及び第2抵抗の中央タップを形成し、電源の両端間に配置されるとともに第3及び第4抵抗を具える簡単な分圧器によって固定される。分圧器のインピーダンスが減少すると、共通モード電圧の固定が向上される。分圧器の散逸の観点から、非常に低いインピーダンスを回避すべきである。
散逸を減少させるために、本発明による共通モード制御を有する装置の第2例は、前記書込み増幅器はさらに、前記第1書込み端子と第1ノードとの間に接続した第1抵抗と、前記第1ノードと第2書込み端子との間に接続した第2抵抗と、制御電極、前記第1ノードに接続した第1主電極、及び前記第1電源端子に結合した第2主電極を有する第1導電型の第1トランジスタと、この第1トランジスタの制御電極に接続した制御電極、第1主電極、及びその制御電極に接続した第2主電極を有する第1導電型の第2トランジスタと、前記第1電源端子と第2トランジスタの第2主電極との間に接続した第3抵抗と、制御電極、前記第1ノードに接続した第1主電極、及び前記第2電源端子に結合した第2主電極を有する第2導電型の第3トランジスタと、前記第3トランジスタの制御電極に接続した制御電極、前記第2トランジスタの第1主電極に接続した第1主電極、及びその制御電極に接続した第2主電極を有する第2導電型の第4トランジスタと、前記第2電源端子と第4トランジスタの第2主電極との間に接続した第4抵抗とを具えることを特徴とするものである。
第1及び第2トランジスタは、A/B級で動作するとともに、第1ノードに低インピーダンスを発生させる。これは、比較的大きい第3及び第4抵抗で実現することができる。
四つの電流ミラーのうちの二つだけ同時に作動させる。電流ミラーのターンオンを、四つの電流ミラーに静止電流を流すことができるようにすることにより、急速にすることができる。この際、電流ミラーの漂遊容量の充放電に必要な電流は小さくなる。本発明による共通モード制御を有する装置の第3例は、前記書込み増幅器はさらに、
前記第1書込み端子と第1ノードとの間に接続した第1トランジスタと、前記第1ノードと第2書込み端子との間に接続した第2抵抗と、前記第1書込み端子と第2ノードとの間に接続した第3抵抗と、前記第2ノードと第2書込み端子との間に接続した第4抵抗と、
制御電極、前記第1ノードに接続した第1主電極、及び前記第1電源端子に結合した第2主電極を有する第1導電型の第1トランジスタと、前記第1トランジスタの制御電極に接続した制御電極、第1主電極、及びその制御電極に接続した第2主電極を有する第1導電型の第2トランジスタと、前記第1電源端子及び第2トランジスタの第2主電極との間に接続した第5抵抗と、前記第1トランジスタの制御電極に接続した制御電極、前記第1ノードに接続した第1主電極、及び前記第2電源端子に結合した第2主電極を有する第1導電型の第3トランジスタと、
制御電極、前記第1ノードに接続した第1主電極、及び前記第3電流入力端子と第4電流入力端子のうちの一方に結合した第2主電極を有する第2導電型の第4トランジスタと、前記第4トランジスタの制御電極に接続した制御電極、前記第2トランジスタの第1主電極に接続した第1主電極、及びその制御電極に接続した第2主電極を有する第2導電型の第5トランジスタと、前記第2電源端子と前記第5トランジスタの第2主電極との間に接続した第6抵抗と、前記第4トランジスタの制御電極に接続した制御電極、前記第2ノードに接続した第1主電極、及び前記第3電流入力端子と第4電流入力端子のうちの他方に結合した第2主電極を有する第2導電型の第6トランジスタをと具えることを特徴とするものである。
好適には、この例は、共通モード制御及び四つの電流ミラーを設定する静止電流を組み合わせる。この際、第1及び第2ノードに接続した四つのトランジスタを流れるバイアス電流は、電源端子に排出されるのではなく、四つの電流ミラーの各電流入力端子に流れ込み、電流ミラーの静止電流として作用する。制動抵抗は、第1及び第2ノードに中央タップを有する二つの抵抗の二つの直列チェーンからなる。電流ミラーにより、共通モード信号に対する制動抵抗の見かけの抵抗は、電流ミラーの電流利得によって決定された係数によって減少する。個別の直列チェーンは、エミッタを第1ノードに接続した第1及び第4抵抗並びにエミッタを第2ノードに接続した第3及び第6抵抗のエミッタデジェネレーション抵抗の役割を果たす。これにより、第1及び第4トランジスタ間並びに第3及び第6トランジスタ間のあり得る不整合の影響を減少させる。他の例は、前記第2ノードを前記第1ノードに接続したことを特徴とするものである。
既に説明した第1及び第2の切替自在の電流源は、書込みヘッドに流れる電流量及びその方向を決定する。これに関して、本発明による装置の例は、前記第1の切替自在の電流源及び第2の切替自在の電流源は、第3ノードに接続した制御電極、第1主電極、及び前記第1電流入力端子に結合した第2主電極を有する第1導電型の第7トランジスタと、この第7トランジスタの制御電極に接続した制御電極、第1主電極、及び前記第1電源出力端子に結合した第2主電極を有する第1導電型の第8トランジスタと、第4ノードに接続した制御電極、前記第7トランジスタの第1主電極に接続した第1主電極、及び前記第4電流入力端子に結合した第2主電極を有する第2導電型の第9トランジスタと、前記第8トランジスタの第1主電極に接続した第1主電極、並びに前記第4ノードに接続した制御電極及び第2主電極を有するダイオード接続した第2導電型の第10トランジスタと、
バイアス電流を前記第4ノードに供給するために前記第4ノードに結合したバイアス電流源と、
第5ノードに接続した制御電極、第1主電極、及び前記第2電流入力端子に結合した第2主電極を有する第1導電型の第11トランジスタと、この第11トランジスタの制御電極に接続した制御電極、第1主電極及び前記第1電源端子に結合した第2主電極を有する第1導電型の第12トランジスタと、前記第4ノードに接続した制御電極、前記第11トランジスタ第1主電極に接続した第1主電極、及び前記第3電流入力端子に結合した第2主電極を有する第2導電型の第13トランジスタとを具えることを特徴とするものである。
バイアス電流源は、書込みヘッドに流れる書込み電流の大きさを決定する。バイアス電流は、情報信号の値に応じて、第8トランジスタ又は第12トランジスタを介して電源に排出される。第7、第9及び第10トランジスタは、第8トランジスタとともにトランスリニア(translinear)ループを形成し、第11、第13及び第10トランジスタは、第12トランジスタとともにトランスリニアループを形成する。この際、第8又は第12トランジスタが導通し、その結果、増幅電流が、第7及び第9トランジスタを介して第1電流入力端子から第3電流入力端子に、又は、第2電流入力端子から第4電流入力端子まで流れる。所望の場合には、適切なバッファを介して供給される第3及び第5ノードの情報信号の直流レベルは、電流入力端子の直流レベルから十分分離されている。したがって、切替自在の電源は、自由に選択できる直流レベルを切替信号が有する漂遊切替自在の電流源を形成する。
情報信号のバッファを、エミッタホロワ又はソースホロワとすることができる。好適には、これらホロワの静止電流の供給を、切替自在の電流源の電流の供給に組み合わせる。このため、装置の一例はまた、前記第1の切替自在の電流源及び第2の切替自在の電流源はさらに、
前記情報信号を受信する制御電極、前記第3ノードに接続した第1主電極、及び前記第1電源に結合した第2主電極を有する第1導電型の第14トランジスタと、前記情報信号を受信する制御電極、前記第5ノードに接続した第1主電極、及び前記第1電源端子に結合した第2主電極を有する第1導電型の第15トランジスタと、前記第8トランジスタの制御電極に接続した制御電極、前記第8トランジスタの第1主電極に接続した第1主電極、及び前記第5ノードに結合した第2主電極を有する第1導電型の第16トランジスタと、前記第12トランジスタの制御電極に接続した制御電極、前記第12トランジスタの第1主電極に接続した第1主電極、及び前記第3ノードに結合した第2主電極を有する第1導電型の第17トランジスタとを具え、前記第8トランジスタの第2主電極を前記第3ノードに接続し、前記第12トランジスタの第2主電極を前記第5ノードに接続したことを特徴とするものである。
第14及び第15トランジスタは、信号ホロワとして動作するとともに、情報信号を緩衝する。この際、これらトランジスタを流れる電流はそれぞれ、第8及び第12トランジスタを介して第4ノードに流れる。第16及び第17トランジスタにより、常に、バイアス電流源からのバイアス電流の半分が一方の信号ホロワに流れ、半分が他の信号ホロワに流れる。
電流切替手段を、例えば米国特許出願明細書第5,282,094号の図1から既知の他の方法で設計することもできる。このために、本発明による装置の例は、前記電流切替手段は、
バイアス電流源からバイアス電流を受信するように各々の第1主電極を結合し、前記情報信号を受信するように各々の制御電極を接続し、かつ、前記第1電流入力端子及び第2電流入力端子に各々の第2主電極を結合した第1の導電型の第1差動対トランジスタ及び第1の導電型の第2差動対トランジスタを具える差動対と、前記第2電源端子と前記第2電流ミラーの他の第2電流出力端子との間に接続した第1電流感知抵抗と、前記第2電源端子と前記第1電流ミラーの他の第1電流出力端子との間に接続した第2電流感知抵抗と、前記第1電流感知抵抗に接続した制御電極及び第1主電極、並びに前記第1電流出力端子に結合した第2主電極を有する第1導電型の第1プルダウントランジスタと、前記第2電流感知抵抗に接続した制御電極及び第1主電極並びに前記第2電流出力端子に結合した第2主電極を有する第1導電型の第2プルダウントランジスタとを具えることを特徴とするものである。
電流ミラーの一つの動作を、電流感知抵抗の一つに流れる電流によって検出することができる。関連の電流感知抵抗の両端間の電圧は、関連のプルダウントランジスタをターンオンして、書込み端子の一つを負の電源端子に接続する。
二つの電流ミラーを、任意の適切なタイプとすることができる。書込み増幅器の最大出力スイングを得るために、本発明による装置の好適例は、前記第1電流ミラー及び第2電流ミラーはそれぞれ、前記第1電流入力端子及び第2電流入力端子にそれぞれ接続した制御電極及び第2主電極、並びに前記第1電源端子に結合した第2主電極を有するダイオード接続した第2導電型のPNP入力トランジスタと、前記入力トランジスタの制御電極に接続した制御電極、前記第1電源端子に結合した第1主電極、並びに前記第1電流出力端子及び第2電流出力端子に接続した第2主電極を有する第2導電型の出力トランジスタと、関連の入力トランジスタの制御電極に接続した制御電極、前記第1電源端子に結合した第1主電極、並びに前記他の第1電流出力端子及び他の第2出力端子に接続した第2主電極を有する第2導電型の他の出力トランジスタとを具えることを特徴とするものである。
このようにして実現した電流ミラーは、最小電圧損失を発生させ、出力スイングを電源電圧近くまで許容する。
本発明のこれら及び他の態様を、添付図面を参照して説明する。
図1は、本発明による磁気記録担体に情報信号を記録する装置の実施の形態のブロック図を示し、
図2は、本発明による磁気記録担体に情報信号を記録する装置の実施の形態の回路図であり、
図3は、本発明による磁気記録担体に情報信号を記録する装置の実施の形態の回路図であり、
図4は、本発明による装置に用いる第1の共通モード回路を示し、
図5は、本発明による装置に用いる第2の共通モード回路を示し、
図6は、第3の共通モード回路を含む、本発明による磁気記録担体に情報信号を記録する装置の実施の形態の回路図を示し、
図7は、本発明による装置に用いる第4の共通モード回路を示し、
図8は、本発明による装置に用いる切替電流源の第1の実現例を示し、
図9は、本発明による装置に用いる切替電流源の第2の実現例を示し、
図10は、本発明による磁気記録担体に情報信号を記録する装置の実施の形態の回路図を示し、
図11は、図10に図示した装置の実施の形態に用いる電流ミラーを示す。
図面中、同様な素子に同一参照符号を付すものとする。
図1は、本発明による磁気記録担体に情報信号を記録する装置の基本構造を示す。この装置は、(図示しない)記録担体に情報を記録する書込みヘッド2と、情報信号に応答して書込みヘッド2を駆動させる書込み増幅器4とを具える。書込み増幅器は、書込み電流を発生させるために書込みヘッド2に結合した第1書込み端子6及び第2書込み端子8を有する。第1電源端子10及び第2電源端子12は、書込み増幅器用の電源電圧に接続するよう作用する。この場合、第2電源端子12を信号アースに接続する。増幅器4は、第1電流入力端子16、第1書込み端子6に結合した第1電流出力端子18、及び第1電源端子10に接続した第1共通電流端子20を有する第1電流ミラー14と、第2電流入力端子24、第2書込み端子8に結合した第2電流出力端子26、及び第1電源端子10に接続した第2共通電流端子28を有する第2電流ミラー22と、第3電流入力端子32、第1書込み端子6に結合した第3電流出力端子34、及び第2電源端子12に接続した第3共通電流端子36を有する第3電流ミラー30と、第4電流入力端子40、第2書込み端子8に結合した第4電流出力端子42、及び第2電源端子12に接続した第4共通電流端子44を有する第1電流ミラー38とを具える。第1の切替自在の電流源46を、第1電流入力端子16と第4電流入力端子40との間に接続する。この第1の切替自在の電流源は、情報信号Uiの第1の値の第1電流を発生させ、情報信号Uiの第2の値の電流を発生させない。情報信号Uiを、例えば、ディスクドライブ又は他の磁気記録媒体の2値データ信号とすることができる。第2の切替自在の電流源48を、第2電流入力端子24と第3電流入力端子32との間に接続する。第2の切替自在の電流源48は、逆情報信号NUiを受信し、第1電流が零又はその付近である場合には第2電流を発生させる。
第1の切替自在の電流源46がターンオンされると、電流が、第1電流ミラー14の第1電流入力端子16及び第4電流ミラー38の第4電流入力端子40を介して、第1電源端子10から第2電源端子12に流れる。M倍の大きさの電流が、第1書込み端子6、書込みヘッド2及び第2書込み端子8を介して、第1電流ミラー14の第1電流出力端子18から第4電流ミラー38の第4電流出力端子42の順方向に流れる。ここで、Mを電流ミラー14,22,30及び38の電流ミラー比とする。第2の切替自在の電流ソース48がターンオフされて、第2電流ミラー22及び第3電流ミラー30が不作動状態となる。ここで、書込み電流は、書込みヘッド2を介して第1書込み端子6から第2書込み端子8に流れる。
第1の切替自在の電流源46がターンオフされるとともに、第2の切替自在の電流源48がターンオンされると、第2電流ミラー22及び第3電流ミラー30が作動し、他の二つの電流ミラー14及び38は不作動状態となる。ここで、書込み電流が、書込みヘッド2を介して、第2書込み端子8から第1書込み端子6の逆方向に流れる。電流ミラーの電流ミラー比が全て等しい場合に双方向で等しい書込み電流を獲得するために、第1の切替自在の電流源46の第1電流及び第2の切替自在の電流源48の第2電流を等しくする必要があることは、明らかである。
図2は、第1電流ミラー14及び第2電流ミラー22がバイポーラPNPトランジスタを具えるとともに第3電流ミラー30及び第4電流ミラー38がバイポーラNPNトランジスタを具える実施の形態を示す。しかしながら、開示した回路配置において、バイポーラトランジスタを、全部又は一部ユニポーラMOSトランジスタに置き換えることができる。制御電極、第1主電極及び第2主電極は、バイポーラトランジスタではベース、エミッタ及びコレクタにそれぞれ対応し、ユニポーラトランジスタではゲート、ソース及びドレインにそれぞれ対応する。第1電流ミラー14は、図3に図示したような追加のエミッタ抵抗Rip1を介して第1共通電流端子20に接続したエミッタ及び第1電流入力端子16に接続したコレクタを有するダイオード接続したPNP入力トランジスタTip1と、入力トランジスタTip1のベースに接続したベース、図3に図示したような追加のエミッタ抵抗Rop1を介して第1共通電流端子20に接続したエミッタ、及び第1電流出力端子18に接続したコレクタを有するPNP出力トランジスタTop1とを具える。追加のエミッタ抵抗は、トランジスタの整合を向上させるとともに、電流ミラーの熱安定性を増大させる。同様に、第2電流ミラー22はPNPトランジスタを具え、同様に、第3電流ミラー30及び第4電流ミラー38はNPNトランジスタ及び追加のエミッタ抵抗を具え、各トランジスタの電極を、対応する電流ミラーの端子に接続する。
図2は、複数の寄生容量も示し、すなわち、PNP出力トランジスタTop1及びTop2のコレクタとウェルとの間の値Ccwpを有するもの、NPN出力トランジスタTon3及びTon4のコレクタと基板との間の値Ccsnを有するもの、PNP出力トランジスタTop1及びTop2のコレクタとベースとの間の値Ccbpを有するもの、並びにNPN出力トランジスタTon3及びTon4のコレクタとベースとの間の値Ccbnを有するものも示す。これら全ての寄生容量は、回路端子6及び8に流れる書込み電流に影響を及ぼす。この影響により、高周波では、書込み電流が、書込みヘッドの代わりに寄生容量に流れる。この影響は、書込み電流のビットレートを制限する。寄生容量の悪影響を減少又は除去するために、四つの中和キャパシタ142,144,146及び148を設け、これらの容量値をそれぞれCnp,Cnp,Cnn及びCnnとする。キャパシタ142を、第1電流入力端子16と第2電流出力端子26との間に接続し、キャパシタ144を、第2電流入力端子24と第1電流出力端子18との間に接続し、キャパシタ146を、第3電流入力端子32と第4電流出力端子42との間に接続し、キャパシタ148を、第4電流入力端子40と第3電流出力端子との間に接続する。
四つの電流ミラー14,22,30及び38の電流ミラー比をMと仮定すると、書込み端子6と書込み端子8との間の容量値Chは、
Ch=(Ccwp+Ccsn+(1+M)(Ccbp+Ccbn)+(1-M)(Cnp+Cnn))/2
に等しくなる。これを、例えば、第3電流出力端子34にキャパシタを接続した結果どの電流がこの端子を流れるかを決定することにより、次のように説明することができる。第3電流出力端子34の電圧をVと仮定すると、第4電流出力端子42の電圧は−Vとなる。この場合、第3電流出力端子34を流れる電流iは、
i=p*V*Ccsn+p*V*Ccbn+p*V*Cnn+M*{p*V*Ccbn-p*V*Cnn}=
p*V{Ccsn+(M+1)Ccbn-(M-1)Cnn}
キャパシタ146を流れる電流は、逆の符号を有し、電流ミラー係数Mによって増大される。同様な計算は、他の電流出力端子に適用される。
M=5の場合、Ccwp+Ccsn=6pF及びCcbp+Ccbn=4pFは、中和のない場合には15pFとなり、Cnp+Cnn=5pFと仮定すると中和により5pFとなる。これにより、3倍の向上となる。
したがって、電流ミラー及び中和キャパシタは、電源電圧にほぼ等しい非常に大きな出力スイングを有する広帯域の書込み増幅器を提供する。さらに、書込み増幅器の寄生容量を中和するだけでなく、中和キャパシタを十分大きくすることにより(図2に図示しない)書込みヘッドそれ自体の寄生容量を中和する。この場合、書込み増幅器4は、書込みヘッド2を切り離す際振動する。このために、書込み増幅器が振動するか否かを検出する検出回路により、書込み増幅器と書込みヘッドとの間の不完全な接触を検出することができる。
中和の効果を一つの中和キャパシタで既に獲得されるのも明らかである。しかしながら、配置の対称性を維持するとともに共通モード制御回路の不必要なロードを回避するために、2対の中和キャパシタを用いるのが好適である。
書込みヘッド2の共通モード電圧は、完全に決定できず、記録すべき情報信号のデータパターンとともに変動するおそれがある。これは望ましくない。共通モード電圧は好適には、利用できる出力スイングの間に存在し、記録すべき信号の信号成分に依存すべきでない。書込みヘッド2を、専ら電流ミラーの高インピーダンス出力間に配置するので、共通モード回路を用いて共通モード電圧を固定することができる。
図4は、簡単な共通モード回路を示す。第1書込み端子6及び第1ノード52間に接続した第1抵抗50、第1ノード52及び第2書込み端子8間に接続した第2抵抗54、第1電源端子10及び第1ノード52間に接続した第3抵抗56、第2電源端子12及び第1ノード52間に接続した第4抵抗58の直列配置を、回路ヘッドに並列に配置する。抵抗50及び52は、回路ヘッドの制動抵抗としても作用する。第1ノード52のインピーダンスを、抵抗56及び58によって指示する。共通モード電圧を正確に固定するために、最小インピーダンスが望ましい。しかしながら、抵抗56及び58の抵抗値を、これら抵抗を流れる電流が増大するのを考慮すると、任意に小さく選定することができない。
図5は、この問題を軽減する共通モード回路を示す。この回路は、第1回路端子6及び第1ノード62間に接続した第1抵抗60と、第1ノード62及び第2回路端子8間に接続した第2抵抗64とを具え、さらに、第1ノード62に接続したエミッタ及び第1電源端子10に結合したコレクタを有する第1NPNトランジスタ66と、第1NPNトランジスタ66のベースに接続したベースを有するダイオード接続したNPNトランジスタ68と、第1電源端子10及び第2NPNトランジスタ68のコレクタ間に接続した第3抵抗70と、第1ノード62に接続したエミッタ及び第2電源端子12に結合したコレクタを有する第1PNPトランジスタ72と、第1PNPトランジスタ72のベースに接続したベース及び第2NPNトランジスタ68のエミッタに接続したエミッタを有するダイオード接続した第2PNPトランジスタ74と、第2電源端子12及び第2PNPトランジスタ74間に接続した第4抵抗76とを具える。
回路はA/B級で動作する。ノード62では、インピーダンスはローであり、これにより共通ノード電圧は正確に固定される。A/B級動作により、小静止電流を獲得することができ、最大電流を、第1NPNトランジスタ66又は第1PNPトランジスタ72から発生させることができる。抵抗60及び抵抗64の抵抗値は両方ともRd/2に等しいので、有効な共通ノード抵抗はRd/4に等しくなる。書込みヘッド2の両端間の全体に亘る制動抵抗は、その結果Rdとなる。
図1及び2に図示した装置の電流ミラーの切替速度を上昇させるために、電流ミラーに静止電流を有することが望ましい。この静止電流の設定及び共通モード回路を好適に組み合わせることができる。図6は、これを実現する実施の形態を示す。書込み増幅器4も、図1に図示したような、四つの電流ミラー14,22,30及び38と、書込みヘッド2と、第1の切替自在な電流源46と、第2の切替自在な電流源48とを具える。共通モード回路は、第1書込み端子6及び第1ノード80間に接続した第1抵抗78と、第2ノード84及び第2書込み端子8間の第2抵抗82と、第1ノード80に接続したエミッタ及び第1電流入力端子16に結合したコレクタを有するNPNタイプの第1トランジスタ86と、第1トランジスタ86のベースに接続したベースを有するダイオード接続したNPNタイプの第2抵抗88と、第1電源端子10及び第2トランジスタ88のコレクタ間に接続した第3抵抗90と、第1抵抗86のベースに接続したベース、第2ノード84に接続したエミッタ及び第2電流入力端子24に結合したコレクタを有するNPNタイプの第3トランジスタ92とを具える。さらに、共通ノード回路は、第1ノード80に接続したエミッタ及び第3電流入力端子32に結合したコレクタを有するPNPタイプの第4トランジスタ94と、この第4トランジスタ94のベースに接続したベース及び第2トランジスタ88のエミッタに接続したエミッタを有するダイオード接続したPNPタイプの第5トランジスタ96と、第2電源端子12及び第5トランジスタ96のコレクタ間に接続した第5抵抗98と、第4トランジスタ94のベースに接続したベース、第2ノード84に接続したエミッタ及び第4電流入力端子40に結合したコレクタを有するPNPタイプの第6トランジスタ100とを具える。第1ノード80及び第2ノード84を相互接続する。トランジスタ86及び94を流れる静止電流はこの際、第1電流ミラー14の第1電流入力端子16及び第3電流ミラー30の第3電流入力端子32に流れ込む。第2電流ミラー22及び第4電流ミラー38に対する静止電流の設定は、トランジスタ92及び100によって同様にして行われる。Rd/2を、第1抵抗78及び第2抵抗82の抵抗値とし、Mを、電流ミラー14,22,30及び38の電流ミラー値とする場合、有効な共通モード抵抗は、Rd/(4(M+1))となる。書込み端子6の電圧変動により、同一書込み端子6に現れる電流のM倍の電流が第1抵抗78に生じる。したがって、第1抵抗78の見かけの抵抗値Rd/2は、係数(M+1)によって減少される。同様なことが第2抵抗82についても生じる。トランジスタ94のコレクタを、第3電流入力端子32の代わりに第4電流入力端子40に結合することができ、トランジスタ100のコレクタを、第4電流入力端子40の代わりに第3電流入力端子32に結合することができる。これは、静止電流の設定に対しては相違がない。その理由は、トランジスタ94及び100の電流は同一だからである。所望の場合には、トランジスタ94及び100の代わりに、トランジスタ86及び92のコレクタを、電流入力端子16及び24に交差して接続することができる。
図7は、図6に図示した第1ノード80及び第2ノード84間の接続を行う他の解決法を示す。この場合、この代わりに、第5抵抗102を、書込み端子6と第2ノード84との間に接続するとともに、第6抵抗104を、第1ノード80と書込み端子8との間に接続する。これにより、より正確に解決される。その理由は、トランジスタ86及び92並びにトランジスタ94及び100はこの際、それらのエミッタに直列な個別のデジェネレーション抵抗をそれぞれ見つけるからである。これにより、抵抗86及び92間並びに抵抗94及び100間のあり得る不整合の影響を軽減する。また、トランジスタ94のコレクタを、第3電流入力端子32の代わりに第4電流入力端子40に結合することができ、かつ、トランジスタ100のコレクタを、第4電流入力端子40の代わりに第3電流入力端子32に結合することができる。
図8は、図1,2及び5に図示した装置の第1の切替電流源46、第2の切替電流源48を実現する回路図を示す。二つの切替自在の電流源を、以下の素子、すなわち、第3ノード108に接続したベース及び第1電流入力端子16に結合したコレクタを有するNPNトランジスタ106と、トランジスタ106のベースに接続したベース及び第1電源端子10に結合したコレクタを有するNPNトランジスタ110と、第4ノード114に接続したベース、トランジスタ106のエミッタに接続したエミッタ及び第4電流入力端子40に結合したコレクタを有するPNPトランジスタ112と、トランジスタ110のエミッタに接続したエミッタ、第4ノード114に接続したベース及びコレクタを有するダイオード接続したPNPトランジスタ116と、バイアス電流Icを第4ノード114に供給するために第4ノード114に結合したバイアス電流源118とを具える一つの回路に結合する。さらに、この回路は、第5ノード122に接続したベース及び第2電流入力端子24に結合したコレクタを有するNPNトランジスタ120と、トランジスタ120のベースに接続したベース及び第1電源端子10に結合したコレクタを有するNPNトランジスタ124と、第4ノード114に接続したベース、トランジスタ120のエミッタに接続したエミッタ及び第3電流入力端子32に結合したコレクタを有するPNPトランジスタ126とを具える。
ノード108及び122を、バッファ128及び130を介して、情報信号Ui及び逆情報信号NUiと逆位相で駆動させる。ノード108の電圧がハイであるとともに、ノード122の電圧がローである場合、トランジスタ110を導通させるとともに、トランジスタ124を遮断する。ベース電流源118のバイアス電流Icは、トランジスタ116を介して、全体がトランジスタ110に流れる。トランジスタ106及び112のベース−エミッタ電圧の和がトランジスタ110及び116のベース−エミッタ電圧の和に等しいので、トランジスタ106,110,116及び112のベース−エミッタ接合はトランスリニアループを形成する。この場合、トランジスタのコレクタ電流とベース−エミッタ電圧との間の関係に対する既知の式により、I=SQRT(M*N)*Icに等しいトランジスタ106及び112を流れる電流Iを獲得することができる。ここで、SQRTをルート関数とし、Mを、トランジスタ106及び110のエミッタ領域間の比とし、Nを、トランジスタ112及び116のエミッタ領域間の比とする。この結果、電流Iは端子16及び40間を流れ、その大きさは電流Icに比例し、比例係数を、トランジスタ106,110,112及び116の幾何学的配置によって決定する。
同様に、ノード122の電圧がハイであるとともにノード108の電圧がローである場合、第2電流入力端子24と第3電流入力端子32との間に電流が流れる。このために、バイアス電流源118は、好適には、調整自在なすなわちプログラム自在の電流源、例えばIDAC(電流出力を有するデジタル−アナログコンバータ)とする。電流入力端子16,24,32及び40を全てコレクタに結合するので、情報信号Ui及びNUiの直流レベルはこの場合、書込み増幅器の電流ミラーの電流入力端子の直流レベルから分離される。したがって、切替電流源46及び48は、第1電源端子10及び第2電源端子12の電源電圧に対して漂遊する。
バッファ128及び130は、エミッタ電流源を有するエミッタホロワを具えることができる。しかしながら、このためにトランジスタ110及び124を流れる電流を用いることにより、電流をセーブすることができる。図9は、これを実現する方法を示す。この場合、バッファ128を、ベースが増幅情報信号を受信し、エミッタを第3ノード108に接続し、かつ、コレクタを第1電源端子10に結合したNPNエミッタホロワ132とする。トランジスタ110のコレクタを、エミッタホロワ132のエミッタに接続する。同様に、バッファ130は、ベースが増幅逆情報信号を受信し、エミッタを第5ノード122に接続し、かつ、コレクタを第1電源端子10に結合したNPNエミッタホロワ134を具える。トランジスタ124のコレクタを、エミッタホロワ134のエミッタに接続する。その結果、トランジスタ110及び124のコレクタ電流も、エミッタホロワ132及び134にそれぞれ流れる。さらに、トランジスタ110のベースに接続したベース及びトランジスタ110のエミッタに接続したエミッタを有するNPNトランジスタ136と、トランジスタ124のベースに接続したベース、トランジスタ124のエミッタに接続したエミッタ及び第3ノード108に結合したコレクタNPNトランジスタ138とを設ける。トランジスタ136及び138により、トランジスタ110及び124のうちの一つが遮断された場合、エミッタホロワ132及び134を流れる電流が零とならないようにする。したがって、トランジスタ110,136,138及び124の幾何学的配置を等しく選択した場合、二つのエミッタホロワの各々は常にバイアス電流Icの半分を受信する。
エミッタホロワ132及び134のベースを、例えば、差動対140のトランジスタによって駆動し、そのベースを、例えばデータフリップフロップによって供給される相補足的な情報信号Ui及びNUiを受信するよう配置する。
図10は、既に説明した実施の形態と同様な方法で寄生キャパシタを中和する本発明による装置の他の実施の形態を示す。この装置は、記録担体(図示せず)に情報を記録する書込みヘッド2と、情報信号に応答して書込みヘッド2を駆動する書込み増幅器4とを具える。書込み増幅器は第1書込み端子6及び第2書込み端子8を有し、それら端子を、書込み電流を発生させるために書込みヘッド2に結合する。第1電源端子10及び第2電源端子12は、書込み増幅器の電源電流を受信するよう作用する。この場合、第2書込み端子12を信号アースに接続する。増幅器4は、第1電流入力端子16、第1書込み端子6に結合した第1電流出力端子18及び第1電源端子10に接続した第1共通電流端子20を有する第1電流ミラー14と、第2電流入力端子24、第2書込み端子8に結合した第2電流出力端子26及び第1電源端子10に接続した第2共通電流端子28を有する第2電流ミラー22とを具える。中和キャパシタ142を、第1電流入力端子16と第2電流出力端子26との間に接続し、第2中和キャパシタ144を、第2電流入力端子24と第1電流出力端子18との間に接続する。第1電流ミラー14及び第2電流ミラー22並びに中和キャパシタ142及び144の機能及び作用は、図1及び2の装置のものと類似している。この装置は、第1NPN差動対トランジスタ150及び第2NPN差動対トランジスタ152を有する差動対を具え、それらのエミッタを相互接続し、それらエミッタは、バイアス電流源154からバイアス電流を受信する。それらのベースを、情報信号Ui及びNUiを受信するために接続し、それらのコレクタを、第1電流入力端子16及び第2電流入力端子24にそれぞれ結合する。第1電流感知抵抗156を、第2電源端子12と第2電流ミラー22の他の第2電流出力端子158との間に接続し、第2電流感知抵抗160を、第2電源端子12と第1電流ミラー14の他の第1電流出力端子162との間に接続する。さらに、第1PNPプルダウントランジスタ164は、第1電流感知抵抗156に接続したベース及びエミッタと、第1電流出力端子18に結合したコレクタとを有し、第2NPNプルダウントランジスタ166は、第2電流感知抵抗160に接続したベース及びエミッタと、第2電流出力端子26に結合したコレクタとを有する。
差動対は、バイアス電流源154のバイアス電流を、第1電流入力端子16又は第2電流入力端子24に搬送する。第1電流ミラー14が電流を受信すると第2プルダウントランジスタ166はターンオンされ、その結果、書込み端子8が第2電源端子12に相互接続され、電流が、書込みヘッド2を介して、第1電流出力端子18から第2電源端子12に流れることができる。第2電流ミラー22が電流を受信すると、その結果書込みヘッド2を流れる逆方向の電流が生じる。
図11は、図10に図示した装置に用いる電流ミラーを示す。第1電流ミラー14及び第2電流ミラー22はそれぞれ、第1電流入力端子16及び24にそれぞれ接続したベース及びコレクタ並びに第1電源端子10に結合したエミッタを有するダイオード接続したPNP入力トランジスタTipと、入力トランジスタTipのベースに接続したベース、第1電源端子10に結合したエミッタ並びに第1及び第2電流出力端子18及び26に接続したコレクタを有するPNP出力トランジスタTopと、関連の入力トランジスタTipのベースに接続したベース、第1電源端子10に結合したエミッタ並びに他の第1及び第2電流出力162及び158に接続したコレクタを有する他のPNP出力トランジスタT’opとを具える。所望の場合には、直列抵抗をこれらエミッタに直列に配置することができる。
所望の場合には、ここで図示した例のバイポーラトランジスタを、ユニポーラトランジスタ、例えばMOSトランジスタに置き換えることができる。この場合、ベース、エミッタ及びコレクタを、ゲート、ソース及びドレインと読む必要がある。
Claims (14)
- 磁気記録担体に情報信号を記録する情報信号記録装置であって、この記録担体に情報を記録する書込みヘッドと、前記情報信号に応答して前記書込みヘッドを駆動させるために前記書込みヘッドに結合した第1書込み端子及び第2書込み端子を有する書込み増幅器とを具える情報信号記録装置において、
前記書込み増幅器は、
前記書込み増幅器に電源電圧を接続するための第1電源端子及び第2電源端子と、
第1電流入力端子、前記第1書込み端子に結合した第1電流出力端子及び前記第1電流入力端子に接続した第1共通電流端子を有する第1電流ミラーと、
第2電流入力端子、前記第2書込み端子に結合した第2電流出力端子及び前記第1電源端子に接続した第2共通電流端子を有する第2電流ミラーと、
前記第1電流入力端子と第2電流出力端子との間に接続した第1キャパシタと、前記第2電流入力端子と第1電流出力端子との間に接続した第2キャパシタのうちの少なくとも一つと、
前記情報信号の第1の値用に、前記第1書込み端子及び第2書込み端子を介して前記第1電流出力端子と第2電源端子との間に電流経路を確立し、かつ、前記情報信号の第2の値用に、前記第1書込み端子及び第2書込み端子を介して前記第2電流出力端子と第2電源端子との間に電流経路を確立する電流切替手段とを具えることを特徴とする情報信号記録装置。 - 前記電流切替手段は、第3電流入力端子、前記第1書込み端子に結合した第3電流出力端子及び前記第2電源端子に接続した第3共通電流端子を有する第3電流ミラーと、
第4電流入力端子、前記第2書込み端子に結合した第4電流出力端子、及び第2電源端子に接続した第4共通電流端子を有する第4電流ミラーと、
前記情報信号の第1の値用に第1電流を発生させるために前記第1電流入力端子と第4電流入力端子との間に接続した第1の切替自在の電流源と、
前記情報信号の第2の値用に第2電流を発生させるために前記第2電流入力端子と第3電流入力端子との間に接続した第2の切替自在の電流源とを具えることを特徴とする請求項1記載の情報信号記録装置。 - 前記書込み増幅器は、前記第3電流入力端子と第4電流出力端子との間に接続した第3キャパシタと前記第4電流入力端子と第3電流出力端子との間に接続した第4キャパシタのうちの少なくとも一つを具えることを特徴とする請求項2記載の情報信号記録装置。
- 前記第3電流ミラー及び第4電流ミラーはそれぞれ、第3電流入力端子及び第4電流入力端子にそれぞれ結合した制御電極及び第2主電極並びに前記第2電源端子に結合した第1主電極を有するダイオード接続した第1導電型の入力トランジスタと、関連の入力トランジスタの制御電極に接続した制御電極、前記第2電源端子に結合した第1主電極並びに前記第3電流出力端子及び第4電流出力端子に接続した第2主電極を有する第1導電型の出力トランジスタとを具え、
前記第1電流ミラー及び第2電流ミラーはそれぞれ、第1電流入力端子及び第2電流入力端子にそれぞれ結合した制御電極及び第2主電極並びに前記第1電源端子に結合した第1主電極を有するダイオード接続した第2導電型の入力トランジスタと、関連の入力トランジスタの制御電極に接続した制御電極、前記第1電源端子に結合した第1主電極並びに前記第1電流出力端子及び第2電流出力端子に接続した第2主電極を有する第1導電型の出力トランジスタとを具えることを特徴とする請求項1,2又は3記載の情報信号記録装置。 - 前記第1電流ミラー及び第2電流ミラーの入力トランジスタ及び出力トランジスタの第1主電極を、抵抗を介して前記第1電源端子に接続し、前記第3電流ミラー及び第4電流ミラーの入力トランジスタ及び出力トランジスタの第1主電極を、抵抗を介して前記第2電源端子に接続したことを特徴とする請求項4記載の情報信号記録装置。
- 前記書込み増幅器はさらに、前記第1書込み端子と第1ノードとの間に接続した第1抵抗と、前記第1ノードと第2書込み端子との間に接続した第2抵抗と、前記第1電源端子と第1ノードとの間に接続した第3抵抗と、前記第2電源端子と第1ノードとの間に接続した第4抵抗とを具えることを特徴とする請求項1,2,3,4又は5記載の情報信号記録装置。
- 前記書込み増幅器はさらに、前記第1書込み端子と第1ノードとの間に接続した第1抵抗と、前記第1ノードと第2書込み端子との間に接続した第2抵抗と、制御電極、前記第1ノードに接続した第1主電極、及び前記第1電源端子に結合した第2主電極を有する第1導電型の第1トランジスタと、この第1トランジスタの制御電極に接続した制御電極、第1主電極、及びその制御電極に接続した第2主電極を有する第1導電型の第2トランジスタと、前記第1電源端子と第2トランジスタの第2主電極との間に接続した第3抵抗と、制御電極、前記第1ノードに接続した第1主電極、及び前記第2電源端子に結合した第2主電極を有する第2導電型の第3トランジスタと、前記第3トランジスタの制御電極に接続した制御電極、前記第2トランジスタの第1主電極に接続した第1主電極、及びその制御電極に接続した第2主電極を有する第2導電型の第4トランジスタと、前記第2電源端子と第4トランジスタの第2主電極との間に接続した第4抵抗とを具える請求項1,2,3,4又は5記載の情報信号記録装置。
- 前記書込み増幅器はさらに、
前記第1書込み端子と第1ノードとの間に接続した第1トランジスタと、前記第1ノードと第2書込み端子との間に接続した第2抵抗と、前記第1書込み端子と第2ノードとの間に接続した第3抵抗と、前記第2ノードと第2書込み端子との間に接続した第4抵抗と、
制御電極、前記第1ノードに接続した第1主電極、及び前記第1電源端子に結合した第2主電極を有する第1導電型の第1トランジスタと、前記第1トランジスタの制御電極に接続した制御電極、第1主電極、及びその制御電極に接続した第2主電極を有する第1導電型の第2トランジスタと、前記第1電源端子及び第2トランジスタの第2主電極との間に接続した第5抵抗と、前記第1トランジスタの制御電極に接続した制御電極、前記第1ノードに接続した第1主電極、及び前記第2電源端子に結合した第2主電極を有する第1導電型の第3トランジスタと、
制御電極、前記第1ノードに接続した第1主電極、及び前記第3電流入力端子と第4電流入力端子のうちの一方に結合した第2主電極を有する第2導電型の第4トランジスタと、前記第4トランジスタの制御電極に接続した制御電極、前記第2トランジスタの第1主電極に接続した第1主電極、及びその制御電極に接続した第2主電極を有する第2導電型の第5トランジスタと、前記第2電源端子と前記第5トランジスタの第2主電極との間に接続した第6抵抗と、前記第4トランジスタの制御電極に接続した制御電極、前記第2ノードに接続した第1主電極、及び前記第3電流入力端子と第4電流入力端子のうちの他方に結合した第2主電極を有する第2導電型の第6トランジスタとを具えることを特徴とする請求項1,2,3,4又は5記載の情報信号記録装置。 - 前記第2ノードを前記第1ノードに接続したことを特徴とする請求項8記載の情報信号記録装置。
- 前記第1の切替自在の電流源及び第2の切替自在の電流源は、第3ノードに接続した制御電極、第1主電極、及び前記第1電流入力端子に結合した第2主電極を有する第1導電型の第7トランジスタと、この第7トランジスタの制御電極に接続した制御電極、第1主電極、及び前記第1電源出力端子に結合した第2主電極を有する第1導電型の第8トランジスタと、第4ノードに接続した制御電極、前記第7トランジスタの第1主電極に接続した第1主電極、及び前記第4電流入力端子に結合した第2主電極を有する第2導電型の第9トランジスタと、前記第8トランジスタの第1主電極に接続した第1主電極、並びに前記第4ノードに接続した制御電極及び第2主電極を有するダイオード接続した第2導電型の第10トランジスタと、
バイアス電流を前記第4ノードに供給するために前記第4ノードに結合したバイアス電流源と、
第5ノードに接続した制御電極、第1主電極、及び前記第2電流入力端子に結合した第2主電極を有する第1導電型の第11トランジスタと、この第11トランジスタの制御電極に接続した制御電極、第1主電極、及び前記第1電源端子に結合した第2主電極を有する第1導電型の第12トランジスタと、前記第4ノードに接続した制御電極、前記第11トランジスタの第1主電極に接続した第1主電極、及び前記第3電流入力端子に結合した第2主電極を有する第2導電型の第13トランジスタとを具えることを特徴とする請求項1,2,3,4,5,6,7,8又は9記載の情報信号記録装置。 - 前記第1の切替自在の電流源及び第2の切替自在の電流源はさらに、
前記情報信号を受信する制御電極、前記第3ノードに接続した第1主電極、及び前記第1電源に結合した第2主電極を有する第1導電型の第14トランジスタと、前記情報信号を受信する制御電極、前記第5ノードに結合した第1主電極、及び前記第1電源端子に結合した第2主電極を有する第1導電型の第15トランジスタと、前記第8トランジスタの制御電極に接続した制御電極、前記第8トランジスタの第1主電極に接続した第1主電極、及び前記第5ノードに結合した第2主電極を有する第1導電型の第16トランジスタと、前記第12トランジスタの制御電極に接続した制御電極、前記第12トランジスタの第1主電極に接続した第1主電極、及び前記第3ノードに結合した第2主電極を有する第1導電型の第17トランジスタとを具え、前記第8トランジスタの第2主電極を前記第3ノードに接続し、前記第12トランジスタの第2主電極を前記第5ノードに接続したことを特徴とする請求項10記載の情報信号記録装置。 - 前記電流切替手段は、
バイアス電流源からバイアス電流を受信するように各々の第1主電極を結合し、前記情報信号を受信するように各々の制御電極を接続し、かつ、前記第1電流入力端子及び第2電流入力端子に各々の第2主電極を結合した第1の導電型の第1差動対トランジスタ及び第1の導電型の第2差動対トランジスタを具える差動対と、前記第2電源端子と前記第2電流ミラーの他の第2電流出力端子との間に接続した第1電流感知抵抗と、前記第2電源端子と前記第1電流ミラーの他の第1電流出力端子との間に接続した第2電流感知抵抗と、前記第1電流感知抵抗に接続した制御電極及び第1主電極、並びに前記第1電流出力端子に結合した第2主電極を有する第1導電型の第1プルダウントランジスタと、前記第2電流感知抵抗に接続した制御電極及び第1主電極、並びに前記第2電流出力端子に結合した第2主電極を有する第1導電型の第2プルダウントランジスタとを具えることを特徴とする請求項1記載の情報信号記録装置。 - 前記第1電流ミラー及び第2電流ミラーはそれぞれ、前記第1電流入力端子及び第2電流入力端子にそれぞれ接続した制御電極及び第2主電極、並びに前記第1電源端子に結合した第2主電極を有するダイオード接続した第2導電型のPNP入力トランジスタと、前記入力トランジスタの制御電極に接続した制御電極、前記第1電源端子に結合した第1主電極、並びに前記第1電流出力端子及び第2電流出力端子に接続した第2主電極を有する第2導電型の出力トランジスタと、関連の入力トランジスタの制御電極に接続した制御電極、前記第1電源端子に結合した第1主電極、並びに前記他の第1電流出力端子及び他の第2出力端子に接続した第2主電極を有する第2導電型の他の出力トランジスタとを具えることを特徴とする請求項12記載の情報信号記録装置。
- 磁気記録担体に情報信号を記録するために、請求の範囲1から13のうちのいずれかに記載の情報信号記録装置に用いる書込み増幅器。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL94201659.3 | 1994-06-10 | ||
EP94201659 | 1994-06-10 | ||
PCT/IB1995/000431 WO1995035563A2 (en) | 1994-06-10 | 1995-06-06 | Arrangement comprising a magnetic write head, and write amplifier with capacitive current compensation |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10501645A JPH10501645A (ja) | 1998-02-10 |
JP3773256B2 true JP3773256B2 (ja) | 2006-05-10 |
Family
ID=8216939
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP50188096A Expired - Lifetime JP3773256B2 (ja) | 1994-06-10 | 1995-06-06 | 磁気書込みヘッドを具える装置、及び容量性電流補償を有する書込み増幅器 |
Country Status (8)
Country | Link |
---|---|
US (1) | US5790336A (ja) |
EP (1) | EP0764320B1 (ja) |
JP (1) | JP3773256B2 (ja) |
KR (1) | KR100376025B1 (ja) |
AT (1) | ATE198385T1 (ja) |
DE (1) | DE69519731T2 (ja) |
HK (1) | HK1013164A1 (ja) |
WO (1) | WO1995035563A2 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69629549T2 (de) * | 1995-11-21 | 2004-06-17 | Koninklijke Philips Electronics N.V. | Anordnung mit einem magnetschreibkopf und schreibverstärker mit kapazitiver, vorwärtsgekoppelter kompensation |
FR2757986A1 (fr) * | 1996-12-31 | 1998-07-03 | Philips Electronics Nv | Systeme de lecture d'informations magnetiques integre |
US6301068B1 (en) * | 1998-07-02 | 2001-10-09 | Seagate Technology Llc | Programmable write current waveform for high frequency magnetic recording |
US6246533B1 (en) * | 1998-07-13 | 2001-06-12 | Agilent Technologies, Inc. | Programmable write driver circuit for writing information to a magnetic storage media |
GB2368713B (en) * | 1998-07-13 | 2002-11-06 | Hewlett Packard Co | A write driver circuit |
US6366421B2 (en) * | 1998-12-17 | 2002-04-02 | Texas Instruments Incorporated | Adjustable writer overshoot for a hard disk drive write head |
US6275092B1 (en) * | 1999-11-16 | 2001-08-14 | Texas Instruments Incorporated | Active damping circuit |
US6512649B1 (en) * | 2000-08-30 | 2003-01-28 | Stmicroelectronics, Inc. | Method for differentially writing to a memory disk |
US6671113B2 (en) | 2001-03-06 | 2003-12-30 | International Business Machines Corporation | Characteristically terminated write driver with compensation for magnetic response and method therefor |
US6650494B2 (en) * | 2001-06-08 | 2003-11-18 | Agere Systems Inc. | Magnetic write circuit with charge pumping capacitors |
US7119990B2 (en) * | 2002-05-30 | 2006-10-10 | Komag, Inc. | Storage device including a center tapped write transducer |
US6857937B2 (en) * | 2002-05-30 | 2005-02-22 | Komag, Inc. | Lapping a head while powered up to eliminate expansion of the head due to heating |
US7006313B2 (en) * | 2002-06-25 | 2006-02-28 | Texas Instruments Incorporated | Circuit and method to match common mode flex impedance and to achieve symmetrical switching voltage outputs of write driver |
US7133234B2 (en) * | 2003-07-08 | 2006-11-07 | Texas Instruments Incorporated | Hard disk drive preamplifier write driver |
US7746590B2 (en) * | 2004-10-06 | 2010-06-29 | Agere Systems Inc. | Current mirrors having fast turn-on time |
US11165456B2 (en) * | 2018-04-03 | 2021-11-02 | Semiconductor Components Industries, Llc | Methods and apparatus for a continuous time linear equalizer |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4551772A (en) * | 1984-03-28 | 1985-11-05 | Storage Technology Corporation | Write drive with current mirrors which reduce feed-through |
JPH088485B2 (ja) * | 1992-10-02 | 1996-01-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 差動出力回路 |
US5287231A (en) * | 1992-10-06 | 1994-02-15 | Vtc Inc. | Write circuit having current mirrors between predriver and write driver circuits for maximum head voltage swing |
US5296975A (en) * | 1992-10-09 | 1994-03-22 | International Business Machines Corporation | High-transition-rate, low-supply-voltage write driver circuitry for magnetic inductive write head |
US5345346A (en) * | 1993-03-30 | 1994-09-06 | Vtc Inc. | Positive feedback low input capacitance differential amplifier |
US5386328A (en) * | 1993-06-18 | 1995-01-31 | Silicon Systems, Inc. | Current mirror based write driver |
-
1995
- 1995-06-06 AT AT95918709T patent/ATE198385T1/de not_active IP Right Cessation
- 1995-06-06 EP EP95918709A patent/EP0764320B1/en not_active Expired - Lifetime
- 1995-06-06 WO PCT/IB1995/000431 patent/WO1995035563A2/en active IP Right Grant
- 1995-06-06 KR KR1019960707036A patent/KR100376025B1/ko not_active IP Right Cessation
- 1995-06-06 DE DE69519731T patent/DE69519731T2/de not_active Expired - Fee Related
- 1995-06-06 JP JP50188096A patent/JP3773256B2/ja not_active Expired - Lifetime
-
1997
- 1997-07-15 US US08/893,928 patent/US5790336A/en not_active Expired - Fee Related
-
1998
- 1998-12-21 HK HK98114121A patent/HK1013164A1/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
DE69519731D1 (de) | 2001-02-01 |
EP0764320A2 (en) | 1997-03-26 |
DE69519731T2 (de) | 2001-07-05 |
WO1995035563A2 (en) | 1995-12-28 |
KR100376025B1 (ko) | 2003-08-14 |
WO1995035563A3 (en) | 1996-02-01 |
US5790336A (en) | 1998-08-04 |
EP0764320B1 (en) | 2000-12-27 |
HK1013164A1 (en) | 1999-08-13 |
ATE198385T1 (de) | 2001-01-15 |
JPH10501645A (ja) | 1998-02-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3683277B2 (ja) | 磁気書込ヘッドを具える装置、及び容量性フィードフォワード補償付き書込増幅器 | |
JP3773256B2 (ja) | 磁気書込みヘッドを具える装置、及び容量性電流補償を有する書込み増幅器 | |
JP3623963B2 (ja) | 情報信号記録装置 | |
JP3514461B2 (ja) | 情報読み出し装置 | |
US7190541B2 (en) | Hi-speed preamplifier write driver for hard drive with improved symmetry | |
US5345346A (en) | Positive feedback low input capacitance differential amplifier | |
US3959817A (en) | Switching circuit for connecting a magnetic head in a magnetic recording and reproducing apparatus | |
JPH08504290A (ja) | 記録担体上のトラックから情報を読み出す装置 | |
US6532123B1 (en) | Write drive apparatus | |
JP2000339608A (ja) | 改善された、スイッチング特性、同相モード電圧、とヘッド電流制御を持つ書き込み増幅器 | |
US5886568A (en) | Open-loop MR biasing circuit with high power supply and common mode rejection | |
JP3516178B2 (ja) | プリアンプ回路装置 | |
KR100634130B1 (ko) | 기록 구동회로를 구비한 레코딩 장치 | |
US6107873A (en) | Low noise common-emitter preamplifier for magneto-resistive heads | |
JPS60254922A (ja) | 双対モ−ド論理回路 | |
JP2002304701A (ja) | 再生アンプおよびこれを用いた磁気記録再生装置 | |
JP2779432B2 (ja) | リード/ライト用集積回路 | |
JPH0359805A (ja) | デジタル磁気記録回路 | |
JPH0529848A (ja) | 差動増幅回路 | |
JPH04307403A (ja) | フレキシブルディスク装置のリード/ライト回路 | |
JPS61158010A (ja) | 磁気ヘツド回路 | |
JPH0744805A (ja) | 磁気ヘッド駆動回路 | |
JPS60148224A (ja) | デイジタル回路 | |
JPH0626001U (ja) | 磁気記録再生回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041109 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050209 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050221 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050328 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050510 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050721 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20051201 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051220 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060214 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S801 | Written request for registration of abandonment of right |
Free format text: JAPANESE INTERMEDIATE CODE: R311801 |
|
ABAN | Cancellation due to abandonment | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090224 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |