JPH08504290A - 記録担体上のトラックから情報を読み出す装置 - Google Patents

Abstract

(57)【要約】 磁気記録担体から上記信号を読み出す装置が開示されている。この装置は、（一定電位の第１接続点１３に接続された第１端子３及び第２端子４を設けた）ＭＲ素子Ｒ_m1を有する読出ヘッドと、このＭＲ素子にバイアス電流を供給する出力端子５を有するバイアス電流発生器２と、このバイアス電流発生器２の出力端子５に結合された第１端子６及び磁気抵抗ヘッドの第２端子４に結合された第２端子７を有する増幅回路１とを具え、直列接続のバイアス電流発生器２、増幅回路１及び１ＭＲ素子Ｒ_m1を形成するようにする。出力端子８で情報信号が利用できる。増幅回路１は、出力端子８と第２端子７との間に接続されたＭＯＳトランジスタＴ₁を具える。低遮断周波数を有する帰還回路Ｆ₁は、バイアス電圧をＭＯＳトランジスタＴ₁のゲートに供給し、バイアス電圧発生器２の全バイアス電流がＭＲ素子に流れるようにする。この装置は平衡状態となり、二つの個々の増幅器１の遮断キャパシタＣ₁及びＣ₂を交差結合してノイズを低減させる。

Description

【発明の詳細な説明】 記録担体上のトラックから情報を読み出す装置 本発明は、磁気記録担体から情報信号を読み出す情報信号読出装置であって、 一定電位の第１接続点に接続された第１端子、及び第２端子を設けた磁気抵抗 素子を有する読出ヘッドと、バイアス電流を発生させる第１バイアス電流手段と 、情報信号を出力する出力端子、前記第１バイアス電流手段に結合された第１端 子及び前記磁気抵抗素子の前記第２端子に結合された第２端子を有する第１増幅 回路とを具え、 直列接続の前記第１バイアス電流手段、前記第１増幅回路及び前記磁気抵抗素 子を、一定電圧の第２接続点と前記一定電位の第１接続点との間に形成し、 前記第１増幅回路は、第１トランジスタ、第１帰還回路、第１負荷インピーダ ンス及び第１キャパシタ素子を有し、 前記第１トランジスタの第１主電流端子を、前記第１増幅回路の前記第２端子 に接続し、前記第１トランジスタの第２主電流端子を、前記第１増幅回路の前記 第１端子に接続し、かつ、前記第１トランジスタの制御端子を、前記第１帰還回 路を介して前記第１増幅回路の前記出力端子に接続し、 前記第１負荷インピーダンスを、前記第１増幅回路の前記出力端子と基準電圧 端子との間に結合するようにした情報信号読出装置に関するものである。 このような装置は米国特許明細書第5,270,882 号から既知である。この既知の 装置では、磁気抵抗素子の電流バイアス及び電流感応が組み合わされ、これによ り低ノイズの増幅が行われる。 本発明の目的は、既知の装置のノイズ特性を改善することである。本発明の特 徴によれば、この既知の装置は、前記情報信号読出装置が、バイアス電流を発生 させる第２バイアス電流手段と、出力端子、前記第２バイアス電流手段及び前記 出力端子に結合された第１端子、及び磁気抵抗ヘッドの第２端子に結合させるた めの第２端子を有する第２増幅回路とを具え、 直列接続の前記第２バイアス電流手段、前記第２増幅回路及び前記磁気抵抗素 子を、前記一定電位の第２接続点と前記一定電位の第１接続点との間に形成し、 前記第２増幅回路は、第２トランジスタ、第２帰還回路、第２負荷インピーダ ンス及び第２キャパシタ素子を有し、 前記第２トランジスタの第１主電流端子を、前記第２増幅回路の前記第２端子 に接続し、前記第２トランジスタの第２主電流端子を、前記第２増幅回路の前記 第１端子に結合し、かつ、前記第２トランジスタの制御端子を、前記第２帰還回 路を介して前記第２増幅回路の前記出力端子に結合し、 前記第２負荷インピーダンスを、前記第２増幅回路の前記出力端子と前記基準 電圧端子との間に結合し、 前記第２トランジスタの制御端子を、前記第２キャパシタ素子を介して前記第 １増幅回路の前記第２端子に結合するとともに、前記第１トランジスタの制御端 子を、前記第１キャパシタ素子を介して前記第２増幅回路の前記第２端子に結合 するようにしたことを特徴とするものである。 本発明の装置は、既知の装置を、第１及び第２キャパシタ素子を接地する代わ りに個々の増幅器の第２端子に交差結合した平衡形態に改良する。交差結合によ り第１及び第２トランジスタのノイズ抵抗の分流が発生し、第１及び第２トラン ジスタのノイズを低減するのに有効である。 他のノイズ低減は、前記第１増幅回路の前記第１端子を、前記第１増幅回路の 前記第１端子に接続された第１主電流端子及び前記第１増幅回路の前記出力端子 に結合された第２主電流端子を有するカスコードトランジスタを介して、前記第 １増幅回路の前記出力端子に結合し、 前記第２増幅回路の前記第１端子を、前記第２増幅回路の前記第１端子に接続 された第１主電流端子及び前記第２増幅回路の前記出力端子に結合された第２主 電流端子を有するカスコードトランジスタを介して、前記第２増幅回路の前記出 力端子に結合するようにした装置で得られる。 ノイズを低くするには、第１及び第２トランジスタを大きくする必要がある。 これら大きいトランジスタをカスコード接続することにより、以下の利点が得ら れる。第１及び第２バイアス電流発生器がそれぞれ、カスコードトランジスタの 非常に低いオーム性エミッタに電流を供給するので、大きな第１及び第２トラン ジスタ並びに第１及び第２バイアス電流発生器は低出力インピーダンスを有する ことができる。大きな第１及び第２トランジスタのドレイン−ゲートキャパシタ ンスはミラー効果を生じない。第１及び第２バイアス電流発生器はより低いバイ アス電流及びこれに対応するより低いノイズを発生する。その理山は、磁気抵抗 素子に対する全バイアス電流の一部が、並列に配置したカスコードトランジスタ から供給されるからである。バイアス電流発生器は低電圧ノードに電流を供給し 、その結果最大電圧範囲がバイアス電流源に対して利用することができ、例えば 大きなエミッタデジェネレーション抵抗を有する電流源トランジスタを用いるこ とにより、バイアス電流発生器を低ノイズに対して最も望ましくすることができ る。 本発明の以上説明した及び他の特徴及び利点は、添付図面を参照して後に説明 する本発明の好適実施例から明らかである。 図１は記録担体上のトラックから情報を読み出す既知の装置を示す。 図２Ａ，２Ｂ，２Ｃは図１の装置に用いる種々の帰還回路を示す。 図３Ａ，３Ｂ，４Ａ，４Ｂ及び５は図１の装置に用いる種々の増幅回路を示す 。 図６は本発明による平衡装置を示す。 図７は、ＭＲ素子と増幅回路との間の電気的接続の全体に亘って設けた遮蔽手 段を有する装置を示す。 図８は、ディスク形状の記録担体上のトラックからの情報の読み出しを示す。 図９Ａ及び９Ｂは、互いに結合して二つ又はそれ以上の別個のＭＲ素子を介し た多重通信方式の読み出しを実現できる回路部を示す。 図１０は、それぞれが二つのＭＲ素子を有する二つ又はそれ以上の別個のヘッ ドを介した多重通信方式の読み出しを実現する回路部を示す。 図１１は、本発明による平衡装置に用いる増幅器を示す。 図１２は、本発明による平衡装置の一実施例を示す。 図面中、同様の部材には同一の符号を付す。 図１は、米国特許明細書第5,270,882 号から既知の装置の基本回路構成を示す 。この装置は、磁気抵抗（ＭＲ）素子Ｒ_m1を有する読出ヘッド（図示せず）と、 バイアス電流Ｉ_b1を発生させるバイアス電流発生器２と、増幅回路１とを具える 。磁気抵抗素子Ｒ_m1の第１端子３を、接地電位である一定電位１３の第１接続点 に接続する。バイアス電流発生器２の出力端子５を、増幅回路１の第１端子６に 結合する。バイアス電流発生器２の第２端子を、一定電位１２（＋で示した正の 電源電圧）の接続点に結合する。増幅回路１の第２端子７を磁気抵抗素子Ｒ_m1の 第２端子に結合する。出力端子８，８′を、読み出された情報信号の供給に利用 できる。 増幅回路１は、トランジスタＴ₁，帰還回路Ｆ₁ 及びキャパシタ素子Ｃ₁を具え る。トランジスタＴ₁を、ＭＯＳＦＥＴ又はｊＦＥＴの形態とする。そのソース 端子を増幅回路１の第２端子７に結合する。そのドレイン端子を増幅回路１の第 １端子６に結合する。そのゲート端子を、キャパシタ素子Ｃ₁を介して一定電位 １３の第１接続点に結合する。また、帰還回路Ｆ₁ を、トランジスタＴ₁のゲー トと増幅回路１の端子６との間に結合する。トランジスタＴ₁のドレイン端子を 、付加インピーダンスＲ₁₁を介して基準点１０にも結合する。基準点１０では、 後に説明するように一定である必要がなく変動可能な電圧Ｖ_refを利用できる。 出力端子８，８′には、負荷インピーダンスＲ₁₁の全体に亘って発生する電圧が 存在する。バイアス電流発生器２、増幅回路１（より詳細には増幅器１のトラン ジスタＴ₁）及びＭＲ素子Ｒ_m1を、端子３及び１２間に直列接続されるようにす る。 図から明らかなように、ＭＲ素子Ｒ_m1を、その端子３を介して接地する。さら に、ディスク形状の記録担体（図示せず）から情報信号を読み出す装置に用いら れる場合、好適にはディスクも接地する。このために、ヘッドとディスクとの間 に電圧差が発生するおそれを制限する。これにより、ヘッドとディスクとの間に も発生してヘッドを損傷するおそれがある放電が回避される。 ＭＲ素子Ｒ_m1、増幅器１及びバイアス電流発生器２を、二つの（電源）端子３ 及び１２間に直列接続されるようにする。したがって、バイアス電流発生器２か ら供給される電流がＭＲ素子Ｒ_m1に供給され、その結果ＭＲ素子及び増幅回路１ にバイアスがかけられる。増幅回路を流れるこのバイアス電流により、ある程度 ノイズが発生するようになり、このノイズは、増幅回路を流れる電流が大きくな ると小さくなる。増幅回路をＭＲ素子及びバイアス電流発生器に並列にした場合 、ＭＲ素子にバイアスをかけるとともに、増幅回路のノイズを低くするのに必要 とされる電流を増幅回路の入力段に供給するためには、電流をより大きくする必 要がある。したがって、図１の装置ではノイズがより小さくなり、かつ、必要と されるバイアス電流がより小さくなり、これは電池で電源電圧を給電した場合特 に有利である。 増幅回路が、ロングテイルペアの場合の二つの代わりに図１の実施例のように 一つのみのトランジスタを有する場合、増幅回路はノイズがより低くなる。 ＭＲ素子Ｒ_m1により検出された磁界が変動すると、ＭＲ素子の抵抗値が変動す る。トランジスタＴ₁のゲートを、交流信号に対してはキャパシタＣ₁を介して接 地する。これは、交流信号に対して、ＭＲ素子Ｒ_m1の端子４が接地されているも のとみなされることを意味する。その結果、ＭＲ素子の抵抗値は、直列接続を流 れる電流の変動によってのみ変動しうる。これら電流変動は負荷インピーダンス Ｒ₁₁を介して端子１０に供給され、これにより負荷インピーダンスＲ₁₁の両端間 に電圧変動が起こる。この電圧変動は増幅回路の出力信号として端子８，８′で 検出される。 帰還回路Ｆ₁は低遮断周波数を実現する。キャパシタＣ₁と一体にすることがで きるように、Ｆ₁の抵抗値を高くする必要がある。その結果、トランジスタＴ₁が 直流信号用のダイオードのように動作し、したがってバイアス電流Ｉ_b1をＭＲ素 子Ｒ_m1に供給することができる。帰還回路Ｆ₁をインピーダンス網とする。その 最も簡単な形態では、帰還回路を抵抗とすることができる。 装置を、端子３及び１２に供給される低電源電圧で使用するのに適するように するために、端子４及び６問の電圧降下をできるだけ小さくして、最大電圧範囲 がバイアス電流源（２）に利用できるようにする必要がある。その結果、バイア ス電流源を低ノイズに対して最適にすることができる。 図２Ａは帰還回路Ｆ₁の詳細図を示す。このような構成により、帰還回路Ｆ₁ を高オーム性とするとともにトランジスタＴ₁の両端間の電圧降下をできるだけ 小さくすることができる。帰還回路Ｆ₁は、ＭＯＳトランジスタであるトランジ スタＴ₃と、バイポーラトランジスタＴ₄と、抵抗Ｒ₁とを具える。両トランジ スタＴ₁及びＴ₃を同一の型、すなわちＭＯＳＦＥＴ又はｊＦＥＴとする。トラン ジスタＴ₁のゲート端子を、帰還回路の端子ｔ₁に結合する。この端子ｔ₁を、抵 抗Ｒ₁を介して第３トランジスタＴ₃のゲート端子に結合する。第３トランジスタ Ｔ₃のソース端子を第４トランジスタＴ₄のエミッタ端子に結合する。トランジス タＴ₄のベース端子を、帰還回路の端子ｔ₂に結合し、この端子ｔ₂を、増幅回路 の端子６に結合する。トランジスタＴ₃のゲート及びドレイン端子を相互接続し てダイオードを形成する。さらに、この相互接続されたゲート及びドレイン端子 を、電流源２１を介して一定電位の接続点１２に結合する。トランジスタＴ₄の エミッタを、電流源２４を介して一定電位１３の第１接続点に結合する。さらに 、トランジスタＴ₄のコレクタを一定電位１２の第２接続点に結合する。これら 電流源はトランジスタＴ₃及びＴ₄に電流を供給する。 図２Ａの帰還部によって、−Ｖ_th＋Ｖ_dの電圧シフトが端子ｔ₁とｔ₂との間で 得られる。ここでＶ_thを、トランジスタＴ₁及びＴ₃のようなＭＯＳトランジスタ のしきい値電圧とし、Ｖ_dをバイポーラダイオードの両端間の電圧とする。その 結果、図１の増幅回路の端子６と７との間の電圧差は大体Ｖ_d、すなわちほぼ０ ．７Ｖとなる。 より詳細には、端子６と７との間の電圧差はＶ_d＋Ｖ_ch1−Ｖ_ch2となる。ここ で、Ｖ_ch1及びＶ_ch2をそれぞれトランジスタＴ₁及びＴ₃のチャネル電圧とし、こ れらＶ_ch1及びＶ_ch2はこれらトランジスタを流れるドレイン電流に依存する（Ｖ_ch1 ＝Ｖ_gs−Ｖ_th、ここでＶ_gsをゲートーソース電圧とし、Ｖ_thをトランジスタ のしきい値電圧とする。）。 さらに、端子ｔ₁とｔ₂との間の帰還回路により形成されたインピーダンスを高 オーム性として、増幅回路の周波数特性の下側帯域端の遮断周波数に対して所望 の低い値を得るようにする。図２Ａの回路は、正（１２）及び負（１３）の電源 端子に結合された電流源を有する。 図２Ｂは、図２Ａの帰還回路の他の詳細図を示す。この回路は、正の電源端子 のみに接続した電流源を有する。図２Ｂの回路はさらに、一つ又は複数のダイオ ードのダイオード配置２５と、バイポーラトランジスタＴ₂₄と、電流源２２と、 抵抗Ｒ₂₄とを具える。電流源２２を、一定電位の接続点１２とトランジスタＴ₄ のコレクタとの間に結合するとともに、ダイオード配置２５を介してトランジス タＴ₂₄のベース端子にも結合する。前記トランジスタＴ₂₄のベース端子を、抵抗 Ｒ₂₄を介して一定電位の接続点１３にも結合する。トランジスタＴ₂₄のエミッタ を一定電位の接続点１３に結合するとともに、そのコレクタを、相互接続された トランジスタＴ₄及びＴ₃のエミッタ及びソースに結合する。 素子２２、２５、Ｒ₂₄及びＴ₂₄によって形成された回路部を、図２Ａの電流源 ２４と有効に置換する。 図２Ａ及び２Ｂの回路は、抵抗Ｒ₁に並列接続されたスイッチＳ₁も示す。図１ の増幅回路を動作させる場合、すなわちＭＲ素子を流れる電流値を変える必要が ある場合、キャパシタＣ₁を先ず充電（又は放電）する必要があり、その結果増 幅回路を初期状態にすることができる。迅速に初期状態にずるために、制御信号 入力端子１００に供給される切替信号の影響下で、抵抗Ｒ₁をスイッチＳ₁によっ て短絡させ、その結果キャパシタＣ₁を充電する電流を電流源２１から供給する ことができ、又は、電流源２４を介して放電を起こすことができる。したがって 、キャパシタＣ₁の充電時間は、電流源２１から供給することができる最大電流 によって制限され、かつ、放電時間は、電流源２４から受け取ることができる最 大電流によって制限される。トランジスタＴ₂₄により、電流源２２を流れる電流 の１／２の大きさに電流を降下させることができるので、図２Ａの電流源２４を 図２Ｂの素子２２，２５、Ｒ₂₄及びＴ₂₄に置換すると、放電時間が短縮される。 図２Ｃは、キャパシタＣ₁の充電時間を短縮することができる帰還回路を示す 。図２Ｃの回路は、ＭＯＳトランジスタＴ₅、バイポーラトランジスタＴ₆及びバ イポーラダイオード素子４０も具える。トランジスタＴ₅のゲート及びドレイン 端子を相互接続し、これら両端子を電流源２１及びトランジスタＴ₆のベース端 子に結合する。トランジスタＴ₃及びＴ₅のソース端子を相互接続する。トランジ スタＴ₆のコレクタ端子を、一定電位の接続点１２に結合する。トランジスタＴ₆ のエミッタ端子を、相互接続されたトランジスタＴ₃のゲート及びドレイン端子 に結合する。トランジスタＴ₃、Ｔ₆及びＴ₅並びにダイオード素子４０はＡ／Ｂ 級回路を形成し、トランジスタＴ₆から供給される電流による回路配置 の初期状態設定中のキャパシタ素子Ｃ₁の充電をより迅速に行う。 図３Ａは、図１の増幅回路の他の詳細図を示す。図３Ａの回路はバイポーラト ランジスタＴ₈を具え、そのベース端子をトランジスタＴ₁のソース端子に結合し 、そのコレクタを一定電位の接続点１３に、そのエミッタを基準点１０にそれぞ れ結合する。さらに、電流源３６を、基準点１０と一定電位の第２接続点１２と の間に結合する。この回路は、基準点１０に存在する直流電圧が増幅回路の端子 ７に存在する直流電圧に追随するという利点がある。これは、ＭＲ素子Ｒ_m1の両 端間に生じる電圧変動が負荷抵抗Ｒ₁₁の両端間に現れないことを意味する。 端子７と１０との間の電圧差はＶ_dに等しい。Ｆ₁を図２Ａ、図２Ｂ又は図２Ｃ の回路のうちの一つとする場合、端子６と７との間の電圧差は既に説明したよう にＶ_d＋Ｖ_ch1−Ｖ_ch2となり、その結果負荷抵抗Ｒ₁₁の両端間の直流オフセット （Ｖ_ch1−Ｖ_ch2）は低くなる。トランジスタＴ₁を流れる電流変動が原因のトラ ンジスタＴ₁の電圧変動のみが負荷抵抗Ｒ₁₁の両端間に現れる。 図３Ａの増幅回路の他の好適例を図３Ｂに開示する。増幅回路１は、ＭＯＳト ランジスタＴ₁₀及びバイポーラトランジスタＴ₁₁も有する。トランジスタＴ₁₀の ゲートを、トランジスタＴ₁のゲートに接続し、そのドレインを、電流源５４を 介して一定電位の接続点１２に結合するとともに、一つ又はそれ以上の直列接続 されたダイオードから構成したダイオード配置４４を介してトランジスタＴ₁₁の ベースに結合する。トランジスタＴ₁₀のソースを、トランジスタＴ₁₁のコレクタ 及びトランジスタＴ₈のベースに結合する。トランジスタＴ₁₁のエミッタを一定 電位の接続点１３に結合する。 トランジスタＴ₁のゲートと端子１０との間の電圧差はＶ_gs−Ｖ_dに等しい。こ こでＶ_gsをトランジスタＴ₁₀のゲート−ソース電圧とする。Ｆ₁を図２Ａ、図２ Ｂ又は図２Ｃの回路のうちの一つとする場合、トランジスタＴ₁のゲートと端子 ６との間の電圧差はＶ_gs′−Ｖ_dに等しい。ここでＶ_gs′をトランジスタＴ₃のゲ ート−ソース電圧とする。負荷抵抗Ｒ₁₁の両端間の電圧はこの場合、Ｖ_gs′−Ｖ_gs に等しい。トランジスタＴ₁₀を流れる電流を、トランジスタＴ₃を流れる電流 と等しくし、さらにトランジスタＴ₁₀及びＴ₃が等しい設計寸法を有する場合、 前記電圧Ｖ_gs′−Ｖ_gsはＭＲバイアス電流の値に依存せずに実際には零にな る。 電流源５４、ダイオード配置４４及びトランジスタＴ₁₁の組合せの代わりに、 電流源を、トランジスタＴ₁₁のエミッタとグランド電位との間に結合することが できるのは明らかである。 図４Ａは図３Ａの増幅回路の他の好適例を示す。増幅回路は、トランジスタＴ₁ のドレイン端子と端子６との間に結合したバイポーラトランジスタＴ₇を具える 。そのベース端子を、電流源３６を介して一定電位の接続点１２に結合するとと もに、抵抗Ｒ₅を介して接続点１０に結合する。 トランジスタＴ₇によりトランジスタＴ₁をカスコード接続し、端子６にてより 高い出力インピーダンスを得るとともに、トランジスタＴ₁のドレイン−ゲート キャパシタンスのミラー効果が生じるのを防止するようにする。 図４Ｂは図４Ａの変形例を示す。この変形例は、トランジスタＴ₉、抵抗Ｒ₂ ，Ｒ₃及びＲ₄並びに電流源３１を更に具える。トランジスタＴ₇のベース端子を トランジスタＴ₉のエミッタ端子に接続し、トランジスタＴ₉のベース端子を、抵 抗Ｒ₂を介してトランジスタＴ₁のソース端子に結合する。トランジスタＴ₉のコ レクタを一定電位の接続点１３に結合する。トランジスタＴ₉のエミッタを、電 流源３１を介して一定電位の接続点１２にも結合する。トランジスタＴ₉ のベー スを、抵抗Ｒ₃を介してトランジスタＴ₈のエミッタに結合し、かつ、抵抗Ｒ₃及 びＲ₄を介して基準点１０に結合する。 さらに、トランジスタＴ₇及びＴ₉をこのように構成することにより、トランジ スタＴ₇のエミッタとトランジスタＴ₁のドレインとの相互接続ノード３２に電圧 が供給され、この電圧は、端子７に存在する電圧と端子６に存在する電圧との間 の概ね中間である。これは、既に説明したように端子６と７との間の電圧差がＶ_d であるので、Ｖ_d／２の電圧差がノード３２と端子７との間及びノード３２と 端子６との間に存在することを意味する。 図４Ａ及び４Ｂは、異なるバイアス構成を用いるカスコードトランジスタＴ₇ を追加することにより図３Ａから得られる。同一のカスコード原理を図３Ｂの回 路に追加することができる。 図５は増幅回路の他の例を示す。図５の増幅回路は図３Ｂの回路の他の詳細図 である。この場合にもカスコードを適用する。 図５の増幅回路は、これがインピーダンス網７１も具えるという点で図３Ｂの 増幅回路と異なる。ダイオード４６及びキャパシタ素子Ｃ₃も存在する。トラン ジスタＴ₈のエミッタ端子を、インピーダンス網７１を介して増幅回路の第１端 子６に結合するとともに、電流源３６の出力端子に結合する。トランジスタＴ₈ のコレクタ端子を、負荷インピーダンスＲ₁₁′の端子に結合する。この場合図３ Ｂの基準点１０は基準点１０′となり、この基準点１０′は、接地点である一定 電位の第１接続点１３と同一の電位を有することは図から明らかである。 トランジスタＴ₁₁のベース端子を、ダイオード４６を介して一定電位の接続点 １３に結合する。トランジスタＴ₈のベース端子を、キャパシタ素子Ｃ₃を介して 一定電位の第１接続点１３に結合する。 ＭＲ素子Ｒ_m1によって発生した信号電流Ｉ_sは、ＭＲ素子から端子７に流れ、 さらにトランジスタＴ₁、インピーダンス網７１を介して、負荷インピーダンス Ｒ₁₁′と、この場合回路配置の出力端子を形成する端子４８，４８′を流れる。 キャパシタ素子Ｃ₃は、端子４８，４８′の出力信号にも存在するおそれがある ノイズ成分を濾波する。 増幅回路の出力端子８，８′を負荷インピーダンスＲ₁₁の両端子に接続した図 ３Ａ、３Ｂ、４Ａ及び４Ｂの例は、単一のＭＲ素子Ｒ_m1を設けた装置に使用する のに特に好適である。増幅回路の出力端子を端子４８，４８′によって形成した 図５の例は、二つのＭＲ素子Ｒ_m1, Ｒ_m2を有する装置に特に有効である。 また同様に、図３Ａ、３Ｂ、４Ａ及び４Ｂの回路に、トランジスタＴ₈のコレ クタと一定電位の接続点１３との間に結合された負荷インピーダンスＲ₁₁′を設 けることができ、この負荷インピーダンスＲ₁₁′は二つのＭＲ素子を有する装置 に好適である。 図６の装置からも明らかなように、二つのＭＲ素子Ｒ_m1及びＲ_m2を設けたこの ような装置では、各ＭＲ素子を上記タイプの増幅回路に結合する。この場合この ような回路配置の出力端子を、二つの増幅回路のそれぞれの端子４８によって形 成する。 図６は、平衡回路の形態で二つのＭＲ素子を具える回路配置の一実施例を示す 。この回路配置は、第１及び第２磁気抵抗素子Ｒ_m1及びＲ_m2をそれぞれ有する読 出ヘッドを具える。このヘッドの両ＭＲ素子Ｒ_m1及びＲ_m2は同一のトラック（図 示せず）を走査し、したがってこれらＭＲ素子はトラックから同一の信号を読み 出す。図６に示す回路の左側部分は、図１に示す回路図とほぼ同一である。ＭＲ 素子Ｒ_m2の第１端子６３を、一定電位の第１接続点（接地点）に接続する。さら に、第２バイアス電流（Ｉ_b2）を発生させる出力端子を有する第２バイアス電流 発生器６２を、利用することができる。バイアス電流発生器６２の他の端子を、 正の電源電圧が利用できる端子１２に結合する。増幅回路６１は、第２バイアス 電流発生器６２の出力部に結合された第１端子６６と、第２磁気抵抗素子Ｒ_m2の 第２端子６４に結合された第２端子６７とを有する。第２バイアス電流発生器６ ２、第２増幅回路６１及び第２磁気抵抗素子Ｒ_m2は、端子１２と１３との間に直 列接続されるようになる。 第２増幅回路６１は、ＭＯＳトランジスタの形態のトランジスタＴ₂と、負荷 インピーダンスＲ₁₂と、負荷回路Ｆ₂と、キャパシタ素子Ｃ₂とを具える。トラン ジスタＴ₂のソース端子を、増幅回路６１の第２端子６７に結合する。トランジ スタＴ₂のドレイン端子を増幅回路６１の第１端子６６に結合する。トランジス タＴ₂のゲート端子を、帰還回路Ｆ₂を介して増幅回路６１の第１端子６６に結合 する。また、トランジスタＴ₂のゲート端子を、第２キャパシタ素子Ｃ₂を介して トランジスタＴ₁のソース端子に結合する。さらに、トランジスタＴ₁のゲート端 子を、キャパシタ素子Ｃ₁を介してトランジスタＴ₂のソース端子に結合する。し かしながら、両キャパシタ素子を一定電位の接続点１３（グランド）に結合する こともできる。しかしながら、図６に示すようなキャパシタ素子の交差接続は、 この交差接続によりノイズが低減されるので好適である。負荷インピーダンスＲ₁₂ を、増幅回路６１の端子６６と基準電圧Ｖ_ref2が利用できる基準点１０”との 間に結合する。電圧Ｖ_ref2は電圧Ｖ_ref1と相違しうるようになる。その理由は、 ＭＲ素子の抵抗の不整合及び／又はＭＲバイアス電流Ｉ_b1及びＩ_b2が等しくない ことが原因でＭＲ素子Ｒ_m1及びＲ_m2の両端間の直流電圧が相違しうるからである 。 図２Ａ、２Ｂ又は２Ｃの帰還回路と同様の構成を、図６の帰還回路_F2に用い ることができる。図３Ａ、３Ｂ、４Ａ、４Ｂ及び５に示す増幅回路を、図６の増 幅回路６１に用いることができることも明らかである。 既に説明したように、二つのＭＲ素子は同一のトラックから信号を読み出す。 二つの出力信号Ｖ_1out及びＶ_2outが印加されると、両信号の和である出力信号が 現れ、両増幅回路１及び６１の系統的直流オフセットが相殺される。この系統的 直流オフセットは、既に説明したようにノード６及び１０（図３Ａ）の間の項Ｖ_ch1 −Ｖ_ch2、すなわち図５のＲ₁₁′のような接地された負荷抵抗の両端間の直流 電圧となる。 図７は、単一のＭＲ素子を有する装置の他の好適例を示す。図７は、ＭＲ素子 Ｒ_m1の電気的接続７６全体に亘る電磁シールド７５を増幅回路１の端子７に設け たものを示す。このシールド７５を、電気的接続７７を介して接地する。このシ ールドにより、ヘッドによって読み出された信号を漂遊電磁界が妨害するのを防 止する。このシールドを、ある種の同軸ケーブルによって実現することができる 。しかしながら、例えば信号搬送導体の回りを接地導体で包囲することにより、 シールド手段としてより簡単な構成を用いることができる。 図８は、二つのＭＲ素子を有する読出ヘッドによるディスク形状の記録担体８ ０上のトラックからの情報の読出しの上面図を示す。両ＭＲ素子Ｒ_m1及びＲ_m2を 、絶縁層９０を介して互いに結合し、両ＭＲ素子は同一トラック８１の全幅を読 み出す。 開示した装置を好適には、３．３Ｖ±１０％及び５．０Ｖ±１０％のような低 電源電圧のハードディスク用途に用いる。実際にはバイアス電流をＭＲ素子にの み必要とするので、バイアス電流を低く維持することができる。信号を低ノイズ で増幅して読み出すことができる。記録担体を好適には、電気的接続を介して接 地する。 図９Ａ及び９Ｂは、二つ又はそれ以上のＭＲ素子によって記録担体上のトラッ クからの情報の読出しを多重通信方式で実現することができるユニットを示す。 図９Ａは全てのＭＲ素子に共通の回路部を示し、図９Ｂは各ＭＲ素子用の回路部 を示す。ＭＲ素子Ｒ_m1用のこのような回路部を一つのみ示す。他のＭＲ素子に対 して、図９Ｂの回路部を再び用いる必要がある。図９Ａの共通回路部は、垂直方 向の破線の左側に、番号１００を付した回路部を示す。この回路部は図２Ｃの帰 還回路とほぼ同様である。この回路部は、図９Ｂに示す回路部に含まれる抵抗Ｒ₁ 及びスイッチＳ₁を欠いている。破線の右側の回路部１０１は、図４Ａ及び５の 増幅回路とほぼ同様である。 二つ又はそれ以上の図９Ｂの回路を、図９Ａの共通回路の端子ｋ₁′を図９Ｂ の二つ又はそれ以上の図９Ｂの回路部の端子ｋ₁に相互接続することにより、図 ９Ａの共通回路に結合することができる。同様に、端子ｋ₂及びｋ₂′、ｋ₃及び ｋ₃′並びにｋ₄及びｋ₄′を相互接続する。多重通信方式を、図９Ｂの回路のそ れぞれにあるスイッチＳ₂によって実現することができる。図９Ａの回路の共通 回路に結合された図９Ｂの回路の一つのスイッチＳ₂を開放し、かつ、図９Ｂの 他の回路のスイッチＳ₂を閉成する。この状態において、全てのＭＲ素子Ｒ_m1は 一つを除いてスイッチオフされ、その結果ＭＲ素子によって読み出された信号が 図９Ａの回路部に供給され、ここでその信号が増幅される。 図１０は、二つのＭＲ素子Ｒ_m1及びＲ_m2を具えるヘッドの平衡改良版の図６に 示すような態様の回路部を示す。この場合多重通信方式が可能である。図１０は 、二つのＭＲ素子を具えるヘッドのそれぞれに対して別個の二つのＭＲ素子を含 む回路部を示す。この回路部はほぼ鏡像対称であり、この場合図１０の垂直方向 の破線から左の左側部分は図９Ｂの回路部と同一である。トランジスタＴ₁及び Ｔ₂並びにキャパシタＣ₁及びＣ₂の回路部は、図６のこれらの素子の対応する回 路部と同一である。 図９Ａの回路部を二つ用いて、共通回路部をヘッドのそれぞれに対して得るよ うにする。したがって、図９Ａの回路と図９Ｂの回路との間の相互接続に対して 既に説明したように、図９Ａの回路部を図１０の回路の左側部に結合する。図１ ０の右側回路部を、図９Ａの回路部と同一の回路部に結合する。図１０のヘッド の回路への切替は、両スイッチＳ₂及びＳ₃が図示したように開放状態であること を意味する。その結果、共通回路に結合された他のヘッドの対応するスイッチＳ₂ 及びＳ₃は閉成状態となる。ヘッドをオフにする切替は、両スイッチＳ₂及びＳ₃ を閉成することにより実現される。 図１１は図１の増幅回路の他の好適変形例を示す。本例では、バイアス電流発 生器２にＰＮＰトランジスタＴ₂₀を設け、そのエミッタを、デジェネレーション 抵抗２１０を介して正の一定電位１２の接続点に結合し、そのベースを、基準電 圧Ｖ_ref3を発生させる基準点２００に接続し、かつ、そのコレクタ端子を、バイ アス電流発生器２の出力端子５に接続する。増幅回路１の第１端子６を出力端子 ５に直接接続する。しかしながら、図１に対し、負荷インピーダンスＲ₁₁及び帰 還回路Ｆ₁を相互接続する端子８を、ＮＰＮトランジスタＴ₂₁のコレクタ−エミ ッタ通路を介してトランジスタＴ₁のドレインに接続する。トランジスタＴ₂₁の エミッタをトランジスタＴ₁のドレインに接続し、そのベースを、基準電圧Ｖ_{ref 4} を発生させる基準点２０２に接続し、かつ、そのコレクタを負荷インピーダン スＲ₁₁に接続する。トランジスタＴ₁及びＴ₂₁はカスコード出力段を形成する。 トランジスタＴ₂₁のコレクタを、追加の別のＮＰＮカスコードトランジスタＴ₂₂ のエミッタ−コレクタ通路を介して負荷インピーダンスＲ₁₁に接続し、この別の トランジスタＴ₂₂のベースを、基準電圧Ｖ_ref5を発生させる基準点２０４に接続 する。帰還回路Ｆ₁を相互コンダクタンスタイプの段２０６とし、この段は、端 子８及び基準電圧Ｖ_ref6を発生させる基準点２０８に接続された差電圧入力部と 、トランジスタＴ₁のゲートに結合された高オーム性電流出力部とを有する。相 互コンダクタンス段２０６の相互コンダクタンスＧｍは、この段が帰還回路Ｆ₁ の遮断周波数を決定するので低い値を有する必要がある。 トランジスタＴ₂₀及びエミッタ抵抗２１０に、磁気抵抗（ＭＲ）素子のバイア ス電流を発生させるプログラマブル電流出力デジタル−アナログ変換器（ＩＤＡ Ｃ）を設けることができる。図１１の装置では、このＩＤＡＣは例えば０ｍＡか ら１５．５ｍＡの間で０．５ｍＡごとに変化するＭＲ素子のバイアス電流の可変 部を発生し、それに対して例えば５ｍＡの固定電流が低オームカスコード出力段 Ｔ₂₁から供給される。低ノイズを得るために、トランジスタＴ₁を大きくする必 要がある。図１１の回路配置の利点は次の通りである。 （１）非常に大きな低ノイズＭＯＳトランジスタＴ₁及びＩＤＡＣがそれぞれ 、カスコードトランジスタＴ₂₁の非常に低いオーム性のエミッタに電流を供給す るので、これらは低出力インピーダンスを有することができる。 （２）大きいトランジスタＴ₁のドレイン−ソースキャパシタンスは、ミラー 効果を生じない。 （３）ＩＤＡＣにより、バイアス電流がさらに小さくなり、これに対応してノ イズがさらに小さくなる。 （４）ＩＤＡＣは、エミッタ抵抗２１０の値を増大させることができる低電圧 ノードにその電流を供給し、その結果更にノイズを低減させる。カスコード出力 段Ｔ₂₁から供給される固定バイアス電流のみでＭＲ素子に十分バイアスをかける ことができる場合、バイアス電流発生器２を完全に省略することができる。 図１２は図１１の回路配置の平衡改良版を示す。二つの増幅器１及び６１、特 にキャパシタＣ₁及びこれに対応する第２増幅器６１のキャパシタＣ₂を、図６に 示すのと同様に相互接続する。第２増幅器６１のデジェネレーション抵抗２１２ 、ＰＮＰトランジスタＴ₂₃、ＮＰＮトランジスタＴ₂₄、ＮＰＮトランジスタＴ₂₅ 及び相互コンダクタンス段２１４は、第１増幅器１のデジェネレーション抵抗２ １０、ＰＮＰトランジスタＴ₂₀、ＮＰＮトランジスタＴ₂₁、ＮＰＮトランジスタ Ｔ₂₂及び相互コンダクタンス段２０６に相当し、これらを同様に接続する。高周 波数ではキャパシタＣ₁及びＣ₂が短絡を形成し、トランジスタＴ₁及びＴ₂のソー ス−ゲート通路を逆並列に配置する。これは、ＭＯＳトランジスタＴ₁及びＴ₂の 二つの個々の等価なノイズ抵抗Ｒ_nに当てはまる。ノイズ抵抗Ｒ_nは、トランジス タＴ₁及びＴ₂の相互コンダクタンスの逆数であるＲ₀にほぼ等しい。図１２の回 路配置の第１増幅器１の総合有効ノイズ抵抗は、図１１の回路配置の第１増幅器 １のＲ_m1＋Ｒ₀の代わりにＲ_m1＋Ｒ₀／２となる。したがってこの平衡形態ではノ イズが低減される。ＭＲ素子Ｒ_m1のＲ_m2のうちの一方を、単一形態のＭＲ読出ヘ ッドでは省略することができる。この場合、端子７又は６７をグランド１３に結 合する。 図面に示した実施例では、所定のトランジスタ、例えばトランジスタＴ₁、Ｔ₂ 、Ｔ₃、Ｔ₅及びＴ₁₀を好適にはユニポーラＭＯＳトランジスタとし、トランジス タＴ₄、Ｔ₂₄、Ｔ₆、Ｔ₇、Ｔ₈、Ｔ₉、Ｔ₁₁及びＴ₂₁を好適にはバイポーラトラン ジスタとする。しかしながら、ユニポーラトランジスタの代わりにバイポーラト ランジスタを使用することも、バイポーラトランジスタの代わりにユニ ポーラトランジスタを使用することもでき、また、バイポーラトランジスタのみ 又はユニポーラトランジスタのみを使用することができる。トランジスタの第１ 主流端子、第２主流端子及び制御端子は、ユニポーラトランジスタのソース端子 、ドレイン端子及びゲート端子にそれぞれ相当し、かつ、バイポーラトランジス タのエミッタ端子、コレクタ端子及びベース端子にそれぞれ相当する。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＫＲ

Claims (1)

1. 【特許請求の範囲】 １．磁気記録担体から情報信号を読み出す情報信号読出装置であって、 一定電位の第１接続点（１３）に接続された第１端子（３）、及び第２端子 （４）を設けた磁気抵抗素子（Ｒ_m1）を有する読出ヘッドと、バイアス電流を発 生させる第１バイアス電流手段（２；Ｔ₂₀，Ｔ₂₁）と、情報信号（Ｖ_out）を出 力する出力端子（８）、前記第１バイアス電流手段（２；Ｔ₂₀，Ｔ₂₁）に結合さ れた第１端子（６）及び前記磁気抵抗素子（Ｒ_m1）の前記第２端子（４）に結合 された第２端子（７）を有する第１増幅回路（１）とを具え、 直列接続の前記第１バイアス電流手段（２；Ｔ₂₀，Ｔ₂₁）、前記第１増幅回 路（１）及び前記磁気抵抗素子（Ｒ_m1）を、一定電圧の第２接続点（１２）と前 記一定電位の第１接続点（１３）との間に形成し、 前記第１増幅回路（１）は、第１トランジスタ（Ｔ₁）、第１帰還回路（Ｆ₁ ）、第１負荷インピーダンス（Ｒ₁₁）及び第１キャパシタ素子（Ｃ₁）を有し、 前記第１トランジスタ（Ｔ₁）の第１主電流端子を、前記第１増幅回路（１ ）の前記第２端子（７）に接続し、前記第１トランジスタ（Ｔ₁）の第２主電流 端子を、前記第１増幅回路（１）の前記第１端子（６）に接続し、かつ、前記第 １トランジスタ（Ｔ₁）の制御端子を、前記第１帰還回路（Ｆ₁）を介して前記第 １増幅回路（１）の前記出力端子（８）に接続し、 前記第１負荷インピーダンス（Ｒ₁₁）を、前記第１増幅回路（１）の前記出 力端子（８）と基準電圧端子（１２）との間に結合するようにした情報信号読出 装置において、 前記情報信号読出装置は、バイアス電流を発生させる第２バイアス電流手段 （６２；Ｔ₂₃，Ｔ₂₄）と、出力端子（６８）、前記第２バイアス電流手段（６２ ；Ｔ₂₃，Ｔ₂₄）及び前記出力端子（６８）に結合された第１端子（６６）、及び 磁気抵抗ヘッドの第２端子（６６）に結合させるための第２端子（６７）を有す る第２増幅回路（６１）とを具え、 直列接続の前記第２バイアス電流手段（６２：Ｔ₂₃，Ｔ₂₄）、前記第２増幅 回路（６１）及び前記磁気抵抗素子を、前記一定電位の第２接続点（１２）と前 記一定電位の第１接続点（１３）との間に形成し、 前記第２増幅回路（６１）は、第２トランジスタ（Ｔ₂）、第２帰還回路（ Ｆ₂）、第２負荷インピーダンス（Ｒ₁₂）及び第２キャパシタ素子（Ｃ₂）を有し 、 前記第２トランジスタ（Ｔ₂）の第１主電流端子を、前記第２増幅回路（６ １）の前記第２端子（６７）に接続し、前記第２トランジスタ（Ｔ₂ ）の第２主 電流端子を、前記第２増幅回路（６１）の前記第１端子（６６）に結合し、かつ 、前記第２トランジスタ（Ｔ₂）の制御端子を、前記第２帰還回路（Ｆ₂ ）を介 して前記第２増幅回路（６１）の前記出力端子（６８）に結合し、 前記第２負荷インピーダンス（Ｒ₁₂）を、前記第２増幅回路（６１）の前記 出力端子（６８）と前記基準電圧端子（１２）との間に結合し、 前記第２トランジスタ（Ｔ₂）の制御端子を、前記第２キャパシタ素子（Ｃ₂ ）を介して前記第１増幅回路（１）の前記第２端子（７）に結合するとともに、 前記第１トランジスタ（Ｔ₁）の制御端子を、前記第１キャパシタ素子（Ｃ₁）を 介して前記第２増幅回路（６１）の前記第２端子（６７）に結合するようにした ことを特徴とする情報信号読出装置。 ２．前記第１増幅回路（１）の前記第１端子（６）を、前記第１増幅回路（１） の前記第１端子（６）に接続された第１主電流端子及び前記第１増幅回路（１） の前記出力端子（８）に結合された第２主電流端子を有するカスコードトランジ スタ（Ｔ₂₁）を介して、前記第１増幅回路（１）の前記出力端子（８）に結合し 、 前記第２増幅回路（６１）の前記第１端子（６６）を、前記第２増幅回路（ ６１）の前記第１端子（６６）に接続された第１主電流端子及び前記第２増幅回 路（６１）の前記出力端子（６８）に結合された第２主電流端子を有するカスコ ードトランジスタ（Ｔ₂₄）を介して、前記第２増幅回路（６１）の前記出力端子 （６８）に結合するようにしたことを特徴とする請求の範囲１記載の情報信号読 出装置。 ３．前記第１増幅回路（１）の前記カスコードトランジスタ（Ｔ₂₁）の前記第２ 主電流端子を、前記第１増幅回路（１）の前記カスコードトランジスタ（Ｔ₂₁） の前記第２主電流端子に接続された第１主電流端子及び前記第１増幅回路（１） の前記出力端子（８）に接続された第２主電流端子を有する別のカスコードトラ ンジスタ（Ｔ₂₂）を介して、前記第１増幅回路（１）の前記出力端子（８）に結 合し、 前記第２増幅回路（６１）の前記カスコードトランジスタ（Ｔ₂₄）の前記第 ２主電流端子を、前記第２増幅回路（６１）の前記カスコードトランジスタ（Ｔ₂₄ ）の前記第２主電流端子に接続された第１主電流端子及び前記第２増幅回路（ ６１）の前記出力端子（６８）に接続された第２主電流端子を有する別のカスコ ードトランジスタ（Ｔ₂₅）を介して、前記第２増幅回路（６１）の前記出力端子 （６８）に結合するようにしたことを特徴とする請求の範囲２記載の情報信号読 出装置。 ４．前記第１帰還回路（Ｆ₁）は、前記第１増幅回路（１）の前記出力端子（８ ）及び基準電圧端子（２０８）に結合された差電圧入力部並びに前記第１トラン ジスタ（Ｔ₁）の前記制御端子に結合された電流出力端子を有する相互コンダク タンス段（２０６）を具え、 前記第２帰還回路（Ｆ₂）は、前記第２増幅回路（６１）の前記出力端子（ ６８）及び前記基準電圧端子（２０８）に結合された差電圧入力部並びに前記第 ２トランジスタ（Ｔ₂）の前記制御端子に結合された電流出力端子を有する相互 コンダクタンス段（２１４）を具えることを特徴とする請求の範囲１，２又は３ 記載の情報信号読出装置。 ５．前記第１バイアス電流手段（２；Ｔ₂₀，Ｔ₂₁）及び前記第２バイアス電流手 段（６２；Ｔ₂₃，Ｔ₂₄）のうちの少なくとも一つは、前記第１端子（６；６６） に接続された出力端子（５；６５）を有するバイアス電流発生器（２；６２）を 具えることを特徴とする請求の範囲１，２，３又は４記載の情報信号読出装置。