JPH0468606A - 非線形可変利得回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力信号に対する出力信号の利得を入力信号
の振幅に応じて変化させる非線形可変利得回路に関する
。

〔従来の技術〕

従来、かかる非線形可変利得回路として第１４図に示す
回路か知られている。まず、回路の構成を説明すると、
第１４図において、Ｑｌ、Ｑ２は特性の揃ったＮＰＮｈ
ランノスタてあり、共通接続されたエミッタ接点か定電
流源Ｉ。を介して一方の定電圧源Ｖ、２に接続している
。

ＮＰＮ　トランジスタＱ１は、ベース・コレクタ接点か
共通に接続されることて実質的にダイオードとなってお
り、更に、ペース・コレクタ接点は抵抗Ｒ２とＲ１を介
して入力端子に接続すると共に、抵抗Ｒ２を介して出力
端子に接続している。

ＮＰＮトランジスタＱ２は、コレクタ接点か他方の定電
圧源Ｖ。Ｃに接続すると共に、ベース接点に所望の設定
電圧Ｖ、か印加されるようになっている。

そして、所望の電圧Ｖ、を設定して、入力端子に入力信
号ｖ１゜を印加すると、ｖｌ。くＶＲの関係にあるとき
は、トランジスタＱ２か導通状態となり、トランジスタ
Ｑ１は非導通状態となるので、入力信号Ｖ１、か抵抗Ｒ
１を介してそのまま出力信号Ｖ。どなって出力端子に発
生し、入力信号Ｖ　ｉ　ｎに対する出力信号Ｖ。の電圧
利得Ｇが１となる。

Ｖｌ、、≧Ｖ、の関係にあるときは、トランジスタＱ２
か非導通状態となり、トランジスタＱｌか導通状態とな
るので、入力信号ｖ１．．は抵抗Ｒ１とＲ２て分圧され
ることとなり、入力信号Ｖ１．．に対する出力信号Ｖ。

の電圧利得ＧかＲ２／（Ｒ１十Ｒ２）となる。

第１５図は、抵抗Ｒ１を７．５にΩ、抵抗Ｒ２を５、Ｏ
ＫΩ、定電圧源Ｖｃｃと７０間の電圧を５Ｖ、設定電圧
Ｖ、を２．５Ｖにしたときの利得Ｇの変化を示す。図か
ら明らかなように、入力信号Ｖ。が約２．５Ｖ未満のと
きの利得Ｇは常に１となり、入力信号Ｖ　ｉ　ｎが約２
．５Ｖを超えたときの利得Ｇは常にＲ２／（Ｒ１＋Ｒ２
）となり、利？！４Ｇの変化点は入力信号Ｖ　ｉ　ｎか
約２．５ｖのときとなることから、設定電圧Ｖ、て利得
の変化点を設定することかできる。

そして、このような非線形可変利得回路は、例えは、ビ
デオカメラ等で使用されるニー（ｋｎｅｅ　）回路や、
γ補正回路等の非線形に利得を変化させる必要のある信
号処理回路に適用されている。

〔発明か解決しようとする課題〕

しかしなから、このような従来の非線形可変利得回路は
、設定電圧ｖＲによる利得の変化点の設定精度か悪い、
変化点近傍での利得変化か広範囲で非線形となるので利
得の設定精度か悪い、利得変化の応答速度か遅い等の問
題かあった。

まず、設定電圧Ｖ、による利得の変化点の設定精度か悪
い問題は、第Ｉ５図に示すように、設定電圧Ｖ、に対し
て実際の変化点の電圧か約６０ｍＶずれてしまい、又、
定電流源■。の電流値に応じてこの変化点も変化するこ
とによる。

又、第１５図に示すように、変化点近傍での利得変化か
広範囲（約２００ｍＶの範囲）で非線形となるのは、第
１４図のＮＰＮ）ランシスタＱｌかオフからオンに変化
するときに、そのオン抵抗ｒ。が大きな値となることに
よる。

即ち、利得Ｇは、 Ｒ２＋ｒ。

の関［糸式で決まるか、トランジスタＱ１か変化点の近
傍で才）からオンに切り換わる際にその抵抗ｒ８かダイ
ナミックに変化する電流に応じて高抵抗から低抵抗に変
化するので、利得Ｇが非線形となるためである。

又、変化点での利得変化の応答速度か遅くなる問題は、
第１６図（Ａ）に示すように、所定周波数の正弦波信号
を入力信号Ｖ　＋　ｏとして印加した場合、第１４図中
のＮＰＮ　トランジスタＱ１のベース・エミッタ間容量
及びコレクタ・アース間容量の充放電か抵抗Ｒ１，Ｒ２
を介して流れる電流により行われるのて、トランジスタ
Ｑ１のオン・オフ動作が理想的な変化点より遅れること
に起因しており、その結果、第１６図（Ｂ）に示すよう
に、出力信号Ｖ０の立ち上かり部分か電圧Ｖ、より大き
くなるとき（例えば時点１＋）では迅速に利得Ｇに従っ
て変化するか、出力信号Ｖ０の立ち下かり部分か電圧ｖ
１よりも低い電圧になったとき（例えは時点ｔ２）に利
得Ｇに従って変化することとなり、出力信号Ｖ０の波形
か歪むこととなる。

本発明はこのような従来の問題点に鑑みてなされたもの
であり、利得の変化点の設定精度の向上及び利得設定の
精度向上と、変化点での利得遷移の２答速度を高速化す
る非線形可変利得回路を提供することを目的とする。

〔課題を解決するための手段〕

このような目的に対し本発明は、入力信号を適宜の設定
電圧でクリップするクリップ回路と、該クリップ回路の
出力信号と上記入力信号間の電圧を分圧してアナログ加
算演算を行うことにより出力信号を形成する抵抗分割回
路を設け、入力信号の電圧と設定電圧の大小関係に応し
て異なった利得を得るようにした。

更に、本発明の原理を第１図〜第４図と共に説明する。

まず、第１図は本発明の基本構成を示しており、クリッ
プ回路ｌのクリップ電圧を設定するための設定電圧Ｖ、
と入力信号（以下、被増幅入力信号という）Ｖ、ｎを供
給し、クリップ回路１の出力接点と被増幅入力信号Ｖ　
ｉ　ｎを供給するための入力端子間に分圧抵抗Ｒ１，Ｒ
２を直列に接続し、これらの抵抗Ｒ１，Ｒ２の接続接点
Ｐ′に発生する信号を出力信号Ｖ。とじて出力端子に出
力する構成となっている。

尚、上記クリップ回路は、差動対の一方の入力接点に設
定電圧Ｖ３、他方の入力接点に被増幅入力信号Ｖ１゜を
印加して、該設定電圧Ｖ２に対する被増幅入力信号ｖ１
ｏの大小関係に応じて該差動対のエミッタ接点にクリッ
プ電圧ＶＲ又は被増幅入力信号Ｖ１．．に相当する信号
を発生する構成とする。

即ち、一方の抵抗Ｒ１に加わる信号Ｖ１は、第２図中の
実線で示すように被増幅入力信号Ｖ　ｉ　ｎに比例し、
クリップ回路ｌの出力信号Ｖ、は、ＶｌゎくＶｌのとき
は被増幅入力信号Ｖｏｏに比例するが、ｖｌ。≧ｖ、ｌ
のときは図中の一点鎖線で示すように一定電圧となる。

このことから、■、。＝ｖ、となる変化点Ｐを境として
、次の条件に従って利？’４Ｇか変化することとなり、
図中の二点鎖線に示すように出力信号Ｖ。

か変化する。

（条件Ｉ）ｖ、、＜ｖ、のとき Ｇ＝１ （条件ＩＩ）　Ｖ、、≧ｖＲのとき 又、本発明は、第３図に示すように、複数の設定電圧Ｖ
　Ｒｌ、■、２〜ｖＲ，毎ニクリップ回路ＩＲＩ、１１
□〜１６を設けると共に、被増幅入力信号Ｖ、。

を直接印加する抵抗ＲＯと各クリップ回路１，１．１６
□〜ＩＲ，、の出力接点の接続する抵抗Ｒ１、Ｒ２−Ｒ
ｎから成る抵抗分割回路によって構成してもよい。

このように複数のクリップ回路を有する場合には、例え
ば第４図に示すように、各設定電圧ｖ、１、■、２〜Ｖ
、。毎に複数の変化点を設定して、多種類の利得を設定
することかてきる。

〔作用〕

このような構成を有する本発明の非線形可変利得回路に
よれば、差動対の一方の入力接点に設定電圧、他方の入
力接点に被増幅入力信号を印加して、該設定電圧に対す
る被増幅入力信号の大小関係に応じて該差動対のエミッ
タ接点にクリップ電圧又は被増幅入力信号に相当する信
号を発生する構成を有するクリップ回路を少なくとも１
個備え、被増幅入力信号とこれら少なくとも１個以上の
クリップ回路に発生する信号を抵抗分圧によりアナログ
加算演算する構成であるので、分圧抵抗に対するクリッ
プ回路の出力インピーダンスか低くなることから高速応
答か可能となり、更に、クリップ回路に差動対を適用し
たことからクリップ電圧の設定精度か向上する。又、半
導体集積回路技術によって同一の半導体チップ内に一体
形成すれば、差動対を構成する一対のトランジスタの相
対特性を等しくすることかできるので、ＩＣ化に適して
いる。

〔実施例〕

以下、本発明の一実施例を図面と共に説明する。

ます、第５図に基ついて回路の構成を説明すると、同図
において、Ｑｌ、Ｑ２は特性の揃ったＰＮＰ　ｌ−ラン
ジスタてあり、共通に接続したコレクタ接点かアース端
子に接続すると共に、共通に接続したエミッタ接点か定
電流源２を介して電源端子Ｖ。Ｃに接続することて差動
対を形成し、一方のトランジスタＱ１のペース接点の被
増幅入力信号Ｖ１ｏか印加され、他方のトランジスタＱ
２のベース接点に利得の変化点を設定するための設定電
圧Ｖ２か印加される。

Ｑ３はＮＰＮ　トランジスタてあり、そのコレクタ接点
か電源端子Ｖ　ｃｃに接続し、エミッタ接点か定電流源
３を介してアース端子に接続することて、エミッタ・フ
ォロワ型のバッファアンプを形成し、へ−ス接点に被増
幅入力信号Ｖ１、か印加される。

Ｒ１，Ｒ２は抵抗であり、トランジスタＱ３のエミッタ
接点ＹとトランジスタＱｌ、Ｑ２のエミッタ接点７間に
直列に接続し、抵抗Ｒ１，Ｒ２の接続接点Ｘに発生する
信号を出力信号Ｖ０とする。

尚、定電流源２．３を流れる電流は共に等しい電流値Ｉ
。に設定されている。

次に、かかる実施例の作動を説明する。

まず、トランジスタＱｌ、Ｑ２は、設定電圧Ｖ２と被増
幅入力信号Ｖ　ｉ　ｎの電圧を比較し、ＶＲ〉ｖｏの関
係にあるときは、トランジスタＱ１か導通状態、トラン
ジスタＱ２か非導通状態となるので、トランジスタＱｌ
のベース・エミッタ間電圧ＶＢＨに被増幅入力信号Ｖ　
ｉ　ｎを加算した電圧の信号かエミッタ接点Ｚに発生し
、ｖＩｌ≦Ｖ　ｉ　ｎの関係にあるときは、トランジス
タＱ１か非導通状態、トランジスタＱ２か導通状態とな
るので、トランジスタＱ２のベース・エミッタ間電圧Ｖ
Ｂ、に設定電圧ｖ、ｌを加算した一定電圧かエミッタ接
点Ｚに発生する。

又、トランジスタＱ３のエミッタ接点Ｙには、被増幅入
力信号Ｖ　ｉ　ｕよりトランジスタＱ３のベース・エミ
ッタ間電圧Ｖ８゜分だけ電位の下がった信号か発生する
。

このような条件の下で、抵抗Ｒ１，Ｒ２の両接点Ｙ、Ｚ
間に信号か発生すると、Ｖ、＞Ｖ、、、の関係にあると
きは、両接点Ｙ、Ｚに現れる信号か共に被増幅入力信号
ｖ１ｏに追従し、更に、出力接点Ｘとアース端子間に現
れる出力信号Ｖ。も被増幅入力信号ｖ１ｏに追従するこ
ととなるのて、被増幅入力信号Ｖ　ｉ　ｆｉに対する出
力信号Ｖ。の利得Ｇはｌとなる。

一方、Ｖ、ｌ≦Ｖ　ｉ　ｎの関係にあるときは、接点Ｚ
か一定電圧に固定され、接点Ｙたけに被増幅入力信号Ｖ
１．．に追従する信号が発生するのて、出力接点Ｘとア
ース端子間の現れる出力信号Ｖ０は、被増幅入力信号Ｖ
　ｉ　、を抵抗Ｒ１，Ｒ２て分圧した電圧となり、した
かって、被増幅入力信号Ｖ　ｉｎに対する出力信号Ｖ０
の利得ＧはＲ１／　（Ｒ１＋Ｒ２）となる。

第６図は、−具体例として、抵抗値をＲ１＝７．５にΩ
、Ｒ２＝　５．０　ｋΩ、定電流源の電流値を１０＝２
００μＡ、設定電圧をＶ、＝２．５Ｖにした場合の入出
力特性を示し、第７図は同図（Ａ）に示す被増幅入力信
号Ｖ　ｒ　ｎに対する出力信号■。

〔同図（Ｂ）〕の波形を示している。

この実施例では、トランジスタＱ１．Ｑ２からなる差動
対のエミッタ出力インピーダンスか極めて低いので、回
路中の寄生容量を充放電するための十分な電流容量を有
することとなり、接点Ｘの出力電圧Ｖ。を高速に発生す
ることかできる。例えば、第７図（Ｂ）に示すように、
出力信号の波形の立ち上かり部分と立ち下かり部分か対
称となり、波形歪みを生じない。

又、この実施例の回路は半導体集積回路技術によって同
一の半導体チップ内に一体形成すれば、トランジスタＱ
ｌ、Ｑ２の各ベース・エミッタ間電圧ＶＢＥ等の電気的
特性を容易に均一化することかできるので、より高精度
の回路を提供することかでき、ＩＣ化に適している。

次に、他の実施例を第８図及び第９図に従って説明する
。

まず、第８図に基ついて回路の構成を説明すると、同図
において、Ｑｌ、Ｑ２は特性の揃ったＰＮＰトランジス
タであり、共通に接続したコレクタ接点かアース端子に
接続すると共に、共通に接続したエミッタ接点か定電流
源２を介して電源端子Ｖ。Ｃに接続することて差動対を
形成している。

Ｑ４はＮＰＮ　トランジスタであり、コレクタ接点か電
源端子Ｖ　ｃ　ｃに接続すると共に、エミッタ接点か定
電流源６を介してアース端子に接続すること（こよりエ
ミッタ・）オロワ型バッファアンプを形成し、ベース接
点に印加される利得の変化点を設定するための設定電圧
Ｖ、を、ＰＮＰ　トランジスタＱ２のベース接点に供給
する。

Ｑ５はＮＰＮ）ランシスタてあり、コレクタ接点か電源
端子Ｖ。Ｃに接続すると共に、エミッタ接点か定電流源
３を介してアース端子に接続することによりエミッタ・
フォロワ型バッファアンプを形成し、ベース接点に印加
される被増幅入力信号Ｖ１゜を、ＰＮＰ　）ランジスタ
Ｑ１のベース接点に供給する。

Ｑ６はＰＮＰ　トランジスタであり、そのコレクタ接点
かアース端子に接続すると共に、エミッタ接点か定電流
源４を介して電源端子Ｖ。Ｃに接続することによってバ
イアス電位を移動するためのレベルソフト回路を形成し
、ベース接点に印加される被増幅入力信号Ｖ１．をエミ
ッタ接点に発生する。

Ｑ３はＮＰＮｈランジスタてあり、そのコレクタ接点か
電源端子Ｖ。０に接続し、エミッタ接点か定電流源５を
介してアース端子に接続することで、エミッタ・フォロ
ワ型バッファアンプを形成し、トランジスタＱ６のエミ
ッタ接点に発生する入力信号か印加される。

Ｒ１，Ｒ２は抵抗であり、トランジスタＱ３のエミッタ
接点ＹとトランジスタＱｌ、Ｑ２のエミッタ接点２間に
直列に接続し、抵抗の接続接点Ｘに発生する信号を出力
信号Ｖ。とする。

尚、定電流源２．　３．　４．　５．　６を流れる電流
は共に等しい電流値Ｉ０に設定されている。

次に、第８図に示す回路の作動を説明する。

まず、設定電圧Ｖ、と被増幅入力信号Ｖ　＋ｎの電圧関
係かＶ＋＋　＞Ｖ、、の場合には、トランジスタＱ２か
非導通状態、トランジスタＱ１か導通状態となるので、
接点２に被増幅入力信号Ｖ　ｉ　ｎに相当する信号か発
生し、同時に、接点Ｙにも被増幅入力信号Ｖ　ｉ　ｎに
相当する信号か同位相で発生する。

したかって、接点Ｘとアース接点間に発生する出力信号
Ｖ０は被増幅入力信号ｖｉｎの変化に追従して変化する
ので、被増幅入力信号Ｖ　ｉ　ａに対する出力信号Ｖ。

の利得Ｇはｌとなる。

一方、被増幅入力信号Ｖ１．．と設定電圧ｖ０の関係が
ｖ、ｌ≦Ｖ１ｏの関係にあるときは、トランジスタＱ２
か導通状態、トランジスタＱ１か非導通状態となるので
、接点Ｚの電圧は設定電圧ｖ２に相当する一定電圧に固
定されることとなる。その結果、出力接点Ｘとアース端
子間に現れる出力信号Ｖｏは、被増幅入力信号Ｖ　＋　
ｎを抵抗Ｒ１，Ｒ２て分圧した電圧となり、被増幅入力
信号Ｖ１ｏに対する出力信号Ｖ０の利？？ｌ−ＧはＲ１
／　（Ｒ１＋Ｒ２）となる。

第９図は、−具体例として、抵抗値をＲ１＝７．５にΩ
、Ｒ２＝　５．　ＯｋΩ、定電流源の電流値をＩｏ＝５
０μＡ、設定電圧をＶＲ＝２．５Ｖにした場合の入出力
特性を示す。

この実施例においても、第９図の実験結果に示すように
、ＶＲ＝　２．５　Ｖの変化点での利得Ｇの変化か速く
なり、精度の向上を図ることかできる。

次に、更に他の実施例を第１Ｏ図及び第１１図と共に説
明する。尚、この実施例は２種類の設定電圧ｖ、１とＶ
、Ｉ２によって３種類の利得を設定するものである。

まず、第１０図に基づいて回路の構成を説明すると、第
１０図において、Ｑ７．Ｑ８は特性の揃ったＰＮＰ　）
ランジスタてあり、共通に接続したコレクタ接点かアー
ス端子に接続すると共に、共通のエミッタ接点か定電流
源７を介して電源端子Ｖ　ＣＣに接続することによって
第１の差動対を形成している、Ｑ９．ＱＩＯは特性の揃
ったＰＮＰトランジスタてあり、共通に接続したコレク
タ接点か定電流源８を介して電源端子Ｖ。。に接続する
ことにより第２の差動対を形成している。

ＱｌｌはＮＰＮ）ランジスタてあり、そのコレクタ接点
か電源端子Ｖ。０に接続すると共に、エミッタ接点か定
電流源９を介してアース端子に接続すること（こより、
エミッタ・）オロワ型バッファアンプを形成し、ベース
接点に印加された第１の設定電圧Ｖ　Ｒｌをエミッタ接
点を介してトランジスタＱ８のベース接点に供給する。

Ｑ１２はＮＰＮトランジスタであり、そのコレクタ接点
か電源端子Ｖ　ｃ　ｃに接続すると共に、そのエミッタ
接点か定電流源ＩＯを介してアース端子に接続すること
により、エミッタ・フォロワ型バッファアンプを形成し
、ベース接点に印加される第２の設定電圧ＶＲ□をエミ
ッタ接点を介してトランジスタＱ１０のベース接点に供
給する。

Ｑ１３はＮＰＮトランンスタてあり、そのコレクタ接点
か電源端子Ｖ。０に接続すると共に、エミッタ接点か定
電流源１１を介してアース端子に接続することにより、
エミッタ・フォロワ型バッファアンプを形成し、ベース
接点に印加された被増幅入力信号Ｖ１□をエミッタ接点
を介してトランジスタＱ７及びＱ９のベース接点に供給
する。

Ｑ１４はＰＮＰ　）ランジスタてあり、そのコレフタ接
点かアース端子に接続すると共に、エミッタ接点が定電
流源１２を介して電源端子Ｖ。０に接続することにより
、レヘルソフト回路を形成し、被増幅入力信号Ｖ　ｉ　
ｎをエミッタ接点に発生する。

Ｑ１５はＮＰＮｈランシスタてあり、そのコレクタ接点
か電源端子Ｖ　ＣＣに接続すると共に、エミッタ接点か
定電流源１３を介してアース接点に接続することでエミ
ッタ・フォロワ型バッファアンプを形成し、トランジス
タＱ１４を介してベース接点に印加される被増幅入力信
号Ｖ　ｉ　ｎをエミッタ接点Ｙに発生する。

そして、接点Ｙに接続する抵抗Ｒ１と、第１の差動対の
エミッタ接点Ｚ１に接続する抵抗Ｒ２と、第２の差動対
のエミッタ接点Ｚ２に接続する抵抗Ｒ３か接点Ｘで共通
に接続して、該接点Ｘに現れる信号を出力信号Ｖ。とじ
て出力する。

尚、第１の設定電圧ｖ、１と第２の設定電圧ＶＲ２の電
圧は異なっており、又、電流源を流れる電流値Ｉ０は全
て一定値に設定される。

次に、かかる実施例の作動を説明する。尚、各設定電圧
は、ＶＲ，＜ＶＲ２の関係に設定されているものとする
。又、２種類の設定電圧ＶＲ□とｖＲ□を設定したこと
て、これらの電圧と被増幅入力信号Ｖ１．．との大小関
係は、〜’　＋　ｎ　＜Ｖ　Ｒｌ、Ｖ、１１≦Ｖ１、〈
ＶＲ２、ＶＲ□≦Ｖ１．の３種類の場合か存在するので
、夫々の条件毎に説明する。

（条件Ｉ　）　Ｖ　ｉｎ＜ＶＲＩ及びｖｌ。くＶＲ２の
ときこのときは、第１の差動対におけるトランジスタＱ
８か非導通状態、トランジスタＱ７か導通状態、且つ第
２の差動対におけるトランジスタＱＩＯか非導通状態、
トランジスタＱ９か導通状態となるので、エミッタ接点
Ｚ１及びエミッタ接点Ｚ２には、被増幅入力信号ｖ１．
．と同位相の信号か発生する。これと同時に、接点Ｙに
も被増幅入力信号■１ｏと同位相の信号か発生する。こ
の結果、接点Ｘとアース端子間に発生する出力信号Ｖｏ
の利得Ｇ、は１となる。

（条件ＩＩ）ＶＲＩ≦Ｖ、、＜Ｖ、２のとき：このとき
は、第１の差動対におけるトランジスタＱ８か導通状態
、トランジスタＱ７か非導通状態となり、一方、第２の
差動対におけるトランジスタＱＩＯか非導通状態、トラ
ンジスタＱ９か導通状態となる。従って、エミッタ接点
Ｚｌの電圧は第１の設定電圧Ｖ　ＲＨに相当する一定電
圧に固定され、エミッタ接点Ｚ２には、被増幅入力信号
Ｖ　＋　ｎと同位相の信号か発生する。更に、接点Ｙに
は被増幅入力信号Ｖ１ゎと同位相の信号が発生する。

この結果、接点Ｘとアース端子間に発生する出力信号Ｖ
。は、各接点Ｙ、Ｚｌ、Ｚ２に発生する電圧を抵抗Ｒ１
，Ｒ２，Ｒ３で分圧した電圧となる。

そして、このときの被増幅入力信号Ｖ　＋　ｎに対する
出力信号Ｖ。の利得Ｇ２は、 夕Ｑ８か導通状態、トランジスタＱ７か非導通状態とな
り、一方、第２の差動対におけるｌ・ランジスタＱＩＯ
か導通状態、トランジスタＱ９か非導通状態となる。し
たかって、エミッタ接点Ｚ１の電圧は第１の設定電圧Ｖ
　Ｒｌに相当する一定電圧に固定され、エミッタ接点Ｚ
２の電圧は第２の設定電圧Ｖ　Ｒ２に相当する一定電圧
に固定される。更に、設定Ｙには被増幅入力信号Ｖ１．
．と同位相の信号か発生する。この結果、接点Ｘとアー
ス端子間に現れる出力信号■。は、各接点Ｙ、Ｚｌ、Ｚ
２に発生する電圧を抵抗Ｒ１，Ｒ２，Ｒ３て分圧して接
点Ｘてアナログ加算した電圧となる。

そして、このときの被増幅入力信号■１゜に対する出力
信号Ｖ。の利得Ｇ３は、 ２ｘＲ３ となる。

（条件Ｉ）ＶＲＩ＜Ｖ、、及ヒＶ　＊　２　≦Ｖ　ｒ　
、　ノトキ；このときは、第１の差動対におけるトラン
ジスとなる。

Ｒ２＋Ｒ３ 第１１図は、−具体例として、抵抗値をＲ１７，５にΩ
、Ｒ２＝　１０．０　ｋΩ、Ｒ３＝　１０．０　ｋΩ、
定電流源の電流を１０＝５０μＡ、設定電圧をＶＲ１＝
　２．　ＯＶ、　ＶＨ２”　２．５　ｖｆ＝した場合の
被増幅入力信号Ｖ　ｊ　ｎに対する出力信号ｖ０の電圧
特性を示す。

この実施例例において、第１１図の実験結果に示すよう
に、Ｖ、＝２．ＯＶとＶ、２＝２．５Ｖか変化転となり
、利得変化の応答速度を高速化することかできる。

次に、更に他の実施例を第１２図及び第１３図と共に説
明する。

まず、第１２図に基づいて回路の構成を説明すると、第
１２図において、Ｑ７．Ｑ８は特性の揃ったＰＮＰ　）
ランジスタてあり、共通に接続したコレクタ接点かアー
ス端子に接続すると共に、共通のエミッタ接点か定電流
源７を介して電源端子ｙ　ｃｃに接続することにより第
１の差動対を形成している。

ＱｌｌはＮＰＮ　トランジスタであり、そのコレクタか
電源端子Ｖ　ＣＣに接続すると共に、エミッタ接点か定
電流源９を介してアース端子に接続すること（こより、
エミッタフォロワ型のバッファアンプを形成し、ベース
接点に印加された第１の設定電圧Ｖ　Ｒｌをエミッタ接
点を介してトランジスタＱ８のベース接点に供給する。

Ｑ１３はＮＰＮＩ−ランシスタてあり、そのコレクタ接
点か電源端子Ｖ。Ｃに接続すると共に、エミッタ接点か
定電流源１１を介してアース端子に接続することにより
、エミッタフォロワ型のバッファアンプを形成し、ベー
ス接点に印加された入力信号ｖ１゜をエミッタ接点を介
してトランジスタＱ７のベース接点に供給する。

Ｑ１７．Ｑ１８は特性の揃ったＮＰＮトランジスタであ
り、共通のコレクタ接点か電源端子ＶＣＣに接続すると
共に、共通のエミッタ接点か定電流源１４を介してアー
ス接点に接続することて、第２の差動対を形成している
。

Ｑ１９はＰＮＰ　トランジスタであり、そのコレクタ接
点かアース接点に接続すると共に、エミッタ接点か定電
流源１５を介して電源端子Ｖ　ＣＣに接続することでエ
ミッタフォロワ型のバッファアンプを形成し、ヘースに
印加された第２の設定電圧Ｖ　Ｒ２をエミッタ接点を介
してトランジスタＱ１８のベース接点に供給する。

Ｑ１４はＰＮＰ　トランジスタであり、そのコレクタ接
点かアース端子に接続すると共に、エミッタ接点か定電
流源１２を介して電源端子Ｖ　ｃ　ｃに接続することに
より、レベルシフト回路を形成し、入力信号Ｖ　＋　ｎ
をエミッタ接点に発生する。

Ｑ１０はＮＰＮ）ランジスタてあり、そのコレクタ接点
か電源端子ｖｃｃに接続すると共に、エミッタ接点か定
電流源１３を介してアース接点に接続することにより、
エミッタフォロワ型のバッファアンプを形成し、トラン
ジスタＱ１４を介してベース接点に印加される入力信号
ｖＩ、をエミッタ接点Ｙに発生する。

そして、接点Ｙに接続する抵抗Ｒ１と、第１の差動対の
エミッタ接点Ｚｌに接続する抵抗Ｒ２と、第２の差動対
のエミッタ接点Ｚ２に接続する抵抗Ｒ３か接点Ｘて共通
に接続して、該接点Ｘに現れる信号を出力信号Ｖ、、と
して出力する。

尚、第１の設定電圧ＶＲ１と第２の設定電圧ｖＲ２の電
圧は異なっており、全ての定電流源を流れる電流値はＩ
。に設定されている。

次に、第１２図に示す回路の動作を説明する。

尚、設定電圧は、Ｖ＋＋、＜Ｖ、□の関係に設定されて
いるものとする。又、２種類の設定電圧Ｖ、１゜Ｖ　Ｒ
２を設定したことて、これらの電圧と入力信号ｙ　、。

どの大小関係は、Ｖ　＋　、　＜　Ｖ　ＲＩ、Ｖ　Ｒ、
≦Ｖ、、＜ＶＲ□、Ｖ　Ｒ２≦Ｖ５ｏの３種類の場合か
存在するので、夫々の条件毎に説明する。

（条件１）ｖ、、＜ｖｌｌ、及びｖ　、、＜　ＶＨ２（
７）　トキ。

このときは、第１の差動対におけるトランジスタＱ８か
非導通状態、トランジスタＱ７か導通状態となり、且つ
第２の差動対におけるトランジスタＱＩ７か非導通状態
、トランジスタＱＩ８か導通状態となるので、エミッタ
接点Ｚｌには、入力信号Ｖ　ｉ　ａと同相の信号か発生
し、エミッタ接点Ｚ２には設定電圧ＶＲ２に相当する一
定電圧か発生し、同時に、接点Ｙにも入力信号Ｖ　ｉ　
ｎと同相の信号か発生する。この結果、接点Ｘとアース
端子間の出力信号Ｖ０は、各接点Ｙ、Ｚｌ、Ｚ２に発生
する電圧を抵抗Ｒ１，Ｒ２，Ｒ３て分圧した電圧となる
。

そして、このときの入力信号Ｖ　＋　ｎに対する出力信
号Ｖ０の利得Ｇ、は、 と同相の信号か発生する。この結果、接点Ｘとアース端
子間の出力信号Ｖ。は、各接点Ｙ、ＺＩＺ２に発生する
電圧を抵抗Ｒ１，Ｒ２，Ｒ３て分圧した電圧となる。

そして、このときの入力信号ｖ１．．に対する出力信号
■。の利得Ｇ２は、 Ｒ２×Ｒ３ Ｒ１＋Ｒ２ となる。

（条件ＩＩ）Ｖ＊＋≦Ｖ＋、＜Ｖ＋＋２のとき；このと
きは、第１の差動対におけるトランジスタＱ８か導通状
態、トランジスタＱ７か非導通状態となり、一方、第２
の差動対におけるトランジスタＱ１８か導通状態、トラ
ンジスタＱ１７か非導通状態となる。したかって、エミ
ッタ接点Ｚ１は設定電圧ＶＲＩに相当する一定電圧に固
定され、エミッタ接点Ｚ２には設定電圧ＶＲ２に相当す
る一定電圧か発生し、更に、接点Ｙには入力信号Ｖ　＋
　ａＲ２＋Ｒ３ となる。

（条件Ｉ［）　Ｖ　ＲＩ　＜　Ｖ　ニー及びｖＲ２くｖ
ｌ、のときこのときは、第１の差動対におけるトランジ
スタＱ８か導通状態、トランジスタＱ７か非導通状態と
なり、一方、第２の差動対におけるトランジスタＱ１８
か非導通状態、トランジスタＱＩ７か導通状態となる。

したかって、エミッタ接点Ｚ】の電圧は第１の設定電圧
ＶＲＩに相当する一定電圧に固定され、エミッタ接点Ｚ
２には入力信号Ｖ１、に相当する信号か発生し、更に、
接点Ｙには入力信号Ｖ１゜と同相の信号か発生する。こ
の結果、接点Ｘとアース端子間の出力信号Ｖ。は、各接
点Ｙ、Ｚｌ、Ｚ２に発生する電圧を抵抗Ｒ１，Ｒ２Ｒ３
て分圧した電圧となる。

そして、このときの入力信号Ｖ、ｏに対する出力信号Ｖ
。の利得Ｇ、ｌは、 となる。

第１１図は、−具体例として、抵抗値を、Ｒ１＝　５．
０　ｋΩ、Ｒ２＝　Ｉ　Ｏ，ＯｋΩ、Ｒ３＝　１０．　
ＯｋΩ、定電流源の電流値を１．＝５０μＡ、設定電圧
をＶＲ１＝　２．　ＯＶ、　ＶＲ２＝　２．５　Ｖにし
た場合の入力信号ｖ１６に対する出力信号Ｖ０の電圧特
性を示す。

この実施例においては、第１３図の実験結果に示すよウ
ニ、Ｖｔ＋＝２．ＯＶとＶ　Ｒ２＝　２．５　Ｖカ変化
点となり、利得変化の応答速度を高速化することができ
る。

〔発明の効果〕

以上説明したように本発明によれは、差動対の一方の入
力接点に設定電圧、他方の入力接弘に被増幅入力信号を
印加して、該設定電圧に対する被増幅入力信号の大小間
１系に応して該差動対のエミッタ接へにクリップ電圧又
は被増幅入力信号に相当する信号を発生する構成を有す
るクリップ回路を少なくとも１個備え、被増幅入力信号
とこれら少なくとも１個以上のクリップ回路に発生する
信号を分圧抵抗によりアナログ加算演算する構成である
ので、分圧抵抗に対するクリップ回路の出力インピーダ
ンスか低くなることから高速応答か可能となり、更に、
クリップ回路に差動対を適用したことからクリップ電圧
の設定精度か向上する。

又、半導体集積回路技術によって同一の半導体チップ内
に一体形成すれば、差動対を構成する一対のトランジス
タの相対特性を等しくすることかできるのて、ＩＣ化に
適している。

【図面の簡単な説明】

第１図乃至第４図は本発明の詳細な説明するための原理
説明図、 第５図は一実施例の回路を示す回路図、第６図及び第７
図は第５図に示す回路の動作説明図、 第８図は他の実施例の回路を示す回路図、第９図第８図
に示す回路の動作説明図、第　０図は更に他の実施例の
回路を示す回路図、第　１図は第１０図に示す回路の動
作説明図、第　２図は更に他の実施例の回路を示す回路
図、第　３図は第１２図の回路の動作説明図、第　４図
は従来例の回路を示す回路図、第　５図及び第１６図は
従来例の回路の問題点を説明するための説明図である。 図中の符号。 １．１＋＝ｔ〜Ｉ　Ｒ＋＋　：クリップ回路Ｒ１，Ｒ２
，Ｒ３〜Ｒｏ　：抵抗 Ｑｌ−Ｑｌ９；）ランシスタ ２〜１５：定電流源 第２図 別［５吠−一夕 〉 工 〉 Ｓ モＥコ」＝ぐ史ツａｔｐ吻枦田〉 −ＢＥ叩■ｌ、、　ＯＱ−田

Claims (1)

【特許請求の範囲】
1. 差動対の一方の入力接点に設定電圧、他方の入力接点に
   被増幅入力信号を印加して、該設定電圧に対する被増幅
   入力信号の大小関係に応じて該差動対のエミッタ接点に
   クリップ電圧又は被増幅入力信号に相当する信号を発生
   する構成を有するクリップ回路を少なくとも１個備え、
   被増幅入力信号とこれら少なくとも１個以上のクリップ
   回路に発生する信号を分圧抵抗によりアナログ加算演算
   することにより、上記設定電圧毎に被増幅入力信号に対
   する出力信号の利得を上記設定電圧毎に変えることを特
   徴とする非線形可変利得回路。