JP2001094830A - 非線形回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＣＤ撮像素子の信号を処理するためのニー
回路に実現するにあたり、低消費電力化、小型化、高速
化が求められていた。 【解決手段】 定電流源に接続した差動部（１１０、１
２０）を、所定値以上の入力信号レベルに対して出力振
幅レベルが制限される伝達特性を呈する回路として使用
して、それぞれの回路内の素子の特性および値をそれぞ
れに設定した回路を複数（１１０、１２０）を設け、こ
れらの回路に共通に入力信号（Ｖｉ＋、Ｖｉ−）を与
え、これら回路の出力を加算し出力する（Ｉｏｕｔ＋，
Ｉｏｕｔ−）ことで、入出力特性に非線形の伝達特性を
持った回路の実現した。また、より高速性を高める際に
は、前記それぞれの差動部（１１０）に対し、ダミーの
差動部（１１１）を設け、このダミーの差動部の各入力
部に設けた演算増幅器の入力に入力信号を加え、この演
算増幅器出力を実差動部（１１２）の入力に加え、この
実差動部から出力を得るようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は非線形回路に関す
る。さらに詳述すると、本発明は、例えばＣＣＤを使用
したカメラ等に適用して好適な非線形回路に関する。詳
しくは、ＣＣＤ等の撮像素子により光電変換されたダイ
ナミックレンジの広い信号を規定の出力レベル内に効果
的に圧縮する改良された非線形回路に関する。より詳し
くは、ニー特性あるいはガンマ特性を持つ集積化された
非線形回路に関する。

【０００２】

【従来の技術】ＣＣＤを撮像素子にしたカメラなどの分
野において、ＣＣＤ等により光電変換した信号をＡ／Ｄ
変換し、デジタル的に信号処理する方法が一般的に行わ
れている。その際、人間の目の解像度は暗い方に対して
高く、明るい方に対しては低いという特性があるため
に、光量に対してリニアーな特性を持つ光電変換した信
号を単純にＡ／Ｄ変換しただけでは、Ａ／Ｄ変換のダイ
ナミックレンジを有効に使えないという問題がある。そ
こで、撮像素子とＡ／Ｄ変換器との間に、非線形な伝達
特性を持つ回路を挿入することにより、Ａ／Ｄ変換器の
ダイナミックレンジを有効に使う工夫がなされている。
この非線形な伝達特性を持つ回路を一般的には、ニー回
路（あるいはガンマ回路などとも言う）と呼び、入力信
号が小さいうちは入出力ゲインが大きく、入力信号が大
きくなると入出力ゲインが小さくなるような回路となっ
ている。

【０００３】ニー特性を実現するための従来技術として
は、特開平５−６４０７０および特開平５−１６７９１
２に見られるように、信号のピークを検出して増幅器の
ゲインを変化させたり、異なる入射光量で撮像された信
号を選択するような方式が考えられている。あるいは、
撮像した信号をダイナミックレンジの高いＡ／Ｄ変換器
でデジタルした後、ＲＯＭテーブル等でニー特性を持た
せる方法が考えられている。

【０００４】

【発明が解決しようとする課題】近年、デジタルスチー
ルカメラや、ビデオカメラが急速に普及しており、それ
らのシステム全体の高速性、低消費電力性の要求はます
ます高まってきている。しかし、上記ニー回路は、その
要求特性を簡単に実現する方法がなく、高速化、低消費
電力化、回路の小型化の１つのネックになっていた。上
述した従来例は、複雑な回路構成や、高い性能を持った
部品等が必要であり、また、高速信号処理化や低消費電
力化にとっては必ずしも優位な方法とは言えない。

【０００５】本発明の目的は、簡単な回路構成で、かつ
高速性を保ったまま、所望のニー特性、およびガンマ特
性を実現する非線形回路を提供することである。また、
本発明の他の目的は、集積回路に適した非線形回路の構
成を提供することである。

【０００６】

【課題を解決するための手段】本発明は前記目的を達成
するために、所定値以上の入力信号レベルに対して出力
信号レベルの振幅が制限される第１の伝達特性を呈する
第１の回路と、入出力信号間において線形の第２の伝達
特性を呈する第２の回路と、前記第１の回路および前記
第２の回路の出力信号を加算する加算回路と、を備え、
前記第１の回路および前記第２の回路に共通に入力され
る入力信号と、前記加算回路からの前記出力信号との間
において第３の伝達特性を実現する、ことを特徴として
いる。

【０００７】また、所定値以上の入力信号レベルに対し
て出力信号レベルの振幅が制限される伝達特性を呈する
回路であって、それぞれの回路の伝達特性が異なる第１
の複数の回路と、入出力信号間において線形の伝達特性
を呈する第２の回路と、前記第１の複数の回路それぞれ
から出力される信号と、前記第２の回路からの出力信号
を加算する加算回路と、を備え、前記第１の複数の回路
および前記第２の回路に共通に入力される入力信号と前
記加算回路からの出力信号との間において第３の伝達特
性を実現する、ことを特徴としている。

【０００８】また、所定値以上の入力信号レベルに対し
て出力信号レベルの振幅が制限される伝達特性を呈する
回路であって、前記所定値が異なって設定されている複
数の回路と、前記複数の回路それぞれから出力される信
号を加算する加算回路と、を備え、前記複数の回路の１
つについて前記所定値を、入力信号の所定レベル範囲外
に設定し、前記複数の回路の残りについて前記所定値
を、入力信号の所定レベル範囲内に設定し、前記複数の
回路に共通に入力される入力信号と前記加算回路からの
出力信号との間において第３の伝達特性を実現する、こ
とを特徴としている。

【０００９】また、複数の差動増幅器と加算器とバイア
ス回路を含んだ非線形回路であって、前記差動増幅器
は、差動対を構成する一対のＭＯＳトランジスタと、そ
れぞれの前記ＭＯＳトランジスタのソースにそれぞれ接
続された２つのソース抵抗と、短絡された前記２つのソ
ース抵抗の他端部に接続されたバイアス電流源と、一方
の前記ＭＯＳトランジスタの一方のゲートに出力端を接
続すると共に前記ＭＯＳトランジスタのソースに反転入
力端を接続した演算増幅器と、他方の前記ＭＯＳトラン
ジスタの一方のゲートに出力端を接続すると共に前記Ｍ
ＯＳトランジスタのソースに反転入力端を接続した演算
増幅器と備え、前記加算器は、前記複数の差動増幅器に
それぞれ対応する前記ＭＯＳトランジスタのドレインか
ら得られる差動信号を出力信号として得る加算回路を備
え、前記バイアス回路は、前記複数の差動増幅器にそれ
ぞれ接続されたバイアス電流源の電流値を所定値に設定
するバイアス回路であり、一対の前記演算増幅器の一方
の演算増幅器の非反転入力端と他方の演算増幅器の反転
入力端との間に差動入力信号を、前記複数の差動増幅器
において前記加算回路に対応させて印加し、前記差動入
力信号と前記加算回路からの出力信号との間に非線形の
伝達特性を持たせることを特徴としている。

【００１０】また、一対のダミー差動増幅器および実差
動増幅器と、差動増幅器と、加算器と、バイアス回路を
含んだ非線形回路であって、前記ダミー差動増幅器は、
差動対を構成する一対のＭＯＳトランジスタと、それぞ
れの前記ＭＯＳトランジスタのソースにそれぞれ接続さ
れた２つのソース抵抗と、短絡された前記２つのソース
抵抗の他端部に接続されたバイアス電流源と、一方の前
記ＭＯＳトランジスタの一方のゲートに出力端を接続す
ると共に前記ＭＯＳトランジスタのソースに反転入力端
を接続した演算増幅器と、他方の前記ＭＯＳトランジス
タの一方のゲートに出力端を接続すると共に前記ＭＯＳ
トランジスタのソースに反転入力端を接続した演算増幅
器と、それぞれの演算増幅器の出力端と反転入力端にド
レインとソースを接続したＭＯＳトランジスタとを含
み、前記実差動増幅器は、差動対を構成する一対のＭＯ
Ｓトランジスタと、それぞれの前記ＭＯＳトランジスタ
のソースにそれぞれ接続された２つのソース抵抗と、短
絡された前記２つのソース抵抗の他端部に接続されたバ
イアス電流源とを含み、前記加算器は、前記実差動増幅
器および前記差動増幅器にそれぞれ対応するＭＯＳトラ
ンジスタのドレインから得られる差動信号を出力信号と
して得る加算回路を含み、前記バイアス回路は、前記バ
イアス電流源の電流値を設定するバイアス回路であり、
前記ダミー差動増幅器と対応させた前記実差動増幅器の
回路定数は実質的に同一であり、前記ダミー差動増幅器
のそれぞれの演算増幅器の出力端を対応する前記実差動
増幅器の差動対を構成するＭＯＳトランジスタのゲート
に印加し、前記ダミー差動増幅器のそれぞれの演算増幅
器の対応する非反転入力端、および差動増幅器の入力端
に差動入力信号を、少なくとも１つの前記実差動増幅器
と少なくとも１つの差動増幅器において前記加算回路に
対応させて印加し、前記差動入力信号と前記加算回路か
らの出力信号との間に非線形の伝達特性を持たせる、こ
とを特徴としている。

【００１１】また、ダミー差動増幅器と実差動増幅器と
バイアス回路を含んだ非線形回路であって、前記ダミー
差動増幅器は、差動対を構成する一対のＭＯＳトランジ
スタと、それぞれの前記ＭＯＳトランジスタのソースに
それぞれ接続された２つのソース抵抗と、短絡された前
記２つのソース抵抗の他端部に接続されたバイアス電流
源と、一方の前記ＭＯＳトランジスタの一方のゲートに
出力端を接続すると共に前記ＭＯＳトランジスタのソー
スに反転入力端を接続した演算増幅器と、他方の前記Ｍ
ＯＳトランジスタの一方のゲートに出力端を接続すると
共に前記ＭＯＳトランジスタのソースに反転入力端を接
続した演算増幅器と、それぞれの演算増幅器の出力端と
反転入力端にドレインとソースを接続したＭＯＳトラン
ジスタを含み、前記実差動増幅器は、差動対を構成する
一対のＭＯＳトランジスタと、それぞれの前記ＭＯＳト
ランジスタのソースにそれぞれ接続された２つのソース
抵抗と、短絡された前記２つのソース抵抗の他端部に接
続されたバイアス電流源とを含み、前記バイアス回路
は、前記バイアス電流源の電流値を設定するバイアス回
路であり、前記ダミー差動増幅器と前記実差動増幅器の
回路定数は実質的に同一であり、前記ダミー差動増幅器
のそれぞれの演算増幅器の出力端を対応する実差動増幅
器の差動対を構成する一対のＭＯＳトランジスタのゲー
トに印加し、前記それぞれのダミー差動増幅器の前記そ
れぞれの演算増幅器の対応する非反転入力端に差動入力
信号を印加し、前記差動入力信号と前記実差動増幅器の
それぞれのドレインからの出力信号との間に、所定レベ
ル以上の入力信号に対する出力信号レベルの振幅をクリ
ップするようにした、ことを特徴としている。

【００１２】

【発明の実施の形態】図１に本発明を適用した、実施の
形態の基本概念図を示す。図１において増幅器１と増幅
器２は共通な信号源に接続され、出力は共に加算器に入
り、増幅器１と増幅器２のそれぞれの出力信号の加算結
果が出力となっている。ここで、増幅器２は図２に示す
ように、線形な伝達特性を持っている。増幅器１は、図
３に示すように、所定値以下では線形の入出力特性を呈
するが、所定値以上の入力信号レベルでは出力信号がク
リップされてしまう伝達特性を持っている。これらの二
つの出力信号を加算したものが出力となっている、この
様子を図４に示す。ニーポイント以下の入出力特性は、
増幅器１と増幅器２のゲインの和となり、ニーポイント
以上における入出力特性は、この場合、増幅器２のゲイ
ンに等しくなる。この加算結果を示す総合特性を所望す
る特性とするためには、先ず総合特性におけるニーポイ
ント以上の入出力特性から増幅器２の特性を決定し、次
にニーポイント以下の入出力特性から決定された増幅器
２の特性を決定することで、実現可能である。

【００１３】図２に、図１の基本概念を拡張し、ニーポ
イントを複数とし、入力信号レベルの増加に対して、出
力信号の増加が緩やかに変化するようにする場合の構成
を示す。この場合は、図１における増幅器１を、それぞ
れの伝達特性を変えた複数の増幅器に置き換えた場合で
ある。ここで、増幅器１１、増幅器１２、〜増幅器１５
は、入力信号に対するニーポイントが、図７に示す総合
特性それぞれのニーポイントｋ１、ｋ２、ｋ３、ｋｎを
持つように設定する。同様に、増幅器１１〜増幅器１５
の入出力特性、すなわちゲインについても図７に示す総
合特性をもたらすように設定することで、所謂ガンマ特
性を実現することが出きる。

【００１４】図８は、本発明の一実施形態における図１
の増幅器１および増幅器２の回路の実施例を示し、ま
た、本発明における図２の複数の増幅器のうち、増幅器
が２つの場合の実施例を示す図である。図１における増
幅器２、すなわち線形の入出力特性を持つ増幅器２は、
ニーポイントが、所定の入力範囲の外に設定されている
非線形増幅器と考えることができ、このようにニーポイ
ントを設定することで、図１における増幅器１と増幅器
２の回路構成は、同一とすることができる。実際の回路
においては、それぞれの増幅器には、入力信号に対して
それぞれ異なる動きをすることになる。図８では、差動
対で構成された同一構成の２組の差動増幅器で構成して
いる。

【００１５】図９は、図８の差動対、バイアス回路等を
含む本発明によるニー回路の実施例であり、図１に示し
た構成の回路である。正確には、図５で示した構成にお
ける、増幅器が２つの場合の回路を示している。ここで
差動部１１０は所定の入力範囲で非線形の伝達特性を持
ち，差動部１２０は所定の入力範囲では線形の伝達特性
を持つようにしている。ここで、Ｐ１〜Ｐ８はＰＭＯ
Ｓ、Ｎ１〜Ｎ９はＮＭＯＳ、Ａ１〜Ａ５は演算増幅器、
Ｒ１〜Ｒ５は抵抗、Ｖｉ＋、Ｖｉ−はそれぞれ入力信号
電圧、Ｉｏｕｔ＋、Ｉｏｕｔは出力信号電流、Ｖｋはニ
ー設定電圧である。

【００１６】これらの各素子の特性や値は、所望する回
路特性やニー特性に応じて変えるべきものであるが、仮
に、 Ｐ１＝Ｐ２ ２×Ｐ３＜Ｐ４＝Ｐ５ Ｎ１＝Ｎ２＝Ｎ３＝Ｎ４＝Ｎ５＝Ｎ６ Ｒ１＝２×Ｒ２＝２×Ｒ３ Ｒ４＝Ｒ５＜Ｒ１ とする。ここで、Ｐ６〜Ｐ８は、通常のカスケードバイ
アスを行うためのＭＯＳである。また、それぞれのＭＯ
Ｓに関しての等号（＝）は、特性が同一であることを示
す。ただし、所望する回路特性や性能によっては、全く
同一である必要ななく、ほぼ同様な特性でも十分に満足
する結果が得られる。

【００１７】以上の条件で、入力電圧（差動Ｖｉ＝（Ｖ
ｉ＋）−（Ｖｉ−））に対する出力電流（差動Ｉｏｕｔ
＝（Ｉｏｕｔ＋）−（Ｉｏｕｔ−））の関係は、図１０
のようになる。

【００１８】以下にこの回路の動作を説明する。先ず、
バイアス部で作られるバイアス電流Ｉｂｉａｓは、ニー
設定電圧と抵抗Ｒ１で決定され、 Ｉｂｉａｓ＝Ｖｋ／Ｒ１ となる。このバイアス電流を前記した条件で各差動部へ
ミラーすると、テール電流は Ｉａ＝Ｉｂ＝Ｉｂｉａｓ＝Ｖｋ／Ｒ１ となる。

【００１９】差動部１１０では、演算増幅器（Ａ２，Ａ
３）の一方の入力にソースが、そして他方の入力に入力
信号が接続されており、出力がゲートに接続されてい
る。従って、名目的には、入力信号のそれぞれの電圧
は、対応するソース電圧に等しくなるように制御されて
いる。このような差動部１１０に前述のようなテール電
流が流れ、そして、ΔＶｉ（ΔＶｉ＝（Ｖｉ＋）−（Ｖ
ｉ−））なる信号電圧が入力されたとすると、抵抗（Ｒ
２、Ｒ３）により、差動電流ΔＩａは、 ΔＩａ＝ΔＶｉ／（Ｒ２＋Ｒ３）＝ΔＶｉ／Ｒ１ となる。ただし、この関係が成り立つのは、 ΔＩａ＜Ｉａ までの範囲であり、それ以上の差動電圧が入力されても
テール電流以上の差動電流は流れようがないため、差動
電流ΔＩａは飽和する。差動電流ΔＩａが飽和する入力
電圧値は、 ΔＶｉ（ｓａｔ）＝Ｉａ×Ｒ１＝Ｖｋ となる。

【００２０】このような差動電流ΔＩａは、Ｉｏｕｔと
して出力されるので、この差動部１１０のみの伝達特性
は、図１０中の２点鎖線のようになる。

【００２１】一方、差動部１２０においても基本的には
差動部１１０と同じような動作をするので、その飽和す
る入力電圧は、 ΔＶｉ（ｓａｔ）＝Ｉｂ×（Ｒ４＋Ｒ５） となる。ここで、ソース抵抗が差動部１１０と異なって
おり、前述の条件から、Ｒ４＝Ｒ５＜Ｒ１であるため、
上式は ΔＶｉ（ｓａｔ）＝Ｉｂ×（Ｒ４＋Ｒ５）＞Ｉｂ×２×
Ｒ１ すなわち ΔＶｉ（ｓａｔ）＞Ｉｂ×２×Ｒ１＝２×Ｖｋ となり、差動部１２０は、差動部１１０と比べて十分大
きいポイントに飽和入力電圧がある。このため、所定の
入力信号範囲においては、実質的には線形の伝達特性と
見なすことができ、目的とする差動部１１０のニーポイ
ント付近に対する影響を与えない。差動部１２０のみの
伝達特性は、図１０中の一点鎖線で示したようになる。
この図では、差動部１２０のゲインは差動部１１０のゲ
インの１／１３としており、この場合、差動部１２０の
ニーポイントは、光電変換のダイナミックレンジを考慮
しても、差動部１１０のニーポイントに対して完全に無
視できる範囲である。

【００２２】結果的には、差動部１１０と差動部１２０
の出力の合計が、Ｉｏｕｔとして出力され、それは、図
１０の実線のようになり、所望のニー特性を得ることが
できる。この実施例において、各素子の値を変化させれ
ば、それぞれのニーポイントとゲインを得ることがで
き、自由にニー特性、すなわち総合の伝達特性を変化さ
せることができる。また、外部からニー設定電圧を可変
することでもニーポイントを変化させることができる。

【００２３】さらに別の差動部を本回路に追加すること
で、複数のニーポイントを持つ回路を実現することが出
きる。このように差動部を５つぐらい設けると、所謂ガ
ンマ特性の伝達特性を持つ回路を実現することができ
る。

【００２４】前述の実施例の形態は、もっとも単純な回
路でニー特性を実現できるため、低消費電力化には最適
な実施例と言える。

【００２５】しかしながら、より高速化を目指そうとす
る場合には、図１１に示すように入力部を改良すること
で、対応することが可能である。図８に示した実施例の
形態では、設定されているニーポイントよりも大きな入
力信号に対しては、回路が飽和しているため、言いかえ
れば、それぞれの入力信号に対応してソース電位が変化
しないため、その演算増幅器を含むフィードバック制御
が行われなくなっている。すなわち、そのような状態で
は、演算増幅器は、よりその出力信号を変位させようと
し、その出力電位は大きく変位する。しかし、その結果
が反転入力にフィードバックされてこない状態となって
いる。このような状態の後で、設定されているニーポイ
ントよりも小さな信号となった場合、通常の帰還動作に
復帰する、すなわち、演算増幅器の出力信号が大きく変
位している状態から通常の電位状態に復帰するのに浮遊
容量等の存在によりある程度の時間が必要である。この
復帰時間を少なくするための回路の実施例の形態が、図
１１に示す回路である。

【００２６】図１１では、図９における差動部１１０の
部分のみを示している。図９に対応する部分には同じ記
号を使用している。図９における差動部１２０の部分は
示していない。図１１を図９に適用した場合は、図９に
おける差動部１２０への入力信号は、図１１のＶｉ＋、
Ｖｉ−が結合される。図９において、所定の入力範囲で
飽和が発生する差動部１１０のみに対する図が図１１に
示す図である。図９における差動部１２０は、所定の入
力範囲では飽和が発生しないので、図１１に示す改良は
不要である。

【００２７】図１１では、所定値以上の入力信号レベル
に対して出力信号レベルの振幅が制限される伝達特性を
呈する回路について、より高速化を目指す場合の改良さ
れた回路の実施例を示している。

【００２８】実施例の形態として図１１に示すように、
図９の差動部１１０に対応する実差動部１１２に対し
て、新たにダミーの差動部１１１を設けている。ここで
図９と大きく異なる箇所は、演算増幅器はダミー側にの
み持たせ、ＮｘおよびＮｙなる新たなＭＯＳを追加し、
図９の差動部１１０に対応する実差動部１１２への入力
信号（それぞれのＭＯＳのゲート信号）を、ここの演算
増幅器の出力から供給していることである。ここで、Ｍ
ＯＳの値は、 Ｎｘ＝Ｎｙ＞Ｎ６＝Ｎ７（＝Ｎ６’＝Ｎ７’） としておく。このように選択することで、ダミー部が飽
和しない範囲では、ダミー差動部１１１と、実差動部１
１２のそれぞれの差動電流は、実質的に同一になる。従
って、このように改良された入力部を持つ本発明による
実差動部の回路動作も、前述した図９における場合と全
く同様になる。この改良された入力部を持つ実施の形態
の回路の特徴は、図９の実施例の形態に比べて、飽和状
態からの復帰時間が大幅に改善されることである。

【００２９】飽和からの復帰時間の視点から図９の実施
例を見ると、図９では、飽和時に差動対の一方の側の電
流がゼロになることで、演算増幅器のフィードバックル
ープが切れた状態になり、その出力ノード（ＮＭＯＳの
ゲート）電圧が振り切れてしまうために起こる。

【００３０】そこで、改良された実施例においては、ダ
ミー部１１１では、Ｎｘ、ＮｙのＭＯＳにより出力が振
り切れる前にオンし、新たなループを構成し、どのノー
ドも振り切れてしまうことのない様に工夫した。また、
サイズ的にはＮｘ、ＮＹの方が、Ｎ６（Ｎ６’）、Ｎ７
（Ｎ７’）よりも大きいため、飽和前の入力に対して影
響を与えることはない。このようにして得られたノード
電圧を、実差動部１１２のゲート電圧として与えれば、
飽和前はダミーの差動部１１１と同じ差動電流が流れ、
飽和点もダミー側と同じになり、かつ、飽和後において
はダミー部には新たなループで発生する差動電流が現わ
れているが、実差動部１１２にはそれが無いため、すな
わち、ダミー部に存在するＮｘやＮｙによる電流が無い
ため、差動電流は飽和電流そのものである。

【００３１】図１１に示すように、ダミー差動部１１１
のドレインは、実差動部１１２のドレインとは共通接続
していない。また、ダミー差動部１１１が飽和した時点
およびそれ以後については、ダミーのＮｘ、Ｎｙによる
ループで発生す演算増幅器の出力電圧が、飽和した時点
での電圧よりも確実に大きい（Ｎｘ、Ｎｙ＞Ｎ６、Ｎ７
であるから）。このため、実差動部１１２に与える影響
は、飽和の状態をより飽和状態に変化させるのみであ
り、結果的に実差動部１１２の飽和後の差動電流は変化
せず、所定の飽和電流で一定となる。そして、飽和状態
からの復帰は、ダミー部１１１の効果により短時間にな
り、より優れた高速応答特性を持つ回路が実現できるよ
うにする。

【００３２】また、図１１に示す回路は、高速なレベル
リミッタとしても使用可能である。図１１に示していな
い部分に対し図８を適用すれば、高速でかつ、リミッタ
レベルが安定した可変レベルリミッタとしても使用でき
る。

【００３３】上述したようなダミーの差動部とした理由
は、飽和レベル以前についてはダミーの差動部に実差動
部と同じ動作をさせ、飽和後においては、実差動部に対
して余分な出力を生じさせないようにし、同時にニーポ
イントレベルの温度安定性を考慮したことによる。その
ためには、上述したように、ダミー部１１１と実差動部
１１２の対応する各素子の特性や定数が同一もしくはほ
ぼ同一であることが望ましい。

【００３４】

【発明の効果】以上説明した通り、本発明によれば、簡
単な回路構成で、かつ高速性を保ったまま、所望のニー
特性を実現でき、さらに加えて、温度特性の良好で設定
可能な電流源を用いたＭＯＳ差動部を使用したことでニ
ーポイントレベルの安定性を含め、安定したニー特性を
持つ伝達特性を得ることができる。また、本発明による
回路、あるいは高速応答も可能な可変レベルリミッタの
構成を使用して、高速応答性に優れた、任意の非線形特
性を呈する回路を実現できる。これらの回路構成は、集
積化回路にする場合に適した構成である。

【図面の簡単な説明】

【図１】本発明の実施の形態の基本概念図を示した図で
ある。

【図２】基本概念図における線形な伝達特性を呈する第
２の増幅手段の入出力特性を示す図である。

【図３】基本概念図における所定値以上の入力信号に対
して出力信号レベルの振幅が制限される第１の増幅手段
の入出力特性を示す図である。

【図４】基本概念図における入力と加算手段の出力との
間の入出力特性を示す図である。

【図５】基本概念図を拡張し、基本概念図における第１
の増幅手段について、伝達特性がそれぞれ異なる複数の
増幅手段を設けた拡張された非線形回路手段を示す図で
ある。

【図６】拡張された非線形回路手段におけるそれぞれの
増幅手段の入出力特性の１例を示す図である。

【図７】拡張された非線形回路手段の入出力特性を示す
図である。

【図８】本発明の実施の形態による増幅回路の実施例を
示す図である。

【図９】本発明の実施の形態による基本構成の実施例で
あり、加算回路、バイアス部を含めた実施例を示す図で
ある。

【図１０】本発明の実施の形態による基本構成の実施例
における、それぞれの増幅回路の入出力特性と、判り易
くするために加算回路のゲインを１とした場合の、加算
回路出力との関係を示す図である。

【図１１】本発明の実施の形態の回路構成における改良
された信号入力部を示す図である。

【符号の説明】

１ 増幅器 ２ 増幅器（線形） １１ 増幅器 １２ 増幅器 １５ 増幅器 ２１ 差動部 ２２ 差動部 １１０ 差動部 １１１ ダミー部 １１２ 実差動部 １２０ 差動部 Ｖｉ 入力信号 Ｉｏｕｔ 出力電流 Ａ１〜Ａ５ 演算増幅器 Ｉａ、Ｉｂ 差動電流 Ｐ１〜Ｐ８ ＰＭＯＳ Ｎ１〜Ｎ９ ＮＭＯＳ Ｎ６’、Ｎ７’ ＮＭＯＳ Ｎｘ、Ｎｙ ＮＭＯＳ Ｒ１〜Ｒ５、 抵抗 Ｒ２’、Ｒ３’ 抵抗 Ｖｋ ニー設定電圧

Claims (6)

【特許請求の範囲】
1. 【請求項１】 所定値以上の入力信号レベルに対して出
   力信号レベルの振幅が制限される第１の伝達特性を呈す
   る第１の回路と、 入出力信号間において線形の第２の伝達特性を呈する第
   ２の回路と、 前記第１の回路および前記第２の回路の出力信号を加算
   する加算回路と、を備え、 前記第１の回路および前記第２の回路に共通に入力され
   る入力信号と、前記加算回路からの前記出力信号との間
   において、第３の伝達特性を実現することを特徴とする
   非線形回路。
2. 【請求項２】 所定値以上の入力信号レベルに対して出
   力信号レベルの振幅が制限される伝達特性を呈する回路
   であって、 それぞれの回路の伝達特性が異なる第１の複数の回路
   と、 入出力信号間において線形の伝達特性を呈する第２の回
   路と、 前記第１の複数の回路それぞれから出力される信号と、
   前記第２の回路からの出力信号を加算する加算回路と、
   を備え、前記第１の複数の回路および前記第２の回路に
   共通に入力される入力信号と前記加算回路からの出力信
   号との間において、第３の伝達特性を実現することを特
   徴とする非線形回路。
3. 【請求項３】 所定値以上の入力信号レベルに対して出
   力信号レベルの振幅が制限される伝達特性を呈する回路
   であって、 前記所定値が異なって設定されている複数の回路と、 前記複数の回路それぞれから出力される信号を加算する
   加算回路と、を備え、 前記複数の回路の１つについて前記所定値を、入力信号
   の所定レベル範囲外に設定し、前記複数の回路の残りに
   ついて前記所定値を、入力信号の所定レベル範囲内に設
   定し、 前記複数の回路に共通に入力される入力信号と前記加算
   回路からの出力信号との間において、第３の伝達特性を
   実現することを特徴とする非線形回路。
4. 【請求項４】 複数の差動増幅器と加算器とバイアス回
   路を含んだ非線形回路であって、 前記差動増幅器は、 差動対を構成する一対のＭＯＳトランジスタと、 それぞれの前記ＭＯＳトランジスタのソースにそれぞれ
   接続された２つのソース抵抗と、 短絡された前記２つのソース抵抗の他端部に接続された
   バイアス電流源と、 一方の前記ＭＯＳトランジスタの一方のゲートに出力端
   を接続すると共に前記ＭＯＳトランジスタのソースに反
   転入力端を接続した演算増幅器と、 他方の前記ＭＯＳトランジスタの一方のゲートに出力端
   を接続すると共に前記ＭＯＳトランジスタのソースに反
   転入力端を接続した演算増幅器とを備え、 前記加算器は、 前記複数の差動増幅器にそれぞれ対応する前記ＭＯＳト
   ランジスタのドレインから得られる差動信号を出力信号
   として得る加算回路とを備え、 前記バイアス回路は、前記複数の差動増幅器にそれぞれ
   接続されたバイアス電流源の電流値を所定値に設定する
   バイアス回路であり、 一対の前記演算増幅器の一方の演算増幅器の非反転入力
   端と他方の演算増幅器の反転入力端との間に差動入力信
   号を印加し、前記差動入力信号と前記加算回路からの出
   力信号との間に非線形の伝達特性を持たせることを特徴
   とする非線形回路。
5. 【請求項５】 一対のダミー差動増幅器および実差動増
   幅器と、差動増幅器と、加算器と、バイアス回路を含ん
   だ非線形回路であって、 前記ダミー差動増幅器は、 差動対を構成する一対のＭＯＳトランジスタと、それぞ
   れの前記ＭＯＳトランジスタのソースにそれぞれ接続さ
   れた２つのソース抵抗と、短絡された前記２つのソース
   抵抗の他端部に接続されたバイアス電流源と、一方の前
   記ＭＯＳトランジスタの一方のゲートに出力端を接続す
   ると共に前記ＭＯＳトランジスタのソースに反転入力端
   を接続した演算増幅器と、他方の前記ＭＯＳトランジス
   タの一方のゲートに出力端を接続すると共に前記ＭＯＳ
   トランジスタのソースに反転入力端を接続した演算増幅
   器と、それぞれの演算増幅器の出力端と反転入力端にド
   レインとソースを接続したＭＯＳトランジスタとを含
   み、 前記実差動増幅器は、差動対を構成する一対のＭＯＳト
   ランジスタと、それぞれの前記ＭＯＳトランジスタのソ
   ースにそれぞれ接続された２つのソース抵抗と、短絡さ
   れた前記２つのソース抵抗の他端部に接続されたバイア
   ス電流源とを含み、 前記加算器は、前記実差動増幅器および前記差動増幅器
   にそれぞれ対応するＭＯＳトランジスタのドレインから
   得られる差動信号を出力信号として得る加算回路を含
   み、 前記バイアス回路は、前記バイアス電流源の電流値を設
   定するバイアス回路であり、 前記ダミー差動増幅器と対応させた前記実差動増幅器の
   回路定数は実質的に同一であり、前記ダミー差動増幅器
   のそれぞれの演算増幅器の出力端を対応する前記実差動
   増幅器の差動対を構成するＭＯＳトランジスタのゲート
   に印加し、 前記ダミー差動増幅器のそれぞれの演算増幅器の対応す
   る非反転入力端、および差動増幅器の入力端に差動入力
   信号を、少なくとも１つの前記実差動増幅器と少なくと
   も１つの差動増幅器において前記加算回路に対応させて
   印加し、前記差動入力信号と前記加算回路からの出力信
   号との間に非線形の伝達特性を持たせることを特徴とす
   る非線形回路。
6. 【請求項６】 ダミー差動増幅器と実差動増幅器とバイ
   アス回路を含んだ非線形回路であって、 前記ダミー差動増幅器は、差動対を構成する一対のＭＯ
   Ｓトランジスタと、それぞれの前記ＭＯＳトランジスタ
   のソースにそれぞれ接続された２つのソース抵抗と、短
   絡された前記２つのソース抵抗の他端部に接続されたバ
   イアス電流源と、一方の前記ＭＯＳトランジスタの一方
   のゲートに出力端を接続すると共に前記ＭＯＳトランジ
   スタのソースに反転入力端を接続した演算増幅器と、 他方の前記ＭＯＳトランジスタの一方のゲートに出力端
   を接続すると共に前記ＭＯＳトランジスタのソースに反
   転入力端を接続した演算増幅器と、 それぞれの演算増幅器の出力端と反転入力端にドレイン
   とソースを接続したＭＯＳトランジスタを含み、 前記実差動増幅器は、差動対を構成する一対のＭＯＳト
   ランジスタと、それぞれの前記ＭＯＳトランジスタのソ
   ースにそれぞれ接続された２つのソース抵抗と、短絡さ
   れた前記２つのソース抵抗の他端部に接続されたバイア
   ス電流源とを含み、 前記バイアス回路は、前記バイアス電流源の電流値を設
   定するバイアス回路であり、 前記ダミー差動増幅器と前記実差動増幅器の回路定数は
   実質的に同一であり、前記ダミー差動増幅器のそれぞれ
   の演算増幅器の出力端を対応する実差動増幅器の差動対
   を構成する一対のＭＯＳトランジスタのゲートに印加
   し、 前記それぞれのダミー差動増幅器の前記それぞれの演算
   増幅器の対応する非反転入力端に差動入力信号を印加
   し、前記差動入力信号と前記実差動増幅器のそれぞれの
   ドレインからの出力信号との間に、所定レベル以上の入
   力信号に対する出力信号レベルの振幅をクリップするよ
   うにしたことを特徴とする非線形回路。