JP4422408B2

JP4422408B2 - 負荷容量によって分割された相互コンダクタンスの一定値を維持するためのバイアス回路

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Publication number: JP4422408B2
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Inventors: バザールジャニ、セイフォッラー; ゴールドブラット、ジェレミー
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Description

本発明は一般に集積回路、特にスイッチド・キャパシタ（ＳＣ）の演算増幅器（オペレーショナル・アンプ）またはＮＭＯＳまたはＰＭＯＳの差動対を用いる他のデバイスをバイアスするＣＭＯＳバイアス回路に関する。

差動対を含む演算増幅器は、例えば、ＳＣアナログ信号製造工程回路の部品として一般に集積回路の中で使用される。バイアス回路は演算増幅器の或る特性が温度変化または製造工程の変化にかかわらず実質的に一定の状態を維持するのを保証するために差動対に接続して使用される。例では、演算増幅器の差動対の中で一定の電流または一定の相互コンダクタンス（ｇ_ｍ）を維持するためのバイアス回路を含む。一定のｇ_ｍは一定の電流より有効である。ＳＣ回路に使用される演算増幅器では、ＳＣ回路の動作速度は主として演算増幅器の利得１の帯域幅によって限定される。特に、ＳＣ回路の整定時間は利得１の帯域幅が

で与えられる演算増幅器の利得１の帯域幅の強力な関数である。ここで、ｇ_ｍは演算増幅器の相互コンダクタンス、Ｃ_Ｌは実効負荷容量（キャパシタンス）である。
従って、一定のｇ_ｍだけを与えるバイアス回路はＳＣ回路の改善された動作速度を必ずしももたらすとは限らない。それよりも、一定のｇ_ｍ／Ｃ_Ｌを与えるバイアス回路の方が好ましい。次に、演算増幅器と共に使用する様々な従来のバイアス回路について述べ、そしてバイアス回路に関して起こる利得１の帯域幅問題について議論する。

図１はＳＣ回路における使用に適した典型的な演算増幅器１０を図示する。演算増幅器１０はＮＭＯＳデバイス１２及び１４の差動対と、ＰＭＯＳの電流ミラー・デバイス１３及び１５の差動対を含む。四個のデバイスは、図示のように、正電圧源Ｖ_ＤＤと連結点（ノード）Ａの間で相互接続される。ＮＭＯＳデバイス対は一対の電圧入力線１６及び１８にそれぞれ接続されたゲートを有する。出力線２０は図示のようにＮＭＯＳデバイス１４とＰＭＯＳデバイス１５を相互接続する連結点に接続される。負荷容量Ｃ_Ｌとなるキャパシタ２１は出力信号を外部負荷２２に結合する。電流またはｇ_ｍといった回路が製造工程の変化にもかかわらず一定であることを保証するために、演算増幅器はバイアス線２５に沿って供給され、且つ連結点Ａと接地端子間に接続された別のＮＭＯＳデバイス２４のゲートに印加されるバイアス信号によってバイアスされる。

図２は温度変化や製造工程の変化にかかわらず一定の電流を維持するためのバイアス回路２６と組合わせた図１の演算増幅器１０を図示する。バイアス回路２６は電流ミラーとして動作するように構成された単一のＮＭＯＳデバイス２９と組合わせた電流源２７を含む。この配列によって、演算増幅器は温度変化や製造工程の変化に関係なく電流源によって供給される電流に比例する一定の電流を維持するようにバイアスされる。

しかしながら、演算増幅器のｇ_ｍは一定には維持されない。むしろ、図２の演算増幅器のｇ_ｍは

によって与えられる。ここで、Ｉ_０はバイアス電流、ｖ_ＧＳはデバイス１２のゲート・ソース間の電圧で、Ｖ_Ｔはデバイス１２の閾値である。Ｖ_Ｔは温度及び製造工程の変化と共に変動する。このように、ｇ_ｍは温度及び製造工程の変化により変動する。更に、大部分の応用では、負荷容量（Ｃ_Ｌ）もまた製造工程の変化により約±１０％変動する。従って、一定の電流源によってバイアスされた演算増幅器の利得１の帯域幅は温度変化及び製造工程の変化によって引起こされるｇ_ｍ及びＣ_Ｌの変動により著しく変動する。従って、演算増幅器を使用するＳＣ回路の速度特性は低下する。

図３は温度変化及び製造工程の変化にかかわらず一定のｇ_ｍを維持するためのバイアス回路と組合わせた図１の演算増幅器１０を図示する。簡単に言えば、バイアス回路は一対の連結点Ｂ及びＣと接地端子との間に各々接続された一対のＮＭＯＳデバイス３２及び３４を含む。一対のＰＭＯＳデバイス３３及び３５は連結点Ｂ及びＣと正電圧源との間に各々接続される。ＮＭＯＳデバイス３２及び３４のゲートは連結点Ｂに接続される。ＰＭＯＳデバイス３３及び３５のゲートは連結点Ｃに接続される。ｇ_ｍ設定抵抗３６はＮＭＯＳデバイス３４と接地端子間に接続される。抵抗３６はチップ製作の後でその抵抗値が設定できるように一般的にはチップとは切離して置かれる。使用中は、バイアス回路３０は演算増幅器のＮＭＯＳデバイス１２及び１４のｇ_ｍをｇ_ｍ設定抵抗３６の抵抗値に逆比例する量に設定するバイアス電流を発生させるために電流ミラーとして動作する。事実上、バイアス回路は当技術分野では周知である自己バイアス・ウィドラー（Ｗｉｄｌａｒ）電流源のＭＯＳ版である。

このように、図３のバイアス回路は演算増幅器のｇ_ｍが製造工程及び温度の変化により少なくとも一次の次数で変動しないことを実質的に保証する。特に、この回路のキルヒホフ（Ｋｉｒｃｈｏｆｆ）電圧準位は
Ｉ_０Ｒ＋ｖ_ＧＳ２＝ｖ_ＧＳ１
によって与えられる。

ドレイン飽和電流についての二次方程式を

と仮定する。
バイアス回路のデバイス３２及び３４の閾電圧が（体積効果を無視して）等しければ、
ｖ_ＧＳ１−Ｖ_Ｔ＝２（ｖ_ＧＳ２−Ｖ_Ｔ）
ここから、
Ｉ_０Ｒ＝１／２（Ｖ_ＧＳ１−Ｖ_Ｔ）
従って、

このように、体積効果を無視すると、演算増幅器のデバイスのｇ_ｍはｇ_ｍ設定抵抗３６の抵抗値に単に逆比例する。あいにく、実用的集積回路では、体積効果は重要な問題を提起する。簡単に言えば、体積効果はソースと基板の間の電圧差によって生じる閾電圧Ｖ_Ｔの変化に関係する。電圧閾値の変化はソースと基板の間の電圧の平方根に比例する。

図３の回路では、閾電圧の変化は二つの別々の問題に帰結する。第一の問題はバイアス回路のＮＭＯＳデバイス３２及び３４間のソース電圧における変化から起こる。ＮＭＯＳデバイス３４のソースはデバイス３２のソースとは異なる電圧にあるので、ｇ_ｍは抵抗３６の抵抗値には単に逆比例せず、その代りに次の方程式：

で与えられる。ここでは

である。
ｇ_ｍのこの定式は次の方程式：
ｖ_ｇｓ１＝ｖ_ｇｓ２＋Ｉ・Ｒ−ｖ_ｔｅｒｒ
から得られ、そして

ただし

であるから

について解くと

となる

そして最終的に

が得られる。
第二の体積効果問題はバイアス回路のデバイス３２及び３４と演算増幅器のデバイス１２及び１４との間の実際の差の結果として起こる。バイアス回路において発生した実際の電流は閾電圧に比例し、従ってソース電圧の間のあらゆる変化は異なるｇ_ｍ値をもたらす。演算増幅器への入力共通モード電圧は一定であるから、デバイス１２及び１４のソース電圧は非追跡のｇ_ｍをもたらす製造工程によって異なる。その結果、温度変化や製造工程の変化は演算増幅器のｇ_ｍの変化をもたらす図１のＣＭＯＳバイアス回路によって十分に補償されない。従って、利得１の帯域幅はここでも影響を受ける。

これと共に譲渡され、「体積効果抹消回路を有する一定相互コンダクタンス・バイアス回路（Constant Transconductance Bias Circuit having Body Effect Cancellation Circuitry）」と題する米国特許第６，３２３，７２５号は一定のｇ_ｍを提供するため温度及び製造工程によって生じる変化に加えて体積効果によって生じる変化を補償する改良された一定ｇ_ｍバイアス回路を記述している。しかしながら、上に述べたように、演算増幅器を組込むＳＣ回路の速度特性は演算増幅器の利得１の帯域幅によって限定される。一定のｇ_ｍを与えるバイアス回路に関してさえも、利得１の帯域幅はバイアス回路の負荷容量（Ｃ_Ｌ）の変化の結果として変化する。従って、温度及び製造工程の変化にかかわらず、また体積効果にかかわらず実質的に一定のｇ_ｍ／Ｃ_Ｌを維持する、演算増幅器、またはＮＭＯＳの差動対と共に使用する改良されたバイアス回路を提供することは非常に望まく、そして発明の形態が主に目指すのはその目的に対するものである。

本発明の第一の形態に従って、温度及び製造工程の変化にかかわらず一定のｇ_ｍ／Ｃ_Ｌを維持するために、演算増幅器のＮＭＯＳ差動対といった、差動対をバイアスするのに用いるバイアス回路が提供される。バイアス回路は一対の電流源デバイス及び電流源デバイスの間で等価抵抗を発生させるための等価抵抗回路を含む。等価抵抗回路は一対の電流源デバイスを接続する標本化連結点と接地端子との間に接続された標本化キャパシタを含む。第一のクロック入力は標本化連結点及び第一の電流源デバイスとの間に接続され、第二のクロック入力は標本化連結点及び第二の電流源デバイスとの間に接続される。第一及び第二のクロック入力は抵抗値を等価にするため所定の標本化周波数で重なり合わないクロック信号を提供する。電圧設定回路はバイアス回路にバイアス信号を発生させるため回路を交差して電圧を印加する抵抗等価回路に接続される。バイアス線はバイアスされる差動対にバイアス信号を伝送する。

所定の周波数で重なり合わないクロック信号をもつ抵抗等価回路によって記述されたバイアス回路を提供することにより、バイアス回路のｇ_ｍ／Ｃ_Ｌは実質的に一定に維持され、それによりバイアスされる差動対内で決まった帯域幅を維持する。ＳＣ回路の演算増幅器に接続して使われるとき、一定の帯域幅によってＳＣ回路は温度及び製造工程の変化に関係なく一定のスイッチング速度での動作が可能である。

さらに、バイアス回路の電流源デバイスの間に抵抗等価回路を配置することによって、ＭＯＳＦＥＴのソース−ドレイン間の電圧差は除去され、それにより閾電圧のずれを取除く。従って、閾電圧に影響を及ぼす体積効果の変化はバイアス回路のｇ_ｍ／Ｃ_Ｌに重大な変化を引起こすことはない。ソースフォロア回路はまたバイアス回路の電流源デバイスのソース端子と差動対のソースとの間のあらゆる実際の差を大幅に除去し、それにより体積効果によって生じるｇ_ｍ／Ｃ_Ｌの変化を低減する。

本発明の第二の形態に従って、実質的に一定のｇ_ｍ／Ｃ_Ｌが維持され、且つバイアス回路の帯域幅の中心周波数がふらつかない、差動対をバイアスするのに使用する浮遊不感のバイアス回路が提供される。バイアス回路は一対の電流源デバイス及び電流源デバイスの間で等価抵抗を発生させるための抵抗等価回路を含む。抵抗等価回路は第一及び第二の電流源デバイスのゲートの間に接続されたキャパシタを含む。第一のクロック入力はキャパシタの第一の端子と第一の電流源デバイスのゲートとの間に接続され、そしてまたキャパシタの第二の端子と第二の電流源デバイスのゲートとの間に接続される。第二のクロック入力はキャパシタの第一の端子と接地端子との間に接続され、そしてまたキャパシタの第二の端子と接地端子との間に接続される。第一及び第二のクロック入力は抵抗値を等価にするため所定の標本化周波数で重なり合わないクロック信号を提供する。

記述されたキャパシタに接続された二組のクロック信号を提供することにより、一定のｇ_ｍ／Ｃ_Ｌが重大な移動もなく維持される。電流源のソース端子間の電圧差はまた除去され、それによって体積効果の変化について補償する。本発明の第一の形態と同様に、一対の抵抗等価回路はさもなくば一定ｇ_ｍ／Ｃ_Ｌバイアスに影響するかもしれない寄生容量の影響を取除くのを助けるため只一つではなく並列で使用できる。ソースフォロア回路はまたバイアス回路の電流源デバイスのソースと差動対のソースとの間のあらゆる実際の差を実質的に除去するために提供され、それにより体積効果によって生じるｇ_ｍ／Ｃ_Ｌにおける変化をさらに低減させる。

本発明の第三の形態に従って、差動対をバイアスするのに使用する別のバイアス回路が実質的に一定のｇ_ｍ／Ｃ_Ｌを維持するために提供される。バイアス回路は一対の電流源デバイス及びキャパシタを含む。第一のクロック入力はキャパシタの第一の端子とバイアスされる差動対からの電流出力線との間に接続される。第一のクロック入力はまたキャパシタの第二の端子と共通モード電圧入力線との間に接続される。第二のクロック入力はキャパシタの第一の端子と正の電圧参照線との間に接続され、そしてまた前記キャパシタの第二の端子と負の電圧参照線との間に接続される。第三のクロック入力は前記キャパシタの第一の端子と接地端子の間に接続され、そしてまた前記キャパシタの第二の端子と前記接地端子の間に接続される。第一、第二及び第三のクロック入力は抵抗値を等価にするため所定の標本化周波数で互いに重なり合わないクロック信号を提供する。

記述されたスイッチング・キャパシタに接続された三組のクロック入力を提供することによって、一定のｇ_ｍ／Ｃ_Ｌが重大なふらつきもなく維持され、さもなくば寄生容量によりもたらされる変化が実質的に回避される。ソースフォロア回路はまたバイアス回路の電流源デバイスのソースと差動対のソースとの間のあらゆる実際の差を実質的に除去するために提供され、それにより体積効果によって生じるｇ_ｍ／Ｃ_Ｌにおける変化をさらに低減させる。

本発明の方法及び装置の実施例が提供される。
本発明の特徴、目的、および長所は、同様な参照符号が全体にわたり対応して同一である図面と関連して取られる以下に始まる詳細な説明からさらに明らかになるであろう。

残りの図面を参照して本発明の典型的な実施例を述べる。実施例はＳＣ回路の単一端または差動対ＣＭＯＳ演算増幅器について記述される。しかしながら、本発明の原理は差動対を使用する他のデバイスと同様に、伸縮自由、折り重ねカスコード、二段極分割、及び多段の演算増幅器といった他の演算増幅器構造にも適用可能である。また、特定の実施例がＮＭＯＳ差動対をもつ演算増幅器を含めてここに記述される。本発明の形態はまたＰＭＯＳ差動対をもつ演算増幅器にも適用可能である。

図４はＮＭＯＳ差動対を有する演算増幅器１１０と共に使用する一定ｇ_ｍ／Ｃ_Ｌバイアス回路１２６を図示する。演算増幅器１１０は正電圧源Ｖ_ＤＤと連結点Ａの間に並列に接続されたＮＭＯＳデバイス１１６及び１１４の差動対とＰＭＯＳデバイス１１３及び１１５の差動対を含む。一対のＮＭＯＳデバイスは一対の電圧入力線１１２及び１１８にそれぞれ接続されたゲートを有する。出力線１２０は図示のデバイス１１４及びデバイス１１５を相互接続する連結点に接続される。キャパシタ１２１は、等価負荷容量Ｃ_Ｌを提供し、出力信号を外部負荷１２２に接続する。演算増幅器は入力線１１２及び１１８に沿って受信される信号間のあらゆる電圧差を増幅するように動作する。それらの差を表す出力信号は出力線１２０に沿って出力される。別のＮＭＯＳデバイス１２４は一定のｇ_ｍ／Ｃ_Ｌを提供しながら製造工程、温度及び体積効果の変化を補償するようにバイアス信号を受信するため差動ＮＭＯＳ対のソースと接地端子との間に接続される。

バイアス回路１２６は演算増幅器１１０によって使用するバイアス信号を提供するため電流ミラーとして動作する。バイアス回路１２６は連結点Ｂ及びＣと一対の第一ＮＭＯＳデバイス１２８及び１３０の相互接続されたソースの連結点との間で並列に接続された一対の第一ＮＭＯＳデバイス１２８及び１３０を含む。バイアス回路はまた連結点Ｂ及びＣと正電圧源との間で並列に接続された一対の第一ＰＭＯＳデバイス１３２及び１３４を含む。第一ＮＭＯＳデバイス１２８のゲートは連結点Ｂに交差接続される。第一ＮＭＯＳデバイス１３０のドレインは連結点Ｃに交差接続される。抵抗等価回路１３６は図示の第一ＮＭＯＳデバイスのゲートの間に接続される。抵抗等価回路は標本化キャパシタ１３７と、固定周波数の重なり合わないクロック標本化信号ｃｋ１及びｃｋ２を提供する一対の入力クロック信号スイッチ１３９及び１４０とを含む。標本化クロックｃｋ１及びｃｋ２は図４に示したように重なり合わない。

バイアス信号が生成されることを保証するために、回路１３６を交差して電圧降下が必要である。従って、電圧設定回路はバイアス回路１２６の中に設けられる。電圧設定回路は一対の第一ＮＭＯＳデバイス１２８及び１３０の相互接続されたソースの連結点に接続されたソースを有する一対の第二ＮＭＯＳデバイス１４１及び１４２と正電圧源に接続されたソースを有する一対の第二ＰＭＯＳデバイス１４４及び１４６を含む。第二ＮＭＯＳデバイスのゲートは共に接続される。第二ＰＭＯＳデバイスのゲートは共に接続され、そして第一ＰＭＯＳデバイスのゲートに接続される。第二ＰＭＯＳデバイス１４４のドレインは連結点Ｂに接続される。第二ＮＭＯＳデバイス１４１のドレインはＮＭＯＳデバイス１３０のゲートに接続される。第二のデバイス１４２及び１４６のドレインは共に接続される。最後に、第二ＮＭＯＳデバイス１４１及び１４２のゲートはデバイス１４２及び１４６のドレインを相互接続する連結点Ｄに交差接続される。この構成に関して、様々な第二ＮＭＯＳデバイス及び第二ＰＭＯＳデバイスは抵抗等価回路を交差して電圧を発生させ、それによりＳＣ抵抗等価回路を経て電流を保証するための電流ミラーとして機能する。

このように、図４のバイアス回路は幾つかの従来のバイアス回路で見られる簡単な抵抗器ではなく固定周波数の標本化クロック信号により駆動される抵抗等価回路を含む。従って、一定のｇ_ｍ／Ｃ_Ｌは単に一定のｇ_ｍより旨く実現される。特に、回路１３６によって提供される等価抵抗値は：

である。ここで、ｆ_ｓは二つの入力クロックの標本化周波数で、Ｃは標本化キャパシタ１３７の容量である。この回路では、定常状態で、ｇ_ｍの値は１／Ｒであり、従って

または、代わりに

である。
演算増幅器の利得１の帯域幅は標本化クロック周波数によってこのように確定され、これは一般的に非常に安定な量である。利得１の帯域幅を決定することによって、演算増幅器の整定時間は一定になる。また、ｗ_０はこのように決定され、余裕（マージン）やそれに関連する余分の電力消費は必要でない。ｇ_ｍ及びバイアス生成器内の標本化キャパシタＣ_Ｌの双方は電力を節約するために演算増幅器のｇ_ｍと、負荷の調整版になるように好ましくは選択される。また、バイアス回路がオフ−チップの抵抗や、他のオフ−チップの部品を必要とせず、簡単なディジタル周波数分周器を使うことによって容易にプログラム可能になることは注目すべきである。

さらに、ＮＭＯＳデバイスの一つと接地端子との間ではなく第一ＮＭＯＳデバイスのゲート間に作られた等価抵抗値によって、二つの第一ＮＭＯＳデバイスの閾電圧が実質的に等価にされる。従って、他の場合には閾電圧における差の結果としてｇ_ｍ／Ｃ_Ｌの変化の原因となる前述の体積効果の変化は発生しない。このように、回路のｇ_ｍ／Ｃ_Ｌは温度及び製造工程の変化に加えて閾電圧差に基づく体積効果の変化に対して実質的に免除になる。

体積効果によるｇ_ｍ／Ｃ_Ｌにおける変化をさらに低減させるために、ソースフォロア回路がまた提供される。ソースフォロア回路は他の場合にはバイアス回路の第一ＮＭＯＳデバイスと演算増幅器のＮＭＯＳデバイスとのソース電圧の差の結果としてもたらされる変化を低減するのに役立つ。ソースフォロア回路は接地端子に接続されたソースを有する一対の第二ＮＭＯＳデバイス１５０及び１５２と、デバイス１５２及び正電圧源の間に接続されたただ一つの第二ＰＭＯＳデバイス１５４を含む。ソースフォロア回路は、図示のように、正電圧源とＮＭＯＳデバイス１５０のドレインの間に接続された別のＮＭＯＳデバイス１５６を含む。デバイス１５６のゲートは入力線１１２及び１１８に沿った演算増幅器に供給された信号と関連する共通モード電圧を受取るため共通モード電圧入力線１５８に接続される。

この構成によって、ソースフォロア回路はバイアス回路の第一ＮＭＯＳデバイスのソース電圧を演算増幅器のＮＭＯＳデバイスのソース電圧に等しくするように動作する。従って、バイアス回路によって生成されたバイアス電流信号はソース電圧の不一致において生じる体積効果と同様に、製造工程や温度の変化によって実質的に影響されない。バイアス電流線１２５はバイアス電流を演算増幅器に接続するため第二ＮＭＯＳデバイス１５０及び１５２のゲートを演算増幅器のバイアス・デバイス１２４のゲートへ相互接続する。

このように、図４は製造工程及び温度の変化にかかわらず実質的に一定のｇ_ｍ／Ｃ_Ｌを提供するだけでなく体積効果もまた同様に補償するバイアス回路を図示する。一つの特定の例では、第一ＮＭＯＳデバイス１２８及び第一ＰＭＯＳデバイス１３２及び１３４は全てＷ／Ｌの幅・長さ比を有し、第一ＮＭＯＳデバイス１３０は４Ｗ／Ｌの幅・長さ比を有する。第二ＮＭＯＳデバイスもまた４Ｗ／Ｌの幅・長さ比を有する。第二ＰＭＯＳデバイスはＷ／Ｌの幅・長さ比を有する。デバイス１５２及び１５４はＷ／Ｌの幅・長さ比を有する。デバイス１５０は５Ｗ／Ｌの幅・長さ比を有し、デバイス１５６は２Ｗ／Ｌの幅・長さ比を有する。

上で述べたように、図４のバイアス回路はただ一つの抵抗等価回路を含む。図５は一対の抵抗等価回路が寄生容量効果を低減させるのを助けるために並列で提供される代替実施例１２６'を図示する。図５のバイアス回路は図４のバイアス回路に類似であり、関連の差異だけを詳細に述べる。

図５のバイアス回路は一対の抵抗等価回路１３６_１及び１３６_２を含む。抵抗等価回路はそれぞれ標本化キャパシタ１３７_１及び１３７_２を含み、双方は一対の入力クロック信号スイッチ１３９_１及び１３９_２と１４０_１及び１４０_２を有する。入力クロック信号スイッチ１３９_１及び１３９_２は固定周波数の重なり合わないクロック標本化信号ｃｋ１及びｃｋ２をそれぞれ受信する。入力クロック信号スイッチ１４０_１及び１４０_２は固定周波数の重なり合わないクロック標本化信号ｃｋ２及びｃｋ１をそれぞれ受信する。このように、図５のバイアス回路は相互からは逆の標本化クロックｃｋ１及びｃｋ２を有する一対の抵抗等価回路を含む。この構成によって、第一の抵抗等価回路のスイッチング・キャパシタは他の抵抗等価回路のスイッチング・キャパシタが放電しているとき充電をしており、その逆も同様である。

図６及び図７はＳＣ回路の演算増幅器と共に使用する、もしくはＮＭＯＳ差動対を含む他のデバイスと共に使用する浮遊不感バイアス回路の二つの実施例を図示する。図６及び図７のバイアス回路は図４及び図５のバイアス回路に類似であり、関連の差異だけを詳細に述べる。同様の素子は１００だけ増やした同様の参照番号を用いて表される。

図６の浮遊不感バイアス回路２２６はただ一つのスイッチング・キャパシタと組合わせて二つのｃｋ１信号入力及び二つのｃｋ２を供給されるただ一つの抵抗等価回路２３６を含む。特に、抵抗等価回路２３６は一対のｃｋ１クロック信号入力２３９Ａと２３９Ｂとの間に接続され、次には（順番で）第一ＮＭＯＳデバイス２２８及び２３０のそれぞれのゲートに接続されるスイッチング・キャパシタ２３７を含む。その上、回路２３６はキャパシタ２３７の反対端子を、図示のように、第一ＮＭＯＳデバイスのソースに接続される連結点Ｅに接続する一対のｃｋ２信号入力２４０Ａ及び２４０Ｂを含む。

この構成によって、ｃｋ１が能動状態のとき、スイッチング・キャパシタ２３７は第一ＮＭＯＳデバイスのゲートと結合される。しかしながら、クロック信号ｃｋ２が能動状態のとき、スイッチング・キャパシタデバイスは第一ＮＭＯＳデバイスのソースと結合される。従って、対称的構成が提供され、クロック信号における変化はバイアス回路によって生成されるバイアス信号におけるいかなる正味の変化にならない。従って、バイアス回路は実質的に浮遊に対して不感である。

図７は図６のそれと類似した浮遊不感バイアス回路２２６'を図示するが、ここでは一対の抵抗等価回路が寄生容量効果を低減するために提供される。簡単に言えば、一対の抵抗等価回路２３６_１及び２３６_２が並列に接続される。等価抵抗回路２３６_１は、図示のように構成された、一対のｃｋ１クロック信号スイッチ２３９Ａ_１及び２３９Ｂ_１と一対のｃｋ２クロック信号スイッチ２４０Ａ_１及び２４０Ｂ_１とを組合わせてただ一つのスイッチド・キャパシタ２３７_１を含む。抵抗等価回路２３６_２は、図示のように構成された、一対のｃｋ２クロック信号スイッチ２３９Ａ_２及び２３９Ｂ_２と一対のｃｋ１クロック信号スイッチ２４０Ａ_２及び２４０Ｂ_２とを組合わせたただ一つのスイッチド・キャパシタ２３７_２を含む。回路２３６_１のスイッチ２３９Ａ_１及び２３９Ｂ_１はｃｋ１クロック信号を受信し、一方、回路２３６_２のスイッチ２３９Ａ_２及び２３９Ｂ_２はｃｋ２クロック信号を受信する。同様に、回路２３６_１のスイッチ２４０Ａ_１及び２４０Ｂ_１はｃｋ２クロック信号を受信し、一方、回路２３６_２のスイッチ２４０Ａ_２及び２４０Ｂ_２はｃｋ１クロック信号を受信する。

従って、図７のバイアス回路は逆のクロック入力を有する一対の対称的抵抗等価回路を提供し、それにより他の場合には寄生容量によって引起こされるあらゆる影響を除外する。
これまでは述べてきたことは、等価抵抗として確定するためスイッチング・キャパシタにおいて使用する一対の固定の重なり合わない入力クロック信号を用いる一定ｇ_ｍ／Ｃ_Ｌバイアス回路の様々な実施例である。下記では、三つの互いに重なりのない入力クロック信号ｃｋ１、ｃｋ２及びｃｋ３が使用される実施例を述べる。図８のバイアス回路は他の場合には図４−７のバイアス回路に類似しており、関連の差異だけを述べる。先と同じく、同様の素子は１００だけ増やした同様の参照番号を用いて表される。

図８はバイアス回路がただ一つのスイッチング・キャパシタ３３７を有するただ一つの抵抗等価回路３３６を含む、演算増幅器３１０と共に使用するバイアス回路を図示する。しかしながら、抵抗等価回路とスイッチング・キャパシタ３３７がバイアス回路の第一ＮＭＯＳデバイスのゲート間で直接接続される前述の実施例とは異なり、図８のバイアス回路の抵抗等価回路は分離している。特に、スイッチング・キャパシタ３３７は一対のｃｋ１クロック信号入力スイッチ３３９Ａと３３９Ｂ、一対のｃｋ２クロック信号入力スイッチ３４１Ａと４４１Ｂ及び一対のｃｋ３クロック信号入力スイッチ３４３Ａと３４３Ｂの間に接続される。線３２０に沿って供給された、演算増幅器の出力はｃｋ１スイッチ３３９Ａに接続される。ＮＭＯＳデバイスへの共通モード電圧信号入力３５８はまたｃｋ１スイッチ３３９Ｂに接続される。線３１６に沿って演算増幅器に供給された正電圧参照信号はまたｃｋ２クロック信号入力３４１Ａに接続される。線３１８に沿って供給された負電圧参照信号はまたｃｋ２クロック・スイッチ３４１Ｂに供給される。ｃｋ３クロック・スイッチ３４３Ａ及び３４３Ｂは両方とも接地端子に接続される。最後に、線３１６及び３１８に沿って供給された正及び負電圧参照信号はまた第一ＮＭＯＳデバイス３２８及び３３０のゲートにそれぞれ接続される。

この構成によって、利得１の帯域幅演算増幅器は非常に安定な量である、標本化クロック周波数によって決定される。バイアス生成器内のｇ_ｍ及び標本化キャパシタＣ_Ｌの双方は電力を節約するためにそれぞれ演算増幅器のｇ_ｍと負荷の基準化されたバージョンになるように選択される。このように、前述の解析は、少なくとも安定した状態について、一定のｇ_ｍ／Ｃ_Ｌが達成されることを確定する。実施によっては、定常状態が達成される前に、非線形効果が発生するかもしれない。しかしながら、これらの非線形効果は、究極的に確立されるｇ_ｍ／Ｃ_Ｌバイアスに実質的に影響しない。

このように、様々な改善が差動対を使用する演算増幅器または他のデバイスと共に使用する一定ｇ_ｍ／Ｃ_Ｌバイアス回路において記述されてきた。それらの改善は差動ＮＭＯＳを用いるデバイスに関して主として記述されてきた。それらの改善は他の場合は温度変化、製造工程の変化或いは体積効果によって引起こされる変化を実質的に除去するように動作する。回路の他の特徴及び利点はまた同様に提供される。それらの改善はまた差動ＰＭＯＳ対を用いるデバイス内で利用される。この点に関して、上述の様々な回路内で、ＮＭＯＳデバイスはＰＭＯＳデバイスと置換ができ、逆もまた同様である。しかしながら、特定のデバイス・サイズ、動作電圧、等々は差動ＰＭＯＳ実施については多分異なるであろう。

典型的な実施例は関連する実施例の特徴を図示する概要図を参照して主として記述されてきた。実用的システムの完全な実施の全ての部品が必ずしも詳細に図示、或いは記述されているものではないことを認識しなくてはならない。それよりも、本発明の完全な理解にとって必要なそれらの部品だけが図示、且つ記述されてきた。実際の実施はさらに多くの部品を含むか、或いは実施によっては、さらに少ない部品を含むかもしれない。典型的実施例の記述は当業者が本発明を行うか、或いは使用することを可能にするために提供される。これらの実施例に対する様々な修正は当業者にとって明白であり、ここに定義された一般原理は発明能力を使用することなく他の実施例に適用できる。このように、本発明はここに示された実施例に限定されることを意図するものではなく、ここに開示された原理及び新規な特徴と両立する最も広い範囲を与えられるべきである。

ＳＣ回路における使用に適合した従来の演算増幅器を図示する。一定の電流バイアス回路と共に図１の演算増幅器を図示する。一定のｇ_ｍバイアス回路と共に図１の演算増幅器を図示する。単一の抵抗等価回路が一対の重なり合わないクロック信号と共に使用される本発明の第一の典型的な実施例に従って構成された一定のｇ_ｍ／Ｃ_Ｌバイアス回路をもつ演算増幅器を図示する。

一対の対称な抵抗等価回路が一対の重なり合わないクロック信号と共に使用される本発明の第二の典型的な実施例に従って構成された一定のｇ_ｍ／Ｃ_Ｌバイアス回路をもつ演算増幅器を図示する。浮遊不感な抵抗等価回路が一対の重なり合わないクロック信号と共に使用される本発明の第三の典型的な実施例に従って構成された一定のｇ_ｍ／Ｃ_Ｌバイアス回路をもつ演算増幅器を図示する。

一対の対称な浮遊不感な抵抗等価回路が一対の重なり合わないクロック信号と共に使用される本発明の第四の典型的な実施例に従って構成された一定のｇ_ｍ／Ｃ_Ｌバイアス回路をもつ演算増幅器を図示する。抵抗等価回路が三つの重なり合わないクロック信号と共に使用される本発明の第五の典型的な実施例に従って構成された一定のｇ_ｍ／Ｃ_Ｌバイアス回路をもつ演算増幅器を図示する。

符号の説明

１１０…演算増幅器１２６…一定ｇ_ｍ／Ｃ_Ｌバイアス回路１３６…抵抗等価回路

Claims

差動対のソース電流および相互コンダクタンスを一定に維持するために、差動対をバイアスするのに使用するバイアス回路であって、
相互接続されたソースを有する一対のトランジスタ・デバイス（１２８、１３０）を含み、このトランジスタ・デバイス（１３０）のソース電流を発生させる手段、
前記一対のトランジスタ・デバイスのゲート間に等価抵抗を発生させる手段であり、容量を提供する手段と、等価抵抗を確定するために固定された所定の標本化周波数で前記一対のトランジスタ・デバイスの前記ゲートに容量を提供する手段を選択的に接続する手段とを含む等価抵抗を発生させる前記手段、
ソース電流を生成する前記手段が等価抵抗を発生させる前記手段によって発生された等価抵抗に比例してバイアス電流もまた生成させるように等価抵抗を発生させる前記手段に電圧を印加する手段、及び
差動対にバイアス電流を印加する手段を含むバイアス回路。
トランジスタ・デバイスがＮＭＯＳデバイスである請求項１のバイアス回路。
ソース電流を発生させる前記手段が、
第一及び第二の連結点それぞれと前記相互接続されたソースの連結点の間に並列に接続された第一及び第二のＮＭＯＳデバイス（１２８、１３０）、及び
第一及び第二の連結点それぞれと正電圧源の間に並列に接続された第一及び第二のＰＭＯＳデバイス（１３２、１３４）を含み、
前記第一及び第二のＮＭＯＳデバイス（１２８）のゲートは一緒に接続され、さらに第一の連結点に接続され、且つ
前記第一及び第二のＰＭＯＳデバイスのゲートは一緒に接続され、さらに第二の連結点に接続される、請求項２のバイアス回路。
等価抵抗を発生させる前記手段が、
標本化連結点と前記相互接続されたソースの連結点との間に接続されたキャパシタ、及び
標本化連結点と前記第一のＮＭＯＳデバイスのゲートとの間に接続された第一のクロック入力及び標本化連結点と前記第二のＮＭＯＳデバイスのゲートとの間に接続された第二のクロック入力を含み、
第一及び第二のクロック入力が所定の標本化周波数で重なり合わないクロック信号を提供する、請求項３のバイアス回路。
等価抵抗を発生させる前記手段が、
第一の標本化連結点と前記相互接続されたソースの連結点との間に接続された第一のキャパシタ、及び
第一の標本化連結点と前記第一のＮＭＯＳデバイスのゲートとの間に接続された第一のクロック入力及び第一の標本化連結点と前記第二のＮＭＯＳデバイスのゲートとの間に接続された第二のクロック入力、
第二の標本化連結点と接地端子との間に接続された第二のキャパシタ、及び
第二の標本化連結点と前記第一のＮＭＯＳデバイスの前記ゲートとの間に接続された第三のクロック入力、及び第二の標本化連結点と前記第二のＮＭＯＳデバイスの前記ゲートとの間に接続された第四のクロック入力を含み、
前記第一及び第二のクロック入力は所定の標本化周波数で重なり合わないクロック信号を提供し、且つ前記第三及び第四のクロック入力は所定の標本化周波数で重なり合わないクロック信号を提供する、請求項３のバイアス回路。
等価抵抗を発生させる前記手段が、
キャパシタ、及び
前記キャパシタの第一の端子と前記第一のＮＭＯＳデバイスの前記ゲートとの間に接続された第一のクロック入力、および前記キャパシタの第二の端子と前記第二のＮＭＯＳデバイスの前記ゲートとの間に接続されたもう一つの第一のクロック入力、
前記キャパシタの第一の端子と前記相互接続されたソースの連結点との間に接続された第二のクロック入力、および前記キャパシタの第二の端子と前記相互接続されたソースの連結点との間に接続されたもう一つの第二のクロック入力を含み、
前記第一及び第二のクロック入力は所定の標本化周波数で重なり合わないクロック信号を提供する、請求項３のバイアス回路。
等価抵抗を発生させる前記手段が、
第一のキャパシタ、及び
前記第一のキャパシタの第一の端子と前記第一のＮＭＯＳデバイスの前記ゲートとの間に接続された第一のクロック入力、および前記第一のキャパシタの第二の端子と前記第二のＮＭＯＳデバイスの前記ゲートとの間に接続されたもう一つの第一のクロック入力、
前記第一のキャパシタの第一の端子と前記相互接続されたソースの連結点との間に接続された第二のクロック入力、および前記第一のキャパシタの第二の端子と前記相互接続されたソースの連結点との間に接続されたもう一つの第二のクロック入力、
第二のキャパシタ、
前記第二のキャパシタの第一の端子と前記第一のＮＭＯＳデバイスの前記ゲートとの間に接続された第三のクロック入力、および前記第二のキャパシタの第二の端子と前記第二のＮＭＯＳデバイスの前記ゲートとの間に接続されたもう一つの第三のクロック入力、
前記第二のキャパシタの第一の端子と前記相互接続されたソースの連結点との間に接続された第四のクロック入力、および前記第二のキャパシタの第二の端子と前記相互接続されたソースの連結点との間に接続されたもう一つの第四のクロック入力を含み、
前記第一及び第二のクロック入力は所定の標本化周波数で重なり合わないクロック信号を提供し、且つ前記第三及び第四のクロック入力は所定の標本化周波数で重なり合わないクロック信号を提供する、請求項３のバイアス回路。
等価抵抗を発生させる前記手段に電圧を印加する前記手段が、
前記第二のＮＭＯＳデバイスのゲートと前記相互接続されたソースの連結点との間に接続された第三のＮＭＯＳデバイス（１４１）、
第三の連結点と前記相互接続されたソースの連結点との間に接続された第四のＮＭＯＳデバイス（１４２）、
第一の連結点と正電圧源との間に接続された第三のＰＭＯＳデバイス（１４４）、及び
第三の連結点と正電圧源との間に接続された第四のＰＭＯＳデバイス（１４６）を含み、
第三及び第四のＮＭＯＳデバイスのゲートは一緒に接続され、さらに第三の連結点に接続される、請求項３のバイアス回路。
差動対にバイアス電流を印加する前記手段が、
前記相互接続されたソースの連結点と接地端子との間に接続された一対のトランジスタ・デバイス（１５０、１５２）からなるソースフォロア回路を含み、前記ソースフォロアの回路の出力を差動対に接続するバイアス線を含む、請求項１のバイアス回路。
差動対のソース電流および相互コンダクタンスを一定に維持するために、差動対をバイアスするのに使用するバイアス回路であって、
一対の電流源デバイス、
前記一対の電流源デバイスのゲートの間に等価抵抗を発生させる抵抗等価回路であり、標本化キャパシタと、等価抵抗を確定するために固定された所定の標本化周波数で一対の電流源デバイスのゲートに標本化キャパシタを接続するスイッチング回路を含む抵抗等価回路、
前記抵抗等価回路に電圧を印加するため前記抵抗等価回路に接続された電圧設定回路、
前記一対の電流源デバイスの共通接続されたソースと接地端子との間に接続されたソースフォロア回路、及び
ソースフォロア回路からの出力を前記差動対に接続するバイアス線を含むバイアス回路。
前記抵抗等価回路が、
前記一対の電流源デバイスの相互接続されたソースの連結点と標本化連結点との間に接続されたキャパシタ、及び
標本化連結点と前記一対の電流源デバイスの一つとの間に接続された第一のクロック入力、及び標本化連結点と前記一対の電流源デバイスのもう一つとの間に接続された第二のクロック入力を含み、
前記第一及び第二のクロック入力は所定の標本化周波数で重なり合わないクロック信号を提供する、請求項１０のバイアス回路。
前記抵抗等価回路が、
キャパシタ、
前記キャパシタの第一の端子と前記一対の電流源デバイスの一つの前記ゲートとの間に接続された第一のクロック入力、および前記キャパシタの第二の端子と前記一対の電流源デバイスのもう一つの前記ゲートとの間に接続されたもう一つの第一のクロック入力、
前記キャパシタの第一の端子と前記一対の電流源デバイスの相互接続されたソースの連結点との間に接続された第二のクロック入力、および前記キャパシタの第二の端子と前記相互接続されたソースの連結点との間に接続されたもう一つの第二のクロックを含み、
前記第一及び第二のクロック入力は所定の標本化周波数で重なり合わないクロック信号を提供する、請求項１０のバイアス回路。
前記一対の電流源デバイスが第一及び第二のＮＭＯＳデバイスを含む請求項１０のバイアス回路。
前記抵抗等価回路が、
第一及び第二のＮＭＯＳデバイスのゲート間に接続された第一のキャパシタ、及び
前記第一のキャパシタの第一の端子と前記第一のＮＭＯＳデバイスのゲートとの間に接続された第一のクロック入力、および前記第一のキャパシタの第二の端子と前記第二のＮＭＯＳデバイスの前記ゲートとの間に接続されたもう一つの第一のクロック入力、
前記第一のキャパシタの第一の端子と前記第一及び第二のＮＭＯＳデバイスの相互接続されたソースの連結点との間に接続された第二のクロック入力、および前記第一のキャパシタの第二の端子と前記相互接続されたソースの連結点との間に接続されたもう一つの第二のクロック入力、
第二のキャパシタ、
前記第二のキャパシタの第一の端子と前記第一のＮＭＯＳデバイスの前記ゲートとの間に接続された第三のクロック入力、および前記第二のキャパシタの第二の端子と前記第二のＮＭＯＳデバイスの前記ゲートとの間に接続されたもう一つの第三のクロック入力、
前記第二のキャパシタの第一の端子と前記相互接続されたソースの連結点との間に接続された第四のクロック入力、および前記第二のキャパシタの第二の端子と前記相互接続されたソースの連結点との間に接続されたもう一つの第四のクロック入力を含み、
前記第一及び第二のクロック入力は所定の標本化周波数で重なり合わないクロック信号を提供し、且つ前記第三及び第四のクロック入力は所定の標本化周波数で重なり合わないクロック信号を提供する、請求項１３のバイアス回路。
前記一対の電流源デバイスが第一及び第二の連結点それぞれと第一及び第二のＮＭＯＳデバイスの相互接続されたソースの連結点の間で並列に接続された第一及び第二のＮＭＯＳデバイスを含み、そして
前記バイアス回路は第一及び第二の連結点それぞれと正電圧源の間で並列に接続された第一及び第二のＰＭＯＳデバイスを含み、
前記第一及び第二のＮＭＯＳデバイスのゲートは一緒に接続され、さらに第一の連結点に接続され、且つ
前記第一及び第二のＰＭＯＳデバイスのゲートは一緒に接続され、さらに第二の連結点に接続された、請求項１３のバイアス回路。
前記電圧設定回路が、
前記第二のＮＭＯＳデバイスのゲートと前記相互接続されたソースの連結点との間に接続された第三のＮＭＯＳデバイス、
第三の連結点と前記相互接続されたソースの連結点との間に接続された第四のＮＭＯＳデバイス、
第一の連結点と正電圧源との間に接続された第三のＰＭＯＳデバイス、及び
第三の連結点と正電圧源との間に接続された第四のＰＭＯＳデバイスを含み、
第三及び第四のＮＭＯＳデバイスのゲートは一緒に接続され、さらに第三の連結点に接続され、且つ
第三及び第四のＰＭＯＳデバイスのゲートは一緒に接続され、さらに第二の連結点に接続された、請求項１５のバイアス回路。
前記差動対が、
第一及び第二の入力線それぞれに接続された第五及び第六のＮＭＯＳデバイスのゲートを有し、第四の連結点と正電圧源との間に並列に、ＰＭＯＳデバイスＰＢ３、ＰＢ４からなるカレントミラー回路を介して、接続された第五及び第六のＮＭＯＳデバイス（３１２、３１４）、及び
バイアス線を介してバイアス回路に接続された第七のＮＭＯＳデバイスのゲートを有し、第四の連結点と接地端子との間に接続された第七のＮＭＯＳデバイス（ＭＢ７）を含む、請求項１６のバイアス回路。
バイアス線が第一及び第二のＮＭＯＳデバイスと接地端子との間に接続されたソースフォロア回路に接続される請求項１５のバイアス回路。
第一及び第二のＮＭＯＳデバイスのソースに接続されたソースフォロア回路を含み、ソースフォロア回路が差動対の共通モード電圧を入力するように設定されたゲート電圧を有する請求項１３のバイアス回路。
ソースフォロア回路が、
正電圧源と第一及び第二のＮＭＯＳデバイスのソースとの間に接続され、且つ共通モード電圧入力線（１５８）に接続されたゲートを有するＮＭＯＳデバイス（ＭＢ８、１５６）、
第一及び第二のＮＭＯＳデバイスのソースと接地端子との間に接続されたＮＭＯＳデバイス（ＭＢ６、１５０）、及び
正電圧源と接地端子との間に直列に接続されたＮＭＯＳデバイス（ＭＢ５、１５２）およびＰＭＯＳデバイス（ＰＢ５、１５４）を含み、
ＮＭＯＳデバイス（ＭＢ６、１５０およびＭＢ５、１５２）のゲートは一緒に接続され、且つＮＭＯＳデバイス（ＭＢ５、１５２）のドレインと接続され、
ＮＭＯＳデバイス（ＭＢ５、１５２）のドレインは差動対の第七のＮＭＯＳデバイスのゲートに接続される請求項１９のバイアス回路。