JP3022594B2 - 調整可能な遅延を有する遅延回路 - Google Patents

調整可能な遅延を有する遅延回路

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Description

【発明の詳細な説明】 （技術分野） 本発明の主題はスイッチングフリップフロップを使用
する調整可能な遅延を有する遅延回路である。
（背景技術） 従前の技術によると、そのような回路はクロックに結
合されたＤ型フリップフロップを使用している。遅延は
抵抗−容量積RCにより決定され、それは集積回路で可変
遅延を得ることを困難にしている。米国特許第4,795,92
3号と米国特許第4,862,020号はその遅延が可変電圧によ
り連続的に調整可能である集積可能な遅延回路を記載し
ている。これらの回路はいくつかの差動段を必要とし、
その出力は連結され、従って相対的に複雑な回路とな
る。本発明の主題は第１パラグラフで述べられたタイプ
の回路であり、その遅延は連続的に調整可能であり、ま
た簡単に使用される。
（発明の開示） 本発明による回路は、第１および第２入力と第１およ
び第２出力を有する差動増幅器（Ａ）を具え、上記のス
イッチングフリップフロップを生成するよう第１および
第２出力は第１および第２入力にそれぞれフィードバッ
クループされ、該ループは第１加算器（AD1）と第２加
算器（AD2）を含み、各加算器は第１、第２および第３
入力ならびに出力を有し、第１および第２加算器の上記
の第１入力は上記のフィードバックループを生成するよ
う差動増幅器の第１および第２出力にそれぞれ接続さ
れ、上記の第２入力は遅延すべき信号（V1 +,V1 -）を受
信するように第１および第２端子にそれぞれ接続され、
かつ第３入力は第１および第２制御電圧（V3 +,V3 -）を
受信するように配置され、上記の遅延は第１制御電圧と
第２制御電圧（V3 +,V3 -）の間の差の関数であり、そし
て第１および第２加算器（AD1,AD2）の出力は差動増幅
器（Ａ）の第１および第２入力にそれぞれ接続されてい
ることを特徴としている。
好ましい実施例によると、少なくとも１つの上記の加
算器が、第１トランジスタと第２トランジスタを具え、
第１トランジスタと第２トランジスタのベースはそれぞ
れ上記の加算器の第２および第１入力を形成し、第１ト
ランジスタの主電流路は第１抵抗器および第１電流源に
直列に配設され、第２トランジスタの主電流路は第２抵
抗器および第２電流源に直列に配設され、上記の第１お
よび第２電流源は上記の第１および第２制御電圧の一方
により制御される値を有する電流を供給しようとするも
のであり、上記の加算器はさらに第３抵抗器と第４抵抗
器を具える直列分枝を具え、上記の直列分枝は一方では
第１抵抗器と第１電流源に共通な点に接続され、かつ他
方では第２抵抗器と第２電流源に共通な点に接続されて
いる。第１および第２抵抗器は同じ値を有することがで
きる。第１および第２電流源は同じ電流値を有すること
ができる。
第１および第２制御電圧はそれぞれ値V0＋ΔＶとV0−
ΔＶを有し、ここでΔＶはその絶対値がV0より小さい変
数である。
図面を参照し、非限定的な実例により与えられる説明
から本発明はさらに良く理解されよう。
（実施例） 第１図によると、差動増幅器Ａは２つの入力と、信号
V2 -とV2 +それぞれ伝える２つの出力を有している。これ
らの２つの出力はそれぞれ２つの多重入力加算器AD1とA
D2を通して対応する入力にフィードバックループされて
いる。このフィードバックループはスイッチングフリッ
プフロップを形成している。
信号V2 +を受信するフィードバック入力の外に、加算
器AD1は信号V1 +を受信する信号入力端子と、変更できる
直流電圧レベルV3 +を受信する制御入力端子とを有して
いる。
信号V2 -を受信するフィードバック入力の外に、加算
器AD2は信号V1 -を受信する信号入力端子と、変更できる
直流電圧レベルV3 -を受信する制御入力端子とを有して
いる。
信号V1 +とV1 -は遅延すべき入力信号の２つの極性を表
している。信号V3 +とV3 -はスイッチングフリップフロッ
プのオフセット動作を得るために使用され、かつそれら
の値は遅延Δｔの値に影響する。第２図は矩形波信号の
遅延値Δｔを例示している。
例えば、 V3 +＝V0＋ΔＶ V3 -＝V0−ΔＶ V0＝一定電圧 ΔＶ＝V0よりも小さい絶対値の可変電圧（正あるいは負
あるいは零） と設定できる。
制御電圧は電圧加算器の第３入力に挿入された直接制
御電圧である。
第3a図と第3b図は加算器AD1とAD2の好ましい実施例を
表し、ここで電圧V3 +とV3 -は電流源から入っている。制
御信号は例えば電流源の強度を制御する電圧である。
第3a図によると、加算器AD1は２つのnpnトランジスタ
T1とT2を具え、そのコレクタは電圧電源VCCに接続さ
れ、そのベースは信号V1 +とV2 +をそれぞれ受信し、その
エミッタはトランジスタT1に対して抵抗器R1と可変電流
源I1を直列に具える分枝に接続され、トランジスタT2に
対して可変電流源I2に直列な抵抗器R4を具える分枝に接
続されている。
抵抗器R1と可変電流源I1に共通な点Ａと、抵抗器R4と
可変電流源I2に共通な点Ｂとの間に、２つの抵抗器R2と
R3が直列に配設され、信号Vin +を伝えるその共通点Ｃは
増幅器Ａの１つの入力に接続されている。
電流源I1とI2からの電流は１つの電圧、好ましくは同
じ電圧により制御できる。これは集積回路形の製造を可
能にする。
第3b図によると、加算器AD2は２つのnpnトランジスタ
T3とT4を具え、そのコレクタは電圧電源VCCに接続さ
れ、そのベースは信号V2 -とV1 -をそれぞれ受信し、かつ
そのエミッタはトランジスタT3に対しては抵抗器R5と可
変電流源I3を、そしてトランジスタT4に対しては抵抗器
R8と可変電流源I4を直列に具える分枝に接続されてい
る。
抵抗器R5と可変電流源I3に共通な点Ｄと、抵抗器R8と
可変電流源I4に共通な点Ｅとの間に、２つの抵抗器R6と
R7が直列に配設され、信号Vin -を伝えるその共通点Ｆは
増幅器Ａの別の入力に接続されている。電流源I3とI4か
らの電流は全く同一の電圧により制御できる。
第４図は好ましい実施例を示し、ここで加算器AD1とA
D2は共に第3a図と第3b図の展開に従い（同じ参照ラベル
で）、かつここで増幅器Ａはその連結エミッタが電流源
Ｉに接続されている２つのトランジスタT10とT11を持つ
差動段からなっている。トランジスタT10とT11のコレク
タはそれぞれ抵抗器R10とR11を通して電圧電源VCCに接
続され、それらのベースはそれぞれ点ＣとＦに接続され
ている。出力信号V2 -を伝えるトランジスタT10のコレク
タはトランジスタT3のベースに接続され、出力信号V2 +
を伝えるトランジスタT11のコレクタはトランジスタT2
のベースに接続されている。
本発明の基本概念は、遅延Δｔを変えるために差動増
幅器の入力の静止点（quiescent point）を変えること
からなっている。換言すれば、点ＣとＦは変更できる直
流電位にもたらされ、そしてこれから示すように遅延は
これらの電位間の差に依存している。
Ia（第3a図）を抵抗器R1に流れる電流とする。
VBE1をトランジスタT1のベース・エミッタ電圧とし、
VBE2をトランジスタT2のベース・エミッタ電圧とする。
ベース抵抗とベース電流を無視すると、以下の式が得ら
れる。
V1 +−VBE1−R1Ia−（Ia−I1）（R2＋R3）＝ V2 +−VBE2−R4（I1＋I2−Ia） および VBE1−VBE2＝VTLOG｛Ia/（I1＋I2−Ia｝ VT＝26mV 従って もしIa≒（I1＋I2）/2なら VBE1≒VBE2である。
この条件はさらに説明されよう。
仮定として、 R1＝R4 R2＝R3 I1＝I2＝I0＋ΔＩと選ぶと、 Vin +＝V1 +−R1Ia−R2（Ia−I1）−VBE1 Vin +＝（V1 +＋V2 +）/2−R1（I0＋ΔＩ）−ＶBE1 （１） これはV3 +の値に対応し、 V3 +＝2R1（I0＋ΔＩ） である。（加算器AD1は利得0.5を有している） もしIa≒I1なら、すなわち （V1 +−V2 +）＜＜２（R1＋R2）I1なら、 VBE1≒VBE2 である。
同様に、第3b図の線図に対して、そしてR5＝R8および
R6＝R7,I3＝I4＝I0−ΔＩと仮定すると、以下の式を得
る。
そこから V3 -＝−2R5（I0−ΔＩ）（加算器利得0.5） もし（V1 -−V2 -）＜＜２（R5＋R6）I3なら VBE3≒VBE4 である。VBE3とVBE4はトランジスタT3とT4のベース・エ
ミッタ電圧を表している。
式（１）と（２）は（R1＝R5と選んで） を与える。ここでΔVinはスイッチングフリップフロッ
プの動作点のオフセットを表している。
差動段を支配する式によると、 が得られ、ここでR10＝R11,th＝双曲線正接関数であ
る。
差動段が平衡していると（Vin +＝Vin -、V1 +はV1 -に等
しくない。
事実、その場合に V1 +−V1 -＝4R1ΔＩ＋2VTLOG{(I0＋ΔＩ)/(I0−Ｉ)} が得られる。差動段の平衡におけるV1 +とV1 -の差はΔＩ
のみに依存し、すなわち、第3a図と第3b図の加算器の電
流間の差に依存している。
振幅の50％における応答時間（t50と示す）は以下の
ようになる。
t50＝4VT/R10IτLOG（２＋R110/4VT＋ R10I/VT・ΔI/ΔV1） t50は遅延すべき信号のピーク・ツー・ピーク振幅V1
による、遅延の特性値として取られよう。そしてτ＝差
動段の固有応答時間であり、 Ｃ＝その平衡線図における差動段のキャパシタンス（T
10とT11の各コレクタの１つのキャパシタンス）であ
る。
上記の計算はある仮定（R1＝R4＝R5＝R8,R2＝R3およ
びR6＝R7）により実行されたが、しかしもちろんこれは
必要条件を含んでいない。特に、一方ではR1とR4および
R5とR8との間の比、他方ではR2とR3およびR6とR7との間
の比は波形の対称性に影響し、すなわち降下時間に等し
いか、あるいはそれとは異なっている上昇時間を得るこ
とができる。事実異なる応答時間は、もしAD1とAD2が異
なるなら、各入力で得ることができる。
R2＜R3に対して、位相進みは対応する入力で得られ、
位相遅れはR2＞R3に対して得られる。
R1＜R4に対して、位相進みは対応する入力で得られ、
位相遅れはR1＞R4に対して得られる。
同様な理由は一方ではR5とR8に、他方ではR6とR7に適
用される。
事実、上記の抵抗器の値は一方ではVin +とVin -の間の
差の値に、他方ではτの値に影響する。
２つのセルAD1とAD2が構造的に同一であるという仮定
の下に、次の式が得られる。
ΔVin＝Vin +−Vin -＝（R3＋R4）／（R1 ＋R2＋R3＋R4）［（V1 +V1 -）−R1（I1 −I3）−（VBE1−VBE2）］＋（R1＋R2）／（R1 ＋R2＋R3＋R4）［（V2 +−V2 -）−R4（I2 −I4）−（VBE3−VBE4）］ およびI1−I3＝I2−I4＝２ΔＩ 前に引用された式を逆にし、かつV2 +−V2 -Vin +−Vin -
の関数として与えると、Vin +−Vin -＝2VTarcth｛２（V2
+−V2 -）/R10I｝ が得られる。
arcth＝逆双曲線正接関数である。
それより、 ヒステリシス条件は次のように書ける。
すなわち、 それより動作条件は である。
【図面の簡単な説明】
第１図は本発明による遅延回路を示し、 第２図は本発明による回路の遅延関数の一例を示し、 第3a,3b図および第４図は本発明の実施例を示してい
る。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/13

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】スイッチングフリップフロップを使用する
    調整可能な遅延を有する遅延回路において、 第１および第２入力と第１および第２出力を有する差動
    増幅器（Ａ）を具え、上記のスイッチングフリップフロ
    ップを生成するよう第１および第２出力は第１および第
    ２入力にそれぞれフィードバックループされ、該ループ
    は第１加算器（AD1）と第２加算器（AD2）を含み、各加
    算器は第１、第２および第３入力ならびに１出力を有
    し、第１および第２加算器の上記の第１入力は上記のフ
    ィードバックループを生成するよう差動増幅器の第１お
    よび第２出力にそれぞれ接続され、上記の第２入力は遅
    延すべき信号（V1 +,V1 -）を受信するように第１および
    第２端子にそれぞれ接続され、かつ第３入力は第１およ
    び第２制御電圧（V3 +,V3 -）を受信するように配置さ
    れ、上記の遅延は第１制御電圧と第２制御電圧（V3 +,V3
    -）の間の差の関数であり、そして第１および第２加算
    器（AD1,AD2）の出力は差動増幅器（Ａ）の第１および
    第２入力にそれぞれ接続されていることを特徴とする回
    路。
  2. 【請求項２】少なくとも１つの上記の加算器が第１トラ
    ンジスタ（T1）と第２トランジスタ（T2）を具え、第１
    トランジスタ（T1）と第２トランジスタ（T2）のベース
    はそれぞれ上記の加算器の第２および第１入力を形成
    し、第１トランジスタ（T1）の主電流路は第１抵抗器
    （R1）および第１電流源（I1）に直列に配設され、第２
    トランジスタ（T2）の主電流路は第２抵抗器（R4）およ
    び第２電流源（I2）に直列に配設され、上記の第１およ
    び第２電流源は上記の第１および第２制御電圧の一方に
    より制御される値を有する電流を供給しようとするもの
    であり、上記の加算器はさらに第３抵抗器（R2）と第４
    抵抗器（R3）を具える直列分枝を具え、上記の直列分枝
    は一方では第１抵抗器（R1）と第１電流源（I1）に共通
    な点に接続され、かつ他方では第２抵抗器（R4）と第２
    電流源（I2）に共通な点に接続されていること、を特徴
    とする請求項１に記載の回路。
  3. 【請求項３】第１抵抗器（R1）と第２抵抗器（R4）が実
    質的に同じ電流値を有し、かつ、第１電流源（I1）と第
    ２電流源（I2）が実質的に同じ値を有すること、を特徴
    とする請求項２に記載の回路。
  4. 【請求項４】第３抵抗器（R2）と第４抵抗器（R3）が実
    質的に同じ値を有することを特徴とする請求項２あるい
    は３に記載の回路。
  5. 【請求項５】第１および第２制御電圧がそれぞれ値V0＋
    ΔＶとV0−ΔＶを有し、ここでΔＶはその絶対値がV0よ
    り小さい変数であることを特徴とする請求項１から４の
    いずれか１つに記載の回路。
JP2321378A 1989-11-28 1990-11-27 調整可能な遅延を有する遅延回路 Expired - Lifetime JP3022594B2 (ja)

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FR8915624 1989-11-28

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EP (1) EP0430365B1 (ja)
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