JP3514460B2 - 記録担体上のトラックから情報を読み出す装置 - Google Patents

記録担体上のトラックから情報を読み出す装置

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JP3514460B2 JP51070995A JP51070995A JP3514460B2 JP 3514460 B2 JP3514460 B2 JP 3514460B2 JP 51070995 A JP51070995 A JP 51070995A JP 51070995 A JP51070995 A JP 51070995A JP 3514460 B2 JP3514460 B2 JP 3514460B2
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Description

【発明の詳細な説明】 本発明は、磁気記録担体から情報信号を読み出す情報
信号読出装置であって、 一定電位の第１接続点に接続された第１端子、及び第
２端子を設けた磁気抵抗素子を有する読出ヘッドと、バ
イアス電流を発生させる第１バイアス電流手段と、情報
信号を出力する出力端子、前記第１バイアス電流手段に
結合された第１端子及び前記磁気抵抗素子の前記第２端
子に結合された第２端子を有する第１増幅回路とを具
え、 直列接続の前記第１バイアス電流手段、前記第１増幅
回路及び前記磁気抵抗素子を、一定電圧の第２接続点と
前記一定電位の第１接続点との間に形成し、 前記第１増幅回路は、第１トランジスタ、第１帰還回
路、第１負荷インピーダンス及び第１キャパシタ素子を
有し、 前記第１トランジスタの第１主電流端子を、前記第１
増幅回路の前記第２端子に接続し、前記第１トランジス
タの第２主電流端子を、前記第１増幅回路の前記第１端
子に接続し、かつ、前記第１トランジスタの制御端子
を、前記第１帰還回路を介して前記第１増幅回路の前記
出力端子に接続し、 前記第１負荷インピーダンスを、前記第１増幅回路の
前記出力端子と基準電圧端子との間に結合するようにし
た情報信号読出装置に関するものである。
このような装置は米国特許明細書第5,270,882号から
既知である。この既知の装置では、磁気抵抗素子の電流
バイアス及び電流感応が組み合わされ、これにより低ノ
イズの増幅が行われる。
本発明の目的は、既知の装置のノイズ特性を改善する
ことである。本発明の特徴によれば、この既知の装置
は、前記情報信号読出装置が、バイアス電流を発生させ
る第２バイアス電流手段と、出力端子、前記第２バイア
ス電流手段及び前記出力端子に結合された第１端子、及
び磁気抵抗ヘッドの第２端子に結合させるための第２端
子を有する第２増幅回路とを具え、 直列接続の前記第２バイアス電流手段、前記第２増幅
回路及び前記磁気抵抗素子を、前記一定電位の第２接続
点と前記一定電位の第１接続点との間に形成し、 前記第２増幅回路は、第２トランジスタ、第２帰還回
路、第２負荷インピーダンス及び第２キャパシタ素子を
有し、 前記第２トランジスタの第１主電流端子を、前記第２
増幅回路の前記第２端子に接続し、前記第２トランジス
タの第２主電流端子を、前記第２増幅回路の前記第１端
子に結合し、かつ、前記第２トランジスタの制御端子
を、前記第２帰還回路を介して前記第２増幅回路の前記
出力端子に結合し、 前記第２負荷インピーダンスを、前記第２増幅回路の
前記出力端子と前記基準電圧端子との間に結合し、 前記第２トランジスタの制御端子を、前記第２キャパ
シタ素子を介して前記第１増幅回路の前記第２端子に結
合するとともに、前記第１トランジスタの制御端子を、
前記第１キャパシタ素子を介して前記第２増幅回路の前
記第２端子に結合するようにしたことを特徴とするもの
である。
本発明の装置は、既知の装置を、第１及び第２キャパ
シタ素子を接地する代わりに個々の増幅器の第２端子に
交差結合した平衡形態に改良する。交差結合により第１
及び第２トランジスタのノイズ抵抗の分流が発生し、第
１及び第２トランジスタのノイズを低減するのに有効で
ある。
他のノイズ低減は、前記第１増幅回路の前記第１端子
を、前記第１増幅回路の前記第１端子に接続された第１
主電流端子及び前記第１増幅回路の前記出力端子に結合
された第２主電流端子を有するカスコードトランジスタ
を介して、前記第１増幅回路の前記出力端子に結合し、 前記第２増幅回路の前記第１端子を、前記第２増幅回
路の前記第１端子に接続された第１主電流端子及び前記
第２増幅回路の前記出力端子に結合された第２主電流端
子を有するカスコードトランジスタを介して、前記第２
増幅回路の前記出力端子に結合するようにした装置で得
られる。
ノイズを低くするには、第１及び第２トランジスタを
大きくする必要がある。これら大きいトランジスタをカ
スコード接続することにより、以下の利点が得られる。
第１及び第２バイアス電流発生器がそれぞれ、カスコー
ドトランジスタの非常に低いオーム性エミッタに電流を
供給するので、大きな第１及び第２トランジスタ並びに
第１及び第２バイアス電流発生器は低出力インピーダン
スを有することができる。大きな第１及び第２トランジ
スタのドレイン−ゲートキャパシタンスはミラー効果を
生じない。第１及び第２バイアス電流発生器はより低い
バイアス電流及びこれに対応するより低いノイズを発生
する。その理由は、磁気抵抗素子に対する全バイアス電
流の一部が、並列に配置したカスコードトランジスタか
ら供給されるからである。バイアス電流発生器は低電圧
ノードに電流を供給し、その結果最大電圧範囲がバイア
ス電流源に対して利用することができ、例えば大きなエ
ミッタデジェネレーション抵抗を有する電流源トランジ
スタを用いることにより、バイアス電流発生器を低ノイ
ズに対して最も望ましくすることができる。
本発明の以上説明した及び他の特徴及び利点は、添付
図面を参照して後に説明する本発明の好適実施例から明
らかである。
図１は記録担体上のトラックから情報を読み出す既知
の装置を示す。
図2A,2B,2Cは図１の装置に用いる種々の帰還回路を示
す。
図3A,3B,4A,4B及び５は図１の装置に用いる種々の増
幅回路を示す。
図６は本発明による平衡装置を示す。
図７は、MR素子と増幅回路との間の電気的接続の全体
に亘って設けた遮蔽手段を有する装置を示す。
図８は、ディスク形状の記録担体上のトラックからの
情報の読み出しを示す。
図9A及び9Bは、互いに結合して二つ又はそれ以上の別
個のMR素子を介した多重通信方式の読み出しを実現でき
る回路部を示す。
図10は、それぞれが二つのMR素子を有する二つ又はそ
れ以上の別個のヘッドを介した多重通信方式の読み出し
を実現する回路部を示す。
図11は、本発明による平衡装置に用いる増幅器を示
す。
図12は、本発明による平衡装置の一実施例を示す。
図面中、同様の部材には同一の符号を付す。
図１は、米国特許明細書第5,270,882号から既知の装
置の基本回路構成を示す。この装置は、磁気抵抗（MR）
素子Rm1を有する読出ヘッド（図示せず）と、バイアス
電流Ib1を発生させるバイアス電流発生器２と、増幅回
路１とを具える。磁気抵抗素子Rm1の第１端子３を、接
地電位である一定電位13の第１接続点に接続する。バイ
アス電流発生器２の出力端子５を、増幅回路１の第１端
子６に結合する。バイアス電流発生器２の第２端子を、
一定電位12（＋で示した正の電源電圧）の接続点に結合
する。増幅回路１の第２端子７を磁気抵抗素子Rm1の第
２端子に結合する。出力端子8,8´を、読み出された情
報信号の供給に利用できる。
増幅回路１は、トランジスタT1,帰還回路F1及びキャ
パシタ素子C1を具える。トランジスタT1を、MOSFET又は
jFETの形態とする。そのソース端子を増幅回路１の第２
端子７に結合する。そのドレイン端子を増幅回路１の第
１端子６に結合する。そのゲート端子を、キャパシタ素
子C1を介して一定電位13の第１接続点に結合する。ま
た、帰還回路F1を、トランジスタT1のゲートと増幅回路
１の端子６との間に結合する。トランジスタT1のドレイ
ン端子を、付加インピーダンスR11を介して基準点10に
も結合する。基準点10では、後に説明するように一定で
ある必要がなく変動可能な電圧Vrefを利用できる。出力
端子8,8´には、負荷インピーダンスR11の全体に亘って
発生する電圧が存在する。バイアス電流発生器２、増幅
回路１（より詳細には増幅器１のトランジスタT1）及び
MR素子Rm1を、端子３及び12間に直列接続されるように
する。
図から明らかなように、MR素子Rm1を、その端子３を
介して接地する。さらに、ディスク形状の記録担体（図
示せず）から情報信号を読み出す装置に用いられる場
合、好適にはディスクも接地する。このために、ヘッド
とディスクとの間に電圧差が発生するおそれを制限す
る。これにより、ヘッドとディスクとの間にも発生して
ヘッドを損傷するおそれがある放電が回避される。
MR素子Rm1、増幅器１及びバイアス電流発生器２を、
二つの（電源）端子３及び12間に直列接続されるように
する。したがって、バイアス電流発生器２から供給され
る電流がMR素子Rm1に供給され、その結果MR素子及び増
幅回路１にバイアスがかけられる。増幅回路を流れるこ
のバイアス電流により、ある程度ノイズが発生するよう
になり、このノイズは、増幅回路を流れる電流が大きく
なると小さくなる。増幅回路をMR素子及びバイアス電流
発生器に並列にした場合、MR素子にバイアスをかけると
ともに、増幅回路のノイズを低くするのに必要とされる
電流を増幅回路の入力段に供給するためには、電流をよ
り大きくする必要がある。したがって、図１の装置では
ノイズがより小さくなり、かつ、必要とされるバイアス
電流がより小さくなり、これは電池で電源電圧を給電し
た場合特に有利である。
増幅回路が、ロングテイルペアの場合の二つの代わり
に図１の実施例のように一つのみのトランジスタを有す
る場合、増幅回路はノイズがより低くなる。
MR素子Rm1により検出された磁界が変動すると、MR素
子の抵抗値が変動する。トランジスタT1のゲートを、交
流信号に対してはキャパシタC1を介して接地する。これ
は、交流信号に対して、MR素子Rm1の端子４が接地され
ているものとみなされることを意味する。その結果、MR
素子の抵抗値は、直列接続を流れる電流の変動によって
のみ変動しうる。これら電流変動は負荷インピーダンス
R11を介して端子10に供給され、これにより負荷インピ
ーダンスR11の両端間に電圧変動が起こる。この電圧変
動は増幅回路の出力信号として端子8,8´で検出され
る。
帰還回路F1は低遮断周波数を実現する。キャパシタC1
と一体にすることができるように、F1の抵抗値を高くす
る必要がある。その結果、トランジスタT1が直流信号用
のダイオードのように動作し、したがってバイアス電流
Ib1をMR素子Rm1に供給することができる。帰還回路F1を
インピーダンス網とする。その最も簡単な形態では、帰
還回路を抵抗とすることができる。
装置を、端子３及び12に供給される低電源電圧で使用
するのに適するようにするために、端子４及び６間の電
圧降下をできるだけ小さくして、最大電圧範囲がバイア
ス電流源（２）に利用できるようにする必要がある。そ
の結果、バイアス電流源を低ノイズに対して最適にする
ことができる。
図2Aは帰還回路F1の詳細図を示す。このような構成に
より、帰還回路F1を高オーム性とするとともにトランジ
スタT1の両端間の電圧降下をできるだけ小さくすること
ができる。帰還回路F1は、MOSトランジスタであるトラ
ンジスタT3と、バイポーラトランジスタT4と、抵抗R1と
を具える。両トランジスタT1及びT3を同一の型、すなわ
ちMOSFET又はjFETとする。トランジスタT1のゲート端子
を、帰還回路の端子t1に結合する。この端子t1を、抵抗
R1を介して第３トランジスタT3のゲート端子に結合す
る。第３トランジスタT3のソース端子を第４トランジス
タT4のエミッタ端子に結合する。トランジスタT4のベー
ス端子を、帰還回路の端子t2に結合し、この端子t2を、
増幅回路の端子６に結合する。トランジスタT3のゲート
及びドレイン端子を相互接続してダイオードを形成す
る。さらに、この相互接続されたゲート及びドレイン端
子を、電流源21を介して一定電位の接続点12に結合す
る。トランジスタT4のエミッタを、電流源24を介して一
定電位13の第１接続点に結合する。さらに、トランジス
タT4のコレクタを一定電位12の第２接続点に結合する。
これら電流源はトランジスタT3及びT4に電流を供給す
る。
図2Aの帰還部によって、−Vth＋Vdの電圧シフトが端
子t1とt2との間で得られる。ここでVthを、トランジス
タT1及びT3のようなMOSトランジスタのしきい値電圧と
し、Vdをバイポーラダイオードの両端間の電圧とする。
その結果、図１の増幅回路の端子６と７との間の電圧差
は大体Vd、すなわちほぼ0.7Vとなる。
より詳細には、端子６と７との間の電圧差はVd＋Vch1
−Vch2となる。ここで、Vch1及びVch2をそれぞれトラン
ジスタT1及びT3のチャネル電圧とし、これらVch1及びV
ch2はこれらトランジスタを流れるドレイン電流に依存
する（Vch1＝Vgs−Vth、ここでVgsをゲート−ソース電
圧とし、Vthをトランジスタのしきい値電圧とす
る。）。
さらに、端子t1とt2との間の帰還回路により形成され
たインピーダンスを高オーム性として、増幅回路の周波
数特性の下側帯域端の遮断周波数に対して所望の低い値
を得るようにする。図2Aの回路は、正（12）及び負（1
3）の電源端子に結合された電流源を有する。
図2Bは、図2Aの帰還回路の他の詳細図を示す。この回
路は、正の電源端子のみに接続した電流源を有する。図
2Bの回路はさらに、一つ又は複数のダイオードのダイオ
ード配置25と、バイポーラトランジスタT24と、電流源2
2と、抵抗R24とを具える。電流源22を、一定電位の接続
点12とトランジスタT4のコレクタとの間に結合するとと
もに、ダイオード配置25を介してトランジスタT24のベ
ース端子にも結合する。前記トランジスタT24のベース
端子を、抵抗R24を介して一定電位の接続点13にも結合
する。トランジスタT24のエミッタを一定電位の接続点1
3に結合するとともに、そのコレクタを、相互接続され
たトランジスタT4及びT3のエミッタ及びソースに結合す
る。
素子22、25、R24及びT24によって形成された回路部
を、図2Aの電流源24と有効に置換する。
図2A及び2Bの回路は、抵抗R1に並列接続されたスイッ
チS1も示す。図１の増幅回路を動作させる場合、すなわ
ちMR素子を流れる電流値を変える必要がある場合、キャ
パシタC1を先ず充電（又は放電）する必要があり、その
結果増幅回路を初期状態にすることができる。迅速に初
期状態にするために、制御信号入力端子100に供給され
る切替信号の影響下で、抵抗R1をスイッチS1によって短
絡させ、その結果キャパシタC1を充電する電流を電流源
21から供給することができ、又は、電流源24を介して放
電を起こすことができる。したがって、キャパシタC1の
充電時間は、電流源21から供給することができる最大電
流によって制限され、かつ、放電時間は、電流源24から
受け取ることができる最大電流によって制限される。ト
ランジスタT24により、電流源22を流れる電流の1/2の大
きさに電流を降下させることができるので、図2Aの電流
源24を図2Bの素子22,25、R24及びT24に置換すると、放
電時間が短縮される。
図2Cは、キャパシタC1の充電時間を短縮することがで
きる帰還回路を示す。図2Cの回路は、MOSトランジスタT
5、バイポーラトランジスタT6及びバイポーラダイオー
ド素子40も具える。トランジスタT5のゲート及びドレイ
ン端子を相互接続し、これら両端子を電流源21及びトラ
ンジスタT6のベース端子に結合する。トランジスタT3及
びT5のソース端子を相互接続する。トランジスタT6のコ
レクタ端子を、一定電位の接続点12に結合する。トラン
ジスタT6のエミッタ端子を、相互接続されたトランジス
タT3のゲート及びドレイン端子に結合する。トランジス
タT3、T6及びT5並びにダイオード素子40はA/B級回路を
形成し、トランジスタT6から供給される電流による回路
配置の初期状態設定中のキャパシタ素子C1の充電をより
迅速に行う。
図3Aは、図１の増幅回路の他の詳細図を示す。図3Aの
回路はバイポーラトランジスタT8を具え、そのベース端
子をトランジスタT1のソース端子に結合し、そのコレク
タを一定電位の接続点13に、そのエミッタを基準点10に
それぞれ結合する。さらに、電流源36を、基準点10と一
定電位の第２接続点12との間に結合する。この回路は、
基準点10に存在する直流電圧が増幅回路の端子７に存在
する直流電圧に追随するという利点がある。これは、MR
素子Rm1の両端間に生じる電圧変動が負荷抵抗R11の両端
間に現れないことを意味する。
端子７と10との間の電圧差はVdに等しい。F1を図2A、
図2B又は図2Cの回路のうちの一つとする場合、端子６と
７との間の電圧差は既に説明したようにVd＋Vch1−Vch2
となり、その結果負荷抵抗R11の両端間の直流オフセッ
ト（Vch1−Vch2）は低くなる。トランジスタT1を流れる
電流変動が原因のトランジスタT1の電圧変動のみが負荷
抵抗R11の両端間に現れる。
図3Aの増幅回路の他の好適例を図3Bに開示する。増幅
回路１は、MOSトランジスタT10及びバイポーラトランジ
スタT11も有する。トランジスタT10のゲートを、トラン
ジスタT1のゲートに接続し、そのドレインを、電流源54
を介して一定電位の接続点12に結合するとともに、一つ
又はそれ以上の直列接続されたダイオードから構成した
ダイオード配置44を介してトランジスタT11のベースに
結合する。トランジスタT10のソースを、トランジスタT
11のコレクタ及びトランジスタT8のベースに結合する。
トランジスタT11のエミッタを一定電位の接続点13に結
合する。
トランジスタT1のゲートと端子10との間の電圧差はV
gs−Vdに等しい。ここでVgsをトランジスタT10のゲート
−ソース電圧とする。F1を図2A、図2B又は図2Cの回路の
うちの一つとする場合、トランジスタT1のゲートと端子
６との間の電圧差はVgs´−Vdに等しい。ここでVgs´を
トランジスタT3のゲート−ソース電圧とする。負荷抵抗
R11の両端間の電圧はこの場合、Vgs´−Vgsに等しい。
トランジスタT10を流れる電流を、トランジスタT3を流
れる電流と等しくし、さらにトランジスタT10及びT3が
等しい設計寸法を有する場合、前記電圧Vgs´−VgsはMR
バイアス電流の値に依存せずに実際には零になる。
電流源54、ダイオード配置44及びトランジスタT11の
組合せの代わりに、電流源を、トランジスタT11のエミ
ッタとグランド電位との間に結合することができるのは
明らかである。
図4Aは図3Aの増幅回路の他の好適例を示す。増幅回路
は、トランジスタT1のドレイン端子と端子６との間に結
合したバイポーラトランジスタT7を具える。そのベース
端子を、電流源36を介して一定電位の接続点12に結合す
るとともに、抵抗R5を介して接続点10に結合する。
トランジスタT7によりトランジスタT1をカスコード接
続し、端子６にてより高い出力インピーダンスを得ると
ともに、トランジスタT1のドレイン−ゲートキャパシタ
ンスのミラー効果が生じるのを防止するようにする。
図4Bは図4Aの変形例を示す。この変形例は、トランジ
スタT9、抵抗R2,R3及びR4並びに電流源31を更に具え
る。トランジスタT7のベース端子をトランジスタT9のエ
ミッタ端子に接続し、トランジスタT9のベース端子を、
抵抗R2を介してトランジスタT1のソース端子に結合す
る。トランジスタT9のコレクタを一定電位の接続点13に
結合する。トランジスタT9のエミッタを、電流源31を介
して一定電位の接続点12にも結合する。トランジスタT9
のベースを、抵抗R3を介してトランジスタT8のエミッタ
に結合し、かつ、抵抗R3及びR4を介して基準点10に結合
する。
さらに、トランジスタT7及びT9をこのように構成する
ことにより、トランジスタT7のエミッタとトランジスタ
T1のドレインとの相互接続ノード32に電圧が供給され、
この電圧は、端子７に存在する電圧と端子６に存在する
電圧との間の概ね中間である。これは、既に説明したよ
うに端子６と７との間の電圧差がVdであるので、Vd/2の
電圧差がノード32と端子７との間及びノード32と端子６
との間に存在することを意味する。
図4A及び4Bは、異なるバイアス構成を用いるカスコー
ドトランジスタT7を追加することにより図3Aから得られ
る。同一のカスコード原理を図3Bの回路に追加すること
ができる。
図５は増幅回路の他の例を示す。図５の増幅回路は図
3Bの回路の他の詳細図である。この場合にもカスコード
を適用する。
図５の増幅回路は、これがインピーダンス網71も具え
るという点で図3Bの増幅回路と異なる。ダイオード46及
びキャパシタ素子C3も存在する。トランジスタT8のエミ
ッタ端子を、インピーダンス網71を介して増幅回路の第
１端子６に結合するとともに、電流源36の出力端子に結
合する。トランジスタT8のコレクタ端子を、負荷インピ
ーダンスR11´の端子に結合する。この場合図3Bの基準
点10は基準点10´となり、この基準点10´は、接地点で
ある一定電位の第１接続点13と同一の電位を有すること
は図から明らかである。
トランジスタT11のベース端子を、ダイオード46を介
して一定電位の接続点13に結合する。トランジスタT8の
ベース端子を、キャパシタ素子C3を介して一定電位の第
１接続点13に結合する。
MR素子Rm1によって発生した信号電流Isは、MR素子か
ら端子７に流れ、さらにトランジスタT1、インピーダン
ス網71を介して、負荷インピーダンスR11´と、この場
合回路配置の出力端子を形成する端子48,48´を流れ
る。キャパシタ素子C3は、端子48,48´の出力信号にも
存在するおそれがあるノイズ成分を濾波する。
増幅回路の出力端子8,8´を負荷インピーダンスR11の
両端子に接続した図3A、3B、4A及び4Bの例は、単一のMR
素子Rm1を設けた装置に使用するのに特に好適である。
増幅回路の出力端子を端子48,48´によって形成した図
５の例は、二つのMR素子Rm1,Rm2を有する装置に特に有
効である。
また同様に、図3A、3B、4A及び4Bの回路に、トランジ
スタT8のコレクタと一定電位の接続点13との間に結合さ
れた負荷インピーダンスR11´を設けることができ、こ
の負荷インピーダンスR11´は二つのMR素子を有する装
置に好適である。
図６の装置からも明らかなように、二つのMR素子Rm1
及びRm2を設けたこのような装置では、各MR素子を上記
タイプの増幅回路に結合する。この場合このような回路
配置の出力端子を、二つの増幅回路のそれぞれの端子48
によって形成する。
図６は、平衡回路の形態で二つのMR素子を具える回路
配置の一実施例を示す。この回路配置は、第１及び第２
磁気抵抗素子Rm1及びRm2をそれぞれ有する読出ヘッドを
具える。このヘッドの両MR素子Rm1及びRm2は同一のトラ
ック（図示せず）を走査し、したがってこれらMR素子は
トラックから同一の信号を読み出す。図６に示す回路の
左側部分は、図１に示す回路図とほぼ同一である。MR素
子Rm2の第１端子63を、一定電位の第１接続点（接地
点）に接続する。さらに、第２バイアス電流（Ib2）を
発生させる出力端子を有する第２バイアス電流発生器62
を、利用することができる。バイアス電流発生器62の他
の端子を、正の電源電圧が利用できる端子12に結合す
る。増幅回路61は、第２バイアス電流発生器62の出力部
に結合された第１端子66と、第２磁気抵抗素子Rm2の第
２端子64に結合された第２端子67とを有する。第２バイ
アス電流発生器62、第２増幅回路61及び第２磁気抵抗素
子Rm2は、端子12と13との間に直列接続されるようにな
る。
第２増幅回路61は、MOSトランジスタの形態のトラン
ジスタT2と、負荷インピーダンスR12と、負荷回路F
2と、キャパシタ素子C2とを具える。トランジスタT2の
ソース端子を、増幅回路61の第２端子67に結合する。ト
ランジスタT2のドレイン端子を増幅回路61の第１端子66
に結合する。トランジスタT2のゲート端子を、帰還回路
F2を介して増幅回路61の第１端子66に結合する。また、
トランジスタT2のゲート端子を、第２キャパシタ素子C2
を介してトランジスタT1のソース端子に結合する。さら
に、トランジスタT1のゲート端子を、キャパシタ素子C1
を介してトランジスタT2のソース端子に結合する。しか
しながら、両キャパシタ素子を一定電位の接続点13（グ
ランド）に結合することもできる。しかしながら、図６
に示すようなキャパシタ素子の交差接続は、この交差接
続によりノイズが低減されるので好適である。負荷イン
ピーダンスR12を、増幅回路61の端子66と基準電圧Vref2
が利用できる基準点10"との間に結合する。電圧Vref2は
電圧Vref1と相違しうるようになる。その理由は、MR素
子の抵抗の不整合及び／又はMRバイアス電流Ib1及びIb2
が等しくないことが原因でMR素子Rm1及びRm2の両端間の
直流電圧が相違しうるからである。
図2A、2B又は2Cの帰還回路と同様の構成を、図６の帰
還回路F2に用いることができる。図3A、3B、4A、4B及び
５に示す増幅回路を、図６の増幅回路61に用いることが
できることも明らかである。
既に説明したように、二つのMR素子は同一のトラック
から信号を読み出す。二つの出力信号V1out及びV2outが
印加されると、両信号の和である出力信号が現れ、両増
幅回路１及び61の系統的直流オフセットが相殺される。
この系統的直流オフセットは、既に説明したようにノー
ド６及び10（図3A）の間の項Vch1−Vch2、すなわち図５
のR11´のような接地された負荷抵抗の両端間の直流電
圧となる。
図７は、単一のMR素子を有する装置の他の好適例を示
す。図７は、MR素子Rm1の電気的接続76全体に亘る電磁
シールド75を増幅回路１の端子７に設けたものを示す。
このシールド75を、電気的接続77を介して接地する。こ
のシールドにより、ヘッドによって読み出された信号を
漂遊電磁界が妨害するのを防止する。このシールドを、
ある種の同軸ケーブルによって実現することができる。
しかしながら、例えば信号搬送導体の回りを接地導体で
包囲することにより、シールド手段としてより簡単な構
成を用いることができる。
図８は、二つのMR素子を有する読出ヘッドによるディ
スク形状の記録担体80上のトラックからの情報の読出し
の上面図を示す。両MR素子Rm1及びRm2を、絶縁層90を介
して互いに結合し、両MR素子は同一トラック81の全幅を
読み出す。
開示した装置を好適には、3.3V±10％及び5.0V±10％
のような低電源電圧のハードディスク用途に用いる。実
際にはバイアス電流をMR素子にのみ必要とするので、バ
イアス電流を低く維持することができる。信号を低ノイ
ズで増幅して読み出すことができる。記録担体を好適に
は、電気的接続を介して接地する。
図9A及び9Bは、二つ又はそれ以上のMR素子によって記
録担体上のトラックからの情報の読出しを多重通信方式
で実現することができるユニットを示す。図9Aは全ての
MR素子に共通の回路部を示し、図9Bは各MR素子用の回路
部を示す。MR素子Rm1用のこのような回路部を一つのみ
示す。他のMR素子に対して、図9Bの回路部を再び用いる
必要がある。図9Aの共通回路部は、垂直方向の破線の左
側に、番号100を付した回路部を示す。この回路部は図2
Cの帰還回路とほぼ同様である。この回路部は、図9Bに
示す回路部に含まれる抵抗R1及びスイッチS1を欠いてい
る。破線の右側の回路部101は、図4A及び５の増幅回路
とほぼ同様である。
二つ又はそれ以上の図9Bの回路を、図9Aの共通回路の
端子k1´を図9Bの二つ又はそれ以上の図9Bの回路部の端
子k1に相互接続することにより、図9Aの共通回路に結合
することができる。同様に、端子k2及びk2´、k3及びk3
´並びにk4及びk4´を相互接続する。多重通信方式を、
図9Bの回路のそれぞれにあるスイッチS2によって実現す
ることができる。図9Aの回路の共通回路に結合された図
9Bの回路の一つのスイッチS2を開放し、かつ、図9Bの他
の回路のスイッチS2を閉成する。この状態において、全
てのMR素子Rm1は一つを除いてスイッチオフされ、その
結果MR素子によって読み出された信号が図9Aの回路部に
供給され、ここでその信号が増幅される。
図10は、二つのMR素子Rm1及びRm2を具えるヘッドの平
衡改良版の図６に示すような態様の回路部を示す。この
場合多重通信方式が可能である。図10は、二つのMR素子
を具えるヘッドのそれぞれに対して別個の二つのMR素子
を含む回路部を示す。この回路部はほぼ鏡像対称であ
り、この場合図10の垂直方向の破線から左の左側部分は
図9Bの回路部と同一である。トランジスタT1及びT2並び
にキャパシタC1及びC2の回路部は、図６のこれらの素子
の対応する回路部と同一である。
図9Aの回路部を二つ用いて、共通回路部をヘッドのそ
れぞれに対して得るようにする。したがって、図9Aの回
路と図9Bの回路との間の相互接続に対して既に説明した
ように、図9Aの回路部を図10の回路の左側部に結合す
る。図10の右側回路部を、図9Aの回路部と同一の回路部
に結合する。図10のヘッドの回路への切替は、両スイッ
チS2及びS3が図示したように開放状態であることを意味
する。その結果、共通回路に結合された他のヘッドの対
応するスイッチS2及びS3は閉成状態となる。ヘッドをオ
フにする切替は、両スイッチS2及びS3を閉成することに
より実現される。
図11は図１の増幅回路の他の好適変形例を示す。本例
では、バイアス電流発生器２にPNPトランジスタT20を設
け、そのエミッタを、デジェネレーション抵抗210を介
して正の一定電位12の接続点に結合し、そのベースを、
基準電圧Vref3を発生させる基準点200に接続し、かつ、
そのコレクタ端子を、バイアス電流発生器２の出力端子
５に接続する。増幅回路１の第１端子６を出力端子５に
直接接続する。しかしながら、図１に対し、負荷インピ
ーダンスR11及び帰還回路F1を相互接続する端子８を、N
PNトランジスタT21のコレクタ−エミッタ通路を介して
トランジスタT1のドレインに接続する。トランジスタT
21のエミッタをトランジスタT1のドレインに接続し、そ
のベースを、基準電圧Vref4を発生させる基準点202に接
続し、かつ、そのコレクタを負荷インピーダンスR11に
接続する。トランジスタT1及びT21はカスコード出力段
を形成する。トランジスタT21のコレクタを、追加の別
のNPNカスコードトランジスタT22のエミッタ−コレクタ
通路を介して負荷インピーダンスR11に接続し、この別
のトランジスタT22のベースを、基準電圧Vref5を発生さ
せる基準点204に接続する。帰還回路F1を相互コンダク
タンスタイプの段206とし、この段は、端子８及び基準
電圧Vref6を発生させる基準点208に接続された差電圧入
力部と、トランジスタT1のゲートに結合された高オーム
性電流出力部とを有する。相互コンダクタンス段206の
相互コンダクタンスGmは、この段が帰還回路F1の遮断周
波数を決定するので低い値を有する必要がある。
トランジスタT20及びエミッタ抵抗210に、磁気抵抗
（MR）素子のバイアス電流を発生させるプログラマブル
電流出力デジタル−アナログ変換器（IDAC）を設けるこ
とができる。図11の装置では、このIDACは例えば0mAか
ら15.5mAの間で0.5mAごとに変化するMR素子のバイアス
電流の可変部を発生し、それに対して例えば5mAの固定
電流が低オームカスコード出力段T21から供給される。
低ノイズを得るために、トランジスタT1を大きくする必
要がある。図11の回路配置の利点は次の通りである。
（１）非常に大きな低ノイズMOSトランジスタT1及びIDA
Cがそれぞれ、カスコードトランジスタT21の非常に低い
オーム性のエミッタに電流を供給するので、これらは低
出力インピーダンスを有することができる。
（２）大きいトランジスタT1のドレイン−ソースキャパ
シタンスは、ミラー効果を生じない。
（３）IDACにより、バイアス電流がさらに小さくなり、
これに対応してノイズがさらに小さくなる。
（４）IDACは、エミッタ抵抗210の値を増大させること
ができる低電圧ノードにその電流を供給し、その結果更
にノイズを低減させる。
カスコード出力段T21から供給される固定バイアス電流
のみでMR素子に十分バイアスをかけることができる場
合、バイアス電流発生器２を完全に省略することができ
る。
図12は図11の回路配置の平衡改良版を示す。二つの増
幅器１及び61、特にキャパシタC1及びこれに対応する第
２増幅器61のキャパシタC2を、図６に示すのと同様に相
互接続する。第２増幅器61のデジェネレーション抵抗21
2、PNPトランジスタT23、NPNトランジスタT24、NPNトラ
ンジスタT25及び相互コンダクタンス段214は、第１増幅
器１のデジェネレーション抵抗210、PNPトランジスタT
20、NPNトランジスタT21、NPNトランジスタT22及び相互
コンダクタンス段206に相当し、これらを同様に接続す
る。高周波数ではキャパシタC1及びC2が短絡を形成し、
トランジスタT1及びT2のソース−ゲート通路を逆並列に
配置する。これは、MOSトランジスタT1及びT2の二つの
個々の等価なノイズ抵抗Rnに当てはまる。ノイズ抵抗Rn
は、トランジスタT1及びT2の相互コンダクタンスの逆数
であるR0にほぼ等しい。図12の回路配置の第１増幅器１
の総合有効ノイズ抵抗は、図11の回路配置の第１増幅器
１のRm1＋R0の代わりにRm1＋R0/2となる。したがってこ
の平衡形態ではノイズが低減される。MR素子Rm1のRm2の
うちの一方を、単一形態のMR読出ヘッドでは省略するこ
とができる。この場合、端子７又は67をグランド13に結
合する。
図面に示した実施例では、所定のトランジスタ、例え
ばトランジスタT1、T2、T3、T5及びT10を好適にはユニ
ポーラMOSトランジスタとし、トランジスタT4、T24、
T6、T7、T8、T9、T11及びT21を好適にはバイポーラトラ
ンジスタとする。しかしながら、ユニポーラトランジス
タの代わりにバイポーラトランジスタを使用すること
も、バイポーラトランジスタの代わりにユニポーラトラ
ンジスタを使用することもでき、また、バイポーラトラ
ンジスタのみ又はユニポーラトランジスタのみを使用す
ることができる。トランジスタの第１主流端子、第２主
流端子及び制御端子は、ユニポーラトランジスタのソー
ス端子、ドレイン端子及びゲート端子にそれぞれ相当
し、かつ、バイポーラトランジスタのエミッタ端子、コ
レクタ端子及びベース端子にそれぞれ相当する。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フィラ ロボス ラマロー イォアオ ヌノ オランダ国 5621 ベーアー アインド ーフェン フルーネヴァウツウェッハ １ (56)参考文献 特開 平６−274808（ＪＰ，Ａ) 特開 平６−195608（ＪＰ，Ａ) 特開 平６−103506（ＪＰ，Ａ) 特開 平４−323885（ＪＰ，Ａ) 特開 平４−228101（ＪＰ，Ａ) 特開 昭62−245503（ＪＰ，Ａ) 米国特許5122915（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11B 5/00 - 5/027 G11B 5/39

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】磁気記録担体から情報信号を読み出す情報
    信号読出装置であって、 一定電位の第１接続点に接続された第１端子、及び第２
    端子を設けた磁気抵抗素子を有する読出ヘッドと、バイ
    アス電流を発生させる第１バイアス電流手段と、情報信
    号を出力する出力端子、前記第１バイアス電流手段に結
    合された第１端子及び前記磁気抵抗素子の前記第２端子
    に結合された第２端子を有する第１増幅回路とを具え、 直列接続の前記第１バイアス電流手段、前記第１増幅回
    路及び前記磁気抵抗素子を、一定電圧の第２接続点と前
    記一定電位の第１接続点との間に形成し、 前記第１増幅回路は、第１トランジスタ、第１帰還回
    路、第１負荷インピーダンス及び第１キャパシタ素子を
    有し、 前記第１トランジスタの第１主電流端子を、前記第１増
    幅回路の前記第２端子に接続し、前記第１トランジスタ
    の第２主電流端子を、前記第１増幅回路の前記第１端子
    に接続し、かつ、前記第１トランジスタの制御端子を、
    前記第１帰還回路を介して前記第１増幅回路の前記出力
    端子に接続し、 前記第１負荷インピーダンスを、前記第１増幅回路の前
    記出力端子と基準電圧端子との間に結合するようにした
    情報信号読出装置において、 前記情報信号読出装置は、バイアス電流を発生させる第
    ２バイアス電流手段と、出力端子、前記第２バイアス電
    流手段及び前記出力端子に結合された第１端子、及び磁
    気抵抗素子の第２端子に結合させるための第２端子を有
    する第２増幅回路とを具え、 直列接続の前記第２バイアス電流手段、前記第２増幅回
    路及び前記磁気抵抗素子を、前記一定電位の第２接続点
    と前記一定電位の第１接続点との間に形成し、 前記第２増幅回路は、第２トランジスタ、第２帰還回
    路、第２負荷インピーダンス及び第２キャパシタ素子を
    有し、 前記第２トランジスタの第１主電流端子を、前記第２増
    幅回路の前記第２端子に接続し、前記第２トランジスタ
    の第２主電流端子を、前記第２増幅回路の前記第１端子
    に結合し、かつ、前記第２トランジスタの制御端子を、
    前記第２帰還回路を介して前記第２増幅回路の前記出力
    端子に結合し、 前記第２負荷インピーダンスを、前記第２増幅回路の前
    記出力端子と前記基準電圧端子との間に結合し、 前記第２トランジスタの制御端子を、前記第２キャパシ
    タ素子を介して前記第１増幅回路の前記第２端子に結合
    するとともに、前記第１トランジスタの制御端子を、前
    記第１キャパシタ素子を介して前記第２増幅回路の前記
    第２端子に結合するようにしたことを特徴とする情報信
    号読出装置。
  2. 【請求項２】前記第１増幅回路の前記第１端子を、前記
    第１増幅回路の前記第１端子に接続された第１主電流端
    子及び前記第１増幅回路の前記出力端子に結合された第
    ２主電流端子を有するカスコードトランジスタを介し
    て、前記第１増幅回路の前記出力端子に結合し、 前記第２増幅回路の前記第１端子を、前記第２増幅回路
    の前記第１端子に接続された第１主電流端子及び前記第
    ２増幅回路の前記出力端子に結合された第２主電流端子
    を有するカスコードトランジスタを介して、前記第２増
    幅回路の前記出力端子に結合するようにしたことを特徴
    とする請求の範囲１記載の情報信号読出装置。
  3. 【請求項３】前記第１増幅回路の前記カスコードトラン
    ジスタの前記第２主電流端子を、前記第１増幅回路の前
    記カスコードトランジスタの前記第２主電流端子に接続
    された第１主電流端子及び前記第１増幅回路の前記出力
    端子に接続された第２主電流端子を有する別のカスコー
    ドトランジスタを介して、前記第１増幅回路の前記出力
    端子に結合し、 前記第２増幅回路の前記カスコードトランジスタの前記
    第２主電流端子を、前記第２増幅回路の前記カスコード
    トランジスタの前記第２主電流端子に接続された第１主
    電流端子及び前記第２増幅回路の前記出力端子に接続さ
    れた第２主電流端子を有する別のカスコードトランジス
    タを介して、前記第２増幅回路の前記出力端子に結合す
    るようにしたことを特徴とする請求の範囲２記載の情報
    信号読出装置。
  4. 【請求項４】前記第１帰還回路は、前記第１増幅回路の
    前記出力端子及び基準電圧端子に結合された差電圧入力
    部並びに前記第１トランジスタの前記制御端子に結合さ
    れた電流出力端子を有する相互コンダクタンス段を具
    え、 前記第２帰還回路は、前記第２増幅回路の前記出力端子
    及び前記基準電圧端子に結合された差電圧入力部並びに
    前記第２トランジスタの前記制御端子に結合された電流
    出力端子を有する相互コンダクタンス段を具えることを
    特徴とする請求の範囲1,2又は３記載の情報信号読出装
    置。
  5. 【請求項５】前記第１バイアス電流手段及び前記第２バ
    イアス電流手段のうちの少なくとも一つは、前記第１端
    子に接続された出力端子を有するバイアス電流発生器を
    具えることを特徴とする請求の範囲1,2,3又は４記載の
    情報信号読出装置。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997019445A1 (en) * 1995-11-21 1997-05-29 Philips Electronics N.V. Arrangement comprising a magnetic write head, and write amplifier with capacitive feed-forward compensation
US6005733A (en) * 1997-06-12 1999-12-21 Vtc, Inc. Preamplifier bias circuit for use in an AC coupled magnetoresistive read head amplifier
US6219195B1 (en) * 1998-01-29 2001-04-17 Marvell Technology Group Ltd. Low-noise magneto-resistive amplifier using CMOS technology
JP2001523373A (ja) 1998-02-05 2001-11-20 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 磁気記録担体から情報を読み出す装置
US6275347B1 (en) * 1998-04-06 2001-08-14 Agere Systems Guardian Corp. Current bias, current sense preamplifier for a magnetoresistive reader
US6429991B1 (en) 1999-04-15 2002-08-06 Mitsubishi Electric And Electronics U.S.A., Inc. Reducing bias current settling time in magneto-resistive head pre-amplifiers
US6424480B1 (en) 1999-09-28 2002-07-23 Koninklijke Philips Electronics N.V. Magnetic medium storage apparatus with read channel having a programmable write-to-read suppression
US6404578B1 (en) 1999-09-28 2002-06-11 Koninklijke Philips Electronics N.V. Circuit for reduction and optimization of write-to-read settling times in magnetic medium storage devices
US6594101B1 (en) * 2000-06-22 2003-07-15 Texas Instruments Incorporated Read head protection circuit and method
US6452455B2 (en) * 2000-07-21 2002-09-17 Texas Instruments Incorporated Capacitor bias recovery methodology
US6831799B2 (en) * 2000-11-29 2004-12-14 Agere Systems Inc. High bandwidth low noise cross-coupled amplifier
CN1302619C (zh) * 2001-09-28 2007-02-28 皇家菲利浦电子有限公司 重叠在连续信号上的交变信号用的放大器及其放大的方法
US7190214B2 (en) * 2004-01-27 2007-03-13 Texas Instruments Incorporated Amplifier apparatus for use with a sensor
US7599167B2 (en) * 2004-02-17 2009-10-06 Cooper Technologies Company Active balancing circuit modules, systems and capacitor devices
US7362530B2 (en) * 2004-03-02 2008-04-22 Texas Instruments Incorporated Amplifier apparatus for use with a sensor

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4706138A (en) * 1986-04-14 1987-11-10 International Business Machines Corporation Amplification of signals produced by a magnetic sensor
US5103353A (en) * 1990-05-01 1992-04-07 International Business Machines Corporation Low noise amplifier with short circuit protection for signals from magnetoresistive element
US5122915A (en) * 1990-09-26 1992-06-16 Minnesota Mining And Manufacturing Company Low-noise preamplifier for magneto-resistive heads
US5204789A (en) * 1991-01-31 1993-04-20 International Business Machines Corporation Low noise voltage-biasing amplifier for magnetoresistive element
US5270882A (en) 1992-07-15 1993-12-14 International Business Machines Corporation Low-voltage, low-power amplifier for magnetoresistive sensor
US5345346A (en) * 1993-03-30 1994-09-06 Vtc Inc. Positive feedback low input capacitance differential amplifier
US5426542A (en) * 1994-01-21 1995-06-20 Seagate Technology, Inc. Electronically coupled high-impedance magnetoresistive preamplifier

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