JP2003101404A - 出力回路 - Google Patents
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Abstract
(57)【要約】
【課題】 出力回路の消費電力を抑制する。
【解決手段】 第１、第２トランジスタ１０２、１０４
を縦に接続した第１縦列回路と、第３、第４トランジス
タ１０６、１０８を縦に接続した第２縦列回路とを駆動
電源（Ｖｃｃ）と定電流源１２０との間に並列に接続
し、各トランジスタのベースに差動バッファ１１２、１
１４による逆極性のパルス信号を供給する。また、第
１、第２縦列回路の出力ライン間に終端抵抗１３０を挿
入し、各出力ラインに送出抵抗１３２、１３４を挿入す
る。この出力回路では、従来のようにトランジスタの出
力段に負荷抵抗を設けない構成であるため、消費電力を
抑制することが可能となる。また、各送出抵抗１３２、
１３４と終端抵抗１３０とによって後段の回路との間で
インピーダンスマッチングをとる構成により、正確な波
形を伝送することが可能となる。
を縦に接続した第１縦列回路と、第３、第４トランジス
タ１０６、１０８を縦に接続した第２縦列回路とを駆動
電源（Ｖｃｃ）と定電流源１２０との間に並列に接続
し、各トランジスタのベースに差動バッファ１１２、１
１４による逆極性のパルス信号を供給する。また、第
１、第２縦列回路の出力ライン間に終端抵抗１３０を挿
入し、各出力ラインに送出抵抗１３２、１３４を挿入す
る。この出力回路では、従来のようにトランジスタの出
力段に負荷抵抗を設けない構成であるため、消費電力を
抑制することが可能となる。また、各送出抵抗１３２、
１３４と終端抵抗１３０とによって後段の回路との間で
インピーダンスマッチングをとる構成により、正確な波
形を伝送することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号を差動型
でプルダウンする出力回路に関する。
でプルダウンする出力回路に関する。
【０００２】
【従来の技術】従来より、例えば光ディスク記録再生装
置においては、光ディスクの情報の記録再生を行うため
のパルス信号をタイミング生成回路によって高精度に波
形成形し、このパルス信号をやや離れた部位に配置され
た光ピックアップの駆動回路にフラットケーブル等を介
して伝送する必要がある。そこで、このようなタイミン
グ生成回路では、高精度なパルス信号を鈍りやリンギン
グを生じない状態で送出するための出力回路が必要とな
る。
置においては、光ディスクの情報の記録再生を行うため
のパルス信号をタイミング生成回路によって高精度に波
形成形し、このパルス信号をやや離れた部位に配置され
た光ピックアップの駆動回路にフラットケーブル等を介
して伝送する必要がある。そこで、このようなタイミン
グ生成回路では、高精度なパルス信号を鈍りやリンギン
グを生じない状態で送出するための出力回路が必要とな
る。
【０００３】図３は、このような従来の出力回路の具体
例を示す回路図である。この出力回路は、いわゆるＥＣ
Ｌ回路を用いた構成であり、ＩＣ１０内に、差動バッフ
ァ１２と、差動増幅段を構成する２つのトランジスタ１
４、１６および定電流源１８と、出力段を構成する２つ
のトランジスタ２０、２２等を設け、ＩＣ１０外に送出
抵抗２４、２６と終端抵抗２８等を設けたものである。
差動バッファ１２は、入力パルスの正極性信号と逆極性
信号をトランジスタ１４、１６のベースに供給してい
る。トランジスタ１４、１６は、コレクタが負荷抵抗３
０、３２を介して駆動電源Ｖｃｃに接続され、エミッタ
が定電流源１８に共通接続されている。そして、一方の
トランジスタ１４のコレクタが出力段のトランジスタ２
０のベースに接続され、他方のトランジスタ１６のコレ
クタが出力段のトランジスタ２２のベースに接続されて
いる。
例を示す回路図である。この出力回路は、いわゆるＥＣ
Ｌ回路を用いた構成であり、ＩＣ１０内に、差動バッフ
ァ１２と、差動増幅段を構成する２つのトランジスタ１
４、１６および定電流源１８と、出力段を構成する２つ
のトランジスタ２０、２２等を設け、ＩＣ１０外に送出
抵抗２４、２６と終端抵抗２８等を設けたものである。
差動バッファ１２は、入力パルスの正極性信号と逆極性
信号をトランジスタ１４、１６のベースに供給してい
る。トランジスタ１４、１６は、コレクタが負荷抵抗３
０、３２を介して駆動電源Ｖｃｃに接続され、エミッタ
が定電流源１８に共通接続されている。そして、一方の
トランジスタ１４のコレクタが出力段のトランジスタ２
０のベースに接続され、他方のトランジスタ１６のコレ
クタが出力段のトランジスタ２２のベースに接続されて
いる。
【０００４】また、トランジスタ２０、２２は、それぞ
れエミッタフォロア構造で接続されており、コレクタは
負荷抵抗を介さずに駆動電源Ｖｃｃに接続され、エミッ
タはＩＣ外で送出抵抗２４、２６および負荷抵抗３４、
３６に接続され、負荷抵抗３４、３６を介してＧＮＤに
接続されている。また、各送出抵抗２４、２６を介して
引き出された２つの出力端子の間には終端抵抗２８が接
続されており、この終端抵抗２８と送出抵抗２４、２６
とによってインピーダンスマッチングがとられている。
また、ＩＣ１０内で、トランジスタ２０、２２のエミッ
タと電源ラインおよびＧＮＧラインの間には保護ダイオ
ード３８が挿入されている。
れエミッタフォロア構造で接続されており、コレクタは
負荷抵抗を介さずに駆動電源Ｖｃｃに接続され、エミッ
タはＩＣ外で送出抵抗２４、２６および負荷抵抗３４、
３６に接続され、負荷抵抗３４、３６を介してＧＮＤに
接続されている。また、各送出抵抗２４、２６を介して
引き出された２つの出力端子の間には終端抵抗２８が接
続されており、この終端抵抗２８と送出抵抗２４、２６
とによってインピーダンスマッチングがとられている。
また、ＩＣ１０内で、トランジスタ２０、２２のエミッ
タと電源ラインおよびＧＮＧラインの間には保護ダイオ
ード３８が挿入されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の出力回路では、エミッタフォロアによる出力段
のトランジスタ２０、２２に負荷抵抗３４、３６が接続
されたものであるため、トランジスタ２０、２２から負
荷抵抗３４、３６を通してＩＣ１０外に常時電流が流れ
る構造であり、その分、消費電力が大きくなるという問
題がある。
た従来の出力回路では、エミッタフォロアによる出力段
のトランジスタ２０、２２に負荷抵抗３４、３６が接続
されたものであるため、トランジスタ２０、２２から負
荷抵抗３４、３６を通してＩＣ１０外に常時電流が流れ
る構造であり、その分、消費電力が大きくなるという問
題がある。
【０００６】本発明は、このような実状に鑑みてなされ
たものであり、その目的とするところは、消費電力を抑
制できる出力回路を提供することにある。
たものであり、その目的とするところは、消費電力を抑
制できる出力回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、駆動電源と定
電流源との間に上段の第１トランジスタと下段の第２ト
ランジスタとを縦に接続した第１縦列回路と、前記駆動
電源と前記定電流源との間に上段の第３トランジスタと
下段の第４トランジスタとを縦に接続した第１縦列回路
と並列の第２縦列回路と、前記第１トランジスタおよび
第４トランジスタに入力信号の正極性信号を供給し、前
記第２トランジスタおよび第３トランジスタに入力信号
の逆極性信号を供給するバッファ回路と、前記第１縦列
回路の第１トランジスタと第２トランジスタの接続点か
ら引き出された第１出力端子と前記第２縦列回路の第３
トランジスタと第４トランジスタの接続点から引き出さ
れた第２出力端子との間に接続された終端抵抗とを有す
ることを特徴とする。
電流源との間に上段の第１トランジスタと下段の第２ト
ランジスタとを縦に接続した第１縦列回路と、前記駆動
電源と前記定電流源との間に上段の第３トランジスタと
下段の第４トランジスタとを縦に接続した第１縦列回路
と並列の第２縦列回路と、前記第１トランジスタおよび
第４トランジスタに入力信号の正極性信号を供給し、前
記第２トランジスタおよび第３トランジスタに入力信号
の逆極性信号を供給するバッファ回路と、前記第１縦列
回路の第１トランジスタと第２トランジスタの接続点か
ら引き出された第１出力端子と前記第２縦列回路の第３
トランジスタと第４トランジスタの接続点から引き出さ
れた第２出力端子との間に接続された終端抵抗とを有す
ることを特徴とする。
【０００８】本発明の出力回路によれば、それぞれ２つ
のトランジスタを縦に接続して構成される２つの縦列回
路を定電流源に共通接続して差動増幅段を構成し、各縦
列回路から出力される差動パルスを終端抵抗に供給する
ことにより、この終端抵抗を通して出力パルスを伝送先
の回路に送出する。この際、一方の縦列回路からの出力
電流は終端抵抗を通して他方の縦列回路に供給され、従
来のように負荷抵抗を通してＧＮＤに排出されることは
ない。したがって、消費電力を削減でき、低電力化を図
ることが可能である。なお、縦列回路から引き出された
出力ラインに送出抵抗を挿入することにより、終端抵抗
と送出抵抗によってインピーダンスマッチングをとるこ
とも可能であり、送出パルスの波形を高精度に制御する
ことも可能となる。
のトランジスタを縦に接続して構成される２つの縦列回
路を定電流源に共通接続して差動増幅段を構成し、各縦
列回路から出力される差動パルスを終端抵抗に供給する
ことにより、この終端抵抗を通して出力パルスを伝送先
の回路に送出する。この際、一方の縦列回路からの出力
電流は終端抵抗を通して他方の縦列回路に供給され、従
来のように負荷抵抗を通してＧＮＤに排出されることは
ない。したがって、消費電力を削減でき、低電力化を図
ることが可能である。なお、縦列回路から引き出された
出力ラインに送出抵抗を挿入することにより、終端抵抗
と送出抵抗によってインピーダンスマッチングをとるこ
とも可能であり、送出パルスの波形を高精度に制御する
ことも可能となる。
【０００９】
【発明の実施の形態】次に、本発明の実施の形態例につ
いて図面を参照して説明する。本実施の形態による出力
回路は、例えば光ディスク記録再生装置において、光ピ
ックアップの駆動回路にフラットケーブル等を介して記
録再生用のパルス信号を送出するためのタイミング生成
回路に設けられたものである。図１は、本発明の第１の
実施の形態例による出力回路の構成を示す回路図であ
る。図１に示されるように、本例の出力回路は、トラン
ジスタ１０２、１０４、１０６、１０８と、差動バッフ
ァ１１２、１１４と、駆動電源Ｖｃｃと、定電流源１２
０と、送出抵抗１３２、１３４と、終端抵抗１３０と、
保護ダイオード１３６とを有しており、トランジスタ１
０２、１０４、１０６、１０８、差動バッファ１１２、
１１４、駆動電源（Ｖｃｃ）、定電流源１２０、および
保護ダイオード１３６はＩＣ１００内に設けられ、ＩＣ
１００の外部に送出抵抗１３２、１３４および終端抵抗
１３０が接続されている。
いて図面を参照して説明する。本実施の形態による出力
回路は、例えば光ディスク記録再生装置において、光ピ
ックアップの駆動回路にフラットケーブル等を介して記
録再生用のパルス信号を送出するためのタイミング生成
回路に設けられたものである。図１は、本発明の第１の
実施の形態例による出力回路の構成を示す回路図であ
る。図１に示されるように、本例の出力回路は、トラン
ジスタ１０２、１０４、１０６、１０８と、差動バッフ
ァ１１２、１１４と、駆動電源Ｖｃｃと、定電流源１２
０と、送出抵抗１３２、１３４と、終端抵抗１３０と、
保護ダイオード１３６とを有しており、トランジスタ１
０２、１０４、１０６、１０８、差動バッファ１１２、
１１４、駆動電源（Ｖｃｃ）、定電流源１２０、および
保護ダイオード１３６はＩＣ１００内に設けられ、ＩＣ
１００の外部に送出抵抗１３２、１３４および終端抵抗
１３０が接続されている。
【００１０】まず、駆動電源（Ｖｃｃ）と定電流源１２
０との間には、第１トランジスタ１０２および第２トラ
ンジスタ１０４による第１縦列回路と、第３トランジス
タ１０６および第４トランジスタ１０８による第２縦列
回路が互いに並列に設けられている。第１縦列回路は、
上段の第１トランジスタ１０２と下段の第２トランジス
タ１０４とを縦に接続したものであり、第１トランジス
タ１０２は、コレクタが直接または図示のように静電保
護用の抵抗１３８を介して駆動電源（Ｖｃｃ）側に接続
され、エミッタが第２トランジスタ１０４のコレクタに
接続されている。また、第２トランジスタ１０４は、エ
ミッタが定電流源１２０に接続されている。また、第２
縦列回路は、上段の第３トランジスタ１０６と下段の第
４トランジスタ１０８とを縦に接続したものであり、第
３トランジスタ１０６は、コレクタが直接または図示の
ように静電保護用の抵抗１３８を介して駆動電源（Ｖｃ
ｃ）側に接続され、エミッタが第４トランジスタ１０８
のコレクタに接続されている。また、第４トランジスタ
１０８は、エミッタが定電流源１２０に接続されてい
る。したがって、第２トランジスタ１０４と第４トラン
ジスタ１０８を流れる電流の合計は、定電流源１２０の
電流値によって規定される。
０との間には、第１トランジスタ１０２および第２トラ
ンジスタ１０４による第１縦列回路と、第３トランジス
タ１０６および第４トランジスタ１０８による第２縦列
回路が互いに並列に設けられている。第１縦列回路は、
上段の第１トランジスタ１０２と下段の第２トランジス
タ１０４とを縦に接続したものであり、第１トランジス
タ１０２は、コレクタが直接または図示のように静電保
護用の抵抗１３８を介して駆動電源（Ｖｃｃ）側に接続
され、エミッタが第２トランジスタ１０４のコレクタに
接続されている。また、第２トランジスタ１０４は、エ
ミッタが定電流源１２０に接続されている。また、第２
縦列回路は、上段の第３トランジスタ１０６と下段の第
４トランジスタ１０８とを縦に接続したものであり、第
３トランジスタ１０６は、コレクタが直接または図示の
ように静電保護用の抵抗１３８を介して駆動電源（Ｖｃ
ｃ）側に接続され、エミッタが第４トランジスタ１０８
のコレクタに接続されている。また、第４トランジスタ
１０８は、エミッタが定電流源１２０に接続されてい
る。したがって、第２トランジスタ１０４と第４トラン
ジスタ１０８を流れる電流の合計は、定電流源１２０の
電流値によって規定される。
【００１１】また、第１縦列回路の出力は、第１トラン
ジスタ１０２と第２トランジスタ１０４の接続点からＩ
Ｃ１００の外部に引き出され、送出抵抗１３２に接続さ
れている。また、第２縦列回路の出力は、第３トランジ
スタ１０６と第４トランジスタ１０８の接続点からＩＣ
１００の外部に引き出され、送出抵抗１３４に接続され
ている。一方、差動バッファ１１２、１１４は、それぞ
れ逆極性の入力信号Ａ、ＡＸに基づいて正極性信号と逆
極性信号とを各トランジスタ１０２、１０４、１０６、
１０８のベースに供給するものであり、第１差動バッフ
ァ１１２は、第１トランジスタ１０２のベースに正極性
信号を入力し、第３トランジスタ１０６のベースに逆極
性信号を入力する。また、第２差動バッファ１１４は、
第２トランジスタ１０４のベースに逆極性信号を入力
し、第４トランジスタ１０８のベースに正極性信号を入
力する。
ジスタ１０２と第２トランジスタ１０４の接続点からＩ
Ｃ１００の外部に引き出され、送出抵抗１３２に接続さ
れている。また、第２縦列回路の出力は、第３トランジ
スタ１０６と第４トランジスタ１０８の接続点からＩＣ
１００の外部に引き出され、送出抵抗１３４に接続され
ている。一方、差動バッファ１１２、１１４は、それぞ
れ逆極性の入力信号Ａ、ＡＸに基づいて正極性信号と逆
極性信号とを各トランジスタ１０２、１０４、１０６、
１０８のベースに供給するものであり、第１差動バッフ
ァ１１２は、第１トランジスタ１０２のベースに正極性
信号を入力し、第３トランジスタ１０６のベースに逆極
性信号を入力する。また、第２差動バッファ１１４は、
第２トランジスタ１０４のベースに逆極性信号を入力
し、第４トランジスタ１０８のベースに正極性信号を入
力する。
【００１２】また、保護ダイオード１３６は、第１縦列
回路および第２縦列回路の各出力ラインと電源ラインお
よびＧＮＤラインの間にそれぞれ挿入されている。ま
た、終端抵抗１３０は、送出抵抗１３２の出力ラインと
送出抵抗１３４の出力ラインとの間に接続されている。
本例では、各送出抵抗１３２、１３４と終端抵抗１３０
とによって後段の回路との間でインピーダンスマッチン
グをとり、伝送信号の高精度の波形制御を行うようにな
っている。また、本例においては、終端抵抗１３０に流
れる電流値が４ｍＡであり、この電流値に対して定電流
源１２０の電流値を８ｍＡとしており、その差分の４ｍ
Ａが第１縦列回路または第２縦列回路を縦に流れる構成
となっている。
回路および第２縦列回路の各出力ラインと電源ラインお
よびＧＮＤラインの間にそれぞれ挿入されている。ま
た、終端抵抗１３０は、送出抵抗１３２の出力ラインと
送出抵抗１３４の出力ラインとの間に接続されている。
本例では、各送出抵抗１３２、１３４と終端抵抗１３０
とによって後段の回路との間でインピーダンスマッチン
グをとり、伝送信号の高精度の波形制御を行うようにな
っている。また、本例においては、終端抵抗１３０に流
れる電流値が４ｍＡであり、この電流値に対して定電流
源１２０の電流値を８ｍＡとしており、その差分の４ｍ
Ａが第１縦列回路または第２縦列回路を縦に流れる構成
となっている。
【００１３】以上のような構成の出力回路においては、
上述した従来例のように負荷抵抗を設けない構成である
ため、一方の縦列回路から出力された電流は、送出抵抗
１３２、１３４および終端抵抗１３０のループを通って
他方の縦列回路に還流することになり、外部に排出され
ないため、その分、消費電力を抑制することが可能とな
る。また、各送出抵抗１３２、１３４と終端抵抗１３０
とによって後段の回路との間でインピーダンスマッチン
グをとる構成により、正確な波形を伝送することが可能
となる。すなわち、上述のような出力回路の構成である
ため、第１トランジスタ１０２と第３トランジスタ１０
６は、常に同じ値の電流を流しており、このため第１ト
ランジスタ１０２と第３トランジスタ１０６の出力イン
ピーダンスは常に低インピーダンスであり、かつ同一出
力インピーダンスとなることから、各送出抵抗１３２、
１３４と終端抵抗１３０とによって後段の回路との間で
インピーダンスマッチングをとる構成により、正確な波
形を伝送することが可能となる。
上述した従来例のように負荷抵抗を設けない構成である
ため、一方の縦列回路から出力された電流は、送出抵抗
１３２、１３４および終端抵抗１３０のループを通って
他方の縦列回路に還流することになり、外部に排出され
ないため、その分、消費電力を抑制することが可能とな
る。また、各送出抵抗１３２、１３４と終端抵抗１３０
とによって後段の回路との間でインピーダンスマッチン
グをとる構成により、正確な波形を伝送することが可能
となる。すなわち、上述のような出力回路の構成である
ため、第１トランジスタ１０２と第３トランジスタ１０
６は、常に同じ値の電流を流しており、このため第１ト
ランジスタ１０２と第３トランジスタ１０６の出力イン
ピーダンスは常に低インピーダンスであり、かつ同一出
力インピーダンスとなることから、各送出抵抗１３２、
１３４と終端抵抗１３０とによって後段の回路との間で
インピーダンスマッチングをとる構成により、正確な波
形を伝送することが可能となる。
【００１４】図２は、本発明の第２の実施の形態例によ
る出力回路の構成を示す回路図である。なお、図２にお
いて図１に示す構成要素の共通の構成については同一符
号を付している。上述した図１に示す出力回路では、終
端抵抗１３０の前段に送出抵抗１３２、１３４を挿入し
てインピーダンスマッチングをとる構成とし、それに対
応して終端抵抗１３０の電流値（上記例では４ｍＡ）に
対して２倍の電流値（上記例では８ｍＡ）を有する定電
流源１２０を設けた。しかし、このような構成では、伝
送信号の波形精度は向上するが、上述のように第１縦列
回路または第２縦列回路に一定の電流（上記例では４ｍ
Ａ）が縦に流れる構成となり、その分だけ電力消費が生
じることになる。
る出力回路の構成を示す回路図である。なお、図２にお
いて図１に示す構成要素の共通の構成については同一符
号を付している。上述した図１に示す出力回路では、終
端抵抗１３０の前段に送出抵抗１３２、１３４を挿入し
てインピーダンスマッチングをとる構成とし、それに対
応して終端抵抗１３０の電流値（上記例では４ｍＡ）に
対して２倍の電流値（上記例では８ｍＡ）を有する定電
流源１２０を設けた。しかし、このような構成では、伝
送信号の波形精度は向上するが、上述のように第１縦列
回路または第２縦列回路に一定の電流（上記例では４ｍ
Ａ）が縦に流れる構成となり、その分だけ電力消費が生
じることになる。
【００１５】そこで、図２に示す例では、このような電
力消費を削減するために図１に示す送出抵抗１３２、１
３４を削除し、定電流源１２０の電流値を終端抵抗１３
０の電流値と一致（本例では４ｍＡ）させることによ
り、第１、第２縦列回路に流れる電流をカットしたもの
である。このような構成では、送出抵抗１３２、１３４
を削除したことにより、インピーダンスマッチングは取
り難くなり、伝送信号の波形精度は低下するものの、消
費電力をより削減でき、簡易な出力回路として利用する
ことが可能となる。なお、その他は、図１に示す構成と
共通であるので説明は省略する。
力消費を削減するために図１に示す送出抵抗１３２、１
３４を削除し、定電流源１２０の電流値を終端抵抗１３
０の電流値と一致（本例では４ｍＡ）させることによ
り、第１、第２縦列回路に流れる電流をカットしたもの
である。このような構成では、送出抵抗１３２、１３４
を削除したことにより、インピーダンスマッチングは取
り難くなり、伝送信号の波形精度は低下するものの、消
費電力をより削減でき、簡易な出力回路として利用する
ことが可能となる。なお、その他は、図１に示す構成と
共通であるので説明は省略する。
【００１６】また、以上の実施例では、本発明の出力回
路を光ディスク記録再生装置の光学ピックアップにパル
スを送出するためのタイミング回路に設けられる出力回
路を前提にして説明したが、本発明はこれに限らず、そ
の他の出力回路にも同様に適用し得るものである。
路を光ディスク記録再生装置の光学ピックアップにパル
スを送出するためのタイミング回路に設けられる出力回
路を前提にして説明したが、本発明はこれに限らず、そ
の他の出力回路にも同様に適用し得るものである。
【００１７】
【発明の効果】以上説明したように本発明の出力回路に
よれば、それぞれ２つのトランジスタを縦に接続して構
成される２つの縦列回路を定電流源に共通接続して差動
増幅段を構成し、各縦列回路から出力される差動パルス
を終端抵抗に供給することにより、この終端抵抗を通し
て出力パルスを伝送先の回路に送出することから、各縦
列回路から送出された出力電流は終端抵抗を通して各縦
列回路間で還流することになり、従来のように負荷抵抗
を通してＧＮＤに排出されることはないため、消費電力
を削減でき、低電力化を図ることが可能である。
よれば、それぞれ２つのトランジスタを縦に接続して構
成される２つの縦列回路を定電流源に共通接続して差動
増幅段を構成し、各縦列回路から出力される差動パルス
を終端抵抗に供給することにより、この終端抵抗を通し
て出力パルスを伝送先の回路に送出することから、各縦
列回路から送出された出力電流は終端抵抗を通して各縦
列回路間で還流することになり、従来のように負荷抵抗
を通してＧＮＤに排出されることはないため、消費電力
を削減でき、低電力化を図ることが可能である。
【図１】本発明の第１の実施の形態例による出力回路の
構成例を示す回路図である。
構成例を示す回路図である。
【図２】本発明の第２の実施の形態例による出力回路の
構成例を示す回路図である。
構成例を示す回路図である。
【図３】従来の出力回路の構成例を示す回路図である。
１００……ＩＣ、１０２、１０４、１０６、１０８……
トランジスタ、１１２、１１４……差動バッファ、１２
０……定電流源、１３０……終端抵抗、１３２、１３４
……送出抵抗、１３６……保護ダイオード、Ｖｃｃ……
駆動電源。
トランジスタ、１１２、１１４……差動バッファ、１２
０……定電流源、１３０……終端抵抗、１３２、１３４
……送出抵抗、１３６……保護ダイオード、Ｖｃｃ……
駆動電源。
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Ｆターム(参考） 5J056 AA04 AA40 BB17 CC00 CC01
DD02 DD23 DD55 FF09
5J066 AA01 AA12 AA22 AA54 CA36
FA09 HA02 HA19 HA25 KA01
KA05 KA12 KA18 KA47 MA19
MA21 ND01 ND16 ND23 PD02
SA10 TA01
5J092 AA01 AA12 AA22 AA54 CA36
FA09 GR00 HA02 HA19 HA25
KA01 KA05 KA12 KA18 KA47
MA19 MA21 SA10 TA01
5J500 AA01 AA12 AA22 AA54 AC36
AF09 AH02 AH19 AH25 AK01
AK05 AK12 AK18 AK47 AM19
AM21 AS10 AT01 DN01 DN16
DN23 DP02 RG00
5K029 AA13 DD04 GG07 JJ08
Claims (6)
- 【請求項１】 駆動電源と定電流源との間に上段の第１
トランジスタと下段の第２トランジスタとを縦に接続し
た第１縦列回路と、 前記駆動電源と前記定電流源との間に上段の第３トラン
ジスタと下段の第４トランジスタとを縦に接続した第１
縦列回路と並列の第２縦列回路と、 前記第１トランジスタおよび第４トランジスタに入力信
号の正極性信号を供給し、前記第２トランジスタおよび
第３トランジスタに入力信号の逆極性信号を供給するバ
ッファ回路と、 前記第１縦列回路の第１トランジスタと第２トランジス
タの接続点から引き出された第１出力端子と前記第２縦
列回路の第３トランジスタと第４トランジスタの接続点
から引き出された第２出力端子との間に接続された終端
抵抗と、 を有することを特徴とする出力回路。 - 【請求項２】 前記第１縦列回路の第１トランジスタと
第２トランジスタの接続点と前記終端抵抗との間に第１
送出抵抗を挿入するとともに、前記第２縦列回路の第３
トランジスタと第４トランジスタの接続点と前記終端抵
抗との間に第２送出抵抗を挿入し、前記終端抵抗および
前記第１、第２送出抵抗によってインピーダンス整合を
行うことを特徴とする請求項１記載の出力回路。 - 【請求項３】 前記定電流源の電流値を前記終端抵抗に
流れる電流値に一致させたことを特徴とする請求項１記
載の出力回路。 - 【請求項４】 前記定電流源の電流値を前記終端抵抗に
流れる電流値の２倍の値としたことを特徴とする請求項
２記載の出力回路。 - 【請求項５】 前記バッファ回路は、前記第１縦列回路
と第２縦列回路にそれぞれ対応してそれぞれ設けられて
いることを特徴とする請求項１記載の出力回路。 - 【請求項６】 前記第１トランジスタは、コレクタが駆
動電源側に接続され、エミッタが前記第２トランジスタ
のコレクタに接続され、ベースに前記正極性信号が入力
され、前記第２トランジスタは、エミッタが前記定電流
源に接続され、ベースに前記逆極性信号が入力され、前
記第３トランジスタは、コレクタが駆動電源側に接続さ
れ、エミッタが前記第４トランジスタのコレクタに接続
され、ベースに前記逆極性信号が入力され、前記第４ト
ランジスタは、エミッタが前記定電流源に接続され、ベ
ースに前記正極性信号が入力されていることを特徴とす
る請求項１記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001286587A JP2003101404A (ja) | 2001-09-20 | 2001-09-20 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001286587A JP2003101404A (ja) | 2001-09-20 | 2001-09-20 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003101404A true JP2003101404A (ja) | 2003-04-04 |
Family
ID=19109539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001286587A Pending JP2003101404A (ja) | 2001-09-20 | 2001-09-20 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003101404A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015142323A (ja) * | 2014-01-30 | 2015-08-03 | 株式会社東芝 | ドライバ回路、および、インピーダンス調整回路 |
-
2001
- 2001-09-20 JP JP2001286587A patent/JP2003101404A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015142323A (ja) * | 2014-01-30 | 2015-08-03 | 株式会社東芝 | ドライバ回路、および、インピーダンス調整回路 |
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