JPH0448285B2 - - Google Patents
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- JPH0448285B2 JPH0448285B2 JP63275966A JP27596688A JPH0448285B2 JP H0448285 B2 JPH0448285 B2 JP H0448285B2 JP 63275966 A JP63275966 A JP 63275966A JP 27596688 A JP27596688 A JP 27596688A JP H0448285 B2 JPH0448285 B2 JP H0448285B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00323—Delay compensation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00026—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter
- H03K2005/00052—Variable delay controlled by an analog electrical signal, e.g. obtained after conversion by a D/A converter by mixing the outputs of fixed delayed signals with each other or with the input signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00163—Layout of the delay element using bipolar transistors
- H03K2005/00176—Layout of the delay element using bipolar transistors using differential stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
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- H03K2005/00182—Layout of the delay element using bipolar transistors using constant current sources
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00228—Layout of the delay element having complementary input and output signals
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、一般に、可変遅延回路、特に、改善
された線形制御で、調整範囲の広い調整可能な可
変遅延回路に関する。
された線形制御で、調整範囲の広い調整可能な可
変遅延回路に関する。
デジタル・システムの設計の１つの目標は、こ
のシステムにより、高速クロツクでデータ及び制
御信号をクロツクすることである。クロツク速度
が早くなる程、これら信号がシステム内を高速で
移動する。最高のシステム特性を達成するため
に、クロツク及びデータ路間の正確なタイミング
関係を維持する必要がある。例えば、ラツチにお
いて、このラツチがクロツクされる前に、データ
が入力端に存在しなければならない。遅延回路を
用いて、クロツク路に適切な遅延を付加し、所望
タイミングとする。しばしば、ラツチのセツトア
ツプ時間やホールド時間、又はデジタル・アナロ
グ変換器のセツトリング時間の如き回路パラメー
タを最適化するのに、調整可能な可変遅延回路が
好適である。
のシステムにより、高速クロツクでデータ及び制
御信号をクロツクすることである。クロツク速度
が早くなる程、これら信号がシステム内を高速で
移動する。最高のシステム特性を達成するため
に、クロツク及びデータ路間の正確なタイミング
関係を維持する必要がある。例えば、ラツチにお
いて、このラツチがクロツクされる前に、データ
が入力端に存在しなければならない。遅延回路を
用いて、クロツク路に適切な遅延を付加し、所望
タイミングとする。しばしば、ラツチのセツトア
ツプ時間やホールド時間、又はデジタル・アナロ
グ変換器のセツトリング時間の如き回路パラメー
タを最適化するのに、調整可能な可変遅延回路が
好適である。
従来の可変遅延回路は、遅延制御の応答が非線
形であり、調整範囲が限定されていた。例えば、
ECL設計に一般的に用いる遅延回路は、エミツ
タ・フオロアの定常（スタンデイング）電流を調
整して、このエミツタ・フオロアのスルー・レー
トを制御することを基づいていた。この方法で
は、定常電流が負方向の縁（遷移）にのみに大き
く影響するので、調整範囲が狭かつた。シング
ル・エンドの場合、この遅延回路は非対称であつ
た。すなわち、負方向信号に対しては、可変遅延
を行うが、正方向信号に対する遅延は、本質的に
固定されていた。差動システムの場合、非常に遅
い縁は、遅延変化が小さく、また、生じた遅延
は、制御電流の非線形関数であつた。
形であり、調整範囲が限定されていた。例えば、
ECL設計に一般的に用いる遅延回路は、エミツ
タ・フオロアの定常（スタンデイング）電流を調
整して、このエミツタ・フオロアのスルー・レー
トを制御することを基づいていた。この方法で
は、定常電流が負方向の縁（遷移）にのみに大き
く影響するので、調整範囲が狭かつた。シング
ル・エンドの場合、この遅延回路は非対称であつ
た。すなわち、負方向信号に対しては、可変遅延
を行うが、正方向信号に対する遅延は、本質的に
固定されていた。差動システムの場合、非常に遅
い縁は、遅延変化が小さく、また、生じた遅延
は、制御電流の非線形関数であつた。
したがつて、本発明の目的の１つは、改良され
た線形制御の可変遅延回路の提供にある。
た線形制御の可変遅延回路の提供にある。
本発明の他の目的は、正及び負の縁を等しく遅
延させる、即ち、対称に遅延させる可変遅延回路
の提供にある。
延させる、即ち、対称に遅延させる可変遅延回路
の提供にある。
本発明の更に他の目的は、遅延範囲を広げた可
変遅延回路の提供にある。
変遅延回路の提供にある。
本発明によれば、可変遅延回路は、ハイパス・
フイルタ（広域通過フイルタ）手段と並列のロウ
パス・フイルタ（低域通過フイルタ）手段を具え
ている。ロウパス・フイルタ手段は、デジタル信
号の低周波成分を通過させる。この低周波成分
は、完全な（入力）デジタル信号に対して遅延す
る。ハイパス・フイルタ手段（高周波路）は、デ
ジタル信号の高周波成分を通過させる。制御手段
は、高周波成分が選択的に、低周波成分を助ける
（加算）か、対抗（減算）し、信号の遅延を変化
させるようにする。次に、出力段は、高周波成分
の選択された部分及び低周波成分受けて、対応す
る遅延が施されたデジタル信号を再生する。
フイルタ（広域通過フイルタ）手段と並列のロウ
パス・フイルタ（低域通過フイルタ）手段を具え
ている。ロウパス・フイルタ手段は、デジタル信
号の低周波成分を通過させる。この低周波成分
は、完全な（入力）デジタル信号に対して遅延す
る。ハイパス・フイルタ手段（高周波路）は、デ
ジタル信号の高周波成分を通過させる。制御手段
は、高周波成分が選択的に、低周波成分を助ける
（加算）か、対抗（減算）し、信号の遅延を変化
させるようにする。次に、出力段は、高周波成分
の選択された部分及び低周波成分受けて、対応す
る遅延が施されたデジタル信号を再生する。
本明細書は、本発明の２つの実施例を開示して
いる。差動形式の実施例は、差動入力段の同相及
び非同相電圧信号の両方を用いる。各電圧信号か
らの高周波成分が選択的に、低周波成分を助ける
か、対抗する。これにより、デジタル信号の遅延
が広範囲になる。シングル・エンド形式の実施例
の場合、同相出力電圧のみを用いる。遅延範囲
は、より限定されるが、遅延量は、制御電流に対
して依然、線形である。
いる。差動形式の実施例は、差動入力段の同相及
び非同相電圧信号の両方を用いる。各電圧信号か
らの高周波成分が選択的に、低周波成分を助ける
か、対抗する。これにより、デジタル信号の遅延
が広範囲になる。シングル・エンド形式の実施例
の場合、同相出力電圧のみを用いる。遅延範囲
は、より限定されるが、遅延量は、制御電流に対
して依然、線形である。
これら実施例の両方は、デジタル信号の正方向
及び負方向遷移に対して、遅延が対称の可変遅延
回路となる。
及び負方向遷移に対して、遅延が対称の可変遅延
回路となる。
本発明の上述及びその他の目的、特徴及び利点
は、添付図を参照した以下の好適な実施例の説明
より一層明らかになろう。
は、添付図を参照した以下の好適な実施例の説明
より一層明らかになろう。
第１図は、本発明の可変遅延回路のブロツク図
である。１対の差動電圧信号＋VIN及び−VINが
入力端子１２及び１４に夫々供給される。これら
電圧信号＋VIN及び−VINは、デジタル・クロツ
ク信号を表し、特定の実施例に関して後述する如
く、ECLゲート又は他のデジタル・ロジツク回
路の出力でもよい。ロウパス・フイルタ１６及び
ハイパス・フイルタ１８が並列に結合されたノー
ドに、電圧信号＋VINを供給する。このロウパ
ス・フイルタ１６は、＋VINの低周波成分を低周
波路に沿つて加算ノードＡに通過させる。信号の
高速遷移を行う高周波成分をろ波したので、この
低周波成分には、完全な電圧信号に対して固有の
遅延がある。次に、ハイパス・フイルタは、分離
した高周波路に沿つて同相高周波成分を通過させ
る。同様に、＋VINと逆位相の電圧信号−VINを、
ロウパス・フイルタ２０及びハイパス・フイルタ
２２が並列結合された回路ノードに供給する。ロ
ウパス・フイルタ２０は、第２低周波路に沿つ
て、−VINの低周波成分を加算ノードＢに通過さ
せる。次に、ハイパス・フイルタ２２は、第２の
分離した高周波路に沿つて、同相高周波成分を通
過させる。
である。１対の差動電圧信号＋VIN及び−VINが
入力端子１２及び１４に夫々供給される。これら
電圧信号＋VIN及び−VINは、デジタル・クロツ
ク信号を表し、特定の実施例に関して後述する如
く、ECLゲート又は他のデジタル・ロジツク回
路の出力でもよい。ロウパス・フイルタ１６及び
ハイパス・フイルタ１８が並列に結合されたノー
ドに、電圧信号＋VINを供給する。このロウパ
ス・フイルタ１６は、＋VINの低周波成分を低周
波路に沿つて加算ノードＡに通過させる。信号の
高速遷移を行う高周波成分をろ波したので、この
低周波成分には、完全な電圧信号に対して固有の
遅延がある。次に、ハイパス・フイルタは、分離
した高周波路に沿つて同相高周波成分を通過させ
る。同様に、＋VINと逆位相の電圧信号−VINを、
ロウパス・フイルタ２０及びハイパス・フイルタ
２２が並列結合された回路ノードに供給する。ロ
ウパス・フイルタ２０は、第２低周波路に沿つ
て、−VINの低周波成分を加算ノードＢに通過さ
せる。次に、ハイパス・フイルタ２２は、第２の
分離した高周波路に沿つて、同相高周波成分を通
過させる。
ハイパス・フイルタ１８及び２２を含む高周波
路を制御回路２４に結合する。この制御回路は、
内部の点線で示すように、各高周波成分の選択し
た部分が加算ノードＡ又はＢの各々に通過するよ
うに、調整出来る。制御回路２４は、その入力端
２６の遅延制御信号に線形に応答する。なお、こ
の制御信号は、各高周波成分のどの部分を各加算
ノードに向けるかを決める。よつて、デジタル信
号の遅延は、制御信号の設定に対して線形にな
る。
路を制御回路２４に結合する。この制御回路は、
内部の点線で示すように、各高周波成分の選択し
た部分が加算ノードＡ又はＢの各々に通過するよ
うに、調整出来る。制御回路２４は、その入力端
２６の遅延制御信号に線形に応答する。なお、こ
の制御信号は、各高周波成分のどの部分を各加算
ノードに向けるかを決める。よつて、デジタル信
号の遅延は、制御信号の設定に対して線形にな
る。
遅延範囲の一方の境界にて、制御信号により、
制御回路２４は、各高周波成分の全部分を加算ノ
ードに直接供給する。この加算ノードは、同相の
低周波成分を受ける。かかる結合を回路２４内の
平行点線で示す。すなわち、フイルタ１８の出力
が加算ノードＡに結合し、フイルタ２２の出力が
加算ノードＢに結合する。これら高周波成分は、
加算ノードの対応する低周波成分と同相なので、
これら高周波成分は低周波成分を助ける。ノード
Ａ及びＢでのこの加算は、（わずかな損失がある
が）元の差動電圧信号の形をほぼ再生し、その伝
送におけるいかなる遅延も除く。
制御回路２４は、各高周波成分の全部分を加算ノ
ードに直接供給する。この加算ノードは、同相の
低周波成分を受ける。かかる結合を回路２４内の
平行点線で示す。すなわち、フイルタ１８の出力
が加算ノードＡに結合し、フイルタ２２の出力が
加算ノードＢに結合する。これら高周波成分は、
加算ノードの対応する低周波成分と同相なので、
これら高周波成分は低周波成分を助ける。ノード
Ａ及びＢでのこの加算は、（わずかな損失がある
が）元の差動電圧信号の形をほぼ再生し、その伝
送におけるいかなる遅延も除く。
遅延範囲の他方の境界にて、制御信号により、
制御回路２４は、各高周波成分を加算ノードに交
差供給する。これら加算ノードは、逆極性の低周
波成分を受ける。かかる結合を、回路２４内の交
差した点線で示す。すなわち、フイルタ１８の出
力が加算ノードＢに結合し、フイルタ２２の出力
が加算ノードＡに結合する。これら高周波成分
は、これらと加算される低周波成分と非同相（逆
相）なので、低周波成分に対抗し、電圧信号の遅
延を更に増す。これら境界の間が遅延の範囲とな
り、各高周波成分の選択した部分がノードＡ及び
Ｂの両方に向かい、低周波成分を助けるか、対抗
する。
制御回路２４は、各高周波成分を加算ノードに交
差供給する。これら加算ノードは、逆極性の低周
波成分を受ける。かかる結合を、回路２４内の交
差した点線で示す。すなわち、フイルタ１８の出
力が加算ノードＢに結合し、フイルタ２２の出力
が加算ノードＡに結合する。これら高周波成分
は、これらと加算される低周波成分と非同相（逆
相）なので、低周波成分に対抗し、電圧信号の遅
延を更に増す。これら境界の間が遅延の範囲とな
り、各高周波成分の選択した部分がノードＡ及び
Ｂの両方に向かい、低周波成分を助けるか、対抗
する。
加算ノードＡ及びＢからの出力を比較器２７の
如き出力段に供給して、レベル遷移を鋭くする。
比較器２４は、一方の差動電圧が他方の差動電圧
を越えるにつれて、その状態を変化させるので、
遅延が差動電圧に生じた遅延に対応するデジタル
信号を再生する。この遅延は、差動電圧の正方向
及び負方向遷移に対して対称なので、再生したデ
ジタル信号に悪影響がない。
如き出力段に供給して、レベル遷移を鋭くする。
比較器２４は、一方の差動電圧が他方の差動電圧
を越えるにつれて、その状態を変化させるので、
遅延が差動電圧に生じた遅延に対応するデジタル
信号を再生する。この遅延は、差動電圧の正方向
及び負方向遷移に対して対称なので、再生したデ
ジタル信号に悪影響がない。
第２図は、第１図の遅延回路の特定の回路図で
あり、エミツタ結合ロジツク（ECL）ゲートを
用いている。ECLゲートは、１対のトランジス
タＱ１及びＱ２を具えており、これらトランジス
タのエミツタは、定常電流源、即ち、バイアス電
流源２８に結合している。トランジスタＱ１のベ
ースの端子３０は、デジタル入力信号（ここで
は、電圧信号）を受け、トランジスタＱ２のベー
スの端子３２の基準電圧VREFと比較する。ECLゲ
ートの基準電圧VREFは、一般的に、ロジツク１の
入力信号電圧と、ロジツク０の入力信号電圧との
中間に設定される。トランジスタＱ１及びＱ２の
コレクタを夫々負荷抵抗器Ｒ３及びＲ４を介し
て、電源電圧VCCに接続する。例えば、デジタル
信号がロジツク１のとき、電流源２８からのバイ
アス電流は、トランジスタＱ１に向かう。このト
ランジスタＱ１は、導通し、抵抗器Ｒ３に電流を
流し、トランジスタＱ１のコレクタ電圧を下げ
る。トランジスタＱ２が非導通になり、そのコレ
クタ電圧が電源電圧VCCに向かつて上昇する。逆
に、入力信号がロジツク０のとき、トランジスタ
Ｑ１が非導通で、トランジスタＱ２が導通であ
る。よつて、トランジスタＱ２のコレクタにおけ
る出力電圧が入力電圧に追従し、この入力電圧と
同相になる一方、トランジスタＱ１のコレクタの
出力電圧は入力電圧と非同相である。トランジス
タＱ３及びＱ４が、ECLゲートの出力に、エミ
ツタ・フオロアとして結合している。これらエミ
ツタ・フオロアは、遅延要素を構成する回路から
ECL段を分離する。
あり、エミツタ結合ロジツク（ECL）ゲートを
用いている。ECLゲートは、１対のトランジス
タＱ１及びＱ２を具えており、これらトランジス
タのエミツタは、定常電流源、即ち、バイアス電
流源２８に結合している。トランジスタＱ１のベ
ースの端子３０は、デジタル入力信号（ここで
は、電圧信号）を受け、トランジスタＱ２のベー
スの端子３２の基準電圧VREFと比較する。ECLゲ
ートの基準電圧VREFは、一般的に、ロジツク１の
入力信号電圧と、ロジツク０の入力信号電圧との
中間に設定される。トランジスタＱ１及びＱ２の
コレクタを夫々負荷抵抗器Ｒ３及びＲ４を介し
て、電源電圧VCCに接続する。例えば、デジタル
信号がロジツク１のとき、電流源２８からのバイ
アス電流は、トランジスタＱ１に向かう。このト
ランジスタＱ１は、導通し、抵抗器Ｒ３に電流を
流し、トランジスタＱ１のコレクタ電圧を下げ
る。トランジスタＱ２が非導通になり、そのコレ
クタ電圧が電源電圧VCCに向かつて上昇する。逆
に、入力信号がロジツク０のとき、トランジスタ
Ｑ１が非導通で、トランジスタＱ２が導通であ
る。よつて、トランジスタＱ２のコレクタにおけ
る出力電圧が入力電圧に追従し、この入力電圧と
同相になる一方、トランジスタＱ１のコレクタの
出力電圧は入力電圧と非同相である。トランジス
タＱ３及びＱ４が、ECLゲートの出力に、エミ
ツタ・フオロアとして結合している。これらエミ
ツタ・フオロアは、遅延要素を構成する回路から
ECL段を分離する。
第２図において、ロウパス・フイルタ１６は、
抵抗器Ｒ１と、比較器２７の浮遊容量及び入力容
量でありCsで示す容量とで構成する。抵抗器Ｒ１
及びコンデンサＣ１をトランジスタＱ３のエミツ
タに結合する。このコンデンサＣ１は、ハイパ
ス・フイルタ１８の一部である。同様に、比較器
２７の浮遊容量及び入力容量と、抵抗器Ｒ２と
が、ロウパス・フイルタ２０を構成する。抵抗器
Ｒ２及びコンデンサＣ２をトランジスタＱ４のエ
ミツタに結合する。抵抗器Ｒ２及びコンデンサＣ
２の値は、抵抗器Ｒ１及びコンデンサＣ１の値に
夫々等しい。容量Csがろ波した高周波成分を再生
するように、コンデンサＣ１及びＣ２を選択す
る。ほとんどの場合、Ｃ１及びＣ２の値は、Csの
値に近似している。
抵抗器Ｒ１と、比較器２７の浮遊容量及び入力容
量でありCsで示す容量とで構成する。抵抗器Ｒ１
及びコンデンサＣ１をトランジスタＱ３のエミツ
タに結合する。このコンデンサＣ１は、ハイパ
ス・フイルタ１８の一部である。同様に、比較器
２７の浮遊容量及び入力容量と、抵抗器Ｒ２と
が、ロウパス・フイルタ２０を構成する。抵抗器
Ｒ２及びコンデンサＣ２をトランジスタＱ４のエ
ミツタに結合する。抵抗器Ｒ２及びコンデンサＣ
２の値は、抵抗器Ｒ１及びコンデンサＣ１の値に
夫々等しい。容量Csがろ波した高周波成分を再生
するように、コンデンサＣ１及びＣ２を選択す
る。ほとんどの場合、Ｃ１及びＣ２の値は、Csの
値に近似している。
抵抗器Ｒ１の他端は、ノードＡを介して、比較
器２７から成る出力段の一方の入力端に接続し、
同様に、抵抗器Ｒ２の他端は、加算ノードＢを介
して、比較器の他の入力端に接続する。コンデン
サＣ１及びＣ２を含む高周波路は、これらコンデ
ンサの他端を制御回路２４に接続する。この実施
例では、制御回路２４は、トランジスタＱ５〜Ｑ
８及びダイオードＤ５，Ｄ６を含む従来のギルバ
ート・ゲイン・セルの如き電流乗算器で構成す
る。この電流乗算器は、ハイパス・フイルタを通
過した各高周波成分の選択可能な部分が、ロウパ
ス・フイルタを通過した低周波成分を助けたり、
対抗するのに適している。トランジスタＱ５のコ
レクタ及びトランジスタＱ７のコレクタをノード
Ａにて抵抗器Ｒ１に結合する。これと対称に、ト
ランジスタＱ８のコレクタ及びトランジスタＱ６
のコレクタを、ノードＢにて、抵抗器Ｒ２に結合
する。トランジスタＱ５，Ｑ６及びＱ７，Ｑ８の
エミツタ結合対の各々を、電流源３４及び３６に
より夫々バイアスする。コンデンサＣ１の高周波
路は、トランジスタＱ５及びＱ６の結合エミツタ
に接続する。コンデンサＣ２の高周波路は、トラ
ンジスタＱ７及びＱ８の結合エミツタに接続す
る。これらエミツタ結合対を、ブロツク３８で示
す差動信号源からの１対の差動制御信号Is＋Ic及
びIs−Icで制御する。なお、電流Is＋Icは、ダイ
オードＤ６とトランジスタＱ６及びＱ７のベース
に向かい、電流Is−Icは、ダイオードＤ５とトラ
ンジスタＱ５及びＱ８のべースに向かう。ギルバ
ートのゲイン・セルの特性から、トランジスタＱ
５及びＱ６（同様に、トランジスタＱ８及びＱ
７）の電流比は、ダイオードＤ５及びＤ６で決ま
る電流比である。差動電流Is＋Ic及びIs−Icは、
互いに逆なので、＋Icが−Icを越すと、トランジ
スタＱ６及びＱ７がトランジスタＱ５及びＱ８よ
りも導通となる。また、−Icが＋Icを越すと、ト
ランジスタＱ５及びＱ８がトランジスタＱ６及び
Ｑ７よりも導通になる。
器２７から成る出力段の一方の入力端に接続し、
同様に、抵抗器Ｒ２の他端は、加算ノードＢを介
して、比較器の他の入力端に接続する。コンデン
サＣ１及びＣ２を含む高周波路は、これらコンデ
ンサの他端を制御回路２４に接続する。この実施
例では、制御回路２４は、トランジスタＱ５〜Ｑ
８及びダイオードＤ５，Ｄ６を含む従来のギルバ
ート・ゲイン・セルの如き電流乗算器で構成す
る。この電流乗算器は、ハイパス・フイルタを通
過した各高周波成分の選択可能な部分が、ロウパ
ス・フイルタを通過した低周波成分を助けたり、
対抗するのに適している。トランジスタＱ５のコ
レクタ及びトランジスタＱ７のコレクタをノード
Ａにて抵抗器Ｒ１に結合する。これと対称に、ト
ランジスタＱ８のコレクタ及びトランジスタＱ６
のコレクタを、ノードＢにて、抵抗器Ｒ２に結合
する。トランジスタＱ５，Ｑ６及びＱ７，Ｑ８の
エミツタ結合対の各々を、電流源３４及び３６に
より夫々バイアスする。コンデンサＣ１の高周波
路は、トランジスタＱ５及びＱ６の結合エミツタ
に接続する。コンデンサＣ２の高周波路は、トラ
ンジスタＱ７及びＱ８の結合エミツタに接続す
る。これらエミツタ結合対を、ブロツク３８で示
す差動信号源からの１対の差動制御信号Is＋Ic及
びIs−Icで制御する。なお、電流Is＋Icは、ダイ
オードＤ６とトランジスタＱ６及びＱ７のベース
に向かい、電流Is−Icは、ダイオードＤ５とトラ
ンジスタＱ５及びＱ８のべースに向かう。ギルバ
ートのゲイン・セルの特性から、トランジスタＱ
５及びＱ６（同様に、トランジスタＱ８及びＱ
７）の電流比は、ダイオードＤ５及びＤ６で決ま
る電流比である。差動電流Is＋Ic及びIs−Icは、
互いに逆なので、＋Icが−Icを越すと、トランジ
スタＱ６及びＱ７がトランジスタＱ５及びＱ８よ
りも導通となる。また、−Icが＋Icを越すと、ト
ランジスタＱ５及びＱ８がトランジスタＱ６及び
Ｑ７よりも導通になる。
この遅延回路の動作は、第３図及び第４図を参
照すると、容易に理解できよう。入力端子３０に
デジタル信号の負方向遷移３９が存在すると仮定
すると、第３図に示すごとく、抵抗器Ｒ１及び浮
遊容量Csを通過する低周波成分は、波形４０とな
り、抵抗器Ｒ２及び浮遊容量Csを通過する低周波
成分は、波形４２となる（第３図では、タイミン
グ関係を明瞭にするため、同じ波形３９を２つ示
している）。波形４０及び４２の下に示す波形４
４及び４６は、コンデンサＣ１及びＣ２を夫々通
過する高周波成分である。次に、これら高周波成
分の選択した部分が高周波路を通過するようにし
て、低周波成分を助けるか、対抗して、出力電圧
の遅延を可変する。電流乗算器の特性により、こ
の遅延は、制御電流＋Ic及び−Icにほぼ線形の関
数である。一方の境界にて、−Icを増加すること
により、遅延が最小になるので、トランジスタＱ
５及びＱ８ガ完全にオンになり、トランジスタＱ
６及びＱ７がオフになる。再び第３図を参照す
る。電流形式の高周波成分が、トランジスタＱ５
及びＱ８を介して抵抗器Ｒ１及びＲ２に流れ、低
周波成分を助けて、点線４８及び５０に示すよう
に、デジタル信号の元の波形を実質的に再生する
ので、遅延は減少する。他方の境界にて、＋Icを
増加し、−Icを減少させて、遅延を最小にするの
で、トランジスタＱ６及びＱ７が完全にオンにな
り、トランジスタＱ５及びＱ６がオフになる。今
度は、高周波成分が、トランジスタＱ６及びＱ７
のコレクタを介して流れ、抵抗器Ｒ１及びＲ２に
交差結合するので、低周波成分に対抗し、点線５
２及び５４に示すごとく、遅延を増加させる。制
御電流が等しいと、トランジスタＱ５〜Ｑ８の総
てがオンであり、各高周波路からの高周波成分
は、ノードＡ及びＢ間で等しく分割され、低周波
成分に対するいかなる影響も相殺される。
照すると、容易に理解できよう。入力端子３０に
デジタル信号の負方向遷移３９が存在すると仮定
すると、第３図に示すごとく、抵抗器Ｒ１及び浮
遊容量Csを通過する低周波成分は、波形４０とな
り、抵抗器Ｒ２及び浮遊容量Csを通過する低周波
成分は、波形４２となる（第３図では、タイミン
グ関係を明瞭にするため、同じ波形３９を２つ示
している）。波形４０及び４２の下に示す波形４
４及び４６は、コンデンサＣ１及びＣ２を夫々通
過する高周波成分である。次に、これら高周波成
分の選択した部分が高周波路を通過するようにし
て、低周波成分を助けるか、対抗して、出力電圧
の遅延を可変する。電流乗算器の特性により、こ
の遅延は、制御電流＋Ic及び−Icにほぼ線形の関
数である。一方の境界にて、−Icを増加すること
により、遅延が最小になるので、トランジスタＱ
５及びＱ８ガ完全にオンになり、トランジスタＱ
６及びＱ７がオフになる。再び第３図を参照す
る。電流形式の高周波成分が、トランジスタＱ５
及びＱ８を介して抵抗器Ｒ１及びＲ２に流れ、低
周波成分を助けて、点線４８及び５０に示すよう
に、デジタル信号の元の波形を実質的に再生する
ので、遅延は減少する。他方の境界にて、＋Icを
増加し、−Icを減少させて、遅延を最小にするの
で、トランジスタＱ６及びＱ７が完全にオンにな
り、トランジスタＱ５及びＱ６がオフになる。今
度は、高周波成分が、トランジスタＱ６及びＱ７
のコレクタを介して流れ、抵抗器Ｒ１及びＲ２に
交差結合するので、低周波成分に対抗し、点線５
２及び５４に示すごとく、遅延を増加させる。制
御電流が等しいと、トランジスタＱ５〜Ｑ８の総
てがオンであり、各高周波路からの高周波成分
は、ノードＡ及びＢ間で等しく分割され、低周波
成分に対するいかなる影響も相殺される。
第４図は、比較器２７の入力端における差動電
圧を示す。この図は、中間の遅延と、デジタル入
力信号の正方向及び負方向遷移の対称性を示して
いる。比較器２７は、デジタル信号を構成する差
動電圧を、対応遅延のシングル・エンド出力信号
に再変換する。勿論、所望ならば、差動出力を得
ることも出来る。比較器２７は、その出力状態を
閾値レベルで変化させる。この閾値レベルは、遅
延が変化しても一定である。それは、信号の交差
が、上述の如く対称のためである。第４図は、２
つの差動電圧間における一連の交差として閾値レ
ベルを示す。
圧を示す。この図は、中間の遅延と、デジタル入
力信号の正方向及び負方向遷移の対称性を示して
いる。比較器２７は、デジタル信号を構成する差
動電圧を、対応遅延のシングル・エンド出力信号
に再変換する。勿論、所望ならば、差動出力を得
ることも出来る。比較器２７は、その出力状態を
閾値レベルで変化させる。この閾値レベルは、遅
延が変化しても一定である。それは、信号の交差
が、上述の如く対称のためである。第４図は、２
つの差動電圧間における一連の交差として閾値レ
ベルを示す。
上述の原理は、第５図に示すように、遅延回路
のシングル・エンド形式にも適切に利用出来る。
なお、第５図において、第２図と同様な素子は、
同じ参照符号で示す。この回路では、同相電圧の
みを利用する。この回路の機能は、第２図と似て
いるが、抵抗器Ｒ１及び容量Csのみにより遅延が
決まる点が異なる。高周波成分は、交差結合し
て、低周波成分に対抗しない。コンデンサＣ１を
通過する高周波成分は、トランジスタＱ５のコレ
クタを介して低周波成分に付加され、遅延を最小
に出来るし、又は、トランジスタＱ６を介して接
地に完全に捨てられる。トランジスタＱ７及びＱ
８を用いて、抵抗器Ｒ１及びトランジスタＱ３へ
の定常電流を一定に維持する。比較器２７は、第
２入力として基準電圧VREFを受ける。この基準電
圧は、比較器の入力端に供給される電圧の「高」
及び「低」振幅の中間に、この比較器の閾値を設
定する。第３図に示すように、この実施例の遅延
範囲は、実線４２から点線５０で示す最小遅延ま
での間である。第６図は、遅延範囲を示すと共
に、同相電圧の正方向及び負方向遷移において、
対称性が維持されていることを示している。よつ
て、遅延は、制御電流の大きさに直線的に関係す
る。
のシングル・エンド形式にも適切に利用出来る。
なお、第５図において、第２図と同様な素子は、
同じ参照符号で示す。この回路では、同相電圧の
みを利用する。この回路の機能は、第２図と似て
いるが、抵抗器Ｒ１及び容量Csのみにより遅延が
決まる点が異なる。高周波成分は、交差結合し
て、低周波成分に対抗しない。コンデンサＣ１を
通過する高周波成分は、トランジスタＱ５のコレ
クタを介して低周波成分に付加され、遅延を最小
に出来るし、又は、トランジスタＱ６を介して接
地に完全に捨てられる。トランジスタＱ７及びＱ
８を用いて、抵抗器Ｒ１及びトランジスタＱ３へ
の定常電流を一定に維持する。比較器２７は、第
２入力として基準電圧VREFを受ける。この基準電
圧は、比較器の入力端に供給される電圧の「高」
及び「低」振幅の中間に、この比較器の閾値を設
定する。第３図に示すように、この実施例の遅延
範囲は、実線４２から点線５０で示す最小遅延ま
での間である。第６図は、遅延範囲を示すと共
に、同相電圧の正方向及び負方向遷移において、
対称性が維持されていることを示している。よつ
て、遅延は、制御電流の大きさに直線的に関係す
る。
上述は本発明の好適な実施例について説明した
が、本発明の要旨を逸脱する事なく種々の変更が
可能である。例えば、本発明は、ECLロジツク
回路に決して限定するものではない。例えば、可
変帯域幅の増幅器を、線形増幅器の入力及び出力
段の代わりに形成することも出来る。
が、本発明の要旨を逸脱する事なく種々の変更が
可能である。例えば、本発明は、ECLロジツク
回路に決して限定するものではない。例えば、可
変帯域幅の増幅器を、線形増幅器の入力及び出力
段の代わりに形成することも出来る。
本発明の可変遅延回路は、制御信号に対する遅
延時間を線形に制御でき、また、正方向及び負方
向の遷移を美しく遅延させる事が出来る。さら
に、遅延範囲も広くなる。
延時間を線形に制御でき、また、正方向及び負方
向の遷移を美しく遅延させる事が出来る。さら
に、遅延範囲も広くなる。
第１図は本発明の第１実施例のブロツク図、第
２図は第１図の特定の回路図、第３図及び第４図
は第２図の動作を説明する波形図、第５図は本発
明の第２実施例の回路図、第６図は第５図の動作
を説明する波形図である。 １６，２０……ロウパス・フイルタ、１８，２
２……ハイパス・フイルタ、２４……制御回路、
２７……出力段。
２図は第１図の特定の回路図、第３図及び第４図
は第２図の動作を説明する波形図、第５図は本発
明の第２実施例の回路図、第６図は第５図の動作
を説明する波形図である。 １６，２０……ロウパス・フイルタ、１８，２
２……ハイパス・フイルタ、２４……制御回路、
２７……出力段。
Claims (1)
- 【特許請求の範囲】 １ 入力デジタル信号に対して遅延した上記デジ
タル信号の低周波成分を通過させるロウパス・フ
イルタと、 該ロウパス・フイルタと並列に接続され、上記
デジタル信号の高周波成分を通過させるハイパ
ス・フイルタと、 上記高周波成分が選択的に上記低周波成分を助
けるか、対抗するように制御して、上記低周波成
分による遅延を可変する制御回路と、 上記低周波成分及び上記制御回路に制御された
上記高周波成分を受け、遅延したデジタル信号を
再生する出力段とを具えた可変遅延回路。 ２ 入力デジタル信号を受けるエミツタ・フオロ
アと、 該エミツタ・フオロアのエミツタに結合し、上
記デジタル信号の低周波成分を通過させて遅延さ
せるロウパス・フイルタと、 該ロウパス・フイルタと並列に上記エミツタ・
フオロアのエミツタに接続され、上記デジタル信
号の高周波成分を通過させるハイパス・フイルタ
と、 定電流により上記エミツタ・フオロアをバイア
スし、上記定電流を一定に維持したまま、上記高
周波成分が選択的に上記低周波成分を助けるか、
対抗するように制御する制御回路と、 上記低周波成分及び上記制御回路に制御された
上記高周波成分を受け、遅延したデジタル信号を
再生する出力段と を具えた可変遅延回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US115785 | 1987-11-02 | ||
| US07/115,785 US4801827A (en) | 1987-11-02 | 1987-11-02 | Adjustable delay element for digital systems |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01154619A JPH01154619A (ja) | 1989-06-16 |
| JPH0448285B2 true JPH0448285B2 (ja) | 1992-08-06 |
Family
ID=22363374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63275966A Granted JPH01154619A (ja) | 1987-11-02 | 1988-10-31 | 可変遅延回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4801827A (ja) |
| EP (1) | EP0315376B1 (ja) |
| JP (1) | JPH01154619A (ja) |
| DE (1) | DE3869326D1 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4862020A (en) * | 1988-06-20 | 1989-08-29 | Tektronix, Inc. | Electronic delay control circuit having pulse width maintenance |
| US4945311A (en) * | 1988-08-29 | 1990-07-31 | Seagate Technology, Inc. | Electronically variable equalizer |
| IT1227494B (it) * | 1988-11-24 | 1991-04-12 | Sgs Thomson Microelectronics | Rivelatore di livello di tipo bipolare integrabile per segnali sinusoidali ad alta frequenza |
| JPH02244842A (ja) * | 1989-03-16 | 1990-09-28 | Fujitsu Ltd | 位相可変回路 |
| DE3927381A1 (de) * | 1989-08-19 | 1991-02-21 | Philips Patentverwaltung | Phasenvergleichsschaltung |
| US5237464A (en) * | 1990-04-30 | 1993-08-17 | Seagate Technology, Inc. | Differential slimmer |
| US5191234A (en) * | 1990-12-10 | 1993-03-02 | Sony Corporation | Pulse signal generator and cascode differential amplifier |
| IT1241373B (it) * | 1990-12-27 | 1994-01-10 | Marelli Autronica | Circuito per il trattamento del segnale fornito da un sensore di ossigeno del tipo allo zirconio. |
| JPH0575386A (ja) * | 1991-09-18 | 1993-03-26 | Fujitsu Ltd | 遅延回路 |
| US5262690A (en) * | 1992-04-29 | 1993-11-16 | International Business Machines Corporation | Variable delay clock circuit |
| US5418498A (en) * | 1994-04-15 | 1995-05-23 | Analog Devices, Inc. | Low jitter ring oscillators |
| DE69426650T2 (de) * | 1994-11-07 | 2001-09-06 | Alcatel, Paris | Mischer für Sender, mit einem Eingang im Strom-Modus |
| KR100206929B1 (ko) * | 1996-08-06 | 1999-07-01 | 구본준 | 반도체 메모리 장치의 가변 지연 회로 |
| US5734284A (en) * | 1996-10-11 | 1998-03-31 | Northern Telecom Limited | RC circuit |
| JP3144398B2 (ja) * | 1998-10-27 | 2001-03-12 | 日本電気株式会社 | 可変遅延回路 |
| US6175260B1 (en) * | 1998-12-31 | 2001-01-16 | Samsung Electronics Co., Ltd. | Time delay apparatus using transfer conductance |
| US6124745A (en) * | 1999-05-19 | 2000-09-26 | Analog Devices, Inc. | Delay and interpolation timing structures and methods |
| IT1316690B1 (it) * | 2000-02-29 | 2003-04-24 | St Microelectronics Srl | Struttura circuitale di tipo feedforward a zeri programmabili,inparticolare per la sintesi di filtri a tempo continuo |
| US6246268B1 (en) * | 2000-06-07 | 2001-06-12 | Marvell International Ltd. | CMOS integrated signal detection circuit with high efficiency and performance |
| US6411145B1 (en) * | 2001-06-14 | 2002-06-25 | Lsi Logic Corporation | Feedback control of clock duty cycle |
| US7010563B2 (en) * | 2002-03-26 | 2006-03-07 | Intel Corporation | Multiplier with output current scaling |
| US7020675B2 (en) * | 2002-03-26 | 2006-03-28 | Intel Corporation | Multiplier using MOS channel widths for code weighting |
| US6781481B2 (en) * | 2002-11-05 | 2004-08-24 | Motorola, Inc. | Methods and apparatus for filtering electromagnetic interference from a signal in an input/output port |
| JP4561528B2 (ja) * | 2005-08-22 | 2010-10-13 | 株式会社デンソー | センサ回路 |
| US10944599B2 (en) * | 2019-06-28 | 2021-03-09 | Adtran, Inc. | Systems and methods for communicating high speed signals in a communication device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3077564A (en) * | 1961-02-09 | 1963-02-12 | Gen Electric | Binary logic circuits utilizing diverse frequency representation for bits |
| US3686572A (en) * | 1962-10-30 | 1972-08-22 | Thomson Houston Comp Francaise | Pulse-compressor system |
| US3293552A (en) * | 1964-02-13 | 1966-12-20 | Comm Systems Inc | Phase slope delay |
| DE2114149C3 (de) * | 1971-03-24 | 1973-09-20 | Robert Bosch Fernsehanlagen Gmbh, 6100 Darmstadt | Amphtudendiskriminator fur eine Schaltungsanordnung zur Erzeugung eines Korrektursignals zur Flankenverstelle rung von Impulsen |
| DE2912745C2 (de) * | 1979-03-30 | 1984-05-03 | Siemens AG, 1000 Berlin und 8000 München | Monolithisch integrierte Ladungsverschiebeschaltung |
-
1987
- 1987-11-02 US US07/115,785 patent/US4801827A/en not_active Expired - Lifetime
-
1988
- 1988-10-28 EP EP88310144A patent/EP0315376B1/en not_active Expired
- 1988-10-28 DE DE8888310144T patent/DE3869326D1/de not_active Expired - Fee Related
- 1988-10-31 JP JP63275966A patent/JPH01154619A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0315376A2 (en) | 1989-05-10 |
| EP0315376A3 (en) | 1989-12-27 |
| JPH01154619A (ja) | 1989-06-16 |
| EP0315376B1 (en) | 1992-03-18 |
| DE3869326D1 (de) | 1992-04-23 |
| US4801827A (en) | 1989-01-31 |
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