JPH0575386A - 遅延回路 - Google Patents

遅延回路

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JPH0575386A
JPH0575386A JP3237792A JP23779291A JPH0575386A JP H0575386 A JPH0575386 A JP H0575386A JP 3237792 A JP3237792 A JP 3237792A JP 23779291 A JP23779291 A JP 23779291A JP H0575386 A JPH0575386 A JP H0575386A
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JP
Japan
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delay circuit
output
stage
circuit
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JP3237792A
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Chikara Tsuchiya
主税 土屋
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H—ELECTRICITY
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    • H03K2005/00163—Layout of the delay element using bipolar transistors
    • H03K2005/00176—Layout of the delay element using bipolar transistors using differential stages

Abstract

(57)【要約】 【目的】 ディジタル信号及びアナログ信号用遅延回
路、特に、半導体素子で製造可能で遅延回路に関し、減
衰率が小さく、しかも半導体素子で製造可能であり、ま
た、広信号帯域で長い遅延時間が可能な遅延回路を提供
することを目的とする。 【構成】 入力信号Ｖin＝Ｖ1 に対して１次の低域通過
特性出力Ｖ2 及び１次の高域通過特性出力Ｖ3 を送出す
るフィルタ段１２を設ける。差演算段１３は１次の低域
通過特性出力Ｖ2 と１次の高域通過特性出力Ｖ3 との差
Ｖout ＝Ｖ2−Ｖ 3 を出力信号とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はディジタル信号及びアナ
ログ信号用遅延回路、特に、半導体素子で製造可能な遅
延回路に関する。アナログ回路では、遅延回路は各種信
号処理用として用いられ、たとえばＴＶ信号回路ではゴ
ーストキャンセラ、ハードディスクではパルスシェイパ
として用いられている。また、ディジタル回路では、遅
延回路はタイミング調整用として用いられ、たとえば、
ディジタルフィルタも遅延回路である。このディジタル
フィルタは、一定の時間遅れを有する遅延回路を縦続
（カスケード）接続し、その接続点の各信号に重みを付
加し、これらを加減算するものである。このように、遅
延回路の応用範囲は極めて広い。
【０００２】
【従来の技術】パッシブな素子を用いた従来のアナログ
遅延回路は図５に示される。すなわち、インダクタンス
Ｌ1 ，Ｌ2 ，…、Ｌn とキャパシタＣ1 ，Ｃ2 ，…、Ｃ
n とを組合わせることにより、低周波では、
【０００３】
【数１】
【０００４】 ただし、Ｌ1 ＝Ｌ2 ＝…＝Ｌn Ｃ1 ＝Ｃ2 ＝…＝Ｃn なる遅延時間が得られる。また、アクティブ素子を用い
た従来の遅延回路は図６に示される。すなわち、図６に
おいては、遅延回路は、１次低域通過特性フィルタ段１
及び出力段２により構成されている。また、フィルタ段
１は、ＮＰＮトランジスタＱ1 ，Ｑ2 ，Ｑ 3 ，Ｑ4 、抵
抗Ｒ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 、及び定電流源２Ｉよりなる
差動増幅器に対してキャパシタＣを付加したものであ
る。ここで、交流入力Ｖin／交流出力Ｖout は、 ただし、ＨFEはＮＰＮトランジスタの電流利得、 ＶT ＝ｋＴ／ｑ（ｋ：ボルツマン定数、Ｔ：絶対温度、
ｑ：電子の電荷） となる。また、ＨFE≫１、Ｒ1 ＝Ｒ2 ＝Ｒ3 ＝Ｒ4 ＝Ｒ
とすれば、（１）式は、 ただし、１／ωc ＝２（Ｒ＋ＶT ／Ｉ）Ｃ となる。従って、図６の回路をｎ段縦続接続すると、
【０００５】
【数２】
【０００６】 となる。さらに、ω≪ωc とすれば、 となる。
【０００７】
【発明が解決しようとする課題】しかしながら、図５の
遅延回路では、この回路を多段接続すると、インダクタ
ンスと直列に発生する抵抗成分のために減衰率が大きく
なり、また、インダクタンス１、キャパシタＣの値は固
定であるために、遅延時間を可変とするためには、タッ
プを中途に設け、配線変更する必要があるという課題が
ある。さらに、周辺回路等を鑑み、遅延回路を半導体素
子化して小型化、高性能化、低製造コスト化を図ること
は、インダクタンスが半導体素子で製造できないために
不可能であるという課題もある。
【０００８】また、図６の遅延回路においては、（４）
式から遅延時間τを長くするには、ω≪ωc としなけれ
ばならず、この結果、信号帯域が狭くなるという課題が
ある。従って、本発明の目的は、減衰率が小さく、遅延
時間の変更が容易でしかも半導体素子で製造可能であ
り、また、広信号帯域で長い遅延時間が可能な遅延回路
を提供することにある。
【０００９】
【課題を解決するための手段】上述の課題を解決するた
めの手段は図１に示される。すなわち、入力信号Ｖinに
対して１次の低域通過特性出力Ｖ2 及び１次の高域通過
特性出力Ｖ3 を送出する低域通過特性フィルタ手段及び
高域通過特性フィルタ手段を設け、さらに、低域通過特
性出力Ｖ2 と高域通過特性出力Ｖ3 との差出力を出力信
号Ｖout として送出する差演算段を設ける。
【００１０】
【作用】上述の手段によれば、入力信号に対する低域通
過特性出力と高域通過特性出力との差を出力信号とする
ことで、出力信号は入力信号の全域通過特性となり得、
増幅率は１つまり減衰率を０とし得る。
【００１１】
【実施例】図２は本発明に係る遅延回路の第１の実施例
を示す回路図である。この遅延回路は、入力信号（差電
圧）Ｖinを入力して信号Ｖ1 を出力する入力段１１、入
力段１１の信号Ｖ1 を入力して信号Ｖ2 を出力しかつ信
号Ｖ3 を出力するフィルタ段１２、及び信号Ｖ2 と信号
Ｖ3 との差を演算する差演算段１３よりなる。
【００１２】入力段１１は、ＮＰＮトランジスタＱ11〜
Ｑ14、４つの抵抗Ｒ、定電流源２Ｉよりなる差動増幅器
をなしており、従って、トランジスタＱ11〜Ｑ14の電流
利得ＨFEが１００以上と十分大きければ、 となる。
【００１３】フィルタ段１２は、ＮＰＮトランジスタＱ
15〜Ｑ18、４つの抵抗Ｒ、キャパシタＣ、及び２つの定
電流源Ｉよりなる。ここで、出力Ｖ2 は、 となり、Ｖ2 は入力信号Ｖinに対して１次の低域通過特
性を有する。また、出力Ｖ3 は、 となり、従って、Ｖ3 は入力信号Ｖinに対して１次の高
域通過特性を有する。
【００１４】差演算段１３は、ＮＰＮトランジスタＱ19
〜Ｑ22、２つの抵抗Ｒ、及び定電流源２Ｉよりなる。従
って、出力Ｖout は、 となり、従って、Ｖout は入力信号Ｖinに対して全域通
過特性を有する。ここで、１／ωc ＝２（Ｒ＋ＶT ／
Ｉ）とすると、（１０）式は この結果、図２における増幅率
【００１５】
【数３】
【００１６】となり、周波数に依存しない。また、たと
え、図２の回路をｎ段縦続接続しても減衰しない。ま
た、位相ψは、 ψ＝−２ｔａｎ-1 ω／ωc であるので、遅延時間τは、 となる。
【００１７】図３、図４は本発明に係る遅延回路の第２
の実施例を示す回路図である。図３、図４においては、
図２における抵抗Ｒを削除し、定電流Ｉを絶対温度Ｔに
比例させるために定電流源１４を付加してある。つま
り、図２の抵抗Ｒは半導体素子で形成するときには拡散
抵抗を用いることになるが、拡散抵抗も温度係数（通常
１５００〜３０００ ppm／deg)に有しているので、（１
２）式の遅延時間τも温度係数を有することになるから
である。
【００１８】図４における定電流回路１４は、抵抗
Ｒ1 ，Ｒ2 、ＰＮＰトランジスタＱ25，Ｑ26，Ｑ7 、Ｎ
ＰＮトランジスタＱ28，Ｑ29，Ｑ30抵抗Ｒ1 ／２よりな
り、温度係数の少ない外付け抵抗ＲT が接続される。こ
の結果、抵抗ＲT を可変とすることで遅延時間を可変に
できる。なお、抵抗Ｒ1 は、入力段１１、フィルタ段１
２、及び差演算段１３における定電流源中の抵抗であ
る。すなわち、トランジスタＱ25，Ｑ26，Ｑ27はカレン
トミラー回路を構成しているので、 Ｉ＝Ｉ′ である。また、トランジスタＱ28のエミッタ面積をトラ
ンジスタＱ29のｎ倍とすれば、 ＲT Ｉ＝ＶT ｌn ｎ ∴Ｉ＝ＶT ／ＲT ｌn ｎ このようにして、定電流Ｉの値を絶対温度に比例させる
ことができる。
【００１９】
【発明の効果】以上説明したように本発明によれば、周
波数に関係なく減衰率を小さくでき、遅延時間の変更を
容易にでき、しかもインダクタンスが不要となるので半
導体素子で製造でき、また、広帯域で長い遅延時間を得
ることができる。
【図面の簡単な説明】
【図１】本発明の基本構成を示すブロック回路図であ
る。
【図２】本発明に係る遅延回路の第１の実施例を示す回
路図である。
【図３】本発明に係る遅延回路の第２の実施例を示す回
路図である。
【図４】本発明に係る遅延回路の第２の実施例を示す回
路図である。
【図５】従来の遅延回路を示す回路図である。
【図６】従来の遅延回路を示す回路図である。
【符号の説明】
１１…入力段 １２…フィルタ段 １３…差演算段

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 入力信号（Ｖin）に対して１次の低域通
    過特性出力（Ｖ2)を送出する低域通過特性フィルタ段
    （１２）と、 前記入力信号に対して１次の高域通過特性出力（Ｖ3)を
    送出する高域通過特性フィルタ段（１２）と、 前記低域通過特性出力と前記高域通過特性出力との差出
    力を出力信号（Ｖout ）として送出する差演算段（１
    ３）と、 を具備する遅延回路。
  2. 【請求項２】 前記低域通過特性フィルタ手段及び前記
    高域通過特性フィルタ手段が１つの差動増幅器型フィル
    タで構成されている請求項１に記載の遅延回路。
  3. 【請求項３】 トランジスタ及びキャパシタのみにより
    構成した請求項１に記載の遅延回路。
  4. 【請求項４】 絶対温度に比例する定電流源を内蔵する
    複数の差動増幅器により構成した請求項３に記載の遅延
    回路。
JP3237792A 1991-09-18 1991-09-18 遅延回路 Withdrawn JPH0575386A (ja)

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JP3237792A JPH0575386A (ja) 1991-09-18 1991-09-18 遅延回路
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