JPH02244842A - 位相可変回路 - Google Patents
位相可変回路Info
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- JPH02244842A JPH02244842A JP1064220A JP6422089A JPH02244842A JP H02244842 A JPH02244842 A JP H02244842A JP 1064220 A JP1064220 A JP 1064220A JP 6422089 A JP6422089 A JP 6422089A JP H02244842 A JPH02244842 A JP H02244842A
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- amplifier
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Links
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/24—Relay circuits using discharge tubes or semiconductor devices
- H04L25/242—Relay circuits using discharge tubes or semiconductor devices with retiming
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Pulse Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
光通信システムの中継器に使用される位相可変回路に関
し、 小型化した回路で、かつ雑音の影響の少ない位相可変回
路を提供することを目的とし、クロック信号を使用して
入力信号データの識別を行う識別部を有する中継器にお
いて、クロック信号を入力し、クロック信号のパルスの
立ち下がり時間を可変する第１の位相可変回路と、第１
の位相可変回路の出力を入力し、入力信号の位相を反転
して出力する増幅器と、増幅器の出力を入力し、入力信
号のパルスの立ち下がり時間を可変する第２の位相可変
回路とを設け、第２の位相可変回路の出力を識別部に加
え入力信号データの識別を行うように構成する。
し、 小型化した回路で、かつ雑音の影響の少ない位相可変回
路を提供することを目的とし、クロック信号を使用して
入力信号データの識別を行う識別部を有する中継器にお
いて、クロック信号を入力し、クロック信号のパルスの
立ち下がり時間を可変する第１の位相可変回路と、第１
の位相可変回路の出力を入力し、入力信号の位相を反転
して出力する増幅器と、増幅器の出力を入力し、入力信
号のパルスの立ち下がり時間を可変する第２の位相可変
回路とを設け、第２の位相可変回路の出力を識別部に加
え入力信号データの識別を行うように構成する。
本発明は、光通信システムの中継器に使用される位相可
変回路の改良に関するものである。
変回路の改良に関するものである。
この際、小型化した回路で、かつ雑音の影響の少ない位
相可変回路が要望されている。
相可変回路が要望されている。
第４図は一例の光中継器の構成を示すブロック図である
。
。
第５図は一例の信号データとクロック信号の位相関係を
示す図である。
示す図である。
第６図は従来例の回路の構成を示すブロック図である。
第４図において、伝送路から光中継器に入力した光信号
データはアバランシェ・ホトダイオード（以下へＰＤと
称する）等からなる光／電気変換部ｌにより電気信号デ
ータに変換され、等化増幅部２に入力される０等化増幅
部２において等化増幅された出力データは２つに分岐さ
れ、一方は識別部３に加えられ他方はタイミング抽出部
４に加えられる。そしてタイミング抽出部４の出力のク
ロック信号により識別部３において波形の整形を行う。
データはアバランシェ・ホトダイオード（以下へＰＤと
称する）等からなる光／電気変換部ｌにより電気信号デ
ータに変換され、等化増幅部２に入力される０等化増幅
部２において等化増幅された出力データは２つに分岐さ
れ、一方は識別部３に加えられ他方はタイミング抽出部
４に加えられる。そしてタイミング抽出部４の出力のク
ロック信号により識別部３において波形の整形を行う。
この際、第５図に示すようにクロック信号の立ち上がり
部分を等化増幅部２の出力の信号データの波形のピーク
部分に合わせるために、クロック信号の位相の調整が必
要となる。
部分を等化増幅部２の出力の信号データの波形のピーク
部分に合わせるために、クロック信号の位相の調整が必
要となる。
従来は第６図（ａ）に示すように、タイミング抽出部４
と識別部３の間に同軸線路５を接続し、その線路長を調
整することによりクロック信号の位相を調整していた。
と識別部３の間に同軸線路５を接続し、その線路長を調
整することによりクロック信号の位相を調整していた。
あるいは同図ら）に示すように、タイミング抽出部４内
の共振回路６の出力に抵抗ＲとコンデンサＣからなる位
相シフト回路７を設け、位相を調整していた。
の共振回路６の出力に抵抗ＲとコンデンサＣからなる位
相シフト回路７を設け、位相を調整していた。
しかしながら上述の回路においては、同軸線路を使用す
る場合には調整に手間がかかり、伝送路の占有するスペ
ースも大きくなるという問題点、又、共振回路６の出力
に位相シフト回路７を接続して使用する場合には、共振
回路の出力信号（正弦波）が微小であるため雑音の影響
を受けやすいという問題点があった。
る場合には調整に手間がかかり、伝送路の占有するスペ
ースも大きくなるという問題点、又、共振回路６の出力
に位相シフト回路７を接続して使用する場合には、共振
回路の出力信号（正弦波）が微小であるため雑音の影響
を受けやすいという問題点があった。
したがって本発明の目的は、小型化した回路で、かつ雑
音の影響の少ない位相可変回路を提供することにある。
音の影響の少ない位相可変回路を提供することにある。
上記問題点は第１図に示す回路によって解決さる。
即ち第１図において、クロック信号を使用して入力信号
データの識別を行う識別部（３００）を有する中継器に
おいて、１００はクロック信号を入力し、クロック信号
のパルスの立ち下がり時間を可変する第１の位相可変回
路である。
データの識別を行う識別部（３００）を有する中継器に
おいて、１００はクロック信号を入力し、クロック信号
のパルスの立ち下がり時間を可変する第１の位相可変回
路である。
１３０は第１の位相可変回路の出力を入力し、入力信号
の位相を反転して出力する増幅器である。
の位相を反転して出力する増幅器である。
１５０は増幅器の出力を入力し、入力信号のパルスの立
ち下がり時間を可変する第２の位相可変回路である。そ
して、第２の位相可変回路の出力を識別部に加え入力信
号データの識別を行うように構成する。
ち下がり時間を可変する第２の位相可変回路である。そ
して、第２の位相可変回路の出力を識別部に加え入力信
号データの識別を行うように構成する。
第り図において、第１の位相可変回路１００において、
クロック信号を入力しクロック信号のパルスの立ち下が
り時間を可変する。（例えば所定の時間だけ大きくする
）。上記第１の位相可変回路１００の出力を増幅器１３
０に加え、増幅器１３０において入力信号の位相を反転
して出力する。
クロック信号を入力しクロック信号のパルスの立ち下が
り時間を可変する。（例えば所定の時間だけ大きくする
）。上記第１の位相可変回路１００の出力を増幅器１３
０に加え、増幅器１３０において入力信号の位相を反転
して出力する。
増幅器１３０の出力を第２の位相可変回路１５０に入力
して、再び入力信号のパルスの立ち下がり時間を可変す
る。（例えば所定の時間だけ大きくする）。
して、再び入力信号のパルスの立ち下がり時間を可変す
る。（例えば所定の時間だけ大きくする）。
この結果、最初の入力のクロック信号のパルスの立ち上
がり及び立ち下がり部分が可変され（例えば所定の時間
だけ大きくされ）、この第２の位相可変回路１５０の出
力をリミッタ増幅し所定の位相だけシフトしたクロック
信号を識別部３００に加えることにより、入力信号デー
タの識別を行うことができる。
がり及び立ち下がり部分が可変され（例えば所定の時間
だけ大きくされ）、この第２の位相可変回路１５０の出
力をリミッタ増幅し所定の位相だけシフトしたクロック
信号を識別部３００に加えることにより、入力信号デー
タの識別を行うことができる。
（実施例）
第２図は本発明の実施例の回路の構成を示すブロック図
である。
である。
第３図は実施例の動作を説明するタイムチャートである
。
。
全図を通じて同一符号は同一対象物を示す。
第２図において、クロック信号（ＣＬＯＣＫ）とクロッ
ク信号の位相を反転した信号（ＣＬＯＣ）を、後段に接
続したエミッタホロワトランジスタ（以下エミッタホロ
ワＴｒと称する）９及びＩＯの入力インピーダンスを大
きくするために設けた差動増幅器８の２つの入力端子に
それぞれ加える。上記信号波形を第３図■に示す。差動
増幅器８の対応する２つの出力をエミッタホロワＴｒ
９及び１０のベースにそれぞれ加える。エミッタホロワ
Ｔｒ ９．１０のエミッタにはそれぞれ電流源１１．１
２が接続され、エミッタホロワＴｒ ９、ｌＯに流れる
電流値を可変できるようになっている。
ク信号の位相を反転した信号（ＣＬＯＣ）を、後段に接
続したエミッタホロワトランジスタ（以下エミッタホロ
ワＴｒと称する）９及びＩＯの入力インピーダンスを大
きくするために設けた差動増幅器８の２つの入力端子に
それぞれ加える。上記信号波形を第３図■に示す。差動
増幅器８の対応する２つの出力をエミッタホロワＴｒ
９及び１０のベースにそれぞれ加える。エミッタホロワ
Ｔｒ ９．１０のエミッタにはそれぞれ電流源１１．１
２が接続され、エミッタホロワＴｒ ９、ｌＯに流れる
電流値を可変できるようになっている。
上記エミッタの出力はそれぞれコンデンサＣＩ、Ｃ２を
介して接地されるとともに、位相反転用の増幅器１３の
２つの入力端子に加えられる。上記増幅器１３に入力さ
れるクロック信号（ＣＬＯＣＫ）及び反転した信号（…
爾）の波形は、第３図■に示すようにコンデンサＣ１、
Ｃ２の放電によりその立ち下がり部分の傾斜がゆるくな
る。この傾斜の大きさは、前述した電流源１１．１２に
よりエミッタホロワＴｒ９、ＩＯに流れる電流値を可変
することにより、調整される。
介して接地されるとともに、位相反転用の増幅器１３の
２つの入力端子に加えられる。上記増幅器１３に入力さ
れるクロック信号（ＣＬＯＣＫ）及び反転した信号（…
爾）の波形は、第３図■に示すようにコンデンサＣ１、
Ｃ２の放電によりその立ち下がり部分の傾斜がゆるくな
る。この傾斜の大きさは、前述した電流源１１．１２に
よりエミッタホロワＴｒ９、ＩＯに流れる電流値を可変
することにより、調整される。
上記波形のクロック信号及び反転した信号を位相反転用
の増幅器１３に加えることにより、第３図■に示すよう
に入力の位相に対して反転した位相の出力波形が得られ
る。上記出力は再びエミッタホロワＴｒ１４．１５のベ
ースに加えられ、エミッタに接続された電流源１６．１
７及び一端を接地したコンデンサＣ１、Ｃ４により、第
３図■に示すようにクロック信号波形の立ち下がり部分
の傾斜が緩やかになるように調整される。
の増幅器１３に加えることにより、第３図■に示すよう
に入力の位相に対して反転した位相の出力波形が得られ
る。上記出力は再びエミッタホロワＴｒ１４．１５のベ
ースに加えられ、エミッタに接続された電流源１６．１
７及び一端を接地したコンデンサＣ１、Ｃ４により、第
３図■に示すようにクロック信号波形の立ち下がり部分
の傾斜が緩やかになるように調整される。
上記エミッタ出力（ＣＬＯ（Ｊ、 ＣＬＯＣに）が波形
整形用の増幅器１８の２つの入力端子に加えられ、増幅
器１８の増幅及びリミッタ作用により第３図■に示す出
力波形が得られる。
整形用の増幅器１８の２つの入力端子に加えられ、増幅
器１８の増幅及びリミッタ作用により第３図■に示す出
力波形が得られる。
この結果、最初の入力波形（第３図■）に対して時間り
だけシフトしたクロック信号（ＣＬＯＣＫ）及び反転し
た信号（ＣＬＯＣＫ）が得られる。
だけシフトしたクロック信号（ＣＬＯＣＫ）及び反転し
た信号（ＣＬＯＣＫ）が得られる。
尚、上述の実施例ではＣＬＯＣＫと訂正１の２入力を使
用したが、これは回路を簡単化するためであり、原理的
にはＣＬＯＣＫ入力だけでも可能である。
用したが、これは回路を簡単化するためであり、原理的
にはＣＬＯＣＫ入力だけでも可能である。
唯、ＣＬＯＣＫ入力だけの場合直流バイアス電圧が必要
となり、回路が複雑となる。
となり、回路が複雑となる。
又、差動増幅器８、エミッタホロワＴｒ ９．１Ｏ１１
４及び１５、電流源１１１２．１６及び１７、位相反転
用増幅器１３、波形整形用増幅器１８はＩＣにより作る
ことができ、又、コンデンサＣ１、Ｃ２、Ｃ１及びＣ４
はＩＣ内に作ることができるため、上記回路を小型化す
ることができる。
４及び１５、電流源１１１２．１６及び１７、位相反転
用増幅器１３、波形整形用増幅器１８はＩＣにより作る
ことができ、又、コンデンサＣ１、Ｃ２、Ｃ１及びＣ４
はＩＣ内に作ることができるため、上記回路を小型化す
ることができる。
以上説明したように本発明によれば、ＩＣ化が可能なた
め回路を小型化できる。又、リミッタ増幅された波形を
用いるため雑音の影響の少ない位相可変回路を実現する
ことができる。
め回路を小型化できる。又、リミッタ増幅された波形を
用いるため雑音の影響の少ない位相可変回路を実現する
ことができる。
第１図は本発明の原理図、
第２図は本発明の実施例の回路の構成を示すブロック図
、 第３図は実施例の動作を説明するタイムチャート、 第４図は一例の光中継器の構成を示すブロック図、 第５図は一例の信号データとクロック信号の位相関係を
示す図、 第６図は従来例の回路の構成を示すブロック図である。 図において １００は第１の位相可変回路、 １３０は増幅器、 １５０は第２の位相可変回路 を示す。 寿賞しイ列０墾刀イ竹と説−明すうフイ人ケマート第
３ ７ −イダＪ／）光ｆ筋箔茎θ祷へとボイーフσソ７図第４
０ 一イク・ｊ／）イ■デ″二ｎ７０−ンフイ宮号シイ立木
巨■シゴ不資丘５ミ゛１゛ロ寥５ 回
、 第３図は実施例の動作を説明するタイムチャート、 第４図は一例の光中継器の構成を示すブロック図、 第５図は一例の信号データとクロック信号の位相関係を
示す図、 第６図は従来例の回路の構成を示すブロック図である。 図において １００は第１の位相可変回路、 １３０は増幅器、 １５０は第２の位相可変回路 を示す。 寿賞しイ列０墾刀イ竹と説−明すうフイ人ケマート第
３ ７ −イダＪ／）光ｆ筋箔茎θ祷へとボイーフσソ７図第４
０ 一イク・ｊ／）イ■デ″二ｎ７０−ンフイ宮号シイ立木
巨■シゴ不資丘５ミ゛１゛ロ寥５ 回
Claims (1)
- 【特許請求の範囲】 クロック信号を使用して入力信号データの識別を行う識
別部（３００）を有する中継器において、該クロック信
号を入力し、該クロック信号のパルスの立ち下がり時間
を可変する第１の位相可変回路（１００）と、 該第１の位相可変回路の出力を入力し、入力信号の位相
を反転して出力する増幅器（１３０）と、該増幅器の出
力を入力し、入力信号のパルスの立ち下がり時間を可変
する第２の位相可変回路（１５０）とを設け、該第２の
位相可変回路の出力を該識別部に加え該入力信号データ
の識別を行うようにしたことを特徴とする位相可変回路
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1064220A JPH02244842A (ja) | 1989-03-16 | 1989-03-16 | 位相可変回路 |
| US07/490,911 US5088106A (en) | 1989-03-16 | 1990-03-09 | Phase shift circuit and repeater using the same |
| DE69027358T DE69027358D1 (de) | 1989-03-16 | 1990-03-15 | Phasenschieberschaltung und diese verwendender Verstärker |
| EP90104920A EP0389874B1 (en) | 1989-03-16 | 1990-03-15 | Phase shift circuit and repeater using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1064220A JPH02244842A (ja) | 1989-03-16 | 1989-03-16 | 位相可変回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02244842A true JPH02244842A (ja) | 1990-09-28 |
Family
ID=13251801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1064220A Pending JPH02244842A (ja) | 1989-03-16 | 1989-03-16 | 位相可変回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5088106A (ja) |
| EP (1) | EP0389874B1 (ja) |
| JP (1) | JPH02244842A (ja) |
| DE (1) | DE69027358D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5524109A (en) * | 1991-06-20 | 1996-06-04 | Bay Networks, Incorporated | Token ring concentrator having retiming function |
| US5471159A (en) * | 1992-09-18 | 1995-11-28 | Tektronix, Inc. | Setup or hold violation triggering |
| JPH06274805A (ja) * | 1993-03-19 | 1994-09-30 | Hitachi Ltd | リード／ライト集積回路 |
| KR100466457B1 (ko) * | 1995-11-08 | 2005-06-16 | 마츠시타 덴끼 산교 가부시키가이샤 | 신호전송회로,신호수신회로및신호송수신회로,신호전송방법,신호수신방법및신호송수신방법과반도체집적회로및그제어방법 |
| US6888444B1 (en) * | 1995-11-08 | 2005-05-03 | Matsushita Electric Industrial Co., Ltd. | Signal transmitting circuit, signal receiving circuit, signal transmitting/receiving circuit, signal transmitting method, signal receiving method, signal transmitting/receiving method, semiconductor integrated circuit, and control method thereof |
| JP3863265B2 (ja) * | 1997-10-16 | 2006-12-27 | 富士通株式会社 | 光受信器およびクロック抽出回路 |
| JP2000183701A (ja) * | 1998-12-18 | 2000-06-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路及びそのデューティ劣化防止方法 |
| US20050135468A1 (en) * | 2003-12-19 | 2005-06-23 | Bhushan Asuri | Feed forward filter |
| US7561619B2 (en) * | 2003-12-19 | 2009-07-14 | Intel Corporation | Feedback filter |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3693101A (en) * | 1971-09-07 | 1972-09-19 | Gen Motors Corp | Time delay circuit |
| JPS54102855A (en) * | 1978-01-31 | 1979-08-13 | Nippon Telegr & Teleph Corp <Ntt> | Timing phase control circuit |
| US4413347A (en) * | 1980-02-25 | 1983-11-01 | Nippon Electric Co., Ltd. | Ternary to binary pulse regenerator for a regenerative repeater |
| US4370569A (en) * | 1980-10-30 | 1983-01-25 | Hewlett-Packard Company | Integratable single pulse circuit |
| JPS61264805A (ja) * | 1985-05-20 | 1986-11-22 | Fujitsu Ltd | 位相変調器 |
| US4780893A (en) * | 1987-04-16 | 1988-10-25 | Harris Corporation | Bit synchronizer |
| CA1289199C (en) * | 1987-09-19 | 1991-09-17 | Masaaki Kawai | Phase shift circuit |
| US4801827A (en) * | 1987-11-02 | 1989-01-31 | Tektronix, Inc. | Adjustable delay element for digital systems |
-
1989
- 1989-03-16 JP JP1064220A patent/JPH02244842A/ja active Pending
-
1990
- 1990-03-09 US US07/490,911 patent/US5088106A/en not_active Expired - Lifetime
- 1990-03-15 DE DE69027358T patent/DE69027358D1/de not_active Expired - Lifetime
- 1990-03-15 EP EP90104920A patent/EP0389874B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0389874A3 (en) | 1994-01-12 |
| EP0389874B1 (en) | 1996-06-12 |
| US5088106A (en) | 1992-02-11 |
| DE69027358D1 (de) | 1996-07-18 |
| EP0389874A2 (en) | 1990-10-03 |
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