JP2001127566A - ピーク検出回路及びそれを用いた振幅検出回路 - Google Patents
ピーク検出回路及びそれを用いた振幅検出回路Info
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Abstract
(57)【要約】
【課題】 ＦＥＴで構成されたピーク検出回路におい
て、しきい値電圧の変動の影響を受けない回路を得る。 【解決手段】 ＦＥＴのしきい値電圧に相当する電位差
だけレベルシフトするようにバイアスしたソースフォロ
ア回路５，６を用いて、ＦＥＴ１と容量素子３と放電抵
抗４とにより検出した入力信号のピーク検出出力のレベ
ル調整を行う。よって、ピーク検出回路５１の出力レベ
ルがＦＥＴ１のしきい値電圧の変動の影響を受けないよ
うにすることができ、しかも差動回路５５の差動出力の
中点電位をピーク検出回路と同じ構成の回路５４を経て
出力させ、この回路出力を参照電位として差電圧をとる
ことにより、信号振幅及びその中心レベルも正確に抽出
することが可能となる。
て、しきい値電圧の変動の影響を受けない回路を得る。 【解決手段】 ＦＥＴのしきい値電圧に相当する電位差
だけレベルシフトするようにバイアスしたソースフォロ
ア回路５，６を用いて、ＦＥＴ１と容量素子３と放電抵
抗４とにより検出した入力信号のピーク検出出力のレベ
ル調整を行う。よって、ピーク検出回路５１の出力レベ
ルがＦＥＴ１のしきい値電圧の変動の影響を受けないよ
うにすることができ、しかも差動回路５５の差動出力の
中点電位をピーク検出回路と同じ構成の回路５４を経て
出力させ、この回路出力を参照電位として差電圧をとる
ことにより、信号振幅及びその中心レベルも正確に抽出
することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明はピーク検出回路及び
それを用いた振幅検出回路に関し、特に電界効果トラン
ジスタ（ＦＥＴ）により構成され入力信号のピーク値を
検出するピーク検出回路及びそれを用いた振幅検出回路
に関するものである。
それを用いた振幅検出回路に関し、特に電界効果トラン
ジスタ（ＦＥＴ）により構成され入力信号のピーク値を
検出するピーク検出回路及びそれを用いた振幅検出回路
に関するものである。
【０００２】
【従来の技術】近年のインターネットやマルチメディア
の普及によって、高速大容量の通信システムの開発が強
く求められており、現在では、基幹伝送系を中心とした
波長多重通信システムやメトロポリタンネットワークで
は、１チャンネル当り１０Ｇｂ／ｓの光伝送システムの
実用化が進められている。前述したメトロポリタンネッ
トワークでは、都市間を結ぶ伝送経路に中継装置を置か
ないために、その中継距離がまちまちで、システムのコ
ストを低減するために、高価な光増幅器を用いない構成
では、受信回路に入力される光レベルも伝送距離に応じ
て異なる。
の普及によって、高速大容量の通信システムの開発が強
く求められており、現在では、基幹伝送系を中心とした
波長多重通信システムやメトロポリタンネットワークで
は、１チャンネル当り１０Ｇｂ／ｓの光伝送システムの
実用化が進められている。前述したメトロポリタンネッ
トワークでは、都市間を結ぶ伝送経路に中継装置を置か
ないために、その中継距離がまちまちで、システムのコ
ストを低減するために、高価な光増幅器を用いない構成
では、受信回路に入力される光レベルも伝送距離に応じ
て異なる。
【０００３】このような伝送経路に用いられる光受信回
路の構成例を図１３に示している。図１３において、入
力された光信号はフォトダイオードである受光素子６１
により光から電気信号に変換され、前置増幅器６２にて
低雑音増幅される。この増幅信号は、自動利得制御（au
tomatic gain control, 略してAGC ）増幅器６３とピー
ク検出回路６４とにより入力レベルの変化が吸収され、
常に一定レベルの信号電圧となるように制御される。そ
の後、後置増幅器６５により、後段の識別回路６７に必
要なレベルにまで信号電圧が増幅される。
路の構成例を図１３に示している。図１３において、入
力された光信号はフォトダイオードである受光素子６１
により光から電気信号に変換され、前置増幅器６２にて
低雑音増幅される。この増幅信号は、自動利得制御（au
tomatic gain control, 略してAGC ）増幅器６３とピー
ク検出回路６４とにより入力レベルの変化が吸収され、
常に一定レベルの信号電圧となるように制御される。そ
の後、後置増幅器６５により、後段の識別回路６７に必
要なレベルにまで信号電圧が増幅される。
【０００４】後置増幅器６５の後段には、フィルタ回路
６６が付加される場合もある。これは、受信した波形を
整形すると共に、不要な帯域の雑音を除去する役割を持
つ。このような帯域を制限することで、雑音を削減し、
波形をなめらかにすることを等価と呼ぶ。識別回路６７
は雑音を含んだ等価された信号に対して「０」または
「１」の判定を行い、雑音のないディジタル信号に復元
する役割を持つものである。この識別に必要なクロック
信号も、受信した信号からクロック抽出回路６８により
生成される。このような構成において、ピーク検出回路
６４は受信回路全体のなかでも非常に重要な回路の一つ
である。
６６が付加される場合もある。これは、受信した波形を
整形すると共に、不要な帯域の雑音を除去する役割を持
つ。このような帯域を制限することで、雑音を削減し、
波形をなめらかにすることを等価と呼ぶ。識別回路６７
は雑音を含んだ等価された信号に対して「０」または
「１」の判定を行い、雑音のないディジタル信号に復元
する役割を持つものである。この識別に必要なクロック
信号も、受信した信号からクロック抽出回路６８により
生成される。このような構成において、ピーク検出回路
６４は受信回路全体のなかでも非常に重要な回路の一つ
である。
【０００５】図１４は一般的なピーク検出回路の構成を
示した図である。当該回路は、ドレイン電極が電源端子
１００に接続され、ゲート電極が入力端子２１に接続さ
れ、ソース電極が出力端子２３に接続されたＦＥＴ１
と、一端が出力端子２３に接続され、他端が電源端子１
０１に接続された容量性素子３と、一端が出力端子２３
に接続され、他端が電源端子１０１に接続された抵抗素
子４とにより構成されている。一般的に、容量性素子３
の容量値と抵抗素子４の抵抗値との積で与えられる時定
数は、入力端子２１に入力される信号の周期に対して十
分大きく設定されている。
示した図である。当該回路は、ドレイン電極が電源端子
１００に接続され、ゲート電極が入力端子２１に接続さ
れ、ソース電極が出力端子２３に接続されたＦＥＴ１
と、一端が出力端子２３に接続され、他端が電源端子１
０１に接続された容量性素子３と、一端が出力端子２３
に接続され、他端が電源端子１０１に接続された抵抗素
子４とにより構成されている。一般的に、容量性素子３
の容量値と抵抗素子４の抵抗値との積で与えられる時定
数は、入力端子２１に入力される信号の周期に対して十
分大きく設定されている。
【０００６】かかる構成において、いま、入力信号が変
化すると、容量素子３は、ＦＥＴ１を介して充電される
が、放電に関しては、容量素子と抵抗素子で構成される
時定数が入力信号の周期に対して十分大きいために、抵
抗素子を介した容量素子の放電が成されない。従って、
この回路の容量素子は、入力信号のピーク値からＦＥＴ
１のしきい値電圧分だけシフトした電位まで充電される
ので、出力端子２３の電位もその値となる。
化すると、容量素子３は、ＦＥＴ１を介して充電される
が、放電に関しては、容量素子と抵抗素子で構成される
時定数が入力信号の周期に対して十分大きいために、抵
抗素子を介した容量素子の放電が成されない。従って、
この回路の容量素子は、入力信号のピーク値からＦＥＴ
１のしきい値電圧分だけシフトした電位まで充電される
ので、出力端子２３の電位もその値となる。
【０００７】この回路の入出力波形のシミュレーション
計算結果が図１５に示されている。このシミュレーショ
ンでは、素子としてＧａＡｓＦＥＴを想定し、そのゲー
ト長を０．２μｍとし、ＦＥＴの性能指標である最大相
互コンダクタンスｇｍmax は４５０ｍＳ／ｍｍ、最高電
流遮断周波数ｆＴは６０ＧＨｚを想定し、ＦＥＴのしき
い値電圧を−０．１Ｖから−１．０Ｖ変化させた。容量
素子３には容量２００ｐＦのチップコンデンサを、抵抗
素子４には１００ＫΩのチップ抵抗を考えた。
計算結果が図１５に示されている。このシミュレーショ
ンでは、素子としてＧａＡｓＦＥＴを想定し、そのゲー
ト長を０．２μｍとし、ＦＥＴの性能指標である最大相
互コンダクタンスｇｍmax は４５０ｍＳ／ｍｍ、最高電
流遮断周波数ｆＴは６０ＧＨｚを想定し、ＦＥＴのしき
い値電圧を−０．１Ｖから−１．０Ｖ変化させた。容量
素子３には容量２００ｐＦのチップコンデンサを、抵抗
素子４には１００ＫΩのチップ抵抗を考えた。
【０００８】図１５から、出力端子２３の電位がＦＥＴ
１のしきい値電圧に比例して変化していることがわか
る。ＦＥＴ１がディプリーション型であれば、この回路
の出力は、しきい値が負側に変動するにつれて、しきい
値電圧の絶対値分だけ正側の値を示す。従って、従来の
回路では、しきい値電圧が変動すると、それに伴ってピ
ーク値も変化してしまうので、正確な信号振幅の検知の
ために、例えば参照電圧をピーク検出に用いた回路と同
一構成の回路を経て出力させ、両者の差電圧をもって、
信号振幅とする方法が考えられる。
１のしきい値電圧に比例して変化していることがわか
る。ＦＥＴ１がディプリーション型であれば、この回路
の出力は、しきい値が負側に変動するにつれて、しきい
値電圧の絶対値分だけ正側の値を示す。従って、従来の
回路では、しきい値電圧が変動すると、それに伴ってピ
ーク値も変化してしまうので、正確な信号振幅の検知の
ために、例えば参照電圧をピーク検出に用いた回路と同
一構成の回路を経て出力させ、両者の差電圧をもって、
信号振幅とする方法が考えられる。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
た構成では、信号振幅の絶対値検出は可能であるが、検
出した信号のレベルが、ＦＥＴのしきい値により変動す
るので、各々の信号をＡＧＣ回路に帰還する際や、検出
した信号を一旦増幅して帰還する際にも、各々の回路に
おける入力信号の中心値レベルが変動するので、ＡＧＣ
回路の利得変動や、帰還用増幅回路の利得変動が発生し
てしまう等の欠点がある。
た構成では、信号振幅の絶対値検出は可能であるが、検
出した信号のレベルが、ＦＥＴのしきい値により変動す
るので、各々の信号をＡＧＣ回路に帰還する際や、検出
した信号を一旦増幅して帰還する際にも、各々の回路に
おける入力信号の中心値レベルが変動するので、ＡＧＣ
回路の利得変動や、帰還用増幅回路の利得変動が発生し
てしまう等の欠点がある。
【００１０】本発明の目的は、ＦＥＴのしきい値電圧の
変動の影響を受けない安定したレベルを出力するピーク
検出回路及びそれを用いた振幅検出回路を提供すること
である。
変動の影響を受けない安定したレベルを出力するピーク
検出回路及びそれを用いた振幅検出回路を提供すること
である。
【００１１】
【課題を解決するための手段】本発明によれば、入力信
号が供給された差動回路と、この差動回路の一出力をゲ
ート入力としソースフォロワ回路として動作する第一の
ＦＥＴと、このソースフォロワ出力により充電される容
量素子と、前記ソースフォロワ出力をゲート入力としソ
ースフォロワ回路として動作する第二のＦＥＴと、この
第二のＦＥＴのソース側に接続されて電流源として動作
する第三のＦＥＴと、この第三のＦＥＴのゲートに対し
てＦＥＴ素子のしきい値電圧に応じたバイアス電圧を供
給するバイアス手段とを含み、前記第二のＦＥＴのソー
ス出力をピーク検出出力とすることを特徴とするピーク
検出回路が得られる。
号が供給された差動回路と、この差動回路の一出力をゲ
ート入力としソースフォロワ回路として動作する第一の
ＦＥＴと、このソースフォロワ出力により充電される容
量素子と、前記ソースフォロワ出力をゲート入力としソ
ースフォロワ回路として動作する第二のＦＥＴと、この
第二のＦＥＴのソース側に接続されて電流源として動作
する第三のＦＥＴと、この第三のＦＥＴのゲートに対し
てＦＥＴ素子のしきい値電圧に応じたバイアス電圧を供
給するバイアス手段とを含み、前記第二のＦＥＴのソー
ス出力をピーク検出出力とすることを特徴とするピーク
検出回路が得られる。
【００１２】そして、前記バイアス手段は、ソースとゲ
ートとが共通接続点にて共通接続された第四のＦＥＴ
と、この共通接続点と基準電位点との間に設けられた抵
抗素子とを有し、前記共通接続点から前記バイアス電圧
を導出することを特徴としている。
ートとが共通接続点にて共通接続された第四のＦＥＴ
と、この共通接続点と基準電位点との間に設けられた抵
抗素子とを有し、前記共通接続点から前記バイアス電圧
を導出することを特徴としている。
【００１３】また、本発明によれば、ピーク検出すべき
信号が入力された差動回路と、この差動回路の一出力を
ゲート入力としソースフォロワ回路として動作する第一
のＦＥＴと、このソースフォロワ出力により充電される
容量素子と、前記ソースフォロワ出力をゲート入力とし
ソースフォロワ回路として動作する第二のＦＥＴと、こ
の第二のＦＥＴのソースと基準電位点との間に接続され
ゲートとソースとが共通接続された第三のＦＥＴとを含
み、前記第二のＦＥＴのソース出力をピーク検出出力と
することを特徴とするピーク検出回路が得られる。
信号が入力された差動回路と、この差動回路の一出力を
ゲート入力としソースフォロワ回路として動作する第一
のＦＥＴと、このソースフォロワ出力により充電される
容量素子と、前記ソースフォロワ出力をゲート入力とし
ソースフォロワ回路として動作する第二のＦＥＴと、こ
の第二のＦＥＴのソースと基準電位点との間に接続され
ゲートとソースとが共通接続された第三のＦＥＴとを含
み、前記第二のＦＥＴのソース出力をピーク検出出力と
することを特徴とするピーク検出回路が得られる。
【００１４】更に、前記容量素子に並列に設けられた抵
抗素子を含むことを特徴としており、また前記差動回路
の他出力をゲート入力とし前記第一のＦＥＴに並列に設
けられた第五のＦＥＴを含むことを特徴としている。
抗素子を含むことを特徴としており、また前記差動回路
の他出力をゲート入力とし前記第一のＦＥＴに並列に設
けられた第五のＦＥＴを含むことを特徴としている。
【００１５】更にはまた本発明によれば、上述したいず
れかのピーク検出回路と、前記差動回路の差動出力の中
点電位を導出する中点電位導出手段と、この中点電位を
入力とし、前記ピーク検出回路の前記差動回路を除いた
回路構成と同一構成の参照電圧発生回路とを含み、この
参照電圧発生回路の前記第二のＦＥＴのソース出力を参
照電圧として、前記ピーク検出出力と前記参照電圧との
差を前記入力信号の振幅検出出力とすることを特徴とす
る振幅検出回路が得られる。
れかのピーク検出回路と、前記差動回路の差動出力の中
点電位を導出する中点電位導出手段と、この中点電位を
入力とし、前記ピーク検出回路の前記差動回路を除いた
回路構成と同一構成の参照電圧発生回路とを含み、この
参照電圧発生回路の前記第二のＦＥＴのソース出力を参
照電圧として、前記ピーク検出出力と前記参照電圧との
差を前記入力信号の振幅検出出力とすることを特徴とす
る振幅検出回路が得られる。
【００１６】本発明の作用を述べる。本発明では、ＦＥ
Ｔのしきい値電圧に相当する電位差だけレベルシフトす
るようにバイアスしたソースフォロア回路を用いて、Ｆ
ＥＴと容量素子と放電抵抗とにより検出した信号出力
を、レベルの調整を行う構成を有しているために、ピー
ク検出出力レベルがＦＥＴのしきい値電圧の変動の影響
を受けないようにすることができる。
Ｔのしきい値電圧に相当する電位差だけレベルシフトす
るようにバイアスしたソースフォロア回路を用いて、Ｆ
ＥＴと容量素子と放電抵抗とにより検出した信号出力
を、レベルの調整を行う構成を有しているために、ピー
ク検出出力レベルがＦＥＴのしきい値電圧の変動の影響
を受けないようにすることができる。
【００１７】しかも、差動出力の両出力の中点電位をピ
ーク検出回路と同じ構成の回路を経て出力させ、この回
路出力を参照電位として差電圧をとる構成であることか
ら、信号振幅及びその中心レベルも正確に抽出すること
が可能となる。特に、放電抵抗を使用しないで、レベル
検出回路をＦＥＴと容量素子のみで構成することで、抵
抗素子による放電経路がないことから、より低周波領域
までのピーク検出が可能となる。
ーク検出回路と同じ構成の回路を経て出力させ、この回
路出力を参照電位として差電圧をとる構成であることか
ら、信号振幅及びその中心レベルも正確に抽出すること
が可能となる。特に、放電抵抗を使用しないで、レベル
検出回路をＦＥＴと容量素子のみで構成することで、抵
抗素子による放電経路がないことから、より低周波領域
までのピーク検出が可能となる。
【００１８】また、レベル検出回路部のＦＥＴを並列に
接続し、おのおののゲート電極に差動出力の逆相信号を
入力しているので、ＦＥＴを介しての充電が常に行わ
れ、抵抗素子が接続されていても、容量素子の電位は、
低周波領域まで安定であることから、より低周波領域ま
でのピーク検出が可能となる。
接続し、おのおののゲート電極に差動出力の逆相信号を
入力しているので、ＦＥＴを介しての充電が常に行わ
れ、抵抗素子が接続されていても、容量素子の電位は、
低周波領域まで安定であることから、より低周波領域ま
でのピーク検出が可能となる。
【００１９】さらに、レベル検出回路の次段に接続され
るソースフォロア回路の電流源ＦＥＴのゲート及びソー
ス電極を短絡し、ＦＥＴのしきい値電圧補正分のレベル
シフトは、駆動ＦＥＴと電流源ＦＥＴのゲート幅比で決
定するように設計することで、バイアス発生回路を不要
としている。検出すべき信号は、ＦＥＴと高抵抗素子及
び容量素子からなる検出回路に入力され、その出力は、
前記ソースフォロア回路でしきい値電圧分の補正を受け
て出力されるので、ピーク値がしきい値電圧の影響を受
けない。
るソースフォロア回路の電流源ＦＥＴのゲート及びソー
ス電極を短絡し、ＦＥＴのしきい値電圧補正分のレベル
シフトは、駆動ＦＥＴと電流源ＦＥＴのゲート幅比で決
定するように設計することで、バイアス発生回路を不要
としている。検出すべき信号は、ＦＥＴと高抵抗素子及
び容量素子からなる検出回路に入力され、その出力は、
前記ソースフォロア回路でしきい値電圧分の補正を受け
て出力されるので、ピーク値がしきい値電圧の影響を受
けない。
【００２０】しかも、差動出力の両出力の中点電位をピ
ーク検出回路と同じ構成の回路を経て出力させ、この回
路出力を参照電位として差電圧をとる構成であることか
ら、信号振幅及びその中心レベルも正確に抽出すること
が可能となる。
ーク検出回路と同じ構成の回路を経て出力させ、この回
路出力を参照電位として差電圧をとる構成であることか
ら、信号振幅及びその中心レベルも正確に抽出すること
が可能となる。
【００２１】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。なお、以下の説明において参照
する各図においては、他の図と同等部分には同一符号が
付されている。図１は本発明によるピーク検出回路の一
実施例を示した図であり、上述した図１４と同一部分に
は同一符号が示されている。
面を参照して説明する。なお、以下の説明において参照
する各図においては、他の図と同等部分には同一符号が
付されている。図１は本発明によるピーク検出回路の一
実施例を示した図であり、上述した図１４と同一部分に
は同一符号が示されている。
【００２２】本実施例によるピーク検出回路が従来のも
のと異なる点は、レベル検出回路５１の後段にレベル補
正用のソースフォロア回路（レベル補正回路）５２が追
加されている点である。この回路５２のソースフォロア
ＦＥＴ５の電流源ＦＥＴ６のゲート電極のバイアスは、
ＦＥＴ素子のしきい値電圧の絶対値に比例する電位が印
加されている。
のと異なる点は、レベル検出回路５１の後段にレベル補
正用のソースフォロア回路（レベル補正回路）５２が追
加されている点である。この回路５２のソースフォロア
ＦＥＴ５の電流源ＦＥＴ６のゲート電極のバイアスは、
ＦＥＴ素子のしきい値電圧の絶対値に比例する電位が印
加されている。
【００２３】図１に示されているピーク検出回路は、レ
ベル検出回路５１と、レベル補正回路５２と、バイアス
発生回路５３と、これら回路と同一構成の参照電圧発生
回路５４とにより構成されており、更にレベル検出回路
５１の入力段には差動回路５５が設けられている。レベ
ル検出回路５１は、ソースフォロアとして動作するＦＥ
Ｔ１と、このソースフォロワ出力により充電される容量
素子３と、容量素子３に並列に設けられた放電用抵抗素
子４とにより構成されている。
ベル検出回路５１と、レベル補正回路５２と、バイアス
発生回路５３と、これら回路と同一構成の参照電圧発生
回路５４とにより構成されており、更にレベル検出回路
５１の入力段には差動回路５５が設けられている。レベ
ル検出回路５１は、ソースフォロアとして動作するＦＥ
Ｔ１と、このソースフォロワ出力により充電される容量
素子３と、容量素子３に並列に設けられた放電用抵抗素
子４とにより構成されている。
【００２４】レベル補正回路５２はソースフォロア回路
であり、ＦＥＴ５，６で構成されている。ソースフォロ
ワ素子がＦＥＴ５であり、その電流源として動作する素
子がＦＥＴ６であり、このＦＥＴ６のゲート電極の電位
は、ＦＥＴ７及び抵抗８で構成されたバイアス発生回路
５３で生成される。
であり、ＦＥＴ５，６で構成されている。ソースフォロ
ワ素子がＦＥＴ５であり、その電流源として動作する素
子がＦＥＴ６であり、このＦＥＴ６のゲート電極の電位
は、ＦＥＴ７及び抵抗８で構成されたバイアス発生回路
５３で生成される。
【００２５】また、参照電圧発生回路５４も、レベル検
出回路５１及びレベル補正回路５２と同様の回路構成で
あり、ＦＥＴ１１、容量素子１３、抵抗素子１４、ＦＥ
Ｔ１５，１６，１７及び抵抗１８で構成されている。ま
た、図１には、検出する信号を発生している差動回路５
５が設けられている。この差動回路５５の差動出力間に
は、高抵抗素子３１，３２直列に挿入されており、その
直列接続点４５からの電位が参照電圧発生回路５４の入
力となっている。尚、抵抗３１，３２の値は同一である
ように設定されている。
出回路５１及びレベル補正回路５２と同様の回路構成で
あり、ＦＥＴ１１、容量素子１３、抵抗素子１４、ＦＥ
Ｔ１５，１６，１７及び抵抗１８で構成されている。ま
た、図１には、検出する信号を発生している差動回路５
５が設けられている。この差動回路５５の差動出力間に
は、高抵抗素子３１，３２直列に挿入されており、その
直列接続点４５からの電位が参照電圧発生回路５４の入
力となっている。尚、抵抗３１，３２の値は同一である
ように設定されている。
【００２６】かかる構成において、いま、入力端子２１
の信号が変化すると、容量素子３は、ＦＥＴ１を介して
充電されるが、放電に関しては、容量素子と抵抗素子で
構成される時定数が入力信号の周期に対して十分大きい
ために、抵抗素子を介した容量素子の放電が成されな
い。従って、この回路の容量素子３は、入力信号のピー
ク値からＦＥＴ１のしきい値電圧分だけシフトした電位
まで充電されるので、節点４１の電位もその値となる。
節点４１で検出された電位は、ＦＥＴ５及び６で構成さ
れるレベル補正用のソースフォロア回路に入力される。
の信号が変化すると、容量素子３は、ＦＥＴ１を介して
充電されるが、放電に関しては、容量素子と抵抗素子で
構成される時定数が入力信号の周期に対して十分大きい
ために、抵抗素子を介した容量素子の放電が成されな
い。従って、この回路の容量素子３は、入力信号のピー
ク値からＦＥＴ１のしきい値電圧分だけシフトした電位
まで充電されるので、節点４１の電位もその値となる。
節点４１で検出された電位は、ＦＥＴ５及び６で構成さ
れるレベル補正用のソースフォロア回路に入力される。
【００２７】この回路の出力２３は、各ＦＥＴがドレイ
ンコンダクタンスがない理想的な特性で、各々のゲート
幅Ｗ5 ，Ｗ6 が等しいとすると、ＦＥＴ６のゲート・ソ
ース間電圧をＶGS、しきい値電圧をＶT とすれば、Ｖ23
＝Ｖ41−ＶT −（Ｗ6 ／Ｗ5 ）（ＶGS−ＶT ）＝Ｖ41−
ＶGSと表される。ここで、添字は回路節点の各電位を表
している。上式において、Ｖ41はＦＥＴのしきい値ＶT
の影響を既に受けており、またＶGSは同様にしきい値Ｖ
T の影響を受けているので、両者の差分はＶT の影響を
打ち消したものとなるのである。従って、レベル検出回
路５１の出力Ｖ41がしきい値電圧分だけ高いレベルを示
しても、電流源ＦＥＴ６をしきい値電圧ＶT に比例した
電圧でバイアスすれば、レベルの補正が可能となる。
ンコンダクタンスがない理想的な特性で、各々のゲート
幅Ｗ5 ，Ｗ6 が等しいとすると、ＦＥＴ６のゲート・ソ
ース間電圧をＶGS、しきい値電圧をＶT とすれば、Ｖ23
＝Ｖ41−ＶT −（Ｗ6 ／Ｗ5 ）（ＶGS−ＶT ）＝Ｖ41−
ＶGSと表される。ここで、添字は回路節点の各電位を表
している。上式において、Ｖ41はＦＥＴのしきい値ＶT
の影響を既に受けており、またＶGSは同様にしきい値Ｖ
T の影響を受けているので、両者の差分はＶT の影響を
打ち消したものとなるのである。従って、レベル検出回
路５１の出力Ｖ41がしきい値電圧分だけ高いレベルを示
しても、電流源ＦＥＴ６をしきい値電圧ＶT に比例した
電圧でバイアスすれば、レベルの補正が可能となる。
【００２８】しきい値電圧ＶT に比例したバイアス電圧
の発生回路は、ＦＥＴ７及び抵抗８で構成している。例
えば、ＦＥＴのしきい値が負側に変動すると、ＦＥＴ７
を流れるドレイン電流が増加する。一般に、ゲート長が
０．５μｍ以下のＧａＡｓＦＥＴの場合、ドレイン電流
がしきい値電圧に比例するので、抵抗８の両端の電圧
は、しきい値に比例した電圧が現れる。
の発生回路は、ＦＥＴ７及び抵抗８で構成している。例
えば、ＦＥＴのしきい値が負側に変動すると、ＦＥＴ７
を流れるドレイン電流が増加する。一般に、ゲート長が
０．５μｍ以下のＧａＡｓＦＥＴの場合、ドレイン電流
がしきい値電圧に比例するので、抵抗８の両端の電圧
は、しきい値に比例した電圧が現れる。
【００２９】この回路における出力２３のしきい値電圧
依存特性のシミュレーション結果が図２に示されてい
る。このシミュレーションでは、素子としてＧａＡｓＦ
ＥＴを想定し、そのゲート長を０．２μｍとし、ＦＥＴ
の性能指標である最大相互コンダクタンスｇｍmax は４
５０ｍＳ／ｍｍ、最高電流遮断周波数ｆＴは６０ＧＨｚ
を想定し、ＦＥＴのしきい値電圧を−０．１Ｖから−
１．０Ｖ変化させた。容量素子３には容量２００ｐＦの
チップコンデンサを、抵抗素子４には１００ＫΩのチッ
プ抵抗を考えた。図２には、図１４に示した従来構成の
回路のしきい値電圧依存特性も点線で併記した。図２か
ら、出力端子２３の電位のしきい値電圧依存特性が従来
構成に比較して十分小さくなっていることがわかる。
依存特性のシミュレーション結果が図２に示されてい
る。このシミュレーションでは、素子としてＧａＡｓＦ
ＥＴを想定し、そのゲート長を０．２μｍとし、ＦＥＴ
の性能指標である最大相互コンダクタンスｇｍmax は４
５０ｍＳ／ｍｍ、最高電流遮断周波数ｆＴは６０ＧＨｚ
を想定し、ＦＥＴのしきい値電圧を−０．１Ｖから−
１．０Ｖ変化させた。容量素子３には容量２００ｐＦの
チップコンデンサを、抵抗素子４には１００ＫΩのチッ
プ抵抗を考えた。図２には、図１４に示した従来構成の
回路のしきい値電圧依存特性も点線で併記した。図２か
ら、出力端子２３の電位のしきい値電圧依存特性が従来
構成に比較して十分小さくなっていることがわかる。
【００３０】また、差動回路５５の差動出力間に直列挿
入された抵抗３１，３２の接続点４５の電位は、差動出
力の中点電位であるので、この信号を、レベル検出回路
４１と同じ構成の参照電圧発生回路５４を経由して出力
することによって、入力信号の振幅（最大の振幅レベル
と最小の振幅レベルとの差）の中点電位（参照電位）が
出力端子２５に得られる。従って、ピーク検出出力端子
２３のピーク値とこの中点電位との差を取り、それを２
倍することにより、当該入力信号の振幅（最大の振幅レ
ベルと最小の振幅レベルとの差）が正確に検出できるこ
とになる。すなわち、両者の差電圧を信号振幅とするこ
とにより、レベル検出回路５１を構成するＦＥＴの特性
変動による出力変動分の補正も可能となる。
入された抵抗３１，３２の接続点４５の電位は、差動出
力の中点電位であるので、この信号を、レベル検出回路
４１と同じ構成の参照電圧発生回路５４を経由して出力
することによって、入力信号の振幅（最大の振幅レベル
と最小の振幅レベルとの差）の中点電位（参照電位）が
出力端子２５に得られる。従って、ピーク検出出力端子
２３のピーク値とこの中点電位との差を取り、それを２
倍することにより、当該入力信号の振幅（最大の振幅レ
ベルと最小の振幅レベルとの差）が正確に検出できるこ
とになる。すなわち、両者の差電圧を信号振幅とするこ
とにより、レベル検出回路５１を構成するＦＥＴの特性
変動による出力変動分の補正も可能となる。
【００３１】尚、本実施例では、ＦＥＴはディプリーシ
ョン型を想定しているが、エンハンスメント型において
も同様の考えで構成が可能である。エンハンスメント型
で本補正回路を構成するのは、バイアス電圧のしきい値
依存特性をディプリーション型ＦＥＴの場合と逆特性に
設定するだけの違いである。このようなバイアスを発生
させる回路の例としては、抵抗８を電源端子１００と節
点４２の間に接続し、ＦＥＴ７を節点４２と電源端子１
０１の間に接続する方法が考えられる。このような接続
により、しきい値電圧の変化に対するバイアスの変化を
所望のものにすることが可能となる。
ョン型を想定しているが、エンハンスメント型において
も同様の考えで構成が可能である。エンハンスメント型
で本補正回路を構成するのは、バイアス電圧のしきい値
依存特性をディプリーション型ＦＥＴの場合と逆特性に
設定するだけの違いである。このようなバイアスを発生
させる回路の例としては、抵抗８を電源端子１００と節
点４２の間に接続し、ＦＥＴ７を節点４２と電源端子１
０１の間に接続する方法が考えられる。このような接続
により、しきい値電圧の変化に対するバイアスの変化を
所望のものにすることが可能となる。
【００３２】図３は本発明によるピーク検出回路の他の
実施例を示した図である。図３のピーク検出回路におい
ては、図１とはレベル検出回路５１の構成が相違するの
みである。すなわち、節点４１に接続された抵抗素子を
省き、ＦＥＴ１で直接容量素子３を充電している。この
構成では、レベル検出回路５１をＦＥＴと容量素子のみ
で構成しているので、抵抗素子による放電経路がないこ
とから、より低周波領域までのピーク検出が可能とな
る。図３において、他の構成は図１のそれと同一であ
り、その説明は省略する。
実施例を示した図である。図３のピーク検出回路におい
ては、図１とはレベル検出回路５１の構成が相違するの
みである。すなわち、節点４１に接続された抵抗素子を
省き、ＦＥＴ１で直接容量素子３を充電している。この
構成では、レベル検出回路５１をＦＥＴと容量素子のみ
で構成しているので、抵抗素子による放電経路がないこ
とから、より低周波領域までのピーク検出が可能とな
る。図３において、他の構成は図１のそれと同一であ
り、その説明は省略する。
【００３３】この回路でも、レベル検出回路５１の出力
がしきい値電圧分だけ高いレベルを示しても、電流源Ｆ
ＥＴ６をしきい値電圧に比例した電圧でバイアスすれ
ば、レベルの補正が可能となる。しかも、この回路で
は、１００ＫΩ程度の高抵抗素子（図１の抵抗４）が不
要である分だけ、チップサイズが小さく出来る利点もあ
る。この回路における出力２３のしきい値電圧依存特性
のシミュレーション結果が図４に示されている。このシ
ミュレーションで想定した素子は、図２で示したものと
同一であり、以下のシミュレーションでの素子特性の記
述は省略する。尚、容量素子３は容量値２００ｐＦのチ
ップコンデンサを想定している。
がしきい値電圧分だけ高いレベルを示しても、電流源Ｆ
ＥＴ６をしきい値電圧に比例した電圧でバイアスすれ
ば、レベルの補正が可能となる。しかも、この回路で
は、１００ＫΩ程度の高抵抗素子（図１の抵抗４）が不
要である分だけ、チップサイズが小さく出来る利点もあ
る。この回路における出力２３のしきい値電圧依存特性
のシミュレーション結果が図４に示されている。このシ
ミュレーションで想定した素子は、図２で示したものと
同一であり、以下のシミュレーションでの素子特性の記
述は省略する。尚、容量素子３は容量値２００ｐＦのチ
ップコンデンサを想定している。
【００３４】図４には、図１４に示した従来構成の回路
のしきい値電圧依存特性も点線で併記した。図４から、
出力端子２３の電位のしきい値電圧依存特性が従来構成
に比較して十分小さくなっていることがわかる。本構成
でも、エンハンスメント型ＦＥＴを用いた構成が可能で
ある。
のしきい値電圧依存特性も点線で併記した。図４から、
出力端子２３の電位のしきい値電圧依存特性が従来構成
に比較して十分小さくなっていることがわかる。本構成
でも、エンハンスメント型ＦＥＴを用いた構成が可能で
ある。
【００３５】図５は発明によるピーク検出回路の別の実
施例を示した図である。図５のピーク検出回路において
は、図１とはレベル検出回路５１の構成のみが相違す
る。すなわち、レベル検出回路５１のＦＥＴ１及び２を
並列に接続し、これ等各ＦＥＴのゲート電極に差動出力
の相補信号を互いに入力することにより、容量素子３へ
のＦＥＴを介しての充電が常に行われ、抵抗素子４が接
続されていても、容量素子３の電位は低周波領域まで安
定であることから、より低周波領域までのピーク検出が
可能となる。
施例を示した図である。図５のピーク検出回路において
は、図１とはレベル検出回路５１の構成のみが相違す
る。すなわち、レベル検出回路５１のＦＥＴ１及び２を
並列に接続し、これ等各ＦＥＴのゲート電極に差動出力
の相補信号を互いに入力することにより、容量素子３へ
のＦＥＴを介しての充電が常に行われ、抵抗素子４が接
続されていても、容量素子３の電位は低周波領域まで安
定であることから、より低周波領域までのピーク検出が
可能となる。
【００３６】もし、この回路で、ピーク検出性能を低周
波領域までカバーしないならば、大きな容量素子を必要
としない分チップコンデンサを小さくできたり、ＩＣ上
に作る高抵抗素子のサイズを小さくできる利点がある。
この回路における出力２３のしきい値電圧依存特性が図
６に示されている。
波領域までカバーしないならば、大きな容量素子を必要
としない分チップコンデンサを小さくできたり、ＩＣ上
に作る高抵抗素子のサイズを小さくできる利点がある。
この回路における出力２３のしきい値電圧依存特性が図
６に示されている。
【００３７】図６には、図１４に示した従来構成の回路
のしきい値電圧依存特性も点線で併記した。図６から、
出力端子２３の電位のしきい値電圧依存特性が従来構成
に比較して十分小さくなっていることがわかる。本構成
でも、エンハンスメント型ＦＥＴを用いた構成が可能で
ある。
のしきい値電圧依存特性も点線で併記した。図６から、
出力端子２３の電位のしきい値電圧依存特性が従来構成
に比較して十分小さくなっていることがわかる。本構成
でも、エンハンスメント型ＦＥＴを用いた構成が可能で
ある。
【００３８】図７発明によるピーク検出回路の更に他の
実施例を示した図である。図７のピーク検出回路におい
ては、図１とはレベル補正用ソースフォロア回路５２の
構成のみが相違する。すなわち、レベル補正回路５２で
あるソースフォロア回路のＦＥＴ６のゲート電極は直接
電源端子１０１に接続されている。他の構成は図１のそ
れと同一であり、その説明は省略する。この回路でも、
レベル検出回路５１のしきい値変動による出力変動は補
正できる。
実施例を示した図である。図７のピーク検出回路におい
ては、図１とはレベル補正用ソースフォロア回路５２の
構成のみが相違する。すなわち、レベル補正回路５２で
あるソースフォロア回路のＦＥＴ６のゲート電極は直接
電源端子１０１に接続されている。他の構成は図１のそ
れと同一であり、その説明は省略する。この回路でも、
レベル検出回路５１のしきい値変動による出力変動は補
正できる。
【００３９】この回路の出力２３は、各ＦＥＴがドレイ
ンコンダクタンスがない理想的な特性で、各々のゲート
幅をＷ5 ，Ｗ6 とすると、ＦＥＴ６のゲート・ソース間
電圧が０Ｖなので、しきい値電圧をＶT とすると、 Ｖ23＝Ｖ41−ＶT −（Ｗ6 ／Ｗ5 ）（−ＶT ） と表される。ここで、添字は節点の電位を表している。
いま、レベル補正用ソースフォロア回路５２のゲート幅
比Ｗ6 ／Ｗ5 を２とすれば、上式は、 Ｖ23＝Ｖ41＋ＶT となり、よって、レベル検出回路５１の出力Ｖ41がしき
い値電圧分だけ高いレベルを示しても、デプリーション
型のＦＥＴとすることで、ＶT が負となり、結果として
レベル補正が可能となる。この回路では、バイアス発生
用に回路を必要としないので、チップサイズが小さく出
来る利点もある。
ンコンダクタンスがない理想的な特性で、各々のゲート
幅をＷ5 ，Ｗ6 とすると、ＦＥＴ６のゲート・ソース間
電圧が０Ｖなので、しきい値電圧をＶT とすると、 Ｖ23＝Ｖ41−ＶT −（Ｗ6 ／Ｗ5 ）（−ＶT ） と表される。ここで、添字は節点の電位を表している。
いま、レベル補正用ソースフォロア回路５２のゲート幅
比Ｗ6 ／Ｗ5 を２とすれば、上式は、 Ｖ23＝Ｖ41＋ＶT となり、よって、レベル検出回路５１の出力Ｖ41がしき
い値電圧分だけ高いレベルを示しても、デプリーション
型のＦＥＴとすることで、ＶT が負となり、結果として
レベル補正が可能となる。この回路では、バイアス発生
用に回路を必要としないので、チップサイズが小さく出
来る利点もある。
【００４０】この回路における出力２３のしきい値電圧
依存特性が図８に示されている。図８には、図１４に示
した従来構成の回路のしきい値電圧依存特性も点線で併
記した。図８から、出力端子２３の電位のしきい値電圧
依存特性が従来構成に比較して十分小さくなっているこ
とがわかる。本構成では、ディプリーション型ＦＥＴを
用いた構成にしか用いられない。
依存特性が図８に示されている。図８には、図１４に示
した従来構成の回路のしきい値電圧依存特性も点線で併
記した。図８から、出力端子２３の電位のしきい値電圧
依存特性が従来構成に比較して十分小さくなっているこ
とがわかる。本構成では、ディプリーション型ＦＥＴを
用いた構成にしか用いられない。
【００４１】図９は発明によるピーク検出回路の更に別
の実施例を示した図である。図９のピーク検出回路にお
いては、図３の回路におけるレベル補正用ソースフォロ
ア回路５２の構成のみが相違する。すなわち、ソースフ
ォロア回路のＦＥＴ６のゲート電極は電源端子１０１に
直接接続されている。他の構成は図３のそれと同一であ
り、その説明は省略する。この回路でもレベル検出回路
のしきい値電圧変動による出力電位変動をソースフォロ
ア回路のゲート幅比を所望の値に設定するだけで補正す
ることが可能である。従って、本構成では、レベル検出
回路５１の高抵抗素子が不要で、レベル補正回路５２の
バイアス回路が不要であることから、チップサイズが著
しく小さくできる利点がある。
の実施例を示した図である。図９のピーク検出回路にお
いては、図３の回路におけるレベル補正用ソースフォロ
ア回路５２の構成のみが相違する。すなわち、ソースフ
ォロア回路のＦＥＴ６のゲート電極は電源端子１０１に
直接接続されている。他の構成は図３のそれと同一であ
り、その説明は省略する。この回路でもレベル検出回路
のしきい値電圧変動による出力電位変動をソースフォロ
ア回路のゲート幅比を所望の値に設定するだけで補正す
ることが可能である。従って、本構成では、レベル検出
回路５１の高抵抗素子が不要で、レベル補正回路５２の
バイアス回路が不要であることから、チップサイズが著
しく小さくできる利点がある。
【００４２】この回路における出力２３のしきい値電圧
依存特性が図１０に示されている。図１０には、図１４
に示した従来構成の回路のしきい値電圧依存特性も点線
で併記した。図１０から、出力端子２３の電位のしきい
値電圧依存特性が従来構成に比較して十分小さくなって
いることがわかる。本構成では、ディプリーション型Ｆ
ＥＴを用いた構成にしか用いられない。
依存特性が図１０に示されている。図１０には、図１４
に示した従来構成の回路のしきい値電圧依存特性も点線
で併記した。図１０から、出力端子２３の電位のしきい
値電圧依存特性が従来構成に比較して十分小さくなって
いることがわかる。本構成では、ディプリーション型Ｆ
ＥＴを用いた構成にしか用いられない。
【００４３】図１１は発明によるピーク検出回路の他の
実施例を示した図である。図１１のピーク検出回路にお
いては、図５の回路におけるレベル補正回路５２の構成
が相違するものである。すなわち、すなわち、このレベ
ル補正回路であるソースフォロア回路のＦＥＴ６のゲー
ト電極は電源端子１０１に直接接続されている。他の構
成は図５のそれと同一であり、その説明は省略する。
実施例を示した図である。図１１のピーク検出回路にお
いては、図５の回路におけるレベル補正回路５２の構成
が相違するものである。すなわち、すなわち、このレベ
ル補正回路であるソースフォロア回路のＦＥＴ６のゲー
ト電極は電源端子１０１に直接接続されている。他の構
成は図５のそれと同一であり、その説明は省略する。
【００４４】この回路でもレベル検出回路のしきい値電
圧変動による出力電位変動をソースフォロア回路のゲー
ト幅比を所望の値に設定するだけで補正することが可能
である。従って、本構成では、ピーク検出性能を低周波
領域までカバーしないならば、大きな容量素子を必要と
しない分チップコンデンサを小さくできたり、ＩＣ上に
作る高抵抗素子のサイズを小さくできたり、レベル補正
部のバイアス回路が不要であることからチップサイズを
小さくできる利点がある。
圧変動による出力電位変動をソースフォロア回路のゲー
ト幅比を所望の値に設定するだけで補正することが可能
である。従って、本構成では、ピーク検出性能を低周波
領域までカバーしないならば、大きな容量素子を必要と
しない分チップコンデンサを小さくできたり、ＩＣ上に
作る高抵抗素子のサイズを小さくできたり、レベル補正
部のバイアス回路が不要であることからチップサイズを
小さくできる利点がある。
【００４５】以上のように、図１のピーク検出回路にお
いては、ＦＥＴのしきい値電圧に相当する電位差だけレ
ベルシフトするようにバイアスしたソースフォロア回路
を用いて、ＦＥＴと高抵抗素子及び容量素子により検出
した信号出力を、レベルの調整を行う構成を有している
ために、ピーク検出回路出力レベルがＦＥＴのしきい値
電圧の変動の影響を受けないようにすることができる。
しかも、差動出力の両出力の中点電位をピーク検出回路
と同じ構成の回路を経て出力させ、この回路出力を参照
電位として差電圧をとる構成であることから、信号振幅
及びその中心レベルも正確に抽出することが可能とな
る。
いては、ＦＥＴのしきい値電圧に相当する電位差だけレ
ベルシフトするようにバイアスしたソースフォロア回路
を用いて、ＦＥＴと高抵抗素子及び容量素子により検出
した信号出力を、レベルの調整を行う構成を有している
ために、ピーク検出回路出力レベルがＦＥＴのしきい値
電圧の変動の影響を受けないようにすることができる。
しかも、差動出力の両出力の中点電位をピーク検出回路
と同じ構成の回路を経て出力させ、この回路出力を参照
電位として差電圧をとる構成であることから、信号振幅
及びその中心レベルも正確に抽出することが可能とな
る。
【００４６】また、図３のピーク検出回路においては、
レベル検出回路をＦＥＴと容量素子のみで構成している
ので、抵抗素子による放電経路がないことから、より低
周波領域までのピーク検出が可能となることに加え、高
抵抗素子を省いているので、ＩＣのチップサイズを小さ
くできることも可能となる。
レベル検出回路をＦＥＴと容量素子のみで構成している
ので、抵抗素子による放電経路がないことから、より低
周波領域までのピーク検出が可能となることに加え、高
抵抗素子を省いているので、ＩＣのチップサイズを小さ
くできることも可能となる。
【００４７】図５のピーク検出回路においては、レベル
検出回路部のＦＥＴを並列に接続し、これ等ＦＥＴの各
ゲート電極に差動出力の逆相信号を入力しているので、
ＦＥＴを介しての充電が常に行われ、抵抗素子が接続さ
れていても、容量素子の電位は、低周波領域まで安定で
あることから、より低周波領域までのピーク検出が可能
となる。
検出回路部のＦＥＴを並列に接続し、これ等ＦＥＴの各
ゲート電極に差動出力の逆相信号を入力しているので、
ＦＥＴを介しての充電が常に行われ、抵抗素子が接続さ
れていても、容量素子の電位は、低周波領域まで安定で
あることから、より低周波領域までのピーク検出が可能
となる。
【００４８】図７のピーク検出回路においては、レベル
検出回路５１の次段に接続されるレベル補正回路５２の
ソースフォロワＦＥＴ５の電流源ＦＥＴ６のゲート及び
ソース電極を短絡し、ＦＥＴのしきい値電圧補正分のレ
ベルシフトは、駆動ＦＥＴと電流源ＦＥＴとのゲート幅
比で決定するように設計することで、バイアス発生回路
を不要としており、チップサイズを小さくできる。
検出回路５１の次段に接続されるレベル補正回路５２の
ソースフォロワＦＥＴ５の電流源ＦＥＴ６のゲート及び
ソース電極を短絡し、ＦＥＴのしきい値電圧補正分のレ
ベルシフトは、駆動ＦＥＴと電流源ＦＥＴとのゲート幅
比で決定するように設計することで、バイアス発生回路
を不要としており、チップサイズを小さくできる。
【００４９】一方、図９のピーク検出回路においては、
レベル検出回路をＦＥＴと容量素子のみで構成している
ので、抵抗素子による放電経路がないことから、より低
周波領域までのピーク検出が可能となる。また、レベル
補正用のソースフォロア回路にバイアス発生回路を必要
としないので、回路構成が単純である。
レベル検出回路をＦＥＴと容量素子のみで構成している
ので、抵抗素子による放電経路がないことから、より低
周波領域までのピーク検出が可能となる。また、レベル
補正用のソースフォロア回路にバイアス発生回路を必要
としないので、回路構成が単純である。
【００５０】図１１のピーク検出回路においては、レベ
ル検出回路部のＦＥＴを並列に接続し、これ等ＦＥＴの
各ゲート電極に差動出力の逆相信号を入力しているの
で、ＦＥＴを介しての充電が常に行われ、抵抗素子が接
続されていても、容量素子の電位は、低周波領域まで安
定であることから、より低周波領域までのピーク検出が
可能となる。また、レベル補正用のソースフォロア回路
にバイアス発生回路を必要としないので、回路構成が単
純である。
ル検出回路部のＦＥＴを並列に接続し、これ等ＦＥＴの
各ゲート電極に差動出力の逆相信号を入力しているの
で、ＦＥＴを介しての充電が常に行われ、抵抗素子が接
続されていても、容量素子の電位は、低周波領域まで安
定であることから、より低周波領域までのピーク検出が
可能となる。また、レベル補正用のソースフォロア回路
にバイアス発生回路を必要としないので、回路構成が単
純である。
【００５１】
【発明の効果】以上説明したように本発明によれば、Ｆ
ＥＴのしきい値電圧に相当する電位差だけレベルシフト
するソースフォロア回路を用いて、ＦＥＴと高抵抗素子
及び容量素子により検出した信号出力を、レベルの調整
を行う構成を有しているために、ピーク検出回路出力レ
ベルがＦＥＴのしきい値電圧の変動の影響を受けないよ
うにすることができる。
ＥＴのしきい値電圧に相当する電位差だけレベルシフト
するソースフォロア回路を用いて、ＦＥＴと高抵抗素子
及び容量素子により検出した信号出力を、レベルの調整
を行う構成を有しているために、ピーク検出回路出力レ
ベルがＦＥＴのしきい値電圧の変動の影響を受けないよ
うにすることができる。
【００５２】しかも、差動出力の両出力の中点電位をピ
ーク検出回路と同じ構成の回路を経て出力させ、この回
路出力を参照電位として差電圧をとる構成であることか
ら、信号振幅及びその中心レベルも正確に抽出すること
が可能となるので、ＡＧＣ回路への信号帰還時に、入力
レベルを一定とすることができ、その結果として当該回
路の利得を安定にすることが可能となる。将来の光通信
システムに本発明を用いれば、複雑な機能を有するＩＣ
の実現を容易にする。その結果として、受信回路の省部
品化による大幅なコストダウンや、システムの小型化が
期待できるという効果がある。
ーク検出回路と同じ構成の回路を経て出力させ、この回
路出力を参照電位として差電圧をとる構成であることか
ら、信号振幅及びその中心レベルも正確に抽出すること
が可能となるので、ＡＧＣ回路への信号帰還時に、入力
レベルを一定とすることができ、その結果として当該回
路の利得を安定にすることが可能となる。将来の光通信
システムに本発明を用いれば、複雑な機能を有するＩＣ
の実現を容易にする。その結果として、受信回路の省部
品化による大幅なコストダウンや、システムの小型化が
期待できるという効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】図１の回路のしきい値依存特性のシミュレーシ
ョン結果を示す図である。
ョン結果を示す図である。
【図３】本発明の他の実施例を示す回路図である。
【図４】図３回路のしきい値依存特性のシミュレーショ
ン結果を示す図である。
ン結果を示す図である。
【図５】本発明の更に他の実施例を示す回路図である。
【図６】図５の回路のしきい値電圧依存性のシミュレー
ション結果を示す図である。
ション結果を示す図である。
【図７】本発明の別の実施例を示す回路図である。
【図８】図７の回路のしきい値電圧依存性のシミュレー
ション結果を示す図である。
ション結果を示す図である。
【図９】本発明の更に別の実施例を示す回路図である。
【図１０】図９の回路のしきい値電圧依存性のシミュレ
ーション結果を示す図である。
ーション結果を示す図である。
【図１１】本発明の他の実施例を示す回路図である。
【図１２】図１１の回路のしきい値電圧依存性のシミュ
レーション結果を示す図である。
レーション結果を示す図である。
【図１３】光通信システムの構成例を示す回路図であ
る。
る。
【図１４】従来の回路の構成例を示す図である。
【図１５】図１４の回路のしきい値電圧依存性のシミュ
レーション結果を示す図である。
レーション結果を示す図である。
１，２，５〜７，１１，１５〜１７ ＦＥＴ ３，１３ 容量素子 ４，８，１４，１８，３１，３２ 抵抗素子 ２３ ピーク検出出力端子 ２５ 参照電圧出力端子 ５１ レベル検出回路 ５２ レベル補正回路 ５３ バイアス回路 ５４ 参照電圧発生回路 ５５ 差動回路 １００，１０１ 電源端子
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｂ 10/14 10/04 10/06 Ｆターム(参考） 5J066 AA01 AA42 AA56 CA15 CA81 CA88 FA07 FA10 HA14 HA16 HA25 HA29 KA09 KA12 KA17 KA18 KA47 MA21 ND12 ND22 PD01 SA13 TA01 TA02 5J091 AA01 AA42 AA56 CA15 CA81 CA88 FA07 FA10 HA14 HA16 HA25 HA29 KA09 KA12 KA17 KA18 KA47 MA21 SA13 TA01 TA02 5J092 AA01 AA42 AA56 CA15 CA81 CA88 FA07 FA10 HA14 HA16 HA25 HA29 KA09 KA12 KA17 KA18 KA47 MA21 SA13 TA01 TA02 UL01 VL03 5K002 AA03 CA10 FA01
Claims (7)
- 【請求項１】 入力信号が供給された差動回路と、この
差動回路の一出力をゲート入力としソースフォロワ回路
として動作する第一のＦＥＴと、このソースフォロワ出
力により充電される容量素子と、前記ソースフォロワ出
力をゲート入力としソースフォロワ回路として動作する
第二のＦＥＴと、この第二のＦＥＴのソース側に接続さ
れて電流源として動作する第三のＦＥＴと、この第三の
ＦＥＴのゲートに対してＦＥＴ素子のしきい値電圧に応
じたバイアス電圧を供給するバイアス手段とを含み、前
記第二のＦＥＴのソース出力をピーク検出出力とするこ
とを特徴とするピーク検出回路。 - 【請求項２】 前記バイアス手段は、ソースとゲートと
が共通接続点にて共通接続された第四のＦＥＴと、この
共通接続点と基準電位点との間に設けられた抵抗素子と
を有し、前記共通接続点から前記バイアス電圧を導出す
ることを特徴とする請求項１記載のピーク検出回路。 - 【請求項３】 ピーク検出すべき信号が入力された差動
回路と、この差動回路の一出力をゲート入力としソース
フォロワ回路として動作する第一のＦＥＴと、このソー
スフォロワ出力により充電される容量素子と、前記ソー
スフォロワ出力をゲート入力としソースフォロワ回路と
して動作する第二のＦＥＴと、この第二のＦＥＴのソー
スと基準電位点との間に接続されゲートとソースとが共
通接続された第三のＦＥＴとを含み、前記第二のＦＥＴ
のソース出力をピーク検出出力とすることを特徴とする
ピーク検出回路。 - 【請求項４】 前記容量素子に並列に設けられた抵抗素
子を、更に含むことを特徴とする請求項１〜３いずれか
記載のピーク検出回路。 - 【請求項５】 前記差動回路の他出力をゲート入力とし
前記第一のＦＥＴに並列に設けられた第五のＦＥＴを、
更に含むことを特徴とする請求項〜４いずれか記載のピ
ーク検出回路。 - 【請求項６】 請求項１〜５いずれか記載のピーク検出
回路と、前記差動回路の差動出力の中点電位を導出する
中点電位導出手段と、この中点電位を入力とし、前記ピ
ーク検出回路の前記差動回路を除いた回路構成と同一構
成の参照電圧発生回路とを含み、この参照電圧発生回路
の前記第二のＦＥＴのソース出力を参照電圧として、前
記ピーク検出出力と前記参照電圧との差を前記入力信号
の振幅検出出力とすることを特徴とする振幅検出回路。 - 【請求項７】 前記中点電位導出手段は、前記差動出力
の間に直列に設けられた一対の抵抗からなり、この一対
の抵抗の直列接続点から前記中点電位を導出することを
特徴とする請求項６記載の振幅検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30479299A JP2001127566A (ja) | 1999-10-27 | 1999-10-27 | ピーク検出回路及びそれを用いた振幅検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30479299A JP2001127566A (ja) | 1999-10-27 | 1999-10-27 | ピーク検出回路及びそれを用いた振幅検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001127566A true JP2001127566A (ja) | 2001-05-11 |
Family
ID=17937302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30479299A Pending JP2001127566A (ja) | 1999-10-27 | 1999-10-27 | ピーク検出回路及びそれを用いた振幅検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001127566A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7233175B2 (en) | 2004-03-08 | 2007-06-19 | Oki Electric Industry Co., Ltd. | Amplitude limiting circuit |
| WO2014024263A1 (ja) * | 2012-08-07 | 2014-02-13 | 富士通株式会社 | クロック分配回路 |
| JP2015126365A (ja) * | 2013-12-26 | 2015-07-06 | パナソニック株式会社 | 受信機 |
-
1999
- 1999-10-27 JP JP30479299A patent/JP2001127566A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7233175B2 (en) | 2004-03-08 | 2007-06-19 | Oki Electric Industry Co., Ltd. | Amplitude limiting circuit |
| WO2014024263A1 (ja) * | 2012-08-07 | 2014-02-13 | 富士通株式会社 | クロック分配回路 |
| JP2015126365A (ja) * | 2013-12-26 | 2015-07-06 | パナソニック株式会社 | 受信機 |
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