JP3713324B2 - カレントミラー回路および信号処理回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、電界効果トランジスタ（以下、ＦＥＴと称す）を含む半導体回路、特に、カレントミラー回路に関するものであり、そのＦＥＴのドレインコンダクタンスに依存する特性を抑制できるようにしたものに関するものである。
また、この発明は、上記のカレントミラー回路を用いた信号処理回路に関するものである。
【０００２】
【従来の技術】
図１４は、従来のカレントミラー回路を示す図であり、図において、１は電流Ｉ1 を流し込むための入力端子、２は電流Ｉ1 に比例した電流Ｉ2 を吸い込むための出力端子、５は正の電源電圧ＶDDを印加するための電源端子、６は正の電源電圧ＶDDに対して負の電源電圧を印加するための電源端子であり、この従来例ではグランドＧＮＤに接続されている。また、Ａ１１，Ａ１２およびＡ１３は例えばＧａＡｓ集積回路（以下、ＧａＡｓ ＩＣと称す）を構成するエンハンスメント型ＭＥＳＦＥＴであり、そのゲート長およびしきい値電圧Ｖthは互いに等しいものとする。さらに、ＬＳは例えば単一のまたは互いに直列に接続された複数のダイオードから構成されたレベルシフト回路であり、例えばダイオードの順方向電圧が０．６Ｖの場合、１個または２個のダイオードを用いてこれを構成するものである。また、Ｚ1 は抵抗であり、例えばこれに電流を１ｍＡ流したい場合、２００Ωないし１ｋΩの値に設定する。また、１０は電流Ｉ1 を流し込むための電流源である。
【０００３】
この図１４に示す従来例において、ＦＥＴ Ａ１１はそのドレイン端子が入力端子１に接続され、そのソース端子が負電源印加用の電源端子６に接続され、抵抗Ｚ1 はその一端がＦＥＴ Ａ１１のゲート端子に接続され他端が電源端子６に接続されている。ＦＥＴ Ａ１３はそのドレイン端子が正電源印加用の電源端子５に接続され、そのゲート端子がＦＥＴ Ａ１１のドレイン端子に接続されている。また、レベルシフト回路ＬＳはその高電位側がＦＥＴ Ａ１３のソース端子に接続され、その低電位側が抵抗Ｚ1 の一端とＦＥＴ Ａ１１およびＦＥＴ Ａ１２のゲート端子との結合点に接続されている。また、ＦＥＴ Ａ１２はそのドレイン端子が出力端子２に接続され、そのゲート端子がＦＥＴ Ａ１１のゲート端子およびレベルシフト回路ＬＳの低電位側と抵抗Ｚ1 の一端の結合点に接続され、そのソース端子が電源端子６に接続されている。さらに、電源端子５には電源電圧ＶDDを発生する電源が、電源端子６にはグランドＧＮＤがそれぞれ接続され、電源端子５と入力端子１との間には電流源１０が接続されている。
【０００４】
次に動作について説明する。ＭＥＳＦＥＴはそのゲートから見た入力インピーダンスが大きいため、電流源１０からの電流Ｉ1 はＦＥＴ Ａ１３のゲートには流れ込まず、ＦＥＴ Ａ１１のドレイン端子に流れ込む。ＦＥＴ Ａ１１がエンハンスメント型ＭＥＳＦＥＴ（Ｖth＞０）であり、そのドレイン電流ＩdsがＩ1 （＞０）であるとそのゲート・ソース間電圧ＶgsがＶgs＞０になるので、この間に接続された抵抗Ｚ1 に電流が流れ、これと同時にレベルシフト回路ＬＳにも電流が流れる。
【０００５】
このレベルシフト回路ＬＳは単一のもしくは相互に直列に接続された複数のダイオードで構成されており、これに順方向電流が流れると一定の順方向電圧が発生するので、ＦＥＴ Ａ１３のソース電位が上昇する。さらに、レベルシフト回路ＬＳに電流が流れ、これに接続されたＦＥＴ Ａ１３にドレイン電流が流れると、このＦＥＴ Ａ１３のゲート・ソース間電圧は正であるので、そのゲート電位、すなわちＦＥＴ Ａ１１のドレイン電圧も上昇する。このとき、ＦＥＴ Ａ１１が飽和領域で動作するように、複数個のダイオードを直列に接続するなどしてレベルシフト回路ＬＳのレベルシフト量を予め調整しておく。そして予めこのように設定しておくことにより、飽和領域（０＜Ｖgs−Ｖth≦Ｖds）でのＦＥＴＡ１１のドレイン・ソース間電流Ｉds、つまり入力電流Ｉ1 はＦＥＴ Ａ１１のドレイン・ソース間電圧Ｖds A11 をＶ(1) とし、ゲート・ソース間電圧をＶgs A11 と記せば、これは以下のように示される。
Ｉ1 ＝Ｋ0 ・（１＋λＶ(1) ）・（Ｖgs A11 −Ｖth）2 …(1)
ただし、Ｋ0 はＦＥＴのゲインパラメータ、λはチャネル長変調パラメータである。ＦＥＴのゲート長が等しい場合、Ｋ0 はゲート幅に比例し、λは一定である。
【０００６】
一方、ＦＥＴ Ａ１２はそのドレイン端子が出力端子２に接続され、そのソース端子が電源端子６に接続され、そのゲート端子が前記ＦＥＴ Ａ１１と抵抗Ｚ1 との結合点に接続されている。ここで、ＦＥＴ Ａ１１とＦＥＴ Ａ１２のゲート幅の比が１：ｍ（ｍ＞０）であり、出力端子２にＦＥＴ Ａ１２が飽和領域となるような電圧が与えられているとすると、ＦＥＴ Ａ１２のドレイン電流、つまり出力電流Ｉ2 はＦＥＴ Ａ１２のドレイン・ソース間電圧Ｖds A12 ＝Ｖ(2) およびゲート・ソース間電圧Ｖgs A12 とにより次式で表わされる。
式(2) において、ＦＥＴのドレインコンダクタンスＧd （＝ΔＩds／ΔＶds）が無視できるとき、つまりλ＝０とみなせる場合、出力端子２に吸い込まれる電流Ｉ2 は
Ｉ2 ＝ｍ・Ｉ1 …(3)
となり、ＦＥＴ Ａ１１とＦＥＴ Ａ１２のサイズ比に応じた電流が流れる。
【０００７】
また、図１６は、図１４に示した従来のカレントミラー回路を定電流源として有し、入力信号を差動増幅する差動増幅回路を有する従来の電流ドライバ回路であり、図において、ＦＥＴ Ａ１およびＦＥＴ Ａ２はそのソース端子が互いに接続されて差動対となったＦＥＴであり、各々のドレイン端子がこの電流ドライバ回路の出力ＯＵＴ、／ＯＵＴとなった、オープンドレイン回路４０となっている。また、Ｚ2 およびＺ3 はこの電流ドライバ回路の各出力端子ＯＵＴ、／ＯＵＴとグランドＧＮＤ端子との間に接続された負荷抵抗である。７は図示しない差動増幅器とその後段のレベルシフト回路とで構成された入力バッファであり、入力信号振幅を、オープンドレイン回路の入力，すなわちＦＥＴ Ａ１およびＦＥＴ Ａ２のゲート入力に必要とされる振幅まで増幅する。そして、２０はこの一対の入力を受ける入力バッファ７およびこの入力バッファ７からの一対の出力を受けるオープンドレイン回路４０により構成された電流ドライバ回路である。また、３０は図１４に示されたカレントミラー回路により構成された定電流源であり、このカレントミラー回路の出力端子２の電圧は入力バッファ７の各出力ＯＵＴ、／ＯＵＴの出力レベルからＦＥＴ Ａ１あるいはＦＥＴ Ａ２のゲート・ソース間電圧を差し引いたものに等しい。また、５，６はこの電流ドライバ回路の電源端子であり、電源端子５にはグランドＧＮＤを接続し、電源端子６には電源ＶSSの負側端子を接続しており、この電源ＶSSの正側端子にはグランドＧＮＤを接続している。
【０００８】
次に動作について説明する。入力端子１に電流源１０より電流を供給すると、オープンドレイン回路４０を構成するＦＥＴ Ａ１およびＦＥＴ Ａ２のソース端子には、電流Ｉ1 に比例した電流Ｉ2 が流れる。入力バッファ７はその正相入力端子ＩＮに信号源Ｓｉｇが接続されているとともに、その逆相入力端子／ＩＮには基準電源ＶREF の負側端子が接続されており、この信号源Ｓｉｇからの入力信号を入力バッファ７で増幅することにより、この信号源Ｓｉｇからの入力信号と基準電源ＶREF の基準電圧との大，小に応じてＦＥＴ Ａ１とＦＥＴ Ａ２が交互にＯＮ，ＯＦＦし、このＦＥＴ Ａ１とＦＥＴ Ａ２が交互にＯＮ，ＯＦＦすることによって、上記電流Ｉ2 の電流パスが切り替わり、出力端子ＯＵＴ、／ＯＵＴからその振幅が電流Ｉ2 に等しい変調電流が出力される。
【０００９】
【発明が解決しようとする課題】
しかしながら、カレントミラー回路において、実際のＭＥＳＦＥＴのドレインコンダクタンスは大きく、その回路特性に影響を及ぼす。図１５に従来のカレントミラー回路の出力電流特性を示す。この図１５は入力電流Ｉ1 を一定にし、出力端子Ｖ2 の電圧を変化させた場合の出力電流Ｉ2 の変化を示している。ここでは、ＦＥＴ Ａ１１とＦＥＴ Ａ１２のゲート幅の比率は１：１に設定した。図１５(a) はカレントミラー回路の各電流を示したもので、図１５(b) は入力端子１と出力端子２の電圧の関係を示している。
【００１０】
図１４の回路では、ＦＥＴ Ａ１２に対して、一定のゲート電圧が与えられるので、Ｉ2 −Ｖ2 特性はＦＥＴ Ａ１２単体のＩds−Ｖds特性そのものになる。そして、Ｉ1 ＝Ｉ2 （電流比＝ゲート幅比）となるのは、唯一、Ｖ1 ＝Ｖ2 （図中のＶ2b）となるときに限られる。
【００１１】
このように、従来のカレントミラー回路では、入力電流Ｉ1 に対して、これを流し込まれるＦＥＴ Ａ１２のゲート・ソース間電圧のみを保証していたために、ドレインコンダクタンスの大きい素子では出力端子２の電圧が変動することによって、出力電流Ｉ2 に誤差を生じるという問題があった。
【００１２】
また、このようなカレントミラー回路を定電流源として有する従来のドライバ回路の場合、カレントミラー回路の出力端子電圧Ｖ(2) は前段の入力バッファ７の出力電圧に依存するため、出力端子電圧Ｖ(2) および入力端子電圧Ｖ(1) は必ずしも一致せず、同じ基準電流Ｉ1 に対して変調電流Ｉ2 は誤差やバラツキを含んでいた。図１７に従来のドライバ回路におけるカレントミラー回路の各電流及びノード電圧及びドライバ回路の出力電流を示す。入力信号Ｓｉｇは１０ＧＨｚのＳＩＮ波とした。また、カレントミラー回路のＦＥＴ Ａ１１のゲート幅は２００μｍ、ＦＥＴ Ａ１２のゲート幅は６００μｍに設定した。図１７(a) はノード電圧を示す。図において、実線および破線は入力バッファ７からの入力信号、一点鎖線はカレントミラー回路の出力端子電圧Ｖ(2) 、すなわち図１６におけるＦＥＴ Ａ１２のドレイン電圧、点線は入力端子電圧Ｖ(1) 、すなわちＦＥＴＡ１１のドレイン電圧である。図が示すようにＦＥＴ Ａ１１のドレイン電圧Ｖ(1) とＦＥＴ Ａ１２のドレイン電圧Ｖ(2) の差は１．５Ｖ程度ある。図１７(b) はカレントミラー回路の入力電流Ｉ1 と出力電流Ｉ2 を示す。図において、実線は入力電流Ｉ1 （＝５ｍＡ）で、破線はカレントミラー回路からの出力電流Ｉ2 を示している。また、図１７(c) はドライバ回路の出力端子ＯＵＴ，／ＯＵＴからの出力電流波形を示している。ＦＥＴ Ａ１１とＦＥＴ Ａ１２のサイズ比は１：３であるので、理想的には出力電流Ｉ2 は５ｍＡ×３＝１５ｍＡでなければならないが、ＦＥＴ Ａ１２のドレイン電圧Ｖ(2) がＦＥＴ Ａ１１のドレイン電圧Ｖ(1) より１．５Ｖ高いために、本カレントミラー回路での出力電流Ｉ2 は約２０ｍＡ程度となっている。定電流源の電流が大きくなったため、出力電流振幅も２２ｍＡとなり、設定値（＝１５ｍＡ）との間には５０％の誤差が生じている。
【００１３】
また、電源電圧ＶSSが変動したときには、ＦＥＴ Ａ１またはＦＥＴ Ａ２とともにこれを抵抗分割しているＦＥＴ Ａ１２のドレイン・ソース間電圧が変動するために、カレントミラー回路の出力端子２の電圧の変化が電源電圧ＶSSの変化と異なるものとなり、このため注入電流Ｉ1 が一定であるにもかかわらず吸い込み電流Ｉ2 が変動し、これにより変調振幅が変動するという問題があった。
【００１４】
そこで、このような問題を解決するために、例えば特開平７−７２０４号公報に示されるように、電流ドライバ回路の出力振幅（例えば／ＯＵＴにおける出力振幅）をモニタして、その振幅の変化に応じて入力電流Ｉ1 をコントロールするような電源電圧補償回路を設けて、変調振幅の変動を相殺する必要があるという問題点があった。
【００１５】
この発明は、上記のような従来のものの問題点を解決するためになされたもので、ドレインコンダクタンスの大きい半導体素子を用いて回路を構成しても、出力電圧に依存して出力電流に誤差が生じるのを抑えることができるカレントミラー回路を得ることを目的とする。
【００１６】
また、この発明は、上記のような従来のものの問題点を解決するためになされたもので、電源電圧補償回路を必要とすることなく、変調振幅が変動するのを抑えることができる信号処理回路を得ることを目的とする。
【００１７】
【課題を解決するための手段】
この発明の請求項１に係るカレントミラー回路は、互いにゲート端子同士が接続され、ソース端子同士が負側の電源端子に接続された第１のＦＥＴおよび第２のＦＥＴと、ソース端子が前記第１のＦＥＴのドレイン端子に接続され、ドレイン端子とゲート端子とを互いに接続して電流入力端子に接続された第３のＦＥＴと、ソース端子が前記第２のＦＥＴのドレイン端子に接続され、ゲート端子が前記第３のＦＥＴのゲート端子に接続され、ドレイン端子が電流出力端子となる第４のＦＥＴと、一端が前記第１のＦＥＴのソース端子に他端が第１のＦＥＴのゲート端子に接続された抵抗と、低電位側が前記第１のＦＥＴのゲート端子に接続されたレベルシフト回路と、ソース端子が前記レベルシフト回路の高電位側に接続され、ゲート端子が前記第３のＦＥＴのゲート端子に接続され、ドレイン端子が正側の電源端子に接続された第５のＦＥＴと、前記正側の電源端子と前記電流入力端子との間に接続された電流源とを備えるようにしたものである。
【００１８】
この発明の請求項２に係るカレントミラー回路は、請求項１記載のカレントミラー回路において、前記第２のＦＥＴのゲート端子とグランド端子との間に接続されたバイパスコンデンサを備えるようにしたものである。
【００１９】
この発明の請求項３に係るカレントミラー回路は、請求項１記載のカレントミラー回路において、前記第４のＦＥＴのゲート端子とソース端子との間に接続されたバイパスコンデンサを備えるようにしたものである。
【００２０】
この発明の請求項４に係る信号処理回路は、入力信号を差動増幅する差動増幅回路を有する信号処理回路本体と、請求項１ないし３のいずれかに記載のカレントミラー回路からなり、前記信号処理回路本体に対しその定電流を供給する定電流源とを備えるようにしたものである。
【００２１】
この発明の請求項５に係る信号処理回路は、請求項４記載の信号処理回路において、前記信号処理回路本体は、１対の入力を増幅する入力バッファと、この入力バッファの１対の出力を受ける，差動ＦＥＴ対を有するオープンドレイン回路とを備え、前記定電流源は前記差動ＦＥＴ対を構成するＦＥＴの互いに接続されたソース端子に定電流を供給するようにしたものである。
【００２３】
【発明の実施の形態】
実施の形態１．
この発明の実施の形態１に係るカレントミラー回路は、図１によれば、エンハンスメント型ＭＥＳＦＥＴ Ａ１１のゲート端子をＭＥＳＦＥＴ Ａ１２のゲート端子に接続し、ＭＥＳＦＥＴ Ａ２１のソース端子をＭＥＳＦＥＴ Ａ１１のドレイン端子に接続するともに、ＭＥＳＦＥＴ Ａ２１のドレイン端子とゲート端子とを互いに接続して電流の入力端子１に接続し、ＭＥＳＦＥＴ Ａ２２のソース端子をＭＥＳＦＥＴ Ａ１２のドレイン端子に接続するとともに、ＭＥＳＦＥＴ Ａ２２のゲート端子をＭＥＳＦＥＴ Ａ２１のゲート端子に接続し、ＭＥＳＦＥＴ Ａ２２のドレイン端子を電流の出力端子２として用いるように構成したものであり、このような構成としたことにより、ＭＥＳＦＥＴ Ａ２１が飽和領域で動作し、これに伴いＭＥＳＦＥＴ Ａ２１とゲート電位が等しいＭＥＳＦＥＴ Ａ２２が飽和領域で動作し、ＭＥＳＦＥＴ Ａ２１に流れる電流とＭＥＳＦＥＴ Ａ２２に流れる電流が等しくなる。このため、ＭＥＳＦＥＴ Ａ２１とＡ１１からなるカスコード回路と、ＭＥＳＦＥＴ Ａ２２とＡ１２からなるカスコード回路が等しい動作条件で動作せざるを得なくなり、かつＭＥＳＦＥＴ Ａ１１とＭＥＳＦＥＴ Ａ１２のゲート電位が等しいため、カレントミラー回路の入力電流と出力電流が等しくなり、かつＭＥＳＦＥＴ Ａ１１とＭＥＳＦＥＴ Ａ１２のソース・ドレイン間電圧が等しくなるので、ドレインコンダクタンスが大きい素子を用いて回路を構成した場合に、その出力端子電圧が変化したとしても、電流がほぼ一定であるために、出力端子における電圧変動に強く、出力電圧に依存して出力電流に誤差が生じるのを抑えることができる作用効果がある。
【００２４】
実施の形態２．
この発明の実施の形態２に係るカレントミラー回路は、図１によれば、実施の形態１に係るカレントミラー回路における，ＭＥＳＦＥＴ Ａ１１とＡ１２のソース端子同士を接続して負側の電源端子６に接続するとともに、一端がＭＥＳＦＥＴ Ａ１１のソース端子に他端がＭＥＳＦＥＴ Ａ１１のゲート端子に接続された抵抗Ｚ1 と、低電位側がＭＥＳＦＥＴ Ａ１１のゲート端子に接続されたレベルシフト回路ＬＳと、ソース端子がレベルシフト回路ＬＳの高電位側に接続され、ゲート端子がＭＥＳＦＥＴ Ａ２１のゲート端子に接続され、ドレイン端子が正側の電源端子５に接続されたＭＥＳＦＥＴ Ａ１３と、正側の電源端子５と電流の入力端子１との間に接続された電流源１０とを備えるように構成したものであり、このような構成としたことにより、ＭＥＳＦＥＴ Ａ１１のドレイン端子とゲート端子の間に電位差を発生させて、このＭＥＳＦＥＴ Ａ１１を飽和領域で動作させることができ、これによりＭＥＳＦＥＴ Ａ１１，Ａ１２，Ａ２１，Ａ２２を全て実際に飽和状態とすることができる。このため、ＭＥＳＦＥＴ Ａ２１とＡ１１からなるカスコード回路と、ＭＥＳＦＥＴ Ａ２２とＡ１２からなるカスコード回路が等しい動作条件で動作せざるを得なくなり、ＭＥＳＦＥＴＡ１１とＭＥＳＦＥＴ Ａ１２のゲート電位が等しいため、カレントミラー回路の入力電流と出力電流が等しくなり、かつＭＥＳＦＥＴ Ａ１１とＭＥＳＦＥＴ Ａ１２のソース・ドレイン間電圧が等しくなるので、ドレインコンダクタンスが大きい素子を用いて回路を構成した場合に、出力端子電圧が変化したとしても、電流がほぼ一定であるために、出力端子における電圧変動に強く、出力電圧に依存して出力電流に誤差が生じるのを実際に抑えることができる作用効果がある。
【００２５】
実施の形態３．
この発明の実施の形態３に係るカレントミラー回路は、図３によれば、実施の形態１に係るカレントミラー回路における，ＭＥＳＦＥＴ Ａ１２のゲート端子と負側の電源端子６との間にコンデンサＣ１を接続するように構成したものであり、このような構成としたことにより、出力電流を決定するのに支配的なＭＥＳＦＥＴ Ａ１２のゲート電圧を安定化することができ、入力電流が高周波ノイズを含む場合にも、出力電流の歪みを充分に抑制することができる作用効果がある。
【００２６】
実施の形態４．
この発明の実施の形態４に係るカレントミラー回路は、図４によれば、実施の形態１に係るカレントミラー回路における，ＭＥＳＦＥＴ Ａ２２のゲート端子とソース端子との間にコンデンサＣ２を接続するように構成したものであり、このような構成としたことにより、高周波的にもＦＥＴ Ａ２２のゲート・ソース間電圧を一定に保つことができ、これにより、ＦＥＴ Ａ２２のドレイン電流を一定にすることができ、等価的にＦＥＴ Ａ１２のゲート・ソース間電位を固定することができるものであり、入力電流が変調を受けた場合にも、出力電流の歪みを低減することができる作用効果がある。
【００２７】
実施の形態５．
この発明の実施の形態５に係る信号処理回路は、図５，図９，図１２によれば、実施の形態１，２，３，４におけるカレントミラー回路を、電流ドライバ回路２０の定電流源３０ａ，３０ｂ，３０ｃとして用いるように構成したものであり、このような構成としたことにより、変調電流はＦＥＴのドレインコンダクタンスに依存せず、ゲート幅の比だけによって決まるので、制御性がよく、これを精度よく制御でき、かつ回路の製造歩留まりが向上する。また、電源電圧ＶSSの変動の際には、ノード３およびノード４における電圧の変化は電源電圧の変化にほぼ等しいのでカレントミラー回路の出力端子２の電圧が変化しても出力電流は変化せず一定であり、補償回路を設ける必要がなくなり、回路の小型化を図ることができる作用効果がある。
【００２８】
実施の形態６．
この発明の実施の形態６に係る信号処理回路は、図５，図９，図１２によれば、実施の形態１，２，３，４におけるカレントミラー回路を、入力バッファ回路７の後段に設けた、ＦＥＴ Ａ１，Ａ２による差動対からなるオープンドレイン回路４０の定電流源３０ａ，３０ｂ，３０ｃとして用いるように構成したものであり、このような構成としたことにより、変調電流はＦＥＴのドレインコンダクタンスに依存せず、ゲート幅の比だけによって決まるので、制御性がよく、これを精度よく制御でき、かつ回路の製造歩留まりが向上する。また、電源電圧ＶSSの変動の際には、ノード３およびノード４における電圧の変化は電源電圧の変化にほぼ等しいのでカレントミラー回路の出力端子２の電圧が変化しても出力電流は変化せず一定であり、補償回路を設ける必要がなくなり、回路の小型化を図ることができる作用効果がある。
【００２９】
【実施例】
実施例１．
図１は本発明の請求項１および２に記載のカレントミラー回路の一実施例を示す。図１において、１は電流Ｉ1 を流し込むための入力端子、２は電流Ｉ1 に比例した電流Ｉ2 を吸い込むための出力端子、５は正の電源電圧ＶDDを印加するための電源端子、６は正の電源電圧ＶDDに対して負の電源電圧を印加するための電源端子であり、この実施例ではグランドＧＮＤに接続されている。また、Ａ１１，Ａ１２，Ａ１３，Ａ２１およびＡ２２は例えばＧａＡｓ集積回路（以下、ＧａＡｓ ＩＣと称す）を構成するエンハンスメント型ＭＥＳＦＥＴであり、そのゲート長およびしきい値電圧Ｖthは互いに等しいものとする。さらに、ＬＳは例えば単一のまたは互いに直列に接続された複数のダイオードから構成されたレベルシフト回路であり、例えばダイオードの順方向電圧が０．６Ｖの場合、１個または２個のダイオードを用いるものである。また、Ｚ1 は抵抗であり、例えばこれに電流を１ｍＡ流したい場合、２００Ωないし１ｋΩに設定する。１０は電流Ｉ1 を流し込むための電流源である。
【００３０】
この図１において、全てのＦＥＴはゲート長およびしきい値Ｖthが等しいものとする。ＦＥＴ Ａ２１はそのドレイン端子とゲート端子が短絡した状態でＦＥＴ Ａ１３のゲート端子に接続されており、そのソース端子がＦＥＴ Ａ１１のドレイン端子に接続されている。また、ＦＥＴ Ａ２２はそのドレイン端子が出力端子２に接続され、そのゲート端子がＦＥＴ Ａ２１のドレイン端子，ゲート端子およびＦＥＴ Ａ１３のゲート端子の結合点に接続され、そのソース端子がＦＥＴ Ａ１２のドレイン端子に接続されている。
【００３１】
また、ＦＥＴ Ａ１１はそのソース端子が電源端子６に接続され、抵抗Ｚ1 はその一端がＦＥＴ Ａ１１およびＦＥＴ Ａ１２のゲート端子とレベルシフト回路ＬＳの低電位側の結合点に接続され、他端が電源端子６に接続されている。また、ＦＥＴ Ａ１３はそのドレイン端子が電源端子５に接続され、そのゲート端子がＦＥＴ Ａ２１のドレイン端子，ゲート端子およびＦＥＴ Ａ２２のゲート端子の結合点に接続されており、レベルシフト回路ＬＳはその高電位側がＦＥＴＡ１３のソース端子に接続され、その低電位側が抵抗Ｚ1 の一端とＦＥＴ Ａ１１およびＦＥＴ Ａ１２のゲート端子との結合点に接続されている。また、ＦＥＴ Ａ１２はそのゲート端子がＦＥＴ Ａ１１のゲート端子およびレベルシフト回路ＬＳの低電位側および抵抗Ｚ1 の一端の結合点に接続され、そのソース端子が負電源印加用の電源端子６に接続されている。さらに、電源端子５には電源電圧ＶDDを発生する電源を、負の電源端子６にはグランドＧＮＤをそれぞれ接続し、電源端子５と入力端子１との間には電流源１０が接続されている。
【００３２】
次に動作について説明する。まず、ＦＥＴ Ａ１１とＦＥＴ Ａ１２のゲート幅の比率はＦＥＴ Ａ２１とＦＥＴ Ａ２２のゲート幅の比率と等しいものとする。ＦＥＴ Ａ２１はしきい値電圧が０Ｖ付近にあるエンハンスメント型ＦＥＴであり、そのゲート・ドレイン間が短絡されているために、飽和領域（０＜Ｖgs−Ｖth≦Ｖds）で動作することになる。従って、このＦＥＴ Ａ２１のゲート電極に接続されているＦＥＴ Ａ２２のゲート電極にも、このＦＥＴ Ａ２１と同じゲートバイアスがかかり、飽和領域で動作することになる。
【００３３】
また、ＦＥＴ Ａ１１は抵抗Ｚ1 ，レベルシフト回路ＬＳ，ＦＥＴ Ａ１３により、もともと飽和領域で動作するように設定されており、このＦＥＴ Ａ１１のゲート電極にゲート電極が接続されているＦＥＴ Ａ１２もＦＥＴ Ａ１１と同じゲートバイアスがかかり、飽和領域で動作する。
【００３４】
図２に図１の回路の出力電流特性を示す。この図２は入力電流Ｉ1 を一定にし、出力端子Ｖ2 の電圧を変化させた場合の各部の電流および電圧の変化を示している。ここで、ＦＥＴ Ａ１１のドレイン端子のノードを３、ＦＥＴ Ａ１２のドレイン端子のノードを４とする。また、ＦＥＴ Ａ１１とＦＥＴ Ａ１２およびＦＥＴ Ａ２１とＦＥＴ Ａ２２のゲート幅比はそれぞれ１：１に設定したものとする。
【００３５】
図２(a) は回路の各電流を示したもので、図２(b) はノード３および４における電流の出力電圧との関係を示す。まず、出力端子２の端子電圧Ｖ(2) が０．６Ｖ以下の領域では、端子電圧Ｖ(1) すなわちＦＥＴ Ａ２２のゲート電位が端子電圧Ｖ(2) すなわちＦＥＴ Ａ２２のドレイン電位よりも高くなり、入力電流Ｉ1 はこのとき最もインピーダンスの小さくなるＦＥＴ Ａ２２のゲート・ドレイン間のダイオード電流として流れることになるために、ノード３には電流Ｉ3 は流れない。これによりノード３の端子電圧Ｖ(3) ひいては入力端子１の端子電圧Ｖ(1) はＦＥＴのダイオード特性における順方向電流立ち上がり電圧（図中では約０．６Ｖ）分のオフセットが生じている。端子電圧Ｖ(1) および端子電圧Ｖ (3) は出力端子２の端子電圧Ｖ(2) の上昇とともにしばらくオフセット電圧を保ちながら上昇し続けるが、０．７Ｖを越えたあたりから、レベルシフト回路ＬＳとＦＥＴ Ａ１３のゲート・ソース間の電圧によりＦＥＴ Ａ１３とレベルシフト回路ＬＳと抵抗Ｚ１とで構成されるパスに電流が流れ、ＦＥＴＡ１１およびＦＥＴ Ａ１２のゲート電圧が上昇し、ＦＥＴ Ａ１１およびＦＥＴ Ａ１２がオンしてインピーダンスが下がるので、このパスにドレイン電流が流れると同時にＦＥＴ Ａ２１およびＦＥＴ Ａ２２のドレイン・ソース間にも電流が流れはじめる。そして、出力端子２の端子電圧Ｖ(2) が入力端子１の端子電圧Ｖ(1) と等しくなった（図中のＶ(2) ＝Ｖ2b）とき、０＜Ｖgs−ＶthかつＶgs＝Ｖdsなので、ＦＥＴ Ａ２２は飽和領域で動作することとなり、上述のように、ＦＥＴ Ａ２１にこのＦＥＴ Ａ２２と同じゲートバイアスがかかるようになっているので、ＦＥＴ Ａ２１も飽和領域で動作することとなる。そして、ＦＥＴ Ａ２２とＦＥＴ Ａ２１のゲート幅が等しいので、電流Ｉ1 と等しい電流Ｉ2 がＦＥＴ Ａ２１に流れ、この電流Ｉ1 がＦＥＴ Ａ２２に流れることによりＦＥＴ Ａ２２に発生するドレイン・ソース間電圧と等しい電圧がＦＥＴ Ａ２１のドレイン・ソース間に発生する。そして、ＦＥＴ Ａ１１はＦＥＴ Ａ２１に流れる電流Ｉ1 と等しい電流を流さざるを得ず、また、ＦＥＴＡ１２はＦＥＴ Ａ２２に流れる電流Ｉ2 と等しい電流を流さざるを得ないため、ＦＥＴ Ａ１１とＦＥＴ Ａ２１で構成されるカスコード回路と、ＦＥＴＡ１２とＦＥＴ Ａ２２で構成されるカスコード回路とは、ドレイン・ソース間電圧が等しく、しかもこれらのゲートバイアスが同じ、という同一の条件で動作することとなる。
【００３６】
そして、一旦これらのＦＥＴ Ａ１１，ＦＥＴ Ａ１２，ＦＥＴ Ａ２１，ＦＥＴ Ａ２２が同一の条件で動作することとなると、Ｖ(3) ＝Ｖ(4) でかつＩ1 ＝Ｉ2 となり、かつＦＥＴ Ａ２１とＦＥＴ Ａ２２はＦＥＴ Ａ１１とＦＥＴ Ａ１２に対するバッファとして動作する。
【００３７】
そして、このバッファの持つ作用は次の通りである。即ち、図２(b) に示すように、Ｖ(2) がＶ2bの状態から増加するとき、ＦＥＴ Ａ２２のドレインコンダクタンスをＧd 、またトランスコンダクタンスをＧm （＝ΔＩds・ΔＶgs）とすると、ＦＥＴ Ａ１２のドレイン電圧の変化ΔＶ4 は
ΔＶ4 ＝（Ｇd ／Ｇm ）・ΔＶ2
と表わせる。ＧａＡｓ ＭＥＳＦＥＴにおいてはＧd ／Ｇm は数十分の１〜１００分の１程度なので、出力端子電圧Ｖ(2) が変化しているにもかかわらずノード４における電圧Ｖ(4) はほとんど変化しなくなる。
【００３８】
従って、Ｖ(2) ＞Ｖ(1) の範囲（例えば、図中のＶ2cの時）であっても、Ｖ(4) ＝Ｖ(3) であり、Ｉ1 ＝Ｉ2 が成り立ち、出力端子２における電圧変動に強く、入力電流に対しこれに正確に比例した出力電流を流すことができる。
【００３９】
このように、本発明の請求項１および２に係るカレントミラー回路の一実施例によれば、エンハンスメント型のＭＥＳＦＥＴ Ａ１１とＭＥＳＦＥＴ Ａ１２のゲート端子同士を接続し、このＭＥＳＦＥＴ Ａ１１およびＭＥＳＦＥＴ Ａ１２とゲート幅の比率が等しいＭＥＳＦＥＴ Ａ２１およびＭＥＳＦＥＴ Ａ２２を用意し、このＭＥＳＦＥＴ Ａ２１のソース端子をＭＥＳＦＥＴ Ａ１１のドレイン端子に接続するとともに、ゲート端子とソース端子を互いに接続して電流入力端子１に接続し、ＭＥＳＦＥＴ Ａ２２のソース端子をＭＥＳＦＥＴ Ａ１２のドレイン端子に接続するとともに、ゲート端子をＭＥＳＦＥＴ Ａ２１のゲート端子に接続し、ドレイン端子を電流出力端子２に接続し、ＭＥＳＦＥＴ Ａ１１とＭＥＳＦＥＴ Ａ１２のソース端子同士を接続して負側の電源端子６に接続するとともに、ＭＥＳＦＥＴ Ａ１１のソース端子とゲート端子の間に抵抗Ｚ1 を接続し、ＭＥＳＦＥＴ Ａ１１のゲート端子にレベルシフト回路ＬＳの一端を接続し、ＭＥＳＦＥＴ Ａ１３のソース端子にレベルシフト回路ＬＳの他端を接続し、ゲート端子にＭＥＳＦＥＴ Ａ２１のゲート端子を接続し、ドレイン端子を正側の電源端子５に接続し、正側の電源端子５と電流入力端子１との間に電流源１０を接続するようにしたので、基準電流Ｉ1 と出力電流Ｉ2 はＦＥＴのドレインコンダクタンスＧd に依らず、ＦＥＴのゲート幅のみに依存するため、従来例に比べて電流制御性を向上できるという効果がある。さらに、この実施例のカレントミラー回路によれば、ＭＥＳＦＥＴを２つ縦積みにしたカスコード回路により回路を構成しているので、出力端子電圧Ｖ(2) が変化しても電流がほぼ一定であるため、出力端子における電圧変動に強く、入力電流に対しこれに正確に比例した出力電流を流すことができるという効果がある。
【００４０】
なお、この実施例１では、ＭＥＳＦＥＴとしてエンハンスメント型のものを用いたが、デプレッション型のものを用いてもよく、エンハンスメント型を用いた場合と同様の効果を得ることができる。
【００４１】
実施例２．
図３は本発明の請求項３に記載のカレントミラー回路の一実施例を示す。図３において、Ｃ1 はＦＥＴ Ａ１２のゲート端子とグランド端子との間に接続されたコンデンサであり、これ以外の構成は図１に示す実施例１と同様のものである。
【００４２】
実施例１において、入力端子１より入力される電流は一定の電流と仮定していたが、実際のＩＣなどでは電源ノイズの影響により入力電流Ｉ1 には高周波成分ｉ1 が重畳される。カレントミラー回路ではこの高周波成分に対しても、ＦＥＴのゲート幅の比率ｍ（ｍ＞０）だけ増幅されたｉ2 ＝ｍ・ｉ1 が出力電流Ｉ2 に重畳されるので、出力電流特性に歪みを生じる。
【００４３】
ところで、実施例１の回路において、出力電流Ｉ2 はＦＥＴ Ａ１２のゲート電圧とドレイン電圧によって決まっているが、ＦＥＴのドレイン・ソース間電圧の変化量（ΔＶds）及びゲート・ソース間電圧の変化量（ΔＶgs）と出力電流の変化量（ΔＩds）の間にはΔＩds＝ドレインコンダクタンスＧd ・ΔＶds及びΔＩds＝トランスコンダクタンスＧm ・ΔＶgsの関係があり、Ｇm ≫Ｇd であるから出力電流ひずみに対してはこれら２つの電圧変動のうち、ゲート電圧の変動（ΔＶgs）が支配的である。
【００４４】
従って、ＦＥＴ Ａ１２のゲート端子とグランドＧＮＤとの間にバイパスコンデンサＣ1 を挿入することにより、出力電流歪みを十分抑制することができる。
【００４５】
このように、本発明の請求項３に係るカレントミラー回路の一実施例によれば、ＦＥＴ Ａ１２のゲート端子とグランドＧＮＤとの間にバイパスコンデンサＣ1 を設けるようにしたので、ゲート電圧の変動を抑えることができ、出力電流特性に生じる歪みを抑制することができる効果がある。
【００４６】
実施例３．
図４は本発明の請求項４に記載のカレントミラー回路の一実施例を示す。図４において、Ｃ2 は一端が電流入力端子１に接続され、他端がＦＥＴ Ａ２２のソース端子とＦＥＴ Ａ１２のドレイン端子との結合点に接続されたコンデンサであり、これ以外の構成は図１に示す実施例１と同様のものである。
【００４７】
実施例２でバイパスコンデンサＣ1 を用いた場合に、ＦＥＴ Ａ１２のドレイン・ソース間電流が一定に保たれるが、このことによりＦＥＴ Ａ２２のドレイン・ソース間電流も一定に保たれる。このことを、ＦＥＴ Ａ２２に与えられている電圧で言い換えるならば、ＦＥＴ Ａ２２のゲート・ソース間電圧が一定に保たれているということになる。従って、ＦＥＴ Ａ２２のゲート・ソース間にバイパスコンデンサＣ2 を設けることによって、高周波的にもＦＥＴ Ａ２２のゲート・ソース間電圧を一定に保つことができ、ＦＥＴ Ａ２２のドレイン電流を一定にすることができるので、等価的にＦＥＴ Ａ１２のゲート・ソース間電位を固定したことに等しくなる。
【００４８】
このようにバイパスコンデンサＣ2 は入力電流が変調を受けた時の出力電流の歪みを低減することができる。
【００４９】
このように、本発明の請求項３に係るカレントミラー回路の一実施例によれば、ＦＥＴ Ａ２２のゲート端子とソース端子との間にバイパスコンデンサＣ2 を設けるようにしたので、ゲート・ソース間電圧を一定に保つことができ、出力電流特性に生じる歪みを抑えることができる効果がある。
【００５０】
実施例４．
図５に本発明の請求項５および６に記載の信号処理回路の一実施例を示し、これは、実施例１によるカレントミラー回路を差動回路の定電流源として用いたオープンドレイン型の電流ドライバ回路である。
【００５１】
図５に示す回路は例えば光通信システムにおいて電流信号を光信号に変換するレーザダイオードの駆動回路あるいは入力電圧に応じて光の透過／吸収を切り替える光変調器の駆動回路などに用いられる。これらの回路では変調電流の大きさと光出力がほぼ１対１に対応しているので、規定の平均光出力および消光比を得るためには変調電流を精度よく制御しなければならない。
【００５２】
図において、ＦＥＴ Ａ１およびＦＥＴ Ａ２はそのソース端子が互いに接続されて差動対となったＦＥＴであり、各々のドレイン端子がこの電流ドライバ回路の出力ＯＵＴ、／ＯＵＴとなった、オープンドレイン回路となっている。また、Ｚ2 およびＺ3 はこの電流ドライバ回路の各出力端子ＯＵＴ、／ＯＵＴとグランドＧＮＤ端子との間に接続された負荷抵抗である。７は図示しない差動増幅器とその後段のレベルシフト回路とで構成された入力バッファ回路であり、入力信号振幅をオープンドレイン回路の入力、すなわちＦＥＴ Ａ１およびＦＥＴ Ａ２のゲート入力に必要とされる振幅まで増幅する。そして、２０はこの一対の入力を受ける入力バッファ７およびこの入力バッファ７からの一対の出力を受けるオープンドレイン回路４０により構成された電流ドライバ回路（信号処理回路本体）である。また、３０ａは図１に示されたカレントミラー回路により構成された定電流源であり、このカレントミラー回路の出力端子２の電圧は入力バッファ７の各出力ＯＵＴ、／ＯＵＴの出力レベルからＦＥＴ Ａ１あるいはＡ２のゲート・ソース間電圧を差し引いたものに等しい。また、５，６はこの電流ドライバ回路の電源端子であり、電源端子５にはグランドＧＮＤを接続し、電源端子６には電源ＶSSの負側端子を接続しており、この電源ＶSSの正側端子にはグランドＧＮＤを接続している。
【００５３】
次に動作について説明する。入力端子１に電流源１０より電流を供給すると、オープンドレイン回路４０を構成するＦＥＴ Ａ１およびＦＥＴ Ａ２のソース端子には、電流Ｉ1 に比例した電流Ｉ2 が流れる。入力バッファ７はその正相入力端子ＩＮに信号源Ｓｉｇが接続されているとともに、その逆相入力端子／ＩＮには基準電源ＶREF の負側端子が接続されており、この信号源Ｓｉｇからの入力信号を入力バッファ７で増幅することにより、この信号源Ｓｉｇからの入力信号と基準電源ＶREF の基準電圧との大，小に応じてＦＥＴ Ａ１とＦＥＴ Ａ２が交互にＯＮ，ＯＦＦし、このＦＥＴ Ａ１とＦＥＴ Ａ２が交互にＯＮ，ＯＦＦすることによって、上記電流Ｉ2 の電流パスが切り替わり、出力端子ＯＵＴ、／ＯＵＴからその振幅が電流Ｉ2 に等しい変調電流が出力される。
【００５４】
図６に実施例４のドライバ回路におけるカレントミラー回路の各電流及びノード電圧、ドライバ回路の出力電流を示す。入力信号Ｓｉｇは１０ＧＨｚのＳＩＮ波とした。また、カレントミラー回路のＦＥＴ Ａ１１のゲート幅は２００μｍ、ＦＥＴ Ａ１２のゲート幅は６００μｍに設定した。図６(a) はノード電圧を示す。図において、実線および破線は入力バッファ７からの入力信号、一点鎖線はカレントミラー回路の出力端子電圧Ｖ(2) 、２点鎖線はＦＥＴ Ａ１２のドレイン電圧Ｖ(4) 、点線はＦＥＴ Ａ１１のドレイン電圧Ｖ(3) である。実施例４の回路では、ＦＥＴ Ａ１１及びＦＥＴ Ａ１２のドレイン電圧はほぼ一致している。図６(b) はカレントミラー回路の入力電流Ｉ1 と出力電流Ｉ2 を示す。図において、実線は入力電流Ｉ1 （＝５ｍＡ）を、破線はカレントミラー回路からの出力電流Ｉ2 を示している。また図６(c) はドライバ回路の出力端子ＯＵＴ，／ＯＵＴからの出力電流波形を示している。ドレイン電圧Ｖ(3) 及びＶ(4) がほぼ等しく、カレントミラー回路からの出力電流Ｉ2 はＦＥＴ Ａ１１及びＦＥＴＡ１２のサイズ比（１：３）に応じて１５ｍＡ出力される。この結果、ドライバ回路の出力電流振幅の設定値との誤差は数％以下にまで低減されている。
【００５５】
図７に、従来の，電源電圧補償回路を有さない電流ドライバ回路と図５に示す実施例４の回路における変調電流Ｉ2 の電源電圧依存性を示す。図において、実線は図５に示す回路の変調電流、点線は従来の電流ドライバ回路の変調電流を示す。また、電流の計算値とは基準電流Ｉ1 とＦＥＴ Ａ１１とＦＥＴ Ａ１２のゲート幅の比率で得られる値である。
【００５６】
従来回路で電源電圧がＶSS±５％変動したとき電流Ｉ2 も約±５％変動しているにもかかわらず、同じＦＥＴパラメータを用いた実施例２の回路では電流Ｉ2 はほぼ一定で計算値に近い値が得られる。
【００５７】
図８は電源電圧変動時におけるカレントミラー回路内のノード電圧の変化を示したものである。図８(b) に示すように、従来の回路では電源電圧の変化（ＶSS±５％）に対してノード１（図１４参照）の電圧Ｖ(1) も電源電圧の変化分（ＶSS×１０％）程度増減するので電位差（Ｖ(1) −ＶSS）、つまり基準ＦＥＴであるＦＥＴ Ａ１１のドレイン・ソース間電圧はほとんど変化していない。ところが、ノード２（図１４参照）の電圧Ｖ(2) は電源電圧変動に対してほぼ一定であるから、ＦＥＴ Ａ１２のドレイン・ソース間電圧は変化している。このため、出力電流Ｉ2 が変化してしまう。
【００５８】
一方、図８(a) のこの実施例による電流ドライバ回路ではノード１の電圧は従来回路と同じく一定であるが、ＦＥＴ Ａ１１及びＦＥＴ Ａ１２のドレイン電圧は互いに電源電圧変化分程度増減するので、これら２つのドレイン・ソース間電圧は常に一定である。したがって、電流Ｉ1 と電流Ｉ2 の比は電源電圧変動時においても一定である。
【００５９】
このように、本発明の請求項５および６に係る信号処理回路の一実施例によれば、入力バッファ７およびオープンドレイン回路４０からなる電流ドライバ回路２０の定電流源３０ａとして、実施例１のカレントミラー回路を用い、その電流出力端子をオープンドレイン回路４０を構成するＭＥＳＦＥＴ Ａ１およびＭＥＳＦＥＴ Ａ２のソースに接続するようにしたので、その変調電流はＦＥＴのドレインコンダクタンスに依存せず、ゲート幅の比だけによって決まり、制御性がよく、かつ回路の製造歩留まりを向上できる効果がある。また、電源電圧ＶSSが変動した際には、ノード３およびノード４における電圧の変化は電源電圧の変化にほぼ等しくなるので、カレントミラー回路の出力端子２の電圧が変化しても出力電流は変化せず一定となり、この出力端子の電圧の変化を補償する補償回路を設ける必要がなくなり、回路の小型化が図れるという効果がある。
【００６０】
実施例５．
図９に本発明の請求項５および６に記載の信号処理回路の他の実施例を示し、これは、実施例２によるカレントミラー回路を差動回路の定電流源として用いたオープンドレイン型の電流ドライバ回路である。
【００６１】
図において、３０ｂは図３に示されたカレントミラー回路により構成された定電流源であり、このカレントミラー回路の出力端子２の電圧は入力バッファ７の各出力ＯＵＴ、／ＯＵＴの出力レベルからＦＥＴ Ａ１あるいはＡ２のゲート・ソース間電圧を差し引いたものに等しい。
【００６２】
この実施例の定電流源３０ｂは、ＦＥＴ Ａ１２のゲート端子とグランドＧＮＤとの間にバイパスコンデンサＣ1 が設けられており、このバイパスコンデンサＣ1 を設けることにより、出力電流特性に生じた歪みを抑制できる。
【００６３】
即ち、実際のＩＣなどでは電源ノイズの影響により入力電流Ｉ1 には高周波成分ｉ1 が重畳される。カレントミラー回路ではこの高周波成分に対しても、ＦＥＴのゲート幅の比率ｍ（ｍ＞０）だけ増幅されたｉ2 ＝ｍ・ｉ1 が出力電流Ｉ2 に重畳されるので、出力電流特性に歪みを生じる。
【００６４】
ここで、図１０に実施例４のドライバ回路においてカレントミラー回路の入力電流Ｉ1 の高周波成分が重畳されているときの各電流及びノード電圧及びドライバ回路の出力電流を示す。入力信号Ｓｉｇは１００ＧＨｚのＳＩＮ波とした。また、カレントミラー回路のＦＥＴ Ａ１１のゲート幅は２００μｍ、ＦＥＴ Ａ１２のゲート幅は６００μｍに設定した。入力電流Ｉ１は５ｍＡ、高周波成分は±１ｍＡで１０ＧＨｚのＳＩＮ波とした。図１０(a) はＦＥＴ Ａ１２のゲート電圧を示す。入力信号Ｉ1 の高周波成分により、ゲート電圧は３５ｍＶ程度変化している。図１０(b) はカレントミラー回路の入力電流Ｉ1 と出力電流Ｉ2 を示す。図において、実線は入力電流Ｉ1 （＝５±１ｍＡ）を、破線はカレントミラー回路からの出力電流Ｉ2 を示している。また図１０(c) はドライバ回路の出力端子ＯＵＴ，／ＯＵＴからの出力電流波形を示している。カレントミラー回路からの出力電流Ｉ2 の変動はＦＥＴ Ａ１１及びＦＥＴ Ａ１２のゲート幅の比率ｍ（＝３）に応じて±３ｍＡ（＝±１ｍＡ×３）生じており、この結果、ドライバ回路の出力電流振幅は非対称となっている。
【００６５】
これに対し、図１１に実施例５のドライバ回路においてカレントミラー回路の入力電流Ｉ1 の高周波成分が重畳されているときの各電流及びノード電圧及びドライバ回路の出力電流を示す。入力信号Ｓｉｇは１０ＧＨｚのＳＩＮ波とした。また、カレントミラー回路のＦＥＴ Ａ１１のゲート幅は２００μｍ、ＦＥＴ Ａ１２のゲート幅は６００μｍに設定した。入力電流Ｉ1 は５ｍＡで、高周波成分は±１ｍＡである。バイパスコンデンサＣ1 は４０ｐＦである。図１１(a) はＦＥＴ Ａ１２のゲート電圧を示す。実施例４の回路とは異なり、入力信号Ｉ1 の高周波成分によらずゲート電圧は一定である。図１１(b) はカレントミラー回路の入力電流Ｉ1 と出力電流Ｉ2 を示している。図において、実線は入力電流Ｉ1 （＝５±１ｍＡ）で、破線はカレントミラー回路からの出力電流Ｉ2 を示している。また、図１１(c) はドライバ回路の出力端子ＯＵＴ，／ＯＵＴからの出力電流波形を示している。カレントミラー回路からの出力電流Ｉ2 の変動は１ｍＡ以下にまで低減されており、この結果、ドライバ回路の出力電流振幅の対称性が大幅に改善されている。
【００６６】
ところで、実施例１の回路において、出力電流Ｉ2 はＦＥＴ Ａ１２のゲート電圧とドレイン電圧によって決まっているが、ＦＥＴのドレイン・ソース間電圧の変化量（ΔＶds）及びゲート・ソース間電圧の変化量（ΔＶgs）と出力電流の変化量（ΔＩds）の間にはΔＩds＝ドレインコンダクタンスＧd ・ΔＶds及びΔＩds＝トランスコンダクタンスＧm ・ΔＶgsの関係があり、Ｇm ≫Ｇd であるから出力電流ひずみに対してはこれら２つの電圧変動のうち、ゲート電圧の変動（ΔＶgs）が支配的である。
【００６７】
従って、このバイパスコンデンサＣ1 を設けることにより、定電流源３０ｂは出力電流歪みを十分抑制することができ、この定電流源３０ｂを有する信号処理回路は電源ノイズの影響を大幅に減少することが可能となる。
【００６８】
このように、本発明の請求項５および６に係る信号処理回路の他の実施例によれば、定電流源３０ｂを構成するＦＥＴ Ａ１２のゲート端子とグランドＧＮＤとの間にバイパスコンデンサＣ1 を設けるようにしたので、ゲート電圧の変動を抑えることができ、定電流源３０ｂの出力電流特性に生じる歪みを抑制することができる。このため、この定電流源３０ｂを有する信号処理回路が電源ノイズにより受ける影響を大幅に軽減でき、変調電流をより精度よく制御できる効果がある。
【００６９】
実施例６．
図１２に本発明の請求項５および６に記載の信号処理回路のさらに他の実施例を示し、これは、実施例３によるカレントミラー回路を差動回路の定電流源として用いたオープンドレイン型の電流ドライバ回路である。
【００７０】
図において、３０ｃは図４に示されたカレントミラー回路により構成された定電流源であり、このカレントミラー回路の出力端子２の電圧は入力バッファ７の各出力ＯＵＴ、／ＯＵＴの出力レベルからＦＥＴ Ａ１あるいはＦＥＴ Ａ２のゲート・ソース間電圧を差し引いたものに等しい。
【００７１】
この実施例の定電流源３０ｃは、ＦＥＴ Ａ２２のゲート端子とソース端子との間にバイパスコンデンサＣ2 が設けられており、このバイパスコンデンサＣ2 を設けることにより、出力電流特性に生じた歪みを抑制できる。
【００７２】
実施例５では定電流源３０ｂを構成するＦＥＴ Ａ１２にバイパスコンデンサＣ1 を用いたことによりＦＥＴ Ａ１２のドレイン・ソース間電流が一定に保たれるが、このことによりＦＥＴ Ａ２２のドレイン・ソース間電流も一定に保たれる。このことを、ＦＥＴ Ａ２２に与えられている電圧で言い換えるならば、ＦＥＴ Ａ２２のゲート・ソース間電圧が一定に保たれているということになる。従って、ＦＥＴ Ａ２２のゲート・ソース間にバイパスコンデンサＣ2 を設けることによって、高周波的にもＦＥＴ Ａ２２のゲート・ソース間電圧を一定に保つことができ、ＦＥＴ Ａ２２のドレイン電流を一定にすることができるので、等価的にＦＥＴ Ａ１２のゲート・ソース間電位を固定したことに等しくなる。
【００７３】
図１３に実施例６のドライバ回路においてカレントミラー回路の入力電流Ｉ1 の高周波成分が重畳されているときの各電流及びノード電圧及びドライバ回路の出力電流を示す。入力信号Ｓｉｇは１０ＧＨｚのＳＩＮ波とした。また、カレントミラー回路のＦＥＴ Ａ１１のゲート幅は２００μｍ、ＦＥＴ Ａ１２のゲート幅は６００μｍに設定した。入力電流Ｉ1 は５ｍＡで、高周波成分は±１ｍＡである。バイパスコンデンサＣ2 は４０ｐＦである。図１３(a) はＦＥＴ Ａ１２のゲート電圧を示す。入力信号Ｉ1 の高周波成分に対し、ゲート電圧はほぼ一定である。図１３(b) はカレントミラー回路の入力電流Ｉ1 と出力電流Ｉ2 を示す。図において、実線は入力電流Ｉ1 （＝５±１ｍＡ）で、破線はカレントミラー回路からの出力電流Ｉ2 を示している。また、図１３(C) はドライバ回路の出力端子ＯＵＴ，／ＯＵＴからの出力電流波形を示している。カレントミラー回路からの出力電流Ｉ2 の変動は低減されており、この結果、ドライバ回路の出力電流振幅の対称性も改善されている。
【００７４】
このようにバイパスコンデンサＣ2 は入力電流が変調を受けた時の出力電流の歪みを低減することができる。
【００７５】
従って、このバイパスコンデンサＣ2 を設けることにより、定電流源３０ｃは出力電流歪みを十分抑制することができ、この定電流源３０ｃを有する信号処理回路は電源ノイズが生じてもその影響を大幅に減少することが可能となる。
【００７６】
このように、本発明の請求項５および６に係る信号処理回路のさらに他の実施例によれば、定電流源３０ｃを構成するＦＥＴ Ａ１２のゲート端子とソース端子との間にバイパスコンデンサＣ2 を設けるようにしたので、ゲート電圧の変動を抑えることができ、定電流源３０ｃの出力電流特性に生じる歪みを抑制することができる。このため、この定電流源３０ｃを有する信号処理回路が電源ノイズにより受ける影響を大幅に軽減でき、変調電流をより精度よく制御できる効果がある。
【００７７】
【発明の効果】
以上のように、この発明の請求項１に係るカレントミラー回路によれば、互いにゲート端子同士が接続され、ソース端子同士が負側の電源端子に接続された第１のＦＥＴおよび第２のＦＥＴと、ソース端子が前記第１のＦＥＴのドレイン端子に接続され、ドレイン端子とゲート端子とを互いに接続して電流入力端子に接続された第３のＦＥＴと、ソース端子が前記第２のＦＥＴのドレイン端子に接続され、ゲート端子が前記第３のＦＥＴのゲート端子に接続され、ドレイン端子が電流出力端子となる第４のＦＥＴと、一端が前記第１のＦＥＴのソース端子に他端が第１のＦＥＴのゲート端子に接続された抵抗と、低電位側が前記第１のＦＥＴのゲート端子に接続されたレベルシフト回路と、ソース端子が前記レベルシフト回路の高電位側に接続され、ゲート端子が前記第３のＦＥＴのゲート端子に接続され、ドレイン端子が正側の電源端子に接続された第５のＦＥＴと、前記正側の電源端子と前記電流入力端子との間に接続された電流源とを備えるようにしたので、ドレインコンダクタンスが大きい素子を用いて回路を構成した場合に、その出力端子電圧が変化したとしても、電流がほぼ一定であるために、出力端子における電圧変動に強く、出力電圧に依存して出力電流に誤差が生じるのを実際に抑えることができる効果がある。
【００７８】
また、この発明の請求項２に係るカレントミラー回路によれば、請求項１記載のカレントミラー回路において、前記第２のＦＥＴのゲート端子とグランド端子との間に接続されたバイパスコンデンサを備えるようにしたので、出力電流を決定するのに支配的な第２のＦＥＴのゲート電圧を安定化することができ、入力電流が高周波ノイズを含む場合にも、出力電流の歪みを充分に抑制することができる効果がある。
【００７９】
また、この発明の請求項３に係るカレントミラー回路によれば、請求項１記載のカレントミラー回路において、前記第４のＦＥＴのゲート端子とソース端子との間に接続されたバイパスコンデンサを備えるようにしたので、高周波的にも第４のＦＥＴのゲート・ソース間電圧を一定に保つことができ、これにより、第４のＦＥＴのドレイン電流を一定にすることができ、等価的に第２のＦＥＴのゲート・ソース間電位を固定することができるものであり、入力電流が変調を受けた場合にも、出力電流の歪みを低減することができる効果がある。
【００８０】
また、この発明の請求項４に係る信号処理回路によれば、入力信号を差動増幅する差動増幅回路を有する信号処理回路本体と、請求項１ないし３のいずれかに記載のカレントミラー回路からなり、前記信号処理回路本体に対し定電流を供給する定電流源とを備えるようにしたので、変調電流はＦＥＴのドレインコンダクタンスに依存せず、ゲート幅の比だけによって決まるので、制御性がよく、これを精度よく制御でき、かつ回路の製造歩留まりが向上する。また、電源電圧の変動の際には、第１，第３のＦＥＴの接続点および第２，第４のＦＥＴの接続点における電圧の変化は電源電圧の変化にほぼ等しいのでカレントミラー回路の出力端子の電圧が変化しても出力電流は変化せず一定であり、補償回路を設ける必要がなくなり、回路の小型化を図ることができる効果がある。
【００８１】
さらに、この発明の請求項５に係る信号処理回路によれば、請求項４記載の信号処理回路において、前記信号処理回路本体を、１対の入力を増幅する入力バッファと、この入力バッファの１対の出力を受ける，差動ＦＥＴ対を有するオープンドレイン回路とを備えたものとし、前記定電流源により前記差動ＦＥＴ対を構成するＦＥＴの互いに接続されたソース端子に定電流を供給するようにしたので、変調電流はＦＥＴのドレインコンダクタンスに依存せず、ゲート幅の比だけによって決まるので、制御性がよく、これを精度よく制御でき、かつ回路の製造歩留まりが向上する。また、電源電圧の変動の際には、第１，第３のＦＥＴの接続点および第２，第４のＦＥＴの接続点における電圧の変化は電源電圧の変化にほぼ等しいのでカレントミラー回路の出力端子の電圧が変化しても出力電流は変化せず一定であり、補償回路を設ける必要がなくなり、回路の小型化を図ることができる効果がある。
【図面の簡単な説明】
【図１】 この発明の請求項１，２に記載のカレントミラー回路の一実施例を示す回路図である。
【図２】 この発明の請求項１，２に記載のカレントミラー回路の一実施例の直流特性を示す図である。
【図３】 この発明の請求項３に記載のカレントミラー回路の一実施例を示す回路図である。
【図４】 この発明の請求項４に記載のカレントミラー回路の一実施例を示す回路図である。
【図５】 この発明の請求項５，６に記載の信号処理回路の一実施例としての電流ドライバ回路を示す回路図である。
【図６】 この発明の請求項５，６に記載の信号処理回路の一実施例としての電流ドライバ回路におけるカレントミラー回路の各電流、ノード電圧及びドライバ回路の出力電流を示す図である。
【図７】 この発明の請求項５，６に記載の信号処理回路の一実施例としての電流ドライバ回路及び従来の電流ドライバ回路の変調電流特性を示す図である。
【図８】 この発明の請求項５，６に記載の信号処理回路の一実施例としての電流ドライバ回路および従来の電流ドライブ回路の各ノードにおける電圧特性を示す図である。
【図９】 この発明の請求項５，６に記載の信号処理回路の他の実施例としての電流ドライバ回路を示す回路図である。
【図１０】 この発明の請求項５，６に記載の信号処理回路の一実施例としての電流ドライバ回路の入力電流に高周波成分が重畳されている場合のカレントミラー回路の各電流、ノード電圧及びドライバ回路の出力電流を示す図である。
【図１１】 この発明の請求項５，６に記載の信号処理回路の他の実施例としての電流ドライバ回路におけるカレントミラー回路の各電流、ノード電圧及びドライバ回路の出力電流を示す図である。
【図１２】 この発明の請求項５，６に記載の信号処理回路のさらに他の実施例としての電流ドライバ回路を示す回路図である。
【図１３】 この発明の請求項５，６に記載の信号処理回路のさらに他の実施例としての電流ドライバ回路におけるカレントミラー回路の各電流、ノード電圧及びドライバ回路の出力電流を示す図である。
【図１４】 従来のカレントミラー回路を示す回路図である。
【図１５】 従来のカレントミラー回路の直流特性を示す図である。
【図１６】 従来のカレントミラー回路を有する，従来の電流ドライバ回路を示す回路図である。
【図１７】 従来のカレントミラー回路を有する，従来の電流ドライバ回路におけるカレントミラー回路の各電流、ノード電圧及びドライバ回路の出力電流を示す図である。
【符号の説明】
１ 入力端子、２ 出力端子、Ａ１１，Ａ１２，Ａ１３，Ａ２１，Ａ２２ エンハンスメント型ＭＥＳＦＥＴ、ＬＳ レベルシフト回路、Ｚ1 抵抗、１０ 電流源、Ｃ１，Ｃ２ コンデンサ、７ 入力バッファ回路、４０ オープンドレイン回路、 ３０ａ，３０ｂ，３０ｃ 定電流源、２０ 電流ドライバ回路。
【発明の属する技術分野】
この発明は、電界効果トランジスタ（以下、ＦＥＴと称す）を含む半導体回路、特に、カレントミラー回路に関するものであり、そのＦＥＴのドレインコンダクタンスに依存する特性を抑制できるようにしたものに関するものである。
また、この発明は、上記のカレントミラー回路を用いた信号処理回路に関するものである。
【０００２】
【従来の技術】
図１４は、従来のカレントミラー回路を示す図であり、図において、１は電流Ｉ1 を流し込むための入力端子、２は電流Ｉ1 に比例した電流Ｉ2 を吸い込むための出力端子、５は正の電源電圧ＶDDを印加するための電源端子、６は正の電源電圧ＶDDに対して負の電源電圧を印加するための電源端子であり、この従来例ではグランドＧＮＤに接続されている。また、Ａ１１，Ａ１２およびＡ１３は例えばＧａＡｓ集積回路（以下、ＧａＡｓ ＩＣと称す）を構成するエンハンスメント型ＭＥＳＦＥＴであり、そのゲート長およびしきい値電圧Ｖthは互いに等しいものとする。さらに、ＬＳは例えば単一のまたは互いに直列に接続された複数のダイオードから構成されたレベルシフト回路であり、例えばダイオードの順方向電圧が０．６Ｖの場合、１個または２個のダイオードを用いてこれを構成するものである。また、Ｚ1 は抵抗であり、例えばこれに電流を１ｍＡ流したい場合、２００Ωないし１ｋΩの値に設定する。また、１０は電流Ｉ1 を流し込むための電流源である。
【０００３】
この図１４に示す従来例において、ＦＥＴ Ａ１１はそのドレイン端子が入力端子１に接続され、そのソース端子が負電源印加用の電源端子６に接続され、抵抗Ｚ1 はその一端がＦＥＴ Ａ１１のゲート端子に接続され他端が電源端子６に接続されている。ＦＥＴ Ａ１３はそのドレイン端子が正電源印加用の電源端子５に接続され、そのゲート端子がＦＥＴ Ａ１１のドレイン端子に接続されている。また、レベルシフト回路ＬＳはその高電位側がＦＥＴ Ａ１３のソース端子に接続され、その低電位側が抵抗Ｚ1 の一端とＦＥＴ Ａ１１およびＦＥＴ Ａ１２のゲート端子との結合点に接続されている。また、ＦＥＴ Ａ１２はそのドレイン端子が出力端子２に接続され、そのゲート端子がＦＥＴ Ａ１１のゲート端子およびレベルシフト回路ＬＳの低電位側と抵抗Ｚ1 の一端の結合点に接続され、そのソース端子が電源端子６に接続されている。さらに、電源端子５には電源電圧ＶDDを発生する電源が、電源端子６にはグランドＧＮＤがそれぞれ接続され、電源端子５と入力端子１との間には電流源１０が接続されている。
【０００４】
次に動作について説明する。ＭＥＳＦＥＴはそのゲートから見た入力インピーダンスが大きいため、電流源１０からの電流Ｉ1 はＦＥＴ Ａ１３のゲートには流れ込まず、ＦＥＴ Ａ１１のドレイン端子に流れ込む。ＦＥＴ Ａ１１がエンハンスメント型ＭＥＳＦＥＴ（Ｖth＞０）であり、そのドレイン電流ＩdsがＩ1 （＞０）であるとそのゲート・ソース間電圧ＶgsがＶgs＞０になるので、この間に接続された抵抗Ｚ1 に電流が流れ、これと同時にレベルシフト回路ＬＳにも電流が流れる。
【０００５】
このレベルシフト回路ＬＳは単一のもしくは相互に直列に接続された複数のダイオードで構成されており、これに順方向電流が流れると一定の順方向電圧が発生するので、ＦＥＴ Ａ１３のソース電位が上昇する。さらに、レベルシフト回路ＬＳに電流が流れ、これに接続されたＦＥＴ Ａ１３にドレイン電流が流れると、このＦＥＴ Ａ１３のゲート・ソース間電圧は正であるので、そのゲート電位、すなわちＦＥＴ Ａ１１のドレイン電圧も上昇する。このとき、ＦＥＴ Ａ１１が飽和領域で動作するように、複数個のダイオードを直列に接続するなどしてレベルシフト回路ＬＳのレベルシフト量を予め調整しておく。そして予めこのように設定しておくことにより、飽和領域（０＜Ｖgs−Ｖth≦Ｖds）でのＦＥＴＡ１１のドレイン・ソース間電流Ｉds、つまり入力電流Ｉ1 はＦＥＴ Ａ１１のドレイン・ソース間電圧Ｖds A11 をＶ(1) とし、ゲート・ソース間電圧をＶgs A11 と記せば、これは以下のように示される。
Ｉ1 ＝Ｋ0 ・（１＋λＶ(1) ）・（Ｖgs A11 −Ｖth）2 …(1)
ただし、Ｋ0 はＦＥＴのゲインパラメータ、λはチャネル長変調パラメータである。ＦＥＴのゲート長が等しい場合、Ｋ0 はゲート幅に比例し、λは一定である。
【０００６】
一方、ＦＥＴ Ａ１２はそのドレイン端子が出力端子２に接続され、そのソース端子が電源端子６に接続され、そのゲート端子が前記ＦＥＴ Ａ１１と抵抗Ｚ1 との結合点に接続されている。ここで、ＦＥＴ Ａ１１とＦＥＴ Ａ１２のゲート幅の比が１：ｍ（ｍ＞０）であり、出力端子２にＦＥＴ Ａ１２が飽和領域となるような電圧が与えられているとすると、ＦＥＴ Ａ１２のドレイン電流、つまり出力電流Ｉ2 はＦＥＴ Ａ１２のドレイン・ソース間電圧Ｖds A12 ＝Ｖ(2) およびゲート・ソース間電圧Ｖgs A12 とにより次式で表わされる。
Ｉ2 ＝ｍ・Ｉ1 …(3)
となり、ＦＥＴ Ａ１１とＦＥＴ Ａ１２のサイズ比に応じた電流が流れる。
【０００７】
また、図１６は、図１４に示した従来のカレントミラー回路を定電流源として有し、入力信号を差動増幅する差動増幅回路を有する従来の電流ドライバ回路であり、図において、ＦＥＴ Ａ１およびＦＥＴ Ａ２はそのソース端子が互いに接続されて差動対となったＦＥＴであり、各々のドレイン端子がこの電流ドライバ回路の出力ＯＵＴ、／ＯＵＴとなった、オープンドレイン回路４０となっている。また、Ｚ2 およびＺ3 はこの電流ドライバ回路の各出力端子ＯＵＴ、／ＯＵＴとグランドＧＮＤ端子との間に接続された負荷抵抗である。７は図示しない差動増幅器とその後段のレベルシフト回路とで構成された入力バッファであり、入力信号振幅を、オープンドレイン回路の入力，すなわちＦＥＴ Ａ１およびＦＥＴ Ａ２のゲート入力に必要とされる振幅まで増幅する。そして、２０はこの一対の入力を受ける入力バッファ７およびこの入力バッファ７からの一対の出力を受けるオープンドレイン回路４０により構成された電流ドライバ回路である。また、３０は図１４に示されたカレントミラー回路により構成された定電流源であり、このカレントミラー回路の出力端子２の電圧は入力バッファ７の各出力ＯＵＴ、／ＯＵＴの出力レベルからＦＥＴ Ａ１あるいはＦＥＴ Ａ２のゲート・ソース間電圧を差し引いたものに等しい。また、５，６はこの電流ドライバ回路の電源端子であり、電源端子５にはグランドＧＮＤを接続し、電源端子６には電源ＶSSの負側端子を接続しており、この電源ＶSSの正側端子にはグランドＧＮＤを接続している。
【０００８】
次に動作について説明する。入力端子１に電流源１０より電流を供給すると、オープンドレイン回路４０を構成するＦＥＴ Ａ１およびＦＥＴ Ａ２のソース端子には、電流Ｉ1 に比例した電流Ｉ2 が流れる。入力バッファ７はその正相入力端子ＩＮに信号源Ｓｉｇが接続されているとともに、その逆相入力端子／ＩＮには基準電源ＶREF の負側端子が接続されており、この信号源Ｓｉｇからの入力信号を入力バッファ７で増幅することにより、この信号源Ｓｉｇからの入力信号と基準電源ＶREF の基準電圧との大，小に応じてＦＥＴ Ａ１とＦＥＴ Ａ２が交互にＯＮ，ＯＦＦし、このＦＥＴ Ａ１とＦＥＴ Ａ２が交互にＯＮ，ＯＦＦすることによって、上記電流Ｉ2 の電流パスが切り替わり、出力端子ＯＵＴ、／ＯＵＴからその振幅が電流Ｉ2 に等しい変調電流が出力される。
【０００９】
【発明が解決しようとする課題】
しかしながら、カレントミラー回路において、実際のＭＥＳＦＥＴのドレインコンダクタンスは大きく、その回路特性に影響を及ぼす。図１５に従来のカレントミラー回路の出力電流特性を示す。この図１５は入力電流Ｉ1 を一定にし、出力端子Ｖ2 の電圧を変化させた場合の出力電流Ｉ2 の変化を示している。ここでは、ＦＥＴ Ａ１１とＦＥＴ Ａ１２のゲート幅の比率は１：１に設定した。図１５(a) はカレントミラー回路の各電流を示したもので、図１５(b) は入力端子１と出力端子２の電圧の関係を示している。
【００１０】
図１４の回路では、ＦＥＴ Ａ１２に対して、一定のゲート電圧が与えられるので、Ｉ2 −Ｖ2 特性はＦＥＴ Ａ１２単体のＩds−Ｖds特性そのものになる。そして、Ｉ1 ＝Ｉ2 （電流比＝ゲート幅比）となるのは、唯一、Ｖ1 ＝Ｖ2 （図中のＶ2b）となるときに限られる。
【００１１】
このように、従来のカレントミラー回路では、入力電流Ｉ1 に対して、これを流し込まれるＦＥＴ Ａ１２のゲート・ソース間電圧のみを保証していたために、ドレインコンダクタンスの大きい素子では出力端子２の電圧が変動することによって、出力電流Ｉ2 に誤差を生じるという問題があった。
【００１２】
また、このようなカレントミラー回路を定電流源として有する従来のドライバ回路の場合、カレントミラー回路の出力端子電圧Ｖ(2) は前段の入力バッファ７の出力電圧に依存するため、出力端子電圧Ｖ(2) および入力端子電圧Ｖ(1) は必ずしも一致せず、同じ基準電流Ｉ1 に対して変調電流Ｉ2 は誤差やバラツキを含んでいた。図１７に従来のドライバ回路におけるカレントミラー回路の各電流及びノード電圧及びドライバ回路の出力電流を示す。入力信号Ｓｉｇは１０ＧＨｚのＳＩＮ波とした。また、カレントミラー回路のＦＥＴ Ａ１１のゲート幅は２００μｍ、ＦＥＴ Ａ１２のゲート幅は６００μｍに設定した。図１７(a) はノード電圧を示す。図において、実線および破線は入力バッファ７からの入力信号、一点鎖線はカレントミラー回路の出力端子電圧Ｖ(2) 、すなわち図１６におけるＦＥＴ Ａ１２のドレイン電圧、点線は入力端子電圧Ｖ(1) 、すなわちＦＥＴＡ１１のドレイン電圧である。図が示すようにＦＥＴ Ａ１１のドレイン電圧Ｖ(1) とＦＥＴ Ａ１２のドレイン電圧Ｖ(2) の差は１．５Ｖ程度ある。図１７(b) はカレントミラー回路の入力電流Ｉ1 と出力電流Ｉ2 を示す。図において、実線は入力電流Ｉ1 （＝５ｍＡ）で、破線はカレントミラー回路からの出力電流Ｉ2 を示している。また、図１７(c) はドライバ回路の出力端子ＯＵＴ，／ＯＵＴからの出力電流波形を示している。ＦＥＴ Ａ１１とＦＥＴ Ａ１２のサイズ比は１：３であるので、理想的には出力電流Ｉ2 は５ｍＡ×３＝１５ｍＡでなければならないが、ＦＥＴ Ａ１２のドレイン電圧Ｖ(2) がＦＥＴ Ａ１１のドレイン電圧Ｖ(1) より１．５Ｖ高いために、本カレントミラー回路での出力電流Ｉ2 は約２０ｍＡ程度となっている。定電流源の電流が大きくなったため、出力電流振幅も２２ｍＡとなり、設定値（＝１５ｍＡ）との間には５０％の誤差が生じている。
【００１３】
また、電源電圧ＶSSが変動したときには、ＦＥＴ Ａ１またはＦＥＴ Ａ２とともにこれを抵抗分割しているＦＥＴ Ａ１２のドレイン・ソース間電圧が変動するために、カレントミラー回路の出力端子２の電圧の変化が電源電圧ＶSSの変化と異なるものとなり、このため注入電流Ｉ1 が一定であるにもかかわらず吸い込み電流Ｉ2 が変動し、これにより変調振幅が変動するという問題があった。
【００１４】
そこで、このような問題を解決するために、例えば特開平７−７２０４号公報に示されるように、電流ドライバ回路の出力振幅（例えば／ＯＵＴにおける出力振幅）をモニタして、その振幅の変化に応じて入力電流Ｉ1 をコントロールするような電源電圧補償回路を設けて、変調振幅の変動を相殺する必要があるという問題点があった。
【００１５】
この発明は、上記のような従来のものの問題点を解決するためになされたもので、ドレインコンダクタンスの大きい半導体素子を用いて回路を構成しても、出力電圧に依存して出力電流に誤差が生じるのを抑えることができるカレントミラー回路を得ることを目的とする。
【００１６】
また、この発明は、上記のような従来のものの問題点を解決するためになされたもので、電源電圧補償回路を必要とすることなく、変調振幅が変動するのを抑えることができる信号処理回路を得ることを目的とする。
【００１７】
【課題を解決するための手段】
この発明の請求項１に係るカレントミラー回路は、互いにゲート端子同士が接続され、ソース端子同士が負側の電源端子に接続された第１のＦＥＴおよび第２のＦＥＴと、ソース端子が前記第１のＦＥＴのドレイン端子に接続され、ドレイン端子とゲート端子とを互いに接続して電流入力端子に接続された第３のＦＥＴと、ソース端子が前記第２のＦＥＴのドレイン端子に接続され、ゲート端子が前記第３のＦＥＴのゲート端子に接続され、ドレイン端子が電流出力端子となる第４のＦＥＴと、一端が前記第１のＦＥＴのソース端子に他端が第１のＦＥＴのゲート端子に接続された抵抗と、低電位側が前記第１のＦＥＴのゲート端子に接続されたレベルシフト回路と、ソース端子が前記レベルシフト回路の高電位側に接続され、ゲート端子が前記第３のＦＥＴのゲート端子に接続され、ドレイン端子が正側の電源端子に接続された第５のＦＥＴと、前記正側の電源端子と前記電流入力端子との間に接続された電流源とを備えるようにしたものである。
【００１８】
この発明の請求項２に係るカレントミラー回路は、請求項１記載のカレントミラー回路において、前記第２のＦＥＴのゲート端子とグランド端子との間に接続されたバイパスコンデンサを備えるようにしたものである。
【００１９】
この発明の請求項３に係るカレントミラー回路は、請求項１記載のカレントミラー回路において、前記第４のＦＥＴのゲート端子とソース端子との間に接続されたバイパスコンデンサを備えるようにしたものである。
【００２０】
この発明の請求項４に係る信号処理回路は、入力信号を差動増幅する差動増幅回路を有する信号処理回路本体と、請求項１ないし３のいずれかに記載のカレントミラー回路からなり、前記信号処理回路本体に対しその定電流を供給する定電流源とを備えるようにしたものである。
【００２１】
この発明の請求項５に係る信号処理回路は、請求項４記載の信号処理回路において、前記信号処理回路本体は、１対の入力を増幅する入力バッファと、この入力バッファの１対の出力を受ける，差動ＦＥＴ対を有するオープンドレイン回路とを備え、前記定電流源は前記差動ＦＥＴ対を構成するＦＥＴの互いに接続されたソース端子に定電流を供給するようにしたものである。
【００２３】
【発明の実施の形態】
実施の形態１．
この発明の実施の形態１に係るカレントミラー回路は、図１によれば、エンハンスメント型ＭＥＳＦＥＴ Ａ１１のゲート端子をＭＥＳＦＥＴ Ａ１２のゲート端子に接続し、ＭＥＳＦＥＴ Ａ２１のソース端子をＭＥＳＦＥＴ Ａ１１のドレイン端子に接続するともに、ＭＥＳＦＥＴ Ａ２１のドレイン端子とゲート端子とを互いに接続して電流の入力端子１に接続し、ＭＥＳＦＥＴ Ａ２２のソース端子をＭＥＳＦＥＴ Ａ１２のドレイン端子に接続するとともに、ＭＥＳＦＥＴ Ａ２２のゲート端子をＭＥＳＦＥＴ Ａ２１のゲート端子に接続し、ＭＥＳＦＥＴ Ａ２２のドレイン端子を電流の出力端子２として用いるように構成したものであり、このような構成としたことにより、ＭＥＳＦＥＴ Ａ２１が飽和領域で動作し、これに伴いＭＥＳＦＥＴ Ａ２１とゲート電位が等しいＭＥＳＦＥＴ Ａ２２が飽和領域で動作し、ＭＥＳＦＥＴ Ａ２１に流れる電流とＭＥＳＦＥＴ Ａ２２に流れる電流が等しくなる。このため、ＭＥＳＦＥＴ Ａ２１とＡ１１からなるカスコード回路と、ＭＥＳＦＥＴ Ａ２２とＡ１２からなるカスコード回路が等しい動作条件で動作せざるを得なくなり、かつＭＥＳＦＥＴ Ａ１１とＭＥＳＦＥＴ Ａ１２のゲート電位が等しいため、カレントミラー回路の入力電流と出力電流が等しくなり、かつＭＥＳＦＥＴ Ａ１１とＭＥＳＦＥＴ Ａ１２のソース・ドレイン間電圧が等しくなるので、ドレインコンダクタンスが大きい素子を用いて回路を構成した場合に、その出力端子電圧が変化したとしても、電流がほぼ一定であるために、出力端子における電圧変動に強く、出力電圧に依存して出力電流に誤差が生じるのを抑えることができる作用効果がある。
【００２４】
実施の形態２．
この発明の実施の形態２に係るカレントミラー回路は、図１によれば、実施の形態１に係るカレントミラー回路における，ＭＥＳＦＥＴ Ａ１１とＡ１２のソース端子同士を接続して負側の電源端子６に接続するとともに、一端がＭＥＳＦＥＴ Ａ１１のソース端子に他端がＭＥＳＦＥＴ Ａ１１のゲート端子に接続された抵抗Ｚ1 と、低電位側がＭＥＳＦＥＴ Ａ１１のゲート端子に接続されたレベルシフト回路ＬＳと、ソース端子がレベルシフト回路ＬＳの高電位側に接続され、ゲート端子がＭＥＳＦＥＴ Ａ２１のゲート端子に接続され、ドレイン端子が正側の電源端子５に接続されたＭＥＳＦＥＴ Ａ１３と、正側の電源端子５と電流の入力端子１との間に接続された電流源１０とを備えるように構成したものであり、このような構成としたことにより、ＭＥＳＦＥＴ Ａ１１のドレイン端子とゲート端子の間に電位差を発生させて、このＭＥＳＦＥＴ Ａ１１を飽和領域で動作させることができ、これによりＭＥＳＦＥＴ Ａ１１，Ａ１２，Ａ２１，Ａ２２を全て実際に飽和状態とすることができる。このため、ＭＥＳＦＥＴ Ａ２１とＡ１１からなるカスコード回路と、ＭＥＳＦＥＴ Ａ２２とＡ１２からなるカスコード回路が等しい動作条件で動作せざるを得なくなり、ＭＥＳＦＥＴＡ１１とＭＥＳＦＥＴ Ａ１２のゲート電位が等しいため、カレントミラー回路の入力電流と出力電流が等しくなり、かつＭＥＳＦＥＴ Ａ１１とＭＥＳＦＥＴ Ａ１２のソース・ドレイン間電圧が等しくなるので、ドレインコンダクタンスが大きい素子を用いて回路を構成した場合に、出力端子電圧が変化したとしても、電流がほぼ一定であるために、出力端子における電圧変動に強く、出力電圧に依存して出力電流に誤差が生じるのを実際に抑えることができる作用効果がある。
【００２５】
実施の形態３．
この発明の実施の形態３に係るカレントミラー回路は、図３によれば、実施の形態１に係るカレントミラー回路における，ＭＥＳＦＥＴ Ａ１２のゲート端子と負側の電源端子６との間にコンデンサＣ１を接続するように構成したものであり、このような構成としたことにより、出力電流を決定するのに支配的なＭＥＳＦＥＴ Ａ１２のゲート電圧を安定化することができ、入力電流が高周波ノイズを含む場合にも、出力電流の歪みを充分に抑制することができる作用効果がある。
【００２６】
実施の形態４．
この発明の実施の形態４に係るカレントミラー回路は、図４によれば、実施の形態１に係るカレントミラー回路における，ＭＥＳＦＥＴ Ａ２２のゲート端子とソース端子との間にコンデンサＣ２を接続するように構成したものであり、このような構成としたことにより、高周波的にもＦＥＴ Ａ２２のゲート・ソース間電圧を一定に保つことができ、これにより、ＦＥＴ Ａ２２のドレイン電流を一定にすることができ、等価的にＦＥＴ Ａ１２のゲート・ソース間電位を固定することができるものであり、入力電流が変調を受けた場合にも、出力電流の歪みを低減することができる作用効果がある。
【００２７】
実施の形態５．
この発明の実施の形態５に係る信号処理回路は、図５，図９，図１２によれば、実施の形態１，２，３，４におけるカレントミラー回路を、電流ドライバ回路２０の定電流源３０ａ，３０ｂ，３０ｃとして用いるように構成したものであり、このような構成としたことにより、変調電流はＦＥＴのドレインコンダクタンスに依存せず、ゲート幅の比だけによって決まるので、制御性がよく、これを精度よく制御でき、かつ回路の製造歩留まりが向上する。また、電源電圧ＶSSの変動の際には、ノード３およびノード４における電圧の変化は電源電圧の変化にほぼ等しいのでカレントミラー回路の出力端子２の電圧が変化しても出力電流は変化せず一定であり、補償回路を設ける必要がなくなり、回路の小型化を図ることができる作用効果がある。
【００２８】
実施の形態６．
この発明の実施の形態６に係る信号処理回路は、図５，図９，図１２によれば、実施の形態１，２，３，４におけるカレントミラー回路を、入力バッファ回路７の後段に設けた、ＦＥＴ Ａ１，Ａ２による差動対からなるオープンドレイン回路４０の定電流源３０ａ，３０ｂ，３０ｃとして用いるように構成したものであり、このような構成としたことにより、変調電流はＦＥＴのドレインコンダクタンスに依存せず、ゲート幅の比だけによって決まるので、制御性がよく、これを精度よく制御でき、かつ回路の製造歩留まりが向上する。また、電源電圧ＶSSの変動の際には、ノード３およびノード４における電圧の変化は電源電圧の変化にほぼ等しいのでカレントミラー回路の出力端子２の電圧が変化しても出力電流は変化せず一定であり、補償回路を設ける必要がなくなり、回路の小型化を図ることができる作用効果がある。
【００２９】
【実施例】
実施例１．
図１は本発明の請求項１および２に記載のカレントミラー回路の一実施例を示す。図１において、１は電流Ｉ1 を流し込むための入力端子、２は電流Ｉ1 に比例した電流Ｉ2 を吸い込むための出力端子、５は正の電源電圧ＶDDを印加するための電源端子、６は正の電源電圧ＶDDに対して負の電源電圧を印加するための電源端子であり、この実施例ではグランドＧＮＤに接続されている。また、Ａ１１，Ａ１２，Ａ１３，Ａ２１およびＡ２２は例えばＧａＡｓ集積回路（以下、ＧａＡｓ ＩＣと称す）を構成するエンハンスメント型ＭＥＳＦＥＴであり、そのゲート長およびしきい値電圧Ｖthは互いに等しいものとする。さらに、ＬＳは例えば単一のまたは互いに直列に接続された複数のダイオードから構成されたレベルシフト回路であり、例えばダイオードの順方向電圧が０．６Ｖの場合、１個または２個のダイオードを用いるものである。また、Ｚ1 は抵抗であり、例えばこれに電流を１ｍＡ流したい場合、２００Ωないし１ｋΩに設定する。１０は電流Ｉ1 を流し込むための電流源である。
【００３０】
この図１において、全てのＦＥＴはゲート長およびしきい値Ｖthが等しいものとする。ＦＥＴ Ａ２１はそのドレイン端子とゲート端子が短絡した状態でＦＥＴ Ａ１３のゲート端子に接続されており、そのソース端子がＦＥＴ Ａ１１のドレイン端子に接続されている。また、ＦＥＴ Ａ２２はそのドレイン端子が出力端子２に接続され、そのゲート端子がＦＥＴ Ａ２１のドレイン端子，ゲート端子およびＦＥＴ Ａ１３のゲート端子の結合点に接続され、そのソース端子がＦＥＴ Ａ１２のドレイン端子に接続されている。
【００３１】
また、ＦＥＴ Ａ１１はそのソース端子が電源端子６に接続され、抵抗Ｚ1 はその一端がＦＥＴ Ａ１１およびＦＥＴ Ａ１２のゲート端子とレベルシフト回路ＬＳの低電位側の結合点に接続され、他端が電源端子６に接続されている。また、ＦＥＴ Ａ１３はそのドレイン端子が電源端子５に接続され、そのゲート端子がＦＥＴ Ａ２１のドレイン端子，ゲート端子およびＦＥＴ Ａ２２のゲート端子の結合点に接続されており、レベルシフト回路ＬＳはその高電位側がＦＥＴＡ１３のソース端子に接続され、その低電位側が抵抗Ｚ1 の一端とＦＥＴ Ａ１１およびＦＥＴ Ａ１２のゲート端子との結合点に接続されている。また、ＦＥＴ Ａ１２はそのゲート端子がＦＥＴ Ａ１１のゲート端子およびレベルシフト回路ＬＳの低電位側および抵抗Ｚ1 の一端の結合点に接続され、そのソース端子が負電源印加用の電源端子６に接続されている。さらに、電源端子５には電源電圧ＶDDを発生する電源を、負の電源端子６にはグランドＧＮＤをそれぞれ接続し、電源端子５と入力端子１との間には電流源１０が接続されている。
【００３２】
次に動作について説明する。まず、ＦＥＴ Ａ１１とＦＥＴ Ａ１２のゲート幅の比率はＦＥＴ Ａ２１とＦＥＴ Ａ２２のゲート幅の比率と等しいものとする。ＦＥＴ Ａ２１はしきい値電圧が０Ｖ付近にあるエンハンスメント型ＦＥＴであり、そのゲート・ドレイン間が短絡されているために、飽和領域（０＜Ｖgs−Ｖth≦Ｖds）で動作することになる。従って、このＦＥＴ Ａ２１のゲート電極に接続されているＦＥＴ Ａ２２のゲート電極にも、このＦＥＴ Ａ２１と同じゲートバイアスがかかり、飽和領域で動作することになる。
【００３３】
また、ＦＥＴ Ａ１１は抵抗Ｚ1 ，レベルシフト回路ＬＳ，ＦＥＴ Ａ１３により、もともと飽和領域で動作するように設定されており、このＦＥＴ Ａ１１のゲート電極にゲート電極が接続されているＦＥＴ Ａ１２もＦＥＴ Ａ１１と同じゲートバイアスがかかり、飽和領域で動作する。
【００３４】
図２に図１の回路の出力電流特性を示す。この図２は入力電流Ｉ1 を一定にし、出力端子Ｖ2 の電圧を変化させた場合の各部の電流および電圧の変化を示している。ここで、ＦＥＴ Ａ１１のドレイン端子のノードを３、ＦＥＴ Ａ１２のドレイン端子のノードを４とする。また、ＦＥＴ Ａ１１とＦＥＴ Ａ１２およびＦＥＴ Ａ２１とＦＥＴ Ａ２２のゲート幅比はそれぞれ１：１に設定したものとする。
【００３５】
図２(a) は回路の各電流を示したもので、図２(b) はノード３および４における電流の出力電圧との関係を示す。まず、出力端子２の端子電圧Ｖ(2) が０．６Ｖ以下の領域では、端子電圧Ｖ(1) すなわちＦＥＴ Ａ２２のゲート電位が端子電圧Ｖ(2) すなわちＦＥＴ Ａ２２のドレイン電位よりも高くなり、入力電流Ｉ1 はこのとき最もインピーダンスの小さくなるＦＥＴ Ａ２２のゲート・ドレイン間のダイオード電流として流れることになるために、ノード３には電流Ｉ3 は流れない。これによりノード３の端子電圧Ｖ(3) ひいては入力端子１の端子電圧Ｖ(1) はＦＥＴのダイオード特性における順方向電流立ち上がり電圧（図中では約０．６Ｖ）分のオフセットが生じている。端子電圧Ｖ(1) および端子電圧Ｖ (3) は出力端子２の端子電圧Ｖ(2) の上昇とともにしばらくオフセット電圧を保ちながら上昇し続けるが、０．７Ｖを越えたあたりから、レベルシフト回路ＬＳとＦＥＴ Ａ１３のゲート・ソース間の電圧によりＦＥＴ Ａ１３とレベルシフト回路ＬＳと抵抗Ｚ１とで構成されるパスに電流が流れ、ＦＥＴＡ１１およびＦＥＴ Ａ１２のゲート電圧が上昇し、ＦＥＴ Ａ１１およびＦＥＴ Ａ１２がオンしてインピーダンスが下がるので、このパスにドレイン電流が流れると同時にＦＥＴ Ａ２１およびＦＥＴ Ａ２２のドレイン・ソース間にも電流が流れはじめる。そして、出力端子２の端子電圧Ｖ(2) が入力端子１の端子電圧Ｖ(1) と等しくなった（図中のＶ(2) ＝Ｖ2b）とき、０＜Ｖgs−ＶthかつＶgs＝Ｖdsなので、ＦＥＴ Ａ２２は飽和領域で動作することとなり、上述のように、ＦＥＴ Ａ２１にこのＦＥＴ Ａ２２と同じゲートバイアスがかかるようになっているので、ＦＥＴ Ａ２１も飽和領域で動作することとなる。そして、ＦＥＴ Ａ２２とＦＥＴ Ａ２１のゲート幅が等しいので、電流Ｉ1 と等しい電流Ｉ2 がＦＥＴ Ａ２１に流れ、この電流Ｉ1 がＦＥＴ Ａ２２に流れることによりＦＥＴ Ａ２２に発生するドレイン・ソース間電圧と等しい電圧がＦＥＴ Ａ２１のドレイン・ソース間に発生する。そして、ＦＥＴ Ａ１１はＦＥＴ Ａ２１に流れる電流Ｉ1 と等しい電流を流さざるを得ず、また、ＦＥＴＡ１２はＦＥＴ Ａ２２に流れる電流Ｉ2 と等しい電流を流さざるを得ないため、ＦＥＴ Ａ１１とＦＥＴ Ａ２１で構成されるカスコード回路と、ＦＥＴＡ１２とＦＥＴ Ａ２２で構成されるカスコード回路とは、ドレイン・ソース間電圧が等しく、しかもこれらのゲートバイアスが同じ、という同一の条件で動作することとなる。
【００３６】
そして、一旦これらのＦＥＴ Ａ１１，ＦＥＴ Ａ１２，ＦＥＴ Ａ２１，ＦＥＴ Ａ２２が同一の条件で動作することとなると、Ｖ(3) ＝Ｖ(4) でかつＩ1 ＝Ｉ2 となり、かつＦＥＴ Ａ２１とＦＥＴ Ａ２２はＦＥＴ Ａ１１とＦＥＴ Ａ１２に対するバッファとして動作する。
【００３７】
そして、このバッファの持つ作用は次の通りである。即ち、図２(b) に示すように、Ｖ(2) がＶ2bの状態から増加するとき、ＦＥＴ Ａ２２のドレインコンダクタンスをＧd 、またトランスコンダクタンスをＧm （＝ΔＩds・ΔＶgs）とすると、ＦＥＴ Ａ１２のドレイン電圧の変化ΔＶ4 は
ΔＶ4 ＝（Ｇd ／Ｇm ）・ΔＶ2
と表わせる。ＧａＡｓ ＭＥＳＦＥＴにおいてはＧd ／Ｇm は数十分の１〜１００分の１程度なので、出力端子電圧Ｖ(2) が変化しているにもかかわらずノード４における電圧Ｖ(4) はほとんど変化しなくなる。
【００３８】
従って、Ｖ(2) ＞Ｖ(1) の範囲（例えば、図中のＶ2cの時）であっても、Ｖ(4) ＝Ｖ(3) であり、Ｉ1 ＝Ｉ2 が成り立ち、出力端子２における電圧変動に強く、入力電流に対しこれに正確に比例した出力電流を流すことができる。
【００３９】
このように、本発明の請求項１および２に係るカレントミラー回路の一実施例によれば、エンハンスメント型のＭＥＳＦＥＴ Ａ１１とＭＥＳＦＥＴ Ａ１２のゲート端子同士を接続し、このＭＥＳＦＥＴ Ａ１１およびＭＥＳＦＥＴ Ａ１２とゲート幅の比率が等しいＭＥＳＦＥＴ Ａ２１およびＭＥＳＦＥＴ Ａ２２を用意し、このＭＥＳＦＥＴ Ａ２１のソース端子をＭＥＳＦＥＴ Ａ１１のドレイン端子に接続するとともに、ゲート端子とソース端子を互いに接続して電流入力端子１に接続し、ＭＥＳＦＥＴ Ａ２２のソース端子をＭＥＳＦＥＴ Ａ１２のドレイン端子に接続するとともに、ゲート端子をＭＥＳＦＥＴ Ａ２１のゲート端子に接続し、ドレイン端子を電流出力端子２に接続し、ＭＥＳＦＥＴ Ａ１１とＭＥＳＦＥＴ Ａ１２のソース端子同士を接続して負側の電源端子６に接続するとともに、ＭＥＳＦＥＴ Ａ１１のソース端子とゲート端子の間に抵抗Ｚ1 を接続し、ＭＥＳＦＥＴ Ａ１１のゲート端子にレベルシフト回路ＬＳの一端を接続し、ＭＥＳＦＥＴ Ａ１３のソース端子にレベルシフト回路ＬＳの他端を接続し、ゲート端子にＭＥＳＦＥＴ Ａ２１のゲート端子を接続し、ドレイン端子を正側の電源端子５に接続し、正側の電源端子５と電流入力端子１との間に電流源１０を接続するようにしたので、基準電流Ｉ1 と出力電流Ｉ2 はＦＥＴのドレインコンダクタンスＧd に依らず、ＦＥＴのゲート幅のみに依存するため、従来例に比べて電流制御性を向上できるという効果がある。さらに、この実施例のカレントミラー回路によれば、ＭＥＳＦＥＴを２つ縦積みにしたカスコード回路により回路を構成しているので、出力端子電圧Ｖ(2) が変化しても電流がほぼ一定であるため、出力端子における電圧変動に強く、入力電流に対しこれに正確に比例した出力電流を流すことができるという効果がある。
【００４０】
なお、この実施例１では、ＭＥＳＦＥＴとしてエンハンスメント型のものを用いたが、デプレッション型のものを用いてもよく、エンハンスメント型を用いた場合と同様の効果を得ることができる。
【００４１】
実施例２．
図３は本発明の請求項３に記載のカレントミラー回路の一実施例を示す。図３において、Ｃ1 はＦＥＴ Ａ１２のゲート端子とグランド端子との間に接続されたコンデンサであり、これ以外の構成は図１に示す実施例１と同様のものである。
【００４２】
実施例１において、入力端子１より入力される電流は一定の電流と仮定していたが、実際のＩＣなどでは電源ノイズの影響により入力電流Ｉ1 には高周波成分ｉ1 が重畳される。カレントミラー回路ではこの高周波成分に対しても、ＦＥＴのゲート幅の比率ｍ（ｍ＞０）だけ増幅されたｉ2 ＝ｍ・ｉ1 が出力電流Ｉ2 に重畳されるので、出力電流特性に歪みを生じる。
【００４３】
ところで、実施例１の回路において、出力電流Ｉ2 はＦＥＴ Ａ１２のゲート電圧とドレイン電圧によって決まっているが、ＦＥＴのドレイン・ソース間電圧の変化量（ΔＶds）及びゲート・ソース間電圧の変化量（ΔＶgs）と出力電流の変化量（ΔＩds）の間にはΔＩds＝ドレインコンダクタンスＧd ・ΔＶds及びΔＩds＝トランスコンダクタンスＧm ・ΔＶgsの関係があり、Ｇm ≫Ｇd であるから出力電流ひずみに対してはこれら２つの電圧変動のうち、ゲート電圧の変動（ΔＶgs）が支配的である。
【００４４】
従って、ＦＥＴ Ａ１２のゲート端子とグランドＧＮＤとの間にバイパスコンデンサＣ1 を挿入することにより、出力電流歪みを十分抑制することができる。
【００４５】
このように、本発明の請求項３に係るカレントミラー回路の一実施例によれば、ＦＥＴ Ａ１２のゲート端子とグランドＧＮＤとの間にバイパスコンデンサＣ1 を設けるようにしたので、ゲート電圧の変動を抑えることができ、出力電流特性に生じる歪みを抑制することができる効果がある。
【００４６】
実施例３．
図４は本発明の請求項４に記載のカレントミラー回路の一実施例を示す。図４において、Ｃ2 は一端が電流入力端子１に接続され、他端がＦＥＴ Ａ２２のソース端子とＦＥＴ Ａ１２のドレイン端子との結合点に接続されたコンデンサであり、これ以外の構成は図１に示す実施例１と同様のものである。
【００４７】
実施例２でバイパスコンデンサＣ1 を用いた場合に、ＦＥＴ Ａ１２のドレイン・ソース間電流が一定に保たれるが、このことによりＦＥＴ Ａ２２のドレイン・ソース間電流も一定に保たれる。このことを、ＦＥＴ Ａ２２に与えられている電圧で言い換えるならば、ＦＥＴ Ａ２２のゲート・ソース間電圧が一定に保たれているということになる。従って、ＦＥＴ Ａ２２のゲート・ソース間にバイパスコンデンサＣ2 を設けることによって、高周波的にもＦＥＴ Ａ２２のゲート・ソース間電圧を一定に保つことができ、ＦＥＴ Ａ２２のドレイン電流を一定にすることができるので、等価的にＦＥＴ Ａ１２のゲート・ソース間電位を固定したことに等しくなる。
【００４８】
このようにバイパスコンデンサＣ2 は入力電流が変調を受けた時の出力電流の歪みを低減することができる。
【００４９】
このように、本発明の請求項３に係るカレントミラー回路の一実施例によれば、ＦＥＴ Ａ２２のゲート端子とソース端子との間にバイパスコンデンサＣ2 を設けるようにしたので、ゲート・ソース間電圧を一定に保つことができ、出力電流特性に生じる歪みを抑えることができる効果がある。
【００５０】
実施例４．
図５に本発明の請求項５および６に記載の信号処理回路の一実施例を示し、これは、実施例１によるカレントミラー回路を差動回路の定電流源として用いたオープンドレイン型の電流ドライバ回路である。
【００５１】
図５に示す回路は例えば光通信システムにおいて電流信号を光信号に変換するレーザダイオードの駆動回路あるいは入力電圧に応じて光の透過／吸収を切り替える光変調器の駆動回路などに用いられる。これらの回路では変調電流の大きさと光出力がほぼ１対１に対応しているので、規定の平均光出力および消光比を得るためには変調電流を精度よく制御しなければならない。
【００５２】
図において、ＦＥＴ Ａ１およびＦＥＴ Ａ２はそのソース端子が互いに接続されて差動対となったＦＥＴであり、各々のドレイン端子がこの電流ドライバ回路の出力ＯＵＴ、／ＯＵＴとなった、オープンドレイン回路となっている。また、Ｚ2 およびＺ3 はこの電流ドライバ回路の各出力端子ＯＵＴ、／ＯＵＴとグランドＧＮＤ端子との間に接続された負荷抵抗である。７は図示しない差動増幅器とその後段のレベルシフト回路とで構成された入力バッファ回路であり、入力信号振幅をオープンドレイン回路の入力、すなわちＦＥＴ Ａ１およびＦＥＴ Ａ２のゲート入力に必要とされる振幅まで増幅する。そして、２０はこの一対の入力を受ける入力バッファ７およびこの入力バッファ７からの一対の出力を受けるオープンドレイン回路４０により構成された電流ドライバ回路（信号処理回路本体）である。また、３０ａは図１に示されたカレントミラー回路により構成された定電流源であり、このカレントミラー回路の出力端子２の電圧は入力バッファ７の各出力ＯＵＴ、／ＯＵＴの出力レベルからＦＥＴ Ａ１あるいはＡ２のゲート・ソース間電圧を差し引いたものに等しい。また、５，６はこの電流ドライバ回路の電源端子であり、電源端子５にはグランドＧＮＤを接続し、電源端子６には電源ＶSSの負側端子を接続しており、この電源ＶSSの正側端子にはグランドＧＮＤを接続している。
【００５３】
次に動作について説明する。入力端子１に電流源１０より電流を供給すると、オープンドレイン回路４０を構成するＦＥＴ Ａ１およびＦＥＴ Ａ２のソース端子には、電流Ｉ1 に比例した電流Ｉ2 が流れる。入力バッファ７はその正相入力端子ＩＮに信号源Ｓｉｇが接続されているとともに、その逆相入力端子／ＩＮには基準電源ＶREF の負側端子が接続されており、この信号源Ｓｉｇからの入力信号を入力バッファ７で増幅することにより、この信号源Ｓｉｇからの入力信号と基準電源ＶREF の基準電圧との大，小に応じてＦＥＴ Ａ１とＦＥＴ Ａ２が交互にＯＮ，ＯＦＦし、このＦＥＴ Ａ１とＦＥＴ Ａ２が交互にＯＮ，ＯＦＦすることによって、上記電流Ｉ2 の電流パスが切り替わり、出力端子ＯＵＴ、／ＯＵＴからその振幅が電流Ｉ2 に等しい変調電流が出力される。
【００５４】
図６に実施例４のドライバ回路におけるカレントミラー回路の各電流及びノード電圧、ドライバ回路の出力電流を示す。入力信号Ｓｉｇは１０ＧＨｚのＳＩＮ波とした。また、カレントミラー回路のＦＥＴ Ａ１１のゲート幅は２００μｍ、ＦＥＴ Ａ１２のゲート幅は６００μｍに設定した。図６(a) はノード電圧を示す。図において、実線および破線は入力バッファ７からの入力信号、一点鎖線はカレントミラー回路の出力端子電圧Ｖ(2) 、２点鎖線はＦＥＴ Ａ１２のドレイン電圧Ｖ(4) 、点線はＦＥＴ Ａ１１のドレイン電圧Ｖ(3) である。実施例４の回路では、ＦＥＴ Ａ１１及びＦＥＴ Ａ１２のドレイン電圧はほぼ一致している。図６(b) はカレントミラー回路の入力電流Ｉ1 と出力電流Ｉ2 を示す。図において、実線は入力電流Ｉ1 （＝５ｍＡ）を、破線はカレントミラー回路からの出力電流Ｉ2 を示している。また図６(c) はドライバ回路の出力端子ＯＵＴ，／ＯＵＴからの出力電流波形を示している。ドレイン電圧Ｖ(3) 及びＶ(4) がほぼ等しく、カレントミラー回路からの出力電流Ｉ2 はＦＥＴ Ａ１１及びＦＥＴＡ１２のサイズ比（１：３）に応じて１５ｍＡ出力される。この結果、ドライバ回路の出力電流振幅の設定値との誤差は数％以下にまで低減されている。
【００５５】
図７に、従来の，電源電圧補償回路を有さない電流ドライバ回路と図５に示す実施例４の回路における変調電流Ｉ2 の電源電圧依存性を示す。図において、実線は図５に示す回路の変調電流、点線は従来の電流ドライバ回路の変調電流を示す。また、電流の計算値とは基準電流Ｉ1 とＦＥＴ Ａ１１とＦＥＴ Ａ１２のゲート幅の比率で得られる値である。
【００５６】
従来回路で電源電圧がＶSS±５％変動したとき電流Ｉ2 も約±５％変動しているにもかかわらず、同じＦＥＴパラメータを用いた実施例２の回路では電流Ｉ2 はほぼ一定で計算値に近い値が得られる。
【００５７】
図８は電源電圧変動時におけるカレントミラー回路内のノード電圧の変化を示したものである。図８(b) に示すように、従来の回路では電源電圧の変化（ＶSS±５％）に対してノード１（図１４参照）の電圧Ｖ(1) も電源電圧の変化分（ＶSS×１０％）程度増減するので電位差（Ｖ(1) −ＶSS）、つまり基準ＦＥＴであるＦＥＴ Ａ１１のドレイン・ソース間電圧はほとんど変化していない。ところが、ノード２（図１４参照）の電圧Ｖ(2) は電源電圧変動に対してほぼ一定であるから、ＦＥＴ Ａ１２のドレイン・ソース間電圧は変化している。このため、出力電流Ｉ2 が変化してしまう。
【００５８】
一方、図８(a) のこの実施例による電流ドライバ回路ではノード１の電圧は従来回路と同じく一定であるが、ＦＥＴ Ａ１１及びＦＥＴ Ａ１２のドレイン電圧は互いに電源電圧変化分程度増減するので、これら２つのドレイン・ソース間電圧は常に一定である。したがって、電流Ｉ1 と電流Ｉ2 の比は電源電圧変動時においても一定である。
【００５９】
このように、本発明の請求項５および６に係る信号処理回路の一実施例によれば、入力バッファ７およびオープンドレイン回路４０からなる電流ドライバ回路２０の定電流源３０ａとして、実施例１のカレントミラー回路を用い、その電流出力端子をオープンドレイン回路４０を構成するＭＥＳＦＥＴ Ａ１およびＭＥＳＦＥＴ Ａ２のソースに接続するようにしたので、その変調電流はＦＥＴのドレインコンダクタンスに依存せず、ゲート幅の比だけによって決まり、制御性がよく、かつ回路の製造歩留まりを向上できる効果がある。また、電源電圧ＶSSが変動した際には、ノード３およびノード４における電圧の変化は電源電圧の変化にほぼ等しくなるので、カレントミラー回路の出力端子２の電圧が変化しても出力電流は変化せず一定となり、この出力端子の電圧の変化を補償する補償回路を設ける必要がなくなり、回路の小型化が図れるという効果がある。
【００６０】
実施例５．
図９に本発明の請求項５および６に記載の信号処理回路の他の実施例を示し、これは、実施例２によるカレントミラー回路を差動回路の定電流源として用いたオープンドレイン型の電流ドライバ回路である。
【００６１】
図において、３０ｂは図３に示されたカレントミラー回路により構成された定電流源であり、このカレントミラー回路の出力端子２の電圧は入力バッファ７の各出力ＯＵＴ、／ＯＵＴの出力レベルからＦＥＴ Ａ１あるいはＡ２のゲート・ソース間電圧を差し引いたものに等しい。
【００６２】
この実施例の定電流源３０ｂは、ＦＥＴ Ａ１２のゲート端子とグランドＧＮＤとの間にバイパスコンデンサＣ1 が設けられており、このバイパスコンデンサＣ1 を設けることにより、出力電流特性に生じた歪みを抑制できる。
【００６３】
即ち、実際のＩＣなどでは電源ノイズの影響により入力電流Ｉ1 には高周波成分ｉ1 が重畳される。カレントミラー回路ではこの高周波成分に対しても、ＦＥＴのゲート幅の比率ｍ（ｍ＞０）だけ増幅されたｉ2 ＝ｍ・ｉ1 が出力電流Ｉ2 に重畳されるので、出力電流特性に歪みを生じる。
【００６４】
ここで、図１０に実施例４のドライバ回路においてカレントミラー回路の入力電流Ｉ1 の高周波成分が重畳されているときの各電流及びノード電圧及びドライバ回路の出力電流を示す。入力信号Ｓｉｇは１００ＧＨｚのＳＩＮ波とした。また、カレントミラー回路のＦＥＴ Ａ１１のゲート幅は２００μｍ、ＦＥＴ Ａ１２のゲート幅は６００μｍに設定した。入力電流Ｉ１は５ｍＡ、高周波成分は±１ｍＡで１０ＧＨｚのＳＩＮ波とした。図１０(a) はＦＥＴ Ａ１２のゲート電圧を示す。入力信号Ｉ1 の高周波成分により、ゲート電圧は３５ｍＶ程度変化している。図１０(b) はカレントミラー回路の入力電流Ｉ1 と出力電流Ｉ2 を示す。図において、実線は入力電流Ｉ1 （＝５±１ｍＡ）を、破線はカレントミラー回路からの出力電流Ｉ2 を示している。また図１０(c) はドライバ回路の出力端子ＯＵＴ，／ＯＵＴからの出力電流波形を示している。カレントミラー回路からの出力電流Ｉ2 の変動はＦＥＴ Ａ１１及びＦＥＴ Ａ１２のゲート幅の比率ｍ（＝３）に応じて±３ｍＡ（＝±１ｍＡ×３）生じており、この結果、ドライバ回路の出力電流振幅は非対称となっている。
【００６５】
これに対し、図１１に実施例５のドライバ回路においてカレントミラー回路の入力電流Ｉ1 の高周波成分が重畳されているときの各電流及びノード電圧及びドライバ回路の出力電流を示す。入力信号Ｓｉｇは１０ＧＨｚのＳＩＮ波とした。また、カレントミラー回路のＦＥＴ Ａ１１のゲート幅は２００μｍ、ＦＥＴ Ａ１２のゲート幅は６００μｍに設定した。入力電流Ｉ1 は５ｍＡで、高周波成分は±１ｍＡである。バイパスコンデンサＣ1 は４０ｐＦである。図１１(a) はＦＥＴ Ａ１２のゲート電圧を示す。実施例４の回路とは異なり、入力信号Ｉ1 の高周波成分によらずゲート電圧は一定である。図１１(b) はカレントミラー回路の入力電流Ｉ1 と出力電流Ｉ2 を示している。図において、実線は入力電流Ｉ1 （＝５±１ｍＡ）で、破線はカレントミラー回路からの出力電流Ｉ2 を示している。また、図１１(c) はドライバ回路の出力端子ＯＵＴ，／ＯＵＴからの出力電流波形を示している。カレントミラー回路からの出力電流Ｉ2 の変動は１ｍＡ以下にまで低減されており、この結果、ドライバ回路の出力電流振幅の対称性が大幅に改善されている。
【００６６】
ところで、実施例１の回路において、出力電流Ｉ2 はＦＥＴ Ａ１２のゲート電圧とドレイン電圧によって決まっているが、ＦＥＴのドレイン・ソース間電圧の変化量（ΔＶds）及びゲート・ソース間電圧の変化量（ΔＶgs）と出力電流の変化量（ΔＩds）の間にはΔＩds＝ドレインコンダクタンスＧd ・ΔＶds及びΔＩds＝トランスコンダクタンスＧm ・ΔＶgsの関係があり、Ｇm ≫Ｇd であるから出力電流ひずみに対してはこれら２つの電圧変動のうち、ゲート電圧の変動（ΔＶgs）が支配的である。
【００６７】
従って、このバイパスコンデンサＣ1 を設けることにより、定電流源３０ｂは出力電流歪みを十分抑制することができ、この定電流源３０ｂを有する信号処理回路は電源ノイズの影響を大幅に減少することが可能となる。
【００６８】
このように、本発明の請求項５および６に係る信号処理回路の他の実施例によれば、定電流源３０ｂを構成するＦＥＴ Ａ１２のゲート端子とグランドＧＮＤとの間にバイパスコンデンサＣ1 を設けるようにしたので、ゲート電圧の変動を抑えることができ、定電流源３０ｂの出力電流特性に生じる歪みを抑制することができる。このため、この定電流源３０ｂを有する信号処理回路が電源ノイズにより受ける影響を大幅に軽減でき、変調電流をより精度よく制御できる効果がある。
【００６９】
実施例６．
図１２に本発明の請求項５および６に記載の信号処理回路のさらに他の実施例を示し、これは、実施例３によるカレントミラー回路を差動回路の定電流源として用いたオープンドレイン型の電流ドライバ回路である。
【００７０】
図において、３０ｃは図４に示されたカレントミラー回路により構成された定電流源であり、このカレントミラー回路の出力端子２の電圧は入力バッファ７の各出力ＯＵＴ、／ＯＵＴの出力レベルからＦＥＴ Ａ１あるいはＦＥＴ Ａ２のゲート・ソース間電圧を差し引いたものに等しい。
【００７１】
この実施例の定電流源３０ｃは、ＦＥＴ Ａ２２のゲート端子とソース端子との間にバイパスコンデンサＣ2 が設けられており、このバイパスコンデンサＣ2 を設けることにより、出力電流特性に生じた歪みを抑制できる。
【００７２】
実施例５では定電流源３０ｂを構成するＦＥＴ Ａ１２にバイパスコンデンサＣ1 を用いたことによりＦＥＴ Ａ１２のドレイン・ソース間電流が一定に保たれるが、このことによりＦＥＴ Ａ２２のドレイン・ソース間電流も一定に保たれる。このことを、ＦＥＴ Ａ２２に与えられている電圧で言い換えるならば、ＦＥＴ Ａ２２のゲート・ソース間電圧が一定に保たれているということになる。従って、ＦＥＴ Ａ２２のゲート・ソース間にバイパスコンデンサＣ2 を設けることによって、高周波的にもＦＥＴ Ａ２２のゲート・ソース間電圧を一定に保つことができ、ＦＥＴ Ａ２２のドレイン電流を一定にすることができるので、等価的にＦＥＴ Ａ１２のゲート・ソース間電位を固定したことに等しくなる。
【００７３】
図１３に実施例６のドライバ回路においてカレントミラー回路の入力電流Ｉ1 の高周波成分が重畳されているときの各電流及びノード電圧及びドライバ回路の出力電流を示す。入力信号Ｓｉｇは１０ＧＨｚのＳＩＮ波とした。また、カレントミラー回路のＦＥＴ Ａ１１のゲート幅は２００μｍ、ＦＥＴ Ａ１２のゲート幅は６００μｍに設定した。入力電流Ｉ1 は５ｍＡで、高周波成分は±１ｍＡである。バイパスコンデンサＣ2 は４０ｐＦである。図１３(a) はＦＥＴ Ａ１２のゲート電圧を示す。入力信号Ｉ1 の高周波成分に対し、ゲート電圧はほぼ一定である。図１３(b) はカレントミラー回路の入力電流Ｉ1 と出力電流Ｉ2 を示す。図において、実線は入力電流Ｉ1 （＝５±１ｍＡ）で、破線はカレントミラー回路からの出力電流Ｉ2 を示している。また、図１３(C) はドライバ回路の出力端子ＯＵＴ，／ＯＵＴからの出力電流波形を示している。カレントミラー回路からの出力電流Ｉ2 の変動は低減されており、この結果、ドライバ回路の出力電流振幅の対称性も改善されている。
【００７４】
このようにバイパスコンデンサＣ2 は入力電流が変調を受けた時の出力電流の歪みを低減することができる。
【００７５】
従って、このバイパスコンデンサＣ2 を設けることにより、定電流源３０ｃは出力電流歪みを十分抑制することができ、この定電流源３０ｃを有する信号処理回路は電源ノイズが生じてもその影響を大幅に減少することが可能となる。
【００７６】
このように、本発明の請求項５および６に係る信号処理回路のさらに他の実施例によれば、定電流源３０ｃを構成するＦＥＴ Ａ１２のゲート端子とソース端子との間にバイパスコンデンサＣ2 を設けるようにしたので、ゲート電圧の変動を抑えることができ、定電流源３０ｃの出力電流特性に生じる歪みを抑制することができる。このため、この定電流源３０ｃを有する信号処理回路が電源ノイズにより受ける影響を大幅に軽減でき、変調電流をより精度よく制御できる効果がある。
【００７７】
【発明の効果】
以上のように、この発明の請求項１に係るカレントミラー回路によれば、互いにゲート端子同士が接続され、ソース端子同士が負側の電源端子に接続された第１のＦＥＴおよび第２のＦＥＴと、ソース端子が前記第１のＦＥＴのドレイン端子に接続され、ドレイン端子とゲート端子とを互いに接続して電流入力端子に接続された第３のＦＥＴと、ソース端子が前記第２のＦＥＴのドレイン端子に接続され、ゲート端子が前記第３のＦＥＴのゲート端子に接続され、ドレイン端子が電流出力端子となる第４のＦＥＴと、一端が前記第１のＦＥＴのソース端子に他端が第１のＦＥＴのゲート端子に接続された抵抗と、低電位側が前記第１のＦＥＴのゲート端子に接続されたレベルシフト回路と、ソース端子が前記レベルシフト回路の高電位側に接続され、ゲート端子が前記第３のＦＥＴのゲート端子に接続され、ドレイン端子が正側の電源端子に接続された第５のＦＥＴと、前記正側の電源端子と前記電流入力端子との間に接続された電流源とを備えるようにしたので、ドレインコンダクタンスが大きい素子を用いて回路を構成した場合に、その出力端子電圧が変化したとしても、電流がほぼ一定であるために、出力端子における電圧変動に強く、出力電圧に依存して出力電流に誤差が生じるのを実際に抑えることができる効果がある。
【００７８】
また、この発明の請求項２に係るカレントミラー回路によれば、請求項１記載のカレントミラー回路において、前記第２のＦＥＴのゲート端子とグランド端子との間に接続されたバイパスコンデンサを備えるようにしたので、出力電流を決定するのに支配的な第２のＦＥＴのゲート電圧を安定化することができ、入力電流が高周波ノイズを含む場合にも、出力電流の歪みを充分に抑制することができる効果がある。
【００７９】
また、この発明の請求項３に係るカレントミラー回路によれば、請求項１記載のカレントミラー回路において、前記第４のＦＥＴのゲート端子とソース端子との間に接続されたバイパスコンデンサを備えるようにしたので、高周波的にも第４のＦＥＴのゲート・ソース間電圧を一定に保つことができ、これにより、第４のＦＥＴのドレイン電流を一定にすることができ、等価的に第２のＦＥＴのゲート・ソース間電位を固定することができるものであり、入力電流が変調を受けた場合にも、出力電流の歪みを低減することができる効果がある。
【００８０】
また、この発明の請求項４に係る信号処理回路によれば、入力信号を差動増幅する差動増幅回路を有する信号処理回路本体と、請求項１ないし３のいずれかに記載のカレントミラー回路からなり、前記信号処理回路本体に対し定電流を供給する定電流源とを備えるようにしたので、変調電流はＦＥＴのドレインコンダクタンスに依存せず、ゲート幅の比だけによって決まるので、制御性がよく、これを精度よく制御でき、かつ回路の製造歩留まりが向上する。また、電源電圧の変動の際には、第１，第３のＦＥＴの接続点および第２，第４のＦＥＴの接続点における電圧の変化は電源電圧の変化にほぼ等しいのでカレントミラー回路の出力端子の電圧が変化しても出力電流は変化せず一定であり、補償回路を設ける必要がなくなり、回路の小型化を図ることができる効果がある。
【００８１】
さらに、この発明の請求項５に係る信号処理回路によれば、請求項４記載の信号処理回路において、前記信号処理回路本体を、１対の入力を増幅する入力バッファと、この入力バッファの１対の出力を受ける，差動ＦＥＴ対を有するオープンドレイン回路とを備えたものとし、前記定電流源により前記差動ＦＥＴ対を構成するＦＥＴの互いに接続されたソース端子に定電流を供給するようにしたので、変調電流はＦＥＴのドレインコンダクタンスに依存せず、ゲート幅の比だけによって決まるので、制御性がよく、これを精度よく制御でき、かつ回路の製造歩留まりが向上する。また、電源電圧の変動の際には、第１，第３のＦＥＴの接続点および第２，第４のＦＥＴの接続点における電圧の変化は電源電圧の変化にほぼ等しいのでカレントミラー回路の出力端子の電圧が変化しても出力電流は変化せず一定であり、補償回路を設ける必要がなくなり、回路の小型化を図ることができる効果がある。
【図面の簡単な説明】
【図１】 この発明の請求項１，２に記載のカレントミラー回路の一実施例を示す回路図である。
【図２】 この発明の請求項１，２に記載のカレントミラー回路の一実施例の直流特性を示す図である。
【図３】 この発明の請求項３に記載のカレントミラー回路の一実施例を示す回路図である。
【図４】 この発明の請求項４に記載のカレントミラー回路の一実施例を示す回路図である。
【図５】 この発明の請求項５，６に記載の信号処理回路の一実施例としての電流ドライバ回路を示す回路図である。
【図６】 この発明の請求項５，６に記載の信号処理回路の一実施例としての電流ドライバ回路におけるカレントミラー回路の各電流、ノード電圧及びドライバ回路の出力電流を示す図である。
【図７】 この発明の請求項５，６に記載の信号処理回路の一実施例としての電流ドライバ回路及び従来の電流ドライバ回路の変調電流特性を示す図である。
【図８】 この発明の請求項５，６に記載の信号処理回路の一実施例としての電流ドライバ回路および従来の電流ドライブ回路の各ノードにおける電圧特性を示す図である。
【図９】 この発明の請求項５，６に記載の信号処理回路の他の実施例としての電流ドライバ回路を示す回路図である。
【図１０】 この発明の請求項５，６に記載の信号処理回路の一実施例としての電流ドライバ回路の入力電流に高周波成分が重畳されている場合のカレントミラー回路の各電流、ノード電圧及びドライバ回路の出力電流を示す図である。
【図１１】 この発明の請求項５，６に記載の信号処理回路の他の実施例としての電流ドライバ回路におけるカレントミラー回路の各電流、ノード電圧及びドライバ回路の出力電流を示す図である。
【図１２】 この発明の請求項５，６に記載の信号処理回路のさらに他の実施例としての電流ドライバ回路を示す回路図である。
【図１３】 この発明の請求項５，６に記載の信号処理回路のさらに他の実施例としての電流ドライバ回路におけるカレントミラー回路の各電流、ノード電圧及びドライバ回路の出力電流を示す図である。
【図１４】 従来のカレントミラー回路を示す回路図である。
【図１５】 従来のカレントミラー回路の直流特性を示す図である。
【図１６】 従来のカレントミラー回路を有する，従来の電流ドライバ回路を示す回路図である。
【図１７】 従来のカレントミラー回路を有する，従来の電流ドライバ回路におけるカレントミラー回路の各電流、ノード電圧及びドライバ回路の出力電流を示す図である。
【符号の説明】
１ 入力端子、２ 出力端子、Ａ１１，Ａ１２，Ａ１３，Ａ２１，Ａ２２ エンハンスメント型ＭＥＳＦＥＴ、ＬＳ レベルシフト回路、Ｚ1 抵抗、１０ 電流源、Ｃ１，Ｃ２ コンデンサ、７ 入力バッファ回路、４０ オープンドレイン回路、 ３０ａ，３０ｂ，３０ｃ 定電流源、２０ 電流ドライバ回路。
Claims (5)
- 互いにゲート端子同士が接続され、ソース端子同士が負側の電源端子に接続された第１のＦＥＴおよび第２のＦＥＴと、
ソース端子が前記第１のＦＥＴのドレイン端子に接続され、ドレイン端子とゲート端子とを互いに接続して電流入力端子に接続された第３のＦＥＴと、
ソース端子が前記第２のＦＥＴのドレイン端子に接続され、ゲート端子が前記第３のＦＥＴのゲート端子に接続され、ドレイン端子が電流出力端子となる第４のＦＥＴと、
一端が前記第１のＦＥＴのソース端子に他端が第１のＦＥＴのゲート端子に接続された抵抗と、
低電位側が前記第１のＦＥＴのゲート端子に接続されたレベルシフト回路と、
ソース端子が前記レベルシフト回路の高電位側に接続され、ゲート端子が前記第３のＦＥＴのゲート端子に接続され、ドレイン端子が正側の電源端子に接続された第５のＦＥＴと、
前記正側の電源端子と前記電流入力端子との間に接続された電流源とを備えた、
ことを特徴とするカレントミラー回路。 - 請求項１記載のカレントミラー回路において、
前記第２のＦＥＴのゲート端子とグランド端子との間に接続されたバイパスコンデンサを備えた、
ことを特徴とするカレントミラー回路。 - 請求項１記載のカレントミラー回路において、
前記第４のＦＥＴのゲート端子とソース端子との間に接続されたバイパスコンデンサを備えた、
ことを特徴とするカレントミラー回路。 - 入力信号を差動増幅する差動増幅回路を有する信号処理回路本体と、
請求項１ないし３のいずれかに記載のカレントミラー回路からなり、前記信号処理回路本体に対しその定電流を供給する定電流源とを備えた、
ことを特徴とする信号処理回路。 - 請求項４記載の信号処理回路において、
前記信号処理回路本体は、１対の入力を増幅する入力バッファと、
この入力バッファの１対の出力を受ける，差動ＦＥＴ対を有するオープンドレイン回路とを備え、
前記定電流源は前記差動ＦＥＴ対を構成するＦＥＴの互いに接続されたソース端子に定電流を供給するものである、
ことを特徴とする信号処理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03762396A JP3713324B2 (ja) | 1996-02-26 | 1996-02-26 | カレントミラー回路および信号処理回路 |
| US08/696,093 US5781061A (en) | 1996-02-26 | 1996-08-13 | Current mirror circuit and signal processing circuit having improved resistance to current output terminal voltage variation |
| DE69619792T DE69619792T2 (de) | 1996-02-26 | 1996-09-10 | Stromspiegelschaltung und Signalverarbeitungsschaltung |
| EP96114473A EP0791876B1 (en) | 1996-02-26 | 1996-09-10 | Current mirror circuit and signal processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03762396A JP3713324B2 (ja) | 1996-02-26 | 1996-02-26 | カレントミラー回路および信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232881A JPH09232881A (ja) | 1997-09-05 |
| JP3713324B2 true JP3713324B2 (ja) | 2005-11-09 |
Family
ID=12502772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03762396A Expired - Lifetime JP3713324B2 (ja) | 1996-02-26 | 1996-02-26 | カレントミラー回路および信号処理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5781061A (ja) |
| EP (1) | EP0791876B1 (ja) |
| JP (1) | JP3713324B2 (ja) |
| DE (1) | DE69619792T2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6906615B2 (en) * | 1998-09-17 | 2005-06-14 | Intermec Ip Corp | Reference circuit enhancement for passive RFID tags |
| US6396335B1 (en) | 1999-11-11 | 2002-05-28 | Broadcom Corporation | Biasing scheme for low supply headroom applications |
| JP3667700B2 (ja) * | 2002-03-06 | 2005-07-06 | エルピーダメモリ株式会社 | 入力バッファ回路及び半導体記憶装置 |
| JP2006157644A (ja) * | 2004-11-30 | 2006-06-15 | Fujitsu Ltd | カレントミラー回路 |
| JP5008846B2 (ja) * | 2005-09-02 | 2012-08-22 | Ｈｏｙａ株式会社 | 電子回路 |
| US20090191821A1 (en) * | 2008-01-25 | 2009-07-30 | Spyridon Charalabos Kavadias | Method and system for transmit path filter and mixer co-design |
| JP5326628B2 (ja) * | 2008-03-03 | 2013-10-30 | 富士通株式会社 | 電子回路装置 |
| WO2010082449A1 (en) | 2009-01-16 | 2010-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Regulator circuit and rfid tag including the same |
| JP2012004627A (ja) | 2010-06-14 | 2012-01-05 | Toshiba Corp | カレントミラー回路 |
| US8542066B2 (en) * | 2012-02-09 | 2013-09-24 | Analog Devices, Inc. | Apparatus and methods for reducing output noise of a signal channel |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4877131A (ja) * | 1972-01-28 | 1973-10-17 | ||
| JPS5760711A (en) * | 1980-09-29 | 1982-04-12 | Seiko Epson Corp | Differential amplifier |
| US4401897A (en) * | 1981-03-17 | 1983-08-30 | Motorola, Inc. | Substrate bias voltage regulator |
| FR2566966B1 (fr) * | 1984-06-29 | 1986-12-12 | Radiotechnique Compelec | Circuit de polarisation reglable et de liaison hyperfrequence |
| JP2753266B2 (ja) * | 1988-06-20 | 1998-05-18 | 株式会社日立製作所 | 半導体回路 |
| GB8913439D0 (en) * | 1989-06-12 | 1989-08-02 | Inmos Ltd | Current mirror circuit |
| EP0408778B1 (de) * | 1989-07-17 | 1994-04-13 | Siemens Aktiengesellschaft | Nullpunktdetektor für einen optisch steuerbaren Thyristor |
| GB2254211A (en) * | 1990-06-07 | 1992-09-30 | Motorola Inc | Current mirrors |
| JPH04189007A (ja) * | 1990-11-22 | 1992-07-07 | Nec Corp | 差動アンプ回路 |
| US5157322A (en) * | 1991-08-13 | 1992-10-20 | National Semiconductor Corporation | PNP transistor base drive compensation circuit |
| US5227714A (en) * | 1991-10-07 | 1993-07-13 | Brooktree Corporation | Voltage regulator |
| JP2882163B2 (ja) * | 1992-02-26 | 1999-04-12 | 日本電気株式会社 | 比較器 |
| GB9300155D0 (en) * | 1993-01-06 | 1993-03-03 | Philips Electronics Uk Ltd | Electrical circuit arrangement |
| JPH077204A (ja) * | 1993-06-15 | 1995-01-10 | Mitsubishi Electric Corp | 半導体レーザ素子駆動回路 |
| FR2712127B1 (fr) * | 1993-11-02 | 1995-12-01 | Alcatel Radiotelephone | Elément d'amplification à structure différentielle en mode de courant. |
-
1996
- 1996-02-26 JP JP03762396A patent/JP3713324B2/ja not_active Expired - Lifetime
- 1996-08-13 US US08/696,093 patent/US5781061A/en not_active Expired - Lifetime
- 1996-09-10 EP EP96114473A patent/EP0791876B1/en not_active Expired - Lifetime
- 1996-09-10 DE DE69619792T patent/DE69619792T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0791876A3 (en) | 1998-11-25 |
| US5781061A (en) | 1998-07-14 |
| EP0791876A2 (en) | 1997-08-27 |
| DE69619792D1 (de) | 2002-04-18 |
| DE69619792T2 (de) | 2002-11-21 |
| EP0791876B1 (en) | 2002-03-13 |
| JPH09232881A (ja) | 1997-09-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041013 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050816 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050822 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080826 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090826 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090826 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100826 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120826 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130826 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |