JP2753266B2 - 半導体回路 - Google Patents

半導体回路

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JP2753266B2
JP2753266B2 JP63150282A JP15028288A JP2753266B2 JP 2753266 B2 JP2753266 B2 JP 2753266B2 JP 63150282 A JP63150282 A JP 63150282A JP 15028288 A JP15028288 A JP 15028288A JP 2753266 B2 JP2753266 B2 JP 2753266B2
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    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果トランジスタ（以下FETと言う）に
より構成された半導体回路に係わり、特に半導体回路の
電気的特性を集積回路（以下ICと言う）内に構成された
FETのしきい値電圧と無関係にするのに好適であり、ま
たこの半導体回路を用いた信号処理システムに関する。
〔従来の技術〕
FETを用いた電流源回路については、アナリシス ア
ンド デザイン オブ アナログ イン テグレーテツ
ド サーキツト セカンドエデイシヨン（1984年）（ジ
ヨン ウイリー アンド サンズ社刊）第709頁から第7
18頁（Analysis of Design of Analog Integrated Circ
uit Second Edition（1984）John Wiley ＆ Sons,Inc.P
P709-718）において説明されている。
この種の電流源回路はカレントミラー回路と呼ばれ、
入力ノード，共通ノード，出力ノードを有し、該入力ノ
ードと該共通ノードとの間には第１のFETのドレイン・
ソース電流通路が接続され、該出力ノードと該共通ノー
ドとの間には第２のFETのドレイン・ソース電流通路が
接続され、第１のFETのゲートと第２のFETのゲートとは
共通接続されるとともに第１のFETのドレインに短絡さ
れている。
第１と第２のFETはともにエンハンスメント型のトラ
ンジスタであり、ゲートとドレインとが短絡された第１
のFETはそのゲート・ソース間電圧がしきい値電圧以上
である場合に飽和領域で動作し、出力ノードと共通ノー
ドとの間の電圧が充分な値である場合に第２のFETは飽
和領域で動作する。
カレントミラー回路の入力電流がゲート・ドレイン短
絡接続された第１のFETのドレイン・ソース電流通路に
流れることによりゲート・ソース間電圧が発生し、この
ゲート・ソース間電圧が第２のFETのゲート・ソース間
に印加される。第１と第２のFETのしきい値電圧および
実効素子面積が互いに同一である場合は入力電流の値と
等しい出力電流が第２のFETのドレイン・ソース電流通
路に流れる。
第２のFETの実効素子面積が第１のFETの２倍である場
合は、出力電流は入力電流の２倍となる。
このように、カレントミラー回路の入力ノードに所定
値の入力電流を供給すると、この入力電流の値に比例す
る出力電流を出力ノードに流すので、鏡による反射から
のアナロジーによつてこの種の回路はカレントミラー回
路と呼ばれている。
〔発明が解決しようとする課題〕
最近GaAsFETによる高速デバイスにおいてはデプシレ
ツシヨン型のFETを用いた回路が多く見られている。
一方、このようなデプレツシヨン型のFETのゲートと
ドレインとを短絡すると、このゲート・ドレイン短絡接
続されたデプレツシヨン型FETはエンハンスメント型の
場合のように飽和領域で動作せず線形領域で動作するた
め、上述のような、カレントミラー回路等の半導体回路
をデプレツシヨン型FETで構成することの半導体回路の
電気的特性がデプレツシヨン型FETのしきい値電圧に大
きく依存すると言う問題が本願発明者等の検討により明
らかとなつた。
例えば、デプレツシヨン型FETにより構成されたカレ
ントミラー回路においては、出力電流は入力電流に依存
するばかりではなくしきい値電圧にも依存する。ICの製
造条件もしくは温度変動等の影響によつて、FETのしき
い値電圧はその設計目標値から大きな逸脱（バラツキ）
を示す。このように、FETのしきい値電圧がその設計目
標値から逸脱すると、カレントミラー回路の出力電流も
その設計目標値から逸脱する結果となり、カレントミラ
ー回路を含むICの消費電力等の種種の電気的特性もそれ
らの設計目標値から逸脱する。
本発明は上述した本願発明者による検討結果を基礎と
してなされたものであり、その基本的な目的とするとこ
ろはFETのしきい値電圧の変化に対してその電気的特性
の変化依存性が極めて小さな半導体回路を提供すること
にある。
さらに本発明の他の目的とするところは差動対トラン
ジスタとカレントミラー回路とを具備する信号処理シス
テムにおいて、差動対トランジスタの出力信号電流さら
には消費電力をFETのしきい値電圧の変化に対して実質
的に無関係とすることにある。
〔課題を解決するための手段〕
本発明の半導体回路の一実施形態によれば上述した基
本的な目標を達成するため、ゲートとドレインとが短絡
接続された第１のFETのドレイン・ソース電流通路と並
列にゲート・ソースとが短絡接続された他のFETのドレ
イン・ソース電流通路が接続される。
本発明の半導体回路の他の実施形態によれば上述した
基本的な目的を達成するため、第１のFETのドレイン・
ソース電流通路と並列に分圧回路が接続され、この分圧
回路の分圧出力電圧が第１のFETおよび第２のFETのゲー
ト・ソース間に供給される。
本発明の信号処理システムの実施形態によれば上記他
の目的を達成するため、差動対トランジスタの動作電流
をカレントミラー回路が設定し、このカレントミラー回
路は上記半導体回路の一実施形態もしくは上記半導体回
路の他の実施形態に構成されている。
〔作用〕
本発明の半導体回路の一実施形態において、第１のFE
Tと他のFETとがデプレツシヨン型の場合を想定する。
ゲートとドレインとが短絡接続された第１のFETのド
レイン・ソース電流通路に流れる電流は線型領域の特性
で決定され、ゲートとソースとが短絡接続されることに
よりそのゲート・ソース間電圧ＶGS＝０である他のFET
のドレイン・ソース電流通路に流れる電流はＶGS＝０に
おける飽和領域の特性で決定される。
従って、第１のFETと他のFETとの並列接続通路に流れ
る電流は、第１のFETに流れる電流と他のFETに流れる電
流との和となり、この和の電流はゲートとドレインとの
短絡接続にもかわらず飽和領域で動作するともにゲート
・ソース間電圧がこの和の電流としきい値電圧とに依存
するデプレツシヨン型FETのドレイン・ソース電流通路
に流れる電流と等しい値となる。
このようにして、第１のFETと他のFETとの並列接続の
電圧−電流特性は同じしきい値電圧を有するとともに飽
和領域で動作するデプレツシヨン型の第２のFETの電圧
−電流特性と整合するため、FETのしきい値電圧の変化
に対してその電気的特性の変化の少ない半導体回路を提
供することが可能となる。
本発明の信号処理システムの実施形態において、カレ
ントミラー回路の入力電流が高精度に設定されている場
合はカレントミラー回路の出力電流はFETのしきい値電
圧の変化にもかかわらず高精度に設定される。カレント
ミラー回路の出力電流は差動対トランジスタのソース結
合ノード又はエミツタ結合ノードに流れる差動対トラン
ジスタの動作電流となるので、差動対トランジスタのド
レインまたはコレクタに流れる出力信号電流さらには消
費電力をFETのしきい値電圧の変化に対して実質的に無
関係とすることが可能である。
〔実施例〕
［実施例１］ 第１図は本発明の実施例によるカレントミラー回路の
回路図を示し、この回路は入力ノード1,出力ノード2,共
通ノード３を有するとともにＮチヤンネルのデプレツシ
ヨン型FETQ11,Q12,Q2を有する。
これらのFETQ11,Q12,Q2はたとえばGaAsIC内部に互い
に近接した場所に形成されたMESFET(Metal Semiconduct
or Field-Effect Transistor）であるが、シリコンチツ
プ中に形成されたMOSFETも全く同様に動作可能である。
これらのFETは互いに等しいしきい値電圧Ｖth（負の
値）、ゲート長ＬG，ゲート幅ＷGを有する。
入力ノード１には第１のFETQ11のゲートとドレイン、
第２のFETQ2のゲート、他のFETQ12のドレインが接続さ
れ、出力ノード２には第２のFETQ2のドレインが接続さ
れ、共通ノード３には第１のFETQ11のソース、第２のFE
TQ2のソース、他のFETQ12のゲートとソースとが接続さ
れている。
共通ノード３は接地電位点GNDに接続され、入力ノー
ド１は入力電流供給用の定電流源４を介して正の電源電
圧ＶDDに接続され、出力ノード２は負荷としての抵抗５
を介して電源電圧ＶDDに接続されている。尚、定電流源
４は抵抗によつて置換されることも可能である。
従来より公知のカレントミラー回路と比較すると、ゲ
ート・ソース短絡接続の他のFETQ12を入力ノード１と共
通ノード３との間に接続したことが本実施例の回路接続
上の大きな特徴である。
以下、本実施例によるカレントミラー回路の回路動作
について詳細に説明する。
まず、共通ノード３と入力ノード１との間の電圧をＶ
1、入力ノード１に流れる電流をＩ1、出力ノード２に流
れる電流をＩ2とする。
ゲート・ドレイン短絡接続されたデプレツシヨン型の
第１のFETQ11のゲート・ソース間電圧ＶGS11＝Ｖ1、ド
レイン・ソース間電圧ＶDS11＝Ｖ1、負の値のしきい値
電圧Ｖthの間には、 ＶGS11−Ｖth＞ＶDS11 の関係が成立するので、この第１のFETQ11は線形領域
（三極管領域）で動作する。
従つて、この第１のFETQ11のドレイン・ソース電流通
路に流れる電流Ｉ11は、次式で与えられる。
Ｉ11＝KVDS11｛２（ＶGS11−Ｖth）−ＶDS11｝ ＝KV1（Ｖ1−2Vth） ＝Ｋ（Ｖ1 2−2VthＶ1） …（１） ここで、チヤンネル定数ＫはＱ11のゲート幅ＷGに比
例し、ゲート長ＬGに逆比例する定数である。
一方、充分大きな入力電流Ｉ1が供給されるとする
と、共通ノード３と入力ノード１との間の電圧Ｖ1も充
分大きな値となり、ゲート・ソース短絡接続されたデプ
レツシヨン型の他のFETQ12のゲート・ソース間電圧Ｖ
GS12＝０、負のしきい値電圧、ゲート・ドレイン間電圧
ＶDS12＝Ｖ1の間には、 ＶGS12−Ｖth＜ＶDS12 の関係が成立するので、この他のFETQ12は飽和領域（五
極管領域）で動作する。
従つて、この他のFETQ12のドレイン・ソース電流通路
に流れる電流Ｉ12は、次式で与えられる。
Ｉ12＝Ｋ（ＶGS12−Ｖth）2 ＝KVth 2 …（２） 従つて、第１のFETQ11と他のFETQ12との並列接続通路
に流れる電流Ｉ1は上記電流Ｉ11と上記電流Ｉ12との和
となるので、上記（１）式，（２）式より Ｉ1＝Ｉ11＋Ｉ12 ＝Ｋ（Ｖ1−Ｖth）2 が得られ、次式が得られる。
一方、共通ノード３と出力ノード２との管の電圧
Ｖ2、上記電圧Ｖ1、負のしきい値電圧Ｖthの間に、 Ｖ1−Ｖth＜Ｖ2 の関係が成立するので、この第２のFETQ2は飽和領域
（五極管領域）で動作し、この第２のFETQ2のドレイン
・ソース電流通路に流れる電流Ｉ2は次式で与えられ
る。
Ｉ2＝Ｋ（ＶGS12−Ｖth）2 ＝Ｋ（Ｖ1−Ｖth）2 …（４） 上記（３）式を上記（４）式に代入すると、次式が得
られる。
以上の説明から明らかなように、第１のFETQ11と他の
FETQ12との並列接続によつて、第１のFETQ11のゲート・
ソース間電圧Ｖ1は（３）式に示すように入力電流Ｉ1と
しきい値電圧Ｖthとに依存する。上記（３）式で示され
る第１のFETQ11と他のFETQ12との並列接続の電圧−電流
特性は上記（４）式，（５）式に示すように同じしきい
値電圧Ｖthを有するとともに飽和領域で動作する第２の
FETQ2の電圧−電流特性と整合するため、第２のFETQ2の
ドレイン・ソース電流通路に流れる電流すなわちカレン
トミラー回路の出力電流Ｉ2は入力電流Ｉ1と等しくな
り、この出力電流Ｉ2は入力電流Ｉ1、定数Ｋによつて決
定され、しきい値電圧Ｖthの変化に無関係となる。
尚、第２のFETQ2のゲート幅が第１のFETQ11および他
のFETQ12のゲート幅のＮ倍である場合、出力電流Ｉ2と
入力電流Ｉ1との関係は次式で与えられる。
Ｉ2＝NI1 …（６） 一方、第１図の実施例のカレントミラー回路の動作限
界は、FETQ11,Q2が正しくトランジスタ動作するまでの
ゲート電圧Ｖfによつて、 ０＜Ｖ1＜Ｖf と決定される。
GaAsのMESFETの場合にＶfはMESFETのゲートのシヨツ
トキー接合に順方向電流が流れ始める電圧（約600mV）
と考えることができ、シリコンのMOSFETの場合にＶfは
ゲート絶縁側の破壊電圧またはホツトエレクトロンによ
る特性異常発生電圧と考えることができる。このよう
に、シリコンのMOSFETと比較すると、GaAsのMESFETの場
合は動作が許容されるゲート電圧は順方向に600mV以下
と狭い範囲に限定されることに注意する必要がある。
尚、第１図の実施例のカレントミラー回路において
は、しきい値電圧Ｖthが負の値から正の値に変化して、
その結果FETQ1,Q12,Q2が互いに等しい正のしきい値電圧
Ｖthを有するＮチヤンネルのエンハンスメント型となつ
た場合にも、カレントミラー回路としての正常な動作を
実現することができる。
すなわち、この場合にはゲート・ソース短絡接続のFE
TQ12はカツトオフし、従来より公知のカレントミラー回
路と同様にFETQ11,Q2はともに飽和領域で動作するた
め、Ｉ2＝NI1の関係の出力電流Ｉ2を得ることができ
る。
［実施例２］ 第２図は本発明の実施例によるカレントミラー回路の
回路図を示し、レベルシフト回路６が入力ノード１およ
び他のFETQ12のドレインと第１のFETQ11のドレインとの
間に接続されている点が第１図の実施例と異なり、他は
第１図の実施例と同一である。
レベルシフト回路６によるレベルシフト後の比較的小
さな電圧Ｖ1が第１のFETQ11のドレインに供給されるの
で、第１のFETQ11は確実にその線形領域で動作する一
方、レベルシフト回路６によるレベルシフト前の比較的
大きな電圧ＶLS＋Ｖ1がゲート・ソース短絡接続された
デプレツシヨン型の他のFETQ12のドレインに供給される
ので、第２のFETQ12は確実にその飽和領域で動作する。
従つて、この第２図の実施例においても、第１図の実
施例で説明した上記（１）式乃至（５）式が成立するの
で、第２のカレントミラー回路の出力電流Ｉ2も出力電
流Ｉ1、定数Ｋによつて決定され、しきい値電圧Ｖthの
変化に無関係となる。
尚、レベルシフト電圧ＶLSを発生するレベルシフト回
路６は抵抗、順方向に接続されるシヨツトキーバリアダ
イオード，ゲート・ドレイン短絡接続されたFET、また
はこれらの組合せにより構成されることができる。
一方、レベルシフト回路６と同様のレベルシフト回路
が出力ノード２と第２のFETQ2のドレインとの間に接続
されることが可能である。
［実施例３］ 第３図は本発明の実施例によるカレントミラー回路の
回路図を示し、第２図の第２のFETQ2が第３図において
はドレイン・ソース電流通路がカスケード接続されると
ともに他のFETQ11,Q12と等しいしきい値電圧Ｖthを有す
る二つのFETQ2A,Q2Bによつて置換され、レベルシフト回
路６の一端と他端とがFETQ2BのゲートとFETQ2Aのゲート
とにそれぞれ接続され、レベルシフト回路６の両端の電
圧ＶLSが上記電圧Ｖ1より大きな値（ＶLS＞Ｖ1）に設定
されている点が第２図の実施例と異なり、他は第２図の
実施例と同一である。
第３図の二つのFETQ2A,Q2Bのカスケード接続により出
力ノード２と共通ノード３との間に高耐圧化が実現され
る。すなわち、出力ノード２における電圧の上昇にもか
かわらずFETQ2Bのソースの電圧の上昇は極めて小さく抑
えられるので、FETQ2Aのドレイン・ソース電流通路に流
れる電流すなわち出力電流Ｉ2もほぼ一定の値に維持さ
れる。
レベルシフト回路６によるレベルシフト電圧ＶLSをＶ
LS＞Ｖ1とする設定条件の必要性については、次に述べ
る実施例４において詳細に説明する。
［実施例４］ 第４図は本発明の実施例によるカレントミラー回路の
回路図を示し、FETQ12,Q11A,Q11B,Q2AA,Q2AB,Q2Bは互い
に等しいしきい値電圧Ｖth（負の値）を有するＮチヤン
ネルのデプレツシヨン型FETである。
第３図のレベルシフト回路６は第４図においてはゲー
ト・ドレイン短絡接続のFETQ11Bによつて構成され、第
３図のFETQ11,Q2Aは第４図においてはFETQ11A,Q2AAによ
つて置換され、第４図においてはゲート・ソース短絡接
続されたFETQ2AAのドレイン・ソース電流通路がFETQ2AA
のドレイン・ソース電流通路と並列接続され、レベルシ
フト回路６のレベルシフト電圧ＶLSが上記電圧Ｖ1と等
しく設定されている点が第４図の第３図との相違点であ
り、その他は第３図の実施例と同一である。
今、第４図においてFETQ2ABが接続されていない場合
について、以下に検討する。
FETQ11A,Q11Bは互いに等しいしきい値電圧Ｖth，等し
いゲート幅ＷG、等しいゲート長ＬGを有し、各ドレイン
・ソース電流通路に流れる電流Ｉ11A,I11BにはＩ11A＝
Ｉ11Bの関係が成立するので、レベルシフト回路６のレ
ベルシフト電圧ＶLSと上記電圧Ｖ1とは互いに等しくな
る（ＶLS＝Ｖ1）。
一方、第１図の実施例の場合と同様に、上記（１）式
乃至（３）式が成立し、 の関係が与えられる。
カスケード接続されたFETQ2AA,Q2Bがともに飽和領域
で動作すると仮定すると、FETQ2Aのドレイン・ソース電
流通路に流れる電流は次式で与えられる。
Ｉ2＝Ｋ（ＶGS2AA−Ｖth）2 ＝Ｋ（Ｖ1−Ｖth）2 …（８） 上記（７）式を上記（８）式に代入すると、Ｉ2＝Ｉ1
の関係が成立する。
このＩ2＝Ｉ1の電流がそのドレイン・ソース電流通路
に流れるFETQ2Bのゲート・ソース間電圧ＶGS2Bを次式か
ら求める。
Ｉ2＝Ｋ（ＶGS2B−Ｖth）2＝Ｉ1 …（９） 従つて、この（９）式と上記（７）式および（８）式
より、次式が得られる。
このゲート・ソース間電圧ＶGS2Bから、FETQ2Bのソー
スの電圧ＶXを、下記に求める。
しきい値電圧Ｖthが負の値であるため、ＶGS2A−Ｖth
とＶXとの間に、ＶGS2A−Ｖth＞ＶXの関係が成立し、FE
TQ2AAは飽和領域で動作することができず、線形領域で
動作することが理解できる。
これは、レベルシフト回路６によるレベルシフト電圧
ＶLSが上記電圧Ｖ1に等しく設定されている場合（ＶLS
＝Ｖ1）、FETQ2AAは飽和領域ではなく線形領域で動作
し、上記（９）式および（10）式が成立せず、Ｉ2＝Ｉ1
とならないことを意味する。
従つて、第４図においては特にゲート・ソース短絡接
続されたFETQ2ABのドレイン・ソース電流通路がFETQ2AA
のドレイン・ソース電流通路と並列接続されている。こ
の並列接続に流れる電流Ｉ2AはFETQ2AAに流れる電流Ｉ
2AAとFETQ2ABに流れる電流Ｉ2ABとの和となる。
ゲート・ソース間電圧ＶGS2AA＝Ｖ1、ドレイン・ソー
ス間電圧ＶDS2AA＝ＶX＝Ｖ1であるFETQ2AAは線形領域で
動作するので、FETQ2AAに流れる電流Ｉ2AAは次式で与え
られる。
Ｉ2AA＝Ｋ（Ｖ1 2−2VthＶ1） …（11） ゲート・ソース短絡接続のFETQ2ABは飽和領域で動作
するので、FETQ2ABに流れる電流Ｉ2ABは次式で与えられ
る。
Ｉ2AB＝Ｋ（ＶGS2AB−Ｖth）2 ＝KVth 2 …（12） 従つて、FETQ2AA,Q2ABの並列接続に流れる電流Ｉ2A＝
Ｉ2AA＋Ｉ2ABは上記（11）式および（12）式を代入する
ことにより次式のように求められ、上記（７）式をさら
に代入すると最終的に次のようになる。
FETQ2Bのドレイン・ソース間電圧ＶDS2Bが充分大きな
値である場合にこのFETQ2Bは飽和領域で動作するので、
このFETQ2Bに流れる電流Ｉ2は上記（８）式で与えら
れ、Ｉ2＝Ｉ1の関係が得られる。
Ｉ2＝2I1の関係を得るためには、FETQ2B,Q2AA,Q2ABの
ゲート幅ＷGを他のFETQ11A,Q11B,Q12のゲート幅の２倍
に設定すれば良い。
［実施例５］ 第５図は本発明の実施例によるカレントミラー回路の
回路図を示し、GaAsIC内部に互いに近接した場所に形成
されたＮチヤンネルのデプレツシヨン型MESFETQ12A,Q
12B,Q11A,Q11B,Q2AA,Q2AB,Q2Bは互いに等しいしきい値
電圧Ｖth、ゲート長ＬG、ゲート幅ＷGを有する。
ゲート・ドレイン短絡接続のFETQ11Aとゲート・ソー
ス短絡接続のFETQ12Aとの並列接続とゲート・ドレイン
短絡接続のFETQ11Bとゲート・ソース短絡接続のFETQ12B
との並列接続とが直列接続されている点が第４図の実施
例と異なり、他の回路接続および回路動作は第４図の実
施例と同様である。
［実施例６］ 第６図は本発明の実施例によるカレントミラー回路の
回路図を示し、FETQ2のソースと共通ノード３との間に
ソース抵抗ＲSが接続されている点が第１図との相違点
であり、その他の回路接続は第１図の実施例と同様であ
る。
この第６図の実施例においても上記（１）式乃至
（３）式が成立する。
一方、ソースにソース抵抗ＲSが接続されたFETQ2のゲ
ート・ソース間電圧ＶGS2に関して、ＶGS2＝Ｖ1−ＲSＩ
2の関係が成立し、FETQ2は飽和領域で動作するため次式
が成立する。
Ｉ2＝Ｋ（ＶGS2−Ｖth）2 ＝Ｋ（Ｖ1−ＲSＩ2−Ｖth）2 …（14） 上記（14）式に上記（３）式を代入すると、次式が得
られる。
上記（15）式に解くと、次式が得られる。
ソース抵抗ＲSが充分小さな値の場合は、 となるので、上記（16）式は次のように近似される。
Ｉ2≒Ｉ1 ソース抵抗ＲSが充分大きな値の場合は、 となるので、上記第（16）式は次のように近似される。
以上の説明から明らかなように、第６図のカレントミ
ラー回路はソース抵抗ＲSを比較的大きな値に設定する
ことによつて微小定電流源回路として動作することが理
解できる。
尚、第６図のカレントミラー回路は破線に示すように
FETとソース抵抗とを接続することによつて複数の出力
電流を取り出すことの可能な多重連カレントミラー回路
として動作することが可能である。
この多重連カレントミラー回路はベース電流の影響が
無視できないバイポーラトランジスタではなくゲート電
流が実質的に零であるFETによつて構成されているの
で、多重連数ｎの増大にもかかわらず入力電流Ｉ1と入
力電圧Ｖ1との関係は並列接続されたFETQ11,Q12のしき
い値電圧Ｖth、定数Ｋによつて一義的に決定される。
さらに各ソース抵抗の値を変化させることによつて多
重連カレントミラー回路のそれぞれの出力電流を独立に
設定することが可能なため、出力側のFETのゲート幅を
様々な値に設定する必要がない。
一方、ソース抵抗における電圧の負帰還によつて出力
電流が安定化されるので、出力側のFETのドレイン電圧
の変動による出力電流の変化を低減することが可能であ
る。
［実施例７］ 第７図は本発明の実施例によるカレントミラー回路の
回路図であり、Ｎチヤンネルのデプレツシヨン型FETQ1,
Q21,Q22,Q3はIC内部に互いに近接した場所に形成された
MESFET又はMOSFETであり、互いに等しいしきい値電圧Ｖ
th（負の値）、ゲート長，ゲート幅を有する。
入力ノード１にはFETQ1のドレインとFETQ3のゲートと
が接続され、出力ノード２にはFETQ3のドレインが接続
され、接地電位点に接続された共通ノード３にはFETQ1
のソース、FETQ21のソース、FETQ22のゲートおよびソー
スが接続され、FETQ1のゲートにはFETQ21のゲートおよ
びドレイン、FETQ22のドレイン、FETQ3のソースが接続
されている。すなわち、ゲート・ドレイン短絡接続のFE
TQ21とゲート・ソース短絡接続のFETQ22との並列接続を
出力ノード２と共通ノード３との間に接続したことが、
本実施例の回路接続上の大きな特徴である。
負のしきい値電圧Ｖthを有するとともにゲート・ドレ
インが短絡接続されたFETQ21は線形領域で動作するの
で、ゲート・ソース間電圧をＶ2とするとFETQ21に流れ
る電流Ｉ21は次式で与えられる。
Ｉ21＝Ｋ（Ｖ2 2−2VthＶ2） …（18） 上記電圧Ｖ2が比較的大きな場合、負のしきい値電圧
Ｖthを有するとともにゲート・ソースが短絡接続された
FETQ22は飽和領域で動作するので、このFETQ22に流れる
電流Ｉ22は次式で与えられる。
Ｉ22＝Ｋ（ＶGS22−Ｖth）2 ＝KVth 2 …（19） FETQ21,Q22をそれぞれ線形領域，飽和領域で動作させ
るため、第２図の実施例で示したようなレベルシフト回
路６をFETQ22のドレインとFETQ21のゲートおよびドレイ
ンとの間に接続することが望ましい。
従って、FETQ21,Q22の並列接続に流れる電流Ｉ2は上
記電流Ｉ21と上記電流Ｉ22との和となるので、上記（1
8）式，（19）式より Ｉ2＝Ｉ21＋Ｉ22 ＝Ｋ（Ｖ2−Ｖth）2 が得られ、次式が得られる。
FETQ3のドレイン・ソース間に充分大きな電圧が供給
されると、このFETQ3は飽和領域で動作し、そのドレイ
ン・ソース電流通路に流れる電流Ｉ2は次式で与えられ
る。
Ｉ2＝Ｋ（ＶGS3−Ｖth）2 …（21） 従つて、FETQ3のドレイン・ソース間の電圧ＶGS3は上
記（20）式，（21）式より次式のように与えられる。
従つて、FETQ1のドレイン・ソース間電圧Ｖ1は上記電
圧Ｖ2と上記電圧ＶGS3との和で与えられるので、 で与えられる。
従つて、上記（23）式で与えられるドレイン・ソース
間電圧Ｖ1、上記（20）式で与えらるゲート・ソース間
電圧Ｖ2、負の値のしきい値電圧Ｖthの間に、 Ｖ2−Ｖth＜Ｖ1 の関係すなわち、 の関係が成立する場合、FETQ1は飽和領域で動作し、こ
のFETQ1のドレイン・ソース電流通路に流れる電流すな
わち入力電流Ｉ1は次式で与えられる。
Ｉ1＝Ｋ（Ｖ2−Ｖth）2 …（24） 従つて、上記（20）式を上記（24）式に代入すると、 が得られ、出力電流Ｉ2の値が入力電流Ｉ1の値に等しく
設定されることが理解できる。
尚、第７図の実施例のカレントミラー回路において
は、しきい値電圧Ｖthが負の値から正の値に変化して、
その結果FETQ1,Q21,Q22,Q3が互いに等しい正のしきい値
電圧Ｖthを有するＮチヤンネルのエンハスメント型とな
つた場合にも、カレントミラー回路としての正常な動作
を実現することができる。
すなわち、この場合には、ゲート・ソース短絡接続の
FETQ22はカツトオフし、FETQ1,Q21,Q3は飽和領域で動作
するため、第１図の実施例と同様にＩ2＝NI1の関係の出
力電流Ｉ2を得ることができる。
また、第７図の実施例のカレントミラー回路の動作限
界は、FETQ1,Q21が正しくトランジスタ動作するまでの
ゲート電圧Ｖf1によつて、 ０＜Ｖ2＜Ｖf と決定される。このゲート電圧Ｖfは第１図の実施例の
場合と同様に決定される。
［参考例１］ 第８図は本発明の参考例によるカレントミラー回路の
回路図であり、Ｎチヤンネルのデプレツシヨン型FETQ1,
Q2はIC内部に互いに近接した場所に形成されたMESFET又
はMOSFETであり、互いに等しいしきい値電圧Ｖth（負の
値），ゲート長，ゲート幅を有する。
分圧回路７は入力ノード１と共通ノード３との間に接
続され、分圧回路７の分圧出力はFETQ1,Q2のゲートに供
給される。この分圧回路７は、例えば二つの抵抗Ｒ1,R2
の直列接続によつて構成される。
入力ノード１にはFETQ1のドレイン、出力ノード２に
はFETQ2のドレイン、共通ノード３にはFETQ1,Q2のソー
スがそれぞれ接続されている。
分圧回路７の分圧比αによつて、分圧回路７の両端の
電圧をＶ1とすると、抵抗Ｒ1の両端の電圧はαＶ1とな
る。一方、分圧回路７の抵抗Ｒ1,R2は極めて大きな抵抗
であり、この分圧回路７に流れる電流ＩRはFETQ1のドレ
イン・ソース電流通路に流れる電流Ｉ1と比較すると無
視できる小さな値となる。
上記電圧αＶ1に等しいゲート・ソース間電圧ＶGS1、
負のしきい値電圧Ｖth、上記電圧Ｖ1に等しいドレイン
・ソース間電圧ＶDS1に関して、 ＶGS1−Ｖth＜ＶDS1 の関係が成立すると、このFETQ1は飽和領域で動作し、
そのドレイン・ソース電流通路に流れる電流すなわち入
力電流Ｉ1は次式で与えられる。
Ｉ1＝Ｋ（ＶGS1−Ｖth）2 …（26） 上記ゲート・ソース間電圧ＶGS1はFETQ2のゲート・ソ
ース間電圧であるので、FETQ2のドレイン・ソース間電
圧が充分大きな場合は、FETQ2は飽和領域で動作し、そ
のドレイン・ソース電流通路に流れる電流すなわち出力
電流Ｉ2に次式のように入力電流Ｉ1に比例する。
Ｉ2＝Ｋ（ＶGS1−Ｖth）2 ＝Ｉ1 …（27） 尚、FETQ2のゲート幅がFETQ1のゲート幅のＮ倍である
場合、出力電流Ｉ2と入力電流Ｉ1との関係は次式で与え
られる。
Ｉ2＝NI1 すなわち、第８図の参考例のカレントミラー回路にお
いては、しきい値電圧Ｖthが負の値から正の値に変化し
て、その結果FETQ1,Q2が互いに等しい正のしきい値電圧
Ｖthを有するＮチャンネルのエンハンスメント型となつ
た場合にも、カレントミラー回路としての正常な動作を
実現することができる。
すなわち、この場合にはFETQ1,Q2は飽和領域で動作す
るため、全く同様にＩ2＝NI1の関係の出力電流Ｉ2を得
ることができる。
また、第８図の参考例のカレントミラー回路の動作限
界は、FETQ1,Q2が正しくトランジスタ動作するまでのゲ
ート電圧Ｖfによつて、 ０＜ＶGS1＜Ｖf と決定される。このゲート電圧Ｖfは第１図の実施例の
場合と同様に決定される。
しかしながら、本実施例では、入力電流Ｉ1に正確に
比例する電流出力Ｉ2を得るためには、入力電流Ｉ1が分
圧回路７の抵抗Ｒ1、Ｒ2に流れないように分圧回路７の
抵抗Ｒ1、Ｒ2を極めて大きな抵抗とすることが必要であ
る。
しかし、半導体集積回路では極めて高抵抗値の抵抗は
大きなチップ専有面積を必要とし、特にGaAsFETを含む
化合物半導体集積回路の場合も同様となる。
［参考例２］ 第９図は本発明の参考例によるカレントミラー回路の
回路図を示し、第８図の分圧回路７と同様の分圧回路7
A,7Bがカスケード接続され、第８図のFETQ1と同様のFET
Q1A,Q1Bがカスケード接続され、第８図のFETQ2と同様の
FETQ2A,Q2Bがカスケード接続されることにより高耐圧化
されている点が第８図の参考例と異なり、他の回路接続
および回路動作は第８図の参考例と同様となる。
［参考例３］ 第10図は本発明の参考例によるカレントミラー回路の
回路図を示し、第８図の分圧回路７の抵抗Ｒ2がレベル
シフトダイオードＤ1,D2……によつて置換されている点
が第８図との相違点であり、その他の回路接続は第８図
と同様である。
複数個直列接続されたレベルシフトダイオードＤ1,D2
……はシヨツトキーバリアダイオード又はPN接合ダイオ
ードにより構成されることが可能である。
複数個直列接続されたレベルシフトダイオードＤ1,D2
……のレベルシフト電圧をＶβ、分圧回路７の両端の電
圧をＶ1とする。一方、分圧回路７の抵抗Ｒ1を極めて大
きな抵抗とすると、この分圧回路７に流れる電流はFETQ
1のドレイン・ソース電流通路に流れる電流Ｉ1と比較す
ると無視できる小さな値となる。
Ｖ1−Ｖβに等しいゲート・ソース間電圧ＶGS1、負の
しきい値電圧Ｖth、Ｖ1に等しいドレイン・ソース間電
圧ＶDS1に関して、 ＶGS1−Ｖth＜ＶDS1 の関係すなわち Ｖβ＞−Ｖth の関係が成立する場合は、FETQ1は飽和領域で動作す
る。一方、FETQ2のドレイン・ソース間電圧が充分大き
な場合は、FETQ2は飽和領域で動作する。
従つて、第10図の参考例においても第８図の参考例に
おいて説明した上記（26）式，（27）式が成立するの
で、出力電流Ｉ2は入力電流Ｉ1に等しくなり、第10図の
カレントミラー回路は第８図の回路と同様に動作するこ
とが可能である。
［参考例４］ 第11図は本発明の参考例によるカレントミラー回路の
回路図を示し、第10図の分圧回路７と同様な分圧回路7
A,7Bがカスケード接続され、第10図のFETQ1と同様のFET
Q1A,Q1Bがカスケード接続され、第10図のFETQ2と同様の
FETQ2A,Q2Bがカスケード接続されることにより高耐圧化
されている点が第10図の参考例と異なり、他の回路接続
および回路動作は第10図の参考例と同様となる。
［実施例８］ 第12図は本発明の実施例による電圧変化回路の回路図
を示し、この回路は入力ノード1,出力ノード2,共通ノー
ド３を有するとともに、Ｎチヤンネルのデプレツシヨン
型FETQ1,Q21,Q22を有する。
これらのFETQ1,Q21,Q22はIC内部の近接した場所に形
成され、互いに等しいしきい値電圧Ｖth（負の値），ゲ
ート長ＬG，ゲート幅ＷGを有する。
入力電圧Ｖ1が供給される入力ノード１はFETQ1のゲー
トに接続され、FETQ1のドレインは正の電源電圧ＶDDに
接続される。出力電圧Ｖ2が得られる出力ノード２はFET
Q1のソース、FETQ21およびＱ22のドレインに接続され、
接地電位点に接続された共通ノード３はFETQ21およびＱ
22のソースに接続される。FETQ21のゲート・ドレイン間
が短絡接続され、FETQ22のゲート・ソース間が短絡接続
さる。
FETQ21のゲート・ドレイン短絡接続によつて、このFE
TQ21は線形領域で動作し、そのドレイン・ソース電流通
路に流れる電流Ｉ21は次式で与えられる。
Ｉ21＝Ｋ（Ｖ2 2−2VthＶ2） …（28） 出力電圧Ｖ2が充分大きな値である場合、ゲート・ソ
ース短絡接続によつてFETQ22は飽和領域で動作し、その
ドレイン・ソース電流通路に流れる電流Ｉ22は次式で与
えられる。
Ｉ22＝Ｋ（ＶGS22−Ｖth）2 ＝KVth 2 …（29） 従つて、これらのFETQ21,Q22の並列接続に流れる電流
Ｉ2は上記電流Ｉ21と上記電流Ｉ22との和となるので、
上記（28）式，（29）式より、 Ｉ2＝Ｉ21＋Ｉ22 Ｋ（Ｖ2−Ｖth）2 が得られ、次式が得られる。
FETQ1のドレイン・ソース間電圧が充分大きな値であ
る場合、このFETQ1は飽和領域で動作する。出力ノード
２に関して電流の流入もしくは流出が無いとすれば、FE
TQ1のドレイン・ソース電流通路に流れる電流Ｉ1は上記
電流Ｉ2と等しくなるとともに次式で与えられる。
Ｉ1＝Ｋ（ＶGS1−Ｖth）2 ＝Ｉ2 …（31） 従つて、FETQ21のゲート・ソース間電圧ＶGS1は、次
式で与えられる。
従つて、入力電圧Ｖ1に関して、 Ｖ1＝ＶGS1＋Ｖ2＝2V2 が成立し、これから次式が得られる。
以上の説明から明らかなように、FETQ21,Q22の並列接
続の電圧−電流特性はFETQ1の電圧−電流特性と整合す
るため、しきい値電圧Ｖthの変化と無関係に入力電圧Ｖ
1の半分の出力電圧Ｖ2を発生する電圧変換回路として第
12図の回路が動作することが理解できる。
また、第12図の実施例の電圧変換回路の動作限界は、
FETQ21が正しくトランジスタ動作するまでのゲート電圧
Ｖfによつて、 ０＜Ｖ2＜Ｖf と決定される。このゲート電圧Ｖfは第１図の実施例の
場合と同様に決定される。
尚、第12図の実施例においては、しきい値電圧Ｖthが
負の値から正の値に変化して、その結果FETQ1,Q21,Q22
が互いに等しい正のしきい値電圧Ｖthを有するＮチヤン
ネルのエンハンスメント型となつた場合にも、電圧変換
回路としての正常な動作を実現することができる。
すなわち、この場合にはゲート・ソース短絡接続のFE
TQ22はカツトオフし、他のFETQ1,Q21はともに飽和領域
で動作するため、入力電圧Ｖ1の半分の出力電圧Ｖ2が得
られる。
［実施例９］ 第13図は本発明の実施例による電圧変換回路の回路図
を示し、レベルシフト回路８がFETQ22のドレインとFETQ
21のドレインとの間に接続され、レベルシフト回路８の
両端に２つの出力電圧Ｖ3,V2を取り出すことを可能にし
ている点が第12図の実施例と異なり、他は第12図の実施
例と同様である。
レベルシフト回路８によるレベルシフト後の比較的小
さな電圧Ｖ2がFETQ21のドレインに供給されるので、FET
Q21は確実にその線形領域で動作する一方、レベルシフ
ト回路８によるレベルシフト前の比較的大きな電圧Ｖ3
がFETQ22のドレインに供給されるので、FETQ22は確実に
その飽和領域で動作する。
従つて、この第13図の実施例においても、第12図の実
施例で説明した上記（28）式乃至（32）式が同様に成立
する。
一方、レベルシフト回路８の両端の電圧をＶβとする
と、第13図の実施例の入力電圧Ｖ1に関して、 Ｖ1＝ＶGS1＋Ｖβ＋Ｖ2 ＝2V2＋Ｖβ が成立し、これから次式が得られる。
一方、他の出力電圧Ｖ3は、次式で与えられる。
尚、レベルシフト回路８のレベルシフトダイオードＤ
1,D2はシヨツトキーバリアダイオード又はPN接合ダイオ
ードにより構成されることができる。
［実施例10］ 第14図は本発明の実施例による信号処理システムの回
路図を示し、この信号処理システムはカレントミラー回
路10を含んでいる。
このカレントミラー回路10は上述した実施例１乃至実
施例７のいずれかひとつの回路によつて構成され、カレ
ントミラー回路10の入力ノード１は入力電流供給用の定
電流源４を介して第１動作電位供給ノード11に接続さ
れ、カレントミラー回路10の供給ノード３は第２動作電
位供給ノード12に接続されている。尚、定電流源４は抵
抗によつて置換されることが可能である。
一方、第１動作電位供給ノード11は接地電位点に接続
されるとともに、所定の動作電圧ＶSSを供給する電源13
が第１動作電位供給ノード11と第２動作電位供給ノード
12との間に接続されている。
また、カレントミラー回路10の出力ノード２は差動対
トランジスタ14に接続されており、入力ノードIn1のア
ナログ信号もしくはデジタル信号に応答してこの差動対
トランジスタ14はアナログ増幅もしくはデジタル電流切
換の動作を実行する。他の入力ノードIn2のデジタル信
号との論理を得る場合には、例えば破線に示すようにト
ランジスタが追加される。
差動対トランジスタ14はエミツタ結合のバイポーラト
ランジスタによつても構成されることが可能である。し
かし、第14図の実施例においては、ソース結合のFE TQ
10,Q11によつて構成され、FETQ11のゲートには基準電圧
Ｖrefが供給される。
FETQ10,Q11のドレインはそれぞれ負荷手段としての抵
抗Ｒ10,R11の一端に接続され、抵抗Ｒ10,R11の他端はダ
イオードＤ10を介して第１動作電位供給ノード11に接続
されている。
上述した実施例１乃至７で詳細に説明したように、カ
レントミラー回路10中のFETのしきい値電圧の変化にも
かかわらず、定電流源４から供給される入力バイアス電
流Ｉ1が高精度に設定されている場合にはしきい値電圧
の変化と実質的に無関係に出力電流Ｉ2の値が高精度に
設定される。しきい値電圧の設計目標値からの逸脱もし
くは変化は、ICの製造条件もしくは温度変動に起因する
ものであつて避けがたいものである。
このように、FETのしきい値電圧の逸脱もしくは変化
にもかかわらず、差動対トランジスタ14に流れる電流Ｉ
2は高精度に設定されるので、差動対トランジスタ14の
出力電流も高精度に設定されることができる。
従つて、負荷抵抗Ｒ10,R11の両端の間の電圧振幅値も
抵抗Ｒ10,R11の抵抗値と電流Ｉ2とによつて高精度に設
定されることができる。
さらに、差動対トランジスタ14とカレントミラー回路
10に流れる電流Ｉ2が高精度に設定されるため、消費電
力も高精度に設定され、電圧余裕度の比較的小さな電源
13を利用することができる。
尚、負荷抵抗Ｒ10の電圧信号はFETQ12、ダイオードＤ
11,D12を介して出力ノードOut1に伝達され、負荷抵抗Ｒ
11の電圧信号はFETQ13、ダイオードＤ13,D14を介して出
力ノードOut2に伝達される。
出力ノードOut1,Out2と第２動作電位供給ノード12と
の間に接続された回路手段15,16はソースフオロワFETQ
12,Q13のソースフオロワ負荷として動作し、この回路手
段15,16は定電流源もしくは抵抗によつて構成されるこ
とが可能である。
FETQ10〜Ｑ13、ダイオードＤ10〜Ｄ14、抵抗Ｒ10,
R11、回路手段15,16はカレントミラー回路10とともに、
同一のICチツプ上に形成されることが可能である。特
に、このICがGaAsICであり、FETQ10〜Ｑ13がMESFETであ
る場合は、高周波もしくは高速度の信号増幅もしくはデ
ジタル電流切換の信号処理動作を実行することが可能と
なる。これらの信号処理は、アナログ通信，デジタル伝
送，光通信，超高速デジタル信号処理，超高速スーパー
コンピュータの種々の産業分野に利用されることができ
る。
［その他の変形実施例］ 以上、本発明の種々の実施例について詳細に説明した
が、本発明はこれらの実施例に限定されるものでなく本
発明の技術思想の範囲において種々の変形実施形態を採
用することが可能である。
例えば、上述した実施例はすべてＮチヤンネルのFET
について説明したが、電源電圧の極性を変更することに
よつて、ＰチヤンネルのFETを利用できることは言うま
でもない。
また、第６図の実施例の多重連カレントミラー回路と
同様に、第１図乃至第５図および第７図乃至第11図の実
施例または参考例において複数の出力電流を取り出すた
め複数の出力側のFETを接続することによつて多重連カ
レントミラー回路を実現することが可能である。
さらにFETとしては、シリコンのMOSFET,GaAsのMESFET
以外にも、シリコンのMESFET、GaAsもしくは他の化合物
半導体によるHEMT（High Electron Mobility Transisto
r）、シリコンのJFET（接合型FET）など総てのFETを利
用することができる。
また、第８図乃至第11図の実施例または参考例におい
てFETQ2又はＱ2Aのソースと共通ノード３との間にソー
ス抵抗を挿入することによつて、第６図の実施例と同様
に、微小定電流回路として動作させることが可能であ
る。
さらに、第２図乃至第５図の実施例においてFETQ2,Q
2A,Q2AA,Q2ABのソースにソース抵抗を挿入することによ
つて、微小定電流回路として動作させることができる。
また、第７図の実施例においても、FETQ21,Q22のソー
スにソース抵抗を挿入することによつて、微小定電流回
路として動作させることができる。
〔発明の効果〕
本発明の半導体回路によれば、半導体回路を構成する
少なくとも二つのFETがデプレツシヨン型であつたとし
ても、この二つのFETのしきい値電圧が互いに等しい場
合は、この二つのFETの電圧−電流特性が互いに整合す
るので、FETのしきい値電圧の変化にもかかわらず、こ
の半導体回路の電気的特性の変化を極めて小さくするこ
とができる。
本発明の信号処理システムによれば、カレントミラー
回路は上記半導体回路の構成であるため、その出力電流
はFETのしきい値電圧の変化にもかかわらず高精度に設
定され、この高精度に設定された出力電流が差動対トラ
ンジスタの動作電流となるので、差動対トランジスタの
出力信号さらに消費電力をFETのしきい値電圧の変化に
対して極めて小さくすることができる。
【図面の簡単な説明】
第１図乃至第７図はそれぞれ本発明の実施例によるカレ
ントミラー回路の回路図を示し、第８図乃至第11図はそ
れぞれ本発明の参考例によるカレントミラー回路を示
し、第12図乃至第13図はそれぞれ本発明の実施例による
電圧変換回路の回路図を示し、第14図は本発明の実施例
による信号処理システムの回路図を示す。 １……入力ノード、２……出力ノード、３……共通ノー
ド、４……定電流源、５……負荷抵抗、Ｑ11,Q12,Q2…F
ET。
フロントページの続き (72)発明者 田中 聡 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 八田 康 東京都青梅市今井2326番地 株式会社日 立製作所コンピユータ事業部デバイス開 発センタ内 (72)発明者 永田 穰 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭62−57304（ＪＰ，Ａ)

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】互いに実質的に等しいしきい値電圧を有す
    る第１、第２および第３の電界効果トランジスタを具備
    し、 上記第１の電界効果トランジスタのゲートとドレインと
    が電気的に接続され、 上記第２の電界効果トランジスタのゲートとソースとが
    電気的に接続され、 上記第１の電界効果トランジスタのソースと上記第２の
    電界効果トランジスタのソースと上記３の電界効果トラ
    ンジスタのソースとは共通ノードに電気的に接続され、 上記第１の電界効果トランジスタのゲートとドレインお
    よび上記第２の電界効果トランジスタのドレインは上記
    第３の電界効果トランジスタのゲートに電気的に接続さ
    れ、 上記第１の電界効果トランジスタのドレイン・ソース電
    流通路と上記第２の電界効果トランジスタのドレイン・
    ソース電流通路とが入力ノードと上記共通ノードとの間
    に電気的に並列接続され、 上記第３の電界効果トランジスタのドレインは出力ノー
    ドに電気的に接続され、 上記第１、第２および第３の電界効果トランジスタの上
    記しきい値電圧の変化にもかかわらず上記並列接続の電
    圧−電流特性が第３の電界効果トランジスタのゲート・
    ソース間の電圧−電流特性と整合することを特徴とする
    半導体回路。
  2. 【請求項２】上記第１の電界効果トランジスタのゲート
    とドレインおよび上記第３の電界効果トランジスタのゲ
    ートにはレベルシフト回路の一端が電気的に接続され、
    該レベルシフト回路の他端は上記第２の電界効果トラン
    ジスタのドレインと上記入力ノードとに電気的に接続さ
    れ、 上記第１、第２および第３の電界効果トランジスタは集
    積回路のひとつのチップ中に形成されたことを特徴とす
    る請求項１に記載の半導体回路。
  3. 【請求項３】入力ノードと、 出力ノードと、 共通ノードと、 互いに実質的に等しいしきい値電圧を有する第１、第２
    および第３の電界効果トランジスタを具備し、 上記入力ノードに上記第１の電界効果トランジスタのゲ
    ートとドレイン、上記第２の電界効果トランジスタのド
    レイン、上記第３の電界効果トランジスタのゲートが電
    気的に接続され、 上記出力ノードに上記第３の電界効果トランジスタのド
    レインが接続され、 上記共通ノードに上記第１の電界効果トランジスタのソ
    ース、上記第２の電界効果トランジスタのゲートとソー
    ス、上記３の電界効果トランジスタのソースが電気的に
    接続されることにより、上記第１の電界効果トランジス
    タのドレイン・ソース電流通路と上記第２の電界効果ト
    ランジスタのドレイン・ソース電流通路とが入力ノード
    と上記共通ノードとの間に電気的に並列接続され、 上記第１、第２および第３の電界効果トランジスタの上
    記しきい値電圧の変化にもかかわらず上記並列接続の電
    圧−電流特性が第３の電界効果トランジスタのゲート・
    ソース間の電圧−電流特性と整合することを特徴とする
    カレントミラー回路。
  4. 【請求項４】上記第１の電界効果トランジスタのゲート
    とドレインおよび上記第３の電界効果トランジスタのゲ
    ートにはレベルシフト回路の一端が電気的に接続され、
    該レベルシフト回路の他端は上記第２の電界効果トラン
    ジスタのドレインと上記入力ノードとに電気的に接続さ
    れ、 上記第１、第２および第３の電界効果トランジスタは集
    積回路のひとつのチップ中に形成されたことを特徴とす
    る請求項３に記載のカレントミラー回路。
  5. 【請求項５】入力ノードと、 出力ノードと、 共通ノードと、 互いに実質的に等しいしきい値電圧を有する第１、第
    ２、第３および第４の電界効果トランジスタを具備し、 上記入力ノードに上記第１の電界効果トランジスタのド
    レインと上記第４の電界効果トランジスタのゲートが電
    気的に接続され、 上記出力ノードに上記第４の電界効果トランジスタのド
    レインが接続され、 上記共通ノードに上記第１、第２および第３の電界効果
    トランジスタのソースおよび上記第３の電界効果トラン
    ジスタのゲートが電気的に接続され、 上記第１の電界効果トランジスタのゲートに上記第２の
    電界効果トランジスタのゲートおよびドレイン、上記第
    ３の電界効果トランジスタのドレイン、上記第４の電界
    効果トランジスタのソースが電気的に接続されることに
    より、上記第２の電界効果トランジスタのドレイン・ソ
    ース電流通路と上記第３の電界効果トランジスタのドレ
    イン・ソース電流通路とが上記第１の電界効果トランジ
    スタのゲート・ソース間に電気的に並列接続され、 上記第１、第２、第３および第４の電界効果トランジス
    タの上記しきい値電圧の変化にもかかわらず上記並列接
    続の電圧−電流特性が第１の電界効果トランジスタのゲ
    ート・ソース間の電圧−電流特性と整合することを特徴
    とするカレントミラー回路。
  6. 【請求項６】上記第１、第２、第３および第４の電界効
    果トランジスタは集積回路のひとつのチップ中に形成さ
    れたことを特徴とする請求項５に記載のカレントミラー
    回路。
  7. 【請求項７】第１動作電位供給ノードと、 第２動作電位供給ノードと、 上記第１動作電位供給ノードと上記第２動作電位供給ノ
    ードとの間に接続された電源と、 共通ノードが上記第２動作電位供給ノードに接続された
    カレントミラー回路と、 上記カレントミラー回路の入力ノードと上記第１動作電
    位供給ノードとの間に接続された電流供給手段と、 上記カレントミラー回路の出力ノードと上記第１動作電
    位供給ノードとの間に接続された差動対トランジスタと
    を具備してなる半導体回路であって、 上記カレントミラー回路は請求項３に記載のカレントミ
    ラー回路であることを特徴とする半導体回路。
  8. 【請求項８】第１動作電位供給ノードと、 第２動作電位供給ノードと、 上記第１動作電位供給ノードと上記第２動作電位供給ノ
    ードとの間に接続された電源と、 共通ノードが上記第２動作電位供給ノードに接続された
    カレントミラー回路と、 上記カレントミラー回路の入力ノードと上記第１動作電
    位供給ノードとの間に接続された電流供給手段と、 上記カレントミラー回路の出力ノードと上記第１動作電
    位供給ノードとの間に接続された差動対トランジスタと
    を具備してなる半導体回路であって、 上記カレントミラー回路は請求項４に記載のカレントミ
    ラー回路であることを特徴とする半導体回路。
  9. 【請求項９】第１動作電位供給ノードと、 第２動作電位供給ノードと、 上記第１動作電位供給ノードと上記第２動作電位供給ノ
    ードとの間に接続された電源と、 共通ノードが上記第２動作電位供給ノードに接続された
    カレントミラー回路と、 上記カレントミラー回路の入力ノードと上記第１動作電
    位供給ノードとの間に接続された電流供給手段と、 上記カレントミラー回路の出力ノードと上記第１動作電
    位供給ノードとの間に接続された差動対トランジスタと
    を具備してなる半導体回路であって、 上記カレントミラー回路は請求項５に記載のカレントミ
    ラー回路であることを特徴とする半導体回路。
  10. 【請求項１０】第１動作電位供給ノードと、 第２動作電位供給ノードと、 上記第１動作電位供給ノードと上記第２動作電位供給ノ
    ードとの間に接続された電源と、 共通ノードが上記第２動作電位供給ノードに接続された
    カレントミラー回路と、 上記カレントミラー回路の入力ノードと上記第１動作電
    位供給ノードとの間に接続された電流供給手段と、 上記カレントミラー回路の出力ノードと上記第１動作電
    位供給ノードとの間に接続された差動対トランジスタと
    を具備してなる半導体回路であって、 上記カレントミラー回路は請求項６に記載のカレントミ
    ラー回路であることを特徴とする半導体回路。
  11. 【請求項１１】ゲートに入力信号電圧が印加され、ドレ
    インが第１動作電位点に電気的に接続された第１の電界
    効果トランジスタと、 ソースが第２動作電位点に電気的に接続された第２の電
    界効果トランジスタと、 ゲートおよびソースが上記第２動作電位点に電気的に接
    続された第３の電界効果トランジスタとを具備してな
    り、 上記第１、第２および第３の電界効果トランジスタは互
    いに実質的に等しいしきい値電圧を有してなり、 上記第２の電界効果トランジスタのゲートおよびドレイ
    ンが上記第１の電界効果トランジスタのソースと電気的
    に接続され、上記第３の電界効果トランジスタのドレイ
    ンが上記第１の電界効果トランジスタのソースと電気的
    に接続されることにより、上記第２の電界効果トランジ
    スタのドレイン・ソース電流通路と上記第３の電界効果
    トランジスタのドレイン・ソース電流通路とが上記第１
    の電界効果トランジスタのソースと上記第２動作電位点
    との間に電気的に並列接続され、 上記第１、第２および第３の電界効果トランジスタの上
    記しきい値電圧の変化にもかかわらず上記並列接続の電
    圧−電流特性が第１の電界効果トランジスタのゲート・
    ソース間の電圧−電流特性と整合し、 上記第１の電界効果トランジスタのソースと上記第２の
    電界効果トランジスタのドレインとの少なくとも一方か
    ら電圧変換出力を得ることを特徴とする半導体回路。
  12. 【請求項１２】上記第１の電界効果トランジスタのソー
    スおよび上記第３の電界効果トランジスタのドレインに
    はレベルシフト回路の一端が電気的に接続され、該レベ
    ルシフト回路の他端は上記第２の電界効果トランジスタ
    のゲートおよびドレインに電気的に接続され、 上記第１、第２および第３の電界効果トランジスタは集
    積回路のひとつのチップ中に形成されたことを特徴とす
    る請求項11に記載の半導体回路。
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