KR0142571B1 - 반도체회로 및 그것을 사용한 신호처리 시스템 - Google Patents

반도체회로 및 그것을 사용한 신호처리 시스템

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KR0142571B1 KR1019890008450A KR890008450A KR0142571B1 KR 0142571 B1 KR0142571 B1 KR 0142571B1 KR 1019890008450 A KR1019890008450 A KR 1019890008450A KR 890008450 A KR890008450 A KR 890008450A KR 0142571 B1 KR0142571 B1 KR 0142571B1
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Abstract

내용없음

Description

반도체회로 및 그것을 사용한 신호처리 시스템
제1도~제11도는 각각 본 발명의 실시예에 의한 전류미리회로의 회로도.
제12도 및 제13도는 각각 본 발명의 실시예에 의한 전압변환회로의 회로도.
제14도는 본 발명의 실시예에 의한 신호처리 시스템의 회로도.
*도면의 주요부분에 대한 부호의 설명
1:입력노드2:출력노드
3:공통노드4:정전류원
5:저항6,7:레벨시프트회로
7,7A,7B:분압회로10:전류미러회로
11:제1동작전위 공급노드12:제2동작전위 공급노드
14:차동쌍 트랜지스터15,16:회로수단
본 발명은 전계효과 트랜지스터(이하, FET라 한다)로 구성된 반도체회로에 관한 것으로서, 특히 반도체회로의 전기적특성을 집적회로(이하, IC라 한다)내에 구성된 FET의 임계값전압과 관계없게 하는데 적합하고 또 이 반도체회로를 사용한 신호처리시스템에 관한 것이다.
FET를 사용한 전류원회로에 대해서는 Analysis and Design of Analog Integrated Circuit Second Edition (1984) John Wiley Sons, Inc. PP. 709-718에 있어서 설명되어 있다.
이러한 종류의 전류원회로는 전류미러회로(current mirror circuit)라고 불리며, 입력노드, 공통노드 및 출력노드를 갖고, 상기 입력노드와 상기 공통노드 사이에는 제1 FET의 드레인-소오스 전류통로가 접속되고, 상기 출력노드와 상기 공통노드 사이에는 제2 FET의 드레인-소오스 전류통로가 접속되며, 제1 FET의 게이트와 제2 FET의 게이트는 공통접속됨과 동시에 제1 FET의 드레인에 단락되어 있다.
제1 및 제2 FET는 모두 엔한스먼트형(enhancement type)의 트랜지스터로서, 게이트와 드레인이 단락된 제1 FET는 그의 게이트-소오스간 전압이 임계값 전압이상인 경우에 포화영역에서 동작하고, 출력노드와 공통노드 사이의 전압이 충분한 값인 경우에 제2 FET는 포화영역에서 동작한다.
전류미러회로의 입력전류가 게이트와 드레인이 단락접속된 제1 FET의 드레인-소오스 전류통로로 흐르는 것에 의해서 게이트-소오스간 전압이 발생하고, 이 게이트-소오스간 전압이 제2 FET의 게이트와 소오스 사이에 인가된다. 제1 및 제2 FET의 임계값전압과 실효소자면적이 서로 동일한 경우에는 입력전류의 값과 동일한 출력전류가 제2 FET의 드레인-소오스 전류통로로 흐른다.
제2 FET의 실효소자면적이 제1 FET의 2배인 경우, 출력전류는 입력전류의 2배로 된다.
이와 같이, 전류미러회로의 입력노드로 소정값의 입력전류를 공급하면 이 입력전류값에 비례하는 출력전류를 출력노드로 흘려보내므로, 거울에 의한 반사와 유사(analogy)하여 이러한 종류의 회로를 전류미러회로라고 부르고 있다.
최근 GaAs FET에 의한 고속디바이스에 있어서는 공핍형(depletion type)의 FET의 게이트와 드레인을 단락시키면 이 게이트와 드레인이 단락접속된 공핍형 FET는 엔한스먼트형의 경우와 같이 포화영역에서 동작하지 않고 선형영역(linear region)에서 동작하기 때문에, 상술한 바와 같은 전류미러회로 등의 반도체회로를 공핍형 FET로 구성하면 이 반도체회로의 전기적특성이 공핍형 FET의 임계값전압에 크게 의존한다는 문제가 본원 발명자들의 검토에 의해서 명확하게 되었다.
예를 들면, 공핍형 FET에 의해 구서된 전류미러회로에 있어서 출력전류는 입력전류에 의존할 뿐만 아니라 임계값전압에도 의존한다. IC의 제조조건 또는 온도변동 등의 영향에 의해서 FET의 임계값전압은 그의 설계목표값에서 큰 일탈(편차)를 보인다. 이와 같이, FET의 임계값전압이 그의 설계목표값에서 일탈하면, 전류미러회로의 출력전류도 그의 설계목표값에서 일탈하는 결과로 되고 전류미러회로를 포함한 IC의 소비전력 등의 각종 전기적 특성도 그들의 설계목표값에서 일탈한다.
본 발명은 상술한 본원 발명자에 의한 검토결과를 기초로 해서 이루어진 것으로서, 그 기본적인 목적은 FET의 임계값전압의 변화에 대해 그의 전기적특성의 변화의존성이 매우 작은 반도체회로를 제공하는 것이다.
본 발명의 다른 목적은 차동쌍 트랜지스터와 전류미러회로를 구비한 신호처리시스템에 있어서, 차동쌍 트랜지스터의 출력신호전류 더 나아가서는 소비전력을 FET의 임계값 전압의 변화에 대해서 실질적으로 관계없는 것으로 하는 것이다.
본 발명의 반도체회로의 1실시예에 의하면 상술한 기본적인 목적을 달성하기 위해서, 게이트와 드레인이 단락접속된 제1 FET의 드레인-소오스 전류통로와 병렬로 게이트와 소오스가 단락접속된 다른 FET의 드레인-소오스 전류통로가 접속된다.
본 발명의 반도체회로의 다른 실시예에 의하면 상술한 기본적인 목적을 달성하기 위해서, 제1 FET의 드레인-소오스 전류통로와 병렬로 분압회로가 접속되고, 이 분압회로의 분압출력전압이 제1 FET 및 제2 FET의 게이트와 소오스 사이로 공급된다.
본 발명의 신호처리 시스템의 실시예에 의하면 상기와 다른 목적을 달성하기 우해서, 차동쌍 트랜지스터의 동작전류를 전류미러회로가 설정하고, 이 전류미러회로는 상기 반도체회로의 1실시예 또는 상기 반도체회로의 다른 실시예로 구성되어 있다.
본 발명의 반도체회로의 1실시예에 있어서 제1 FET와 다른 FET가 공핍형인 경우를 상정한다.
게이트와 드레인이 단락접속된 제1 FET의 드레인-소오스 전류통로에 흐르는 전류는 선형영역의 특성에 의해 결정되고, 게이트와 소오스가 단락접속되는 것에 의해서 그의 게이트-소오스간 전압VGS=0인 다른 FET의 드레인-소오스 전류통로에 흐르는 전류는 VGS=0에 있어서의 포화영역의 특성에 의해 결정된다.
따라서, 제1 FET와 다른 FET와의 병렬접속통로에 흐르는 전류는 제1 FET에 흐르는 전류와 다른 FET에 흐르는 전류의 합으로 되고, 이 합의 전류는 게이트와 드레인과의 단락접속에도 불구하고 포화영역에서 동작함과 동시에 게이트-소오스간 전압이 이 합의 전류와 임계값전압에 의존하는 공핍형 FET의 드레인-소오스 전류통로에 흐르는 전류와 동일한 값으로 된다.
이와 같이 해서, 제1 FET와 다른 FET와의 병렬접속의 전압-전류특성은 동일한 임계값전압을 갖고 있음과 동시에 포화영역에서 동작하는 공핍형의 제2 FET의 전압-전류특성과 정합하기 때문에, FET의 임계값전압의 변화에 대해서 그의 전기적 특서으이 변화가 적은 반도체회로를 제공할 수 있게 된다.
본 발명의 반도체회로의 다른 실시예에 있어서 제1 및 제2 FET가 모두 공핍형인 경우를 상정한다.
분압회로의 양끝(兩端) 사이의 비교적 큰 전압이 제1 FET의 드레인과 소오스 사이로 공급되고 분압회로의 비교적 작은 분압출력전압이 제1 FET의 게이트와 소오스 사이로 공급되므로, 제1 FET의 부(負)의 값인 임계값전압Vth를 갖고 있다고 하더라도 제1 FET는 포화영역에서 동작한다.
한편, 분압회로의 상기 분압출력전압이 그의 게이트와 소오스 사이로 공급되는 제2 FET도 포화영역에서 동작하므로, 제2 FET의 임계값전압이 제1 FET의 임계값전압과 동일한 경우에는 제1 FET의 전압-전류특성은 제2 FET의 전압-전류특성과 정합하기 때문에 FET의 임계값전압의 변화에 대해서 그의 전기적 특성의 변화가 적은 반도체회로를 제공할 수 있게 된다.
본 발명의 신호처리시스템의 실시예에 있어서 전류미러회로의 입력전류가 고정밀도로 설정되어 있는 경우에는 전류미러회로의 출력전류는 FET의 임계값전압의 변화에도 불구하고 고정밀도로 설정된다. 전류미러회로의 출력전류는 차동쌍 트랜지스터의 소오스결합노드 또는 에미터결합노드에 흐르는 차동쌍 트랜지스터의 동작전류로 되므로, 차동쌍 트랜지스터의 드레인 또는 컬렉터에 흐르는 출력신호전류 더 나아가서는 소비전력을 FET의 임계값전압의 변화에 대해서 실질적으로 관계없는 것으로 할 수가 있다.
[실시예1]
제1도는 본 발명의 실시예에 의한 전류미러회로의 회로도로서, 이 회로는 입력노드(1), 출력노드(2), 공통노드(3)을 갖고 있음과 동시에 N채널의 공핍형 FET Q11, Q12, Q2를 갖는다.
이들 FET Q11, Q12, Q2는 예를 들면 GaAs IC내부에서 서로 근접한 장소에 형성된 MESFET(Metal Semiconductor Field-Effect Transistor)이지만, 실리콘칩내에 형성된 MOSFET도 완전히 동일하게 동작가능하다. 이들 FET는 서로 동일한 임계값전압Vth(부의 값), 게이트길이LG, 게이트폭WG를 갖는다.
입력노드(1)에는 제1 FET Q11의 게이트와 드레인, 제2 FET Q2의 게이트, 다른 FET Q12의 드레인이 접속되고, 출력노드(2)에는 제2 FET Q2의 드레인이 접속되고, 공통노드(3)에는 제1 FET Q11의 소오스, 제2 FET Q2의 소오스, 다른 FET Q12의 게이트와 소오스가 접속되어 있다.
공통노드(3)은 접지전위점GND에 접속되고, 입력노드(1)은 입력전류 공급용의 정전류원(4)를 거쳐서 정(正)의 전원전압VDD에 접속되고, 출력노드(2)는 부하로서의 저항(5)를 거쳐서 전원전압VDD에 접속되어 있다. 또한, 정전류원(4)는 저항에 의해서 치환되는 것도 가능하다.
종래부터 공지되어 있는 전류미러회로와 비교하면, 게이트와 소오스가 단락접속된 다른 FET Q12를 입력노드(1)과 공통노드(3) 사이에 접속한 것이 본 실시예의 회로접속상의 큰 특징이다.
이하, 본 실시예에 의한 전류미러회로의 회로동작에 대해서 상세하게 설명한다.
먼저, 공통노드(3)과 입력노드(1) 사이의 전압을 V1, 입력노드(1)에 흐르는 전류를 I1, 출력노드(2)에 흐르는 전류를 I2로 한다.
게이트와 드레인이 단락접속된 공핍형의 제1 FET Q11의 게이트-소오스간 전압VGS11=V1, 드레인-소오스간 전압VDS11=V1, 부의 값인 임계값 전압Vth사이에는
VGS11-VthVDS11
의 관계가 성립하므로, 이 제1 FET Q11은 선형영역(3극관 영역(triode region))에서 동작한다.
따라서, 이 제1 FET Q11의 드레인-소오스 전류통로에 흐르는 전류I11은 다음 식에 의해 주어진다.
Figure kpo00001
여기서, 채널정수K는 Q11의 게이트폭WG에 비례하고 게이트길이LG에 역비례하는 정수이다.
한편, 충분히 큰 입력전류I1이 공급된다고 하면, 공통노드(3)과 입력노드(1) 사이의 전압V1도 충분히 큰 값으로 되고, 게이트와 소오스가 단락접속된 공핍형의 다른 FET Q12의 게이트-소오스간 전압VGS12=0, 부의 임계값전압, 드레인-소오스간 전압VDS12=V1사이에는
VGS12-VthVDS12
의 관계가 성립하므로, 상기 다른 FET Q12는 포화영역(5극관 영역(pentode region))에서 동작한다.
따라서, 상기 다른 FET Q12의 드레인-소오스 전류통로에 흐르는 전류I12는 다음 식에 의해 주어진다.
Figure kpo00002
따라서, 제1 FET Q11과 다른 FET Q12와의 병렬접속회로에 흐르는 전류I1은 상기 전류I11과 상기 전류 I12의 합으로 되므로, 상기 식 1 및 2에서
I1=I11+I12
=K(V1-Vth)2
이 얻어지고, 다음 식이 얻어진다.
Figure kpo00003
한편, 공통노드(3)과 출력노드(2) 사이의 전압 V2, 상기 전압V1, 부의 임계값전압Vth 사이에는
V1-VthV2
의 관계가 성립하므로, 이 제2 FET Q2는 포화영역(5극관 영역)에서 동작하고, 이 제2 FET Q2의 드레인-소오스 전류통로에 흐르는 전류I2는 다음 식에 의해 주어진다.
Figure kpo00004
상기 식 3을 상기 식 4에 대입하면, 다음 식이 얻어진다.
Figure kpo00005
이상의 설명에서 명확한 바와 같이, 제1 FET Q11과 다른 FET Q12와의 병렬접속에 의해서 제1 FET Q11의 게이트-소오스간 전압V1은 식 3에 나타낸 바와 같이 입력전류I1과 임계값전압Vth에 의존한다. 상기 식 3에 표시되는 제1 FET Q11과 다른 FET Q12와의 병렬접속의 전압-전류특성은 상기 식 4 및 5에 나타낸 바와 같이 동일한 임계값전압 Vth를 갖고 있음과 도잇에 포화영역에서 동작하는 제2 FET Q2의 전압-전류특성과 정합하기 때문에, 제2 FET Q2의 드레인-소오스 전류통로에 흐르는 전류 즉 전류미러회로의 출력전류I2는 입력전류I1과 동일하게 되고, 이 출력전류I2는 입력전류I1및 정수K에 의해서 결정되며 임계값전압Vth의 변화에 관계없는 것으로 된다.
또한, 제2 FET Q2의 게이트폭이 제1 FET Q11및 다른 FET Q12의 게이트폭의 N배인 경우, 출력전류I2와 입력전류I1의 관계는 다음 식에 의해 주어진다.
Figure kpo00006
한련, 제1도르이 실시예의 전류미러회로의 동작한계는 FET Q11, Q2가 정상적으로 트랜지스터동작을 실행할 때까지의 게이트전압V1에 의해서
0V1Vf
로 결정된다.
GaAs의 MESFET의 경우에 Vf는 MESFET의 게이트의 쇼트키집합(Schottky junction)을 통해 순방향전류가 흐르기시작하는 전압(약600mV)이라고 고려할 수 있고, 실리콘의 MOSFET인 경우에 Vf는 게이트절연막의 파괴전압 또는 열전자(hot electrons)에 의한 특성이상 발생전압이라고 고려할 수가 있다. 이와 같이, 실리콘의 MOSFET와 비교하면, GaAs의 MESFET인 경우에 동작이 허용되는 게이트전압은 순방향으로 600mV이하와 같이 좁은 범위로 한정되는 점에 주의할 필요가 있다.
또한, 제1도의 실시예의 전류미러회로에 있어서는 임계값전압Vth가 부의 값에서 정의 값으로 변화하고, 그 결과 FET Q11, Q12, Q2가 서로 동리한 정의 임계값전압Vth를 갖는 N채널의 엔한스먼트형으로 된 경우에도 전류미러회로로서의 정상적인 동작을 실현할 수 있다.
즉, 이 경우에는 게이트와 소오스가 단락접속된 FET Q12는 차단(컷오프)되어 조앨부터 공지인 전류미러회로와 마찬가지로 FET Q11, Q2는 모두 포화영역에서 동작하기 때문에, I2=NI1의 관계에 있는 출력전류I2를 얻을 수가 있다.
[실시예2]
제2도는 본 발명의 실시예에 의한 전류미러회로의 회로도로서, 레벨시프트회로(level shift circuit)(6)이 입력노드(1) 및 다른 FET Q12의 드레인과 제1 FET Q11의 드레인 사이에 접속되어 있는 점이 제1도의 실시예와 다르며, 그밖의 사항은 제1도의 실시예와 동일하다.
레벨시프트회로(6)에 의한 레벨시프트후의 비교적 작은 전압V1이 제1 FET Q11의 드레인으로 공급되므로 제1 FET Q11은 확실하게 그의 선형영역에서 동작하며, 그 반면 레벨시프트회로(6)에 의한 레벨시프트전의 비교적 큰 전압VLS+V1이 게이트와 소오스가 단락접속된 공핍형의 다른 FET Q12의 드레인으로 공급되므로 제2 FET Q12는 확실하게 그의 포화영역에서 동작한다.
따라서, 이 제2도의 실시예에 있어서도 제1도의 실시예에서 설명한 상기식 1~5가
성립하므로, 제2도의 전류미러회로의 출력전류I2도 입력전류I1및 정수K에 의해서
결정되며 임계값전압Vth의 변화와 관계없는 것으로 된다.
또한, 레벨시프트전압VLS를 발생하는 레벨시프트회로(6)은 저항, 순방향으로 접속되는 쇼트키 장벽다이오드, 게이트와 드레인이 단락접속된 FET 또는 이들의 조합에 의해 구성될 수가 있다.
한편, 레벨시프트회로(6)과 마찬가지인 레벨시프트회로가 출력노드(2)와 제2 FET Q2의 드레인 사이에 접속될 수 있다.
[실시예 3]
제3도는 본 발명의 실시예에 의한 전류미러회로의 회로도로서, 제2도의 제2 FET Q2가 제3도에 있어서는 드레인-소오스 전류통로가 캐스테이드(cascade)접속됨과 동시에 다른 FET Q11, Q12와 동일한 임계값전압Vth를 갖는 2개의 FET Q2A, Q2B에 의해서 치환되고, 레벨시프트회로(6)의 한쪽끝과 다른쪽끝이 FET Q2B의 게이트와 FET Q2A의 게이트에 각각 접속되고, 레벨시프트회로(6)의 양끝의 전압VLS가 상기 전압V1보다 큰 값(VLSV1)으로 설정되어 있는 점이 제2도의 실시예와 다르며 그 밖의 사항은 제2도의 실시예와 동일하다.
제3도의 2개의 FET Q2A, Q2B의 캐스케이드접속에 의해 출력노드(2)와 공통노드(3) 사이에 고내압화가 실현된다. 즉, 출력노드(2)에 있어서의 전압의 상승에도 불구하고 FET Q2B의 소오스의 전압상승은 매우 작게 억제되므로, FET Q2A의 드레인-소오스 전류통로에 흐르는 전류 즉 출력전류I2도 거의 일정한 값으로 유지된다.
레벨시프트회로(6)에 의한 레벨시프트전압VLS를 VLSV1으로 하는 설정조건의 필요성에 대해서는 다음에 기술하는 실시예4에 있어서 상세하게 설명된다.
[실시예4]
제4도는 본 발명의 실시예에 의한 전류미러회로의 회로도로서, FET Q12, Q11A, Q11B, Q2AA, Q2AB, Q2B는 서로 동일한 임계값전압Vth(부의 값)를 갖는 N채널의 공핍형 FET이다.
제3도의 레벨시프트회로(6)은 제4도에 있어서는 게이트와 드레인이 단락접속된 FET Q11B에 의해서 구성되고, 제3도의 FET Q11, Q2A는 제4도에 있어서는 FET Q11A, Q2AA에 의해서 치환되고, 제4도에 있어서는 게이트와 소오스가 단락접속된 FET Q2AB의 드레인-소오스 전류통로가 FET Q2AA의 드레인-소오스 전류통로와 병렬접속되고, 레벨시프트회로(6)의 레벨시프트전압VLS가 상기 전압V1과 동일하게 설정되어 있는 점이 제4도의 제3도와의 차이점이고 그 밖의 사항은 제3도의 실시예와 동일하다.
우선, 제4도에 있어서 FET Q2AB가 접속되어 있지 않은 경우에 대해서 이하 검토한다.
FET Q11A, Q11B는 서로 동이한 임계값전압Vth, 동일한 게이트폭WG, 동일한 게이트길이LG를 갖고, 각 드레인-소오스 전류통로에 흐르는 전류I11A, I11B에는 I11A=I11B의 관계가 성립하므로, 레벨시프트회로(6)의 레벨시프트전압VLS와 상기 전압V1은 서로 동일하게 된다(VLS=V1).
한편, 제1도의 실시예의 경우와 마찬가지로 상기 식 1~3이 성립하여
Figure kpo00007
의 관계가 주어진다.
캐스케이드접속된 FET Q2AA, Q2B가 모두 포화영역에서 동작한다고 가정하면, FET Q2AA의 드레인-소오스 전류통로에 흐르는 전류는 다음 식에 의해 주어진다.
상기 식 7을 상기 식 8에 대입하면, I2=I1의 관계가 성립한다.
이 I2=I1의 전류가 그의 드레인-소오스 전류통로에 흐르는 FET Q2B의 게이트-소오스간 전압VGS2B를 다음 식에서 구한다.
Figure kpo00009
따라서, 이 식 9와 상기 식 7 및 8에 의해서 다음 식이 얻어진다.
Figure kpo00010
이 게이트-소오스간 전압VGS2B에서 FET Q2B의 소오스의 전압VX를 하기에서 구한다.
VX=V1+VLS-VGS2B
=
Figure kpo00011
=VGS2B=VGS2AA=VLS=V1
임계값전압Vth가 부의 값이기 때문에, VGS2A-Vth와 VX사이에 VGS2A-VthVX의 관계가 성립하여 FET Q2AA는 포화영역에서 동작할 수 없고 선형역에서 동작한다는 것을 이해할 수 있다.
이것은 레벨시프트회로(6)에 의한 레벨시프트전압VLS가 상기 전압 V1과 동일하게 설정되어 있는 경우(VLS=V1), FET Q2AA는 포화영역이 아닌 선형영역에서 동작하고, 상기 식 9 및 10이 성립하지 않아 I2=I1로 되지 않는 것을 의미한다.
따라서, 제4도에 있어서는 특히 게이트와 소오스가 단락접속된 FET Q2AB의 드레인-소오스 전류통로가 FET Q2AA의 드레인-소오스 전류통로와 병렬접속되어 있다. 이 병렬접속에 흐르는 전류I2A는 FET Q2AA에 흐르는 전류I2AA와 FET Q2AB에 흐르는 전류I2AB의 합으로 된다.
게이트-소오스간 전압VGS2AA=V1, 드레인-소오스간 전압VDS2AA=VX=V1인 FET Q2AA는 선형영역에서 동작하므로, FET Q2AA에 흐르는 전류I2AA는 다음 식에 의해 주어진다.
Figure kpo00012
게이트와 소오스가 단락접속된 FET Q2AB는 포화영역에서 동작하므로, FET Q2AB에 흐르는 전류I2AB는 다음 식에 의해 주어진다.
Figure kpo00013
따라서, FET Q2AA, Q2AB의 병렬접속에 흐르는 전류 I2A=I2AA+I2AB는 상기식 11 및 12를 대입하는 것에 의해 다음 식과 같이 구해지고, 상기 식 7을 또 대입하면 최종적으로 다음과 같이 된다.
Figure kpo00014
FET Q2B의 드레인-소오스간 전압VDS2B가 충분히 큰 값인 경우에 이 FET Q2B는 포화영역에서 동작하므로, 이 FET Q2B에 흐르는 전류I2는 상기 식 8에서 주어지고 I2=I1의 관계가 얻어진다.
I2=2I1의 관계를 얻기 위해서는 FET Q2B, Q2AA, Q2AB의 게이트폭WG를 다른 FET Q11A, Q11B, Q12의 게이트폭의 2배로 설정하면 좋다.
[실시예5]
제5도는 본 발명의 실시예에 의한 전류미러회로의 회로도로서, GaAs IC내부에서 서로 근접한 장소에 형성된 N채널의 공핍형 MESFET Q12A, Q12B, Q11A, Q11B, Q2AA, Q2AB, Q2B는 서로 동일한 임계값전압Vth, 게이트길이LG, 게이트폭WG를 갖는다.
게이트와 드레인이 단락접속된 FET QQ11A와 게이트와 소오스가 단락접속된 FET Q12A의 병렬접속과 게이트와 드레인이 단락접속된 FET Q11B와 게이트와 소오스가 단락접속된 FET Q12B의 병렬접속이 직렬접속되어 있는 점이 제4도의 실시예와 다르며, 그 밖의 회로접속 및 회로동작은 제4도의 실시예와 마찬가지이다.
[실시예6]
제6도는 본 발명의 실시예에 의한 전류미러회로의 회로도로서, FET Q2의 소오스와 공통노드(3) 사이에 소오스저항RS가 접속되어 있는 점이 제1도와의 상이점이며 그 밖의 회로접속은 제1도의 실시예와 마찬가지이다.
이 제6도의 실시예에 있어서도 상기 식 1~ 식 3이 성립한다.
한편, 소오스에 소오스저항RS가 접속된 FET Q2의 게이트-소오스간 전압VGS2에 관해서 VGS2=V1-RSI2의 관계가 성립하여 FET Q2는 포화영역에서 동작하기 때문에 다음 식이 성립한다.
Figure kpo00015
상기 식 14에 상기 식 3을 대입하면 다음 식이 얻어진다.
Figure kpo00016
또, 상기 식 15의 양변의 제곱근(평방근을 취하면 다음과 같이 변형할 수 있다.
Figure kpo00017
여기서,
Figure kpo00018
로 하면 다음 식이 얻어진다.
Figure kpo00019
이 2차방정식에서 y를 구하면,
Figure kpo00020
와 같이 된다. 그러나 y0이므로,
Figure kpo00021
로 되어 다음 식이 얻어진다.
Figure kpo00022
소오스저항RS가 충분히 작은 값인 경우에는
Figure kpo00023
로 되므로, 상기 식 16은 다음과 같이 근사된다.
I2≒I1
소오스저항RS가 충분히 큰 값인 경우에는
Figure kpo00024
로 되므로, 상기식 16은 다음과 같이 근사된다.
Figure kpo00025
이상의 설명에서 명확한 바와 같이, 제6도의 전류미러회로는 소오스저항RS를 비교적 큰 값으로 설정하는 것에 의해서 미소 정전류원회로로서 동작한다는 것을 이해할 수 있다.
또한, 제6도의 전류미러회로는 점선으로 도시한 바와 같이 FET와 소오스 저항을 접속하는 것에 의해서 여러개의 출력전류를 인출하는 것이 가능한 멀티(multi) 전류미러회로로서 동작할 수가 있다.
이 멀티 전류미러회로는 베이스전류의 영향을 무시할 수 없는 바이폴라트랜지스터가 아니라 게이트 전류가 실질적으로 0인 FET에 의해서 구성되어 있으므로, 다중 연결수(multi-connectoin number) n의 증대에도 불구하고 입력전류I1과 입력전압V1의 관계는 병렬접속된 FET Q11, Q12의 임계값전압Vth, 정수K에 의해 일의적으로 결정된다.
또, 각 소오스저항의 값을 변화시키는 것에 의해서 멀티 전류미러회로의 각각의 출력전류를 독립적으로 설정할 수 있기 때문에, 출력측의 FET의 게이트폭을 여러 가지 값으로 설정할 필요가 없다.
한편, 소오스저항에 있어서의 전압의 부귀환에 의해서 출력전류가 안정화되므로, 출력측의 FET의 드레인전압의 변동에 의한 출력전류의 변화를 저감할 수가 있다.
[실시예7]
제7도는 본 발명의 실시예에 의한 전류미러회로의 회로도로서, N채널의 공핍형 FET Q1, Q21, Q22, Q3은 IC내부에서 서로 근접한 장소에 형성된 MESFET 또는 MOSFET로서 서로 동일한 임계값전압Vth(부의 값), 게이트길이, 게이트폭을 갖는다.
입력노드(1)에는 FET Q1의 드레인과 FET Q3의 게이트가 접속되고, 출력노드(2)에는 FET Q3의 드레인이 접속되고, 접지전위점에 접속된 공통노드(3)에는 FET Q1의 소오스, FET Q21의 소오스, FET Q22의 게이트 및 소오스가 접속되며, FET Q1의 게이트에는 FET Q21의 게이트 및 드레인, FET Q22의 드레인, FET Q3의 소오스가 접속되어 있다. 즉, 게이트와 드레인이 단락접속된 FET Q21과 게이트오 소오스가 단락접속된 FET Q22의 병렬접속을 출력노드(2)와 공통노드(3) 사이에 접속한 점이 본 실시예의 회로접속상의 큰 특징이다.
부의 임계값전압Vth를 갖고 있음과 동시에 게이트와 드레인이 단락접속된 FET Q21은 선형영역에서 동작하므로, 게이트-소오스간 전압을 V2로 하면 FET Q21에 흐르는 전류I21은 다음 식에 의해 주어진다.
Figure kpo00026
상기 전압V2가 비교적 큰 경우에는 부의 임계값전압Vth를 갖고 있음과 동시에 게이트와 소오스가 단락접속된 FET Q22는 포화영역에서 동작하므로, 이 FET Q22에 흐르는 전류I22는 다음 식에 의해 주어진다.
Figure kpo00027
FET Q21, Q22를 각각 선형영역, 포화영역에서 동작시키기 위해서, 제2도의 실시예에서 설명한 바와 같은 레벨시프트회로(6)을 FET Q22의 드레인과 FET Q21의 게이트 및 드레인 사이에 접속하는 것이 바람직하다.
따라서, FET Q21, Q22의 병렬접속에 흐르는 전류I2는 상기 전류I21과 상기전류I22의 합으로 되므로, 상기 식 18 및 19에서
I2=I21+I22
=K(V2-Vth)2
가 얻어지고 다음 식이 얻어진다.
Figure kpo00028
FET Q3의 드레인과 소오스 사이에 충분히 큰 전압이 공급되면 이 FET Q3은 포화영역에서 동작하고, 그의 드레인-소오스 전류통로에 흐르는 전류I2는 다음 식에 의해 주어진다.
Figure kpo00029
따라서, FET Q3의 드레인-소오스간 전압VGS3은 상기 식 20 및 21에서 다음 식과 같이 주어진다.
Figure kpo00030
따라서, FET Q1의 드레인-소오스간 전압V1은 상기 전압V2와 상기 전압VGS3의 합으로 주어지므로,
Figure kpo00031
에 의해 주어진다.
따라서, 상기 식 23에 의해 주어지는 드레인-소오스간 전압V1, 상기 식 20에 의해 주어지는 게이트-소오스간 전압V2, 부의 값인 임계값전압Vth사이에는
V2-VthV1
의 관계 즉
Figure kpo00032
의 관계가 성립하는 경우, FET Q1은 포화영역에서 동작하고, 이 FET Q1의 드레인-소오스 전류통로에 흐르는 전류 즉 입력전류I1은 다음 식에 의해 주어진다.
Figure kpo00033
따라서, 상기 식 20을 상기 식 24에 대입하면,
Figure kpo00034
가 얻어져 출력전류I2의 값이 입력전류I1의 값과 동일하게 설정된다는 것을 이해할 수 있다.
또한, 제7도의 실시예의 전류미러회로에 있어서는 임계값전압Vth가 부의 값에서 정의 값으로 변화하고, 그 결과 FET Q1, Q21, Q22, Q3이 서로 동일한 정의 임계값전압Vth를 갖는 N채널의 엔한스먼트형으로 된 경우에도 전류미러회로로서의 정상적인 동작을 실현할 수가 있다.
즉, 이 경우에는 게이트와 소오스가 단락접속된 FET Q22는 차단되고, FET Q1, Q21, Q3은 포화영역에서 동작하기 때문에, 제1도의 실시예와 마찬가지로 I2=NI1의 관계에 있는 출력전류I2를 얻을 수가 있다.
또, 제7도의 실시예의 전류미러회로의 동작한계는 FET Q1, Q21이 정상적으로 트랜지스터동작할 때까지의 게이트전압Vf에 의해서
0V2Vf
로 결정된다. 이 게이트전압V1는 제1도의 실시예의 경우와 마찬가지로 결정된다.
[실시예8]
제8도는 본 발명의 실시예에 의한 전류미러회로의 회로도로서, N채널의 공핍형 FET Q1, Q2는 IC내부에서 서로 근접한 장소에 형성된 MESFET 또는 MOSFET로서 서로 동일한 임계값전압Vth(부의 값), 게이트길이 및 게이트폭을 갖는다.
분압회로(7)은 입력노드(1)과 공통노드(3) 사이에 접속되고, 분압회로(7)의 분압출력은 FET Q1, Q2의 게이트로 공급된다. 이 분압회로(7)은 예를 들면 2개의 저항R1, R2의 직렬접속에 의해서 구성된다.
입력노드(1)에는 FET Q1의 드레인, 출력노드(2)에는 FET Q2의 드레인, 공통노드(3)에는 FET Q1, Q2의 소오스가 각각 접속되어 있다.
분압회로(7)의 분압비 α에 의해서 분압회로(7)의 양끝의 전압을 V1로 하면, 저항R1의 양끝의 전압은 αV1로 된다. 한편, 분압회로(7)의 저항R1, R2는 매우 큰 저항이며, 이 분압회로(7)에 흐르는 전류IR은 FET Q1의 드레인-소오스 전류토올에 흐르는 전류I1과 비교하면 무시할 수 있는 작은 값으로 된다.
상기 전압αV1과 동일한 게이트-소오스간 전압VGS1, 부의 임계값전압Vth, 상기전압V1과 동일한 드레인-소오스간 전압 VDS1에 관해서
VGS1-VthVDS1
이 관계가 성립하면, 이 FET Q1은 포화영역에서 동작하고, 그의 드레인-소오스 전류통로에 흐르는 전류 즉 입력전류I1은 다음 식에 의해 주어진다.
Figure kpo00035
상기 게이트-소오스간 전압VGS1은 FET Q2의 게이트-소오스간 전압이기도 하므로, FET Q2의 드레인-소오스간 전압이 충분히 큰 경우에는 FET Q2는 포화영역에서 동작하고, 그의 드레인-소오스 전류통로에 흐르는 전류 즉 출력전류I2는 다음 식과 같이 입력전류I1에 비례한다.
Figure kpo00036
또한, FET Q2의 게이트폭이 FET Q1의 게이트폭의 N배인 경우, 출력전류 I2와 입력전류I1의 관계는 다음 식에 의해 주어진다.
I2=NI1
즉, 제8도의 실시예의 전류미러회로에 있어서는 임계값전압Vth가 부의 값에서 정의 값으로 변화하고, 그 결과 FET Q1, Q2가 서로 동일한 정의 임계값 전압Vth를 갖는 N채널의 엔한스먼트형으로 된 경우에도 전류미러회로로서의 정상적인 동작을 실현할 수가 있다.
즉, 이 경우에는 FET Q1, Q2는 포화영역에서 동작하기 때문에, 완전히 마찬가지로 I2=NI1의 관계에 있는 출력전류I2를 얻을 수가 있다.
또, 제8도의 실시예의 전류미러회로의 동작한계는 FET Q1, Q2가 정상적으로 트랜지스터동작할 때까지의 게이트전압V1에 의해서
0VGS1Vf
로 결정된다.
이 게이트전압Vf는 제1도의 실시예의 경우와 마찬가지로 결정된다.
[실시예9]
제9도는 본 발명의 실시예에 의한 전류미러회로의 회로도로서, 제8도의 분압회로(7)과 마찬가지인 분압회로(7A),(7B)가 캐스케이드접속되고 제8도의 FET Q1과 마찬가지인 FET Q1A, Q1B가 캐스케이드접속되며 제8도의 FET Q2와 마찬가지인 FET Q2A, Q2B가 캐스케이드접속되는 것에 의해서 고내압화되어 있는 점이 제8도의 실시예와 다르며, 그 밖의 회로접속 및 회로동작은 제8도의 실시예와 마찬가지이다.
[실시예10]
제10도는 본 발명의 실시예에 의한 전류미러회로의 회로도로서, 제8도의 분압회로(7)의 저항R2가 베레시프트 다이오드D1, D2ㆍㆍㆍㆍㆍㆍ에 의해서 치환되어 있는 점이 제8도와의 상이점이고, 그 밖의 회로접속은 제8도와 마찬가지이다.
여러개 직렬접속된 레벨시프트 다이오드D1, D2ㆍㆍㆍㆍㆍㆍ는 쇼트키 장벽다이오드 또는 PN접합다이오드에 의해 구성될 수가 있다.
여러개 직렬접속된 레벨시프트 다이오드D1, D2ㆍㆍㆍㆍㆍㆍ의 레벨시프트 전압을 Vβ, 분압회로(7)의 양끝의 전압을 V1로 한다. 한편, 분압회로(7)의 저항R1을 매우 큰 저항으로 하면, 이 분압회로(7)에 흐르는 전류는 FET Q1의 드레인-소오스 전류통로에 흐르는 전류I1과 비교하면 무시할 수 있는 작은 값으로 된다.
V1-Vβ와 동일한 게이트-소오스간 전압VGS1, 부의 임계값전압Vth, V1과 동일한 드레인-소오스간 전압 VDS1에 관해서
VGS1-VthVDS1
의 관계 즉
Vβ-Vth
의 관계가 성립하는 경우에 FET Q1은 포화영역에서 동작한다. 한편, FET Q2의 드레인-소오스간 전압이 충분히 큰 경우에 FET Q2는 포화영역에서 동작한다.
따라서, 제10도의 실시예에 있어서도 제8도의 실시예에 있어서 설명한 상기 식 26 및 27이 성립하므로, 출력전류I2는 입력전류I1과 동일하게 되어 제10도의 전류미러회로는 제8도의 회로와 마찬가지로 동작할 수가 있다.
[실시예11]
제11도는 본 발명의 실시예에 의한 전류미러회로의 회로도로서, 제10도의 분압회로(7)과 마찬가지인 분압회로(7A), (7B)가 캐스케이드접속되고 제10도의 FET Q1과 마찬가지인 FET Q1A, Q1B가 캐스케이드접속되고 제10도의 FET Q2와 마찬가지인 FET Q2A, Q2B가 캐스케이드접속되는 것에 의해서 고내압화되어 있는 점이 제10도의 실시예와는 다르며, 그 밖의 회로접속 및 호로동작은 제10도의 실시예와 마찬가지로 된다.
[실시예12]
제12도는 본 발명의 실시예에 의한 전압변환회로의 회로도로서, 이 회로는 입력노드(1), 출력노드(2) 및 공통노드(3)을 갖고 있음과 동시에 N채널의 공핍형 FET Q1, Q21, Q22를 갖는다.
이들 FET Q1, Q21, Q22는 IC내부의 근접한 장소에 형성되고, 서로 동일한 임계값전압Vth(부의 값), 게이트길이LG, 게이트폭WG를 갖는다.
입력전압V1이 공급되는 입력노드(1)은 FET Q1의 게이트에 접속되고, FET Q1의 드레인은 정의 전원전압VDD에 접속된다. 출력전압V2가 얻어지는 출력노드(2)는 FET Q1의 소오스, FET Q21및 Q22의 드레인에 접속되며, 접지전위점에 접속된 공통노드(3)은 FET Q21및 Q22의 소오스에 접속된다. FET Q21의 게이트와 드레인 사이가 단락접속되고, FET Q22의 게이트와 소오스 사이가 단락접속된다.
FET Q21의 게이트와 드레인 사이의 단락접속에 의해서 이 FET Q21은 선형영역에서 동작하고, 그의 드레인-소오스 전류통로에 흐르는 전류I21은 다음 식에 의해 주어진다.
Figure kpo00037
출력전압V2가 충분히 큰 값인 경우, 게이트와 소오스의 단락접속에 의해서 FET Q22는 포화영역에서 동작하고, 그의 드레인-소오스 전류통로에 흐르는 전류I22는 다음 식에 의해 구해진다.
Figure kpo00038
따라서, 이들 FET Q21, Q22의 병렬접속에 흐르는 전류I2는 상기 전류I21과 상기 전류I22의 합으로 되므로, 상기 식 28 및 29에서
I2=I21+I22
=K(V2-Vth)2
이 얻어지고, 다음 식이 얻어진다.
Figure kpo00039
FET Q1의 드레인-소오스간 전압이 충분히 큰 값인 경우, 이 FET Q1은 포화영역에서 동작한다. 출력노드(2)에 관해서 전류의 유입 또는 유출이 없다고 하면, FET Q1의 드레인-소오스 전류통로에 흐르는 전류I1은 상기 전류I2와 동일하게 됨과 동시에 다음 식에 의해 주어진다.
Figure kpo00040
따라서, FET Q21의 게이트-소오스간 전압VGS1은 다음 식에 의해 주어진다.
Figure kpo00041
따라서, 입력전압V1에 관해서
V1=VGS1+V2=2V2
가 성립하며, 이들에서 다음 식이 얻어진다.
Figure kpo00042
이상의 설명에서 명확한 바와 같이, FET Q21, Q22의 병렬접속의 전압-전류특성은 FET Q1의 전압-전류특성과 정합하기 때문에, 임계값전압Vth의 변화와는 관계없이 입력전압V1의 1/2의 출력전압V2를 발생하는 전압변환회로로서 제12도의 회로가 동작하는 것이라 이해할 수 있다.
또, 제12도의 실시예의 전압변환회로의 동작한계는 FET Q21이 정확하게 트랜지스터동작할 때까지의 게이트전압V1에 의해서
0V2Vf
로 결정된다. 이 게이트전압V1는 제1도의 실시예의 경우와 마찬가지로 결정된다.
또한, 제12도의 실시예에 있어서는 임계값전압Vth가 부의 값에서 정의 값으로 변화하고, 그 결과 FET Q1, Q21, Q22가 서로 동일한 정의 임계값전압Vth를 갖는 N채널의 엔한스먼트형으로 된 경우에도 전압변환회로로서의 정상적인 동작을 실현할 수 있다.
즉, 이 경우에는 게이트와 소오스가 단락접속된 FET Q22는 차단되고 다른 FET Q1, Q21은 모두 포화영역에서 동작하기 때문에, 입력전압V1의 1/2의 출력전압V2가 얻어진다.
[실시예13]
제13도는 본 발명의 실시예에 의한 전압변환회로의 회로도로서, 레벨시프트회로(8)이 FET Q22의 드레인과 FET Q21의 드레인 사이에 접속되고 레벨시프트회로(8)의 양 끝에 2개의 출력전압V3, V2를 인출하는 것을 가능하게 하고 있는 점이 제12도의 실시예와는 다르며, 그 밖의 사항은 제12도의 실시예와 마찬가지이다.
레벨시프트회로(8)에 의한 레벨시프트후의 비교적 작은 전압V2가 FET Q21의 드레인으로 공급되므로 FET Q21은 확실하게 그의 선형영역에서 동작하고, 그 반면 레벨시프트회로(8)에 의한 레벨시프트전의 비교적 큰 전압V3이 FET Q22의 드레인으로 공급되므로 FET Q22는 확실하게 그의 포화영역에서 동작한다.
따라서, 이 제13도의 실시예에 있어서도 제12도의 실시예에서 설명한 상기식 28~식 32가 마찬가지로 성립한다.
한편, 레벨시프트회로(8)의 양끝의 전압을 Vβ로 하면, 제13도의 실시예의 입력전압V1에 관해서
V1=VGS1+Vβ+V2
=2V2+Vβ
가 성립하며, 이들에서 다음 식이 얻어진다.
Figure kpo00043
한편, 다른 출력전압V3은 다음 식에 의해 주어진다.
Figure kpo00044
Figure kpo00045
또한, 레벨시프트회로(8)의 레벨시프트 다이오드D1, D2는 쇼트키 장벽다이오드 또는 PN접합 다이오드에 의해 구성될 수가 있다.
[실시예14]
제14도는 본 발명의 실시예에 의한 신호처리시스템의 회로도로서, 이 신호처리 시스템은 전류미러회로(10)을 포함하고 있다.
이 전류미러회로(10)은 상술한 실시예1~실시예11중의 어느 1개　회로에 의해서 구성되고, 전류미러회로(10)의 입력노드(1)은 입력전류 공급용의 정전류원(4)를 거쳐서 제1 동작전위 공급노드(11)에 접속되고, 전류미러회로(10)의 공통노드(3)은 제2 동작전위 공급노드(12)에 접속되어 있다. 또한, 정전류원(4)는 저항에 의해서 치환될 수가 있다.
한편, 제1 동작전위 공급노드(11)은 접지전위점에 접속됨과 동시에, 소정의 동작전압VSS를 공급하는 전원(13)이 제1 동작전위 공급노드(11)과 제2 동작전위 공급노드(12) 사이에 접속되어 있다.
또, 전류미러회로(10)의 출력노드(2)는 차동쌍 트랜지스터(14)에 접속되어 있고, 입력노드In1의 아날로그신호 또는 디지탈신호에 응답해서 이 차동쌍 트랜지스터(14)는 아날로그증폭 또는 디지탈전류전환의 동작을 실행한다. 다른 입력노드In2의 디지탈신호와의 논리를 얻는 경우에는 예를 들면 점선으로 나타낸 바와 같이 트랜지스터가 추가된다.
차동쌍 트랜지스터(14)는 에미터결합의 바이폴라 트랜지스터에 의해서도 구성될 수 있다. 그러나, 제14도의 실시예에 있어서는 소오스결합의 FET Q10, Q11에 의해서 구성되고, FET Q11의 게이트에는 기준전압Vref가 공급된다.
FET Q10, Q11의 드레인은 각각 부하수단으로서의 저항R10, R11의 한쪽 끝에 접속되고, 저항R10, R11의 다른쪽끝은 다이오드D10을 거쳐서 제1 동작전위 공급노드(11)에 접속되어 있다.
상술한 실시예1~11에서 상세하게 설명한 바와 같이, 전류미러회로(10)중의 FET의 임계값전압의 변화에도 불구하고 정전류원(4)에서 공급되는 입력바이어스전류I1이 고정밀도로 설정되어 있는 경우에는 임계값전압의 변화와 실질적으로 관계없이 출력전류I2의 값이 고정밀도로 설정된다. 임계값전압의 설계목표값으로부터의 일탈(逸脫) 또는 변화는 IC의 제조조건 또는 온도변동에 기인하는 것으로서 회피하기 어려운 것이다.
이와 같이, FET의 임계값전압의 일탈 또는 변화에도 불구하고 차동쌍 트랜지스터(14)에 흐르는 전류I2는 고정밀도로 설정되므로, 차동쌍 트랜지스터(14)의 출력전류도 고정밀도로 설정될 수가 있다.
따라서, 부하저항R10, R11의 양끝 사이의 전압진폭값도 저항R10, R11의 저항값과 전류I2에 의해서 고정밀도로 설정될 수가 있다.
또, 차동쌍 트랜지스터(14)와 전류미러회로(10)에 흐르는 전류I2가 고정밀도로 설정되기 때문에, 소비전력도 고정밀도로 설정되어 전압여유도가 비료적 작은 전원(13)을 이용할 수가 있다.
또한, 부하저항 R10의 전압신호는 FET Q12, 다이오드D11, D12를 거쳐서 출력노드Out1로 전달되고, 부하저항R11의 전압신호는 FET Q13, 다이오드D13, D14를 거쳐서 출력노드Out2로 전달된다.
출력노드Out1, Out2와 제2 동작전위 공급노드(12) 사이에 접속된 회로수단(15), (16)은 소오스플로워(source-follower) FET Q12, Q13의 소오스플로워부하로서 동작하고, 이 회로수단(15), (16)은 정전류원 또는 저항에 의해서 구성될 수가 있다.
FET Q10~Q13, 다이오드D10~14, 저항R10, R11, 회로수단(15), (16)은 전류미러회로(10)과 함께 동일 IC칩상에 형성될 수가 있다. 특히, 이 IC가 GaAs IC이고 FET Q10~Q13이 MESFET인 경우에는 고주파 또는 고속도의 신호증폭 또는 디지탈 전류전환의 신호처리동작을 실행할 수 있게 된다. 이들 신호처리는 아날로그통신, 디지탈전송, 광통신, 초고속 디지탈신호처리, 초고속 슈퍼컴퓨터의 각종 산업분야에 이용될 수가 있다.
[그 밖의 변형실시예]
이상 본 발명의 여러 가지 실시예에 대해서 상세하게 설명했지만 본 발명은 이들 실시예에 한정되는 것은 아니고, 본 발명의 기술사상의 범위에 있어서 각종 변형실시예를 채용할 수가 있다.
예를 들면, 상술한 실시예는 모두 N채널의 FET에 대해서 설명했지만, 전원전압의 극성을 변경하는 것에 의해서 P채널의 FET를 이용할 수 있는 것은 물론이다.
또, 제6도의 실시예의 멀티 전류미러회로와 마찬가지로 제1도~제5도 및 제7도~제11도의 실시예에 있어서 여러개의 출력전류를 인출하기 위해서 여러개의 출력측의 FET를 접속하는 것에 의해 멀티 전류미러회로를 실현할 수가 있다.
또, FET로서는 실리콘의 MOSFET, GaAs의 MESFET 이외에도 실리콘의 MESFET, GaAs 또는 다른 화합물 반도체에 의한 HEMT(High Electron Mobility Trasistor), 실리콘의 JFET(접합형 FET) 등 모든 FET를 이용할 수가 있다.
또, 제8도~제11도의 실시예에 있어서 FET Q2또는 Q2A의 소오스와 공통노드(3) 사이에 소오스저항을 삽입하는 것에 의해서, 제6도의 실시예와 마찬가지로 미소 정전류회로로서 동작시킬 수 있다.
또, 제2도~제5도의 실시예에 있어서 FET Q2, Q2A, Q2AB의 소오스에 소오스저항을 삽입하는 것에 의해서, 미소 정전류회로로서 동작시킬 수가 있다.
또, 제7도의 실시예에 있어서도 FET Q21, Q22의 소오스에 소오스저항을 삽입하는 것에 의해서 미소 정전류회로로서 동작시킬 수 있다.
본 발명의 반도체회로에 의하면, 반도체회로를 구성하는 적어도 2개의 FET가 공핍형이라고 하더라도 이 2개의 FET의 임계값전압이 서로 동일한 경우에는 이 2개의 FET의 전압-전류특성이 서로 정합하므로, FET의 임계값전압의 변화에도 불구하고 이 반도체회로의 전기적특성의 변화를 매우 작게 할 수가 있다.
본 발명의 신호처리 시스템에 의하면, 전류미러회로는 상기 반도체회로의 구성이기 때문에 그의 출력전류는 FET의 임계값전압의 변화에도 불구하고 고정밀도로 설정되고 이 고정밀도로 설정된 출력전류가 차동쌍 트랜지스터의 동작전류로 되므로, 차동쌍 트랜지스터의 출력신호 더 나아가서는 소비전력을 FET의 임계값전압의 변화에 대해 매우 작게 할 수가 있다.

Claims (21)

  1. 각각이 게이트, 소오스, 드레인을 갖고 동일한 임계값전압을 갖는 제1, 제2, 제3 전계효과 트랜지스터를 포함하고, 상기 제1 전계효과 트랜지스터의 게이트와 드레인은 서로 전기적으로 접속되어 있고, 상기 제2 전계효과 트랜지스터의 게이트와 소오슨느 서로 전기적으로 접속되어 있고, 상기 제1 및 제2 전계효과 트랜지스터의 소오스는 서로 접속되어 있고, 상기 제1 전계효과 트랜지스터의 게이트와 드레인 및 상기 제2 전계효과 트랜지스터의 드레인은 상기 제3 전계효과 트랜지스터의 게이트 또는 소오스중의 하나에 접속되어 있고, 상기 제1 전계효과 트랜지스터는 상기 제2 전계효과 트랜지스터에 포함된 드레인-소오스 전류통로와 병렬접속된 드레인-소오스 전류통로를 포함하고, 상기 제3 전계효과 트랜지스터의 게이트에는 입력이 인가되고 그의 소오스 또는 드레인 중의 하나에는 출력이 마련되며, 이것에 의해 상기 제1 및 제2 전계효과 트랜지스터의 드레인-소오스 전류통로의 병렬접속에 대응하는 전압-전류특성이 상기 제1, 제2, 제3 전계효과 트랜지스터의 임계값전압의 변화에 관계없이 상기 제3 전계효과 트랜지스터의 드레인-소오스 전류통로의 병렬접속에 대응하는 게이트와 소오스간 전압-드레인과 소오스간 전류특성과 정합하는 반도체회로.
  2. 제1항에 있어서, 상기 제1, 제2, 제3 전계효과 트랜지스터는 하나의 집적회로칩상에 형성되어 있는 반도체회로.
  3. 제2항에 있어서, 상기 제1, 제2, 제3 전계효과 트랜지스터는 N채널의 공핍형 전계효과 트랜지스터인 반도체회로.
  4. 입력노드, 출력노드, 공통노드 및 각각이 게이트, 소오스, 드레인을 갖고 동일한 임계값전압을 갖는 제1, 제2, 제3 전계효과 트랜지스터를 포함하고, 상기 입력노드는 상기 제1 전계효과 트랜지스터의 게이트와 드레인, 상기 제2 전계효과 트랜지스터의 드레인 및 상기 제3 전계효과 트랜지스터의 게이트에 전기적으로 접속되어 있고, 상기 출력노드는 상기 제3 전계효과 트랜지스터의 드레인에 전기적으로 접속되어 있고, 상기 공통노드는 상기 제1 전계효과 트랜지스터의 소오스, 상기 제2 전계 효과 트랜지스터의 게이트와 소오스 및 상기 제3 전계효과 트랜지스터의 소오스에 전기적으로 접속되어 있는 전류미러회로.
  5. 제4항에 있어서, 레벨시프트회로를 더 포함하고, 상기 레벨시프트회로의 한쪽끝은 상기 제1 전계효과 트랜지스터의 게이트 와 드레인 및 상기 제3 전계효과 트랜지스터의 게이트에 접속되어 있고, 상기 레벨시프트회로의 다른쪽끝은 상기 제2 전계효과 트랜지스터의 드레인 및 상기 입력노드에 접속되어 있는 전류미러회로.
  6. 제5항에 있어서, 제4 전계효과 트랜지스터를 더 포함하고, 상기 제4 전계효과 트랜지스터의 게이트는 상기 입력노드 및 상기 레벨시프트회로의 다른쪽 끝에 접속되어 있고, 상기 제4 전계효과 트랜지스터의 소오스는 상기 제3 전계효과 트랜지스터의 드레인에 접속되어 있고, 상기 제4 전계효과 트랜지스터의 드레인은 상기 출력노드에 접속되어 있는 전류미러회로.
  7. 제6항에 있어서, 적어도 상기 제1, 제2, 제3 및 제4 전계효과 트랜지스터는 하나의 집적회로칩상에 형성되어 있는 전류미러회로.
  8. 제6항에 있어서,상기 제1, 제2, 제3 및 제4 전계효과 트랜지스터는 N채널의 공핍형 전계효과 트랜지스터이며, 상기 제1 트랜지스터는 그의 대응하는 전류-전압특성곡선의 선형영역에서 동작하도록 배치되고, 상기 제2, 제3 및 제4 트랜지스터는 그들 각각의 전류-전압특성곡선의 포화영역에서 동작하도록 배치되어 있는 전류미러회로.
  9. 제8항에 있어서, 상기 레벨시프트회로는 저항, 쇼트키 장벽다이오드, 다이오드접속된 전계효과 트랜지스터 중의 하나 또는 그들의 결합으로 구성되는 전류미러회로.
  10. 제5항에 있어서,적어도 상기 제1, 제2, 제3 전계효과 트랜지스터는 하나의 집적회로상에 형성되어 있는 전류미러회로.
  11. 제10항에 있어서, 상기 레벨시프트회로는 저항, 쇼트키 장벽다이오드, 다이오드접속된 전계효과 트랜지스터 중의 하나 또는 그들의 결합으로 구성되는 전류미러회로.
  12. 제4항에 있어서, 상기 제3 전계효과 트랜지스터의 소오스와 상기 공통노드 사이에는 저항이 접속되어 있는 전류미러회로.
  13. 제12항에 있어서, 적어도 상기 제1, 제2, 제3 전계효과 트랜지스터는 하나의 집적회로칩상에 형성되어 있는 전류미러회로.
  14. 제4항에 있어서, 적어도 상기 제1, 제2, 제3 전계효과 트랜지스터는 하나의 집적회로칩상에 형성되어 있는 전류미러회로.
  15. 제4항에 있어서, 상기 제1 전계효과 트랜지스터는 그의 대응하는 전류-전압특성곡선의 선형영역에서 동작하도록 배치되고, 상기 제2, 제3 전계효과 트랜지스터는 그들 각각의 전류-전압특성곡선의 포화영역에서 동작하도록 배치되어 있는 전류미러회로.
  16. 제15항에 있어서, 상기 제1, 제2, 제3 전계효과 트랜지스터는 N채널의 공핍형 전계효과 트랜지스터인 전류미러회로.
  17. 제16항에 있어서, 적어도 상기 제1, 제2, 제3 전계효과 트랜지스터는 하나의 집적회로칩상에 형성되어 있는 전류미러회로.
  18. 제17항에 있어서, 상기 제3 전계효과 트랜지스터의 소오스와 상기 공통노드 사이에는 저항이 접속되어 있는 전류미러회로.
  19. 입력노드, 출력노드, 공통노드 및 각각이 게이트, 소오스, 드레인을 갖고 동일한 임계값전압을 갖는 제1, 제2, 제3, 제4 전계효과 트랜지스터를 포함하고, 상기 입력노드는 상기 제1 전계효과 트랜지스터의 드레인 및 상기 제4 전계효과 트랜지스터의 게이트에 전기적으로 접속되어 있고, 상기 출력노드는 상기 제4 전계효과 트랜지스터의 드레인에 전기적으로 접속되어 있으며, 상기 공통노드는 상기 제1, 제2, 제3 전계효과 트랜지스터의 각각의 소오스 및 상기 제3 전계효과 트랜지스터의 게이트에 전기적으로 접속되어 있고, 상기 제1 전계효과 트랜지스터의 게이트는 상기 제2 전계효과 트랜지스터의 게이트와 드레인, 상기 제3 전계효과 트랜지스터의 드레인 및 상기 제4 전계효과 트랜지스터의 소오스에 전기적으로 접속되어 있는 전류미러회로.
  20. 제40항에 있어서, 상기 제1, 제2, 제3, 제4 전계효과 트랜지스터는 하나의 집적회로상에 형성되어 있는 전류미러회로.
  21. 제19항에 있어서, 상기 제1, 제2, 제3, 제4 전계효과 트랜지스터는 N채널의 공핍형 전계효과 트랜지스터이며, 상기 제1, 제3, 제4 트랜지스터는 그들 각각의 전류-전압특성곡선의 포화영역에서 동작하도록 배치되고, 상기 제2 트랜지스터는 그의 대응하는 전류-전압특성곡선의 선형영역에서 동작하도록 배치되어 있는 전류미러회로.
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