KR20000017044A

KR20000017044A - 매우 낮은 전력 공급용 ｖｔ 기준 전압

Info

Publication number: KR20000017044A
Application number: KR1019990031857A
Authority: KR
Inventors: 용케이.김; 야스시카사
Original assignee: 토토라노 제이. 빈센트; 어드밴스드 마이크로 디바이시즈, 인코포레이티드; 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1998-08-03
Filing date: 1999-08-03
Publication date: 2000-03-25
Also published as: JP3197535B2; TW419894B; US6100754A; KR100604462B1; JP2000066749A

Abstract

매우 낮은 전력 공급 전압 사용을 위한 기준 전압 발생 회로가 제공된다. 기준 전압 발생 회로는 온도 변화에 대해 보상되고, 공급 전압의 변화에 독립적인 낮은 기준 출력 전압을 제공한다. 기준 출력 전압은 기준 소오스로서 MOSFET 트랜지스터의 드레시홀드 전압(V_T)에 의존한다.

Description

매우 낮은 전력 공급용 ＶＴ 기준 전압 {ＶＴ REFERENCE VOLTAGE FOR EXTREMELY LOW POWER SUPPLY}

본 발명은 일반적으로 기준 전압 발생 회로에 관한 것으로, 특히 온도 변화에 대해 보상되고 공급 전압의 변화에 독립적인 매우 낮은 전력 공급용의 개선된 기준 전압 발생 회로에 관한 것이다.

일반적으로 공지된 것과 같이, 실제로 집적회로를 사용하는 모든 종류의 전자회로들은 기준 전압을 요구한다. 기준 전압은 모든 동작 조건하에서 일정하고, 본질적으로 어떤 온도 드리프트(drift)나 한정된 온도 드리프트도 갖지 않는 것이 통상적으로 요망된다. 이러한 일정 전압을 제공하는 종래 기준 전압 회로 기술의 한 가지 유형은 "밴드갭(bandgap)" 기준 전압 회로로 불린다. 이러한 밴드갭 회로에 의해 발생한 기준 전압은 사용된 회로 소자들의 온도에 독립적이고, 반도체 재료의 밴드갭에 대응한다. 흔히, 사용되는 반도체 재료는 실리콘이므로, 온도에 독립적인 대략 1.205V의 기준 전압을 공급한다. 더욱이, 이 밴드갭 회로는 바이폴러(bipolar) 트랜지스터의 베이스-에미터간 전압(V_be)을 기준으로 사용하느냐에 의존하는데, 상기 기준은 부가되는 양의 온도 계수를 갖는 전압을 통해 보상된다.

그러나, 이러한 기존의 종래 기술의 밴드갭 기준 전압 회로들은 전력 공급 전압 VCC가 1V 정도의 아주 낮은 전압으로 감소될 시 동작하지 않게되는 주요한 단점을 안고있다. CMOS 기술의 극초미세 추세에 따라, 점점더 낮은 공급 전압들이 사용되고 있다. 더욱이, 밴드갭 회로로부터의 조정된 출력 전압은 약 1.205V나 또는 이 전압의 배와 같은 기준 전압만을 생성할 수 있는 추가적인 단점을 갖는다.

그러므로, 매우 낮은 전력 공급 전압 사용에 적합한 기준 전압 발생 회로를 제공하는 것이 바람직하다. 더욱이, 기준 전압 발생 회로가 온도 보상되고, 그리고 전력 공급 전압의 변화에 독립적인 낮은 출력 전압을 제공하도록 하는 것이 바람직하다.

본 발명의 일반적인 목적은 제조 및 조립이 비교적 간단하고 경제적이면서, 종래 기술의 밴드갭 기준 회로들의 단점을 극복할 수 있는 개선된 기준 전압발생 회로를 제공하는 것이다.

본 발명의 한 목적은 온도 및 전력 공급 전압의 변화에 독립적인 낮은 출력 기준 전압을 생성하도록 그 동작이 보상되는 개선된 기준 전압 발생 회로를 제공하는 것이다.

본 발명의 다른 목적은 약 1.V의 매우 낮은 전력 공급 전압으로 대략 700mV의 낮은 출력 기준 전압을 생성하며, 온도 및 전압 공급이 보상되는 개선된 기준전압 발생 회로를 제공하는 것이다.

개선된 기준 전압 발생 회로를 제공하는 본 발명의 또 다른 목적은 상기가 기준 소스로서 MOSFET 트랜지스터의 드레시홀드 전압(V_T)에 의존한다는 것이다.

도1은 본 발명의 실시예에 따른 아래 기준 전압 발생 회로의 회로 구성도.

본 발명의 이들 및 기타 목적 및 장점들이 첨부 도면을 참조한 다음의 상세한 설명을 통해 보다 더 명백해질 것이다. 특별한 예시를 위한 도면에 관하여, 본 발명의 원리에 따라 구성된 개선된 기준 전압 발생 회로(10)의 개략적인 회로도가 도시된다. 본 발명의 기준 전압 발생 회로(10)는 온도 변화를 위해 보상되고, 전력 공급 전압의 변화에 독립적인 낮은 기준 출력 전압(즉, 700mV)을 제공한다. 본 기준 전압 발생 회로는 대략 1V의 매우 낮은 전력 공급 전압 사용을 위해 특별한 응용을 갖는다. 종래 기술인 밴드갭 회로와는 달리, 기준 전압 발생 회로(10)는 매우 낮은 전력 공급 전압에서도 충분히 동작하며, 기준 소오스로서 MOSFET 트랜지스터의 드레시홀드 전압(V_T)에 의존한다.

기준 전압 발생 회로(10)는 제1 전력 공급 전위 VCC와 제2 전력 공급 전위 VSS 사이에 접속되는 2개의 병렬 전류 가지들을 포함한다. 제1 전력 공급 전위는 대략 +1.0V ±10%의 매우 낮은 전압이며, 제2 전력 공급 전위는 전형적으로 그라운드 전위 또는 0V다. 제1 가지는 P-채널 MSOFET 트랜지스터(P1,P2), N-채널 MOSFET 트랜지스터(N1), 저항 R1으로 형성된다. 제2 가지는 P-채널 MOSFET 트랜지스터(P3,P4), N-채널 MOSFET 트랜지스터(N2)로 형성된다.

제1 가지에서, P-채널 트랜지스터(P1)의 소오스는 전력 공급 전위(VCC)에 접속되며, 이것의 드레인은 P-채널 트랜지스터(P2)의 소오스에 접속된다. 트랜지스터(P2)의 드레인은 제1 노드(A)에서 N-채널 트랜지스터(N1)의 드레인에 접속된다. 트랜지스터 (N1)의 소오스는 저항(R1)의 한 종단에 접속되며, 저항(R1)의 다른 종단은 제2 전력 공급 전위(VSS)에 접속된다.

제2 가지에서, P-채널 트랜지스터(P3)의 소오스 또한 제1 전력 공급 전위(VCC)에 접속되며, 이것의 드레인은 P-채널 트랜지스터(P4)의 소오스에 접속된다. 트랜지스터 (P4)의 드레인은 N-채널 트랜지스터(N2)의 드레인에 접속된다. 트랜지스터(N2)의 드레인은 자신의 게이트와 N-채널 트랜지스터(N1)의 게이트에 더 접속된다. 트랜지스터(N2)의 소오스는 제2 전력 공급 전위(VSS)에 접속된다.

기준 발생 회로(10)는 또한 제1 및 제2 전력 공급 전위들 사이에 접속된 제3 병렬 전류 가지를 더 포함한다. 제3 가지는 P-채널 MOSFET 트랜지스터(P5,P6), 저항 (R2), N-채널 MOSFET 트랜지스터(N3)에 의해 형성된다. P-채널 트랜지스터(P5)의 소오스는 또한 제1 전력 공급 전위(VCC)에 접속되며, 이것의 드레인은 P-채널 트랜지스터(P6)의 소오스에 접속된다. 트랜지스터(P6)의 드레인은 저항(R2)의 일 단과, 낮은 출력 기준 전압(V_ref)을 생성시키기 위한 출력 단자(12)에 접속된다. 기준 전압(V_ref)은 대략 700mV이며, 약 1V의 낮은 전력 공급 전압을 갖는다. 저항(R2)의 타 단은 N-채널 트랜지스터(N3)의 드레인에 접속된다. 트랜지스터(N3)의 드레인은 또한 자신의 게이트에 접속되며, 이것의 소오스는 제2 전력 공급 전위(VSS)에 접속된다.

두개의 직렬 접속된 P-채널 MOSFET 트랜지스터(P7,P8)의 2개의 도전 경로(소오스/드레인)는 직렬 접속된 P-채널 트랜지스터(P5,P6) 양단에 병렬로 더 접속된다. 특히, P-채널 트랜지스터(P7)의 소오스는 트랜지스터(P5)의 소오스에 접속되며, 이것의 드레인은 트랜지스터(P8)의 소오스에 접속된다. 트랜지스터(P8)의 드레인은 트랜지스터(P6)의 드레인, 저항(R2)의 일 단, 그리고 출력 단자(12)에 접속된다.

기준 발생 회로(10)는 N-채널 MOSFET 트랜지스터(N4,N5)에 의해 형성된 게이트 바이어스 회로부(14)를 더 포함한다. 트랜지스터(N4)의 드레인은 제1 전력 공급 전위(VCC)에 접속되며, 이것의 소오스는 제2 노드(B)에서 트랜지스터(N5)의 드레인에 접속된다. 트랜지스터(N5)의 소오스는 제2 전력 공급 전위(VSS)에 접속되며, 이것의 게이트는 ON 신호를 수신하기 위해 입력 터미널(16)에 접속된다. 트랜지스터(N4)의 게이트는 제1 노드(A)와, P-채널 트랜지스터(P1,P3,P5,P7)의 모든 게이트에 접속된다. 트랜지스터(N4)의 소오스와 트랜지스터(N5)의 드레인 접합부에 있는 제2 노드(B)는 모든 P-채널 트랜지스터(P2,P4,P6,P8)에 접속된다.

이제, 온도와 전력 공급 전압의 변화가 보상되도록 기준 출력 전압(V_ref)이 어떻게 발생되는가에 관해서, 기준 발생 회로(10)의 동작을 설명하기로 한다. 초기에, 저항(R1)을 통해 흐르는 전류는 I₁으로 정의되며, 트랜지스터 (N2)의 소오스에서 흐르는 전류는 I₂로 정의된다. 전류 I₁과 I₂를 위한 상호콘덕턴스 (transconductance) 곡선이 아래 식에 의해 주어진다.

I₁= k₁(V_gs- V_t1)² (1)

I₂= k₂(V_gs2- V_t2)² (2)

여기서 k₁: 트랜지스터(N1)에 대한 상수

V_gs: 트랜지스터(N1)에 대한 게이트와 소오스간의 전압

V_t1: 트랜지스터(N1)에 대한 드레시홀드 전압

k₂: 트랜지스터(N2)에 대한 상수

V_gs2: 트랜지스터(N2)에 대한 게이트와 소오스간의 전압

V_t2: 트랜지스터(N2)에 대한 드레시홀드 전압

위의 식 (1)과 (2)를 각각 V_gs1과 V_gs2에 대해 풀면, 다음이 얻어질 수 있다.

(3)

(4)

저항에 걸리는 전압(V_R1)은 아래와 같이 표현될 수 있다.

V_R1= V_gs2- V_gs1(5)

식 (3)과 (4)를 식(5)에 대입하면, 다음이 주어진다.

(6)

트랜지스터(N1,N2)가 전류 미러(mirror) 배열처럼 접속되기 때문에, 전류 I₁은 전류 I₂와 같을 것이며, 이것은 단지 I로 나타내어 질수 있다. 더욱이, 트랜지스터 (N1,N2)의 드레시홀드 전압이 같거나 또는 V_t1 V_t2인 경우, 식(6)은 다음과 같이 간략화될 수 있다.

(7)

식(7)에서를 인수분해 하면, 다음과 같이 주어진다.

(8)

일반적으로, 상호콘덕턴스 매개변수 k는 아래와 같이 표현될 수 있다.

(9)

여기서 μ : 전자들의 이동도이다.

ε : 게이트 산화물의 유전율이다.

t_OX: 게이트 산화물의 두께이다.

W : 트랜지스터의 게이트 폭이다.

L : 트랜지스터의 게이트 길이다.

W₁/L₁및 W₂/L₂가 각 트랜지스터 N1과 N2의 폭/길이 비율로 정의되는 경우, 식(9)를 식(8)에 대입하여 인수분해하면, 다음이 주어진다.

(10)

트랜지스터(N1,N2)의 게이트의 길이가 같다고(L₁ L₂) 가정되는 경우, 이것은 단지 L로 나타내어 질 수 있으며, 위 식(10)은 다음과 같이 더 간략화될 수 있다.

(11)

오옴의 법칙(Ohm's law)에 의해, 전류 I와 I₁은 다음과 같이 표현될 수 있다.

I = I₁= V_R1/ R₁(12)

트랜지스터(P2,P6)와 트랜지스터(P2,P8)의 전류 미러 배열 때문에, 트랜지스터(N3)에 흐르는 전류 I₃다음과 같게될 것이다.

I₃= 2I₁(13)

키르히호프(Kirchoff)의 전압 법칙에 의해, 출력 단자(12)의 기준 출력 전압(V_ref)은 다음과 같이 주어진다.

V_ref= V_gs3+ I₃R₂(14)

여기서 V_gs3는 트랜지스터(N3)에 대한 드레시홀드 전압이다.

식(13)과 (12)를 식(14))에 대입하면, 다음과 같이 주어진다.

(15)

당업자이면 MOSFET 트랜지스터의 드레시홀드 전압(V_gs)과 이동도 인자(μ)가 음의 온도 계수를 갖짐을 알 수 있을 것이다. 따라서, 온도가 증가함에 따라, 드레시홀드 전압(V_gs3)과 이동도 인자(μ)는 감소한다. 그러나, 식(11)로부터 알수 있듯이, 이동도(μ)는 분모에 존재하며, 전압(V_R1)을 온도 함수로서 증가시키거나 또는 양의 온도 계수를 갖게 할 것이다. 반면에, 온도가 감소함에 따라, 드레시홀드 전압(V_gs3)과 이동도(μ)는 증가할 것이지만, 전압(V_R1)은 감소할 것이다. 결과적으로, 위 식 (15)의 기준 출력 전압은 제1항(V_gs3)이 음의 온도 계수를 갖고, 제2 항의 인자(V_R1)가 양의 온도 계수를 갖기 때문에, 온도 변화에 대해 보상될 것이다.

출력 단자(12)에서 안정한 기준 출력 전압(V_ref)을 제공하기 위해서, 트랜지스터 (N1,N2)를 통해 흐르는 전류(I)는 식 (15)와 (11)로부터 알수 있듯이 전력 공급 전압(VCC)의 변화에 대해 더욱 일정하게 유지되야 한다. P-채널 트랜지스터(P2,P4)를 통해 흐르는 전류의 양은 소오스/드레인 도전 경로에 인가된 전압에 의존하기 때문에, 트랜지스터(P2,P4)에 걸리는 전압(V_ds)은 매우 일정해야 한다. P-채널 트랜지스터(P1,P4) 없는 경우에, 트랜지스터(P2,P4)에 걸리는 전압(V_ds)은 전력 공급 변화 때문에 변하기 쉽다. 트랜지스터(P1,P3)가 제공됨으로서, 트랜지스터(P2,P4)에 걸리는 전압(V_ds)은 변하지 않는다. 전압(V_ds)가 어떤 변화도 없기 때문에, 전류(I)도 변하지 않는다. 그러므로, 기준 출력 전압(V_ref)은 전력 공급 전압의 변화에 대해 일정할 것이다.

즉, 전력 공급 보상은 트랜지스터(P1,P3)에 걸리는 전압(V_ds)이 전력 공급 전위 (VCC)의 변화를 추적하도록, 게이트 바이어스 회로부(14)의 제1 노드(A)에서 트랜지스터(P1,P3)의 게이트를 N-채널 트랜지스터(N4)의 게이트에 접속시킴으로서 제공된다. 예컨데, 동작시, 전력 공급 전위(VCC)가 증가함에 따라, 트랜지스터(N4)에 걸리는 전압(V_ds)는 증가한다. 신호 ON은 트랜지스터(N5)를 턴온시키어, 제2 노드(B)에서 이것의 드레인을 그라운드 전위로 풀(pull)하기 위해 정상 동작 동안 하이(high)다. 이 그라운드 전위는 또한 트랜지스터(P2,P4)의 게이트에 접속된다. 또한, 증가된 전력 공급 전위(VCC)는 증가한 전류를 트랜지스터(P1,P3)를 통해 흐르게 한다. 그러나, 트랜지스터(N4)의 게이트-소오스간 전압(V_gs4)은 보다 높은 전력 공급 전위때문에 증가될 것이며, 제1 노드(A)에서 보다 높은 게이트 바이어스 전압을 야기하여 트랜지스터(P1,P3)를 통해 흐르는 전류를 감소시킨다. 결과적으로, 트랜지스터(P2,P4)를 통해 흐르는 전류는 공급 변화에 따라 변경되지 않을 것이다.

전술된 상세한 설명으로부터, 본 발명이 매우 낮은 전력 공급용 개선된 기준 전압 발생 회로를 제공함을 알 수 있다. 제공된 기준 전압 발생 회로는 온도 변화에 대해 보상되고, 공급 전압의 변화에 독립적인 낮은 기준 출력 전압을 제공한다. 기준 출력 전압은 기준 소오스로서 MOSFET 트랜지스터의 드레시홀드 전압(V_t)에 의존한다.

본 발명의 양호한 실시예로서 현재 고려되는 것에 관하여 예시하고 설명하겠지만은 당업자이면 여러 가지 변경과 수정이 가능하고, 본 발명의 범위로부터 벗어남 없이 구성요소들을 동등물로 대체할 수 있음을 알 수 있을 것이다. 게다가, 본 발명의 중심 범위로부터 벗어남 없이 본 발명의 가르침에 따라 특정 상황이나 재료를 채택하기 위한 여러 가지 변형이 가능하다. 그러므로, 본 발명은 본 발명을 수행하기 위해 최상의 실시예로서 기술된 특별한 실시예에 국한되는 것이 아니라, 첨부된 특허 청구의 범위 내에 드는 모든 실시예를 포함하도록 의도된 것이다.

따라서, 본 발명은 종래 기술의 단점을 극복할 수 있는 개선된 기준 전압 발생 회로를 제공함으로서, 매우 낮은 전력 공급 전압 사용에 적합하며, 온도 보상되고, 그리고 전력 공급 전압의 독립적인 낮은 출력 전압을 제공할 수 있다.

Claims

온도 및 전력 공급 전압의 변화에 대해 보상되는 낮은 기준 출력 전압을 제공하기 위한 매우 낮은 전력 공급 전압용 기준 전압 발생 회로로서,

제1 전력 공급 전위와 제2 전력 공급 전위 사이에 접속되는 제1 및 제2 병력 전류 가지를 구비하고, 상기 제1 전류 가지는 서로 직렬 연결된 제1 P-채널 MOSFET 트랜지스터, 제2 P-채널 MOSFET 트랜지스터, 제1 N-채널 MOSFET 트랜지스터 및 제1 저항을 포함하고, 상기 제2 가지는 서로 직렬 연결된 제3 P-채널 MOSFET 트랜지스터, 제4 P-채널 MOSFET 트랜지스터 및 제2 N-채널 MOSFET 트랜지스터를 포함하며, 상기 제1 저항은 상기 제1 저항 양단에 전개되는, 양의 온도 계수를 갖는 제1 전압을 가지며;

제1 전력 공급 전위와 제2 전력 공급 전위 사이에 접속되는 제3 병렬 전류 가지를 구비하고, 상기 제3 전류 가지는 서로 직렬 연결된 제5 P-채널 MOSFET 트랜지스터, 제6 P-채널 MOSFET 트랜지스터, 제2 저항 및 제3 N-채널 MOSFET 트랜지스터를 포함하고, 상기 제3 N-채널 MOSFET 트랜지스터는 음의 온도 계수를 갖는 제2 전압을 가지며;

제7 P-채널 MOSFET 트랜지스터와 제8 P-채널 MOSFET 트랜지스터로 형성되는 제4 전류 가지를 구비하고, 상기 제4 전류 가지는 상기 제5 및 제6 P-채널 MOSFET 트랜지스터들의 도전 경로를 따라 병렬로 접속되며;

상기 제1, 제3, 제5 및 제7 P-채널 트랜지스터의 게이트에 접속되어 제1 게이트 바이어스 전압을 발생시킴과 아울러, 상기 제2, 제4, 제6 및 제8 P-채널 트랜지스터의 게이트에 접속되어, 제2 게이트 바이어스 전압을 발생시킴으로서, 전력 공급 전압에 변화가 생길시에 상기 제1 및 제2 P-채널 트랜지스터를 통해 흐르는 전류를 일정하게 유지시켜 주는 게이트 바이어스 회로수단을 구비하며, 그리고;

상기 제2 저항 및 상기 제3 N-채널 트랜지스터가 온도와 전력 공급이 보상되는 낮은 기준 출력 전압을 설정하는 것을 특징으로 하는 기준 전압 발생 회로.
제 1 항에 있어서,

상기 제1 전력 공급 전위는 대략 1.0V이고, 상기 제2 전력 공급 전위는 0V인 것을 특징으로 하는 기준 전압 발생 회로.
제 1 항에 있어서,

상기 제3 N-채널 트랜지스터의 제2 전압은 드레시홀드 전압에 의해 정의되는 것을 특징으로 하는 기준 전압 발생 회로.
제 1 항에 있어서,

상기 제1 P-채널 트랜지스터의 소오스는 제1 전력 공급 전위에 접속되며, 이것의 드레인은 상기 제2 P-채널 트랜지스터의 소오스에 접속되며, 상기 제1 N-채널 트랜지스터의 드레인은 상기 제2 P-채널 트랜지스터의 드레인에 접속되며, 이것의 소오스는 상기 제1 저항의 일 단에 접속되며, 상기 제1 저항의 타 단은 제2 전력 공급 전위에 접속되는 것을 특징으로 하는 기준 전압 발생 회로.
제 4 항에 있어서,

상기 제3 P-채널 트랜지스터의 소오스는 제1 전력 공급 전위에 접속되며, 이것의 드레인은 상기 제4 P-채널 트랜지스터의 소오스에 접속되며, 상기 제2 N-채널 트랜지스터의 드레인은 상기 제4 P-채널 트랜지스터의 드레인, 자신의 게이트 및 상기 제1 N-채널 트랜지스터의 게이트에 접속되며, 상기 제2 N-채널 트랜지스터의 소오스는 제2 전력 공급 전위에 접속되는 것을 특징으로 하는 기준 전압 발생 회로.
제 5 항에 있어서,

상기 제5 P-채널 트랜지스터의 소오스는 제1 전력 공급 전위에 접속되며, 이것의 드레인은 제6 P-채널 트랜지스터의 소오스에 접속되며, 상기 제2 저항의 일 단은 상기 제6 P-채널 트랜지스터의 드레인에 접속되며, 이것의 다른 종단은 상기 제3 N-채널 트랜지스터의 드레인과 게이트, 기준 출력 전압을 발생시키기 위한 출력 단자에 접속되며, 상기 제3 N-채널 트랜지스터의 소오스는 제2 전력 공급 전위에 접속되는 것을 특징으로 하는 기준 전압 발생 회로.
제 6 항에 있어서,

상기 제7 P-채널 트랜지스터의 소오스는 제1 전력 공급 전위에 접속되며, 이것의 드레인은 상기 제8 트랜지스터의 소오스에 접속되며, 상기 제8 트랜지스터의 드레인은 상기 제6 트랜지스터의 드레인, 제2 저항의 일 단, 그리고 출력 단자에 접속되는 것을 특징으로 하는 기준 전압 발생 회로.
제 7 항에 있어서,

상기 게이트 바이어스 회로부는 제4 N-채널 트랜지스터와 그리고 제1 전력 공급 전위와 제2 전력 공급 전위 사이에 직렬로 접속된 제5 N-채널 트랜지스터를 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
제 8 항에 있어서,

상기 제4 N-채널 트랜지스터의 드레인은 제1 전력 공급 전위에 접속되며, 이것의 소오스는 상기 제5 N-채널 트랜지스터의 드레인에 접속되며, 상기 제5 N-채널 트랜지스터의 소오스는 제2 전력 공급 전위에 접속되는 것을 특징으로 하는 기준 전압 발생 회로.
제 9 항에 있어서,

상기 제4 N-채널 트랜지스터의 상기 게이트는 상기 제1, 제3, 제5 및 제8 트랜지스터의 게이트에 접속되는 제1 게이트 바이어스 전압을 정의하며, 상기 제5 트랜지스터의 상기 드레인은 상기 제2, 제4, 제6 및 제8 P-채널 트랜지스터의 게이트에 접속되는 제2 게이트 바이어스 전압을 정의하는 것을 특징으로 하는 기준 전압 발생 회로.
온도 및 전력 공급 전압의 변화에 대해 보상되는 낮은 기준 출력 전압을 제공하기 위한 매우 낮은 전력 공급 전압용 기준 전압 발생 회로로서,

양의 온도 계수를 가지며 전력 공급 전압의 변화에 독립적인, 상기 제1 저항 양단에 전개되는 제1 전압을 발생시키기 위한 제1 저항을 포함하는 제1 전류 회로 수단과; 그리고

제2 저항과 그리고 낮은 기준 출력 전압을 발생시키기 위한 음의 온도 계수를 갖는 N-채널 MOSFET 트랜지스터를 포함하는 제2 전류회로 수단을 구비하며, 상기 제2 저항은 양의 온도 계수를 가지며 상기 제1 전압에 비례하는 상기 제2 저항 양단에 전개되는 제2 전압을 갖는 것을 특징으로 하는 기준 전압 발생 회로.
제 11 항에 있어서,

상기 제1 전류 회로 수단은 상기 제1 저항을 통해 흐르는 전류를 전력 공급 변화에 일정하게 유지하기 위한 게이트 바이어스 회로 수단을 포함하는 것을 특징으로 하는 기준 전압 발생 회로.
제 12 항에 있어서,

상기 N-채널 MOSFET 트랜지스터는 음의 온도 계수를 갖는 드레시홀드 전압을 갖는 것을 특징으로 하는 기준 전압 발생 회로.
제 13 항에 있어서,

상기 N-채널 트랜지스터의 드레인과 게이트는 함께 접속되어 상기 제2 저항의 일 단에 접속되며, 이것의 소오스는 그라운드 전위에 접속되며, 상기 제2 저항의 타 단은 낮은 기준 출력 전압을 발생시키기 위한 출력 단자에 접속되는 것을 특징으로하는 기준 전압 발생 회로.
제 12 항에 있어서,

상기 게이트 바이어스 회로 수단은 제2 N-채널 MOSFET 트랜지스터, 제1 전력 공급 전위와 제2 전력 공급 전위 사이에 직렬로 접속된 제3 N-채널 MOSFET 트랜지스터를 포함하는 것을 특징으로 하는 기준 전압 발생 회로.