KR100415545B1

KR100415545B1 - 기준전류생성회로

Info

Publication number: KR100415545B1
Application number: KR10-1998-0061091A
Authority: KR
Inventors: 황성욱; 이범하; 임성묵; 박창근
Original assignee: 주식회사 하이닉스반도체
Priority date: 1998-12-30
Filing date: 1998-12-30
Publication date: 2004-05-14
Also published as: KR20000044592A

Abstract

본 발명은 디지털 CMOS 공정으로 구현되며 전원 전압 및 온도 변화에 독립적인 기준 전류를 생성하는 기준 전류 생성 회로를 제공하기 위한 것으로, 이를 위해 본 발명은 CMOS 공정을 사용하는 기준 전류 생성 회로에 있어서, 온도 증가에 반비례하는 제1 전류를 생성하기 위한 제1 전류 생성 수단; 온도 증가에 비례하는 제2 전류를 생성하기 위한 제2 전류 생성 수단; 및 상기 제1 및 제2 전류 생성 수단으로부터 생성된 제1 및 제2 전류를 가산하여 온도 변화에 독립적인 기준 전류를 생성하기 위한 전류 가산 수단을 포함한다.

Description

기준 전류 생성 회로

본 발명은 기준 전류 생성 회로에 관한 것으로서, 특히 전원 전압 및 온도 변화에 독립적인 기준 전류를 생성하기 위한 기준 전류 생성 회로에 관한 것이다.

일반적으로, 데이터 변환기, 위상 고정 루프(Phase Looked Loop), 메모리 등의 기준 전류원으로 사용하거나, 연산 증폭기 또는 비교기 등을 동작시키기 위해기준 전류를 생성하게 된다. 이러한 기준 전류는 전원 전압 및 동작 온도의 변화에 영향을 받지 않고 항상 독립적인 전류량을 유지할 때, 전체 시스템을 안정적으로 동작시킬 수 있다.

한편, 이러한 기준 전류를 생성하기 위한 회로를 종래에는 주로 바이폴라 접합 트랜지스터(Bipolar Junction Transistor, 이하 BJT라 함)를 사용한 밴드-갭(band-gap) 구조로 구현하였다. 그러나, 이러한 BJT를 사용한 밴드-갭 구조의 기준 전류 생성 회로의 경우 디지털 CMOS(Complementary Metal Oxide Semiconductor) 공정에 비해 칩 구현 가격이 높고 구현 면적이 큰 단점이 있으며, 또한 CMOS 공정을 사용하는 다른 회로들과 단일 칩 상에 구현할 수 없다. 또한, 밴드-갭 구조를 CMOS의 기생 BJT로 구현하더라도 오동작의 위험성이 여전히 존재하게 된다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 디지털 CMOS 공정으로 구현되며 전원 전압 및 온도 변화에 독립적인 기준 전류를 생성하는 기준 전류 생성 회로를 제공하는데 그 목적이 있다.

도 1은 본 발명에 따른 기준 전류 생성 회로의 일실시 블록도.

도 2는 본 발명에 따른 상기 도 1의 기준 전류 생성 회로의 제1 전류 생성부에 대한 일실시 회로도.

도 3은 본 발명에 따른 상기 도 1의 기준 전류 생성 회로의 제2 전류 생성부에 대한 일실시 회로도.

* 도면의 주요 부분에 대한 설명

100 : 제1 전류 생성부

110 : 제2 전류 생성부

120 : 전류 가산부

상기 목적을 달성하기 위한 본 발명은 CMOS 공정을 사용하는 기준 전류 생성 회로에 있어서, 온도 증가에 반비례하는 제1 전류를 생성하기 위한 제1 전류 생성 수단;온도 증가에 비례하는 제2 전류를 생성하기 위한 제2 전류 생성 수단; 및 상기 제1 및 제2 전류 생성 수단으로부터 생성된 제1 및 제2 전류를 가산하여 온도변화에 독립적인 기준 전류를 생성하기 위한 전류 가산 수단을 구비하여,

상기 제1 전류 생성 수단은, 전원전압단에 전류 미러로 연결되는 제1 및 제2 PMOS 트랜지스터; 일측이 상기 제1 및 제2 PMOS 트랜지스터의 각 드레인단에 연결되는 전류 미러용 제3 및 제4 PMOS 트랜지스터; 접지전원단에 연결되며 상기 제3 PMOS 트랜지스터의 타측에 게이트단이 연결되는 제1 NMOS 트랜지스터; 상기 제3 PMOS 트랜지스터의 타측 및 상기 제1 NMOS 트랜지스터의 드레인단 사이에 연결되는 저항; 접지전원단 및 상기 제4 PMOS 트랜지스터의 타측 사이에 연결되며 게이트단이 상기 제1 NMOS 트랜지스터의 드레인단에 연결되는 제2 NMOS 트랜지스터; 및 전원전압단에 연결되며 게이트단이 상기 제1 및 제2 PMOS 트랜지스터의 공통 게이트단에 연결되는 제5 PMOS 트랜지스터를 포함하며, 상기 제5 PMOS 트랜지스터의 드레인단-소스단으로부터 상기 제1 전류가 출력되는 것을 특징으로 하는 기준 전류 생성 회로를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명에 따른 기준 전류 생성 회로의 일실시 블록도이다.

도면에 도시된 바와 같이, 본 발명의 기준 전류 생성 회로는 온도 증가에 반비례하는 전류(I_N)를 생성하기 위한 제1 전류 생성부(100)와, 온도 증가에 비례하는 전류(I_P)를 생성하기 위한 제2 전류 생성부(110)와, 상기 제1 및 제2 전류생성부(110)로부터 생성된 전류(I_N, I_P)를 가산하여 온도 변화에 독립적인 기준 전류(I_N+I_P)를 생성하기 위한 전류 가산부(120)로 이루어진다.

도 2는 본 발명에 따른 상기 도 1의 기준 전류 생성 회로의 제1 전류 생성부(100)에 대한 일실시 회로도이다.

도면에 도시된 바와 같이, 제1 전류 생성부(100)는 전원전압단(VDD)에 전류 미러로 연결되는 PMOS 트랜지스터(P1, P2), 일측이 PMOS 트랜지스터(P1, P2)의 각 드레인단에 연결되며 전류 미러로 구성되는 PMOS 트랜지스터(P3, P4), 접지전원단(VSS)에 연결되며 PMOS 트랜지스터(P3)의 타측에 게이트단이 연결되는 NMOS 트랜지스터(N1), PMOS 트랜지스터(P3)의 타측 및 NMOS 트랜지스터(N1)의 드레인단 사이에 연결되는 저항(R1), 접지전원단(VSS) 및 PMOS 트랜지스터(P4)의 타측 사이에 연결되며 게이트단이 NMOS 트랜지스터(N1)의 드레인단에 연결되는 NMOS 트랜지스터(N2) 및 전원전압단(VDD)에 연결되며 게이트단이 PMOS 트랜지스터(P1, P2)의 공통 게이트단에 연결되는 PMOS 트랜지스터(P5)로 이루어진다. 제1 전류 생성부(100)의 온도 증가에 반비례하는 전류(I_N)는 상기 PMOS 트랜지스터(P5)의 드레인단-소스단으로부터 출력된다.

도 2를 참조하여, 제1 전류 생성부(100)에서 온도 증가에 반비례하는 전류(I_N)를 생성하는 원리를 아래에 설명한다.

먼저, 전류(I_N)는 아래 수학식 1의 수식으로 전개되어 표현된다.

수학식 1에서 T는 온도, I₁은 NMOS 트랜지스터(N1)의 드레인-소스 간에 흐르는 전류, I₂는 NMOS 트랜지스터(N2)의 드레인-소스 간에 흐르는 전류, k는 상수, V_gs1은 NMOS 트랜지스터(N1)의 게이트-소스단 사이에 인가되는 전압, V_gs2는 NMOS 트랜지스터(N2)의 게이트-소스단 사이에 인가되는 전압, R1은 저항(R1)의 저항값, a는 전류비인 I₁/I₂와 동일한 NMOS 트랜지스터(N1)와 NMOS 트랜지스터(N2)의 채널 폭 비를 각각 나타낸다.

제1 전류 생성부(100)의 NMOS 트랜지스터(N1, N2)는 약한 반전영역(weak inversion)에서 동작하며, 이때의 NMOS 트랜지스터(N1, N2)의 드레인-소스 간 전류(I₁, I₂)가 "exp(k×Vgs/T)" 에 비례한다.

도 3은 본 발명에 따른 상기 도 1의 기준 전류 생성 회로의 제2 전류 생성부(110)에 대한 일실시 회로도이다.

도면에 도시된 바와 같이, 제2 전류 생성부(110)는 전원전압단(VDD)에 전류 미러로 연결되는 PMOS 트랜지스터(P6, P7), 일측이 PMOS 트랜지스터(P6, P7)의 각드레인단에 연결되며 전류 미러로 구성되는 NMOS 트랜지스터(N3, N4), 접지전원단(VSS) 및 NMOS 트랜지스터(N3)의 타측 사이에 연결되는 저항(R2) 및 전원전압단(VDD)에 연결되며 게이트단이 PMOS 트랜지스터(P6, P7)의 공통 게이트단에 연결되는 PMOS 트랜지스터(P8)로 이루어진다. 제2 전류 생성부(110)의 온도 증가에 비례하는 전류(I_P)는 상기 PMOS 트랜지스터(P8)의 드레인단-소스단으로부터 출력되고, NMOS 트랜지스터(N3)와 NMOS 트랜지스터(N4)의 채널 폭 대 채널 길이에 대한 비가 "A:1"로 구성된다. 즉, NMOS 트랜지스터(N3)의 구동 능력은 NMOS 트랜지스터(N4)의 구동 능력의 4배가 된다.

도 3을 참조하여, 제2 전류 생성부(110)에서 온도 증가에 비례하는 전류(I_P)를 생성하는 원리를 아래에 설명한다.

전류(I_P)는 아래 수학식 2의 수식으로 전개되어 표현된다.

수학식 2에서 L₂는 NMOS 트랜지스터(N4)의 채널 길이, R2는 저항(R2)의 저항값, μ_N은 NMOS 트랜지스터에서의 전자 이동도(mobility), Cox는 옥사이드 커패시턴스(oxide capacitance), W₂는 NMOS 트랜지스터(N4)의 채널 폭을 각각 나타낸다.

제2 전류 생성부(110)의 모든 트랜지스터들은 포화영역(saturation region)에서 동작하며, 실제 구동 시 시작 회로가 필요하나 도 3에는 도시하지 않았다.

한편, 상기 수학식 1은 온도 변화에 대해 아래 수학식 3과 같은 특징을 가진다.

여기서, 저항의 온도 계수는 온도가 높아짐에 따라 저항값이 커지는 양(+)이므로, 상기 수학식 1의 전류(I_N)는 온도 증가에 따라 감소하게 된다.

그리고, 상기 수학식 2는 온도 변화에 대해 아래 수학식 4와 같은 특징을 가진다.

여기서, 전자 이동도(μ_N)의 감소율이 저항 증가비보다 크기 때문에 저항의 온도 계수는 양(+)의 온도 계수를 가진다는 것을 알 수 있다.

따라서, 전술한 바와 같이 상기 제1 전류 생성부(100) 및 제2 전류 생성부(110)를 통해 각각 출력되는 전류(I_N, I_P)를 적정 비율로 전류 가산부(120)에서 가산함으로써 온도 변화에 독립적인 전류를 생성할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 디지털 CMOS 트랜지스터만으로 기준 전류 회로를 구성함으로써 저전력 및 저면적으로 전원전압 및 온도 변화에 독립적인 전류를 생성할 수 있다.

또한, CMOS 공정을 사용하는 다른 회로들과 단일 칩 상에 구현할 수 있으며, CMOS 공정으로 칩의 집적도를 향상시킬 수 있다.

Claims

CMOS 공정을 사용하는 기준 전류 생성 회로에 있어서,

온도 증가에 반비례하는 제1 전류를 생성하기 위한 제1 전류 생성 수단;

온도 증가에 비례하는 제2 전류를 생성하기 위한 제2 전류 생성 수단; 및

상기 제1 및 제2 전류 생성 수단으로부터 생성된 제1 및 제2 전류를 가산하여 온도 변화에 독립적인 기준 전류를 생성하기 위한 전류 가산 수단

을 구비하여,

상기 제1 전류 생성 수단은,

전원전압단에 전류 미러로 연결되는 제1 및 제2 PMOS 트랜지스터;

일측이 상기 제1 및 제2 PMOS 트랜지스터의 각 드레인단에 연결되는 전류 미러용 제3 및 제4 PMOS 트랜지스터;

접지전원단에 연결되며 상기 제3 PMOS 트랜지스터의 타측에 게이트단이 연결되는 제1 NMOS 트랜지스터;

상기 제3 PMOS 트랜지스터의 타측 및 상기 제1 NMOS 트랜지스터의 드레인단 사이에 연결되는 저항;

접지전원단 및 상기 제4 PMOS 트랜지스터의 타측 사이에 연결되며 게이트단이 상기 제1 NMOS 트랜지스터의 드레인단에 연결되는 제2 NMOS 트랜지스터; 및

전원전압단에 연결되며 게이트단이 상기 제1 및 제2 PMOS 트랜지스터의 공통 게이트단에 연결되는 제5 PMOS 트랜지스터를 포함하며,

상기 제5 PMOS 트랜지스터의 드레인단-소스단으로부터 상기 제1 전류가 출력되는 것을 특징으로 하는 기준 전류 생성 회로.
제1항에 있어서, 상기 제1 및 제2 NMOS 트랜지스터는,

약한 반전영역(weak inversion)에서 동작하는 것을 특징으로 하는 기준 전류 생성 회로.
제 1 항에 있어서, 상기 제2 전류 생성 수단은,

전원전압단에 전류 미러로 연결되는 제1 및 제2 PMOS 트랜지스터;

일측이 상기 제1 및 제2 PMOS 트랜지스터의 각 드레인단에 연결되는 전류 미러용 제1 및 제2 NMOS 트랜지스터;

접지전원단 및 상기 제1 NMOS 트랜지스터의 타측 사이에 연결되는 저항; 및

전원전압단에 연결되며 게이트단이 상기 제1 및 제2 PMOS 트랜지스터의 공통 게이트단에 연결되는 제3 PMOS 트랜지스터를 포함하며,

상기 제3 PMOS 트랜지스터의 드레인단-소스단으로부터 상기 제2 전류가 출력되는 것을 특징으로 하는 기준 전류 생성 회로.
제 3 항에 있어서, 상기 제1 내지 제3 PMOS 트랜지스터와 상기 제1 및 제2 NMOS 트랜지스터는,

포화 영역에서 동작하는 것을 특징으로 하는 기준 전류 생성 회로.