JPH09232881A - カレントミラー回路および信号処理回路 - Google Patents
カレントミラー回路および信号処理回路Info
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- JPH09232881A JPH09232881A JP8037623A JP3762396A JPH09232881A JP H09232881 A JPH09232881 A JP H09232881A JP 8037623 A JP8037623 A JP 8037623A JP 3762396 A JP3762396 A JP 3762396A JP H09232881 A JPH09232881 A JP H09232881A
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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Abstract
(57)【要約】
【課題】 ドレインコンダクタンスの大きい半導体素子
を用いて回路を構成しても、出力電圧に依存して出力電
流に誤差が生じるのを抑えることができるカレントミラ
ー回路を得る。 【解決手段】 ＦＥＴ Ａ１１とＡ１２のゲート端子同
士を接続し、ＦＥＴ Ａ２１のソース端子をＦＥＴ Ａ
１１のドレイン端子に接続するとともに、ドレイン端子
とゲート端子とを互いに接続して電流入力端子１に接続
し、ＦＥＴ Ａ２２のソース端子をＦＥＴ Ａ１２のド
レイン端子に接続し、ゲート端子をＦＥＴＡ２１のゲー
ト端子に接続し、ドレイン端子を電流出力端子２に接続
することにより、カレントミラー回路を構成した。
を用いて回路を構成しても、出力電圧に依存して出力電
流に誤差が生じるのを抑えることができるカレントミラ
ー回路を得る。 【解決手段】 ＦＥＴ Ａ１１とＡ１２のゲート端子同
士を接続し、ＦＥＴ Ａ２１のソース端子をＦＥＴ Ａ
１１のドレイン端子に接続するとともに、ドレイン端子
とゲート端子とを互いに接続して電流入力端子１に接続
し、ＦＥＴ Ａ２２のソース端子をＦＥＴ Ａ１２のド
レイン端子に接続し、ゲート端子をＦＥＴＡ２１のゲー
ト端子に接続し、ドレイン端子を電流出力端子２に接続
することにより、カレントミラー回路を構成した。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、電界効果トラン
ジスタ（以下、ＦＥＴと称す）を含む半導体回路、特
に、カレントミラー回路に関するものであり、そのＦＥ
Ｔのドレインコンダクタンスに依存する特性を抑制でき
るようにしたものに関するものである。また、この発明
は、上記のカレントミラー回路を用いた信号処理回路に
関するものである。
ジスタ（以下、ＦＥＴと称す）を含む半導体回路、特
に、カレントミラー回路に関するものであり、そのＦＥ
Ｔのドレインコンダクタンスに依存する特性を抑制でき
るようにしたものに関するものである。また、この発明
は、上記のカレントミラー回路を用いた信号処理回路に
関するものである。
【０００２】
【従来の技術】図１４は、従来のカレントミラー回路を
示す図であり、図において、１は電流Ｉ1 を流し込むた
めの入力端子、２は電流Ｉ1 に比例した電流Ｉ2 を吸い
込むための出力端子、５は正の電源電圧ＶDDを印加する
ための電源端子、６は正の電源電圧ＶDDに対して負の電
源電圧を印加するための電源端子であり、この従来例で
はグランドＧＮＤに接続されている。また、Ａ１１，Ａ
１２およびＡ１３は例えばＧａＡｓ集積回路（以下、Ｇ
ａＡｓ ＩＣと称す）を構成するエンハンスメント型Ｍ
ＥＳＦＥＴであり、そのゲート長およびしきい値電圧Ｖ
thは互いに等しいものとする。さらに、ＬＳは例えば単
一のまたは互いに直列に接続された複数のダイオードか
ら構成されたレベルシフト回路であり、例えばダイオー
ドの順方向電圧が０．６Ｖの場合、１個または２個のダ
イオードを用いてこれを構成するものである。また、Ｚ
1 は抵抗であり、例えばこれに電流を１ｍＡ流したい場
合、２００Ωないし１ｋΩの値に設定する。また、１０
は電流Ｉ1 を流し込むための電流源である。
示す図であり、図において、１は電流Ｉ1 を流し込むた
めの入力端子、２は電流Ｉ1 に比例した電流Ｉ2 を吸い
込むための出力端子、５は正の電源電圧ＶDDを印加する
ための電源端子、６は正の電源電圧ＶDDに対して負の電
源電圧を印加するための電源端子であり、この従来例で
はグランドＧＮＤに接続されている。また、Ａ１１，Ａ
１２およびＡ１３は例えばＧａＡｓ集積回路（以下、Ｇ
ａＡｓ ＩＣと称す）を構成するエンハンスメント型Ｍ
ＥＳＦＥＴであり、そのゲート長およびしきい値電圧Ｖ
thは互いに等しいものとする。さらに、ＬＳは例えば単
一のまたは互いに直列に接続された複数のダイオードか
ら構成されたレベルシフト回路であり、例えばダイオー
ドの順方向電圧が０．６Ｖの場合、１個または２個のダ
イオードを用いてこれを構成するものである。また、Ｚ
1 は抵抗であり、例えばこれに電流を１ｍＡ流したい場
合、２００Ωないし１ｋΩの値に設定する。また、１０
は電流Ｉ1 を流し込むための電流源である。
【０００３】この図１４に示す従来例において、ＦＥＴ
Ａ１１はそのドレイン端子が入力端子１に接続され、
そのソース端子が負電源印加用の電源端子６に接続さ
れ、抵抗Ｚ1 はその一端がＦＥＴ Ａ１１のゲート端子
に接続され他端が電源端子６に接続されている。ＦＥＴ
Ａ１３はそのドレイン端子が正電源印加用の電源端子
５に接続され、そのゲート端子がＦＥＴ Ａ１１のドレ
イン端子に接続されている。また、レベルシフト回路Ｌ
Ｓはその高電位側がＦＥＴ Ａ１３のソース端子に接続
され、その低電位側が抵抗Ｚ1 の一端とＦＥＴ Ａ１１
およびＦＥＴ Ａ１２のゲート端子との結合点に接続さ
れている。また、ＦＥＴ Ａ１２はそのドレイン端子が
出力端子２に接続され、そのゲート端子がＦＥＴ Ａ１
１のゲート端子およびレベルシフト回路ＬＳの低電位側
と抵抗Ｚ1 の一端の結合点に接続され、そのソース端子
が電源端子６に接続されている。さらに、電源端子５に
は電源電圧ＶDDを発生する電源が、電源端子６にはグラ
ンドＧＮＤがそれぞれ接続され、電源端子５と入力端子
１との間には電流源１０が接続されている。
Ａ１１はそのドレイン端子が入力端子１に接続され、
そのソース端子が負電源印加用の電源端子６に接続さ
れ、抵抗Ｚ1 はその一端がＦＥＴ Ａ１１のゲート端子
に接続され他端が電源端子６に接続されている。ＦＥＴ
Ａ１３はそのドレイン端子が正電源印加用の電源端子
５に接続され、そのゲート端子がＦＥＴ Ａ１１のドレ
イン端子に接続されている。また、レベルシフト回路Ｌ
Ｓはその高電位側がＦＥＴ Ａ１３のソース端子に接続
され、その低電位側が抵抗Ｚ1 の一端とＦＥＴ Ａ１１
およびＦＥＴ Ａ１２のゲート端子との結合点に接続さ
れている。また、ＦＥＴ Ａ１２はそのドレイン端子が
出力端子２に接続され、そのゲート端子がＦＥＴ Ａ１
１のゲート端子およびレベルシフト回路ＬＳの低電位側
と抵抗Ｚ1 の一端の結合点に接続され、そのソース端子
が電源端子６に接続されている。さらに、電源端子５に
は電源電圧ＶDDを発生する電源が、電源端子６にはグラ
ンドＧＮＤがそれぞれ接続され、電源端子５と入力端子
１との間には電流源１０が接続されている。
【０００４】次に動作について説明する。ＭＥＳＦＥＴ
はそのゲートから見た入力インピーダンスが大きいた
め、電流源１０からの電流Ｉ1 はＦＥＴ Ａ１３のゲー
トには流れ込まず、ＦＥＴ Ａ１１のドレイン端子に流
れ込む。ＦＥＴ Ａ１１がエンハンスメント型ＭＥＳＦ
ＥＴ（Ｖth＞０）であり、そのドレイン電流ＩdsがＩ1
（＞０）であるとそのゲート・ソース間電圧ＶgsがＶgs
＞０になるので、この間に接続された抵抗Ｚ1 に電流が
流れ、これと同時にレベルシフト回路ＬＳにも電流が流
れる。
はそのゲートから見た入力インピーダンスが大きいた
め、電流源１０からの電流Ｉ1 はＦＥＴ Ａ１３のゲー
トには流れ込まず、ＦＥＴ Ａ１１のドレイン端子に流
れ込む。ＦＥＴ Ａ１１がエンハンスメント型ＭＥＳＦ
ＥＴ（Ｖth＞０）であり、そのドレイン電流ＩdsがＩ1
（＞０）であるとそのゲート・ソース間電圧ＶgsがＶgs
＞０になるので、この間に接続された抵抗Ｚ1 に電流が
流れ、これと同時にレベルシフト回路ＬＳにも電流が流
れる。
【０００５】このレベルシフト回路ＬＳは単一のもしく
は相互に直列に接続された複数のダイオードで構成され
ており、これに順方向電流が流れると一定の順方向電圧
が発生するので、ＦＥＴ Ａ１３のソース電位が上昇す
る。さらに、レベルシフト回路ＬＳに電流が流れ、これ
に接続されたＦＥＴ Ａ１３にドレイン電流が流れる
と、このＦＥＴ Ａ１３のゲート・ソース間電圧は正で
あるので、そのゲート電位、すなわちＦＥＴ Ａ１１の
ドレイン電圧も上昇する。このとき、ＦＥＴ Ａ１１が
飽和領域で動作するように、複数個のダイオードを直列
に接続するなどしてレベルシフト回路ＬＳのレベルシフ
ト量を予め調整しておく。そして予めこのように設定し
ておくことにより、飽和領域（０＜Ｖgs−Ｖth≦Ｖds）
でのＦＥＴＡ１１のドレイン・ソース間電流Ｉds、つま
り入力電流Ｉ1 はＦＥＴ Ａ１１のドレイン・ソース間
電圧Ｖds A11 をＶ(1) とし、ゲート・ソース間電圧を
Ｖgs A11 と記せば、これは以下のように示される。 Ｉ1 ＝Ｋ0 ・（１＋λＶ(1) ）・（Ｖgs A11 −Ｖth）2 …(1) ただし、Ｋ0 はＦＥＴのゲインパラメータ、λはチャネ
ル長変調パラメータである。ＦＥＴのゲート長が等しい
場合、Ｋ0 はゲート幅に比例し、λは一定である。
は相互に直列に接続された複数のダイオードで構成され
ており、これに順方向電流が流れると一定の順方向電圧
が発生するので、ＦＥＴ Ａ１３のソース電位が上昇す
る。さらに、レベルシフト回路ＬＳに電流が流れ、これ
に接続されたＦＥＴ Ａ１３にドレイン電流が流れる
と、このＦＥＴ Ａ１３のゲート・ソース間電圧は正で
あるので、そのゲート電位、すなわちＦＥＴ Ａ１１の
ドレイン電圧も上昇する。このとき、ＦＥＴ Ａ１１が
飽和領域で動作するように、複数個のダイオードを直列
に接続するなどしてレベルシフト回路ＬＳのレベルシフ
ト量を予め調整しておく。そして予めこのように設定し
ておくことにより、飽和領域（０＜Ｖgs−Ｖth≦Ｖds）
でのＦＥＴＡ１１のドレイン・ソース間電流Ｉds、つま
り入力電流Ｉ1 はＦＥＴ Ａ１１のドレイン・ソース間
電圧Ｖds A11 をＶ(1) とし、ゲート・ソース間電圧を
Ｖgs A11 と記せば、これは以下のように示される。 Ｉ1 ＝Ｋ0 ・（１＋λＶ(1) ）・（Ｖgs A11 −Ｖth）2 …(1) ただし、Ｋ0 はＦＥＴのゲインパラメータ、λはチャネ
ル長変調パラメータである。ＦＥＴのゲート長が等しい
場合、Ｋ0 はゲート幅に比例し、λは一定である。
【０００６】一方、ＦＥＴ Ａ１２はそのドレイン端子
が出力端子２に接続され、そのソース端子が電源端子６
に接続され、そのゲート端子が前記ＦＥＴ Ａ１１と抵
抗Ｚ1 との結合点に接続されている。ここで、ＦＥＴ
Ａ１１とＦＥＴ Ａ１２のゲート幅の比が１：ｍ（ｍ＞
０）であり、出力端子２にＦＥＴ Ａ１２が飽和領域と
なるような電圧が与えられているとすると、ＦＥＴ Ａ
１２のドレイン電流、つまり出力電流Ｉ2 はＦＥＴ Ａ
１２のドレイン・ソース間電圧Ｖds A12 ＝Ｖ(2) およ
びゲート・ソース間電圧Ｖgs A12 とにより次式で表わ
される。 Ｉ2 ＝ｍ・Ｋ0 ・（１＋λＶ(2) ）・（Ｖgs A12 −Ｖth）2 ＝ｍ・Ｋ0 ・（１＋λＶ(2) ）・（Ｖgs A11 −Ｖth）2 ＝ｍ・Ｉ1 ・（１＋λＶ(2) ）／（１＋λＶ(1) ） …(2) 式(2) において、ＦＥＴのドレインコンダクタンスＧd
（＝ΔＩds／ΔＶds）が無視できるとき、つまりλ＝０
とみなせる場合、出力端子２に吸い込まれる電流Ｉ2 は Ｉ2 ＝ｍ・Ｉ1 …(3) となり、ＦＥＴ Ａ１１とＦＥＴ Ａ１２のサイズ比に
応じた電流が流れる。
が出力端子２に接続され、そのソース端子が電源端子６
に接続され、そのゲート端子が前記ＦＥＴ Ａ１１と抵
抗Ｚ1 との結合点に接続されている。ここで、ＦＥＴ
Ａ１１とＦＥＴ Ａ１２のゲート幅の比が１：ｍ（ｍ＞
０）であり、出力端子２にＦＥＴ Ａ１２が飽和領域と
なるような電圧が与えられているとすると、ＦＥＴ Ａ
１２のドレイン電流、つまり出力電流Ｉ2 はＦＥＴ Ａ
１２のドレイン・ソース間電圧Ｖds A12 ＝Ｖ(2) およ
びゲート・ソース間電圧Ｖgs A12 とにより次式で表わ
される。 Ｉ2 ＝ｍ・Ｋ0 ・（１＋λＶ(2) ）・（Ｖgs A12 −Ｖth）2 ＝ｍ・Ｋ0 ・（１＋λＶ(2) ）・（Ｖgs A11 −Ｖth）2 ＝ｍ・Ｉ1 ・（１＋λＶ(2) ）／（１＋λＶ(1) ） …(2) 式(2) において、ＦＥＴのドレインコンダクタンスＧd
（＝ΔＩds／ΔＶds）が無視できるとき、つまりλ＝０
とみなせる場合、出力端子２に吸い込まれる電流Ｉ2 は Ｉ2 ＝ｍ・Ｉ1 …(3) となり、ＦＥＴ Ａ１１とＦＥＴ Ａ１２のサイズ比に
応じた電流が流れる。
【０００７】また、図１６は、図１４に示した従来のカ
レントミラー回路を定電流源として有し、入力信号を差
動増幅する差動増幅回路を有する従来の電流ドライバ回
路であり、図において、ＦＥＴ Ａ１およびＦＥＴ Ａ
２はそのソース端子が互いに接続されて差動対となった
ＦＥＴであり、各々のドレイン端子がこの電流ドライバ
回路の出力ＯＵＴ、／ＯＵＴとなった、オープンドレイ
ン回路４０となっている。また、Ｚ2 およびＺ3 はこの
電流ドライバ回路の各出力端子ＯＵＴ、／ＯＵＴとグラ
ンドＧＮＤ端子との間に接続された負荷抵抗である。７
は図示しない差動増幅器とその後段のレベルシフト回路
とで構成された入力バッファであり、入力信号振幅を、
オープンドレイン回路の入力，すなわちＦＥＴ Ａ１お
よびＦＥＴ Ａ２のゲート入力に必要とされる振幅まで
増幅する。そして、２０はこの一対の入力を受ける入力
バッファ７およびこの入力バッファ７からの一対の出力
を受けるオープンドレイン回路４０により構成された電
流ドライバ回路である。また、３０は図１４に示された
カレントミラー回路により構成された定電流源であり、
このカレントミラー回路の出力端子２の電圧は入力バッ
ファ７の各出力ＯＵＴ、／ＯＵＴの出力レベルからＦＥ
Ｔ Ａ１あるいはＦＥＴ Ａ２のゲート・ソース間電圧
を差し引いたものに等しい。また、５，６はこの電流ド
ライバ回路の電源端子であり、電源端子５にはグランド
ＧＮＤを接続し、電源端子６には電源ＶSSの負側端子を
接続しており、この電源ＶSSの正側端子にはグランドＧ
ＮＤを接続している。
レントミラー回路を定電流源として有し、入力信号を差
動増幅する差動増幅回路を有する従来の電流ドライバ回
路であり、図において、ＦＥＴ Ａ１およびＦＥＴ Ａ
２はそのソース端子が互いに接続されて差動対となった
ＦＥＴであり、各々のドレイン端子がこの電流ドライバ
回路の出力ＯＵＴ、／ＯＵＴとなった、オープンドレイ
ン回路４０となっている。また、Ｚ2 およびＺ3 はこの
電流ドライバ回路の各出力端子ＯＵＴ、／ＯＵＴとグラ
ンドＧＮＤ端子との間に接続された負荷抵抗である。７
は図示しない差動増幅器とその後段のレベルシフト回路
とで構成された入力バッファであり、入力信号振幅を、
オープンドレイン回路の入力，すなわちＦＥＴ Ａ１お
よびＦＥＴ Ａ２のゲート入力に必要とされる振幅まで
増幅する。そして、２０はこの一対の入力を受ける入力
バッファ７およびこの入力バッファ７からの一対の出力
を受けるオープンドレイン回路４０により構成された電
流ドライバ回路である。また、３０は図１４に示された
カレントミラー回路により構成された定電流源であり、
このカレントミラー回路の出力端子２の電圧は入力バッ
ファ７の各出力ＯＵＴ、／ＯＵＴの出力レベルからＦＥ
Ｔ Ａ１あるいはＦＥＴ Ａ２のゲート・ソース間電圧
を差し引いたものに等しい。また、５，６はこの電流ド
ライバ回路の電源端子であり、電源端子５にはグランド
ＧＮＤを接続し、電源端子６には電源ＶSSの負側端子を
接続しており、この電源ＶSSの正側端子にはグランドＧ
ＮＤを接続している。
【０００８】次に動作について説明する。入力端子１に
電流源１０より電流を供給すると、オープンドレイン回
路４０を構成するＦＥＴ Ａ１およびＦＥＴ Ａ２のソ
ース端子には、電流Ｉ1 に比例した電流Ｉ2 が流れる。
入力バッファ７はその正相入力端子ＩＮに信号源Ｓｉｇ
が接続されているとともに、その逆相入力端子／ＩＮに
は基準電源ＶREF の負側端子が接続されており、この信
号源Ｓｉｇからの入力信号を入力バッファ７で増幅する
ことにより、この信号源Ｓｉｇからの入力信号と基準電
源ＶREF の基準電圧との大，小に応じてＦＥＴ Ａ１と
ＦＥＴ Ａ２が交互にＯＮ，ＯＦＦし、このＦＥＴ Ａ
１とＦＥＴ Ａ２が交互にＯＮ，ＯＦＦすることによっ
て、上記電流Ｉ2 の電流パスが切り替わり、出力端子Ｏ
ＵＴ、／ＯＵＴからその振幅が電流Ｉ2 に等しい変調電
流が出力される。
電流源１０より電流を供給すると、オープンドレイン回
路４０を構成するＦＥＴ Ａ１およびＦＥＴ Ａ２のソ
ース端子には、電流Ｉ1 に比例した電流Ｉ2 が流れる。
入力バッファ７はその正相入力端子ＩＮに信号源Ｓｉｇ
が接続されているとともに、その逆相入力端子／ＩＮに
は基準電源ＶREF の負側端子が接続されており、この信
号源Ｓｉｇからの入力信号を入力バッファ７で増幅する
ことにより、この信号源Ｓｉｇからの入力信号と基準電
源ＶREF の基準電圧との大，小に応じてＦＥＴ Ａ１と
ＦＥＴ Ａ２が交互にＯＮ，ＯＦＦし、このＦＥＴ Ａ
１とＦＥＴ Ａ２が交互にＯＮ，ＯＦＦすることによっ
て、上記電流Ｉ2 の電流パスが切り替わり、出力端子Ｏ
ＵＴ、／ＯＵＴからその振幅が電流Ｉ2 に等しい変調電
流が出力される。
【０００９】
【発明が解決しようとする課題】しかしながら、カレン
トミラー回路において、実際のＭＥＳＦＥＴのドレイン
コンダクタンスは大きく、その回路特性に影響を及ぼ
す。図１５に従来のカレントミラー回路の出力電流特性
を示す。この図１５は入力電流Ｉ1 を一定にし、出力端
子Ｖ2 の電圧を変化させた場合の出力電流Ｉ2 の変化を
示している。ここでは、ＦＥＴ Ａ１１とＦＥＴ Ａ１
２のゲート幅の比率は１：１に設定した。図１５(a) は
カレントミラー回路の各電流を示したもので、図１５
(b) は入力端子１と出力端子２の電圧の関係を示してい
る。
トミラー回路において、実際のＭＥＳＦＥＴのドレイン
コンダクタンスは大きく、その回路特性に影響を及ぼ
す。図１５に従来のカレントミラー回路の出力電流特性
を示す。この図１５は入力電流Ｉ1 を一定にし、出力端
子Ｖ2 の電圧を変化させた場合の出力電流Ｉ2 の変化を
示している。ここでは、ＦＥＴ Ａ１１とＦＥＴ Ａ１
２のゲート幅の比率は１：１に設定した。図１５(a) は
カレントミラー回路の各電流を示したもので、図１５
(b) は入力端子１と出力端子２の電圧の関係を示してい
る。
【００１０】図１４の回路では、ＦＥＴ Ａ１２に対し
て、一定のゲート電圧が与えられるので、Ｉ2 −Ｖ2 特
性はＦＥＴ Ａ１２単体のＩds−Ｖds特性そのものにな
る。そして、Ｉ1 ＝Ｉ2 （電流比＝ゲート幅比）となる
のは、唯一、Ｖ1 ＝Ｖ2 （図中のＶ2b）となるときに限
られる。
て、一定のゲート電圧が与えられるので、Ｉ2 −Ｖ2 特
性はＦＥＴ Ａ１２単体のＩds−Ｖds特性そのものにな
る。そして、Ｉ1 ＝Ｉ2 （電流比＝ゲート幅比）となる
のは、唯一、Ｖ1 ＝Ｖ2 （図中のＶ2b）となるときに限
られる。
【００１１】このように、従来のカレントミラー回路で
は、入力電流Ｉ1 に対して、これを流し込まれるＦＥＴ
Ａ１２のゲート・ソース間電圧のみを保証していたた
めに、ドレインコンダクタンスの大きい素子では出力端
子２の電圧が変動することによって、出力電流Ｉ2 に誤
差を生じるという問題があった。
は、入力電流Ｉ1 に対して、これを流し込まれるＦＥＴ
Ａ１２のゲート・ソース間電圧のみを保証していたた
めに、ドレインコンダクタンスの大きい素子では出力端
子２の電圧が変動することによって、出力電流Ｉ2 に誤
差を生じるという問題があった。
【００１２】また、このようなカレントミラー回路を定
電流源として有する従来のドライバ回路の場合、カレン
トミラー回路の出力端子電圧Ｖ(2) は前段の入力バッフ
ァ７の出力電圧に依存するため、出力端子電圧Ｖ(2) お
よび入力端子電圧Ｖ(1) は必ずしも一致せず、同じ基準
電流Ｉ1 に対して変調電流Ｉ2 は誤差やバラツキを含ん
でいた。図１７に従来のドライバ回路におけるカレント
ミラー回路の各電流及びノード電圧及びドライバ回路の
出力電流を示す。入力信号Ｓｉｇは１０ＧＨｚのＳＩＮ
波とした。また、カレントミラー回路のＦＥＴ Ａ１１
のゲート幅は２００μｍ、ＦＥＴ Ａ１２のゲート幅は
６００μｍに設定した。図１７(a) はノード電圧を示
す。図において、実線および破線は入力バッファ７から
の入力信号、一点鎖線はカレントミラー回路の出力端子
電圧Ｖ(2) 、すなわち図１６におけるＦＥＴ Ａ１２の
ドレイン電圧、点線は入力端子電圧Ｖ(1) 、すなわちＦ
ＥＴＡ１１のドレイン電圧である。図が示すようにＦＥ
Ｔ Ａ１１のドレイン電圧Ｖ(1) とＦＥＴ Ａ１２のド
レイン電圧Ｖ(2) の差は１．５Ｖ程度ある。図１７(b)
はカレントミラー回路の入力電流Ｉ1 と出力電流Ｉ2 を
示す。図において、実線は入力電流Ｉ1 （＝５ｍＡ）
で、破線はカレントミラー回路からの出力電流Ｉ2 を示
している。また、図１７(c) はドライバ回路の出力端子
ＯＵＴ，／ＯＵＴからの出力電流波形を示している。Ｆ
ＥＴ Ａ１１とＦＥＴ Ａ１２のサイズ比は１：３であ
るので、理想的には出力電流Ｉ2 は５ｍＡ×３＝１５ｍ
Ａでなければならないが、ＦＥＴ Ａ１２のドレイン電
圧Ｖ(2) がＦＥＴ Ａ１１のドレイン電圧Ｖ(1) より
１．５Ｖ高いために、本カレントミラー回路での出力電
流Ｉ2 は約２０ｍＡ程度となっている。定電流源の電流
が大きくなったため、出力電流振幅も２２ｍＡとなり、
設定値（＝１５ｍＡ）との間には５０％の誤差が生じて
いる。
電流源として有する従来のドライバ回路の場合、カレン
トミラー回路の出力端子電圧Ｖ(2) は前段の入力バッフ
ァ７の出力電圧に依存するため、出力端子電圧Ｖ(2) お
よび入力端子電圧Ｖ(1) は必ずしも一致せず、同じ基準
電流Ｉ1 に対して変調電流Ｉ2 は誤差やバラツキを含ん
でいた。図１７に従来のドライバ回路におけるカレント
ミラー回路の各電流及びノード電圧及びドライバ回路の
出力電流を示す。入力信号Ｓｉｇは１０ＧＨｚのＳＩＮ
波とした。また、カレントミラー回路のＦＥＴ Ａ１１
のゲート幅は２００μｍ、ＦＥＴ Ａ１２のゲート幅は
６００μｍに設定した。図１７(a) はノード電圧を示
す。図において、実線および破線は入力バッファ７から
の入力信号、一点鎖線はカレントミラー回路の出力端子
電圧Ｖ(2) 、すなわち図１６におけるＦＥＴ Ａ１２の
ドレイン電圧、点線は入力端子電圧Ｖ(1) 、すなわちＦ
ＥＴＡ１１のドレイン電圧である。図が示すようにＦＥ
Ｔ Ａ１１のドレイン電圧Ｖ(1) とＦＥＴ Ａ１２のド
レイン電圧Ｖ(2) の差は１．５Ｖ程度ある。図１７(b)
はカレントミラー回路の入力電流Ｉ1 と出力電流Ｉ2 を
示す。図において、実線は入力電流Ｉ1 （＝５ｍＡ）
で、破線はカレントミラー回路からの出力電流Ｉ2 を示
している。また、図１７(c) はドライバ回路の出力端子
ＯＵＴ，／ＯＵＴからの出力電流波形を示している。Ｆ
ＥＴ Ａ１１とＦＥＴ Ａ１２のサイズ比は１：３であ
るので、理想的には出力電流Ｉ2 は５ｍＡ×３＝１５ｍ
Ａでなければならないが、ＦＥＴ Ａ１２のドレイン電
圧Ｖ(2) がＦＥＴ Ａ１１のドレイン電圧Ｖ(1) より
１．５Ｖ高いために、本カレントミラー回路での出力電
流Ｉ2 は約２０ｍＡ程度となっている。定電流源の電流
が大きくなったため、出力電流振幅も２２ｍＡとなり、
設定値（＝１５ｍＡ）との間には５０％の誤差が生じて
いる。
【００１３】また、電源電圧ＶSSが変動したときには、
ＦＥＴ Ａ１またはＦＥＴ Ａ２とともにこれを抵抗分
割しているＦＥＴ Ａ１２のドレイン・ソース間電圧が
変動するために、カレントミラー回路の出力端子２の電
圧の変化が電源電圧ＶSSの変化と異なるものとなり、こ
のため注入電流Ｉ1 が一定であるにもかかわらず吸い込
み電流Ｉ2 が変動し、これにより変調振幅が変動すると
いう問題があった。
ＦＥＴ Ａ１またはＦＥＴ Ａ２とともにこれを抵抗分
割しているＦＥＴ Ａ１２のドレイン・ソース間電圧が
変動するために、カレントミラー回路の出力端子２の電
圧の変化が電源電圧ＶSSの変化と異なるものとなり、こ
のため注入電流Ｉ1 が一定であるにもかかわらず吸い込
み電流Ｉ2 が変動し、これにより変調振幅が変動すると
いう問題があった。
【００１４】そこで、このような問題を解決するため
に、例えば特開平７−７２０４号公報に示されるよう
に、電流ドライバ回路の出力振幅（例えば／ＯＵＴにお
ける出力振幅）をモニタして、その振幅の変化に応じて
入力電流Ｉ1 をコントロールするような電源電圧補償回
路を設けて、変調振幅の変動を相殺する必要があるとい
う問題点があった。
に、例えば特開平７−７２０４号公報に示されるよう
に、電流ドライバ回路の出力振幅（例えば／ＯＵＴにお
ける出力振幅）をモニタして、その振幅の変化に応じて
入力電流Ｉ1 をコントロールするような電源電圧補償回
路を設けて、変調振幅の変動を相殺する必要があるとい
う問題点があった。
【００１５】この発明は、上記のような従来のものの問
題点を解決するためになされたもので、ドレインコンダ
クタンスの大きい半導体素子を用いて回路を構成して
も、出力電圧に依存して出力電流に誤差が生じるのを抑
えることができるカレントミラー回路を得ることを目的
とする。
題点を解決するためになされたもので、ドレインコンダ
クタンスの大きい半導体素子を用いて回路を構成して
も、出力電圧に依存して出力電流に誤差が生じるのを抑
えることができるカレントミラー回路を得ることを目的
とする。
【００１６】また、この発明は、上記のような従来のも
のの問題点を解決するためになされたもので、電源電圧
補償回路を必要とすることなく、変調振幅が変動するの
を抑えることができる信号処理回路を得ることを目的と
する。
のの問題点を解決するためになされたもので、電源電圧
補償回路を必要とすることなく、変調振幅が変動するの
を抑えることができる信号処理回路を得ることを目的と
する。
【００１７】
【課題を解決するための手段】この発明の請求項１に係
るカレントミラー回路は、互いにゲート端子同士が接続
された第１のＦＥＴおよび第２のＦＥＴと、ソース端子
が前記第１のＦＥＴのドレイン端子に接続され、ドレイ
ン端子とゲート端子とを互いに接続して電流入力端子に
接続された第３のＦＥＴと、ソース端子が前記第２のＦ
ＥＴのドレイン端子に接続され、ゲート端子が前記第３
のＦＥＴのゲート端子に接続され、ドレイン端子が電流
出力端子となる第４のＦＥＴとを備えるようにしたもの
である。
るカレントミラー回路は、互いにゲート端子同士が接続
された第１のＦＥＴおよび第２のＦＥＴと、ソース端子
が前記第１のＦＥＴのドレイン端子に接続され、ドレイ
ン端子とゲート端子とを互いに接続して電流入力端子に
接続された第３のＦＥＴと、ソース端子が前記第２のＦ
ＥＴのドレイン端子に接続され、ゲート端子が前記第３
のＦＥＴのゲート端子に接続され、ドレイン端子が電流
出力端子となる第４のＦＥＴとを備えるようにしたもの
である。
【００１８】また、この発明の請求項２に係るカレント
ミラー回路は、請求項１記載のカレントミラー回路にお
いて、前記第１および第２のＦＥＴのソース端子同士を
接続して負側の電源端子に接続するとともに、一端が前
記第１のＦＥＴのソース端子に他端が第１のＦＥＴのゲ
ート端子に接続された抵抗と、低電位側が前記第１のＦ
ＥＴのゲート端子に接続されたレベルシフト回路と、ソ
ース端子が前記レベルシフト回路の高電位側に接続さ
れ、ゲート端子が前記第３のＦＥＴのゲート端子に接続
され、ドレイン端子が正側の電源端子に接続された第５
のＦＥＴと、前記正側の電源端子と前記電流入力端子と
の間に接続された電流源とを備えるようにしたものであ
る。
ミラー回路は、請求項１記載のカレントミラー回路にお
いて、前記第１および第２のＦＥＴのソース端子同士を
接続して負側の電源端子に接続するとともに、一端が前
記第１のＦＥＴのソース端子に他端が第１のＦＥＴのゲ
ート端子に接続された抵抗と、低電位側が前記第１のＦ
ＥＴのゲート端子に接続されたレベルシフト回路と、ソ
ース端子が前記レベルシフト回路の高電位側に接続さ
れ、ゲート端子が前記第３のＦＥＴのゲート端子に接続
され、ドレイン端子が正側の電源端子に接続された第５
のＦＥＴと、前記正側の電源端子と前記電流入力端子と
の間に接続された電流源とを備えるようにしたものであ
る。
【００１９】また、この発明の請求項３に係るカレント
ミラー回路は、請求項１記載のカレントミラー回路にお
いて、前記第２のＦＥＴのゲート端子とグランド端子と
の間に接続されたバイパスコンデンサを備えるようにし
たものである。
ミラー回路は、請求項１記載のカレントミラー回路にお
いて、前記第２のＦＥＴのゲート端子とグランド端子と
の間に接続されたバイパスコンデンサを備えるようにし
たものである。
【００２０】また、この発明の請求項４に係るカレント
ミラー回路は、請求項１記載のカレントミラー回路にお
いて、前記第４のＦＥＴのゲート端子とソース端子との
間に接続されたバイパスコンデンサを備えるようにした
ものである。
ミラー回路は、請求項１記載のカレントミラー回路にお
いて、前記第４のＦＥＴのゲート端子とソース端子との
間に接続されたバイパスコンデンサを備えるようにした
ものである。
【００２１】また、この発明の請求項５に係る信号処理
回路は、入力信号を差動増幅する差動増幅回路を有する
信号処理回路本体と、請求項１ないし４のいずれかに記
載のカレントミラー回路からなり、前記信号処理回路本
体に対し定電流を供給する定電流源とを備えるようにし
たものである。
回路は、入力信号を差動増幅する差動増幅回路を有する
信号処理回路本体と、請求項１ないし４のいずれかに記
載のカレントミラー回路からなり、前記信号処理回路本
体に対し定電流を供給する定電流源とを備えるようにし
たものである。
【００２２】さらに、この発明の請求項６に係る信号処
理回路は、請求項５記載の信号処理回路において、前記
信号処理回路本体を、１対の入力を増幅する入力バッフ
ァと、この入力バッファの１対の出力を受ける，差動Ｆ
ＥＴ対を有するオープンドレイン回路とを備えたものと
し、前記定電流源により前記差動ＦＥＴ対を構成するＦ
ＥＴの互いに接続されたソース端子に定電流を供給する
ようにしたものである。
理回路は、請求項５記載の信号処理回路において、前記
信号処理回路本体を、１対の入力を増幅する入力バッフ
ァと、この入力バッファの１対の出力を受ける，差動Ｆ
ＥＴ対を有するオープンドレイン回路とを備えたものと
し、前記定電流源により前記差動ＦＥＴ対を構成するＦ
ＥＴの互いに接続されたソース端子に定電流を供給する
ようにしたものである。
【００２３】
実施の形態１．この発明の実施の形態１に係るカレント
ミラー回路は、図１によれば、エンハンスメント型ＭＥ
ＳＦＥＴ Ａ１１のゲート端子をＭＥＳＦＥＴ Ａ１２
のゲート端子に接続し、ＭＥＳＦＥＴ Ａ２１のソース
端子をＭＥＳＦＥＴ Ａ１１のドレイン端子に接続する
ともに、ＭＥＳＦＥＴ Ａ２１のドレイン端子とゲート
端子とを互いに接続して電流の入力端子１に接続し、Ｍ
ＥＳＦＥＴ Ａ２２のソース端子をＭＥＳＦＥＴ Ａ１
２のドレイン端子に接続するとともに、ＭＥＳＦＥＴ
Ａ２２のゲート端子をＭＥＳＦＥＴ Ａ２１のゲート端
子に接続し、ＭＥＳＦＥＴ Ａ２２のドレイン端子を電
流の出力端子２として用いるように構成したものであ
り、このような構成としたことにより、ＭＥＳＦＥＴ
Ａ２１が飽和領域で動作し、これに伴いＭＥＳＦＥＴ
Ａ２１とゲート電位が等しいＭＥＳＦＥＴ Ａ２２が飽
和領域で動作し、ＭＥＳＦＥＴ Ａ２１に流れる電流と
ＭＥＳＦＥＴ Ａ２２に流れる電流が等しくなる。この
ため、ＭＥＳＦＥＴ Ａ２１とＡ１１からなるカスコー
ド回路と、ＭＥＳＦＥＴ Ａ２２とＡ１２からなるカス
コード回路が等しい動作条件で動作せざるを得なくな
り、かつＭＥＳＦＥＴ Ａ１１とＭＥＳＦＥＴ Ａ１２
のゲート電位が等しいため、カレントミラー回路の入力
電流と出力電流が等しくなり、かつＭＥＳＦＥＴ Ａ１
１とＭＥＳＦＥＴＡ１２のソース・ドレイン間電圧が等
しくなるので、ドレインコンダクタンスが大きい素子を
用いて回路を構成した場合に、その出力端子電圧が変化
したとしても、電流がほぼ一定であるために、出力端子
における電圧変動に強く、出力電圧に依存して出力電流
に誤差が生じるのを抑えることができる作用効果があ
る。
ミラー回路は、図１によれば、エンハンスメント型ＭＥ
ＳＦＥＴ Ａ１１のゲート端子をＭＥＳＦＥＴ Ａ１２
のゲート端子に接続し、ＭＥＳＦＥＴ Ａ２１のソース
端子をＭＥＳＦＥＴ Ａ１１のドレイン端子に接続する
ともに、ＭＥＳＦＥＴ Ａ２１のドレイン端子とゲート
端子とを互いに接続して電流の入力端子１に接続し、Ｍ
ＥＳＦＥＴ Ａ２２のソース端子をＭＥＳＦＥＴ Ａ１
２のドレイン端子に接続するとともに、ＭＥＳＦＥＴ
Ａ２２のゲート端子をＭＥＳＦＥＴ Ａ２１のゲート端
子に接続し、ＭＥＳＦＥＴ Ａ２２のドレイン端子を電
流の出力端子２として用いるように構成したものであ
り、このような構成としたことにより、ＭＥＳＦＥＴ
Ａ２１が飽和領域で動作し、これに伴いＭＥＳＦＥＴ
Ａ２１とゲート電位が等しいＭＥＳＦＥＴ Ａ２２が飽
和領域で動作し、ＭＥＳＦＥＴ Ａ２１に流れる電流と
ＭＥＳＦＥＴ Ａ２２に流れる電流が等しくなる。この
ため、ＭＥＳＦＥＴ Ａ２１とＡ１１からなるカスコー
ド回路と、ＭＥＳＦＥＴ Ａ２２とＡ１２からなるカス
コード回路が等しい動作条件で動作せざるを得なくな
り、かつＭＥＳＦＥＴ Ａ１１とＭＥＳＦＥＴ Ａ１２
のゲート電位が等しいため、カレントミラー回路の入力
電流と出力電流が等しくなり、かつＭＥＳＦＥＴ Ａ１
１とＭＥＳＦＥＴＡ１２のソース・ドレイン間電圧が等
しくなるので、ドレインコンダクタンスが大きい素子を
用いて回路を構成した場合に、その出力端子電圧が変化
したとしても、電流がほぼ一定であるために、出力端子
における電圧変動に強く、出力電圧に依存して出力電流
に誤差が生じるのを抑えることができる作用効果があ
る。
【００２４】実施の形態２．この発明の実施の形態２に
係るカレントミラー回路は、図１によれば、実施の形態
１に係るカレントミラー回路における，ＭＥＳＦＥＴ
Ａ１１とＡ１２のソース端子同士を接続して負側の電源
端子６に接続するとともに、一端がＭＥＳＦＥＴ Ａ１
１のソース端子に他端がＭＥＳＦＥＴ Ａ１１のゲート
端子に接続された抵抗Ｚ1 と、低電位側がＭＥＳＦＥＴ
Ａ１１のゲート端子に接続されたレベルシフト回路Ｌ
Ｓと、ソース端子がレベルシフト回路ＬＳの高電位側に
接続され、ゲート端子がＭＥＳＦＥＴ Ａ２１のゲート
端子に接続され、ドレイン端子が正側の電源端子５に接
続されたＭＥＳＦＥＴ Ａ１３と、正側の電源端子５と
電流の入力端子１との間に接続された電流源１０とを備
えるように構成したものであり、このような構成とした
ことにより、ＭＥＳＦＥＴ Ａ１１のドレイン端子とゲ
ート端子の間に電位差を発生させて、このＭＥＳＦＥＴ
Ａ１１を飽和領域で動作させることができ、これによ
りＭＥＳＦＥＴ Ａ１１，Ａ１２，Ａ２１，Ａ２２を全
て実際に飽和状態とすることができる。このため、ＭＥ
ＳＦＥＴＡ２１とＡ１１からなるカスコード回路と、Ｍ
ＥＳＦＥＴ Ａ２２とＡ１２からなるカスコード回路が
等しい動作条件で動作せざるを得なくなり、ＭＥＳＦＥ
ＴＡ１１とＭＥＳＦＥＴ Ａ１２のゲート電位が等しい
ため、カレントミラー回路の入力電流と出力電流が等し
くなり、かつＭＥＳＦＥＴ Ａ１１とＭＥＳＦＥＴ Ａ
１２のソース・ドレイン間電圧が等しくなるので、ドレ
インコンダクタンスが大きい素子を用いて回路を構成し
た場合に、出力端子電圧が変化したとしても、電流がほ
ぼ一定であるために、出力端子における電圧変動に強
く、出力電圧に依存して出力電流に誤差が生じるのを実
際に抑えることができる作用効果がある。
係るカレントミラー回路は、図１によれば、実施の形態
１に係るカレントミラー回路における，ＭＥＳＦＥＴ
Ａ１１とＡ１２のソース端子同士を接続して負側の電源
端子６に接続するとともに、一端がＭＥＳＦＥＴ Ａ１
１のソース端子に他端がＭＥＳＦＥＴ Ａ１１のゲート
端子に接続された抵抗Ｚ1 と、低電位側がＭＥＳＦＥＴ
Ａ１１のゲート端子に接続されたレベルシフト回路Ｌ
Ｓと、ソース端子がレベルシフト回路ＬＳの高電位側に
接続され、ゲート端子がＭＥＳＦＥＴ Ａ２１のゲート
端子に接続され、ドレイン端子が正側の電源端子５に接
続されたＭＥＳＦＥＴ Ａ１３と、正側の電源端子５と
電流の入力端子１との間に接続された電流源１０とを備
えるように構成したものであり、このような構成とした
ことにより、ＭＥＳＦＥＴ Ａ１１のドレイン端子とゲ
ート端子の間に電位差を発生させて、このＭＥＳＦＥＴ
Ａ１１を飽和領域で動作させることができ、これによ
りＭＥＳＦＥＴ Ａ１１，Ａ１２，Ａ２１，Ａ２２を全
て実際に飽和状態とすることができる。このため、ＭＥ
ＳＦＥＴＡ２１とＡ１１からなるカスコード回路と、Ｍ
ＥＳＦＥＴ Ａ２２とＡ１２からなるカスコード回路が
等しい動作条件で動作せざるを得なくなり、ＭＥＳＦＥ
ＴＡ１１とＭＥＳＦＥＴ Ａ１２のゲート電位が等しい
ため、カレントミラー回路の入力電流と出力電流が等し
くなり、かつＭＥＳＦＥＴ Ａ１１とＭＥＳＦＥＴ Ａ
１２のソース・ドレイン間電圧が等しくなるので、ドレ
インコンダクタンスが大きい素子を用いて回路を構成し
た場合に、出力端子電圧が変化したとしても、電流がほ
ぼ一定であるために、出力端子における電圧変動に強
く、出力電圧に依存して出力電流に誤差が生じるのを実
際に抑えることができる作用効果がある。
【００２５】実施の形態３．この発明の実施の形態３に
係るカレントミラー回路は、図３によれば、実施の形態
１に係るカレントミラー回路における，ＭＥＳＦＥＴ
Ａ１２のゲート端子と負側の電源端子６との間にコンデ
ンサＣ１を接続するように構成したものであり、このよ
うな構成としたことにより、出力電流を決定するのに支
配的なＭＥＳＦＥＴ Ａ１２のゲート電圧を安定化する
ことができ、入力電流が高周波ノイズを含む場合にも、
出力電流の歪みを充分に抑制することができる作用効果
がある。
係るカレントミラー回路は、図３によれば、実施の形態
１に係るカレントミラー回路における，ＭＥＳＦＥＴ
Ａ１２のゲート端子と負側の電源端子６との間にコンデ
ンサＣ１を接続するように構成したものであり、このよ
うな構成としたことにより、出力電流を決定するのに支
配的なＭＥＳＦＥＴ Ａ１２のゲート電圧を安定化する
ことができ、入力電流が高周波ノイズを含む場合にも、
出力電流の歪みを充分に抑制することができる作用効果
がある。
【００２６】実施の形態４．この発明の実施の形態４に
係るカレントミラー回路は、図４によれば、実施の形態
１に係るカレントミラー回路における，ＭＥＳＦＥＴ
Ａ２２のゲート端子とソース端子との間にコンデンサＣ
２を接続するように構成したものであり、このような構
成としたことにより、高周波的にもＦＥＴ Ａ２２のゲ
ート・ソース間電圧を一定に保つことができ、これによ
り、ＦＥＴ Ａ２２のドレイン電流を一定にすることが
でき、等価的にＦＥＴ Ａ１２のゲート・ソース間電位
を固定することができるものであり、入力電流が変調を
受けた場合にも、出力電流の歪みを低減することができ
る作用効果がある。
係るカレントミラー回路は、図４によれば、実施の形態
１に係るカレントミラー回路における，ＭＥＳＦＥＴ
Ａ２２のゲート端子とソース端子との間にコンデンサＣ
２を接続するように構成したものであり、このような構
成としたことにより、高周波的にもＦＥＴ Ａ２２のゲ
ート・ソース間電圧を一定に保つことができ、これによ
り、ＦＥＴ Ａ２２のドレイン電流を一定にすることが
でき、等価的にＦＥＴ Ａ１２のゲート・ソース間電位
を固定することができるものであり、入力電流が変調を
受けた場合にも、出力電流の歪みを低減することができ
る作用効果がある。
【００２７】実施の形態５．この発明の実施の形態５に
係る信号処理回路は、図５，図９，図１２によれば、実
施の形態１，２，３，４におけるカレントミラー回路
を、電流ドライバ回路２０の定電流源３０ａ，３０ｂ，
３０ｃとして用いるように構成したものであり、このよ
うな構成としたことにより、変調電流はＦＥＴのドレイ
ンコンダクタンスに依存せず、ゲート幅の比だけによっ
て決まるので、制御性がよく、これを精度よく制御で
き、かつ回路の製造歩留まりが向上する。また、電源電
圧ＶSSの変動の際には、ノード３およびノード４におけ
る電圧の変化は電源電圧の変化にほぼ等しいのでカレン
トミラー回路の出力端子２の電圧が変化しても出力電流
は変化せず一定であり、補償回路を設ける必要がなくな
り、回路の小型化を図ることができる作用効果がある。
係る信号処理回路は、図５，図９，図１２によれば、実
施の形態１，２，３，４におけるカレントミラー回路
を、電流ドライバ回路２０の定電流源３０ａ，３０ｂ，
３０ｃとして用いるように構成したものであり、このよ
うな構成としたことにより、変調電流はＦＥＴのドレイ
ンコンダクタンスに依存せず、ゲート幅の比だけによっ
て決まるので、制御性がよく、これを精度よく制御で
き、かつ回路の製造歩留まりが向上する。また、電源電
圧ＶSSの変動の際には、ノード３およびノード４におけ
る電圧の変化は電源電圧の変化にほぼ等しいのでカレン
トミラー回路の出力端子２の電圧が変化しても出力電流
は変化せず一定であり、補償回路を設ける必要がなくな
り、回路の小型化を図ることができる作用効果がある。
【００２８】実施の形態６．この発明の実施の形態６に
係る信号処理回路は、図５，図９，図１２によれば、実
施の形態１，２，３，４におけるカレントミラー回路
を、入力バッファ回路７の後段に設けた、ＦＥＴ Ａ
１，Ａ２による差動対からなるオープンドレイン回路４
０の定電流源３０ａ，３０ｂ，３０ｃとして用いるよう
に構成したものであり、このような構成としたことによ
り、変調電流はＦＥＴのドレインコンダクタンスに依存
せず、ゲート幅の比だけによって決まるので、制御性が
よく、これを精度よく制御でき、かつ回路の製造歩留ま
りが向上する。また、電源電圧ＶSSの変動の際には、ノ
ード３およびノード４における電圧の変化は電源電圧の
変化にほぼ等しいのでカレントミラー回路の出力端子２
の電圧が変化しても出力電流は変化せず一定であり、補
償回路を設ける必要がなくなり、回路の小型化を図るこ
とができる作用効果がある。
係る信号処理回路は、図５，図９，図１２によれば、実
施の形態１，２，３，４におけるカレントミラー回路
を、入力バッファ回路７の後段に設けた、ＦＥＴ Ａ
１，Ａ２による差動対からなるオープンドレイン回路４
０の定電流源３０ａ，３０ｂ，３０ｃとして用いるよう
に構成したものであり、このような構成としたことによ
り、変調電流はＦＥＴのドレインコンダクタンスに依存
せず、ゲート幅の比だけによって決まるので、制御性が
よく、これを精度よく制御でき、かつ回路の製造歩留ま
りが向上する。また、電源電圧ＶSSの変動の際には、ノ
ード３およびノード４における電圧の変化は電源電圧の
変化にほぼ等しいのでカレントミラー回路の出力端子２
の電圧が変化しても出力電流は変化せず一定であり、補
償回路を設ける必要がなくなり、回路の小型化を図るこ
とができる作用効果がある。
【００２９】
実施例１．図１は本発明の請求項１および２に記載のカ
レントミラー回路の一実施例を示す。図１において、１
は電流Ｉ1 を流し込むための入力端子、２は電流Ｉ1 に
比例した電流Ｉ2 を吸い込むための出力端子、５は正の
電源電圧ＶDDを印加するための電源端子、６は正の電源
電圧ＶDDに対して負の電源電圧を印加するための電源端
子であり、この実施例ではグランドＧＮＤに接続されて
いる。また、Ａ１１，Ａ１２，Ａ１３，Ａ２１およびＡ
２２は例えばＧａＡｓ集積回路（以下、ＧａＡｓ ＩＣ
と称す）を構成するエンハンスメント型ＭＥＳＦＥＴで
あり、そのゲート長およびしきい値電圧Ｖthは互いに等
しいものとする。さらに、ＬＳは例えば単一のまたは互
いに直列に接続された複数のダイオードから構成された
レベルシフト回路であり、例えばダイオードの順方向電
圧が０．６Ｖの場合、１個または２個のダイオードを用
いるものである。また、Ｚ1 は抵抗であり、例えばこれ
に電流を１ｍＡ流したい場合、２００Ωないし１ｋΩに
設定する。１０は電流Ｉ1 を流し込むための電流源であ
る。
レントミラー回路の一実施例を示す。図１において、１
は電流Ｉ1 を流し込むための入力端子、２は電流Ｉ1 に
比例した電流Ｉ2 を吸い込むための出力端子、５は正の
電源電圧ＶDDを印加するための電源端子、６は正の電源
電圧ＶDDに対して負の電源電圧を印加するための電源端
子であり、この実施例ではグランドＧＮＤに接続されて
いる。また、Ａ１１，Ａ１２，Ａ１３，Ａ２１およびＡ
２２は例えばＧａＡｓ集積回路（以下、ＧａＡｓ ＩＣ
と称す）を構成するエンハンスメント型ＭＥＳＦＥＴで
あり、そのゲート長およびしきい値電圧Ｖthは互いに等
しいものとする。さらに、ＬＳは例えば単一のまたは互
いに直列に接続された複数のダイオードから構成された
レベルシフト回路であり、例えばダイオードの順方向電
圧が０．６Ｖの場合、１個または２個のダイオードを用
いるものである。また、Ｚ1 は抵抗であり、例えばこれ
に電流を１ｍＡ流したい場合、２００Ωないし１ｋΩに
設定する。１０は電流Ｉ1 を流し込むための電流源であ
る。
【００３０】この図１において、全てのＦＥＴはゲート
長およびしきい値Ｖthが等しいものとする。ＦＥＴ Ａ
２１はそのドレイン端子とゲート端子が短絡した状態で
ＦＥＴ Ａ１３のゲート端子に接続されており、そのソ
ース端子がＦＥＴ Ａ１１のドレイン端子に接続されて
いる。また、ＦＥＴ Ａ２２はそのドレイン端子が出力
端子２に接続され、そのゲート端子がＦＥＴ Ａ２１の
ドレイン端子，ゲート端子およびＦＥＴ Ａ１３のゲー
ト端子の結合点に接続され、そのソース端子がＦＥＴ
Ａ１２のドレイン端子に接続されている。
長およびしきい値Ｖthが等しいものとする。ＦＥＴ Ａ
２１はそのドレイン端子とゲート端子が短絡した状態で
ＦＥＴ Ａ１３のゲート端子に接続されており、そのソ
ース端子がＦＥＴ Ａ１１のドレイン端子に接続されて
いる。また、ＦＥＴ Ａ２２はそのドレイン端子が出力
端子２に接続され、そのゲート端子がＦＥＴ Ａ２１の
ドレイン端子，ゲート端子およびＦＥＴ Ａ１３のゲー
ト端子の結合点に接続され、そのソース端子がＦＥＴ
Ａ１２のドレイン端子に接続されている。
【００３１】また、ＦＥＴ Ａ１１はそのソース端子が
電源端子６に接続され、抵抗Ｚ1 はその一端がＦＥＴ
Ａ１１およびＦＥＴ Ａ１２のゲート端子とレベルシフ
ト回路ＬＳの低電位側の結合点に接続され、他端が電源
端子６に接続されている。また、ＦＥＴ Ａ１３はその
ドレイン端子が電源端子５に接続され、そのゲート端子
がＦＥＴ Ａ２１のドレイン端子，ゲート端子およびＦ
ＥＴ Ａ２２のゲート端子の結合点に接続されており、
レベルシフト回路ＬＳはその高電位側がＦＥＴＡ１３の
ソース端子に接続され、その低電位側が抵抗Ｚ1 の一端
とＦＥＴ Ａ１１およびＦＥＴ Ａ１２のゲート端子と
の結合点に接続されている。また、ＦＥＴ Ａ１２はそ
のゲート端子がＦＥＴ Ａ１１のゲート端子およびレベ
ルシフト回路ＬＳの低電位側および抵抗Ｚ1 の一端の結
合点に接続され、そのソース端子が負電源印加用の電源
端子６に接続されている。さらに、電源端子５には電源
電圧ＶDDを発生する電源を、負の電源端子６にはグラン
ドＧＮＤをそれぞれ接続し、電源端子５と入力端子１と
の間には電流源１０が接続されている。
電源端子６に接続され、抵抗Ｚ1 はその一端がＦＥＴ
Ａ１１およびＦＥＴ Ａ１２のゲート端子とレベルシフ
ト回路ＬＳの低電位側の結合点に接続され、他端が電源
端子６に接続されている。また、ＦＥＴ Ａ１３はその
ドレイン端子が電源端子５に接続され、そのゲート端子
がＦＥＴ Ａ２１のドレイン端子，ゲート端子およびＦ
ＥＴ Ａ２２のゲート端子の結合点に接続されており、
レベルシフト回路ＬＳはその高電位側がＦＥＴＡ１３の
ソース端子に接続され、その低電位側が抵抗Ｚ1 の一端
とＦＥＴ Ａ１１およびＦＥＴ Ａ１２のゲート端子と
の結合点に接続されている。また、ＦＥＴ Ａ１２はそ
のゲート端子がＦＥＴ Ａ１１のゲート端子およびレベ
ルシフト回路ＬＳの低電位側および抵抗Ｚ1 の一端の結
合点に接続され、そのソース端子が負電源印加用の電源
端子６に接続されている。さらに、電源端子５には電源
電圧ＶDDを発生する電源を、負の電源端子６にはグラン
ドＧＮＤをそれぞれ接続し、電源端子５と入力端子１と
の間には電流源１０が接続されている。
【００３２】次に動作について説明する。まず、ＦＥＴ
Ａ１１とＦＥＴ Ａ１２のゲート幅の比率はＦＥＴ
Ａ２１とＦＥＴ Ａ２２のゲート幅の比率と等しいもの
とする。ＦＥＴ Ａ２１はしきい値電圧が０Ｖ付近にあ
るエンハンスメント型ＦＥＴであり、そのゲート・ドレ
イン間が短絡されているために、飽和領域（０＜Ｖgs−
Ｖth≦Ｖds）で動作することになる。従って、このＦＥ
Ｔ Ａ２１のゲート電極に接続されているＦＥＴ Ａ２
２のゲート電極にも、このＦＥＴ Ａ２１と同じゲート
バイアスがかかり、飽和領域で動作することになる。
Ａ１１とＦＥＴ Ａ１２のゲート幅の比率はＦＥＴ
Ａ２１とＦＥＴ Ａ２２のゲート幅の比率と等しいもの
とする。ＦＥＴ Ａ２１はしきい値電圧が０Ｖ付近にあ
るエンハンスメント型ＦＥＴであり、そのゲート・ドレ
イン間が短絡されているために、飽和領域（０＜Ｖgs−
Ｖth≦Ｖds）で動作することになる。従って、このＦＥ
Ｔ Ａ２１のゲート電極に接続されているＦＥＴ Ａ２
２のゲート電極にも、このＦＥＴ Ａ２１と同じゲート
バイアスがかかり、飽和領域で動作することになる。
【００３３】また、ＦＥＴ Ａ１１は抵抗Ｚ1 ，レベル
シフト回路ＬＳ，ＦＥＴ Ａ１３により、もともと飽和
領域で動作するように設定されており、このＦＥＴ Ａ
１１のゲート電極にゲート電極が接続されているＦＥＴ
Ａ１２もＦＥＴ Ａ１１と同じゲートバイアスがかか
り、飽和領域で動作する。
シフト回路ＬＳ，ＦＥＴ Ａ１３により、もともと飽和
領域で動作するように設定されており、このＦＥＴ Ａ
１１のゲート電極にゲート電極が接続されているＦＥＴ
Ａ１２もＦＥＴ Ａ１１と同じゲートバイアスがかか
り、飽和領域で動作する。
【００３４】図２に図１の回路の出力電流特性を示す。
この図２は入力電流Ｉ1 を一定にし、出力端子Ｖ2 の電
圧を変化させた場合の各部の電流および電圧の変化を示
している。ここで、ＦＥＴ Ａ１１のドレイン端子のノ
ードを３、ＦＥＴ Ａ１２のドレイン端子のノードを４
とする。また、ＦＥＴ Ａ１１とＦＥＴ Ａ１２および
ＦＥＴ Ａ２１とＦＥＴ Ａ２２のゲート幅比はそれぞ
れ１：１に設定したものとする。
この図２は入力電流Ｉ1 を一定にし、出力端子Ｖ2 の電
圧を変化させた場合の各部の電流および電圧の変化を示
している。ここで、ＦＥＴ Ａ１１のドレイン端子のノ
ードを３、ＦＥＴ Ａ１２のドレイン端子のノードを４
とする。また、ＦＥＴ Ａ１１とＦＥＴ Ａ１２および
ＦＥＴ Ａ２１とＦＥＴ Ａ２２のゲート幅比はそれぞ
れ１：１に設定したものとする。
【００３５】図２(a) は回路の各電流を示したもので、
図２(b) はノード３および４における電流の出力電圧と
の関係を示す。まず、出力端子２の端子電圧Ｖ(2) が
０．６Ｖ以下の領域では、端子電圧Ｖ(1) すなわちＦＥ
Ｔ Ａ２２のゲート電位が端子電圧Ｖ(2) すなわちＦＥ
Ｔ Ａ２２のドレイン電位よりも高くなり、入力電流Ｉ
1 はこのとき最もインピーダンスの小さくなるＦＥＴ
Ａ２２のゲート・ドレイン間のダイオード電流として流
れることになるために、ノード３には電流Ｉ3 は流れな
い。これによりノード３の端子電圧Ｖ(3) ひいては入力
端子１の端子電圧Ｖ(1) はＦＥＴのダイオード特性にお
ける順方向電流立ち上がり電圧（図中では約０．６Ｖ）
分のオフセットが生じている。端子電圧Ｖ(1) および端
子電圧Ｖ(2 ) は出力端子２の端子電圧Ｖ(2) の上昇とと
もにしばらくオフセット電圧を保ちながら上昇し続ける
が、０．７Ｖを越えたあたりから、レベルシフト回路Ｌ
ＳとＦＥＴ Ａ１３のゲート・ソース間の電圧によりＦ
ＥＴ Ａ１３とレベルシフト回路ＬＳと抵抗Ｚ１とで構
成されるパスに電流が流れ、ＦＥＴ Ａ１１およびＦＥ
Ｔ Ａ１２のゲート電圧が上昇し、ＦＥＴ Ａ１１およ
びＦＥＴ Ａ１２がオンしてインピーダンスが下がるの
で、このパスにドレイン電流が流れると同時にＦＥＴ
Ａ２１およびＦＥＴ Ａ２２のドレイン・ソース間にも
電流が流れはじめる。そして、出力端子２の端子電圧Ｖ
(2) が入力端子１の端子電圧Ｖ(1) と等しくなった（図
中のＶ(2) ＝Ｖ2b）とき、０＜Ｖgs−ＶthかつＶgs＝Ｖ
dsなので、ＦＥＴ Ａ２２は飽和領域で動作することと
なり、上述のように、ＦＥＴ Ａ２１にこのＦＥＴ Ａ
２２と同じゲートバイアスがかかるようになっているの
で、ＦＥＴ Ａ２１も飽和領域で動作することとなる。
そして、ＦＥＴ Ａ２２とＦＥＴ Ａ２１のゲート幅が
等しいので、電流Ｉ1 と等しい電流Ｉ2 がＦＥＴＡ２１
に流れ、この電流Ｉ1 がＦＥＴ Ａ２２に流れることに
よりＦＥＴ Ａ２２に発生するドレイン・ソース間電圧
と等しい電圧がＦＥＴ Ａ２１のドレイン・ソース間に
発生する。そして、ＦＥＴ Ａ１１はＦＥＴ Ａ２１に
流れる電流Ｉ1 と等しい電流を流さざるを得ず、また、
ＦＥＴ Ａ１２はＦＥＴ Ａ２２に流れる電流Ｉ2 と等
しい電流を流さざるを得ないため、ＦＥＴ Ａ１１とＦ
ＥＴＡ２１で構成されるカスコード回路と、ＦＥＴ Ａ
１２とＦＥＴ Ａ２２で構成されるカスコード回路と
は、ドレイン・ソース間電圧が等しく、しかもこれらの
ゲートバイアスが同じ、という同一の条件で動作するこ
ととなる。
図２(b) はノード３および４における電流の出力電圧と
の関係を示す。まず、出力端子２の端子電圧Ｖ(2) が
０．６Ｖ以下の領域では、端子電圧Ｖ(1) すなわちＦＥ
Ｔ Ａ２２のゲート電位が端子電圧Ｖ(2) すなわちＦＥ
Ｔ Ａ２２のドレイン電位よりも高くなり、入力電流Ｉ
1 はこのとき最もインピーダンスの小さくなるＦＥＴ
Ａ２２のゲート・ドレイン間のダイオード電流として流
れることになるために、ノード３には電流Ｉ3 は流れな
い。これによりノード３の端子電圧Ｖ(3) ひいては入力
端子１の端子電圧Ｖ(1) はＦＥＴのダイオード特性にお
ける順方向電流立ち上がり電圧（図中では約０．６Ｖ）
分のオフセットが生じている。端子電圧Ｖ(1) および端
子電圧Ｖ(2 ) は出力端子２の端子電圧Ｖ(2) の上昇とと
もにしばらくオフセット電圧を保ちながら上昇し続ける
が、０．７Ｖを越えたあたりから、レベルシフト回路Ｌ
ＳとＦＥＴ Ａ１３のゲート・ソース間の電圧によりＦ
ＥＴ Ａ１３とレベルシフト回路ＬＳと抵抗Ｚ１とで構
成されるパスに電流が流れ、ＦＥＴ Ａ１１およびＦＥ
Ｔ Ａ１２のゲート電圧が上昇し、ＦＥＴ Ａ１１およ
びＦＥＴ Ａ１２がオンしてインピーダンスが下がるの
で、このパスにドレイン電流が流れると同時にＦＥＴ
Ａ２１およびＦＥＴ Ａ２２のドレイン・ソース間にも
電流が流れはじめる。そして、出力端子２の端子電圧Ｖ
(2) が入力端子１の端子電圧Ｖ(1) と等しくなった（図
中のＶ(2) ＝Ｖ2b）とき、０＜Ｖgs−ＶthかつＶgs＝Ｖ
dsなので、ＦＥＴ Ａ２２は飽和領域で動作することと
なり、上述のように、ＦＥＴ Ａ２１にこのＦＥＴ Ａ
２２と同じゲートバイアスがかかるようになっているの
で、ＦＥＴ Ａ２１も飽和領域で動作することとなる。
そして、ＦＥＴ Ａ２２とＦＥＴ Ａ２１のゲート幅が
等しいので、電流Ｉ1 と等しい電流Ｉ2 がＦＥＴＡ２１
に流れ、この電流Ｉ1 がＦＥＴ Ａ２２に流れることに
よりＦＥＴ Ａ２２に発生するドレイン・ソース間電圧
と等しい電圧がＦＥＴ Ａ２１のドレイン・ソース間に
発生する。そして、ＦＥＴ Ａ１１はＦＥＴ Ａ２１に
流れる電流Ｉ1 と等しい電流を流さざるを得ず、また、
ＦＥＴ Ａ１２はＦＥＴ Ａ２２に流れる電流Ｉ2 と等
しい電流を流さざるを得ないため、ＦＥＴ Ａ１１とＦ
ＥＴＡ２１で構成されるカスコード回路と、ＦＥＴ Ａ
１２とＦＥＴ Ａ２２で構成されるカスコード回路と
は、ドレイン・ソース間電圧が等しく、しかもこれらの
ゲートバイアスが同じ、という同一の条件で動作するこ
ととなる。
【００３６】そして、一旦これらのＦＥＴ Ａ１１，Ｆ
ＥＴ Ａ１２，ＦＥＴ Ａ２１，ＦＥＴ Ａ２２が同一
の条件で動作することとなると、Ｖ(3) ＝Ｖ(4) でかつ
Ｉ1＝Ｉ2 となり、かつＦＥＴ Ａ２１とＦＥＴ Ａ２
１はＦＥＴ Ａ１１とＦＥＴＡ１２に対するバッファと
して動作する。
ＥＴ Ａ１２，ＦＥＴ Ａ２１，ＦＥＴ Ａ２２が同一
の条件で動作することとなると、Ｖ(3) ＝Ｖ(4) でかつ
Ｉ1＝Ｉ2 となり、かつＦＥＴ Ａ２１とＦＥＴ Ａ２
１はＦＥＴ Ａ１１とＦＥＴＡ１２に対するバッファと
して動作する。
【００３７】そして、このバッファの持つ作用は次の通
りである。即ち、図２(b) に示すように、Ｖ(2) がＶ2b
の状態から増加するとき、ＦＥＴ Ａ２２のドレインコ
ンダクタンスをＧd 、またトランスコンダクタンスをＧ
m （＝ΔＩds・ΔＶgs）とすると、ＦＥＴ Ａ１２のド
レイン電圧の変化ΔＶ4 は ΔＶ4 ＝（Ｇd ／Ｇm ）・ΔＶ2 と表わせる。ＧａＡｓ ＭＥＳＦＥＴにおいてはＧd ／
Ｇm は数十分の１〜１００分の１程度なので、出力端子
電圧Ｖ(2) が変化しているにもかかわらずノード４にお
ける電圧Ｖ(4) はほとんど変化しなくなる。
りである。即ち、図２(b) に示すように、Ｖ(2) がＶ2b
の状態から増加するとき、ＦＥＴ Ａ２２のドレインコ
ンダクタンスをＧd 、またトランスコンダクタンスをＧ
m （＝ΔＩds・ΔＶgs）とすると、ＦＥＴ Ａ１２のド
レイン電圧の変化ΔＶ4 は ΔＶ4 ＝（Ｇd ／Ｇm ）・ΔＶ2 と表わせる。ＧａＡｓ ＭＥＳＦＥＴにおいてはＧd ／
Ｇm は数十分の１〜１００分の１程度なので、出力端子
電圧Ｖ(2) が変化しているにもかかわらずノード４にお
ける電圧Ｖ(4) はほとんど変化しなくなる。
【００３８】従って、Ｖ(2) ＞Ｖ(1) の範囲（例えば、
図中のＶ2cの時）であっても、Ｖ(4 ) ＝Ｖ(3) であり、
Ｉ1 ＝Ｉ2 が成り立ち、出力端子２における電圧変動に
強く、入力電流に対しこれに正確に比例した出力電流を
流すことができる。
図中のＶ2cの時）であっても、Ｖ(4 ) ＝Ｖ(3) であり、
Ｉ1 ＝Ｉ2 が成り立ち、出力端子２における電圧変動に
強く、入力電流に対しこれに正確に比例した出力電流を
流すことができる。
【００３９】このように、本発明の請求項１および２に
係るカレントミラー回路の一実施例によれば、エンハン
スメント型のＭＥＳＦＥＴ Ａ１１とＭＥＳＦＥＴ Ａ
１２のゲート端子同士を接続し、このＭＥＳＦＥＴ Ａ
１１およびＭＥＳＦＥＴ Ａ１２とゲート幅の比率が等
しいＭＥＳＦＥＴ Ａ２１およびＭＥＳＦＥＴ Ａ２２
を用意し、このＭＥＳＦＥＴ Ａ２１のソース端子をＭ
ＥＳＦＥＴ Ａ１１のドレイン端子に接続するととも
に、ゲート端子とソース端子を互いに接続して電流入力
端子１に接続し、ＭＥＳＦＥＴ Ａ２２のソース端子を
ＭＥＳＦＥＴ Ａ１２のドレイン端子に接続するととも
に、ゲート端子をＭＥＳＦＥＴ Ａ２１のゲート端子に
接続し、ドレイン端子を電流出力端子２に接続し、ＭＥ
ＳＦＥＴＡ１１とＭＥＳＦＥＴ Ａ１２のソース端子同
士を接続して負側の電源端子６に接続するとともに、Ｍ
ＥＳＦＥＴ Ａ１１のソース端子とゲート端子の間に抵
抗Ｚ1 を接続し、ＭＥＳＦＥＴ Ａ１１のゲート端子に
レベルシフト回路ＬＳの一端を接続し、ＭＥＳＦＥＴ
Ａ１３のソース端子にレベルシフト回路ＬＳの他端を接
続し、ゲート端子にＭＥＳＦＥＴ Ａ２１のゲート端子
を接続し、ドレイン端子を正側の電源端子５に接続し、
正側の電源端子５と電流入力端子１との間に電流源１０
を接続するようにしたので、基準電流Ｉ1 と出力電流Ｉ
2 はＦＥＴのドレインコンダクタンスＧd に依らず、Ｆ
ＥＴのゲート幅のみに依存するため、従来例に比べて電
流制御性を向上できるという効果がある。さらに、この
実施例のカレントミラー回路によれば、ＭＥＳＦＥＴを
２つ縦積みにしたカスコード回路により回路を構成して
いるので、出力端子電圧Ｖ(2) が変化しても電流がほぼ
一定であるため、出力端子における電圧変動に強く、入
力電流に対しこれに正確に比例した出力電流を流すこと
ができるという効果がある。
係るカレントミラー回路の一実施例によれば、エンハン
スメント型のＭＥＳＦＥＴ Ａ１１とＭＥＳＦＥＴ Ａ
１２のゲート端子同士を接続し、このＭＥＳＦＥＴ Ａ
１１およびＭＥＳＦＥＴ Ａ１２とゲート幅の比率が等
しいＭＥＳＦＥＴ Ａ２１およびＭＥＳＦＥＴ Ａ２２
を用意し、このＭＥＳＦＥＴ Ａ２１のソース端子をＭ
ＥＳＦＥＴ Ａ１１のドレイン端子に接続するととも
に、ゲート端子とソース端子を互いに接続して電流入力
端子１に接続し、ＭＥＳＦＥＴ Ａ２２のソース端子を
ＭＥＳＦＥＴ Ａ１２のドレイン端子に接続するととも
に、ゲート端子をＭＥＳＦＥＴ Ａ２１のゲート端子に
接続し、ドレイン端子を電流出力端子２に接続し、ＭＥ
ＳＦＥＴＡ１１とＭＥＳＦＥＴ Ａ１２のソース端子同
士を接続して負側の電源端子６に接続するとともに、Ｍ
ＥＳＦＥＴ Ａ１１のソース端子とゲート端子の間に抵
抗Ｚ1 を接続し、ＭＥＳＦＥＴ Ａ１１のゲート端子に
レベルシフト回路ＬＳの一端を接続し、ＭＥＳＦＥＴ
Ａ１３のソース端子にレベルシフト回路ＬＳの他端を接
続し、ゲート端子にＭＥＳＦＥＴ Ａ２１のゲート端子
を接続し、ドレイン端子を正側の電源端子５に接続し、
正側の電源端子５と電流入力端子１との間に電流源１０
を接続するようにしたので、基準電流Ｉ1 と出力電流Ｉ
2 はＦＥＴのドレインコンダクタンスＧd に依らず、Ｆ
ＥＴのゲート幅のみに依存するため、従来例に比べて電
流制御性を向上できるという効果がある。さらに、この
実施例のカレントミラー回路によれば、ＭＥＳＦＥＴを
２つ縦積みにしたカスコード回路により回路を構成して
いるので、出力端子電圧Ｖ(2) が変化しても電流がほぼ
一定であるため、出力端子における電圧変動に強く、入
力電流に対しこれに正確に比例した出力電流を流すこと
ができるという効果がある。
【００４０】なお、この実施例１では、ＭＥＳＦＥＴと
してエンハンスメント型のものを用いたが、デプレッシ
ョン型のものを用いてもよく、エンハンスメント型を用
いた場合と同様の効果を得ることができる。
してエンハンスメント型のものを用いたが、デプレッシ
ョン型のものを用いてもよく、エンハンスメント型を用
いた場合と同様の効果を得ることができる。
【００４１】実施例２．図３は本発明の請求項３に記載
のカレントミラー回路の一実施例を示す。図３におい
て、Ｃ1 はＦＥＴ Ａ１２のゲート端子とグランド端子
との間に接続されたコンデンサであり、これ以外の構成
は図１に示す実施例１と同様のものである。
のカレントミラー回路の一実施例を示す。図３におい
て、Ｃ1 はＦＥＴ Ａ１２のゲート端子とグランド端子
との間に接続されたコンデンサであり、これ以外の構成
は図１に示す実施例１と同様のものである。
【００４２】実施例１において、入力端子１より入力さ
れる電流は一定の電流と仮定していたが、実際のＩＣな
どでは電源ノイズの影響により入力電流Ｉ1 には高周波
成分ｉ1 が重畳される。カレントミラー回路ではこの高
周波成分に対しても、ＦＥＴのゲート幅の比率ｍ（ｍ＞
０）だけ増幅されたｉ2 ＝ｍ・ｉ1 が出力電流Ｉ2 に重
畳されるので、出力電流特性に歪みを生じる。
れる電流は一定の電流と仮定していたが、実際のＩＣな
どでは電源ノイズの影響により入力電流Ｉ1 には高周波
成分ｉ1 が重畳される。カレントミラー回路ではこの高
周波成分に対しても、ＦＥＴのゲート幅の比率ｍ（ｍ＞
０）だけ増幅されたｉ2 ＝ｍ・ｉ1 が出力電流Ｉ2 に重
畳されるので、出力電流特性に歪みを生じる。
【００４３】ところで、実施例１の回路において、出力
電流Ｉ2 はＦＥＴ Ａ１２のゲート電圧とドレイン電圧
によって決まっているが、ＦＥＴのドレイン・ソース間
電圧の変化量（ΔＶds）及びゲート・ソース間電圧の変
化量（ΔＶgs）と出力電流の変化量（ΔＩds）の間には
ΔＩds＝ドレインコンダクタンスＧd ・ΔＶds及びΔＩ
ds＝トランスコンダクタンスＧm ・ΔＶgsの関係があ
り、Ｇm ≫Ｇd であるから出力電流ひずみに対してはこ
れら２つの電圧変動のうち、ゲート電圧の変動（Δ
Ｖgs）が支配的である。
電流Ｉ2 はＦＥＴ Ａ１２のゲート電圧とドレイン電圧
によって決まっているが、ＦＥＴのドレイン・ソース間
電圧の変化量（ΔＶds）及びゲート・ソース間電圧の変
化量（ΔＶgs）と出力電流の変化量（ΔＩds）の間には
ΔＩds＝ドレインコンダクタンスＧd ・ΔＶds及びΔＩ
ds＝トランスコンダクタンスＧm ・ΔＶgsの関係があ
り、Ｇm ≫Ｇd であるから出力電流ひずみに対してはこ
れら２つの電圧変動のうち、ゲート電圧の変動（Δ
Ｖgs）が支配的である。
【００４４】従って、ＦＥＴ Ａ１２のゲート端子とグ
ランドＧＮＤとの間にバイパスコンデンサＣ1 を挿入す
ることにより、出力電流歪みを十分抑制することができ
る。
ランドＧＮＤとの間にバイパスコンデンサＣ1 を挿入す
ることにより、出力電流歪みを十分抑制することができ
る。
【００４５】このように、本発明の請求項３に係るカレ
ントミラー回路の一実施例によれば、ＦＥＴ Ａ１２の
ゲート端子とグランドＧＮＤとの間にバイパスコンデン
サＣ1 を設けるようにしたので、ゲート電圧の変動を抑
えることができ、出力電流特性に生じる歪みを抑制する
ことができる効果がある。
ントミラー回路の一実施例によれば、ＦＥＴ Ａ１２の
ゲート端子とグランドＧＮＤとの間にバイパスコンデン
サＣ1 を設けるようにしたので、ゲート電圧の変動を抑
えることができ、出力電流特性に生じる歪みを抑制する
ことができる効果がある。
【００４６】実施例３．図４は本発明の請求項４に記載
のカレントミラー回路の一実施例を示す。図４におい
て、Ｃ2 は一端が電流入力端子１に接続され、他端がＦ
ＥＴ Ａ２２のソース端子とＦＥＴ Ａ１２のドレイン
端子との結合点に接続されたコンデンサであり、これ以
外の構成は図１に示す実施例１と同様のものである。
のカレントミラー回路の一実施例を示す。図４におい
て、Ｃ2 は一端が電流入力端子１に接続され、他端がＦ
ＥＴ Ａ２２のソース端子とＦＥＴ Ａ１２のドレイン
端子との結合点に接続されたコンデンサであり、これ以
外の構成は図１に示す実施例１と同様のものである。
【００４７】実施例２でバイパスコンデンサＣ1 を用い
た場合に、ＦＥＴ Ａ１２のドレイン・ソース間電流が
一定に保たれるが、このことによりＦＥＴ Ａ２２のド
レイン・ソース間電流も一定に保たれる。このことを、
ＦＥＴ Ａ２２に与えられている電圧で言い換えるなら
ば、ＦＥＴ Ａ２２のゲート・ソース間電圧が一定に保
たれているということになる。従って、ＦＥＴ Ａ２２
のゲート・ソース間にバイパスコンデンサＣ2 を設ける
ことによって、高周波的にもＦＥＴ Ａ２２のゲート・
ソース間電圧を一定に保つことができ、ＦＥＴ Ａ２２
のドレイン電流を一定にすることができるので、等価的
にＦＥＴ Ａ１２のゲート・ソース間電位を固定したこ
とに等しくなる。
た場合に、ＦＥＴ Ａ１２のドレイン・ソース間電流が
一定に保たれるが、このことによりＦＥＴ Ａ２２のド
レイン・ソース間電流も一定に保たれる。このことを、
ＦＥＴ Ａ２２に与えられている電圧で言い換えるなら
ば、ＦＥＴ Ａ２２のゲート・ソース間電圧が一定に保
たれているということになる。従って、ＦＥＴ Ａ２２
のゲート・ソース間にバイパスコンデンサＣ2 を設ける
ことによって、高周波的にもＦＥＴ Ａ２２のゲート・
ソース間電圧を一定に保つことができ、ＦＥＴ Ａ２２
のドレイン電流を一定にすることができるので、等価的
にＦＥＴ Ａ１２のゲート・ソース間電位を固定したこ
とに等しくなる。
【００４８】このようにバイパスコンデンサＣ2 は入力
電流が変調を受けた時の出力電流の歪みを低減すること
ができる。
電流が変調を受けた時の出力電流の歪みを低減すること
ができる。
【００４９】このように、本発明の請求項３に係るカレ
ントミラー回路の一実施例によれば、ＦＥＴ Ａ２２の
ゲート端子とソース端子との間にバイパスコンデンサＣ
2 を設けるようにしたので、ゲート・ソース間電圧を一
定に保つことができ、出力電流特性に生じる歪みを抑え
ることができる効果がある。
ントミラー回路の一実施例によれば、ＦＥＴ Ａ２２の
ゲート端子とソース端子との間にバイパスコンデンサＣ
2 を設けるようにしたので、ゲート・ソース間電圧を一
定に保つことができ、出力電流特性に生じる歪みを抑え
ることができる効果がある。
【００５０】実施例４．図５に本発明の請求項５および
６に記載の信号処理回路の一実施例を示し、これは、実
施例１によるカレントミラー回路を差動回路の定電流源
として用いたオープンドレイン型の電流ドライバ回路で
ある。
６に記載の信号処理回路の一実施例を示し、これは、実
施例１によるカレントミラー回路を差動回路の定電流源
として用いたオープンドレイン型の電流ドライバ回路で
ある。
【００５１】図５に示す回路は例えば光通信システムに
おいて電流信号を光信号に変換するレーザダイオードの
駆動回路あるいは入力電圧に応じて光の透過／吸収を切
り替える光変調器の駆動回路などに用いられる。これら
の回路では変調電流の大きさと光出力がほぼ１対１に対
応しているので、規定の平均光出力および消光比を得る
ためには変調電流を精度よく制御しなければならない。
おいて電流信号を光信号に変換するレーザダイオードの
駆動回路あるいは入力電圧に応じて光の透過／吸収を切
り替える光変調器の駆動回路などに用いられる。これら
の回路では変調電流の大きさと光出力がほぼ１対１に対
応しているので、規定の平均光出力および消光比を得る
ためには変調電流を精度よく制御しなければならない。
【００５２】図において、ＦＥＴ Ａ１およびＦＥＴ
Ａ２はそのソース端子が互いに接続されて差動対となっ
たＦＥＴであり、各々のドレイン端子がこの電流ドライ
バ回路の出力ＯＵＴ、／ＯＵＴとなった、オープンドレ
イン回路となっている。また、Ｚ2 およびＺ3 はこの電
流ドライバ回路の各出力端子ＯＵＴ、／ＯＵＴとグラン
ドＧＮＤ端子との間に接続された負荷抵抗である。７は
図示しない差動増幅器とその後段のレベルシフト回路と
で構成された入力バッファ回路であり、入力信号振幅を
オープンドレイン回路の入力、すなわちＦＥＴ Ａ１お
よびＦＥＴ Ａ２のゲート入力に必要とされる振幅まで
増幅する。そして、２０はこの一対の入力を受ける入力
バッファ７およびこの入力バッファ７からの一対の出力
を受けるオープンドレイン回路４０により構成された電
流ドライバ回路（信号処理回路本体）である。また、３
０ａは図１に示されたカレントミラー回路により構成さ
れた定電流源であり、このカレントミラー回路の出力端
子２の電圧は入力バッファ７の各出力ＯＵＴ、／ＯＵＴ
の出力レベルからＦＥＴ Ａ１あるいはＡ２のゲート・
ソース間電圧を差し引いたものに等しい。また、５，６
はこの電流ドライバ回路の電源端子であり、電源端子５
にはグランドＧＮＤを接続し、電源端子６には電源ＶSS
の負側端子を接続しており、この電源ＶSSの正側端子に
はグランドＧＮＤを接続している。
Ａ２はそのソース端子が互いに接続されて差動対となっ
たＦＥＴであり、各々のドレイン端子がこの電流ドライ
バ回路の出力ＯＵＴ、／ＯＵＴとなった、オープンドレ
イン回路となっている。また、Ｚ2 およびＺ3 はこの電
流ドライバ回路の各出力端子ＯＵＴ、／ＯＵＴとグラン
ドＧＮＤ端子との間に接続された負荷抵抗である。７は
図示しない差動増幅器とその後段のレベルシフト回路と
で構成された入力バッファ回路であり、入力信号振幅を
オープンドレイン回路の入力、すなわちＦＥＴ Ａ１お
よびＦＥＴ Ａ２のゲート入力に必要とされる振幅まで
増幅する。そして、２０はこの一対の入力を受ける入力
バッファ７およびこの入力バッファ７からの一対の出力
を受けるオープンドレイン回路４０により構成された電
流ドライバ回路（信号処理回路本体）である。また、３
０ａは図１に示されたカレントミラー回路により構成さ
れた定電流源であり、このカレントミラー回路の出力端
子２の電圧は入力バッファ７の各出力ＯＵＴ、／ＯＵＴ
の出力レベルからＦＥＴ Ａ１あるいはＡ２のゲート・
ソース間電圧を差し引いたものに等しい。また、５，６
はこの電流ドライバ回路の電源端子であり、電源端子５
にはグランドＧＮＤを接続し、電源端子６には電源ＶSS
の負側端子を接続しており、この電源ＶSSの正側端子に
はグランドＧＮＤを接続している。
【００５３】次に動作について説明する。入力端子１に
電流源１０より電流を供給すると、オープンドレイン回
路４０を構成するＦＥＴ Ａ１およびＦＥＴ Ａ２のソ
ース端子には、電流Ｉ1 に比例した電流Ｉ2 が流れる。
入力バッファ７はその正相入力端子ＩＮに信号源Ｓｉｇ
が接続されているとともに、その逆相入力端子／ＩＮに
は基準電源ＶREF の負側端子が接続されており、この信
号源Ｓｉｇからの入力信号を入力バッファ７で増幅する
ことにより、この信号源Ｓｉｇからの入力信号と基準電
源ＶREF の基準電圧との大，小に応じてＦＥＴ Ａ１と
ＦＥＴ Ａ２が交互にＯＮ，ＯＦＦし、このＦＥＴ Ａ
１とＦＥＴ Ａ２が交互にＯＮ，ＯＦＦすることによっ
て、上記電流Ｉ2 の電流パスが切り替わり、出力端子Ｏ
ＵＴ、／ＯＵＴからその振幅が電流Ｉ2 に等しい変調電
流が出力される。
電流源１０より電流を供給すると、オープンドレイン回
路４０を構成するＦＥＴ Ａ１およびＦＥＴ Ａ２のソ
ース端子には、電流Ｉ1 に比例した電流Ｉ2 が流れる。
入力バッファ７はその正相入力端子ＩＮに信号源Ｓｉｇ
が接続されているとともに、その逆相入力端子／ＩＮに
は基準電源ＶREF の負側端子が接続されており、この信
号源Ｓｉｇからの入力信号を入力バッファ７で増幅する
ことにより、この信号源Ｓｉｇからの入力信号と基準電
源ＶREF の基準電圧との大，小に応じてＦＥＴ Ａ１と
ＦＥＴ Ａ２が交互にＯＮ，ＯＦＦし、このＦＥＴ Ａ
１とＦＥＴ Ａ２が交互にＯＮ，ＯＦＦすることによっ
て、上記電流Ｉ2 の電流パスが切り替わり、出力端子Ｏ
ＵＴ、／ＯＵＴからその振幅が電流Ｉ2 に等しい変調電
流が出力される。
【００５４】図６に実施例４のドライバ回路におけるカ
レントミラー回路の各電流及びノード電圧、ドライバ回
路の出力電流を示す。入力信号Ｓｉｇは１０ＧＨｚのＳ
ＩＮ波とした。また、カレントミラー回路のＦＥＴ Ａ
１１のゲート幅は２００μｍ、ＦＥＴ Ａ１２のゲート
幅は６００μｍに設定した。図６(a) はノード電圧を示
す。図において、実線および破線は入力バッファ７から
の入力信号、一点鎖線はカレントミラー回路の出力端子
電圧Ｖ(2) 、２点鎖線はＦＥＴ Ａ１２のドレイン電圧
Ｖ(4) 、点線はＦＥＴ Ａ１１のドレイン電圧Ｖ(3) で
ある。実施例４の回路では、ＦＥＴ Ａ１１及びＦＥＴ
Ａ１２のドレイン電圧はほぼ一致している。図６(b)
はカレントミラー回路の入力電流Ｉ1 と出力電流Ｉ2 を
示す。図において、実線は入力電流Ｉ1 （＝５ｍＡ）
を、破線はカレントミラー回路からの出力電流Ｉ2 を示
している。また図６(c) はドライバ回路の出力端子ＯＵ
Ｔ，／ＯＵＴからの出力電流波形を示している。ドレイ
ン電圧Ｖ(3) 及びＶ(4) がほぼ等しく、カレントミラー
回路からの出力電流Ｉ2 はＦＥＴ Ａ１１及びＦＥＴＡ
１２のサイズ比（１：３）に応じて１５ｍＡ出力され
る。この結果、ドライバ回路の出力電流振幅の設定値と
の誤差は数％以下にまで低減されている。
レントミラー回路の各電流及びノード電圧、ドライバ回
路の出力電流を示す。入力信号Ｓｉｇは１０ＧＨｚのＳ
ＩＮ波とした。また、カレントミラー回路のＦＥＴ Ａ
１１のゲート幅は２００μｍ、ＦＥＴ Ａ１２のゲート
幅は６００μｍに設定した。図６(a) はノード電圧を示
す。図において、実線および破線は入力バッファ７から
の入力信号、一点鎖線はカレントミラー回路の出力端子
電圧Ｖ(2) 、２点鎖線はＦＥＴ Ａ１２のドレイン電圧
Ｖ(4) 、点線はＦＥＴ Ａ１１のドレイン電圧Ｖ(3) で
ある。実施例４の回路では、ＦＥＴ Ａ１１及びＦＥＴ
Ａ１２のドレイン電圧はほぼ一致している。図６(b)
はカレントミラー回路の入力電流Ｉ1 と出力電流Ｉ2 を
示す。図において、実線は入力電流Ｉ1 （＝５ｍＡ）
を、破線はカレントミラー回路からの出力電流Ｉ2 を示
している。また図６(c) はドライバ回路の出力端子ＯＵ
Ｔ，／ＯＵＴからの出力電流波形を示している。ドレイ
ン電圧Ｖ(3) 及びＶ(4) がほぼ等しく、カレントミラー
回路からの出力電流Ｉ2 はＦＥＴ Ａ１１及びＦＥＴＡ
１２のサイズ比（１：３）に応じて１５ｍＡ出力され
る。この結果、ドライバ回路の出力電流振幅の設定値と
の誤差は数％以下にまで低減されている。
【００５５】図７に、従来の，電源電圧補償回路を有さ
ない電流ドライバ回路と図５に示す実施例４の回路にお
ける変調電流Ｉ2 の電源電圧依存性を示す。図におい
て、実線は図５に示す回路の変調電流、点線は従来の電
流ドライバ回路の変調電流を示す。また、電流の計算値
とは基準電流Ｉ1 とＦＥＴ Ａ１１とＦＥＴ Ａ１２の
ゲート幅の比率で得られる値である。
ない電流ドライバ回路と図５に示す実施例４の回路にお
ける変調電流Ｉ2 の電源電圧依存性を示す。図におい
て、実線は図５に示す回路の変調電流、点線は従来の電
流ドライバ回路の変調電流を示す。また、電流の計算値
とは基準電流Ｉ1 とＦＥＴ Ａ１１とＦＥＴ Ａ１２の
ゲート幅の比率で得られる値である。
【００５６】従来回路で電源電圧がＶSS±５％変動した
とき電流Ｉ2 も約±５％変動しているにもかかわらず、
同じＦＥＴパラメータを用いた実施例２の回路では電流
Ｉ2はほぼ一定で計算値に近い値が得られる。
とき電流Ｉ2 も約±５％変動しているにもかかわらず、
同じＦＥＴパラメータを用いた実施例２の回路では電流
Ｉ2はほぼ一定で計算値に近い値が得られる。
【００５７】図８は電源電圧変動時におけるカレントミ
ラー回路内のノード電圧の変化を示したものである。図
８(b) に示すように、従来の回路では電源電圧の変化
（ＶSS±５％）に対してノード１（図１４参照）の電圧
Ｖ(1) も電源電圧の変化分（ＶSS×１０％）程度増減す
るので電位差（Ｖ(1) −ＶSS）、つまり基準ＦＥＴであ
るＦＥＴ Ａ１１のドレイン・ソース間電圧はほとんど
変化していない。ところが、ノード２（図１４参照）の
電圧Ｖ(2) は電源電圧変動に対してほぼ一定であるか
ら、ＦＥＴ Ａ１２のドレイン・ソース間電圧は変化し
ている。このため、出力電流Ｉ2 が変化してしまう。
ラー回路内のノード電圧の変化を示したものである。図
８(b) に示すように、従来の回路では電源電圧の変化
（ＶSS±５％）に対してノード１（図１４参照）の電圧
Ｖ(1) も電源電圧の変化分（ＶSS×１０％）程度増減す
るので電位差（Ｖ(1) −ＶSS）、つまり基準ＦＥＴであ
るＦＥＴ Ａ１１のドレイン・ソース間電圧はほとんど
変化していない。ところが、ノード２（図１４参照）の
電圧Ｖ(2) は電源電圧変動に対してほぼ一定であるか
ら、ＦＥＴ Ａ１２のドレイン・ソース間電圧は変化し
ている。このため、出力電流Ｉ2 が変化してしまう。
【００５８】一方、図８(a) のこの実施例による電流ド
ライバ回路ではノード１の電圧は従来回路と同じく一定
であるが、ＦＥＴ Ａ１１及びＦＥＴ Ａ１２のドレイ
ン電圧は互いに電源電圧変化分程度増減するので、これ
ら２つのドレイン・ソース間電圧は常に一定である。し
たがって、電流Ｉ1 と電流Ｉ2 の比は電源電圧変動時に
おいても一定である。
ライバ回路ではノード１の電圧は従来回路と同じく一定
であるが、ＦＥＴ Ａ１１及びＦＥＴ Ａ１２のドレイ
ン電圧は互いに電源電圧変化分程度増減するので、これ
ら２つのドレイン・ソース間電圧は常に一定である。し
たがって、電流Ｉ1 と電流Ｉ2 の比は電源電圧変動時に
おいても一定である。
【００５９】このように、本発明の請求項５および６に
係る信号処理回路の一実施例によれば、入力バッファ７
およびオープンドレイン回路４０からなる電流ドライバ
回路２０の定電流源３０ａとして、実施例１のカレント
ミラー回路を用い、その電流出力端子をオープンドレイ
ン回路４０を構成するＭＥＳＦＥＴ Ａ１およびＭＥＳ
ＦＥＴ Ａ２のソースに接続するようにしたので、その
変調電流はＦＥＴのドレインコンダクタンスに依存せ
ず、ゲート幅の比だけによって決まり、制御性がよく、
かつ回路の製造歩留まりを向上できる効果がある。ま
た、電源電圧ＶSSが変動した際には、ノード３およびノ
ード４における電圧の変化は電源電圧の変化にほぼ等し
くなるので、カレントミラー回路の出力端子２の電圧が
変化しても出力電流は変化せず一定となり、この出力端
子の電圧の変化を補償する補償回路を設ける必要がなく
なり、回路の小型化が図れるという効果がある。
係る信号処理回路の一実施例によれば、入力バッファ７
およびオープンドレイン回路４０からなる電流ドライバ
回路２０の定電流源３０ａとして、実施例１のカレント
ミラー回路を用い、その電流出力端子をオープンドレイ
ン回路４０を構成するＭＥＳＦＥＴ Ａ１およびＭＥＳ
ＦＥＴ Ａ２のソースに接続するようにしたので、その
変調電流はＦＥＴのドレインコンダクタンスに依存せ
ず、ゲート幅の比だけによって決まり、制御性がよく、
かつ回路の製造歩留まりを向上できる効果がある。ま
た、電源電圧ＶSSが変動した際には、ノード３およびノ
ード４における電圧の変化は電源電圧の変化にほぼ等し
くなるので、カレントミラー回路の出力端子２の電圧が
変化しても出力電流は変化せず一定となり、この出力端
子の電圧の変化を補償する補償回路を設ける必要がなく
なり、回路の小型化が図れるという効果がある。
【００６０】実施例５．図９に本発明の請求項５および
６に記載の信号処理回路の他の実施例を示し、これは、
実施例２によるカレントミラー回路を差動回路の定電流
源として用いたオープンドレイン型の電流ドライバ回路
である。
６に記載の信号処理回路の他の実施例を示し、これは、
実施例２によるカレントミラー回路を差動回路の定電流
源として用いたオープンドレイン型の電流ドライバ回路
である。
【００６１】図において、３０ｂは図３に示されたカレ
ントミラー回路により構成された定電流源であり、この
カレントミラー回路の出力端子２の電圧は入力バッファ
７の各出力ＯＵＴ、／ＯＵＴの出力レベルからＦＥＴ
Ａ１あるいはＡ２のゲート・ソース間電圧を差し引いた
ものに等しい。
ントミラー回路により構成された定電流源であり、この
カレントミラー回路の出力端子２の電圧は入力バッファ
７の各出力ＯＵＴ、／ＯＵＴの出力レベルからＦＥＴ
Ａ１あるいはＡ２のゲート・ソース間電圧を差し引いた
ものに等しい。
【００６２】この実施例の定電流源３０ｂは、ＦＥＴ
Ａ１２のゲート端子とグランドＧＮＤとの間にバイパス
コンデンサＣ1 が設けられており、このバイパスコンデ
ンサＣ1 を設けることにより、出力電流特性に生じた歪
みを抑制できる。
Ａ１２のゲート端子とグランドＧＮＤとの間にバイパス
コンデンサＣ1 が設けられており、このバイパスコンデ
ンサＣ1 を設けることにより、出力電流特性に生じた歪
みを抑制できる。
【００６３】即ち、実際のＩＣなどでは電源ノイズの影
響により入力電流Ｉ1 には高周波成分ｉ1 が重畳され
る。カレントミラー回路ではこの高周波成分に対して
も、ＦＥＴのゲート幅の比率ｍ（ｍ＞０）だけ増幅され
たｉ2 ＝ｍ・ｉ1 が出力電流Ｉ2に重畳されるので、出
力電流特性に歪みを生じる。
響により入力電流Ｉ1 には高周波成分ｉ1 が重畳され
る。カレントミラー回路ではこの高周波成分に対して
も、ＦＥＴのゲート幅の比率ｍ（ｍ＞０）だけ増幅され
たｉ2 ＝ｍ・ｉ1 が出力電流Ｉ2に重畳されるので、出
力電流特性に歪みを生じる。
【００６４】ここで、図１０に実施例４のドライバ回路
においてカレントミラー回路の入力電流Ｉ1 の高周波成
分が重畳されているときの各電流及びノード電圧及びド
ライバ回路の出力電流を示す。入力信号Ｓｉｇは１００
ＧＨｚのＳＩＮ波とした。また、カレントミラー回路の
ＦＥＴ Ａ１１のゲート幅は２００μｍ、ＦＥＴ Ａ１
２のゲート幅は６００μｍに設定した。入力電流Ｉ１は
５ｍＡ、高周波成分は±１ｍＡで１０ＧＨｚのＳＩＮ波
とした。図１０(a) はＦＥＴ Ａ１２のゲート電圧を示
す。入力信号Ｉ1 の高周波成分により、ゲート電圧は３
５ｍＶ程度変化している。図１０(b) はカレントミラー
回路の入力電流Ｉ1 と出力電流Ｉ2 を示す。図におい
て、実線は入力電流Ｉ1 （＝５±１ｍＡ）を、破線はカ
レントミラー回路からの出力電流Ｉ2 を示している。ま
た図１０(c) はドライバ回路の出力端子ＯＵＴ，／ＯＵ
Ｔからの出力電流波形を示している。カレントミラー回
路からの出力電流Ｉ2 の変動はＦＥＴ Ａ１１及びＦＥ
Ｔ Ａ１２のゲート幅の比率ｍ（＝３）に応じて±３ｍ
Ａ（＝±１ｍＡ×３）生じており、この結果、ドライバ
回路の出力電流振幅は非対称となっている。
においてカレントミラー回路の入力電流Ｉ1 の高周波成
分が重畳されているときの各電流及びノード電圧及びド
ライバ回路の出力電流を示す。入力信号Ｓｉｇは１００
ＧＨｚのＳＩＮ波とした。また、カレントミラー回路の
ＦＥＴ Ａ１１のゲート幅は２００μｍ、ＦＥＴ Ａ１
２のゲート幅は６００μｍに設定した。入力電流Ｉ１は
５ｍＡ、高周波成分は±１ｍＡで１０ＧＨｚのＳＩＮ波
とした。図１０(a) はＦＥＴ Ａ１２のゲート電圧を示
す。入力信号Ｉ1 の高周波成分により、ゲート電圧は３
５ｍＶ程度変化している。図１０(b) はカレントミラー
回路の入力電流Ｉ1 と出力電流Ｉ2 を示す。図におい
て、実線は入力電流Ｉ1 （＝５±１ｍＡ）を、破線はカ
レントミラー回路からの出力電流Ｉ2 を示している。ま
た図１０(c) はドライバ回路の出力端子ＯＵＴ，／ＯＵ
Ｔからの出力電流波形を示している。カレントミラー回
路からの出力電流Ｉ2 の変動はＦＥＴ Ａ１１及びＦＥ
Ｔ Ａ１２のゲート幅の比率ｍ（＝３）に応じて±３ｍ
Ａ（＝±１ｍＡ×３）生じており、この結果、ドライバ
回路の出力電流振幅は非対称となっている。
【００６５】これに対し、図１１に実施例５のドライバ
回路においてカレントミラー回路の入力電流Ｉ1 の高周
波成分が重畳されているときの各電流及びノード電圧及
びドライバ回路の出力電流を示す。入力信号Ｓｉｇは１
０ＧＨｚのＳＩＮ波とした。また、カレントミラー回路
のＦＥＴ Ａ１１のゲート幅は２００μｍ、ＦＥＴＡ１
２のゲート幅は６００μｍに設定した。入力電流Ｉ1 は
５ｍＡで、高周波成分は±１ｍＡである。バイパスコン
デンサＣ1 は４０ｐＦである。図１１(a) はＦＥＴ Ａ
１２のゲート電圧を示す。実施例４の回路とは異なり、
入力信号Ｉ1の高周波成分によらずゲート電圧は一定で
ある。図１１(b) はカレントミラー回路の入力電流Ｉ1
と出力電流Ｉ2 を示している。図において、実線は入力
電流Ｉ1 （＝５±１ｍＡ）で、破線はカレントミラー回
路からの出力電流Ｉ2 を示している。また、図１１(c)
はドライバ回路の出力端子ＯＵＴ，／ＯＵＴからの出力
電流波形を示している。カレントミラー回路からの出力
電流Ｉ2 の変動は１ｍＡ以下にまで低減されており、こ
の結果、ドライバ回路の出力電流振幅の対称性が大幅に
改善されている。
回路においてカレントミラー回路の入力電流Ｉ1 の高周
波成分が重畳されているときの各電流及びノード電圧及
びドライバ回路の出力電流を示す。入力信号Ｓｉｇは１
０ＧＨｚのＳＩＮ波とした。また、カレントミラー回路
のＦＥＴ Ａ１１のゲート幅は２００μｍ、ＦＥＴＡ１
２のゲート幅は６００μｍに設定した。入力電流Ｉ1 は
５ｍＡで、高周波成分は±１ｍＡである。バイパスコン
デンサＣ1 は４０ｐＦである。図１１(a) はＦＥＴ Ａ
１２のゲート電圧を示す。実施例４の回路とは異なり、
入力信号Ｉ1の高周波成分によらずゲート電圧は一定で
ある。図１１(b) はカレントミラー回路の入力電流Ｉ1
と出力電流Ｉ2 を示している。図において、実線は入力
電流Ｉ1 （＝５±１ｍＡ）で、破線はカレントミラー回
路からの出力電流Ｉ2 を示している。また、図１１(c)
はドライバ回路の出力端子ＯＵＴ，／ＯＵＴからの出力
電流波形を示している。カレントミラー回路からの出力
電流Ｉ2 の変動は１ｍＡ以下にまで低減されており、こ
の結果、ドライバ回路の出力電流振幅の対称性が大幅に
改善されている。
【００６６】ところで、実施例１の回路において、出力
電流Ｉ2 はＦＥＴ Ａ１２のゲート電圧とドレイン電圧
によって決まっているが、ＦＥＴのドレイン・ソース間
電圧の変化量（ΔＶds）及びゲート・ソース間電圧の変
化量（ΔＶgs）と出力電流の変化量（ΔＩds）の間には
ΔＩds＝ドレインコンダクタンスＧd ・ΔＶds及びΔＩ
ds＝トランスコンダクタンスＧm ・ΔＶgsの関係があ
り、Ｇm ≫Ｇd であるから出力電流ひずみに対してはこ
れら２つの電圧変動のうち、ゲート電圧の変動（Δ
Ｖgs）が支配的である。
電流Ｉ2 はＦＥＴ Ａ１２のゲート電圧とドレイン電圧
によって決まっているが、ＦＥＴのドレイン・ソース間
電圧の変化量（ΔＶds）及びゲート・ソース間電圧の変
化量（ΔＶgs）と出力電流の変化量（ΔＩds）の間には
ΔＩds＝ドレインコンダクタンスＧd ・ΔＶds及びΔＩ
ds＝トランスコンダクタンスＧm ・ΔＶgsの関係があ
り、Ｇm ≫Ｇd であるから出力電流ひずみに対してはこ
れら２つの電圧変動のうち、ゲート電圧の変動（Δ
Ｖgs）が支配的である。
【００６７】従って、このバイパスコンデンサＣ1 を設
けることにより、定電流源３０ｂは出力電流歪みを十分
抑制することができ、この定電流源３０ｂを有する信号
処理回路は電源ノイズの影響を大幅に減少することが可
能となる。
けることにより、定電流源３０ｂは出力電流歪みを十分
抑制することができ、この定電流源３０ｂを有する信号
処理回路は電源ノイズの影響を大幅に減少することが可
能となる。
【００６８】このように、本発明の請求項５および６に
係る信号処理回路の他の実施例によれば、定電流源３０
ｂを構成するＦＥＴ Ａ１２のゲート端子とグランドＧ
ＮＤとの間にバイパスコンデンサＣ1 を設けるようにし
たので、ゲート電圧の変動を抑えることができ、定電流
源３０ｂの出力電流特性に生じる歪みを抑制することが
できる。このため、この定電流源３０ｂを有する信号処
理回路が電源ノイズにより受ける影響を大幅に軽減で
き、変調電流をより精度よく制御できる効果がある。
係る信号処理回路の他の実施例によれば、定電流源３０
ｂを構成するＦＥＴ Ａ１２のゲート端子とグランドＧ
ＮＤとの間にバイパスコンデンサＣ1 を設けるようにし
たので、ゲート電圧の変動を抑えることができ、定電流
源３０ｂの出力電流特性に生じる歪みを抑制することが
できる。このため、この定電流源３０ｂを有する信号処
理回路が電源ノイズにより受ける影響を大幅に軽減で
き、変調電流をより精度よく制御できる効果がある。
【００６９】実施例６．図１２に本発明の請求項５およ
び６に記載の信号処理回路のさらに他の実施例を示し、
これは、実施例３によるカレントミラー回路を差動回路
の定電流源として用いたオープンドレイン型の電流ドラ
イバ回路である。
び６に記載の信号処理回路のさらに他の実施例を示し、
これは、実施例３によるカレントミラー回路を差動回路
の定電流源として用いたオープンドレイン型の電流ドラ
イバ回路である。
【００７０】図において、３０ｃは図４に示されたカレ
ントミラー回路により構成された定電流源であり、この
カレントミラー回路の出力端子２の電圧は入力バッファ
７の各出力ＯＵＴ、／ＯＵＴの出力レベルからＦＥＴ
Ａ１あるいはＦＥＴ Ａ２のゲート・ソース間電圧を差
し引いたものに等しい。
ントミラー回路により構成された定電流源であり、この
カレントミラー回路の出力端子２の電圧は入力バッファ
７の各出力ＯＵＴ、／ＯＵＴの出力レベルからＦＥＴ
Ａ１あるいはＦＥＴ Ａ２のゲート・ソース間電圧を差
し引いたものに等しい。
【００７１】この実施例の定電流源３０ｃは、ＦＥＴ
Ａ２２のゲート端子とソース端子との間にバイパスコン
デンサＣ2 が設けられており、このバイパスコンデンサ
Ｃ2を設けることにより、出力電流特性に生じた歪みを
抑制できる。
Ａ２２のゲート端子とソース端子との間にバイパスコン
デンサＣ2 が設けられており、このバイパスコンデンサ
Ｃ2を設けることにより、出力電流特性に生じた歪みを
抑制できる。
【００７２】実施例５では定電流源３０ｂを構成するＦ
ＥＴ Ａ１２にバイパスコンデンサＣ1 を用いたことに
よりＦＥＴ Ａ１２のドレイン・ソース間電流が一定に
保たれるが、このことによりＦＥＴ Ａ２２のドレイン
・ソース間電流も一定に保たれる。このことを、ＦＥＴ
Ａ２２に与えられている電圧で言い換えるならば、Ｆ
ＥＴ Ａ２２のゲート・ソース間電圧が一定に保たれて
いるということになる。従って、ＦＥＴ Ａ２２のゲー
ト・ソース間にバイパスコンデンサＣ2 を設けることに
よって、高周波的にもＦＥＴ Ａ２２のゲート・ソース
間電圧を一定に保つことができ、ＦＥＴ Ａ２２のドレ
イン電流を一定にすることができるので、等価的にＦＥ
Ｔ Ａ１２のゲート・ソース間電位を固定したことに等
しくなる。
ＥＴ Ａ１２にバイパスコンデンサＣ1 を用いたことに
よりＦＥＴ Ａ１２のドレイン・ソース間電流が一定に
保たれるが、このことによりＦＥＴ Ａ２２のドレイン
・ソース間電流も一定に保たれる。このことを、ＦＥＴ
Ａ２２に与えられている電圧で言い換えるならば、Ｆ
ＥＴ Ａ２２のゲート・ソース間電圧が一定に保たれて
いるということになる。従って、ＦＥＴ Ａ２２のゲー
ト・ソース間にバイパスコンデンサＣ2 を設けることに
よって、高周波的にもＦＥＴ Ａ２２のゲート・ソース
間電圧を一定に保つことができ、ＦＥＴ Ａ２２のドレ
イン電流を一定にすることができるので、等価的にＦＥ
Ｔ Ａ１２のゲート・ソース間電位を固定したことに等
しくなる。
【００７３】図１３に実施例６のドライバ回路において
カレントミラー回路の入力電流Ｉ1の高周波成分が重畳
されているときの各電流及びノード電圧及びドライバ回
路の出力電流を示す。入力信号Ｓｉｇは１０ＧＨｚのＳ
ＩＮ波とした。また、カレントミラー回路のＦＥＴ Ａ
１１のゲート幅は２００μｍ、ＦＥＴ Ａ１２のゲート
幅は６００μｍに設定した。入力電流Ｉ1 は５ｍＡで、
高周波成分は±１ｍＡである。バイパスコンデンサＣ2
は４０ｐＦである。図１３(a) はＦＥＴ Ａ１２のゲー
ト電圧を示す。入力信号Ｉ1 の高周波成分に対し、ゲー
ト電圧はほぼ一定である。図１３(b) はカレントミラー
回路の入力電流Ｉ1 と出力電流Ｉ2 を示す。図におい
て、実線は入力電流Ｉ1 （＝５±１ｍＡ）で、破線はカ
レントミラー回路からの出力電流Ｉ2 を示している。ま
た、図１３(C) はドライバ回路の出力端子ＯＵＴ，／Ｏ
ＵＴからの出力電流波形を示している。カレントミラー
回路からの出力電流Ｉ2 の変動は低減されており、この
結果、ドライバ回路の出力電流振幅の対称性も改善され
ている。
カレントミラー回路の入力電流Ｉ1の高周波成分が重畳
されているときの各電流及びノード電圧及びドライバ回
路の出力電流を示す。入力信号Ｓｉｇは１０ＧＨｚのＳ
ＩＮ波とした。また、カレントミラー回路のＦＥＴ Ａ
１１のゲート幅は２００μｍ、ＦＥＴ Ａ１２のゲート
幅は６００μｍに設定した。入力電流Ｉ1 は５ｍＡで、
高周波成分は±１ｍＡである。バイパスコンデンサＣ2
は４０ｐＦである。図１３(a) はＦＥＴ Ａ１２のゲー
ト電圧を示す。入力信号Ｉ1 の高周波成分に対し、ゲー
ト電圧はほぼ一定である。図１３(b) はカレントミラー
回路の入力電流Ｉ1 と出力電流Ｉ2 を示す。図におい
て、実線は入力電流Ｉ1 （＝５±１ｍＡ）で、破線はカ
レントミラー回路からの出力電流Ｉ2 を示している。ま
た、図１３(C) はドライバ回路の出力端子ＯＵＴ，／Ｏ
ＵＴからの出力電流波形を示している。カレントミラー
回路からの出力電流Ｉ2 の変動は低減されており、この
結果、ドライバ回路の出力電流振幅の対称性も改善され
ている。
【００７４】このようにバイパスコンデンサＣ2 は入力
電流が変調を受けた時の出力電流の歪みを低減すること
ができる。
電流が変調を受けた時の出力電流の歪みを低減すること
ができる。
【００７５】従って、このバイパスコンデンサＣ2 を設
けることにより、定電流源３０ｃは出力電流歪みを十分
抑制することができ、この定電流源３０ｃを有する信号
処理回路は電源ノイズが生じてもその影響を大幅に減少
することが可能となる。
けることにより、定電流源３０ｃは出力電流歪みを十分
抑制することができ、この定電流源３０ｃを有する信号
処理回路は電源ノイズが生じてもその影響を大幅に減少
することが可能となる。
【００７６】このように、本発明の請求項５および６に
係る信号処理回路のさらに他の実施例によれば、定電流
源３０ｃを構成するＦＥＴ Ａ１２のゲート端子とソー
ス端子との間にバイパスコンデンサＣ2 を設けるように
したので、ゲート電圧の変動を抑えることができ、定電
流源３０ｃの出力電流特性に生じる歪みを抑制すること
ができる。このため、この定電流源３０ｃを有する信号
処理回路が電源ノイズにより受ける影響を大幅に軽減で
き、変調電流をより精度よく制御できる効果がある。
係る信号処理回路のさらに他の実施例によれば、定電流
源３０ｃを構成するＦＥＴ Ａ１２のゲート端子とソー
ス端子との間にバイパスコンデンサＣ2 を設けるように
したので、ゲート電圧の変動を抑えることができ、定電
流源３０ｃの出力電流特性に生じる歪みを抑制すること
ができる。このため、この定電流源３０ｃを有する信号
処理回路が電源ノイズにより受ける影響を大幅に軽減で
き、変調電流をより精度よく制御できる効果がある。
【００７７】
【発明の効果】以上のように、この発明の請求項１に係
るカレントミラー回路によれば、互いにゲート端子同士
が接続された第１のＦＥＴおよび第２のＦＥＴと、ソー
ス端子が前記第１のＦＥＴのドレイン端子に接続され、
ドレイン端子とゲート端子とを互いに接続して電流入力
端子に接続された第３のＦＥＴと、ソース端子が前記第
２のＦＥＴのドレイン端子に接続され、ゲート端子が前
記第３のＦＥＴのゲート端子に接続され、ドレイン端子
が電流出力端子となる第４のＦＥＴとを備えるようにし
たので、ドレインコンダクタンスが大きい素子を用いて
回路を構成した場合に、その出力端子電圧が変化したと
しても、電流がほぼ一定であるために、出力端子におけ
る電圧変動に強く、出力電圧に依存して出力電流に誤差
が生じるのを抑えることができる効果がある。
るカレントミラー回路によれば、互いにゲート端子同士
が接続された第１のＦＥＴおよび第２のＦＥＴと、ソー
ス端子が前記第１のＦＥＴのドレイン端子に接続され、
ドレイン端子とゲート端子とを互いに接続して電流入力
端子に接続された第３のＦＥＴと、ソース端子が前記第
２のＦＥＴのドレイン端子に接続され、ゲート端子が前
記第３のＦＥＴのゲート端子に接続され、ドレイン端子
が電流出力端子となる第４のＦＥＴとを備えるようにし
たので、ドレインコンダクタンスが大きい素子を用いて
回路を構成した場合に、その出力端子電圧が変化したと
しても、電流がほぼ一定であるために、出力端子におけ
る電圧変動に強く、出力電圧に依存して出力電流に誤差
が生じるのを抑えることができる効果がある。
【００７８】また、この発明の請求項２に係るカレント
ミラー回路によれば、請求項１記載のカレントミラー回
路において、前記第１および第２のＦＥＴのソース端子
同士を接続して負側の電源端子に接続するとともに、一
端が前記第１のＦＥＴのソース端子に他端が第１のＦＥ
Ｔのゲート端子に接続された抵抗と、低電位側が前記第
１のＦＥＴのゲート端子に接続されたレベルシフト回路
と、ソース端子が前記レベルシフト回路の高電位側に接
続され、ゲート端子が前記第３のＦＥＴのゲート端子に
接続され、ドレイン端子が正側の電源端子に接続された
第５のＦＥＴと、前記正側の電源端子と前記電流入力端
子との間に接続された電流源とを備えるようにしたの
で、ドレインコンダクタンスが大きい素子を用いて回路
を構成した場合に、出力端子電圧が変化したとしても、
電流がほぼ一定であるために、出力端子における電圧変
動に強く、出力電圧に依存して出力電流に誤差が生じる
のを実際に抑えることができる効果がある。
ミラー回路によれば、請求項１記載のカレントミラー回
路において、前記第１および第２のＦＥＴのソース端子
同士を接続して負側の電源端子に接続するとともに、一
端が前記第１のＦＥＴのソース端子に他端が第１のＦＥ
Ｔのゲート端子に接続された抵抗と、低電位側が前記第
１のＦＥＴのゲート端子に接続されたレベルシフト回路
と、ソース端子が前記レベルシフト回路の高電位側に接
続され、ゲート端子が前記第３のＦＥＴのゲート端子に
接続され、ドレイン端子が正側の電源端子に接続された
第５のＦＥＴと、前記正側の電源端子と前記電流入力端
子との間に接続された電流源とを備えるようにしたの
で、ドレインコンダクタンスが大きい素子を用いて回路
を構成した場合に、出力端子電圧が変化したとしても、
電流がほぼ一定であるために、出力端子における電圧変
動に強く、出力電圧に依存して出力電流に誤差が生じる
のを実際に抑えることができる効果がある。
【００７９】また、この発明の請求項３に係るカレント
ミラー回路によれば、請求項１記載のカレントミラー回
路において、前記第２のＦＥＴのゲート端子とグランド
端子との間に接続されたバイパスコンデンサを備えるよ
うにしたので、出力電流を決定するのに支配的な第２の
ＦＥＴのゲート電圧を安定化することができ、入力電流
が高周波ノイズを含む場合にも、出力電流の歪みを充分
に抑制することができる効果がある。
ミラー回路によれば、請求項１記載のカレントミラー回
路において、前記第２のＦＥＴのゲート端子とグランド
端子との間に接続されたバイパスコンデンサを備えるよ
うにしたので、出力電流を決定するのに支配的な第２の
ＦＥＴのゲート電圧を安定化することができ、入力電流
が高周波ノイズを含む場合にも、出力電流の歪みを充分
に抑制することができる効果がある。
【００８０】また、この発明の請求項４に係るカレント
ミラー回路によれば、請求項１記載のカレントミラー回
路において、前記第４のＦＥＴのゲート端子とソース端
子との間に接続されたバイパスコンデンサを備えるよう
にしたので、高周波的にも第４のＦＥＴのゲート・ソー
ス間電圧を一定に保つことができ、これにより、第４の
ＦＥＴのドレイン電流を一定にすることができ、等価的
に第２のＦＥＴのゲート・ソース間電位を固定すること
ができるものであり、入力電流が変調を受けた場合に
も、出力電流の歪みを低減することができる効果があ
る。
ミラー回路によれば、請求項１記載のカレントミラー回
路において、前記第４のＦＥＴのゲート端子とソース端
子との間に接続されたバイパスコンデンサを備えるよう
にしたので、高周波的にも第４のＦＥＴのゲート・ソー
ス間電圧を一定に保つことができ、これにより、第４の
ＦＥＴのドレイン電流を一定にすることができ、等価的
に第２のＦＥＴのゲート・ソース間電位を固定すること
ができるものであり、入力電流が変調を受けた場合に
も、出力電流の歪みを低減することができる効果があ
る。
【００８１】また、この発明の請求項５に係る信号処理
回路によれば、入力信号を差動増幅する差動増幅回路を
有する信号処理回路本体と、請求項１ないし４のいずれ
かに記載のカレントミラー回路からなり、前記信号処理
回路本体に対し定電流を供給する定電流源とを備えるよ
うにしたので、変調電流はＦＥＴのドレインコンダクタ
ンスに依存せず、ゲート幅の比だけによって決まるの
で、制御性がよく、これを精度よく制御でき、かつ回路
の製造歩留まりが向上する。また、電源電圧の変動の際
には、第１，第３のＦＥＴの接続点および第２，第４の
ＦＥＴの接続点における電圧の変化は電源電圧の変化に
ほぼ等しいのでカレントミラー回路の出力端子の電圧が
変化しても出力電流は変化せず一定であり、補償回路を
設ける必要がなくなり、回路の小型化を図ることができ
る効果がある。
回路によれば、入力信号を差動増幅する差動増幅回路を
有する信号処理回路本体と、請求項１ないし４のいずれ
かに記載のカレントミラー回路からなり、前記信号処理
回路本体に対し定電流を供給する定電流源とを備えるよ
うにしたので、変調電流はＦＥＴのドレインコンダクタ
ンスに依存せず、ゲート幅の比だけによって決まるの
で、制御性がよく、これを精度よく制御でき、かつ回路
の製造歩留まりが向上する。また、電源電圧の変動の際
には、第１，第３のＦＥＴの接続点および第２，第４の
ＦＥＴの接続点における電圧の変化は電源電圧の変化に
ほぼ等しいのでカレントミラー回路の出力端子の電圧が
変化しても出力電流は変化せず一定であり、補償回路を
設ける必要がなくなり、回路の小型化を図ることができ
る効果がある。
【００８２】さらに、この発明の請求項６に係る信号処
理回路によれば、請求項５記載の信号処理回路におい
て、前記信号処理回路本体を、１対の入力を増幅する入
力バッファと、この入力バッファの１対の出力を受け
る，差動ＦＥＴ対を有するオープンドレイン回路とを備
えたものとし、前記定電流源により前記差動ＦＥＴ対を
構成するＦＥＴの互いに接続されたソース端子に定電流
を供給するようにしたので、変調電流はＦＥＴのドレイ
ンコンダクタンスに依存せず、ゲート幅の比だけによっ
て決まるので、制御性がよく、これを精度よく制御で
き、かつ回路の製造歩留まりが向上する。また、電源電
圧の変動の際には、第１，第３のＦＥＴの接続点および
第２，第４のＦＥＴの接続点における電圧の変化は電源
電圧の変化にほぼ等しいのでカレントミラー回路の出力
端子の電圧が変化しても出力電流は変化せず一定であ
り、補償回路を設ける必要がなくなり、回路の小型化を
図ることができる効果がある。
理回路によれば、請求項５記載の信号処理回路におい
て、前記信号処理回路本体を、１対の入力を増幅する入
力バッファと、この入力バッファの１対の出力を受け
る，差動ＦＥＴ対を有するオープンドレイン回路とを備
えたものとし、前記定電流源により前記差動ＦＥＴ対を
構成するＦＥＴの互いに接続されたソース端子に定電流
を供給するようにしたので、変調電流はＦＥＴのドレイ
ンコンダクタンスに依存せず、ゲート幅の比だけによっ
て決まるので、制御性がよく、これを精度よく制御で
き、かつ回路の製造歩留まりが向上する。また、電源電
圧の変動の際には、第１，第３のＦＥＴの接続点および
第２，第４のＦＥＴの接続点における電圧の変化は電源
電圧の変化にほぼ等しいのでカレントミラー回路の出力
端子の電圧が変化しても出力電流は変化せず一定であ
り、補償回路を設ける必要がなくなり、回路の小型化を
図ることができる効果がある。
【図１】 この発明の請求項１，２に記載のカレントミ
ラー回路の一実施例を示す回路図である。
ラー回路の一実施例を示す回路図である。
【図２】 この発明の請求項１，２に記載のカレントミ
ラー回路の一実施例の直流特性を示す図である。
ラー回路の一実施例の直流特性を示す図である。
【図３】 この発明の請求項３に記載のカレントミラー
回路の一実施例を示す回路図である。
回路の一実施例を示す回路図である。
【図４】 この発明の請求項４に記載のカレントミラー
回路の一実施例を示す回路図である。
回路の一実施例を示す回路図である。
【図５】 この発明の請求項５，６に記載の信号処理回
路の一実施例としての電流ドライバ回路を示す回路図で
ある。
路の一実施例としての電流ドライバ回路を示す回路図で
ある。
【図６】 この発明の請求項５，６に記載の信号処理回
路の一実施例としての電流ドライバ回路におけるカレン
トミラー回路の各電流、ノード電圧及びドライバ回路の
出力電流を示す図である。
路の一実施例としての電流ドライバ回路におけるカレン
トミラー回路の各電流、ノード電圧及びドライバ回路の
出力電流を示す図である。
【図７】 この発明の請求項５，６に記載の信号処理回
路の一実施例としての電流ドライバ回路及び従来の電流
ドライバ回路の変調電流特性を示す図である。
路の一実施例としての電流ドライバ回路及び従来の電流
ドライバ回路の変調電流特性を示す図である。
【図８】 この発明の請求項５，６に記載の信号処理回
路の一実施例としての電流ドライバ回路および従来の電
流ドライブ回路の各ノードにおける電圧特性を示す図で
ある。
路の一実施例としての電流ドライバ回路および従来の電
流ドライブ回路の各ノードにおける電圧特性を示す図で
ある。
【図９】 この発明の請求項５，６に記載の信号処理回
路の他の実施例としての電流ドライバ回路を示す回路図
である。
路の他の実施例としての電流ドライバ回路を示す回路図
である。
【図１０】 この発明の請求項５，６に記載の信号処理
回路の一実施例としての電流ドライバ回路の入力電流に
高周波成分が重畳されている場合のカレントミラー回路
の各電流、ノード電圧及びドライバ回路の出力電流を示
す図である。
回路の一実施例としての電流ドライバ回路の入力電流に
高周波成分が重畳されている場合のカレントミラー回路
の各電流、ノード電圧及びドライバ回路の出力電流を示
す図である。
【図１１】 この発明の請求項５，６に記載の信号処理
回路の他の実施例としての電流ドライバ回路におけるカ
レントミラー回路の各電流、ノード電圧及びドライバ回
路の出力電流を示す図である。
回路の他の実施例としての電流ドライバ回路におけるカ
レントミラー回路の各電流、ノード電圧及びドライバ回
路の出力電流を示す図である。
【図１２】 この発明の請求項５，６に記載の信号処理
回路のさらに他の実施例としての電流ドライバ回路を示
す回路図である。
回路のさらに他の実施例としての電流ドライバ回路を示
す回路図である。
【図１３】 この発明の請求項５，６に記載の信号処理
回路のさらに他の実施例としての電流ドライバ回路にお
けるカレントミラー回路の各電流、ノード電圧及びドラ
イバ回路の出力電流を示す図である。
回路のさらに他の実施例としての電流ドライバ回路にお
けるカレントミラー回路の各電流、ノード電圧及びドラ
イバ回路の出力電流を示す図である。
【図１４】 従来のカレントミラー回路を示す回路図で
ある。
ある。
【図１５】 従来のカレントミラー回路の直流特性を示
す図である。
す図である。
【図１６】 従来のカレントミラー回路を有する，従来
の電流ドライバ回路を示す回路図である。
の電流ドライバ回路を示す回路図である。
【図１７】 従来のカレントミラー回路を有する，従来
の電流ドライバ回路におけるカレントミラー回路の各電
流、ノード電圧及びドライバ回路の出力電流を示す図で
ある。
の電流ドライバ回路におけるカレントミラー回路の各電
流、ノード電圧及びドライバ回路の出力電流を示す図で
ある。
１ 入力端子、２ 出力端子、Ａ１１，Ａ１２，Ａ１
３，Ａ２１，Ａ２２ エンハンスメント型ＭＥＳＦＥ
Ｔ、ＬＳ レベルシフト回路、Ｚ1 抵抗、１０電流
源、Ｃ１，Ｃ２ コンデンサ、７ 入力バッファ回路、
４０ オープンドレイン回路、 ３０ａ，３０ｂ，３０
ｃ 定電流源、２０ 電流ドライバ回路。
３，Ａ２１，Ａ２２ エンハンスメント型ＭＥＳＦＥ
Ｔ、ＬＳ レベルシフト回路、Ｚ1 抵抗、１０電流
源、Ｃ１，Ｃ２ コンデンサ、７ 入力バッファ回路、
４０ オープンドレイン回路、 ３０ａ，３０ｂ，３０
ｃ 定電流源、２０ 電流ドライバ回路。
Claims (6)
- 【請求項１】 互いにゲート端子同士が接続された第１
のＦＥＴおよび第２のＦＥＴと、 ソース端子が前記第１のＦＥＴのドレイン端子に接続さ
れ、ドレイン端子とゲート端子とを互いに接続して電流
入力端子に接続された第３のＦＥＴと、 ソース端子が前記第２のＦＥＴのドレイン端子に接続さ
れ、ゲート端子が前記第３のＦＥＴのゲート端子に接続
され、ドレイン端子が電流出力端子となる第４のＦＥＴ
とを備えたことを特徴とするカレントミラー回路。 - 【請求項２】 請求項１記載のカレントミラー回路にお
いて、 前記第１のＦＥＴおよび第２のＦＥＴのソース端子同士
を接続して負側の電源端子に接続するとともに、 一端が前記第１のＦＥＴのソース端子に他端が第１のＦ
ＥＴのゲート端子に接続された抵抗と、 低電位側が前記第１のＦＥＴのゲート端子に接続された
レベルシフト回路と、 ソース端子が前記レベルシフト回路の高電位側に接続さ
れ、ゲート端子が前記第３のＦＥＴのゲート端子に接続
され、ドレイン端子が正側の電源端子に接続された第５
のＦＥＴと、 前記正側の電源端子と前記電流入力端子との間に接続さ
れた電流源とを備えたことを特徴とするカレントミラー
回路。 - 【請求項３】 請求項１記載のカレントミラー回路にお
いて、 前記第２のＦＥＴのゲート端子とグランド端子との間に
接続されたバイパスコンデンサを備えたことを特徴とす
るカレントミラー回路。 - 【請求項４】 請求項１記載のカレントミラー回路にお
いて、 前記第４のＦＥＴのゲート端子とソース端子との間に接
続されたバイパスコンデンサを備えたことを特徴とする
カレントミラー回路。 - 【請求項５】 入力信号を差動増幅する差動増幅回路を
有する信号処理回路本体と、 請求項１ないし４のいずれかに記載のカレントミラー回
路からなり、前記信号処理回路本体に対しその定電流を
供給する定電流源とを備えたことを特徴とする信号処理
回路。 - 【請求項６】 請求項５記載の信号処理回路において、 前記信号処理回路本体は、１対の入力を増幅する入力バ
ッファと、 この入力バッファの１対の出力を受ける，差動ＦＥＴ対
を有するオープンドレイン回路とを備え、 前記定電流源は前記差動ＦＥＴ対を構成するＦＥＴの互
いに接続されたソース端子に定電流を供給するものであ
ることを特徴とする信号処理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03762396A JP3713324B2 (ja) | 1996-02-26 | 1996-02-26 | カレントミラー回路および信号処理回路 |
| US08/696,093 US5781061A (en) | 1996-02-26 | 1996-08-13 | Current mirror circuit and signal processing circuit having improved resistance to current output terminal voltage variation |
| DE69619792T DE69619792T2 (de) | 1996-02-26 | 1996-09-10 | Stromspiegelschaltung und Signalverarbeitungsschaltung |
| EP96114473A EP0791876B1 (en) | 1996-02-26 | 1996-09-10 | Current mirror circuit and signal processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03762396A JP3713324B2 (ja) | 1996-02-26 | 1996-02-26 | カレントミラー回路および信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232881A true JPH09232881A (ja) | 1997-09-05 |
| JP3713324B2 JP3713324B2 (ja) | 2005-11-09 |
Family
ID=12502772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03762396A Expired - Lifetime JP3713324B2 (ja) | 1996-02-26 | 1996-02-26 | カレントミラー回路および信号処理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5781061A (ja) |
| EP (1) | EP0791876B1 (ja) |
| JP (1) | JP3713324B2 (ja) |
| DE (1) | DE69619792T2 (ja) |
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