JP2003512691A - プログラム可能制御付きハード・ディスク・ドライブ書込み増幅器回路の構造 - Google Patents

プログラム可能制御付きハード・ディスク・ドライブ書込み増幅器回路の構造

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JP2003512691A JP2001532539A JP2001532539A JP2003512691A JP 2003512691 A JP2003512691 A JP 2003512691A JP 2001532539 A JP2001532539 A JP 2001532539A JP 2001532539 A JP2001532539 A JP 2001532539A JP 2003512691 A JP2003512691 A JP 2003512691A
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洋 竹内
法男 小路
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    • G11B5/035—Equalising

Abstract

(57)【要約】 磁気記憶装置の書込み増幅器回路は、オーバーシュート制御回路（８５）と、上部スイッチ・ドライバ（３０）および下部スイッチ（４０）に結合された複数の遅延要素（９０，９５）とを有し、磁気記憶装置内のデータ媒体にデータを書き込む異なる型のヘッドに書込み電流（Ｉw（ｔ））を供給する機能を書込み増幅器回路に与える。オーバーシュート制御回路と複数の遅延要素とはプログラム可能信号（Ｔｄ-Ｂ，Ｔｄ-Ｔ，Ｔｄ-Ｐ，Ｉos，Ｉrw）を受ける。したがって、複数のプログラム可能信号の適切な選択は、異なる型のヘッドに関連する複数の応答特性に起因する歪みを書込み電流の制御が減らすことができるようにする。特に、オーバーシュート制御回路はヘッドに供給された書込み電流のオーバーシュートの制御を可能にさせる。オーバーシュート制御回路は、書込み電流のオーバーシュートの継続時間を制御する複数のパルスを有する複数の信号を発生するパルス発生回路（８４）と、書込み電流のオーバーシュートの振幅を制御するオーバーシュート電流を発生するオーバーシュート振幅回路（８５）とを有する。また、複数の遅延要素（９０，９５）の各々は、第１のデータ入力信号（ＷＤＸ２）と第２のデータ入力信号（ＷＤＹ２）とを有し、上部スイッチ・ドライバおよび下部スイッチ・ドライバに供給される異なるデータ入力信号に遅延を与える。複数の遅延要素（９０，９５）は増幅器回路によってヘッドに供給される書込み電流の歪みを減らす。

Description

【発明の詳細な説明】
【０００１】 （関連出願） 本出願は、同時継続出願中の米国暫定出願番号第６０／１６０，８００号、１
９９９年１０月２１日出願、「プログラム可能制御付きハード・ディスク・ドラ
イブ書込み増幅器回路の構造」の３５Ｕ．Ｓ．Ｃ．§１１９（ｅ）に係る優先権
を主張する。暫定出願番号第６０／１６０，８００号、１９９９年１０月２１日
出願、「プログラム可能制御付きハード・ディスク・ドライブ書込み増幅器回路
の構造」をここに援用する。
【０００２】 （発明の分野） 本発明は、磁気記憶装置内の書込み増幅器回路の分野に関する。より詳しくは
、本発明は、書込み電流を供給しかつプログラム可能な回路を有してデータを磁
気記憶装置に記録するときの応答時間および品質を改善する書込み増幅器回路に
関する。
【０００３】 （発明の背景） 従来のハード・ディスク・ドライブなどの磁気記憶装置は、一般に、データの
大量記憶に用いられる。代表的には、従来のハード・ディスク・ドライブは、磁
気媒体と、磁気媒体の表面付近に置かれた誘導要素と、誘導要素に書込み電流を
供給する書込み増幅器回路とを含む。磁気媒体は、通常、アルミニウム合金など
の金属材料からなる１枚以上のディスクを含む。磁化皮膜をディスク表面に堆積
させてデータ媒体とする。
【０００４】 一般に、誘導要素はヘッドを含む。ヘッドは、ヘッド下のディスクの表面領域
を磁化する磁界に書込み電流を変換することにより、データをデータ媒体内の小
さな磁化としてディスク上に書き込む。生成された磁界に従って小さな磁化が並
び、「１」が書き込まれる。磁界の極性を反転させると、やはり小さな磁化が反
対方向に並び、「０」が書き込まれる。磁界の極性は、ヘッドに供給される書込
み電流の方向を変えることにより反転する。ヘッドは、一般に、フェライト・ヘ
ッドまたは薄膜ヘッドである。薄膜ヘッドは、一般に、フェライト・ヘッドより
も小さくて軽い。薄膜ヘッドはフェライト・ヘッドよりもディスク表面に近づけ
て置くことができるので、データをディスクに書き込む磁界の強さは小さくてよ
い。
【０００５】 図１は従来の書込み増幅器回路１００の略図を示す。従来の書込み増幅器回路
は、差動入力信号ＷＤＸ，ＷＤＹと、上部スイッチ・ドライバ３０と、下部スイ
ッチ・ドライバ４０と、出力端子ＨＸ，ＨＹと、Ｈスイッチ・トランジスタＱ１
，Ｑ２，Ｑ３，Ｑ４とを含む。ヘッド５０は出力端子ＨＸ，ＨＹに結合される。 実際には、差動データ入力信号ＷＤＸ，ＷＤＹは、ｎｐｎトランジスタＱ３お
よびｎｐｎトランジスタＱ４を導通させるかどうか、または、ｎｐｎトランジス
タＱ１およびｎｐｎトランジスタＱ２を導通させるかどうかを決定する。トラン
ジスタＱ３，Ｑ４が導通する場合は、書込み電流Ｉｗ（ｔ）がトランジスタＱ３
のエミッタから出力端子ＨＸに流れる。書込み電流Ｉｗ（ｔ）は、出力端子ＨＸ
からヘッド５０に入り、出力端子ＨＹに戻る。書込み電流Ｉｗ（ｔ）は、出力端
子ＨＹからトランジスタＱ４のコレクタに入る。要するに、トランジスタＱ３は
書込み電流Ｉｗ（ｔ）のソースであり、トランジスタＱ４は書込み電流Ｉｗ（ｔ
）のシンクである。
【０００６】 トランジスタＱ１，Ｑ２が導通する場合は、トランジスタＱ１は書込み電流Ｉ
ｗ（ｔ）のソースであり、トランジスタＱ２は書込み電流Ｉｗ（ｔ）のシンクで
ある。しかしながら、書込み電流Ｉｗ（ｔ）は、出力端子ＨＹを通ってヘッド５
０に入ったのち、出力端子ＨＸに戻る。したがって、ヘッド５０を通る書込み電
流Ｉｗ（ｔ）の方向は、トランジスタＱ３，Ｑ４が導通する状況に関して上述し
た方向の逆である。書込み電流Ｉｗ（ｔ）の方向をこのように変えることにより
、データを「１」および「０」としてディスク表面に容易に書き込むことできる
。
【０００７】 上部スイッチ・ドライバ３０は、出力端子ＨＸ，ＨＹのＤＣ電圧を画定し、Ｈ
スイッチ・トランジスタＱ１，Ｑ３を制御する。下部スイッチ・ドライバ４０は
Ｈスイッチ・トランジスタＱ２，Ｑ４を制御し、書込み電流Ｉｗ（ｔ）のＤＣ電
流を決定する。また、下部スイッチ・ドライバ４０は可変電流源Ｉｗ／Ｋに結合
される。
【０００８】 従来の書込み増幅器回路１００は多くの欠点を有する。詳しく述べると、上部
スイッチ・ドライバ３０と下部スイッチ・ドライバ４０とトランジスタＱ１，Ｑ
２，Ｑ３，Ｑ４とは、特定の応答特性がヘッドの構成に依存する場合に、特定の
応答特性を有するヘッド５０に書込み電流Ｉｗ（ｔ）を供給するように最適化さ
れる。ここで、特定の応答特性がヘッドの構成に依存する。異なる型のヘッドは
異なる応答特性を有するので、特定の型のヘッドの動作に対して最適化された書
込み増幅器回路１００は、異なる型のヘッドに用いると最適でないことがある。
また、製造プロセスのプロセス・パラメータは、一般に、書込み増幅器回路１０
０が最適化された特定の応答特性とは異なる応答特性を実際に製造されたヘッド
５０が有するようにさせる。このように、ヘッド５０の応答特性が異なると、磁
気記憶装置の記録速度が遅くなり、書込み電流Ｉｗ（ｔ）が歪んでデータ記録誤
りを生じることがある。同様に、製造プロセスのプロセス・パラメータに起因す
る変動があると、一般に、製作された書込み増幅器回路の構成要素が最適な構成
から逸れて、磁気記憶装置の記録速度が低下し、書込み電流Ｉｗ（ｔ）が歪んで
データ記録誤りを生じることがある。また、従来の書込み増幅器回路１００は、
種々の会社が製造した異なる型のヘッドに書込み電流Ｉｗ（ｔ）を供給するのに
適せず、通常は、１つの型のヘッドにだけ書込み電流Ｉｗ（ｔ）を供給すること
ができる。各型のヘッド５０は特有の応答特性を有するので、書込み増幅器回路
１００が最適化された特定の応答特性とは異なる応答特性を有するヘッド５０に
従来の書込み増幅器回路１００が供給する書込み電流Ｉｗ（ｔ）は、歪み、円滑
な立上り時間および立下り時間を有しない。書込み増幅器回路１００の性能を最
適化するため、書込み増幅器回路１００は、ヘッドの型が異なるためや製造およ
び組み立てプロセスに起因して生じる異なる応答特性を補償しなければならない
。
【０００９】 ハード・ディスク・ドライブ装置が進歩するに従って、一般的な書込みドライ
バ増幅器回路の動作速度が速くなり、書込みドライバ増幅器回路は一層高速で回
路動作を行うことができるようになる。ヘッド５０では、かかる進歩のために書
込みドライバ増幅器回路の出力での出力負荷インダクタンスが低下した。かかる
速度の進歩のために、ボンド・ワイヤ、集積回路（ＩＣ）パッケージ、およびハ
ード・ディスク・ドライブに結合された可撓ケーブル内の外部出力線などの外部
項目に対する一般的な書込みドライバ増幅器回路の感度が向上した。書込みドラ
イバ増幅器回路を設計するとき、書込み増幅器回路を性能最適に設計するために
、外部項目を含むヘッド・モデルは、必要に応じてコンデンサやインダクタや抵
抗器の分散ネットワークを含む等価回路すなわち分散回路としてモデル化される
。しかし、書込み増幅器回路を実現するとき、ヘッドの実際の性能と外部項目の
特性とは等価回路すなわち分散回路とは異なることがある。この相違があると、
実現された書込み増幅器回路の性能が劣化する。したがって、実現された書込み
増幅器回路の性能を最適化するには、書込み増幅器回路の特性を調整して実際の
書込み電流波形特性を最適化する何らかの制御機能を含めるとよい。
【００１０】 また、従来の書込み増幅器回路１００が供給する書込み電流Ｉｗ（ｔ）は、大
きなアンダーシュートと長いリンギングとを有する。アンダーシュートとリンギ
ングとは、ハードディスク・ドライブのような磁気記憶装置の書込み速度を遅ら
せ、また、ヘッドが書込み電流Ｉｗ（ｔ）を磁界に変換するときに、書き込まれ
たデータを歪ませる。したがって、アンダーシュートとリンギングとは、図１に
示すような従来の書込み増幅器回路を含む磁気記憶装置の速度および性能に影響
する。
【００１１】 （発明の概要） 磁気記憶装置の書込み増幅器回路は、磁気記憶装置内のデータ媒体にデータを
書き込む異なる型のヘッドに書込み電流を供給する機能を書込み増幅器回路に与
えるために、オーバーシュート制御回路と、上部スイッチ・ドライバおよび下部
スイッチ・ドライバに結合された複数の遅延要素とを有する。オーバーシュート
制御回路と複数の遅延要素とは複数のプログラム可能信号を受ける。したがって
、複数のプログラム可能信号を正しく選択することにより、書込み電流を制御し
て、異なる型のヘッドに関連する複数の応答特性に起因する歪みを減らすことが
できる。
【００１２】 詳しく述べると、オーバーシュート制御回路は、ヘッドに供給される書込み電
流のオーバーシュートを制御する。オーバーシュート制御回路は、書込み電流の
オーバーシュートの継続期間を制御する複数のパルスを有する複数の信号を発生
するパルス発生回路と、書込み電流のオーバーシュートの振幅を制御するオーバ
ーシュート電流を生成するためのオーバーシュート振幅回路とを含む。 また、複数の遅延要素はそれぞれ、第１のデータ入力信号および第２のデータ
入力信号を有しかつ上部スイッチ・ドライバおよび下部スイッチ・ドライバに供
給される差動データ入力信号に遅延を与える。複数の遅延要素は、書込み増幅器
回路によってヘッドに供給される書込み電流の歪みを減少する。
【００１３】 本発明の１つの態様では、駆動回路を含む書込み増幅器回路と駆動回路に結合
されかつ書込み電流を供給する誘導要素に結合されたスイッチング回路とによっ
て磁気記憶装置内の誘導要素に供給された書込み電流のオーバーシュートを制御
するオーバーシュート制御回路であって、誘導要素が磁気媒体にデータを書き込
む、オーバーシュート制御回路であって、第１のデータ入力信号および第２のデ
ータ入力信号を含む差動データ入力信号を受けて、書込み電流のオーバーシュー
トの継続時間を制御する複数のパルスを有する複数の信号を発生するパルス発生
回路であって、パルス発生回路が継続時間遅延信号を受けて複数のパルスを制御
するパルス発生回路と、パルス発生回路および駆動回路に結合されかつ書込み電
流のオーバーシュートの振幅を制御する差動オーバーシュート出力によりオーバ
ーシュート電流を生成するオーバーシュート振幅回路であって、オーバーシュー
ト振幅回路が、パルス発生回路から複数の信号を受けかつ基準電流制御信号を受
けてオーバーシュート電流を制御するように構成され、また、駆動回路に供給さ
れたオーバーシュート電流が増幅されたオーバーシュート電流をスイッチング回
路で形成させて誘導要素に書込み電流を供給する、オーバーシュート振幅回路と
を含む。
【００１４】 本発明の別の態様では、データを磁気媒体に書き込む誘導要素に書込み電流を
供給するための書込み増幅器回路であって、ここで、誘導要素が複数の応答特性
の１つを含み、増幅器回路が、誘導要素に結合されかつ書込み電流を誘導要素に
供給するスイッチング回路と、スイッチング回路に結合されかつ駆動するように
構成された第１の駆動回路と、スイッチング回路に結合されかつ駆動するように
構成された第２の駆動回路であって、電流増幅器を含む第２の駆動回路と、第１
の駆動回路に結合され、かつ、第１のデータ入力信号と第２のデータ入力信号を
含む差動データ入力信号を受けるように、また、第１の遅延信号を受けるように
構成された第１の遅延要素であって、ここで、第１の遅延要素が第１の遅延信号
に対応して第１のデータ入力信号に第１の遅延を与えることにより第１の遅延デ
ータ入力信号を形成し、第１の遅延信号に対応して第２のデータ入力信号に第１
の遅延を与えることにより第２の遅延データ入力信号を形成する、第１の遅延要
素と、第２の駆動回路に結合され、かつ、第１のデータ入力信号と第２のデータ
入力信号を含む差動データ入力信号を受けるように、また、第２の遅延信号を受
けるように構成された第２の遅延要素であって、ここで、第２の遅延要素が、第
２の遅延信号に対応して第１のデータ入力信号に第２の遅延を与えることにより
第３の遅延データ入力信号を形成し、第２の遅延信号に対応して第２のデータ入
力信号に第２の遅延を与えることにより第４の遅延データ入力信号を形成する、
第２の遅延要素とを含む。
【００１５】 本発明の更に別の態様では、磁気媒体にデータを書き込む誘導要素に書込み電
流を供給するための書込み増幅器回路であって、ここで、誘導要素が複数の応答
特性の１つを含み、増幅器回路が、誘導要素に結合されかつ誘導要素に書込み電
流を供給するスイッチング回路と、スイッチング回路に結合されかつ駆動するよ
うに構成された第１の駆動回路と、スイッチング回路に結合されかつ駆動する第
２の駆動回路であって、電流増幅器を含む第２の駆動回路と、第２の駆動回路に
結合されかつ書込み電流のオーバーシュートを制御するオーバーシュート制御回
路とを含む。
【００１６】 本発明の更に別の態様では、磁気記憶装置は、データを記憶する磁気媒体と、
書込み電流を磁界に変換することにより磁気媒体にデータを書き込む誘導要素で
あって、複数の応答特性の１つを含む誘導要素と、誘導要素に書込み電流を供給
する書込み増幅器回路であって、誘導要素に結合されかつ誘導要素に書込み電流
を供給するスイッチング回路を含む書込み増幅器回路と、スイッチング回路に結
合されかつ駆動するように構成された第１の駆動回路と、スイッチング回路に結
合されかつ駆動するように構成された第２の駆動回路であって、電流増幅器を含
む第２の駆動回路と、第２の駆動回路に結合されかつ書込み電流のオーバーシュ
ートを制御するオーバーシュート制御回路と、書込み増幅器回路に結合されかつ
複数の制御信号および複数の遅延信号を書込み増幅器回路に供給するインターフ
ェースとを含む。
【００１７】 本発明の更に別の態様では、磁気記憶装置は、データを記憶する磁気媒体と、
書込み電流を磁界に変換することにより磁気媒体にデータを書き込む誘導要素で
あって、複数の応答特性の１つを含む誘導要素と、誘導要素に書込み電流を供給
する書込み増幅器回路であって、ここで、書込み増幅器回路が、誘導要素に結合
されかつ誘導要素に書込み電流を与えるスイッチング回路と、スイッチング回路
に結合されかつ駆動する第１の駆動回路と、スイッチング回路に結合されかつ駆
動する第２の駆動回路であって、電流増幅器を含む第２の駆動回路と、第１の駆
動回路に結合され、かつ、第１のデータ入力信号および第２のデータ入力信号を
含む差動データ入力信号を受けるように、また、第１の遅延信号を受けるように
構成され、第１の遅延信号に対応して第１のデータ入力信号に第１の遅延を与え
ることにより第１の遅延データ入力信号を形成し、また、第１の遅延信号に対応
して第２のデータ入力信号に第１の遅延を与えることにより第２の遅延データ入
力信号を形成する第１の遅延要素と、第２の駆動回路に結合され、かつ、第１の
データ入力信号および第２のデータ入力信号を含む差動データ入力信号を受ける
ように、また、第２の遅延信号を受けるように構成され、第２の遅延信号に対応
して第１のデータ入力信号に第２の遅延を与えることにより第３の遅延データ入
力信号を形成し、また、第２の遅延信号に対応して第２のデータ入力信号に第２
の遅延を与えることにより第４の遅延データ入力信号を形成する第２の遅延要素
と、書込み増幅器回路に結合され、かつ、複数の制御信号および複数の遅延信号
を書込み増幅器回路に供給するインターフェースとを含む。
【００１８】 （好ましい実施の形態の詳細な説明） 本発明の磁気記憶装置は、好ましくは、データを記憶する磁気媒体と、書込み
電流を磁界に変換することにより磁気媒体にデータを書き込む誘導要素であって
、複数の応答特性の１つを含む誘導要素と、書込み電流を誘導要素に供給する書
込み増幅器回路と、書込み増幅器回路に結合されかつ複数の制御信号および複数
の遅延信号を書込み増幅器回路に供給するインターフェースとを含む。インター
フェースは、複数の制御信号と複数の遅延信号とを選択的にプログラムして、磁
気記憶装置の記録速度および信頼性を向上させる。
【００１９】 図２は、本発明による磁気記憶装置の書込み増幅器回路２００の略図を示す。
簡単のために、図１の書込み増幅器１００と同じ構成要素は同じラベルを用いて
いる。 図２に示すように、書込み増幅器回路２００は、パルス発生回路８４とオーバ
ーシュート振幅回路８５とを備えるオーバーシュート制御回路８０を含む。オー
バーシュート振幅回路８５は、複数の電流増幅器６５Ａ，６５Ｂを介して下部ス
イッチ・ドライバ４０に結合されている。また、可変電流源Ｉosがオーバーシュ
ート振幅回路８５に結合されている。
【００２０】 パルス発生回路８４はオーバーシュート振幅回路８５に結合されている。また
、パルス発生回路８４は第１のデータ・バッファ１０に結合されている。更に、
パルス発生回路８４は遅延要素８２を含む。パルス発生回路８４は、第１のデー
タ・バッファ１０から出力される差動データ入力信号ＷＤＹ１，ＷＤＸ１を受け
る。第１のデータ・バッファ１０は差動入力信号ＷＤＹ，ＷＤＸを入力として受
ける。 書込み増幅器回路２００は第１の遅延要素９０と第２の遅延要素９５とを更に
含む。第１の遅延要素９０は上部スイッチ・ドライバ３０と第２のデータ・バッ
ファ１５とに結合されている。第２の遅延要素９５は下部スイッチ・ドライバ４
０と第２のデータ・バッファ１５とに結合されている。第１および第２の遅延要
素９０，９５は、第２のデータ・バッファ１５から出力される差動データ入力信
号ＷＤＹ２，ＷＤＸ２を受ける。第２のデータ・バッファ１５は差動入力信号Ｗ
ＤＹ，ＷＤＸを入力として受ける。更に、可変電流源Ｉrwが下部スイッチ・ドラ
イバ４０に結合されている。
【００２１】 書込み増幅器回路２００は、第１の抵抗器Ｒｄ１，第２の抵抗器Ｒｄ２，第１
のコンデンサＣｄ１および第２のコンデンサＣｄ２を有する制動回路５５を更に
含む。制動回路５５は、出力端子ＨＸ，ＨＹと下部スイッチ・ドライバ４０とに
結合されている。制動回路５５は、複数の電流増幅器（不図示）を介して下部ス
イッチ・ドライバ４０に結合されている。
【００２２】 書込み増幅器回路２００の他に、磁気記憶装置は、第１および第２の遅延要素
９０，９５とパルス発生回路８４とオーバーシュート振幅回路８５と下部スイッ
チ・ドライバ４０とに結合されたインターフェース４５を含む。好ましくは、イ
ンターフェース４５は直列インターフェースである。理解されるように、代わり
に、インターフェース４５は他の任意の形式で実現してよい。インターフェース
４５は、書込み増幅器回路２００による使用のための複数のプログラム可能信号
をプログラムするように構成されている。複数のプログラム可能信号は、第１の
遅延Ｔｄ＿Ｂと、第２の遅延Ｔｄ＿Ｔと、継続時間遅延Ｔｄ＿Ｐと、可変電流源
Ｉos用の基準電流制御信号と、可変電流源Ｉrw用の基準電流制御信号とを含む。
インターフェース４５は、信号ｓｃｌｋ，ｓｅｎｂ，ｓｄａｔａにより磁気記憶
装置から外部のデータを受けるように構成されている。 可変電流源Ｉrw用の基準電流制御信号は、書込み電流Ｉw（ｔ）のＤＣバイア
ス電流を制御するのに用いられる。
【００２３】 オーバーシュート制御回路８０は、書込み増幅器回路２００によってヘッド５
０に供給される書込み電流Ｉw（ｔ）のオーバーシュートを制御し、これにより
本発明の書込み増幅器回路２００が種々の型のヘッド５０の要求を満たすことが
できるように構成されている。第１の遅延要素９０と第２の遅延要素９５とは、
上部スイッチ・ドライバ３０および下部スイッチ・ドライバ４０に与える差動デ
ータ入力信号ＷＤＸ２，ＷＤＹ２に遅延を与えて、書込み増幅器回路２００が種
々の型のヘッド５０に供給される書込み電流Ｉw（ｔ）の歪みを減らす。オーバ
ーシュート制御回路８０と第１および第２の遅延要素９０，９５とを含むことに
より、書込み増幅器回路２００設計に柔軟性が与えられ、種々のヘッドを持つ磁
気記憶装置が最高の性能を得るように支援することができる。
【００２４】 制動回路５５は、書込み電流Ｉw（ｔ）に関連するアンダーシュートおよび整
定時間を小さくするためのものである。制動回路５５の詳細な説明は、本発明の
発明者による同時出願米国特許出願番号第 号、「制動制御を行う
ハード・ドライブ書込み増幅器回路の構造」に述べられており、これをここに援
用する。
【００２５】 図３は本発明によるパルス発生回路８４の略図を示す。 パルス発生回路８４は、オーバーシュート振幅回路８５（図２）に供給される
信号ＯＳＮＸ，ＯＳＮＹ，ＯＳＰＹ，ＯＳＰＹを発生するように構成されている
。信号ＯＳＮＸ，ＯＳＮＹは差動信号である。ＯＳＰＸ，ＯＳＰＹは差動信号で
ある。後で説明するように、パルス発生回路８４は複数のパルスを信号ＯＳＮＸ
，ＯＳＮＹ，ＯＳＰＹ，ＯＳＰＹに加える。複数のパルスは、オーバーシュート
振幅回路８５に関して書込み電流Ｉw（ｔ）のオーバーシュートの継続時間を制
御する。継続時間遅延信号Ｔｄ＿Ｐは複数のパルスを制御する。
【００２６】 パルス発生回路８４は、好ましくは、遅延要素８２と第１のＮＡＮＤ回路３１
０と反転回路３４０と非反転バッファ３５０と第２のＮＡＮＤ回路３２０とを含
む。遅延要素８２はノードａに出力を与え、ノードａは反転回路３４０の入力と
非反転バッファ３５０の入力とに結合されている。非反転バッファ３５０の出力
は第１のＮＡＮＤ回路３１０の第１の入力に結合されている。反転回路３４０の
出力は第２のＮＡＮＤ回路３２０の第１の入力に結合されている。第１のＮＡＮ
Ｄ回路３１０の第２の入力は信号ＷＤＹ１を受けるように結合されている。第２
のＮＡＮＤ回路３２０の第２の入力は信号ＷＤＸ１を受けるように結合されてい
る。
【００２７】 遅延要素８２は、好ましくは、複数の遅延回路３７２，３７４，３７６，３７
８と、プログラム可能である継続時間遅延信号Ｔｄ＿Ｐによって制御されるスイ
ッチ３６０とを含む。または、遅延要素８２は、プログラム可能遅延を信号に与
える任意の他の方法で実現されてもよい。遅延回路３７２，３７４，３７６，３
７８は、互いに結合されているとともにスイッチ３６０に結合されており、遅延
要素８２の入力と遅延要素８２の出力との間に複数の信号経路を与える。遅延要
素８２は、差動データ入力信号ＷＤＸ１を受けるとともに継続時間遅延Ｔｄ＿Ｐ
を受けるように構成されている。遅延要素８２は差動データ入力信号ＷＤＸ１に
遅延を与える。この遅延は継続時間遅延信号Ｔｄ＿Ｐによってプログラムされる
。ノードａは差動データ入力信号ＷＤＸ１の遅延バージョンを受ける。実際には
、継続時間遅延Ｔｄ＿Ｐは、複数の信号経路の１つを選択するようにスイッチ３
６０を構成する。
【００２８】 入力信号ＷＤＸ１は遅延回路３７２の入力に結合されている。遅延回路３７２
の出力はスイッチ３６０の第１の入力と遅延回路３７４の入力とに結合されてい
る。遅延回路３７４の出力はスイッチ３６０の第２の入力と遅延回路３７６の入
力とに結合されている。遅延回路３７６の出力はスイッチ３６０の第３の入力と
遅延回路３７８の入力とに結合されている。遅延回路３７８の出力はスイッチ３
６０の第４の入力に結合されている。スイッチ３６０は、スイッチ３６０の複数
の入力のどの入力がスイッチ３６０の出力に結合されるかを制御する継続時間遅
延信号Ｔｄ＿Ｐを受けるように結合されている。 第１のＮＡＮＤ回路３１０は、差動データ入力信号ＷＤＹ１と差動データ入力
信号ＷＤＸ１の遅延バージョンとを受ける。第１のＮＡＮＤ回路３１０は、それ
ぞれが１つ以上のパルスを含む差動信号ＯＳＮＸ，ＯＳＮＹを発生する。信号Ｏ
ＳＮＹは信号ＳＯＮＸの反転である。
【００２９】 反転回路３４０は、差動データ入力信号ＷＤＸ１の遅延バージョンを反転させ
るように構成されている。反転回路３４０の出力のノードｂは、差動データ入力
信号ＷＤＸ１の遅延バージョンの反転バージョンを表す反転信号を受ける。 第２のＮＡＮＤ回路３２０は、反転回路３４０の出力からの反転信号と差動デ
ータ入力信号ＷＤＸ１とを受ける。第２のＮＡＮＤ回路３２０は、それぞれが１
つ以上のパルスを含む差動信号ＯＳＰＸ，ＯＳＰＹを発生する。信号ＯＳＰＹは
信号ＯＳＰＸの反転である。
【００３０】 図４は、本発明によるパルス発生回路８４内の一定の位置でのタイミング図を
示す。 時刻Ｔ０では、信号ＷＤＸ１，ノードａの信号，信号ＯＳＰＹおよび信号ＯＳ
ＮＹは全て論理低電圧レベルにあるが、信号ＷＤＹ１，ノードｂの信号，信号Ｏ
ＳＰＸおよび信号ＯＳＮＸは全て論理高電圧レベルにある。時刻Ｔ１では、信号
ＷＤＸ１は論理低電圧レベルから論理高電圧レベルに移行する。これに対応して
、時刻Ｔ１では、信号ＷＤＹ１は論理高電圧レベルから論理低電圧レベルに移行
する。遅延要素８２によって与えられる遅延Ｔｄのために、信号ＷＤＸ１，ＷＤ
Ｙ１内で起こった変化はノードａおよびノードｂでは時刻Ｔ２まで見られない。
この遅延Ｔｄにより、時刻Ｔ１で始まり時刻Ｔ２で終わる期間は、信号ＯＳＰＸ
は論理低電圧レベルに移行し、信号ＯＳＰＹは論理高電圧レベルに移行する。時
刻Ｔ１と時刻Ｔ２との差は遅延時刻Ｔｄに等しい。
【００３１】 時刻Ｔ３では、信号ＷＤＸ１は論理高電圧レベルから論理低電圧レベルに移行
する。これに対応して、時刻Ｔ３では、信号ＷＤＹ１は論理低電圧レベルから論
理高電圧レベルに移行する。遅延要素８２によって与えられる遅延Ｔｄのために
、信号ＷＤＸ１，ＷＤＹ１内で起こった変化はノードａおよびノードｂでは時刻
Ｔ４まで見られない。この遅延Ｔｄにより、時刻Ｔ３で始まり時刻Ｔ４で終わる
期間は、信号ＯＳＮＸは論理低電圧レベルに移行し、信号ＯＳＮＹは論理高電圧
レベルに移行する。時刻Ｔ３と時刻Ｔ４との差は遅延時間Ｔｄに等しい。同様の
分析が、時刻Ｔ５，Ｔ６，Ｔ７，Ｔ８，Ｔ９，Ｔ１０で起こる移行に適用可能で
ある。
【００３２】 信号ＷＤＸ１が論理高電圧レベルに移行しかつ信号ＷＤＹ１が論理低電圧レベ
ルに移行すると、差動信号ＯＳＰＸ，ＯＳＰＹは、遅延要素８２によって制御さ
れる遅延Ｔｄにより決定されるパルス幅を有するパルスを形成する。信号ＷＤＸ
１が論理低電圧レベルに移行しかつ信号ＷＤＹ１が論理高電圧レベルに移行する
と、差動信号ＯＳＮＸ，ＯＳＮＹは、遅延要素８２によって制御される遅延Ｔｄ
により決定されるパルス幅を有するパルスを形成する。
【００３３】 図５は、本発明のオーバーシュート振幅回路８５の好ましい実施の形態の詳細
な略図を示す。 オーバーシュート振幅回路８５は、ｐｎｐ入力トランジスタＱ１０，Ｑ２０，
Ｑ３０，Ｑ４０を含む。入力トランジスタＱ１０，Ｑ２０，Ｑ３０，Ｑ４０のエ
ミッタは、互いに結合されているとともに可変電流源Ｉosに結合されている。入
力トランジスタＱ３０のベースはパルス発生回路８４からの差動信号ＯＳＮＹに
結合されている。入力トランジスタＱ１０のベースはパルス発生回路８４からの
差動信号ＯＳＮＸに結合されている。入力トランジスタＱ２０のベースはパルス
発生回路８４からの差動信号ＯＳＰＸに結合されている。入力トランジスタＱ４
０のベースはパルス発生回路８４からの差動信号ＯＳＰＹに結合されている。入
力トランジスタＱ３０，Ｑ４０のコレクタは、電流源Ｉ１と抵抗器Ｒ１の第１の
端子と抵抗器Ｒ２の第１の端子とｎｐｎトランジスタＱ５のコレクタおよびベー
スとに結合されている。入力トランジスタＱ１０のコレクタは、抵抗器Ｒ１の第
２の端子に結合されており、また、出力信号ＯＳＹを供給する。入力トランジス
タＱ２０のコレクタは、抵抗器Ｒ２の第２の端子に結合されており、また、出力
信号ＯＳＸを供給する。
【００３４】 また、トランジスタＱ５のエミッタは、ｎｐｎトランジスタＱ６のコレクタお
よびベースに結合されている。トランジスタＱ６のエミッタは、ｎｐｎトランジ
スタＱ７のコレクタおよびベースに結合されている。トランジスタＱ７のエミッ
タは接地に結合されている。 入力トランジスタＱ３０，Ｑ１０は電流スイッチの第１の半分を形成する。入
力トランジスタＱ２０，Ｑ４０は電流スイッチの第２の半分を形成する。差動オ
ーバーシュート出力信号ＯＳＹは入力トランジスタＱ１０のコレクタから取り出
される。差動オーバーシュート出力信号ＯＳＸは入力トランジスタＱ２０のコレ
クタから取り出される。トランジスタＱ５，Ｑ６，Ｑ７は常に導通している。
【００３５】 オーバーシュート振幅回路８５は、差動オーバーシュート出力信号ＯＳＸ，Ｏ
ＳＹを通してオーバーシュート電流を発生する。オーバーシュート電流は書込み
電流Ｉw（ｔ）のオーバーシュートの振幅を制御する。オーバーシュート電流は
、下部スイッチ・ドライバ４０内の電流増幅器に送られ、増幅されたオーバーシ
ュート電流を書込み電流Ｉw（ｔ）をシンク（sink）するＨスイッチＱ２または
Ｑ４（図２）のコレクタに形成させる。実際には、（入力トランジスタＱ３０，
Ｑ１０，Ｑ２０，Ｑ４０のベースにそれぞれ与えられる）信号ＯＳＮＹ，ＯＳＮ
Ｘ，ＯＳＰＸ，ＯＳＰＹの「低」値は各入力トランジスタを導通させる。差動信
号ＯＳＮＸまたはＯＳＰＸが「低」であるときだけ、オーバーシュート電流は差
動オーバーシュート出力信号ＯＳＸまたはＯＳＹに発生される。ここで、差動信
号ＯＳＮＸ，ＯＳＰＸは、パルス発生回路８４（図３）の遅延要素８２（図３）
によって与えられる遅延Ｔｄ（図４）により生じるパルスの間だけ「低」である
。
【００３６】 また、オーバーシュート振幅回路８５は、可変電流源Ｉosを制御しかつプログ
ラム可能である基準電流制御信号を受ける。オーバーシュート電流の振幅は可変
電流源Ｉosの振幅に依存する。したがって、基準電流制御信号はオーバーシュー
ト電流の振幅を制御する。
【００３７】 図２を参照すると、第１の遅延要素９０は、差動データ入力信号ＷＤＹ２，Ｗ
ＤＸ２を受け、差動データ入力信号ＷＤＹ２，ＷＤＸ２に遅延を与え、差動デー
タ入力信号ＷＤＹ２，ＷＤＸ２の各々の遅延バージョンを上部スイッチ・ドライ
バ３０に送る。第１の遅延要素９０の遅延は、インターフェース４５から受けら
れた第１の遅延信号Ｔｄ＿Ｔによってプログラムされる。第１の遅延要素９０は
複数の遅延回路を備える。当業者に明らかなように、遅延回路は多くの異なる配
列に配置されて第１の遅延要素の機能を行うことができる。第１の遅延要素９０
は、パルス発生回路８４（図３）の遅延要素８２（図３）と同様に実現すること
ができる。
【００３８】 第２の遅延要素９５は、差動データ入力信号ＷＤＹ２，ＷＤＸ２を受け、差動
データ入力信号ＷＤＹ２，ＷＤＸ２に遅延を与え、差動データ入力信号ＷＤＹ２
，ＷＤＸ２の各々の遅延バージョンを下部スイッチ・ドライバ４０に送る。第２
の遅延要素９５の遅延は、インターフェース４５から受けられた第２の遅延信号
Ｔｄ＿Ｂによってプログラムされる。第２の遅延要素９５は複数の遅延回路を備
える。当業者に明らかなように、遅延回路は多くの異なる配列に配置されること
により第２の遅延要素の機能を行うことができる。第２の遅延要素９５は、パル
ス発生回路８４（図３）の遅延要素８２（図３）と同様に実現することができる
。
【００３９】 第１および第２の遅延信号Ｔｄ＿Ｔ，Ｔｄ＿Ｂは、それぞれが異なる自然共振
周波数を有する異なる型のヘッドに供給される書込み電流Ｉw（ｔ）の歪みを減
らすように構成されている。したがって、遅延信号Ｔｄ＿Ｔ，Ｔｄ＿Ｂを適切に
変えることにより、異なる自然共振周波数のヘッドに対して、書込み電流Ｉw（
ｔ）はスムースな立上り時間および立下り時間を有することができる。
【００４０】 図６は、本発明による書込み増幅器回路２００によって供給される書込み電流
Ｉw（ｔ）を表す複数の波形を示す。 波形６１０，６２０は、第１および第２の遅延信号Ｔｄ＿Ｔ，Ｔｄ＿Ｂがそれ
ぞれゼロの値を有する場合の、本発明の書込み増幅器回路２００によって供給さ
れる書込み電流Ｉw（ｔ）を表す。波形６１０は、書込み電流Ｉw（ｔ）の正の移
行によって生じる書込み電流Ｉw（ｔ）の歪みを示す。波形６２０は、書込み電
流Ｉw（ｔ）の負の移行によって生じる書込み電流Ｉw（ｔ）の歪みを示す。
【００４１】 波形６３０，６４０は、第１および第２の遅延信号Ｔｄ＿Ｔ，Ｔｄ＿Ｂがそれ
ぞれ０．６ｎｓの値を有する場合の、本発明の書込み増幅器回路２００によって
供給される書込み電流Ｉw（ｔ）を表す。波形６４０は、書込み電流Ｉw（ｔ）の
正の移行によって生じる書込み電流Ｉw（ｔ）の歪みの減少を示す。波形６３０
は、書込み電流Ｉw（ｔ）の負の移行によって生じる書込み電流Ｉw（ｔ）の歪み
の減少を示す。
【００４２】 ここに示すように、本発明の書込み増幅器回路２００は、異なる特性を有する
書き込みヘッド５０で用いるように最適化することができる。プログラムされた
継続時間のパルスをオーバーシュート振幅回路８５に与えるパルス発生器８４を
用いることにより、書込み電流Ｉw（ｔ）の特性を変えて遷移中の書込み電流Ｉw
（ｔ）の歪みを減らすことができる。かかるプログラム可能な機能により、異な
る特性を持つヘッドを有する異なる磁気記憶装置に本発明の書込み増幅器回路２
００を用いることができる。これにより、システム設計者に柔軟性を与え、磁気
記憶装置の高性能の実現を支援することができる。
【００４３】 各図面は、単に本発明の特定の実施の形態を示すためのものであって、本発明
の範囲をこの特定の実施の形態に制限するものではない。 本発明について、本発明の構造および動作の原理を理解するのに役立つ詳細を
含む特定の実施の形態について説明した。特定の実施の形態とその詳細について
のかかる参照とは特許請求の範囲を制限するものではない。本発明の好ましい実
施の形態ではバイポーラ・トランジスタを用いる回路として図示して説明したが
、当業者に明らかなように、本発明の回路はＣＭＯＳやＭＯＳなどの別のデバイ
ス技術やその他の適当なデバイス技術を用いて実現してよい。当業者に明らかな
ように、本発明の精神および範囲から逸れることなく、例として選択された実施
の形態に種々の変更を行うことができる。
【図面の簡単な説明】
【図１】 従来技術による書込み増幅器回路の略図を示す。
【図２】 本発明による書込み増幅器回路の略図を示す。
【図３】 本発明によるパルス発生回路の略図を示す。
【図４】 本発明によるパルス発生回路内の一定の位置でのタイミング図を示す。
【図５】 本発明によるオーバーシュート振幅回路の好ましい実施の形態の詳細な略図を
示す。
【図６】 本発明の書込み増幅器回路によって供給される書込み電流を表す複数の波形を
示す。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ， ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，Ｃ Ｎ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ， ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，Ｋ Ｒ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ， ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，Ｓ Ｉ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 ドン、シャン − チン アメリカ合衆国 カリフォルニア、サンタ クララ、 モンロー ストリート 2250、ナンバー180 (72)発明者 竹内 洋 アメリカ合衆国 カリフォルニア、サニー ヴェイル、 アイブス テラス 481 (72)発明者 小路 法男 神奈川県横浜市都筑区荏田南３−12−17 (72)発明者 成沢 敬二 神奈川県高座郡寒川町岡田３−21−９ Ｆターム(参考） 5D031 AA04 CC01 CC04 HH05 HH07 【要約の続き】 延要素（９０，９５）の各々は、第１のデータ入力信号 （ＷＤＸ２）と第２のデータ入力信号（ＷＤＹ２）とを 有し、上部スイッチ・ドライバおよび下部スイッチ・ド ライバに供給される異なるデータ入力信号に遅延を与え る。複数の遅延要素（９０，９５）は増幅器回路によっ てヘッドに供給される書込み電流の歪みを減らす。

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】 磁気記憶装置内の誘導要素に供給された書込み電流のオーバ
    ーシュートを書込み増幅器回路によって制御するオーバーシュート制御回路であ
    って、前記増幅器回路が、駆動回路と、該駆動回路および前記誘導要素に結合さ
    れかつ書込み電流を与えるスイッチング回路とを含み、前記誘導要素が磁気媒体
    にデータを書き込む、オーバーシュート制御回路であって、 ａ．第１のデータ入力信号および第２のデータ入力信号を含む差動データ入力信
    号を受けて、前記書込み電流のオーバーシュートの継続時間を制御する複数のパ
    ルスを有する複数の信号を発生するように構成され、かつ、継続時間遅延信号を
    受けて前記複数のパルスを制御するように更に構成されているパルス発生回路と
    、 ｂ．該パルス発生回路および前記駆動回路に結合され、かつ、前記書込み電流の
    オーバーシュートの振幅を制御する差動オーバーシュート出力によりオーバーシ
    ュート電流を発生するオーバーシュート振幅回路であって、該オーバーシュート
    振幅回路が、前記パルス発生回路から前記複数の信号を受けるとともに基準電流
    制御信号を受けて前記オーバーシュート電流を制御するように構成され、また、
    前記駆動回路に与えられたオーバーシュート電流が、増幅されたオーバーシュー
    ト電流を前記誘導要素に前記書込み電流を与える前記スイッチング回路で形成さ
    せる、オーバーシュート振幅回路と、 を備える、オーバーシュート制御回路。
  2. 【請求項２】 前記パルス発生回路が、 ａ．前記第１のデータ入力信号を受けるように構成され、かつ、遅延要素が前記
    継続時間遅延信号に対応して前記第１のデータ入力信号に遅延を与えることによ
    り第１の遅延データ入力信号を形成するように前記継続時間遅延信号を受けるよ
    うに構成された遅延要素と、 ｂ．前記遅延要素に結合され、かつ、前記第２のデータ入力信号および前記第１
    の遅延データ入力信号を受け、また、第１の出力信号および第２の出力信号を含
    む第１の差動出力信号を発生する第１のＮＡＮＤ回路であって、前記複数のパル
    スを１つ以上含む第１のＮＡＮＤ回路と、 ｃ．前記遅延要素に結合され、かつ、前記第１の遅延データ入力信号を反転させ
    ることにより反転された第１の遅延データ入力信号を形成する反転回路と、 ｄ．該反転回路に結合され、かつ、前記第１のデータ入力信号および前記反転さ
    れた第１の遅延データ入力信号を受け、また、第３の出力信号および第４の出力
    信号を含む第２の差動出力信号を発生する第２のＮＡＮＤ回路であって、前記複
    数のパルスを１つ以上含む第２のＮＡＮＤ回路とを含む、 請求項１記載のオーバーシュート制御回路。
  3. 【請求項３】 前記オーバーシュート振幅回路が複数の入力トランジスタを
    含み、該複数の入力トランジスタはそれぞれ、前記パルス発生回路によって発生
    された信号の１つに結合されるとともに、前記基準電流制御信号によって制御さ
    れるオーバーシュート基準電流に結合されており、前記オーバーシュート電流が
    前記オーバーシュート基準電流に依存し、前記複数の入力トランジスタが電流ス
    イッチ配列で結合されている、請求項１記載のオーバーシュート制御回路。
  4. 【請求項４】 データを磁気媒体に書き込む誘導要素に書込み電流を供給す
    る書込み増幅器回路であって、前記誘導要素が複数の応答特性の１つを含む、書
    込み増幅器回路であって、 ａ．前記誘導要素に結合され、かつ、前記書込み電流を前記誘導要素に与えるス
    イッチング回路と、 ｂ．前記スイッチング回路に結合されかつ駆動する第１の駆動回路と、 ｃ．前記スイッチング回路に結合されかつ駆動する第２の駆動回路であって、電
    流増幅器を含む第２の駆動回路と、 ｄ．前記第１の駆動回路に結合され、かつ、第１のデータ入力信号と第２のデー
    タ入力信号を含む差動データ入力信号を受けるように構成されているとともに、
    第１の遅延信号を受けるように構成されている第１の遅延要素であって、該第１
    の遅延要素が、前記第１の遅延信号に対応して前記第１のデータ入力信号に第１
    の遅延を与えることにより第１の遅延データ入力信号を形成し、また、前記第１
    の遅延信号に対応して前記第２のデータ入力信号に前記第１の遅延を与えること
    により第２の遅延データ入力信号を形成する、第１の遅延要素と、 ｅ．前記第２の駆動回路に結合され、かつ、前記第１のデータ入力信号および前
    記第２のデータ入力信号を含む前記差動データ入力信号を受けるように構成され
    ているとともに、第２の遅延信号を受けるように構成されている第２の遅延要素
    であって、該第２の遅延要素が、前記第２の遅延信号に対応して前記第１のデー
    タ入力信号に第２の遅延を与えることにより第３の遅延データ入力信号を形成し
    、また、前記第２の遅延信号に対応して第２のデータ入力信号に前記第２の遅延
    を与えることにより第４の遅延データ入力信号を形成する、第２の遅延要素と、 を備える、書込み増幅器回路。
  5. 【請求項５】 前記第１および第２の遅延信号が、前記書込み増幅器回路に
    よって前記ヘッドに供給された書込み電流の歪みを減らすように構成されている
    、請求項４記載の書込み増幅器回路。
  6. 【請求項６】 前記第１および第２の遅延信号が選択的にプログラム可能で
    ある、請求項４記載の書込み増幅器回路。
  7. 【請求項７】 前記第２の駆動回路に結合されかつ前記書込み電流のオーバ
    ーシュートを制御するオーバーシュート制御回路を更に備える、請求項４記載の
    書込み増幅器回路。
  8. 【請求項８】 前記オーバーシュート制御回路が、 ａ．第１のデータ入力信号および第２のデータ入力信号を含む差動データ入力信
    号を受けて、前記書込み電流のオーバーシュートの継続時間を制御する複数のパ
    ルスを有する複数の信号を発生するように構成されたパルス発生回路であって、
    継続時間遅延信号を受けて前記複数のパルスを制御するようにさらに構成された
    パルス発生回路と、 ｂ．該パルス発生回路および前記第２の駆動回路の前記電流増幅器に結合され、
    かつ、前記書込み電流のオーバーシュートの振幅を制御する差動オーバーシュー
    ト出力により前記オーバーシュート電流を発生するオーバーシュート振幅回路で
    あって、該オーバーシュート振幅回路が、前記パルス発生回路から前記複数の信
    号を受けるように構成されているとともに、基準電流制御信号を受けて前記オー
    バーシュート電流を制御するように構成され、また、前記第２の駆動回路に与え
    られた前記オーバーシュート電流が、増幅されたオーバーシュート電流を前記誘
    導要素に前記書込み電流を与える前記スイッチング回路で形成させる、オーバー
    シュート振幅回路とを含む、 請求項７記載の書込み増幅器回路。
  9. 【請求項９】 前記パルス発生回路が、 ａ．前記第１のデータ入力信号を受けるように構成されているとともに、前記継
    続時間遅延信号に対応して前記第１の出入力信号に遅延を与えることにより第５
    の遅延データ入力信号を形成する前記継続時間遅延信号を受けるように構成され
    た遅延要素と、 ｂ．該遅延要素に結合され、かつ、前記第２のデータ入力信号および前記第５の
    遅延データ入力信号を受け、また、第１の出力信号および第２の出力信号を含み
    かつ前記複数のパルスを１つ以上の含む第１の差動出力信号を発生する第１のＮ
    ＡＮＤ回路と、 ｃ．前記遅延要素に結合され、かつ、前記第５の遅延データ入力信号を反転させ
    ることにより反転された第５の遅延データ入力信号を形成する反転回路と、 ｄ．該反転回路に結合され、かつ、前記第１のデータ入力信号および前記反転さ
    れた第５の遅延データ入力信号を受け、また、第３の出力信号および第４の出力
    信号を含みかつ前記複数のパルスを１つ以上の含む第２の差動出力信号を発生す
    る第２のＮＡＮＤ回路とを含む、 請求項８記載の書込み増幅器回路。
  10. 【請求項１０】 前記オーバーシュート振幅回路が複数の入力トランジスタ
    を含み、該複数の入力トランジスタがそれぞれ、前記パルス発生回路によって発
    生された複数の信号の１つに結合されるとともに、前記基準電流制御信号によっ
    て制御されるオーバーシュート基準電流に結合され、前記オーバーシュート電流
    が前記オーバーシュート基準電流に依存し、前記複数の入力トランジスタが電流
    スイッチ配列で結合されている、請求項８記載の書込み増幅器回路。
  11. 【請求項１１】 前記スイッチング回路に結合されるとともに、前記第２の
    駆動回路に結合されかつ前記書込み電流のアンダーシュートおよび整定時間を小
    さくする制動回路を更に備える、請求項４記載の書込み増幅器回路。
  12. 【請求項１２】 磁気媒体にデータを書き込む誘導要素に書込み電流を供給
    する書込み増幅器回路であって、前記誘導要素が複数の応答特性の１つを含む、
    書込み増幅器回路であって、 ａ．前記誘導要素に結合され、かつ、該誘導要素に前記書込み電流を供給するス
    イッチング回路と、 ｂ．該スイッチング回路に結合されかつ駆動する第１の駆動回路と、 ｃ．前記スイッチング回路に結合されかつ駆動する第２の駆動回路であって、電
    流増幅器を含む第２の駆動回路と、 ｄ．該第２の駆動回路に結合され、かつ、前記書込み電流のオーバーシュートを
    制御するオーバーシュート制御回路と、 を含む、書込み増幅器回路。
  13. 【請求項１３】 前記オーバーシュート制御回路が、 ａ．第１のデータ入力信号および第２のデータ入力信号を含む差動データ入力信
    号を受け、前記書込み電流のオーバーシュートの継続時間を制御する複数のパル
    スを有する複数の信号を発生するように構成されているとともに、継続時間遅延
    信号を受け、前記複数のパルスを制御するように構成されたパルス発生回路と、
    ｂ．前記パルス発生回路に結合され、また、前記第２の駆動回路の前記電流増幅
    器に結合され、かつ、前記書込み電流のオーバーシュートの振幅を制御する差動
    オーバーシュート出力により前記オーバーシュート電流を発生するオーバーシュ
    ート振幅回路であって、該オーバーシュート振幅回路が、前記パルス発生回路か
    ら前記複数の信号を受けるとともに、基準電流制御信号を受けて前記オーバーシ
    ュート電流を制御し、また、前記第２の駆動回路に供給された前記オーバーシュ
    ート電流が、増幅されたオーバーシュート電流を前記誘導要素に前記書込み電流
    を与える前記スイッチング回路で形成させる、オーバーシュート振幅回路とを含
    む、 請求項１２記載の書込み増幅器回路。
  14. 【請求項１４】 前記パルス発生回路が、 ａ．前記第１のデータ入力信号を受けるように構成されているとともに、前記継
    続時間遅延信号に対応して前記第１のデータ入力信号に遅延を与えることにより
    第１の遅延データ入力信号を形成するように前記継続時間遅延信号を受けるよう
    に構成された遅延要素と、 ｂ．前記遅延要素に結合され、かつ、前記第２のデータ入力信号および前記第１
    の遅延データ入力信号を受け、また、第１の出力信号および第２の出力信号を含
    むとともに前記複数のパルスの１つ以上を含む第１の差動出力信号を発生する第
    １のＮＡＮＤ回路と、 ｃ．前記遅延要素に結合され、かつ、前記第１の遅延データ入力信号を反転させ
    ることにより反転された第１の遅延データ入力信号を形成する反転回路と、 ｄ．該反転回路に結合され、かつ、前記第１のデータ入力信号および前記反転さ
    れた第１の遅延データ入力信号を受け、また、第３の出力信号および第４の出力
    信号を含むとともに前記複数のパルスを１つ以上含む第２の差動出力信号を発生
    する第２のＮＡＮＤ回路とを含む、 請求項１３記載の書込み増幅器回路。
  15. 【請求項１５】 前記オーバーシュート振幅回路が複数の入力トランジスタ
    を含み、該複数の入力トランジスタがそれぞれ、前記パルス発生回路によって発
    生された複数の信号の１つに結合されるとともに、前記基準電流制御信号によっ
    て制御されるオーバーシュート基準電流に結合され、また、前記オーバーシュー
    ト電流が前記オーバーシュート基準電流に依存し、さらに、前記複数の入力トラ
    ンジスタが電流スイッチ配列で結合されている、請求項１３記載の書込み増幅器
    回路。
  16. 【請求項１６】 ａ．前記第１の駆動回路に結合され、かつ、前記第１のデ
    ータ入力信号および前記第２のデータ入力信号を含む前記差動データ入力信号を
    受けるように構成されるとともに第１の遅延信号を受けるように構成された第１
    の遅延要素であって、該第１の遅延要素が、前記第１の遅延信号に対応して前記
    第１のデータ入力信号に第１の遅延を与えることにより第２の遅延データ入力信
    号を形成し、また、前記第１の遅延信号に対応して前記第２のデータ入力信号に
    前記第１の遅延を与えることにより第３の遅延データ入力信号を形成する、第１
    の遅延要素と、 ｂ．前記第２の駆動回路に結合され、かつ、前記第１のデータ入力信号および前
    記第２のデータ入力信号を含む前記差動データ入力信号を受けるように構成され
    ているとともに第２の遅延信号を受けるように構成された第２の遅延要素であっ
    て、前記第２の遅延信号に対応して前記第１のデータ入力信号に第２の遅延を与
    えることにより第４の遅延データ入力信号を形成し、また、前記第２の遅延信号
    に対応して前記第２のデータ入力信号に前記第２の遅延を与えることにより第５
    の遅延データ入力信号を形成する、第２の遅延要素と、 を更に含む、請求項１２記載の書込み増幅器回路。
  17. 【請求項１７】 前記第１および第２の遅延信号が、前記書込み増幅器回路
    によって前記ヘッドに供給される前記書込み電流の歪みを減らす、請求項１６記
    載の書込み増幅器回路。
  18. 【請求項１８】 前記第１および第２の遅延信号が選択的にプログラム可能
    である、請求項１６記載の書込み増幅器回路。
  19. 【請求項１９】 前記スイッチング回路および前記第２の駆動回路に結合さ
    れ、かつ、前記書込み電流のアンダーシュートおよび整定時間を小さくする制動
    回路を更に含む、請求項１２記載の書込み増幅器回路。
  20. 【請求項２０】 磁気記憶装置であって、 ａ．データを記憶する磁気媒体と、 ｂ．書込み電流を磁界に変換することにより前記磁気媒体にデータを書き込む誘
    導要素であって、複数の応答特性の１つを含む誘導要素と、 ｃ．該誘導要素に前記書込み電流を供給する書込み増幅器回路であって、 i.前記誘導要素に結合され、かつ、該誘導要素に書込み電流を与えるスイッチ
    ング回路と、 ii. 該スイッチング回路に結合されかつ駆動する第１の駆動回路と、 iii.前記スイッチング回路に結合されかつ駆動する第２の駆動回路であって、
    電流増幅器を含む第２の駆動回路と、 iv.該第２の駆動回路に結合され、かつ、前記書込み電流のオーバーシュート
    を制御するオーバーシュート制御回路と、 ｄ．前記書込み増幅器回路に結合され、かつ、複数の制御信号および複数の遅延
    信号を前記書込み増幅器回路に与えるインターフェースと、 を備える、磁気記憶装置。
  21. 【請求項２１】 前記オーバーシュート制御回路が、 ａ．第１のデータ入力信号および第２のデータ入力信号を含む差動データ入力信
    号を受けるように構成され、かつ、前記書込み電流のオーバーシュートの継続時
    間を制御する複数のパルスを有する複数の信号を発生するパルス発生回路であっ
    て、継続時間遅延信号を受けるように更に構成され、かつ、前記複数のパルスを
    制御する、パルス発生回路と、 ｂ．該パルス発生回路および前記第２の駆動回路の電流増幅器に結合され、かつ
    、前記書込み電流のオーバーシュートの振幅を制御する差動オーバーシュート出
    力により前記オーバーシュート電流を発生するオーバーシュート振幅回路であっ
    て、該オーバーシュート振幅回路が、前記パルス発生回路から前記複数の信号を
    受けるように構成され、また、基準電流制御信号を受けるように構成されかつ前
    記オーバーシュート電流を制御し、前記第２の駆動回路に与えられる前記オーバ
    ーシュート電流が、増幅されたオーバーシュート電流を前記誘導要素に前記書込
    み電流を与える前記スイッチング回路で形成させる、オーバーシュート振幅回路
    とを含む、 請求項２０記載の磁気記憶装置。
  22. 【請求項２２】 前記パルス発生回路が、 ａ．前記第１のデータ入力信号を受けるように構成され、また、前記継続時間遅
    延信号を受けるように構成されかつ前記継続時間遅延信号に対応して前記第１の
    データ入力信号に遅延を与えることにより第１の遅延データ入力信号を形成する
    遅延要素と、 ｂ．該遅延要素に結合され、かつ、前記第２のデータ入力信号および前記第１の
    遅延データ入力信号を受けるとともに、第１の出力信号および第２の出力信号を
    含む第１の差動出力信号を発生する第１のＮＡＮＤ回路であって、前記第１の差
    動出力信号が前記複数のパルスを１つ以上の含む、第１のＮＡＮＤ回路と、 ｃ．前記遅延要素に結合され、かつ、前記第１の遅延データ入力信号を反転させ
    ることにより反転された第１の遅延データ入力信号を形成する反転回路と、 ｄ．該反転回路に結合され、かつ、前記第１のデータ入力信号および前記反転さ
    れた第１の遅延データ入力信号を受けるとともに、第３の出力信号および第４の
    出力信号を含む第２の差動出力信号を発生する第２のＮＡＮＤ回路であって、前
    記第２の差動出力信号が前記複数のパルスを１つ以上含む、第２のＮＡＮＤ回路
    とを含む、 請求項２１記載の磁気記憶装置。
  23. 【請求項２３】 前記オーバーシュート振幅回路が複数の入力トランジスタ
    を含み、該複数の入力トランジスタのそれぞれが、前記パルス発生回路によって
    発生された複数の信号の１つに結合されるとともに、前記基準電流制御信号によ
    って制御されるオーバーシュート基準電流に結合され、前記オーバーシュート電
    流が前記オーバーシュート基準電流に依存し、前記複数の入力トランジスタが電
    流スイッチ配列で結合されている、請求項２１記載の磁気記憶装置。
  24. 【請求項２４】 ａ．第１の遅延要素であって、前記第１の駆動回路に結合
    し、前記第１のデータ入力信号と前記第２のデータ入力信号を含む前記差動デー
    タ入力信号を受けまた第１の遅延信号を受けて、前記第１の遅延信号に対応して
    前記第１のデータ入力信号に第１の遅延を与えることにより第２の遅延データ入
    力信号を形成し、また前記第１の遅延信号に対応して前記第２のデータ入力信号
    に前記第１の遅延を与えることにより第３の遅延データ入力信号を形成する、第
    １の遅延要素と、 ｂ．第２の遅延要素であって、前記第２の駆動回路に結合し、前記第１のデータ
    入力信号と前記第２のデータ入力信号を含む前記差動データ入力信号を受けまた
    第２の遅延信号を受けて、前記第２の遅延信号に対応して前記第１のデータ入力
    信号に第２の遅延を与えることにより第４の遅延データ入力信号を形成し、また
    前記第２の遅延信号に対応して前記第２のデータ入力信号に前記第２の遅延を与
    えることにより第５の遅延データ入力信号を形成する、第２の遅延要素と、 を更に含む、請求項２０記載の磁気記憶装置。
  25. 【請求項２５】 前記第１および第２の遅延信号が、前記書込み増幅器回路
    によって前記ヘッドに供給される前記書込み電流の歪みを減らす、請求項２４記
    載の磁気記憶装置。
  26. 【請求項２６】 前記第１および第２の遅延信号が選択的にプログラム可能
    である、請求項２４記載の磁気記憶装置。
  27. 【請求項２７】 前記スイッチング回路に結合されるとともに、前記第２の
    駆動回路に結合されかつ前記書込み電流のアンダーシュートおよび整定時間を小
    さくする制動回路を更に含む、請求項２０記載の磁気記憶装置。
  28. 【請求項２８】 磁気記憶装置であって、 ａ．データを記憶する磁気媒体と、 ｂ．書込み電流を磁界に変換することにより前記磁気媒体にデータを書き込む誘
    導要素であって、複数の応答特性の１つを含む誘導要素と、 ｃ．該誘導要素に前記書込み電流を供給する書込み増幅器回路であって、 i.前記誘導要素に結合され、かつ、該誘導要素に書込み電流を供給するスイッ
    チング回路と、 ii.該スイッチング回路に結合しかつ駆動するように構成された第１の駆動回
    路と、 iii.前記スイッチング回路に結合しかつ駆動するように構成された第２の駆動
    回路であって、電流増幅器を含む第２の駆動回路と、 iv.前記第１の駆動回路に結合され、かつ、第１のデータ入力信号および第２
    のデータ入力信号を含む差動データ入力信号を受けまた第１の遅延信号を受ける
    ように構成された第１の遅延要素であって、該第１の遅延要素が、前記第１の遅
    延信号に対応して前記第１のデータ入力信号に第１の遅延を与えることにより第
    １の遅延データ入力信号を形成し、また、前記第１の遅延信号に対応して前記第
    ２のデータ入力信号に前記第１の遅延を与えることにより第２の遅延データ入力
    信号を形成する、第１の遅延要素と、 v.前記第２の駆動回路に結合され、かつ、前記第１のデータ入力信号および前
    記第２のデータ入力信号を含む前記差動データ入力信号を受けまた第２の遅延信
    号を受けるように構成された第２の遅延要素であって、前記第２の遅延信号に対
    応して前記第１のデータ入力信号に第２の遅延を与えることにより第３の遅延デ
    ータ入力信号を形成し、また、前記第２の遅延信号に対応して前記第２のデータ
    入力信号に前記第２の遅延を与えることにより第４の遅延データ入力信号を形成
    する、第２の遅延要素と、 を含む書込み増幅回路と、 ｄ．該書込み増幅器回路に結合され、かつ、複数の制御信号および複数の遅延信
    号を前記書込み増幅器回路に供給するインターフェースと、 を備える、磁気記憶装置。
  29. 【請求項２９】 前記第１および第２の遅延信号が、前記書込み増幅器回路
    によって前記ヘッドに供給される前記書込み電流の歪みを減らす、請求項２８記
    載の磁気記憶装置。
  30. 【請求項３０】 前記第１および第２の遅延信号が選択的にプログラム可能
    である、請求項２８記載の磁気記憶装置。
  31. 【請求項３１】 前記第２の駆動回路に結合されかつ前記書込み電流のオー
    バーシュートを制御するオーバーシュート制御回路を更に含む、請求項２８記載
    の磁気記憶装置。
  32. 【請求項３２】 前記オーバーシュート制御回路が、 ａ．第１のデータ入力信号および第２のデータ入力信号を含む差動データ入力信
    号を受け、前記書込み電流のオーバーシュートの継続時間を制御する複数のパル
    スを有する複数の信号を発生するパルス発生回路であって、継続時間遅延信号を
    受け、前記複数のパルスを制御するパルス発生回路と、 ｂ．該パルス発生回路および前記第２の駆動回路の前記電流増幅器に結合され、
    かつ、前記書込み電流のオーバーシュートの振幅を制御する差動オーバーシュー
    ト出力により前記オーバーシュート電流を発生するオーバーシュート振幅回路で
    あって、該オーバーシュート振幅回路が、前記パルス発生回路から前記複数の信
    号を受けるように構成されているとともに基準電流制御信号を受けて前記オーバ
    ーシュート電流を制御するように構成されており、前記第２の駆動回路に供給さ
    れた前記オーバーシュート電流が、増幅されたオーバーシュート電流を前記誘導
    要素に前記書込み電流を供給する前記スイッチング回路で形成させる、オーバー
    シュート振幅回路とを含む、 請求項３１記載の磁気記憶装置。
  33. 【請求項３３】 前記パルス発生回路が、 ａ．前記第１のデータ入力信号を受けるように構成されているとともに、前記継
    続時間遅延信号に対応して前記第１のデータ入力信号に遅延を与えることにより
    第５の遅延データ入力信号を形成するように前記継続時間遅延信号を受けて受け
    るように構成された遅延要素と、 ｂ．前記遅延要素に結合し、前記第２のデータ入力信号と前記第５の遅延データ
    入力信号を受けるための、また第１の出力信号と第２の出力信号を含みまた１つ
    以上の前記複数のパルスを含む第１の差動出力信号を生成するための第１のＮＡ
    ＮＤ回路と、 ｃ．前記遅延要素に結合され、かつ、前記第５の遅延データ入力信号を反転させ
    ることにより反転された第５の遅延データ入力信号を形成する反転回路と、 ｄ．該反転回路に結合され、かつ、前記第１のデータ入力信号および前記反転さ
    れた第５の遅延データ入力信号を受けるとともに、第３の出力信号および第４の
    出力信号を含む第２の差動出力信号を発生する第２のＮＡＮＤ回路であって、前
    記複数のパルスを１つ以上含む第２のＮＡＮＤ回路とを含む、 請求項３２記載の磁気記憶装置。
  34. 【請求項３４】 前記オーバーシュート振幅回路が複数の入力トランジスタ
    を含み、該複数の入力トランジスタのそれぞれが、前記パルス発生回路によって
    発生された複数の信号の１つに結合されるとともに、前記基準電流制御信号によ
    って制御されるオーバーシュート基準電流に結合され、前記オーバーシュート電
    流が前記オーバーシュート基準電流に依存し、前記複数の入力トランジスタが電
    流スイッチ配列で結合される、請求項３２記載の磁気記憶装置。
  35. 【請求項３５】 前記スイッチング回路に結合されるとともに、前記第２の
    駆動回路に結合されかつ前記書込み電流のアンダーシュートおよび整定時間を小
    さくする制動回路を更に含む、請求項２８記載の磁気記憶装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6826003B1 (en) 2002-01-31 2004-11-30 Western Digital Technologies, Inc. Disk drive comprising a pattern dependent overshoot circuit for controlling write current overshoot
JP3648496B2 (ja) * 2002-05-31 2005-05-18 株式会社東芝 ディスク記憶装置及び同装置における記録電流制御方法
JP3978091B2 (ja) 2002-06-24 2007-09-19 株式会社日立グローバルストレージテクノロジーズ オーバーシュート電流位相／振幅制御機構を備えた磁気記録装置、制御回路および制御方法
US7372649B2 (en) * 2003-04-03 2008-05-13 Texas Instruments Incorporated Apparatus and method for applying write signals for driving a write head
US9275656B1 (en) 2015-07-20 2016-03-01 HGST Netherlands B.V. Disk drive with channel and preamp with dynamic write-current control for write head
US10991391B1 (en) * 2020-02-04 2021-04-27 Headway Technologies, Inc. Circuits and methods for modifying the write current waveform to improve track density in HDD

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62183006A (ja) * 1986-02-07 1987-08-11 Hitachi Ltd 記録回路
JP3109889B2 (ja) * 1992-01-30 2000-11-20 株式会社日立製作所 磁気ヘッド用回路
KR0183824B1 (ko) * 1995-08-16 1999-04-15 김광호 자기기록장치 및 방법

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