JP2003187402A - 書込ヘッドドライバ回路及びメモリディスクへの書込方法 - Google Patents
書込ヘッドドライバ回路及びメモリディスクへの書込方法Info
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- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/022—H-Bridge head driver circuit, the "H" configuration allowing to inverse the current direction in the head
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- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
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Abstract
(57)【要約】
【課題】 容量結合されたノイズを発生することなしに
書込ヘッドを介して流れる電流を定常状態の間で比較的
に迅速に遷移させる回路及び方法を提供する。 【解決手段】 本発明によれば、書込ヘッドにおいて定
常状態電流レベルの間での遷移期間中に共通モード電圧
レベルを有することのない駆動電圧信号を書込ヘッドへ
供給する。即ち、書込ヘッドへ印加される駆動電圧信号
は書込ヘッド電流遷移期間中に実質的に完全に差動的で
ある。本発明のドライバ回路は書込ヘッドの端子及び正
及び負の電圧源等の基準電圧供給源の間に接続されてい
るスイッチング回路を有している。本ドライバ回路は、
更に、該スイッチング回路を制御する制御信号を発生す
るタイミング回路を有している。
書込ヘッドを介して流れる電流を定常状態の間で比較的
に迅速に遷移させる回路及び方法を提供する。 【解決手段】 本発明によれば、書込ヘッドにおいて定
常状態電流レベルの間での遷移期間中に共通モード電圧
レベルを有することのない駆動電圧信号を書込ヘッドへ
供給する。即ち、書込ヘッドへ印加される駆動電圧信号
は書込ヘッド電流遷移期間中に実質的に完全に差動的で
ある。本発明のドライバ回路は書込ヘッドの端子及び正
及び負の電圧源等の基準電圧供給源の間に接続されてい
るスイッチング回路を有している。本ドライバ回路は、
更に、該スイッチング回路を制御する制御信号を発生す
るタイミング回路を有している。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ (記憶)デ
ィスクへ書込を行う回路及び方法に関するものであっ
て、更に詳細には、ディスクドライブ装置の書込ヘッド
を差動的に駆動する回路及び方法に関するものである。
ィスクへ書込を行う回路及び方法に関するものであっ
て、更に詳細には、ディスクドライブ装置の書込ヘッド
を差動的に駆動する回路及び方法に関するものである。
【０００２】
【従来の技術】殆どのコンピュータシステムは１個又は
それ以上の関連するディスクドライブを有しており、そ
れはコンピュータシステム内に組込むことが可能である
か又は外部的なものである。典型的に、ディスクドライ
ブは少なくとも１個の回転磁気媒体及び該磁気媒体に隣
接して担持される関連するヘッド機構を有している。ヘ
ッドはディスク媒体上の精密な位置へ情報を選択的に書
込むか又はそれから情報を読取るために半径方向に位置
決めさせることが可能である。このようなディスクドラ
イブは、例えば、ハードディスクドライブ、フロッピィ
ドライブ等とすることが可能である。
それ以上の関連するディスクドライブを有しており、そ
れはコンピュータシステム内に組込むことが可能である
か又は外部的なものである。典型的に、ディスクドライ
ブは少なくとも１個の回転磁気媒体及び該磁気媒体に隣
接して担持される関連するヘッド機構を有している。ヘ
ッドはディスク媒体上の精密な位置へ情報を選択的に書
込むか又はそれから情報を読取るために半径方向に位置
決めさせることが可能である。このようなディスクドラ
イブは、例えば、ハードディスクドライブ、フロッピィ
ドライブ等とすることが可能である。
【０００３】磁気ディスク媒体上に格納即ち記憶すべき
デジタル情報に従って書込ヘッドへ一連の信号を印加す
ることによって関連するデータディスクへデータが書込
まれる。書込ヘッドは１個のコイルと１個又はそれ以上
の関連するポールピースとを有しており、それらはディ
スク媒体に近接して位置されている。信号がヘッドにお
いて磁束を変化させるので、ディスクの磁気媒体の磁気
ドメインがその後の読取動作のために所定方向に整合さ
れる。典型的に、整合されていない磁気媒体の小さな空
間が各磁気ドメイン遷移を分離し、磁気媒体上の相次ぐ
遷移を互いに区別することを可能とさせる。
デジタル情報に従って書込ヘッドへ一連の信号を印加す
ることによって関連するデータディスクへデータが書込
まれる。書込ヘッドは１個のコイルと１個又はそれ以上
の関連するポールピースとを有しており、それらはディ
スク媒体に近接して位置されている。信号がヘッドにお
いて磁束を変化させるので、ディスクの磁気媒体の磁気
ドメインがその後の読取動作のために所定方向に整合さ
れる。典型的に、整合されていない磁気媒体の小さな空
間が各磁気ドメイン遷移を分離し、磁気媒体上の相次ぐ
遷移を互いに区別することを可能とさせる。
【０００４】ディスクはヘッドと相対的に移動するの
で、磁気ドメイン遷移を分離する小さな空間が充分に幅
広のものでない場合には、相次ぐ磁気遷移を区別する上
で困難性に遭遇する場合があることを理解することが可
能である。このことはディスク上に包含されているデー
タを読取る場合にエラーを発生する場合があり、勿論、
そのことは望ましいことではない。
で、磁気ドメイン遷移を分離する小さな空間が充分に幅
広のものでない場合には、相次ぐ磁気遷移を区別する上
で困難性に遭遇する場合があることを理解することが可
能である。このことはディスク上に包含されているデー
タを読取る場合にエラーを発生する場合があり、勿論、
そのことは望ましいことではない。
【０００５】一方、コンピュータが益々高速化されるに
従い、ディスク媒体へデータを書込み且つそれからデー
タを読取ることが可能な速度を増加させることが益々重
要なものとなる。然しながら、データ信号は方形波遷移
の形態にあるので、方形波の前端のライズタイム即ち上
昇時間が大きいものである場合には、磁気媒体遷移の間
の小さな空間も大きなものとなり、そのことはデータを
正確に書込み且つ読取ることが可能な実効レート (速
度)を減少させる。書込ヘッド組立体は少なくとも１個
のコイルを有しているので、強制的に電流を迅速に上昇
させること、又は書込ヘッド内において磁束の方向を逆
転させることは困難である。
従い、ディスク媒体へデータを書込み且つそれからデー
タを読取ることが可能な速度を増加させることが益々重
要なものとなる。然しながら、データ信号は方形波遷移
の形態にあるので、方形波の前端のライズタイム即ち上
昇時間が大きいものである場合には、磁気媒体遷移の間
の小さな空間も大きなものとなり、そのことはデータを
正確に書込み且つ読取ることが可能な実効レート (速
度)を減少させる。書込ヘッド組立体は少なくとも１個
のコイルを有しているので、強制的に電流を迅速に上昇
させること、又は書込ヘッド内において磁束の方向を逆
転させることは困難である。
【０００６】従来、このような書込信号をヘッドへ供給
するために使用されているデータ書込回路及び／又は書
込駆動回路は、「Ｈブリッジ」回路の選択された脚部を
介して電流を駆動させる前置増幅器回路を有しており、
それは正確なデータの再生のために比較的高速で電流を
逆転させることを可能とさせるものである。
するために使用されているデータ書込回路及び／又は書
込駆動回路は、「Ｈブリッジ」回路の選択された脚部を
介して電流を駆動させる前置増幅器回路を有しており、
それは正確なデータの再生のために比較的高速で電流を
逆転させることを可能とさせるものである。
【０００７】従来技術に基づく典型的なＨブリッジ書込
ヘッド駆動回路１０の１例を図１に示してある。回路１
０は４個のＭＯＳトランジスタ１２−１５を有してお
り、それらは高基準電圧Ｖccと低基準電圧Ｖssとの間に
接続されている。例えばディスクドライブ媒体へ書込み
を行うためにデータパルスを供給するために使用される
コイル１９は書込ヘッド機構内に組込まれている。コイ
ル１９は、図示した如く、Ｈブリッジの中央脚部間に接
続されている。
ヘッド駆動回路１０の１例を図１に示してある。回路１
０は４個のＭＯＳトランジスタ１２−１５を有してお
り、それらは高基準電圧Ｖccと低基準電圧Ｖssとの間に
接続されている。例えばディスクドライブ媒体へ書込み
を行うためにデータパルスを供給するために使用される
コイル１９は書込ヘッド機構内に組込まれている。コイ
ル１９は、図示した如く、Ｈブリッジの中央脚部間に接
続されている。
【０００８】夫々のトランジスタ１２−１５へ印加され
るゲートバイアスに依存して、電流がコイル１９を介し
て１つの方向又は別の方向に流れることを理解すること
が可能である。即ち、１つの電流流れ経路はトランジス
タ１４、コイル１９の右側から左側、トランジスタ１３
を包含している。他の電流流れ経路はトランジスタ１
２、コイル１９の左側から右側、トランジスタ１５を包
含している。
るゲートバイアスに依存して、電流がコイル１９を介し
て１つの方向又は別の方向に流れることを理解すること
が可能である。即ち、１つの電流流れ経路はトランジス
タ１４、コイル１９の右側から左側、トランジスタ１３
を包含している。他の電流流れ経路はトランジスタ１
２、コイル１９の左側から右側、トランジスタ１５を包
含している。
【０００９】Ｈブリッジ回路１０においては、トランジ
スタ１２及び１４はスイッチングトランジスタとして作
用し、それらは一対の夫々の入力線２８及び２９上の位
相のずれた信号によって制御される。トランジスタ１３
及び１５は電流制御用トランジスタとして作用し、それ
らは、夫々の制御トランジスタ３１及び３２を介して、
スイッチングトランジスタ１２及び１４に対する接続と
反対の態様で夫々の入力線２９及び２８上の位相のずれ
た信号によって制御される。トランジスタ１３及び１５
を介しての電流の大きさはトランジスタ２１によって制
御され、その場合に、トランジスタ１３及び１５は、夫
々の伝達ゲート２４及び２５を介して接続される場合
に、夫々のカレントミラーを形成する。伝達ゲート２４
及び２５は、関連するトランジスタ３１及び３２と同一
の態様で夫々の入力線２９及び２８上の信号によって制
御される。基準電流源２６がトランジスタ２１へ基準電
流を供給し、それは、上述した如く、夫々のトランジス
タ１３及び１５における電流によってミラー動作され
る。ディスクドライブの書込ヘッドを制御するための従
来のドライバ回路においては、書込ヘッド１９の２つの
端子が安定化する定常状態電圧レベルは、両方共、典型
的に高基準電圧レベルＶｄｄ又は低基準電圧レベルＶｓ
ｓのいずれか近くである。書込ヘッドコイル１９に対し
て既存の駆動回路を使用するディスクドライブにおいて
遭遇する１つの問題は、書込ヘッドコイル１９を書込駆
動回路へ接続するワイヤ即ち配線が読取ヘッドを読取チ
ャンネル回路 (図１においては図示していない)へ接続
させるワイヤ即ち配線に近接して位置されていることで
ある。これらのワイヤ即ち配線の間の近接性はこれらの
ワイヤ即ち配線を容量的に結合させる。その結果、書込
ヘッドコイル１９へ接続されている配線上に表われる電
圧スパイク又はその他の電圧遷移はディスクドライブの
読取ヘッドへ接続されている配線上にノイズとして表わ
れるより大きな傾向を有している場合があり且つその結
果読取ヘッドに損傷を与える可能性がある。
スタ１２及び１４はスイッチングトランジスタとして作
用し、それらは一対の夫々の入力線２８及び２９上の位
相のずれた信号によって制御される。トランジスタ１３
及び１５は電流制御用トランジスタとして作用し、それ
らは、夫々の制御トランジスタ３１及び３２を介して、
スイッチングトランジスタ１２及び１４に対する接続と
反対の態様で夫々の入力線２９及び２８上の位相のずれ
た信号によって制御される。トランジスタ１３及び１５
を介しての電流の大きさはトランジスタ２１によって制
御され、その場合に、トランジスタ１３及び１５は、夫
々の伝達ゲート２４及び２５を介して接続される場合
に、夫々のカレントミラーを形成する。伝達ゲート２４
及び２５は、関連するトランジスタ３１及び３２と同一
の態様で夫々の入力線２９及び２８上の信号によって制
御される。基準電流源２６がトランジスタ２１へ基準電
流を供給し、それは、上述した如く、夫々のトランジス
タ１３及び１５における電流によってミラー動作され
る。ディスクドライブの書込ヘッドを制御するための従
来のドライバ回路においては、書込ヘッド１９の２つの
端子が安定化する定常状態電圧レベルは、両方共、典型
的に高基準電圧レベルＶｄｄ又は低基準電圧レベルＶｓ
ｓのいずれか近くである。書込ヘッドコイル１９に対し
て既存の駆動回路を使用するディスクドライブにおいて
遭遇する１つの問題は、書込ヘッドコイル１９を書込駆
動回路へ接続するワイヤ即ち配線が読取ヘッドを読取チ
ャンネル回路 (図１においては図示していない)へ接続
させるワイヤ即ち配線に近接して位置されていることで
ある。これらのワイヤ即ち配線の間の近接性はこれらの
ワイヤ即ち配線を容量的に結合させる。その結果、書込
ヘッドコイル１９へ接続されている配線上に表われる電
圧スパイク又はその他の電圧遷移はディスクドライブの
読取ヘッドへ接続されている配線上にノイズとして表わ
れるより大きな傾向を有している場合があり且つその結
果読取ヘッドに損傷を与える可能性がある。
【００１０】書込ヘッドコイル１９の誘導的特性のため
及び書込ヘッド端子に対する従来の定常状態電圧レベル
はほぼ高基準電圧レベルＶｃｃに近いものであるため
に、典型的に比較的大きな電圧スパイクが、書込ヘッド
１９を介して通過する電流が１つの方向から別の方向へ
遷移する時間期間中に書込ヘッド１９の端子 (書込ヘッ
ド１９の端子は下降遷移を経験する電圧信号を有してい
る)上において発生される場合がある。換言すると、書
込ヘッドが定常状態の間で遷移する場合に、比較的に大
きな電圧スパイクが書込ヘッドの端子上に表われる。理
解されるように、この比較的大きな電圧スパイクはディ
スクドライブの読取ヘッドと関連する配線へ容量的に結
合される場合があり、それにより読取ヘッドを損傷する
場合がある。
及び書込ヘッド端子に対する従来の定常状態電圧レベル
はほぼ高基準電圧レベルＶｃｃに近いものであるため
に、典型的に比較的大きな電圧スパイクが、書込ヘッド
１９を介して通過する電流が１つの方向から別の方向へ
遷移する時間期間中に書込ヘッド１９の端子 (書込ヘッ
ド１９の端子は下降遷移を経験する電圧信号を有してい
る)上において発生される場合がある。換言すると、書
込ヘッドが定常状態の間で遷移する場合に、比較的に大
きな電圧スパイクが書込ヘッドの端子上に表われる。理
解されるように、この比較的大きな電圧スパイクはディ
スクドライブの読取ヘッドと関連する配線へ容量的に結
合される場合があり、それにより読取ヘッドを損傷する
場合がある。
【００１１】データレートが増加するに従い、ヘッドが
磁気媒体へデータを正確に書込むことが可能なレート即
ち速度は、コイル１９ (及びそれに関連するコンポーネ
ント)における磁束が逆転することが可能な速度によっ
て制限される。それに関連して、書込ヘッド端子上に表
われる電圧スパイクの振幅 (及び対応する読取ヘッド端
子上に表われるノイズ)は部分的には磁束逆転速度に基
づいている。従って、最大のデータレートは書込ヘッド
駆動回路の最大の物理的な磁束逆転速度及び磁束逆転期
間中に読取ヘッドにおいて許容可能な最大の許容可能な
ノイズに制限される。
磁気媒体へデータを正確に書込むことが可能なレート即
ち速度は、コイル１９ (及びそれに関連するコンポーネ
ント)における磁束が逆転することが可能な速度によっ
て制限される。それに関連して、書込ヘッド端子上に表
われる電圧スパイクの振幅 (及び対応する読取ヘッド端
子上に表われるノイズ)は部分的には磁束逆転速度に基
づいている。従って、最大のデータレートは書込ヘッド
駆動回路の最大の物理的な磁束逆転速度及び磁束逆転期
間中に読取ヘッドにおいて許容可能な最大の許容可能な
ノイズに制限される。
【００１２】従って、誘導負荷へ容量的に結合させる配
線上に認知可能な量のノイズを発生することなしにドラ
イバコイルにおいて最大の磁束逆転速度を可能とさせる
信号でディスクドライブの書込ヘッドに関連して使用さ
れるタイプの誘導負荷を駆動する方法及び回路が必要と
されている。
線上に認知可能な量のノイズを発生することなしにドラ
イバコイルにおいて最大の磁束逆転速度を可能とさせる
信号でディスクドライブの書込ヘッドに関連して使用さ
れるタイプの誘導負荷を駆動する方法及び回路が必要と
されている。
【００１３】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、記憶ディスクへ書込を行うための改良した
回路及び方法を提供することを目的とする。本発明の別
の目的とするところは、ディスクドライブ装置の書込ヘ
ッドを差動的に駆動する改良した回路及び方法を提供す
ることである。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、記憶ディスクへ書込を行うための改良した
回路及び方法を提供することを目的とする。本発明の別
の目的とするところは、ディスクドライブ装置の書込ヘ
ッドを差動的に駆動する改良した回路及び方法を提供す
ることである。
【００１４】
【課題を解決するための手段】本発明は従来の書込ヘッ
ド駆動回路における欠点を解消しており且つメモリ (記
憶)ディスク装置の読取ヘッドに表われるノイズレベル
が比較的低い状態で書込ヘッドが比較的迅速に定常状態
条件の間で遷移するようにメモリディスク装置の書込ヘ
ッドを効果的に駆動する書込ヘッド回路及び方法に対す
る要求を満足するものである。本発明によれば、大略、
駆動電圧信号が書込ヘッドへ供給され、それは書込ヘッ
ドにおける定常状態電流レベルの間での遷移期間中に共
通モード電圧レベルを有するものではない。換言する
と、書込ヘッドへ印加される駆動電圧信号は、書込ヘッ
ド電流遷移期間中に実質的に完全に差動的である。
ド駆動回路における欠点を解消しており且つメモリ (記
憶)ディスク装置の読取ヘッドに表われるノイズレベル
が比較的低い状態で書込ヘッドが比較的迅速に定常状態
条件の間で遷移するようにメモリディスク装置の書込ヘ
ッドを効果的に駆動する書込ヘッド回路及び方法に対す
る要求を満足するものである。本発明によれば、大略、
駆動電圧信号が書込ヘッドへ供給され、それは書込ヘッ
ドにおける定常状態電流レベルの間での遷移期間中に共
通モード電圧レベルを有するものではない。換言する
と、書込ヘッドへ印加される駆動電圧信号は、書込ヘッ
ド電流遷移期間中に実質的に完全に差動的である。
【００１５】本発明の例示的な実施例においては、ドラ
イバ回路が書込ヘッドの端子及び正及び負の電圧供給源
等の基準電圧供給源の間に接続されているスイッチング
回路を有している。本ドライバ回路は、更に、スイッチ
ング回路を制御する制御信号を発生するタイミング回路
を有している。書込ヘッドを介して流れる電流が方向を
変化させるか又はその他の態様で定常状態電流レベルの
間で遷移する期間中に、タイミング回路はスイッチング
回路を制御し、従って、第一時間期間において、書込ヘ
ッドの第一端子は第一電圧レベルへ駆動され且つ書込ヘ
ッドの第二端子は第二電圧レベルへ駆動される。第一時
間期間に続く第二時間期間において、第一端子は第三電
圧レベルへ駆動され且つ第二端子は第四電圧レベルへ駆
動される。第一、第二、第三、第四電圧レベルは共通モ
ード電圧を有することのない書込ヘッドに対する駆動信
号を形成する。例えば、第一及び第四電圧レベルは負供
給電圧のレベルとすることが可能であり、且つ第二及び
第三電圧レベルは正供給電圧のレベルとすることが可能
である。一方、第三及び第四電圧レベルはほぼゼロの電
圧とすることが可能である。
イバ回路が書込ヘッドの端子及び正及び負の電圧供給源
等の基準電圧供給源の間に接続されているスイッチング
回路を有している。本ドライバ回路は、更に、スイッチ
ング回路を制御する制御信号を発生するタイミング回路
を有している。書込ヘッドを介して流れる電流が方向を
変化させるか又はその他の態様で定常状態電流レベルの
間で遷移する期間中に、タイミング回路はスイッチング
回路を制御し、従って、第一時間期間において、書込ヘ
ッドの第一端子は第一電圧レベルへ駆動され且つ書込ヘ
ッドの第二端子は第二電圧レベルへ駆動される。第一時
間期間に続く第二時間期間において、第一端子は第三電
圧レベルへ駆動され且つ第二端子は第四電圧レベルへ駆
動される。第一、第二、第三、第四電圧レベルは共通モ
ード電圧を有することのない書込ヘッドに対する駆動信
号を形成する。例えば、第一及び第四電圧レベルは負供
給電圧のレベルとすることが可能であり、且つ第二及び
第三電圧レベルは正供給電圧のレベルとすることが可能
である。一方、第三及び第四電圧レベルはほぼゼロの電
圧とすることが可能である。
【００１６】本発明の例示的実施例に基づく書込ヘッド
を駆動する方法は、第一定常状態電流レベルをヘッドの
第一端子へ供給し且つ第一定常状態電流レベルをヘッド
の第二端子から吸込むことを包含している。次いで、本
方法は、第一時間期間中に、ヘッドの第一端子を第一電
圧レベルへ駆動し且つ第二端子を第二電圧レベルへ駆動
してヘッド内の電流の流れ方向を逆転させることを包含
している。第一時間期間に続いて、第一端子が第二時間
期間中に第三電圧レベルへ駆動され且つ第二端子が第四
電圧レベルへ駆動される。第一、第二、第三、第四電圧
レベルはほぼゼロの共通モード電圧を有するヘッドに対
する駆動信号を形成する。その後に、第一定常状態電圧
レベルが第一端子から吸込まれ且つ第一定常状態電流レ
ベルが第二端子へ供給される。
を駆動する方法は、第一定常状態電流レベルをヘッドの
第一端子へ供給し且つ第一定常状態電流レベルをヘッド
の第二端子から吸込むことを包含している。次いで、本
方法は、第一時間期間中に、ヘッドの第一端子を第一電
圧レベルへ駆動し且つ第二端子を第二電圧レベルへ駆動
してヘッド内の電流の流れ方向を逆転させることを包含
している。第一時間期間に続いて、第一端子が第二時間
期間中に第三電圧レベルへ駆動され且つ第二端子が第四
電圧レベルへ駆動される。第一、第二、第三、第四電圧
レベルはほぼゼロの共通モード電圧を有するヘッドに対
する駆動信号を形成する。その後に、第一定常状態電圧
レベルが第一端子から吸込まれ且つ第一定常状態電流レ
ベルが第二端子へ供給される。
【００１７】
【発明の実施の形態】図２を参照すると、本発明に基づ
くディスクドライブ４０を有するデータ格納情報処理及
び／又はコンピュータシステム１のブロック図が示され
ている。ディスクドライブ４０は１個又はそれ以上のデ
ィスク４１の形態にある格納媒体を有しており、その各
々はディスクの両側にデータを格納することが可能であ
る。１個又はそれ以上の書込ヘッド４２を使用してディ
スク４１へデータが書込まれ、且つ１個又はそれ以上の
読取ヘッド４３によってデータがそれから読取られる。
各書込ヘッド４２及び読取ヘッド４３はアーム４４へ接
続しており且つボイスコイルモータ (ＶＣＭ)４５及び
位置決めシステム４６によって位置決め制御される。位
置決めシステム４６は、ＶＣＭ４５を介して、ディスク
４１上の所望のデータ上に書込ヘッド４２及び読取ヘッ
ド４３を位置的に維持し及び／又は半径方向に移動させ
る。読取チャンネル４８は読取ヘッド４３からのアナロ
グ読取信号をデジタル形態へ変換させる。書込チャンネ
ル４９はアナログ形態におけるデータをディスク４１上
に格納即ち記憶させるために書込ヘッド４２へ供給す
る。前置増幅器５０はディスク４１から読取られたデー
タ及びディスク４１へ書込むべきデータを適宜条件付け
させる。チャンネル制御器５１は読取チャンネル４８か
らのデジタルデータ及び書込チャンネル４９へ送られる
べきデジタルデータを認識し且つバイト毎のデータへ組
織化させる。インターフェースアダプタ５２がチャンネ
ル制御器１１とホスト (データ格納、情報処理及び／又
はコンピュータ)システム１にとって特定的なものであ
る場合があるシステムバス５３との間にインターフェー
スを与える。
くディスクドライブ４０を有するデータ格納情報処理及
び／又はコンピュータシステム１のブロック図が示され
ている。ディスクドライブ４０は１個又はそれ以上のデ
ィスク４１の形態にある格納媒体を有しており、その各
々はディスクの両側にデータを格納することが可能であ
る。１個又はそれ以上の書込ヘッド４２を使用してディ
スク４１へデータが書込まれ、且つ１個又はそれ以上の
読取ヘッド４３によってデータがそれから読取られる。
各書込ヘッド４２及び読取ヘッド４３はアーム４４へ接
続しており且つボイスコイルモータ (ＶＣＭ)４５及び
位置決めシステム４６によって位置決め制御される。位
置決めシステム４６は、ＶＣＭ４５を介して、ディスク
４１上の所望のデータ上に書込ヘッド４２及び読取ヘッ
ド４３を位置的に維持し及び／又は半径方向に移動させ
る。読取チャンネル４８は読取ヘッド４３からのアナロ
グ読取信号をデジタル形態へ変換させる。書込チャンネ
ル４９はアナログ形態におけるデータをディスク４１上
に格納即ち記憶させるために書込ヘッド４２へ供給す
る。前置増幅器５０はディスク４１から読取られたデー
タ及びディスク４１へ書込むべきデータを適宜条件付け
させる。チャンネル制御器５１は読取チャンネル４８か
らのデジタルデータ及び書込チャンネル４９へ送られる
べきデジタルデータを認識し且つバイト毎のデータへ組
織化させる。インターフェースアダプタ５２がチャンネ
ル制御器１１とホスト (データ格納、情報処理及び／又
はコンピュータ)システム１にとって特定的なものであ
る場合があるシステムバス５３との間にインターフェー
スを与える。
【００１８】ホストシステム１は、典型的に、システム
バス５３を介して通信するその他の装置を有しており、
例えば中央処理装置 (ＣＰＵ)５４及び揮発性メモリ５
５を包含している。スピンドルモータ (ＳＰＭ)５６及
びＳＰＭ制御回路５７がディスク４１を回転させ且つメ
モリアクセス動作 (読取又は書込動作)を実施するため
にディスク４１を適切な速度に維持する。ＳＰＭ制御回
路５７はインターフェースアダプタ５２又は図２に示し
た如く制御器５１と通信を行うことが可能である。ディ
スクドライブ４０は図２に示したものとは別のその他の
機能ブロックに分割することが可能であり及び／又はそ
のような機能ブロックを有することが可能であり、且つ
図２に例示した特定の機能的ブロックの実現例は本発明
の例示的実施例として提示したに過ぎないものである。
バス５３を介して通信するその他の装置を有しており、
例えば中央処理装置 (ＣＰＵ)５４及び揮発性メモリ５
５を包含している。スピンドルモータ (ＳＰＭ)５６及
びＳＰＭ制御回路５７がディスク４１を回転させ且つメ
モリアクセス動作 (読取又は書込動作)を実施するため
にディスク４１を適切な速度に維持する。ＳＰＭ制御回
路５７はインターフェースアダプタ５２又は図２に示し
た如く制御器５１と通信を行うことが可能である。ディ
スクドライブ４０は図２に示したものとは別のその他の
機能ブロックに分割することが可能であり及び／又はそ
のような機能ブロックを有することが可能であり、且つ
図２に例示した特定の機能的ブロックの実現例は本発明
の例示的実施例として提示したに過ぎないものである。
【００１９】図３を参照すると、磁気ディスク格納 (記
憶)装置の書込ヘッド４２を駆動するドライバ回路１０
０が示されている。ドライバ回路１００はＨブリッジ回
路として実現されており、関連する磁気格納ディスク上
にデータを書込むためにドライバ回路１００の選択した
脚部を介して電流が書込ヘッド４２へ供給される。ドラ
イバ回路１００は前置増幅器ブロック５０内に位置され
ている。
憶)装置の書込ヘッド４２を駆動するドライバ回路１０
０が示されている。ドライバ回路１００はＨブリッジ回
路として実現されており、関連する磁気格納ディスク上
にデータを書込むためにドライバ回路１００の選択した
脚部を介して電流が書込ヘッド４２へ供給される。ドラ
イバ回路１００は前置増幅器ブロック５０内に位置され
ている。
【００２０】一般的には、書込ヘッド４２と読取ヘッド
４３との間に存在する場合がある寄生的カップリングコ
ンデンサに起因する読取ヘッド４３上のノイズを包含し
てディスクドライブ４２におけるその他の個所において
ノイズレベルを導入することなしに書込ヘッド４２にお
ける電流が遷移する時間の量が実質的に減少されるよう
にドライバ回路１００は書込ヘッド４２へ駆動信号を印
加する。書込ヘッド４２へ印加される駆動信号は、存在
する場合であっても、書込ヘッド電流の定常状態電流レ
ベルの間での電流遷移期間中に殆ど共通モード電圧を有
することはない。
４３との間に存在する場合がある寄生的カップリングコ
ンデンサに起因する読取ヘッド４３上のノイズを包含し
てディスクドライブ４２におけるその他の個所において
ノイズレベルを導入することなしに書込ヘッド４２にお
ける電流が遷移する時間の量が実質的に減少されるよう
にドライバ回路１００は書込ヘッド４２へ駆動信号を印
加する。書込ヘッド４２へ印加される駆動信号は、存在
する場合であっても、書込ヘッド電流の定常状態電流レ
ベルの間での電流遷移期間中に殆ど共通モード電圧を有
することはない。
【００２１】本発明の例示的実施例によれば、ドライバ
回路１００は書込ヘッド４２へ定常状態電流レベルを供
給するための複数個の電流源を有している。電流源１０
２は正電圧供給源Ｖｃｃと書込ヘッド４２の第一端子４
２ａとの間に接続されており、且つ電流源１０４は第一
書込ヘッド端子４２ａと負電圧供給源Ｖｅｅとの間に接
続されている。同様に、電流源１０６は正電圧供給源Ｖ
ｃｃと書込ヘッド４２の第二端子４２ｂとの間に接続さ
れており、且つ電流源１０８は書込ヘッド端子４２ｂと
負電圧供給源Ｖｅｅとの間に接続されている。電流源１
０２及び１０８は第一定常状態条件において、夫々、書
込ヘッド４２へ定常状態電流を供給し且つ書込ヘッド４
２から定常状態電流を吸込むために書込ヘッド４２へ接
続されている。更に、電流源１０６及び１０４は、第二
定常状態条件において、夫々、書込ヘッド４２へ定常状
態電流を供給し且つ書込ヘッド４２から定常状態電流を
吸込むために書込ヘッド４２へ接続している。
回路１００は書込ヘッド４２へ定常状態電流レベルを供
給するための複数個の電流源を有している。電流源１０
２は正電圧供給源Ｖｃｃと書込ヘッド４２の第一端子４
２ａとの間に接続されており、且つ電流源１０４は第一
書込ヘッド端子４２ａと負電圧供給源Ｖｅｅとの間に接
続されている。同様に、電流源１０６は正電圧供給源Ｖ
ｃｃと書込ヘッド４２の第二端子４２ｂとの間に接続さ
れており、且つ電流源１０８は書込ヘッド端子４２ｂと
負電圧供給源Ｖｅｅとの間に接続されている。電流源１
０２及び１０８は第一定常状態条件において、夫々、書
込ヘッド４２へ定常状態電流を供給し且つ書込ヘッド４
２から定常状態電流を吸込むために書込ヘッド４２へ接
続されている。更に、電流源１０６及び１０４は、第二
定常状態条件において、夫々、書込ヘッド４２へ定常状
態電流を供給し且つ書込ヘッド４２から定常状態電流を
吸込むために書込ヘッド４２へ接続している。
【００２２】電流源１０２，１０４，１０６，１０８は
電流を供給／吸込むために選択的にイネーブル即ち動作
可能状態とされる。イネーブルされると、各電流源１０
２，１０４，１０６，１０８はそれを介して電流が通過
することを可能とさせる。図３は制御信号へ接続される
イネーブル入力端を具備している各電流源１０２，１０
４，１０６，１０８を示しており、該制御信号の発生に
ついては後に説明する。イネーブル信号がアサート即ち
活性化されると (即ち、論理１に対応する電圧へ駆動さ
れると)、該電流源を介して電流が流れる。図４はドラ
イバ回路１００の一部、特に、本発明の例示的実施例に
基づく電流源１０２，１０４，１０６，１０８の具体例
を例示している。電流源１０２及び１０４は一次トラン
ジスタ１４０及び制御トランジスタ１４１及び１４２を
有しており、制御トランジスタ１４１及び１４２は一次
トランジスタ１４０をターンオン及びターンオフするた
めに選択的に活性化される。制御トランジスタ１４１及
び１４２のうちの１つのみが一度に活性化され、且つ制
御トランジスタ１４１及び１４２のうちの一方がドライ
バ回路１００が動作状態にある場合に活性化される。そ
の結果、トランジスタ１４１のゲート端子を駆動する信
号はトランジスタ１４２のゲート端子を駆動する信号の
論理的補元である。この場合に、信号ｐｙ０は以下に説
明するように信号ｐｘ０の論理的補元である。理解され
るように、制御信号ｐｘ０ (ｐｙ０)がアサート即ち活
性化されると、基準電圧Ｖｒｅｆｐが電流源１０２ (１
０６)の一次トランジスタ１４０のゲート端子へ接続さ
れ、そのことは一次トランジスタ１４０をターンオンさ
せて電流を導通させる。制御信号ｐｘ０ (ｐｙ０)が不
活性化されると、正電圧供給源Ｖｃｃが電流源１０２
(１０６)の一次トランジスタ１４０のゲート端子へ接続
され、そのことは一次トランジスタ１４０をターンオフ
させ、従って電流が流れることはない。
電流を供給／吸込むために選択的にイネーブル即ち動作
可能状態とされる。イネーブルされると、各電流源１０
２，１０４，１０６，１０８はそれを介して電流が通過
することを可能とさせる。図３は制御信号へ接続される
イネーブル入力端を具備している各電流源１０２，１０
４，１０６，１０８を示しており、該制御信号の発生に
ついては後に説明する。イネーブル信号がアサート即ち
活性化されると (即ち、論理１に対応する電圧へ駆動さ
れると)、該電流源を介して電流が流れる。図４はドラ
イバ回路１００の一部、特に、本発明の例示的実施例に
基づく電流源１０２，１０４，１０６，１０８の具体例
を例示している。電流源１０２及び１０４は一次トラン
ジスタ１４０及び制御トランジスタ１４１及び１４２を
有しており、制御トランジスタ１４１及び１４２は一次
トランジスタ１４０をターンオン及びターンオフするた
めに選択的に活性化される。制御トランジスタ１４１及
び１４２のうちの１つのみが一度に活性化され、且つ制
御トランジスタ１４１及び１４２のうちの一方がドライ
バ回路１００が動作状態にある場合に活性化される。そ
の結果、トランジスタ１４１のゲート端子を駆動する信
号はトランジスタ１４２のゲート端子を駆動する信号の
論理的補元である。この場合に、信号ｐｙ０は以下に説
明するように信号ｐｘ０の論理的補元である。理解され
るように、制御信号ｐｘ０ (ｐｙ０)がアサート即ち活
性化されると、基準電圧Ｖｒｅｆｐが電流源１０２ (１
０６)の一次トランジスタ１４０のゲート端子へ接続さ
れ、そのことは一次トランジスタ１４０をターンオンさ
せて電流を導通させる。制御信号ｐｘ０ (ｐｙ０)が不
活性化されると、正電圧供給源Ｖｃｃが電流源１０２
(１０６)の一次トランジスタ１４０のゲート端子へ接続
され、そのことは一次トランジスタ１４０をターンオフ
させ、従って電流が流れることはない。
【００２３】電流源１０４及び１０８は一次トランジス
タ１５０と制御トランジスタ１５１及び１５２とを包含
しており、制御トランジスタ１５１及び１５２は一次ト
ランジスタ１５０をターンオン及びターンオフさせるた
めに選択的に活性化される。制御トランジスタ１５１及
び１５２のうちの１つのみが一度に活性化され、且つ制
御トランジスタ１５１及び１５２の一方がドライバ回路
１００が動作状態にある場合に活性化される。その結
果、トランジスタ１５１のゲート端子を駆動する信号は
トランジスタ１５２のゲート端子を駆動する信号の論理
的補元である。この場合に、信号ｎｙ０は以下に説明す
るように信号ｎｘ０の論理的補元である。理解されるよ
うに、制御信号ｎｘ０ (ｎｙ０)がアサート即ち活性化
されると、基準電圧Ｖｒｅｆｎは電流源１０４ (１０
８)の一次トランジスタ１５０のゲート端子へ接続さ
れ、そのことは一次トランジスタ１５０をターンオンさ
せて電流を導通させる。制御信号ｎｘ０ (ｎｙ０)が不
活性化されると、負電圧供給源Ｖｅｅが電流源１０４
(１０８)の一次トランジスタ１５０のゲート端子へ接続
され、そのことは一次トランジスタ１５０をターンオフ
させ、従って電流が流れることはない。
タ１５０と制御トランジスタ１５１及び１５２とを包含
しており、制御トランジスタ１５１及び１５２は一次ト
ランジスタ１５０をターンオン及びターンオフさせるた
めに選択的に活性化される。制御トランジスタ１５１及
び１５２のうちの１つのみが一度に活性化され、且つ制
御トランジスタ１５１及び１５２の一方がドライバ回路
１００が動作状態にある場合に活性化される。その結
果、トランジスタ１５１のゲート端子を駆動する信号は
トランジスタ１５２のゲート端子を駆動する信号の論理
的補元である。この場合に、信号ｎｙ０は以下に説明す
るように信号ｎｘ０の論理的補元である。理解されるよ
うに、制御信号ｎｘ０ (ｎｙ０)がアサート即ち活性化
されると、基準電圧Ｖｒｅｆｎは電流源１０４ (１０
８)の一次トランジスタ１５０のゲート端子へ接続さ
れ、そのことは一次トランジスタ１５０をターンオンさ
せて電流を導通させる。制御信号ｎｘ０ (ｎｙ０)が不
活性化されると、負電圧供給源Ｖｅｅが電流源１０４
(１０８)の一次トランジスタ１５０のゲート端子へ接続
され、そのことは一次トランジスタ１５０をターンオフ
させ、従って電流が流れることはない。
【００２４】本発明の例示的実施例においては、ドライ
バ回路１００は正電圧供給源Ｖｃｃ、書込ヘッド端子４
２ａ及び４２ｂ、負電圧供給源Ｖｅｅの間に接続されて
いるスイッチング回路を有している。該スイッチング回
路は電流源１０２，１０４，１０６，１０８を選択的に
書込ヘッド４２へ接続させ (定常状態条件期間中)、且
つ書込ヘッド４２を正電圧供給源Ｖｃｃ及び負電圧供給
源Ｖｅｅへ選択的に接続 (定常状態条件の間の遷移期間
中)させるためのスイッチングトランジスタを有するこ
とが可能である。
バ回路１００は正電圧供給源Ｖｃｃ、書込ヘッド端子４
２ａ及び４２ｂ、負電圧供給源Ｖｅｅの間に接続されて
いるスイッチング回路を有している。該スイッチング回
路は電流源１０２，１０４，１０６，１０８を選択的に
書込ヘッド４２へ接続させ (定常状態条件期間中)、且
つ書込ヘッド４２を正電圧供給源Ｖｃｃ及び負電圧供給
源Ｖｅｅへ選択的に接続 (定常状態条件の間の遷移期間
中)させるためのスイッチングトランジスタを有するこ
とが可能である。
【００２５】特に、該スイッチング回路は電流源１０２
と並列接続されている第一トランジスタ１１１と、電流
源１０４と並列接続されているトランジスタ１１２と、
電流源１０６との並列接続されているトランジスタ１１
３と、電流源１０８と並列接続されているトランジスタ
１１４とを有することが可能である。更に、該スイッチ
ング回路は電流源１０２と書込ヘッド端子４２ａとの間
に接続されているトランジスタ１１６と、電流源１０４
と書込ヘッド端子４２ａとの間に接続されているトラン
ジスタ１１７とを有することが可能である。「並列接
続」という表現はその導通 (ドレイン／ソース)端子が
別のコンポーネントを横断して接続されているトランジ
スタのことを意味するために使用されている。トランジ
スタ１１８は電流源１０６と書込ヘッド端子４２ｂとの
間に接続されており且つトランジスタ１１９は電流源１
０８と書込ヘッド端子４２ｂとの間に接続されている。
と並列接続されている第一トランジスタ１１１と、電流
源１０４と並列接続されているトランジスタ１１２と、
電流源１０６との並列接続されているトランジスタ１１
３と、電流源１０８と並列接続されているトランジスタ
１１４とを有することが可能である。更に、該スイッチ
ング回路は電流源１０２と書込ヘッド端子４２ａとの間
に接続されているトランジスタ１１６と、電流源１０４
と書込ヘッド端子４２ａとの間に接続されているトラン
ジスタ１１７とを有することが可能である。「並列接
続」という表現はその導通 (ドレイン／ソース)端子が
別のコンポーネントを横断して接続されているトランジ
スタのことを意味するために使用されている。トランジ
スタ１１８は電流源１０６と書込ヘッド端子４２ｂとの
間に接続されており且つトランジスタ１１９は電流源１
０８と書込ヘッド端子４２ｂとの間に接続されている。
【００２６】更に、該スイッチング回路はトランジスタ
１１６と並列接続されているトランジスタ１２０と、ト
ランジスタ１１７と並列接続されているトランジスタ１
２１と、トランジスタ１１８と並列接続されているトラ
ンジスタ１２２と、トランジスタ１１９と並列接続され
ているトランジスタ１２３とを有することが可能であ
る。該スイッチング回路のトランジスタは図３において
はＮチャンネルトランジスタとして示してあるが、該ス
イッチング回路のトランジスタは例えば異なるタイプの
トランジスタ等によって異なる態様で実現することが可
能であることを理解すべきである。
１１６と並列接続されているトランジスタ１２０と、ト
ランジスタ１１７と並列接続されているトランジスタ１
２１と、トランジスタ１１８と並列接続されているトラ
ンジスタ１２２と、トランジスタ１１９と並列接続され
ているトランジスタ１２３とを有することが可能であ
る。該スイッチング回路のトランジスタは図３において
はＮチャンネルトランジスタとして示してあるが、該ス
イッチング回路のトランジスタは例えば異なるタイプの
トランジスタ等によって異なる態様で実現することが可
能であることを理解すべきである。
【００２７】本発明の例示的実施例に基づくドライバ回
路１００はタイミング回路１２５を有しており、それは
該スイッチング回路及び電流源１０２，１０４，１０
６，１０８のトランジスタの導通状態を制御するための
制御信号を発生する。タイミング回路１２５は該スイッ
チング回路の各トランジスタに対して別個の制御信号を
発生する。このように、書込ヘッド４２は、タイミング
回路が発生される制御信号上に比較的幅狭のパルス幅を
配置させる必要性なしに、定常状態条件の間において比
較的迅速に遷移するように操作させることが可能であ
る。
路１００はタイミング回路１２５を有しており、それは
該スイッチング回路及び電流源１０２，１０４，１０
６，１０８のトランジスタの導通状態を制御するための
制御信号を発生する。タイミング回路１２５は該スイッ
チング回路の各トランジスタに対して別個の制御信号を
発生する。このように、書込ヘッド４２は、タイミング
回路が発生される制御信号上に比較的幅狭のパルス幅を
配置させる必要性なしに、定常状態条件の間において比
較的迅速に遷移するように操作させることが可能であ
る。
【００２８】特に、タイミング回路１２５は論理ゲート
又はその他の回路 (不図示)を有しており、それらは任
意の時刻において正電圧供給源Ｖｃｃと書込ヘッド４２
との間及び書込ヘッド４２と負電圧供給源Ｖｅｅとの間
に１個又はそれ以上の電流経路を与える。提供される特
定の電流経路は書込ヘッド４２の特定の状態に依存す
る。該スイッチング回路の各トランジスタはタイミング
回路１２５によって独立的に制御されるので、書込ヘッ
ド４２に対して広範な多様のタイミングに基づいた駆動
信号のいずれかを発生させるために該スイッチング回路
を比較的に容易に制御することが可能である。書込ヘッ
ド４２における電流の流れ方向を変化させるための該ス
イッチング回路の制御、特に、それに対しての制御信号
のタイミングについて以下に説明する。タイミング回路
１２５はタイミング回路１２５によって発生される制御
信号に対して所望のタイミング遅延を設定するためにプ
ログラム可能又はプログラムされた要素 (不図示)を包
含することが可能である。
又はその他の回路 (不図示)を有しており、それらは任
意の時刻において正電圧供給源Ｖｃｃと書込ヘッド４２
との間及び書込ヘッド４２と負電圧供給源Ｖｅｅとの間
に１個又はそれ以上の電流経路を与える。提供される特
定の電流経路は書込ヘッド４２の特定の状態に依存す
る。該スイッチング回路の各トランジスタはタイミング
回路１２５によって独立的に制御されるので、書込ヘッ
ド４２に対して広範な多様のタイミングに基づいた駆動
信号のいずれかを発生させるために該スイッチング回路
を比較的に容易に制御することが可能である。書込ヘッ
ド４２における電流の流れ方向を変化させるための該ス
イッチング回路の制御、特に、それに対しての制御信号
のタイミングについて以下に説明する。タイミング回路
１２５はタイミング回路１２５によって発生される制御
信号に対して所望のタイミング遅延を設定するためにプ
ログラム可能又はプログラムされた要素 (不図示)を包
含することが可能である。
【００２９】注意すべきことであるが、タイミング回路
１２５によって発生される制御信号に関しては、制御信
号ｐｘ０は制御信号ｐｙ０の論理的補元であり、制御信
号ｐｘ１は制御信号ｐｙ１の論理的補元であり、制御信
号ｐｘ２は制御信号ｐｙ２の論理的補元であり、制御信
号ｎｘ０は制御信号ｎｙ０の論理的補元であり、制御信
号ｎｘ１は制御信号ｎｙ１の論理的補元であり、制御信
号ｎｘ２は制御信号ｎｙ２の論理的補元である。
１２５によって発生される制御信号に関しては、制御信
号ｐｘ０は制御信号ｐｙ０の論理的補元であり、制御信
号ｐｘ１は制御信号ｐｙ１の論理的補元であり、制御信
号ｐｘ２は制御信号ｐｙ２の論理的補元であり、制御信
号ｎｘ０は制御信号ｎｙ０の論理的補元であり、制御信
号ｎｘ１は制御信号ｎｙ１の論理的補元であり、制御信
号ｎｘ２は制御信号ｎｙ２の論理的補元である。
【００３０】ドライバ回路１００は、更に、抵抗要素１
３０及び１３１を有している。抵抗要素１３０及び１３
１は各書込ヘッド端子と例えば接地基準等の基準電圧の
間に接続されている。ドライバ回路１００のシングルエ
ンド型出力インピーダンスはほぼ抵抗要素１３０及び１
３１の値に等しい。各抵抗要素１３０及び１３１は、ド
ライバ回路１００と書込ヘッド４２とを接続する配線の
特定のインピーダンスとマッチングさせるためにドライ
バ回路１００のシングルエンド型出力インピーダンスを
調節することを可能とするために可変抵抗値を有するこ
とが可能である。
３０及び１３１を有している。抵抗要素１３０及び１３
１は各書込ヘッド端子と例えば接地基準等の基準電圧の
間に接続されている。ドライバ回路１００のシングルエ
ンド型出力インピーダンスはほぼ抵抗要素１３０及び１
３１の値に等しい。各抵抗要素１３０及び１３１は、ド
ライバ回路１００と書込ヘッド４２とを接続する配線の
特定のインピーダンスとマッチングさせるためにドライ
バ回路１００のシングルエンド型出力インピーダンスを
調節することを可能とするために可変抵抗値を有するこ
とが可能である。
【００３１】ドライバ回路１００の動作について図５を
参照して説明する。以下に説明する動作では、駆動信号
を書込ヘッド４２へ印加させ、従って書込ヘッド４２を
介して流れる電流は第一定常状態から第二定常状態へ変
化する。初期的には、定常状態電流が書込ヘッド４２を
介して端子４２ａから端子４２ｂへ流れるものと仮定す
る。この状態において、定常状態電流が電流源１０２か
ら端子４２ａへ供給され (トランジスタ１１６及び１２
０を介して)且つ電流源１０８から端子４２ｂから吸込
まれる (トランジスタ１１９及び１２３を介して)よう
にタイミング回路１２５は該スイッチング回路を制御す
る。制御信号ｐｘ０，ｐｘ２，ｎｙ０，ｎｙ２はタイミ
ング回路１２５によって高論理レベルへ駆動され、トラ
ンジスタ１２０，１１６，１２３，１１９を夫々活性化
させる (即ち、ターンオンさせる)。電流源１０４及び
１０６はタイミング回路１２５によって不活性化され
る。トランジスタ１１２及び１１３は活性化されるが書
込ヘッド４２へ供給するか又は書込ヘッド４２から吸込
む電流に寄与することはない。トランジスタ１１８，１
１１，１２２，１１７，１２１，１１４は不活性化され
る。抵抗要素１３０及び１３１の値は書込ヘッド端子４
２ａ及び４２ｂに対する出力電圧レベルを設定すべく作
用する。図６はこの定常状態条件におけるドライバ回路
１００を介しての活性化された電流経路をハイライトし
て示している。
参照して説明する。以下に説明する動作では、駆動信号
を書込ヘッド４２へ印加させ、従って書込ヘッド４２を
介して流れる電流は第一定常状態から第二定常状態へ変
化する。初期的には、定常状態電流が書込ヘッド４２を
介して端子４２ａから端子４２ｂへ流れるものと仮定す
る。この状態において、定常状態電流が電流源１０２か
ら端子４２ａへ供給され (トランジスタ１１６及び１２
０を介して)且つ電流源１０８から端子４２ｂから吸込
まれる (トランジスタ１１９及び１２３を介して)よう
にタイミング回路１２５は該スイッチング回路を制御す
る。制御信号ｐｘ０，ｐｘ２，ｎｙ０，ｎｙ２はタイミ
ング回路１２５によって高論理レベルへ駆動され、トラ
ンジスタ１２０，１１６，１２３，１１９を夫々活性化
させる (即ち、ターンオンさせる)。電流源１０４及び
１０６はタイミング回路１２５によって不活性化され
る。トランジスタ１１２及び１１３は活性化されるが書
込ヘッド４２へ供給するか又は書込ヘッド４２から吸込
む電流に寄与することはない。トランジスタ１１８，１
１１，１２２，１１７，１２１，１１４は不活性化され
る。抵抗要素１３０及び１３１の値は書込ヘッド端子４
２ａ及び４２ｂに対する出力電圧レベルを設定すべく作
用する。図６はこの定常状態条件におけるドライバ回路
１００を介しての活性化された電流経路をハイライトし
て示している。
【００３２】書込ヘッド４２が他の定常状態条件へ遷移
することを必要とする書込動作が発生する場合には、タ
イミング回路１２５は書込ヘッド４２への電流経路をイ
ネーブル即ち動作可能状態とさせて時間Ｔ１におい電流
逆転を発生させる。タイミング回路１２５は電流源１０
４及び１０６を活性化させ且つ電流源１０２及び１０８
を不活性化させる。タイミング回路１２５は、又、トラ
ンジスタ１１３，１２２，１２１，１１２を活性化させ
る。トランジスタ１１１，１２０，１１８，１２３，１
１４，１１７はターンオフされる。トランジスタ１１６
及び１１９は活性化されるが書込ヘッド４２に対して電
流を供給／吸込むべく作用することはない。この状態は
書込ヘッド端子４２ｂを正電圧供給源Ｖｃｃへ接続させ
且つ書込ヘッド端子４２ａを負電圧供給源Ｖｅｅへ接続
させる。その結果、完全な即ち最大の電圧が書込ヘッド
４２を横断して印加され、そのことは書込ヘッド４２を
介しての迅速な電流の逆転を発生させる。この時に、抵
抗要素１３０及び１３１は、電流の流れを防止するため
に、夫々書込ヘッド端子４２ａ及び４２ｂから切断させ
ることが可能である。タイミング回路１２５は、書込ヘ
ッド４２を介して流れる電流が第二定常状態電流レベル
(即ち、デスティネーション定常状態電流レベル)より
も大きさが大きい所定のオーバーシュート電流レベルに
到達するまで、該スイッチング回路をこの状態に維持す
る。図７は、書込ヘッド電流が２つの定常状態電流レベ
ルの間で遷移するこの第一時間期間中における活性化さ
れた電流経路をハイライトして示している。
することを必要とする書込動作が発生する場合には、タ
イミング回路１２５は書込ヘッド４２への電流経路をイ
ネーブル即ち動作可能状態とさせて時間Ｔ１におい電流
逆転を発生させる。タイミング回路１２５は電流源１０
４及び１０６を活性化させ且つ電流源１０２及び１０８
を不活性化させる。タイミング回路１２５は、又、トラ
ンジスタ１１３，１２２，１２１，１１２を活性化させ
る。トランジスタ１１１，１２０，１１８，１２３，１
１４，１１７はターンオフされる。トランジスタ１１６
及び１１９は活性化されるが書込ヘッド４２に対して電
流を供給／吸込むべく作用することはない。この状態は
書込ヘッド端子４２ｂを正電圧供給源Ｖｃｃへ接続させ
且つ書込ヘッド端子４２ａを負電圧供給源Ｖｅｅへ接続
させる。その結果、完全な即ち最大の電圧が書込ヘッド
４２を横断して印加され、そのことは書込ヘッド４２を
介しての迅速な電流の逆転を発生させる。この時に、抵
抗要素１３０及び１３１は、電流の流れを防止するため
に、夫々書込ヘッド端子４２ａ及び４２ｂから切断させ
ることが可能である。タイミング回路１２５は、書込ヘ
ッド４２を介して流れる電流が第二定常状態電流レベル
(即ち、デスティネーション定常状態電流レベル)より
も大きさが大きい所定のオーバーシュート電流レベルに
到達するまで、該スイッチング回路をこの状態に維持す
る。図７は、書込ヘッド電流が２つの定常状態電流レベ
ルの間で遷移するこの第一時間期間中における活性化さ
れた電流経路をハイライトして示している。
【００３３】書込ヘッド電流がオーバーシュート電流レ
ベルに到達する時間の頃に電流経路をスイッチさせるべ
く前もってプログラムされているタイミング回路１２５
は、書込ヘッド４２へ印加される駆動信号電圧を一時的
に逆にさせるために時間Ｔ２において制御信号を駆動す
る。特に、タイミング回路１２５はトランジスタ１１
１，１１６，１１９，１１４を活性化させるために制御
信号を駆動する。トランジスタ１１３，１２０，１１
８，１１７，１２３，１１２はターンオフされる。電流
源１０２及び１０８はターンオフされる。トランジスタ
１２２及び１２１及び電流源１０４及び１０６はターン
オンされるが、書込ヘッド４２へ電流を供給したり書込
ヘッド４２から電流を吸込んだりすることはない。抵抗
要素１３０及び１３１は、電流の流れを防止するため
に、夫々書込ヘッド端子４２ａ及び４２ｂから切断させ
ることが可能である。この状態において、書込ヘッド端
子４２ａは正電圧供給源Ｖｃｃへ接続され且つ書込ヘッ
ド端子４２ｂは負電圧供給源Ｖｅｅへ接続される。その
結果、書込ヘッド４２へ印加される完全な供給電圧が時
間Ｔ１及びＴ２の間の書込ヘッド４２の状態と相対的に
逆転される。ドライバ回路１００は書込ヘッド電流がデ
スティネーション定常状態電流レベルよりも大きさが小
さい所定のアンダーシュート値に到達するのにかかる時
間に対応するプログラムされた時間期間の間この状態を
維持する。図８は、書込ヘッド電流が２つの定常状態電
流レベルの間で遷移する期間中の第二時間期間における
活性化される電流経路をハイライトして示してある。
ベルに到達する時間の頃に電流経路をスイッチさせるべ
く前もってプログラムされているタイミング回路１２５
は、書込ヘッド４２へ印加される駆動信号電圧を一時的
に逆にさせるために時間Ｔ２において制御信号を駆動す
る。特に、タイミング回路１２５はトランジスタ１１
１，１１６，１１９，１１４を活性化させるために制御
信号を駆動する。トランジスタ１１３，１２０，１１
８，１１７，１２３，１１２はターンオフされる。電流
源１０２及び１０８はターンオフされる。トランジスタ
１２２及び１２１及び電流源１０４及び１０６はターン
オンされるが、書込ヘッド４２へ電流を供給したり書込
ヘッド４２から電流を吸込んだりすることはない。抵抗
要素１３０及び１３１は、電流の流れを防止するため
に、夫々書込ヘッド端子４２ａ及び４２ｂから切断させ
ることが可能である。この状態において、書込ヘッド端
子４２ａは正電圧供給源Ｖｃｃへ接続され且つ書込ヘッ
ド端子４２ｂは負電圧供給源Ｖｅｅへ接続される。その
結果、書込ヘッド４２へ印加される完全な供給電圧が時
間Ｔ１及びＴ２の間の書込ヘッド４２の状態と相対的に
逆転される。ドライバ回路１００は書込ヘッド電流がデ
スティネーション定常状態電流レベルよりも大きさが小
さい所定のアンダーシュート値に到達するのにかかる時
間に対応するプログラムされた時間期間の間この状態を
維持する。図８は、書込ヘッド電流が２つの定常状態電
流レベルの間で遷移する期間中の第二時間期間における
活性化される電流経路をハイライトして示してある。
【００３４】時間Ｔ３において、書込ヘッド４２が第二
定常状態条件に入るようにタイミング回路１２５は該ス
イッチング回路を制御する。タイミング回路１２５は、
電流源１０４及び１０６が夫々書込ヘッド４２から電流
を吸込み且つ書込ヘッド４２へ電流を供給するように制
御信号を駆動する。特に、タイミング回路はトランジス
タ１１８，１２２，１２１，１１７を活性化させる。ト
ランジスタ１２０，１１６，１１９，１１３，１１２，
１２３及び電流源１０２及び１０８はターンオフされ
る。トランジスタ１１１及び１１４はターンオンされる
が書込ヘッド４２と相対的に電流の供給／吸込に寄与す
ることはない。この第二定常状態において、定常状態電
流レベルが電流源１０６から書込ヘッド端子４２ｂへ供
給され (トランジスタ１１８及び１１２を介して)且つ
書込ヘッド端子４２ａから吸込まれる (トランジスタ１
１７及び１１２を介して)。時間Ｔ３の後に、書込ヘッ
ド電流は定常状態電流レベルへ安定化する。抵抗要素１
３０及び１３１の値は書込ヘッド端子４２ａ及び４２ｂ
の夫々に対して出力電圧レベルを設定する。図９は、こ
の定常状態条件における活性化される電流経路をハイラ
イトして示してある。
定常状態条件に入るようにタイミング回路１２５は該ス
イッチング回路を制御する。タイミング回路１２５は、
電流源１０４及び１０６が夫々書込ヘッド４２から電流
を吸込み且つ書込ヘッド４２へ電流を供給するように制
御信号を駆動する。特に、タイミング回路はトランジス
タ１１８，１２２，１２１，１１７を活性化させる。ト
ランジスタ１２０，１１６，１１９，１１３，１１２，
１２３及び電流源１０２及び１０８はターンオフされ
る。トランジスタ１１１及び１１４はターンオンされる
が書込ヘッド４２と相対的に電流の供給／吸込に寄与す
ることはない。この第二定常状態において、定常状態電
流レベルが電流源１０６から書込ヘッド端子４２ｂへ供
給され (トランジスタ１１８及び１１２を介して)且つ
書込ヘッド端子４２ａから吸込まれる (トランジスタ１
１７及び１１２を介して)。時間Ｔ３の後に、書込ヘッ
ド電流は定常状態電流レベルへ安定化する。抵抗要素１
３０及び１３１の値は書込ヘッド端子４２ａ及び４２ｂ
の夫々に対して出力電圧レベルを設定する。図９は、こ
の定常状態条件における活性化される電流経路をハイラ
イトして示してある。
【００３５】上述したものと同様の制御信号に対するタ
イミングを使用して元の定常状態電流レベルへ遷移させ
るための書込ヘッド電流を発生させるために書込ヘッド
４２をドライバ回路１００によって制御することが可能
であることが理解される。
イミングを使用して元の定常状態電流レベルへ遷移させ
るための書込ヘッド電流を発生させるために書込ヘッド
４２をドライバ回路１００によって制御することが可能
であることが理解される。
【００３６】図４から理解されるように、制御信号ｐｘ
０−ｐｘ３，ｎｘ０−ｎｘ３，ｐｙ０−ｐｙ３，ｎｙ０
−ｎｙ３に対するタイミングに関して、例えば時間Ｔ１
において開始し且つ時間Ｔ２において終了するか又は時
間Ｔ２において開始し且つ時間Ｔ３において終了するパ
ルス幅のような比較的幅狭のパルス幅が発生されること
はない。実際に、最も幅狭のパルス幅はデータレートの
逆数である。データレートの逆数の最小のパルス幅を有
するタイミング・スイッチング回路を設けることによっ
て、タイミング回路１２５及びスイッチング回路の内部
速度は書込ヘッド４２が定常状態の間で遷移する速度を
増加せるように増加させることが可能である。
０−ｐｘ３，ｎｘ０−ｎｘ３，ｐｙ０−ｐｙ３，ｎｙ０
−ｎｙ３に対するタイミングに関して、例えば時間Ｔ１
において開始し且つ時間Ｔ２において終了するか又は時
間Ｔ２において開始し且つ時間Ｔ３において終了するパ
ルス幅のような比較的幅狭のパルス幅が発生されること
はない。実際に、最も幅狭のパルス幅はデータレートの
逆数である。データレートの逆数の最小のパルス幅を有
するタイミング・スイッチング回路を設けることによっ
て、タイミング回路１２５及びスイッチング回路の内部
速度は書込ヘッド４２が定常状態の間で遷移する速度を
増加せるように増加させることが可能である。
【００３７】更に注意されるように、書込ヘッド端子４
２ａ及び４２ｂへ印加される駆動信号は実質的に完全に
差動的であり、即ち駆動信号は何等共通モード信号を有
するものではない。従って、１つの駆動信号の読取ヘッ
ド４３に対する容量結合の寄与は他方の駆動信号の読取
ヘッド４３に対する容量結合の寄与によって実質的に完
全に相殺され、それにより読取ヘッド４３上に認知可能
な大きさのノイズが発生することを防止している。
２ａ及び４２ｂへ印加される駆動信号は実質的に完全に
差動的であり、即ち駆動信号は何等共通モード信号を有
するものではない。従って、１つの駆動信号の読取ヘッ
ド４３に対する容量結合の寄与は他方の駆動信号の読取
ヘッド４３に対する容量結合の寄与によって実質的に完
全に相殺され、それにより読取ヘッド４３上に認知可能
な大きさのノイズが発生することを防止している。
【００３８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 ディスク格納装置の書込ヘッドに対する従来
のＨブリッジドライバ回路を示した概略図。
のＨブリッジドライバ回路を示した概略図。
【図２】 本発明の１実施例に基づくディスクドライブ
装置を包含するシステムを示した機能的概略ブロック
図。
装置を包含するシステムを示した機能的概略ブロック
図。
【図３】 図２のディスクドライブ装置の書込ヘッドに
対するドライバ回路を示した概略図。
対するドライバ回路を示した概略図。
【図４】 図３のドライバ回路の一部を示した概略図。
【図５】 図３の書込ヘッドドライバ回路の動作を示し
たタイミング線図。
たタイミング線図。
【図６】 図３のドライバ回路において活性化された電
流経路をハイライトして示した概略図。
流経路をハイライトして示した概略図。
【図７】 図３のドライバ回路において活性化された電
流経路をハイライトして示した概略図。
流経路をハイライトして示した概略図。
【図８】 図３のドライバ回路において活性化された電
流経路をハイライトして示した概略図。
流経路をハイライトして示した概略図。
【図９】 図３のドライバ回路において活性化された電
流経路をハイライトして示した概略図。
流経路をハイライトして示した概略図。
１ データ格納・情報処理及び／又はコンピュータシス
テム ４０ ディスクドライブ ４１ ディスク ４２ 書込ヘッド ４３ 読取ヘッド ４４ アーム ４５ ボイスコイルモータ（ＶＣＭ） ４６ 位置決めシステム ４８ 読取チャンネル ４９ 書込チャンネル ５０ 前置増幅器 ５１ チャンネル制御器 ５２ インターフェースアダプタ ５３ システムバス ５４ 中央処理装置（ＣＰＵ） ５５ 揮発性メモリ ５６ スピンドルモータ (ＳＰＭ) ５７ ＳＰＭ制御回路 １００ ドライバ回路 １０２，１０４，１０６，１０８ 電流源
テム ４０ ディスクドライブ ４１ ディスク ４２ 書込ヘッド ４３ 読取ヘッド ４４ アーム ４５ ボイスコイルモータ（ＶＣＭ） ４６ 位置決めシステム ４８ 読取チャンネル ４９ 書込チャンネル ５０ 前置増幅器 ５１ チャンネル制御器 ５２ インターフェースアダプタ ５３ システムバス ５４ 中央処理装置（ＣＰＵ） ５５ 揮発性メモリ ５６ スピンドルモータ (ＳＰＭ) ５７ ＳＰＭ制御回路 １００ ドライバ回路 １０２，１０４，１０６，１０８ 電流源
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 アレッサンドロ ベンカ
アメリカ合衆国， カリフォルニア
95131， サン ノゼ， パイン レイク
コート 1387
(72)発明者 バリス ポサット
アメリカ合衆国， カリフォルニア
95008， キャンベル， カプリ ロード
1221
(72)発明者 ケマル オザノグル
アメリカ合衆国， カリフォルニア
94303， パロ アルト， サッター ア
ベニュー 719
(72)発明者 ロベルト アリーニ
アメリカ合衆国， カリフォルニア
94568， ダブリン， クレストリッジ
テラス 5433
Ｆターム(参考） 5D031 AA04 CC06 HH08 HH11
Claims (24)
- 【請求項１】 メモリディスク装置のヘッドを駆動する
ドライバ回路において、 第一電圧供給源と、第二電圧供給源と、前記ヘッドの第
一及び第二端子との間に接続されているスイッチング回
路、 前記スイッチング回路へ接続されており、第一時間期間
中に前記第一端子を第一電圧レベルへ接続させ且つ前記
第一時間期間に続く第二時間期間中に第二電圧レベルへ
接続させ、且つ前記第一時間期間中に前記第二端子を第
三電圧レベルへ接続させ且つ前記第二時間期間中に第四
電圧レベルへ接続させるタイミング回路、を有してお
り、前記ヘッドを介しての電流が定常状態電流レベル間
で遷移する場合に前記第一及び第二時間期間が発生し、
且つ前記第一、第二、第三、第四電圧レベルは実質的に
共通モード電圧を有することのない前記ヘッドへ印加さ
れる駆動信号を形成することを特徴とするドライバ回
路。 - 【請求項２】 請求項１において、更に、 選択的に定常状態電流を供給するために前記第一端子へ
結合されている第一電流源、 選択的に定常状態電流を吸込むために前記第一端子へ結
合されている第二電流源、を有しており、前記第一及び
第二電流源が、前記ヘッドが定常状態条件にある場合
に、前記スイッチング回路を介して別々に前記第一端子
へ接続されることを特徴とするドライバ回路。 - 【請求項３】 請求項２において、更に、 定常状態電流を選択的に供給するために前記第二端子へ
結合されている第三電流源、 定常状態電流を選択的に吸込むために前記第二端子へ結
合している第四電流源、 を有しており、前記第三及び第四電流源は、前記ヘッド
が定常状態条件にある場合に、前記スイッチング回路を
介して別々に前記第二端子へ接続されることを特徴とす
るドライバ回路。 - 【請求項４】 請求項１において、前記第一及び第四電
圧レベルが前記第一電圧供給源であり、且つ前記第二及
び第三電圧レベルが前記第二電圧供給源であることを特
徴とするドライバ回路。 - 【請求項５】 請求項１において、前記第二及び第四電
圧レベルがほぼ正及び負供給電圧であることを特徴とす
るドライバ回路。 - 【請求項６】 請求項１において、前記第一電圧レベル
が前記第一電圧供給源であり且つ前記第二電圧レベルが
前記第二電圧供給源であることを特徴とするドライバ回
路。 - 【請求項７】 請求項１において、前記第一時間期間
が、ほぼ、前記ヘッドを介して流れる電流が第一定常状
態電流レベルから第二定常状態電流レベルよりも大きな
大きさを有するオーバーシュート電流レベルへ遷移する
のにかかる時間であることを特徴とするドライバ回路。 - 【請求項８】 請求項７において、前記第二時間期間
が、ほぼ、前記ヘッドを介して流れる電流が前記第一オ
ーバーシュート電流レベルから前記第二定常状態電流レ
ベルよりも小さい大きさを有するアンダーシュート電流
レベルへ遷移するのにかかる時間であることを特徴とす
るドライバ回路。 - 【請求項９】 請求項１において、更に、 前記第一端子と接地基準との間に接続されている第一抵
抗要素、 前記第二端子と接地基準との間に接続されている第二抵
抗要素、を有していることを特徴とするドライバ回路。 - 【請求項１０】 請求項９において、前記第一及び第二
抵抗要素が可変抵抗要素であることを特徴とするドライ
バ回路。 - 【請求項１１】 請求項９において、前記第一及び第二
抵抗要素が、前記第一及び第二時間期間中、夫々、前記
第一及び第二端子から切断されることを特徴とするドラ
イバ回路。 - 【請求項１２】 請求項１において、前記タイミング回
路が前記スイッチング回路へ制御信号を供給し、前記制
御信号は前記メモリディスク装置のデータレートの逆数
にほぼ等しい最小パルス幅を有していることを特徴とす
るドライバ回路。 - 【請求項１３】 請求項１において、更に、 前記第一電圧供給源と前記第一端子との間に接続されて
いる第一電流源、 前記第一端子と前記第二電圧供給源との間に接続されて
いる第二電流源、を有しており、前記タイミング回路
は、前記ヘッドが第一定常状態にある場合に前記第一電
流源が前記第一端子へ電流を供給することを選択的に可
能とさせ、且つ前記ヘッドが第二定常状態にある場合に
前記第二電流源が前記第一端子から電流を吸込むことを
選択的に可能とさせることを特徴とするドライバ回路。 - 【請求項１４】 請求項１３において、前記スイッチン
グ回路及び前記タイミング回路が、前記第一及び第二時
間期間中に、前記第一及び第二電流源によって形成され
る電流経路と平行な前記第一端子への電流経路を選択的
に与えることを特徴とするドライバ回路。 - 【請求項１５】 請求項１において、前記ヘッドがディ
スクドライブの書込ヘッドであることを特徴とするドラ
イバ回路。 - 【請求項１６】 磁気ディスクメモリ装置のヘッドを駆
動する方法において、 第一定常状態電流レベルを前記ヘッドの第一端子へ供給
し且つ前記第一定常状態電流レベルを前記ヘッドの第二
端子から吸込み、 第一時間期間中に、前記ヘッドの前記第一端子を第一電
圧レベルへ駆動し且つ前記第二端子を第二電圧レベルへ
駆動して前記ヘッド内の電流の流れ方向を逆にさせ、 前記第一時間期間に続く第二時間期間中に、前記ヘッド
の前記第一端子を第三電圧レベルへ駆動し且つ前記第二
端子を第四電圧レベルへ駆動し、前記第一、第二、第
三、第四電圧レベルはほぼゼロの共通モード電圧を有し
ている前記ヘッドに対する駆動信号を形成し、 前記第二時間期間に続いて、前記第一端子から前記第一
定常状態電流レベルを吸込み且つ前記定常状態電流レベ
ルを前記第二端子ヘ供給する、ことを特徴とする方法。 - 【請求項１７】 請求項１６において、前記第一及び第
四電圧レベルが同一であり、且つ前記第二及び第三電圧
レベルが同一であることを特徴とする方法。 - 【請求項１８】 請求項１６において、前記第一及び第
四電圧レベルが第一電圧供給レベルであり、且つ前記第
二及び第三電圧レベルが第二電圧供給レベルであること
を特徴とする方法。 - 【請求項１９】 請求項１６において、前記第三及び第
四電圧レベルがほぼ反対の電圧供給源にあり、且つ第一
及び第二電圧レベルが実質的に同一の大きさを有してい
ることを特徴とする方法。 - 【請求項２０】 請求項１６において、前記第一時間期
間が、ほぼ、前記ヘッドを介して流れる電流が前記第一
定常状態電流レベルから前記第二電流レベルより大きな
大きさを有しているオーバーシュート電流レベルへ遷移
するのにかかる時間であることを特徴とする方法。 - 【請求項２１】 請求項２０において、前記第二時間期
間が、ほぼ、前記ヘッドを介して流れる電流が前記オー
バーシュート電流レベルから前記第二定常状態電流レベ
ルよりも小さな大きさを有している所定のアンダーシュ
ート電流レベルへ遷移するのにかかる時間であることを
特徴とする方法。 - 【請求項２２】 ディスクドライブを有する装置におい
て、前記ディスクドライブが、 データが格納されている少なくとも１個のディスク、 前記少なくとも１個のディスクへ動作接続されているス
ピンドルモータ及びそのための制御器、 前記少なくとも１個のディスクに近接して位置されてい
る読取ヘッド、 前記読取ヘッドへ結合されており前記読取ヘッド上で受
取られた信号を変換させるための読取チャンネル回路、 前記少なくとも１個のディスクに近接して位置されてお
り且つ第一端子と第二端子とを具備している書込ヘッ
ド、 前記書込ヘッドの前記第一及び第二端子へ結合されてお
り前記少なくとも１個のディスク上に書込まれるべきデ
ータに対応して前記書込ヘッドの前記第一及び第二端子
へ駆動信号を印加する書込チャンネル回路、を有してお
り、前記駆動信号が前記書込ヘッドにおける電流が定常
状態電流レベルの間で遷移する時間期間中実質的に共通
モード電圧を有するものでないことを特徴とする装置。 - 【請求項２３】 請求項２２において、前記第一及び第
二端子が、前記書込ヘッドにおける電流が定常状態電流
レベルの間で遷移する時間の第一部分期間中に反対の供
給電圧レベルへ接続され、且つ前記第一及び第二端子へ
接続されている電圧供給レベルが前記書込ヘッドにおけ
る電流が定常状態電流レベルの間で遷移する時間の第二
部分期間中に逆にされることを特徴とする装置。 - 【請求項２４】 ディスクドライブにおいて、 その上にデータが格納される少なくとも１個のディス
ク、 前記少なくとも１個のディスクへ動作接続されているス
ピンドルモータ及びそのための制御器、 前記少なくとも１個のディスクに近接して位置されてい
る読取ヘッド、 前記読取ヘッドへ結合されており前記読取ヘッド上で受
取られる信号を変換させるための読取チャンネル回路、 前記少なくとも１個のディスクに近接して位置されてお
り且つ第一端子と第二端子とを具備している書込ヘッ
ド、 前記書込ヘッドの前記第一及び第二端子へ結合されてお
り、前記少なくとも１個のディスク上に書込まれるべき
データに対応して前記書込ヘッドの前記第一及び第二端
子へ駆動信号を印加する書込チャンネル回路、を有して
おり、前記書込チャンネル回路が、 第一電圧供給源と、第二電圧供給源と、前記書込ヘッド
の第一及び第二端子との間に接続されている複数個のス
イッチングトランジスタ、 前記第一及び第二電圧供給源と前記書込ヘッドとの間に
接続されている複数個の電流源、 前記スイッチング回路及び前記電流源へ接続しており前
記スイッチングトランジスタ及び前記電流源を選択的に
活性化させるための制御信号を発生するタイミング回
路、を有しており、前記制御信号上に表われる最小パル
ス幅がデータが前記ディスク上に書込まれるレートの逆
数であることを特徴とするディスクドライブ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/991,557 US6970316B2 (en) | 2001-11-09 | 2001-11-09 | Write head driver circuit and method for writing to a memory disk |
| US09/991557 | 2001-11-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003187402A true JP2003187402A (ja) | 2003-07-04 |
Family
ID=25537325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002327083A Pending JP2003187402A (ja) | 2001-11-09 | 2002-11-11 | 書込ヘッドドライバ回路及びメモリディスクへの書込方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6970316B2 (ja) |
| EP (1) | EP1310955A3 (ja) |
| JP (1) | JP2003187402A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008518382A (ja) * | 2004-10-28 | 2008-05-29 | アギア システムズ インコーポレーテッド | 記録ドライバ電流を制御するための方法および装置 |
| JP2021044704A (ja) * | 2019-09-11 | 2021-03-18 | ローム株式会社 | モータドライバ回路およびハードディスク装置 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7099098B2 (en) * | 2003-01-22 | 2006-08-29 | Stmicroelectronics, Inc. | Preamplifier circuit and method for a disk drive device |
| US20050030660A1 (en) * | 2003-08-08 | 2005-02-10 | Ho-Yul Bang | Amplitude spike detector for head instability |
| US7265926B2 (en) * | 2003-10-29 | 2007-09-04 | Texas Instruments Incorporated | High speed hard disk drive with symmetric writer |
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