JP2000307392A - 磁気ディスクメモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 オフセットをキャンセルしつつ、高速化可能
としたコンパレータを備えた磁気ディスクメモリ装置を
提供する。 【解決手段】 コンパレータにおいて、第１と第２のキ
ャパシタに保持された調整用電圧に対応した電流信号を
形成する第１と第２のＭＯＳＦＥＴに、ゲートにバイア
ス電圧が印加された第３と第４のＭＯＳＦＥＴを直列に
接続し、そのドレインに第１と第２の負荷抵抗を設け、
上記第１と第２の負荷抵抗で発生した電圧信号を差動回
路で比較してその出力信号に基づいて上記第１又は第２
のキャパシタに充電又は放電電流を供給する電流供給回
路を設け、比較すべき２つの入力信号を受けて、それを
差動形態の電流信号に変換して上記第１と第２のＭＯＳ
ＦＥＴのドレインに供給し、第１のタイミングでは上記
入力信号を同電位として上記差動回路の出力信号により
上記電流供給回路を制御してオフセットキャンセルを行
い、第２のタイミングで上記コンダクタンス回路に比較
すべき２つの入力信号を供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、磁気ディスクメ
モリ装置に関するものであり、読み出し信号をデジタル
信号に変換するアナログ／デジタル変換回路を備えたも
のに利用して有効な技術に関するものである。

【０００２】

【従来の技術】ハードディスクメモリ等においては、読
み出し信号をアナログ／デジタル変換し、かかる変換さ
れたデジタル信号を信号処理することにより２値データ
を生成する。このようなハードディスクメモリの信号処
理回路に設けられるアナログ／デジタル変換回路に関し
ては、アイ・イー・イー・イー、ジャーナル オブ ソ
リッド−ステート サーキッツ 第３１巻、ナンバー１
１、頁1831-1836 、１１月、１９９６年（IEEE Journal
of Solid-State Circuits,vol31,no11,pp.1831-1836,N
ov,1996)がある。

【０００３】

【発明が解決しようとする課題】上記のようなアナログ
／デジタル変換回路では、チョッパ型コンパレータを用
い、信号伝達路に直列に挿入されたキャパシタにオフセ
ット分を保持させ、そのキャンセルを行うようにするも
のである。そのため、信号ラインに付く容量性の負荷が
大きくなり、アナログ／デジタル変換動作を並列処理す
る場合には比較すべき基準電圧の数に対応した数の容量
が並列に接続されてしまうために高速化が困難となる。

【０００４】この発明の目的は、オフセットをキャンセ
ルしつつ、高速化可能としたコンパレータを備えた磁気
ディスクメモリ装置を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、磁気ディスクの記録面から
の読み出し信号をリードアンプで増幅してデジタル信号
に変換するアナログ／デジタル変換回路において、第１
と第２のキャパシタに保持された調整用電圧に対応した
電流信号を形成する第１と第２のＭＯＳＦＥＴに、ゲー
トにバイアス電圧が印加された第３と第４のＭＯＳＦＥ
Ｔを直列に接続し、そのドレインに第１と第２の負荷抵
抗を設け、上記第１と第２の負荷抵抗で発生した電圧信
号を差動回路で比較してその出力信号に基づいて上記第
１又は第２のキャパシタに充電又は放電電流を供給する
電流供給回路を設け、比較すべき２つの入力信号を受け
て、それを差動形態の電流信号に変換して上記第１と第
２のＭＯＳＦＥＴのドレインに供給し、第１のタイミン
グでは上記入力信号を同電位として上記差動回路の出力
信号により上記電流供給回路を制御してオフセットキャ
ンセルを行い、第２のタイミングで上記コンダクタンス
回路に比較すべき２つの入力信号を供給する。

【０００６】

【発明の実施の形態】図１には、この発明に係る磁気デ
ィスクメモリ装置に設けられるアナログ／デジタル変換
回路に用いられるコンパレータの一実施例の回路図が示
されている。上記アナログ／デジタル変換回路は、リー
ドアンプからの読み出し信号をＡＧＣ回路により一定の
信号振幅に設定されたものをデジタル信号に変換する。
同図の各回路素子は、ハードディスクメモリ用の信号処
理回路を構成する図示しない他の回路素子とともに１つ
の半導体基板上において形成される。

【０００７】Ｎチャンネル型ＭＯＳＦＥＴＭ１とＭ２
は、ソースに回路の接地電位が与えられ、ゲートと接地
電位との間にはオフセット調整用電圧を保持するキャパ
シタＣ１とＣ２がそれぞれ設けられる。特に制限されな
いが、電源投入時等において上記ＭＯＳＦＥＴＭ１とＭ
２を動作状態にするために、上記キャパシタＣ１とＣ２
には、タイミング信号φ１でスイッチ制御されるスイッ
チを介してバイアス電圧Ｖ１とＶ２が供給される。

【０００８】上記一方のキャパシタＣ１には、制御信号
ＶＭに従って制御されるスイッチＳＷ１を介して、電流
源Ｉ１とＩ２が選択的に供給される。電流源Ｉ１とＩ２
は、タイミング信号φ２でスイッチ制御されるスイッチ
を介して動作電圧が与えられる。すなわち、タイミング
信号φ２によりスイッチがオフ状態になると、上記電流
源Ｉ１とＩ２は電流が流れなくなりキャパシタＣ１への
スイッチＳＷ１による充電又は放電が停止され、キャパ
シタＣ１は上記スイッチがオフ状態になる直前の電圧を
保持するものとなる。

【０００９】上記他方のキャパシタＣ２には、制御信号
／ＶＭに従って制御されるスイッチＳＷ２を介して、電
流源Ｉ３とＩ４が選択的に供給される。電流源Ｉ３とＩ
４は、上記同様にタイミング信号φ２でスイッチ制御さ
れるスイッチを介して動作電圧が与えられる。ここで、
／ＶＭの／は論理記号のロウレベルがアクティブレベル
であることを示すオーバーバーを表している。これによ
り、タイミング信号φ２によりスイッチがオフ状態にな
ると、上記電流源Ｉ３とＩ４は電流が流れなくなりキャ
パシタＣ２へのスイッチＳＷ２による充電又は放電が停
止され、キャパシタＣ２は上記スイッチがオフ状態にな
る直前の電圧を保持するものとなる。

【００１０】上記ＭＯＳＦＥＴＭ１とＭ２のドレインと
電源電圧ＶＤＤとの間には、ゲートにバイアス電圧ＶＢ
が印加されたＭＯＳＦＥＴＭ３とＭ４、負荷抵抗Ｒ１と
Ｒ２がそれぞれ直列に接続される。上記負荷抵抗Ｒ１と
Ｒ２で形成された電圧は、演算増幅回路ＯＰで構成され
た電圧比較回路に供給される。この比較出力信号ＶＭ
は、上記スイッチＳＷ１とＳＷ２のスイッチ制御信号と
されるとともに、タイミング信号φ３で入力信号をラッ
チするフリップフロップ回路ＦＦにも入力される。上記
比較出力信号ＶＭは、図示しないインバータ回路により
反転されて、上記スイッチＳＷ２の制御信号／ＶＭとし
て伝えられる。

【００１１】上記ＭＯＳＦＥＴＭ１とＭ２のドレインに
は、入力信号を電流信号に変換するコンダンクタンス回
路ｇｍの出力電流が供給される。このコンダクタンス回
路ｇｍは、入力信号ＩＮの入力電圧差に対応した差動形
成の電流信号を形成するものであり、後述するように差
動ＭＯＳＦＥＴと、そのソースに設けられた電流源回路
から構成され、差動ＭＯＳＦＥＴのゲートが入力端子Ｉ
Ｎ（＋）、（−）とされ、ドレインから得られる出力電
流が上記ＭＯＳＦＥＴＭ１とＭ２のドレインに伝えられ
る。この結果、ＭＯＳＦＥＴＭ３とＭ４、言い換えるな
らば、負荷抵抗Ｒ１とＲ２に流れる電流は、上記ＭＯＳ
ＦＥＴＭ１とＭ２により形成される電流と、上記コンダ
ンクタンス回路ｇｍの出力電流との合成電流とされる。

【００１２】図２には、この発明に係るコンパレータの
動作の一例を説明するためのタイミング図が示されてい
る。初期状態又は動作開始前にはタイミング信号φ１が
ハイレベルとなっており、スイッチをオン状態にしてバ
イアス電圧Ｖ１とＶ２をキャパシタＣ１とＣ２に保持さ
せる。

【００１３】オフセットキャンセル動作開始は、上記タ
イミング信号φ１をロウレベルにし、特に制限されない
が、タイミング信号φ３もロウレベルに変化させて、上
記初期状態をフリップフロップ回路ＦＦに保持させ、タ
イミング信号φ２をハイレベルにして、前記電流源Ｉ１
〜Ｉ４の動作を有効にする。なお、図示しないが、コン
ダクタンス回路の入力端子ＩＮ（＋）と（−）は、上記
タイミング信号φ２によりスイッチ制御されるスイッチ
等により短絡して同電位とする。

【００１４】この状態では、仮にバイアス電圧Ｖ１とＶ
２が等しい場合には、ＭＯＳＦＥＴＭ１とＭ２及びＭ３
とＭ４のペア性のバラツキ、コンダクタンス回路を構成
する差動ＭＯＳＦＥＴのペア性のバラツキ、負荷抵抗Ｒ
１とＲ２のペア性のバラツキ及び演算増幅回路ＯＰでの
オフセットの合計のバラツキ、言い換えるならば、回路
全体のオフセットに従って電圧比較出力ＶＭがハイレベ
ル又はロウレベルとして出力される。

【００１５】例えば、出力信号ＶＭがハイレベルで／Ｖ
Ｍがロウレベルなら演算増幅回路ＯＰでのオフセットを
含めて抵抗Ｒ２の電圧降下分が少なく状態であり、抵抗
Ｒ２に流れる電流を増加させ、抵抗Ｒ１に流れる電流を
減少させるべく、スイッチＳＷ２は電流源Ｉ３をキャパ
シタＣ２に接続させてチャージアップし、スイッチＳＷ
１は電流源Ｉ２をキャパシタＣ１に接続させてディスチ
ャージアップさせる。これにより、ＭＯＳＦＥＴＭ２の
ゲート電圧が上昇して上記抵抗Ｒ２に流れる電流が増加
し、ＭＯＳＦＥＴＭ１のゲート電圧が低下して上記抵抗
Ｒ１に流れる電流が減少する。

【００１６】上記のような比較出力ＶＭのスイッチ制御
によってキャパシタＣ１とＣ２の電位が変化し、出力信
号ＶＭがロウレベルで／ＶＭがハイレベルに変化する。
すると、上記のような電圧調整動作によって抵抗Ｒ１の
電圧降下分が少ない状態に、抵抗Ｒ２に流れる電流が多
い状態と判定して、上記とは逆にスイッチＳＷ１はキャ
パシタＣ１に電流源Ｉ１を接続し、スイッチＳＷ２はキ
ャパシタＣ２に電流源Ｉ４を接続させる。以下、上記の
ようなＭＯＳＦＥＴＭ１、Ｍ２、抵抗Ｒ１，Ｒ２及び演
算増幅回路ＯＰでの信号伝達時間に対応してスイッチＳ
Ｗ１とＳＷ２とが交互に切り替えられる。このように比
較出力ＶＭが上記信号伝達遅延時間に対応して交互に変
化する状態は、上記オフセットが限りなく零に近い状態
と見做すことができる。

【００１７】タイミング信号φ２をロウレベルにし、上
記コンダクタンス回路ｇｍの入力ＩＮ（＋）（−）に比
較すべき入力信号を供給すると、それに対応したハイレ
ベルとロウレベルの比較出力ＶＭが得られ、タイミング
信号φ３のロウレベルへの変化に同期してフリップフロ
ップ回路ＦＦに取り込まれる。

【００１８】この実施例では、上記電圧比較出力ＶＭと
／ＶＭにより、ＭＯＳＦＥＴＭ１とＭ２に流れるオフセ
ット調整電流を相補的に調整するもの、言い換えるなら
ば、であるので、ＭＯＳＦＥＴＭ１とＭ２の両方でオフ
セットを減少させる方向に電流調整を行うものであるの
で極く短い時間内にオフセットの調整が可能となる。つ
まり、オフセットキャンセル動作の高速化が可能とな
る。

【００１９】この実施例では、１回のオフセット調整動
作に対して、複数回の電圧比較動作を行うようにしてい
るが、時間的に余裕があるなら、あるは入力信号のサン
プリング周期が長い場合には、その都度オフセットキャ
セル動作を行わせて、電圧比較動作を行うようにするも
のであってよい。要するに、キャパシタＣ１とＣ２にの
保持時間を考慮して、上記オフセットキャンセル周期を
決めるようにすればよい。キャパシタＣ１とＣ２に調整
電圧を保持させているので、Ｃ１とＣ２に発生するリー
ク電流に対するペア性が保たれ、実質的な保持時間を長
くすることができる。

【００２０】図３には、この発明に係るコンパレータの
他の一実施例の回路図が示されている。この実施例で
は、図１の実施例のうちキャパシタＣ１に対してのみ、
オフセットキャンセル用の電流供給回路が設けられる。
つまり、前記ＭＯＳＦＥＴＭ２のゲートに設けられるキ
ャパシタＣ２の電圧を調整するためのスイッチＳＷ２及
び電流源Ｉ３とＩ４及びそのスイッチ等が省略されて、
ＭＯＳＦＥＴＭ１のゲート電圧を保持するキャパシタＣ
１に対してのみ、スイッチＳＷ１と電流源Ｉ１とＩ２及
びタイミング信号φ２で制御されるスイッチが設けられ
る。

【００２１】この構成により、上記オフセット調整動作
を差動形態での高速化はできない反面、回路の大幅な簡
素化を図ることができる。この実施例では、キャパシタ
Ｃ２に保持されたバイアス電圧Ｖ２によりＭＯＳＦＥＴ
Ｍ２側の電流を固定としておいて、ＭＯＳＦＥＴＭ１に
流れる電流を、そのゲートに設けられたキャパシタＣ１
への充電又は放電によって変化させて前記のようなオフ
セットキャンセル動作を行わせることができる。

【００２２】この実施例においても、キャパシタＣ１と
Ｃ２に保持された電圧を用いてオフセットキャンセル動
作を行わせるものであるので、Ｃ１とＣ２に発生するリ
ーク電流に対するペア性が保たれて実質的な保持時間を
長くすることができる。この結果、オフセットキャンセ
ルの周期を長くすることができ、実質的なコンパレータ
動作時間を長く採ることができ、電圧比較動作の有効動
作期間を長くすることができる。

【００２３】図４には、この発明が適用される磁気ディ
スクメモリ装置の一実施例の概略ブロック図が示されて
いる。磁気ディスクメモリ装置は、磁気記録面を持つ複
数のディクスと、それを回転駆動する駆動装置としての
モータ、上記ディスク面への記録及び再生を行うヘッド
と、そのヘッドとの間でリード／ライト信号を授受する
リード／ライト（Ｒ／Ｗ）ＬＳＩ（集積回路）及びＲ／
ＷＬＳＩとの間での信号の授受を行う信号処理処理ＬＳ
Ｉ及びコントローラから構成される。

【００２４】上記Ｒ／ＷＬＳＩには、複数のヘッドに対
応した複数個のリードアンプや利得制御回路及び書き込
み用のドライバ回路等が搭載される。上記リードアンプ
は、ＭＲヘッドの製造バラツキを補償するように利得調
整されたほぼ一定の読み出し信号が形成されて、信号処
理ＬＳＩのＡＧＣ（自動利得制御）回路に伝えられる。
このＡＧＣ回路は、可変利得アンプＶＧＡ、振幅検出回
路ＡＧＣＤＥＴからなり、ＭＲヘッドと磁気記録面との
相対的な移動によって刻々変化する読み出し信号を振幅
を前記のような振幅検出回路により検出して一定の信号
振幅になるように可変利得アンプＶＧＡの利得を制御す
るという自動利得制御を行い、アクティブフィルタＡＦ
を通してサーボ回路に供給される。

【００２５】前記Ｒ／ＷＬＳＩのリードアンプの利得制
御は、いわば静的な利得設定を行うものであるのに対し
て、上記信号処理ＬＳＩに設けられるＡＧＣ回路は、い
わば動的な利得制御を行って実際に読み出される振幅を
ほぼ一定にし、読み出し信号をアナログ／デジタル変換
動作を高い精度で行うようにする。上記アクティブフィ
ルタＡＦは、読み出し信号のデータ転送速度に対応した
信号成分より高い周波数成分をノイズとして除去する。
ＡＧＣループ内に上記上記アクティブフィルタＡＦを含
ませることにより、信号振幅制御が高い周波数成分のノ
イズによって影響されなくなる。

【００２６】上記ＡＤＣは、前記図１又は図３に示した
ようなコンパレータを含んでおり、上記ＶＣＯで形成さ
れたクロックパルスによりアナログ／デジタル変換動作
を行う。サーボ回路は、上記アクティブフィルタ回路Ａ
Ｆを通した読み出し信号を入力として、ヘッドが搭載さ
れたアームの位置制御信号を形成する。ＷＰＣは、デジ
タル回路で生成された書き込みデータを受けて書き込み
パルスを形成し、上記Ｒ／ＷＬＳＩに供給する。Ｒ／Ｗ
ＬＳＩに含まれる書き込みドライバは、上記書き込みパ
ルスを受けて磁気ヘッドに駆動して書き込み動作を行
う。

【００２７】図５には、上記コンパレータ回路に用いら
れるコンダクタンス回路ｇｍの一実施例の回路図が示さ
れている。同図には、前記コンパレータ回路の一部の回
路も合わせて示されている。

【００２８】コンダクタンス回路は、差動ＭＯＳＦＥＴ
Ｍ５，Ｍ６と、その共通ソースと回路の接地電位との間
に設けられた電流源Ｉ０から構成され、上記ＭＯＳＦＥ
ＴＭ５とＭ６のドレインは、前記オフセットキャセル用
の調整電流を形成する前記ＭＯＳＦＥＴＭ１とＭ２のド
レインに接続される。

【００２９】この構成により、差動ＭＯＳＦＥＴＭ５と
Ｍ６とは、それぞれのゲートが入力端子ＩＮの（＋）
（−）とされ、その電圧差に対応して電流源Ｉ０の電流
を分配して、入力信号に対応した差動の電流信号を形成
する。もしも、ＭＯＳＦＥＴＭ５とＭ６にオフセットが
ないなら、ＭＯＳＦＥＴＭ５とＭ６のゲートを短絡させ
ると、上記電流源Ｉ０の電流が１／２ずつ等しくＭＯＳ
ＦＥＴＭ５とＭ６に流れるものとなる。オフセットが存
在すると、上記バランスがくずれてしまう。このこと
は、ＭＯＳＦＥＴＭ１とＭ２、Ｍ３とＭ４においても同
様であり、演算増幅回路を構成する差動ＭＯＳＦＥＴに
おいても同様である。

【００３０】上記のような対とされるＭＯＳＦＥＴＭ
１，Ｍ２等のペア性のバラツキ、及び負荷抵抗Ｒ１とＲ
２の相対比のバラツキを含めたコンパレータ全体のオフ
セットを上記のようなキャパシタＣ１への充電／放電動
作によってキャンセルさせることができる。この場合、
信号伝達経路とは分離した回路でのオフセットキャンセ
ル動作を行わせるものであるので、信号ラインに前記チ
ョッパ型コンパレータのような容量負荷が付かないの
で、高速動作が可能なる。

【００３１】図６には、この発明に係るコンパレータを
用いたアナログ／デジタル変換回路の一実施例の概略ブ
ロック図が示されている。前記のようなコンパレータを
複数個（１〜ｎ）個用い、一方の入力（＋）に入力信号
Ｖｉｎを共通に供給し、他方の入力（−）に、それぞれ
基準電圧ＶＲＥＦ１〜ＶＲＥＦｎを供給する。上記各コ
ンパレータＣＰ１〜ＣＰｎの出力信号をフリップフロッ
プ回路ＦＦ１〜ＦＦｎに取り込み、それを論理回路ＬＯ
Ｇに供給して２進のデータを生成する。

【００３２】上記のような並列処理を行う場合には、ア
ナログ入力信号Ｖｉｎに対してコンパレータが並列に接
続される。この場合でも、前記のように信号ラインには
オフセットキャンセル用の比較的大きな容量値のキャパ
シタが存在しないから、高速なアナログ／デジタル変換
動作を行わせるようにすることができる。

【００３３】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 磁気ディスクの記録面からの読み出し信号をリ
ードアンプで増幅してデジタル信号に変換するアナログ
／デジタル変換回路において、第１と第２のキャパシタ
に保持された調整用電圧に対応した電流信号を形成する
第１と第２のＭＯＳＦＥＴに、ゲートにバイアス電圧が
印加された第３と第４のＭＯＳＦＥＴを直列に接続し、
そのドレインに第１と第２の負荷抵抗を設け、上記第１
と第２の負荷抵抗で発生した電圧信号を差動回路で比較
してその出力信号に基づいて上記第１又は第２のキャパ
シタに充電又は放電電流を供給する電流供給回路を設
け、比較すべき２つの入力信号を受けて、それを差動形
態の電流信号に変換して上記第１と第２のＭＯＳＦＥＴ
のドレインに供給し、第１のタイミングでは上記入力信
号を同電位として差動回路の出力信号により上記電流供
給回路を制御してオフセットキャンセルを行い、第２の
タイミングで上記コンダクタンス回路に比較すべき２つ
の入力信号を供給することにより、高い精度での電圧比
較動作を行わせることができるという効果が得られる。

【００３４】（２） 上記第１と第２のキャパシタに、
動作開始前に一定のバイアス電圧を供給する初期化回路
を設け、かかる初期化回路の動作が終了した後に上記第
１のタイミングを開始することにより、動作を安定的に
開始させることができるという効果が得られる。

【００３５】（３） 上記コンダクタンス回路として、
２つの入力信号を差動ＭＯＳＦＥＴのゲートに供給し、
その共通ソースに定電流源を設けることにより、簡単な
構成で入力信号に対応した差動の電流信号を形成するこ
とができるという効果が得られる。

【００３６】（４） 上記第１と第２のキャパシタのう
ち、一方には上記バイアス電圧が供給し、他方には差動
回路の出力信号に基づいて充電又は放電電流を供給する
電流供給回路を設けることにより、オフセットをキャン
セルしつつ回路の簡素化を図ることができるという効果
が得られる。

【００３７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、回路
のオフセットを考慮してそれよりも大きな電位差をキャ
パシタＣ１とＣ２に保持させおいて、オフセットキャン
セル動作の開始により、キャパシタＣ１又はＣ２の一方
に対して上記オフセットを低減させる方向にチャージア
ップ又はディスチャージさせて差動回路の出力信号が一
方から他方に変化したときに上記チャージアップ又はデ
ィスチャージ動作を停止させるものであってもよい。こ
のようにすることにより、回路の簡素化を図ることがで
きる。この発明は、磁気ディスクメモリ装置のアナログ
／デジタル変換回路等に用いられるコンパレータに広く
利用できる。

【００３８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、磁気ディスクの記録面から
の読み出し信号をリードアンプで増幅してデジタル信号
に変換するアナログ／デジタル変換回路において、第１
と第２のキャパシタに保持された調整用電圧に対応した
電流信号を形成する第１と第２のＭＯＳＦＥＴに、ゲー
トにバイアス電圧が印加された第３と第４のＭＯＳＦＥ
Ｔを直列に接続し、そのドレインに第１と第２の負荷抵
抗を設け、上記第１と第２の負荷抵抗で発生した電圧信
号を差動回路で比較してその出力信号に基づいて上記第
１又は第２のキャパシタに充電又は放電電流を供給する
電流供給回路を設け、比較すべき２つの入力信号を受け
て、それを差動形態の電流信号に変換して上記第１と第
２のＭＯＳＦＥＴのドレインに供給し、第１のタイミン
グでは上記入力信号を同電位として差動回路の出力信号
により上記電流供給回路を制御してオフセットキャンセ
ルを行い、第２のタイミングで上記コンダクタンス回路
に比較すべき２つの入力信号を供給することにより、高
い精度での電圧比較動作を行わせることができる。

【図面の簡単な説明】

【図１】この発明に係る磁気ディスクメモリ装置に設け
られるアナログ／デジタル変換回路に用いられるコンパ
レータの一実施例を示す回路図である。

【図２】図１のコンパレータの動作の一例を説明するた
めのタイミング図である。

【図３】この発明に係るコンパレータの他の一実施例を
示す回路図である。

【図４】この発明が適用される磁気ディスクメモリ装置
の一実施例を示す概略ブロック図である。

【図５】図１と図２のコンパレータ回路に用いられるコ
ンダクタンス回路の一実施例を示す回路図である。

【図６】この発明に係るコンパレータを用いたアナログ
／デジタル変換回路の一実施例を示す概略ブロック図で
ある。

【符号の説明】

Ｍ１〜Ｍ６…ＭＯＳＦＥＴ、ｇｍ…コンダクタンス回
路、ＯＰ…演算増幅回路（差動回路）、ＦＦ，ＦＦ１〜
ＦＦｎ…フリップフロップ回路、Ｃ１，Ｃ２…キャパシ
タ、Ｉ０〜Ｉ４…電流源、ＣＰ１〜ＣＰｎ…コンパレー
タ、ＬＯＧ…論理回路。ＡＤＣ…アナログ／デジタル変
換回路、ＡＧＣ…自動利得制御回路、ＡＦＣＤＥＣ…振
幅検出回路、ＶＧＡ…可変増幅回路、ＡＦ…アクティブ
フィルタ回路、ＶＣＯ…発振回路、ＷＰＣ…書き込みパ
ルス発生回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 円盤状の磁気記憶媒体と、上記磁気記憶
   媒体の記録情報を読み出す読み出しヘッドと、 上記読み出しヘッドから出力された読み出し信号を増幅
   するリードアンプと、 上記リードアンプからの読み出し信号に対して自動利得
   制御を行う利得制御回路と、 上記利得制御回路を通した読み出し信号をデジタル信号
   に変換するアナログ／デジタル変換回路とを備え、 上記アナログ／デジタル変換回路は、ゲートに調整用電
   圧を保持するキャパシタが設けられ、かかるキャパシタ
   に保持された電圧に対応した電流信号を形成する第１と
   第２のＭＯＳＦＥＴと、 上記第１と第２のＭＯＳＦＥＴと直列形態に接続され、
   ゲートに所定のバイアス電圧が印加された第３と第４の
   ＭＯＳＦＥＴと、 上記第３と第４のＭＯＳＦＥＴのドレインに設けられた
   第１と第２の負荷抵抗と、 上記第１と第２の負荷抵抗で発生した電圧信号を受ける
   差動回路と、 上記差動回路の出力信号に基づいて、上記第１又は第２
   のキャパシタに充電又は放電電流を供給する電流供給回
   路と、 比較すべき２つの入力信号を受けて、それを差動形態の
   電流信号に変換して上記第１と第２のＭＯＳＦＥＴのド
   レインに供給するコンダクタンス回路とを有し、 第１のタイミングでは上記入力信号を同電位とし、上記
   差動回路の出力信号に基づいて上記電流供給回路を制御
   して上記第１又は第２のキャパシタの電位を変化させ、 第２のタイミングでは、上記第１と第２のキャパシタか
   ら電流制御回路を切り離し、上記コンダクタンス回路に
   比較すべき２つの入力信号を供給してなるコンパレータ
   を含むものであることを特徴とする磁気ディスクメモリ
   装置。
2. 【請求項２】 請求項１において、 上記第１と第２のキャパシタには、動作開始前に一定の
   バイアス電圧を供給する初期化回路が設けられるもので
   あり、かかる初期化回路の動作が終了した後に上記第１
   のタイミングが開始されることを特徴とする磁気ディス
   クメモリ装置。
3. 【請求項３】 請求項２において、 上記コンダクタンス回路は、２つの入力信号を受ける差
   動ＭＯＳＦＥＴと、かかる差動ＭＯＳＦＥＴの共通ソー
   スに設けられた定電流源からなり、上記差動ＭＯＳＦＥ
   Ｔのドレインから出力電流を得るものであることを特徴
   とする磁気ディスクメモリ装置。
4. 【請求項４】 請求項２において、 上記第１のキャパシタには、上記バイアス電圧が供給さ
   れ、 上記第２のキャパシタには、上記差動回路の出力信号に
   基づいて充電又は放電電流を供給する電流供給回路が設
   けられることを特徴とする磁気ディスクメモリ装置