JPH10336021A - シュミットトリガ回路を利用した位相同期ループ回路 - Google Patents

シュミットトリガ回路を利用した位相同期ループ回路

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JPH10336021A JP9140289A JP14028997A JPH10336021A JP H10336021 A JPH10336021 A JP H10336021A JP 9140289 A JP9140289 A JP 9140289A JP 14028997 A JP14028997 A JP 14028997A JP H10336021 A JPH10336021 A JP H10336021A
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    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number

Abstract

(57)【要約】 【課題】 ＰＬＬロック電圧範囲で位相比較器ブロック
の入力で非常に小さい定常状態位相誤差を達成するこ
と。 【解決手段】 シュミットトリガ回路ブロックの各シュ
ミットトリガ回路は、ＶＣＯ入力電圧の温度および電圧
係数ばかりでなくＰＬＬの減衰定数ζに依存するヒステ
リシス量を持つ。各シュミットトリガ回路のヒステリシ
ス曲線の正および負のしきい値の中心点は、チャージポ
ンプ回路ブロックにおけるチャージポンプ回路の電流電
圧特性によってセットされる。シュミットトリガ回路ブ
ロックは、制御論理回路に対して、チャージポンプ回路
ブロック内のＰＭＯＳポンプＵＰトランジスタおよびＮ
ＭＯＳポンプＤＯＷＮトランジスタをオンまたはオフさ
せるするを命じ、それによってＰＭＯＳポンプＵＰトラ
ンジスタのアスペクト比をＮＭＯＳポンプＤＯＷＮトラ
ンジスタのそれに対して制御する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＶＣＯ入力制御電
圧に応答してチャージポンプ回路内のポンプＵＰトラン
ジスタのアスペクト比およびポンプＤＯＷＮトランジス
タのアスペクト比を調整するシュミットトリガ回路を利
用して、位相比較器ブロックの入力で非常に小さい定常
状態位相誤差を達成する位相同期ループ回路に関する。
【０００２】
【従来の技術】位相同期ループ回路はデータ伝送システ
ムにおいて非常に重要な基本的要素である。それらは多
くの異なった応用に使用され、例えば、通信チップ間の
スキューを除去したり、ランダム入力データからクロッ
ク信号を再生したり、或いは図９に示すように低周波信
号を高周波信号に逓倍するために使用される。参照番号
１は位相比較器ブロックを示し、２はチャージポンプ回
路ブロックを示し、３はローパスフィルタ（ＬＰＦ）ブ
ロックを示し、４は電圧制御発振器（ＶＣＯ）を示し、
５は分周器を示し、６は基準入力端子を示し、７はタイ
ミング（クロック信号）出力端子を示す。
【０００３】図１０は図９に示された回路の重要なノー
ドの動作波形を図示する。位相比較器ブロック１は基準
入力データ６Ａと分周器出力データ５Ａとを比較する。
図１０において、簡単化するために、それら位相比較は
信号６Ａと５Ａの立上がり縁でのみ行われるとする。２
つの信号間の位相差は位相比較器１の出力１Ａと１Ｂを
決定する。分周器出力５Ａの位相が基準入力信号６Ａの
位相より進んでいるとき、位相比較器１は出力１Ｂで負
パルスのパル列を発生する。これらパルスの幅は６Ａと
５Ａ間の位相差に等しい（図１０の（ａ）参照）。逆
に、帰還信号５Ａの位相が基準入力信号６Ａのそれよも
遅れているとき、位相比較器１は出力１Ａで負パルスの
パルス列を生成する。これらパルスの幅は６Ａと５Ａ間
の位相差に等しい（図１０の（ｂ）参照）。信号６Ａと
５Ａ間に位相差がないとき、パルス出力は出力１Ａまた
は１Ｂのいずれで生成されない。この場合を図１０の
（ｃ）に現している。位相比較された出力（１Ａ，１
Ｂ）は、その後、チャージポンプ回路ブロック２に供給
される。入力信号１Ａおよび１Ｂに依存して、チャージ
ポンプ回路２はローパスフィルタブロック３の入力ノー
ド２Ａを充電或いは放電するように働く。信号１Ａが
“低”で１Ｂが“高”のとき、ローパスフィルタブロッ
ク３は充電される。逆に、信号１Ａが“高”で１Ｂが
“低”のとき、ローパスフィルタブロック３は放電され
る。両方の信号１Ａおよび１Ｂとも“高”のとき、チャ
ージポンプ回路ブロック２は不能となり、ローパスフィ
ルタブロックは充電も放電もされない。この場合、ロー
パスフィルタブロックはチャージポンプ回路ブロックお
よび位相比較器ブロックから隔離される。したがって、
図１１に示されたチャージポンプ回路は、根本的にはト
ライステート（放電、充電または開放）スイッチであ
る。チャージポンプ回路ブロック２の出力２Ａはローパ
スフィルタブロック３によってＤＣ（直流）電圧３Ａに
変換される。ローパスフィルタブロック３はＰＬＬすな
わち固有周波数ωn と減衰定数ζの応答特性を決定す
る。ＶＣＯ４は電圧制御入力３Ａと出力クロック信号４
Ａ（Ｆvco ）を持つ。ＶＣＯ４はバイアス発生器と電流
制御発振器とから成る。ＶＣＯ出力信号４Ａは可変制御
電圧信号３Ａに応答して約Ｎ×Ｆref （Ｎは整数）の範
囲で変化する。クロック信号４Ａはそれから分周器５に
よって分周され、帰還信号５Ａ（Ｆfbk ＝Ｆvco ／Ｎ）
となる。ＰＬＬ回路の負帰還動作は信号６Ａと５Ａ間の
位相差を最小、いわゆる「位相同期状態」ににする。
【０００４】従来のチャージポンプ回路は図１１に示さ
れる。それはＰＭＯＳポンプＵＰトランジスタＭＰとＮ
ＭＯＳポンプＤＯＷＮトランジスタＭＮとから成る。Ｍ
ＰとＭＮのソースはそれぞれＶＤＤとＧＮＤに接続され
ている。両トランジスタのドレインは共に接続されて、
チャージポンプ回路出力信号Ｖcpを生成する。インバー
タＩＮＶ１は信号ＤＮに必要な反転を与えて信号ＤＮＢ
ＡＲを生成し、それはトランジスタＭＮのゲートを駆動
する。インバータＩＮＶ２およびＩＮＶ３は信号ＵＰを
緩衝して信号ＵＰ´を生成し、それはトランジスタＭＰ
のゲートを駆動する。位相比較器からのＵＰおよびＤＮ
信号がそれぞれ“低”および“高”のとき、トランジス
タＭＰはオンして、ポンプＵＰ電流＋ＩpuをノードＶcp
へ送出する。同様に、位相比較器からのＵＰおよびＤＮ
信号がそれぞれ“高”および“低”のとき、トランジス
タＭＮはオンして、ポンプＤＯＷＮ電流−Ｉpdをノード
Ｖcpへ送出する。
【０００５】
【発明が解決しようとする課題】理想的な位相同期状態
において、図９における信号６Ａと５Ａとの間に位相差
はない。従って、両信号ＵＰおよびＤＮは“高”のまま
で、位相比較器ブロック１からローパスフィルタブロッ
ク３を隔離する。しかしながら、実際には、有限ＰＬＬ
ループゲインのために、信号６Ａと５Ａ間には常にある
位相差が存在する。この間違った位相差ΔΦe はチャー
ジポンプ回路ブロック２に対して調整的なポンプＵＰま
たはポンプＤＷＯＮ信号を生成させる。これがこの場合
の間、トランジスタＭＰを流れる平均ポンプアップ電流
ＩpuはトランジスタＭＮＷＯ流れる平均ポンプダウン電
流Ｉpdに等しい。この条件を満足するために、トランジ
スタＭＰおよびＭＮはＶcp＝ＶＤＤ／２に比例的に比例
される。
【０００６】図１２は電流ＩpuおよびＩpdがＰＬＬロッ
ク電圧Ｖcpの関数としてどのように変化するかを示して
いる。Ｖcp≒ＶＤＤ／２に対するＩpu＝Ｉpdの間、ＰＬ
Ｌロック電圧ＶcpがＶＤＤ或いはＧＮＤの方へ動くとき
ＩpuとＩpd間の不一致が大きくなる。電流の不一致が大
きくなればなるほど、位相同期でＩpu＝Ｉpdの条件を満
足させるために位相比較器の入力で必要な位相誤差オフ
セット（すなわちそれは定常状態位相誤差と呼ばれる）
が大きくなる。ロック電圧Ｖcpの範囲は、製造時のチッ
プのプロセス条件およびＶＣＯ設計に依存する。従来の
ＮＭＯＳ入力ＶＣＯは比較的制限されたロック電圧範囲
を持つのに対して、最近提案された相補型ＶＣＯ（両Ｎ
ＭＯＳ入力とＰＭＯＳ入力）は非常広いロック電圧範囲
を持つ。従って、ＶＣＯのこれら型に使用される従来の
チャージポンプ回路はいっそう大きな定常状態位相誤差
を生成するだろう。
【０００７】大きな定常状態位相誤差は、例えば、クロ
ック再生回路における誤りビット率を増大し、又は２つ
の通信チップ（チップ１はプロセス条件１で製造され、
チップ２はプロセス条件２で製造される）間のスキュー
を増大する。さらに、ほとんどのロック検出器はロック
状態を検出ために位相差を使用するので、この定常状態
位相誤差は間違ったロック検出を起こす。
【０００８】従って要約すると、ＰＬＬロック電圧の全
ての値に対して非常に小さい定常状態位相誤差を達成す
る位相同期ループ回路を必要とする。
【０００９】
【課題を解決するための手段】従って、本発明の目的
は、全体のＰＬＬロック電圧範囲で非常に小さい定常状
態位相誤差を達成するシュミットトリガ回路ブロックを
利用する位相同期ループ回路を提供することにあり、位
相同期ループ回路は、少なくとも１つの位相比較器から
成る位相比較器ブロックであって、位相比較器の各々は
入力基準信号と帰還信号との間の位相差信号を検出する
ためのものである、位相比較器ブロックと、位相比較器
ブロックからの出力信号に応じて充電又は放電を行うチ
ャージポンプ回路ブロックと、チャージポンプ回路ブロ
ックの出力電圧に結合されたローパスフィルタブロック
と、複数のシュミットトリガ回路からなるシュミットト
リガ回路ブロックであって、各シュミットトリガ回路の
ヒステリシスの量はＶＣＯ入力電圧の温度および電圧係
数ばかりでなくＰＬＬ回路の減衰定数ζに依存し、ヒス
テリシス曲線の中心点はチャージポンプ回路ブロックの
電流電圧特性によってセットされ、シュミットトリガ回
路ブロックの出力はＶＣＯ入力電圧に応じて変化する、
シュミットトリガ回路ブロックと、シュミットトリガ回
路ブロックとチャージポンプ回路ブロックとの間に置か
れる制御論理回路ブロックであって、シュミットトリガ
回路ブロックからの出力信号に応じて、チャージポンプ
回路ブロックを構成するトランジスタをオンまたはオフ
することを命じる、制御論理回路ブロックと、ローパス
フィルタブロックの出力によって決定される周波数を持
つ一組の信号を発生するための電圧制御発振器（ＶＣ
Ｏ）であって、バイアス発生器（ＢＧ）と電流制御発振
器（ＣＣＯ）から成る電圧制御発振器と、ＶＣＯの出力
を分周比Ｎによって分周する分周器であって、その出力
は位相比較器ブロックへ帰還信号として供給される、分
周器と、を備える。
【００１０】
【作用】本発明は位相同期ループ回路に向けられる。位
相比較器は入力信号と帰還信号との間の位相差を検出す
る。入力信号と帰還信号との間の位相差に依存して、位
相比較器はチャージポンプ回路にローパスフィルタに対
して充電するか放電するかを命じる。ローパスフィルタ
の出力電圧はＶＣＯの周波数とシュミットトリガ回路の
出力信号の両方を制御する。シュミットトリガ回路ブロ
ック内の各シュミットトリガ回路のヒステリシス曲線の
正および負のしきい値は、チャージポンプ回路ブロック
内のチャージポンプ回路の特性によってセットされる。
ローパスフィルタＤＣ（直流）出力電圧に応答して、シ
ュミットトリガ回路は制御論理回路ブロックに対してチ
ャージポンプ回路内のポンプＵＰトランジスタおよびポ
ンプＤＯＷＮトランジスタをオンまたはオフさせること
を命じる。応用（例えば、周波数シンセサイザやクロッ
ク再生）によって、分周器はＶＣＯと位相比較器との間
の帰還経路に必要とされたり不要とされる。
【００１１】
【発明の実施の形態】以下、本発明について図面を参照
して詳細に説明する。
【００１２】図１に示された本発明は、シュミットトリ
ガ回路を利用する位相同期ループ回路が全体のＰＬＬロ
ック電圧範囲で非常に小さい定常状態位相誤差を達成で
きることを保証する。位相同期ループ回路は、位相比較
器ブロックと、チャージポンプ回路ブロックと、ローパ
スフィルタブロックと、シュミットトリガ回路ブロック
と、制御論理回路ブロックと、電圧制御発振器（ＶＣ
Ｏ）と、分周器とを備えている。
【００１３】位相比較器ブロックは、少なくとも１つの
位相比較器から成る。位相比較器の各々は入力基準信号
と分周器からの帰還信号との間の位相差信号を検出する
ためのものである。上記位相差は出力信号として生成さ
れ、それはチャージポンプ回路ブロックに供給される。
【００１４】チャージポンプ回路ブロックは、位相比較
器ブロックからの出力信号に応じてローパスフィルタブ
ロックを充電又は放電する。
【００１５】ローパスフィルタブロックは、チャージポ
ンプ回路ブロックの出力電圧を電圧制御発振器（ＶＣ
Ｏ）とシュミットトリガ回路ブロックに結合する。
【００１６】シュミットトリガ回路ブロックは複数のシ
ュミットトリガ回路から成る。各シュミットトリガ回路
のヒステリシスの量はＶＣＯ入力電圧の温度および電圧
係数ばかりでなくＰＬＬ回路の減衰定数ζに依存する。
ヒステリシス曲線の中心点はチャージポンプ回路ブロッ
クの電流電圧特性によってセットされる。シュミットト
リガ回路ブロックの出力はＶＣＯ入力電圧に応じて変化
し、制御論理回路に入力として与えられる。
【００１７】制御論理回路ブロックはシュミットトリガ
回路ブロックとチャージポンプ回路ブロックとの間に置
かれ、その出力はシュミットトリガ回路ブロックからの
出力信号に応答して変化する。チャージポンプ回路ブロ
ックはＰＭＯＳポンプＵＰトランジスタおよびＮＭＯＳ
ポンプＤＯＷＮトランジスタからなっても良く、その場
合、制御論理回路ブロックの出力信号は、チャージポン
プ回路ブロックに対してそれらトランジスタをオンまた
はオフすることを命じる。
【００１８】電圧制御発振器（ＶＣＯ）はローパスフィ
ルタブロックの出力によって決定される周波数を持つ一
組の信号を発生するためのものである。それら一組の信
号は分周器に供給される。電圧制御発振器はバイアス発
生器（ＢＧ）と電流制御発振器（ＣＣＯ）から成る。
【００１９】分周器はＶＣＯの出力を分周比Ｎによって
分周し、その出力は位相比較器ブロックへ帰還信号とし
て供給される。
【００２０】次に、回路動作について説明する。位相同
期で、チャージポンプ回路内のＰＭＯＳポンプＵＰトラ
ンジスタはローパスフィルタに同じポンプＵＰ電流（Ｉ
pu）を送出し、そのＮＭＯＳポンプＤＯＷＮの片われは
放電（Ｉpd）する。ＰＬＬロック電圧がＧＮＤに近づく
とき、ＮＭＯＳポンプダウンドランジスタのドレイン−
ソース電圧（Ｖdsn ）は減少し、そのＰＭＯＳの片われ
のＶsdp （＝−Ｖdsp）電圧は増加する。ゆえに、ＮＭ
ＯＳトランジスタがＩpu＝Ｉpdの条件を満足するため
に、それはそのＰＭＯＳ片われよりも長い時間オンし続
けなければならない。同様に、ＰＬＬロック電圧がＶＤ
Ｄに近づくとき、ＰＭＯＳトランジスタはそのＮＭＯＳ
片われよりも長い時間オンし続けなければならない。こ
のオン時間の差の結果、位相比較器の入力で大きい定常
状態位相誤差を生じる。本発明によれば、シュミットト
リガ回路が、制御論理回路に対して、ＰＬＬロック電圧
に応答してチャージポンプ回路内のトランジスタのアス
ペクト比を変化させることを命じる。ゆえに、位相比較
器の入力での定常状態位相誤差は著しく減少される。
【００２１】
【実施例】図２は位相同期ループ回路の好ましい実施例
を示す。この図において、参照番号１は位相比較器ブロ
ックを示し、２はチャージポンプ回路ブロックを示し、
３はローパスフィルタブロックを示し、４は電圧制御発
振器を示し、５は分周器を示し、１２はシュミットトリ
ガ回路を示し、１７は制御論理回路ブロックを示す。
【００２２】位相比較器ブロック１は入力６Ａ，５Ａを
持ち、出力１Ａ，１Ｂを持つ。基準入力信号は入力６Ａ
に加えられる。分周したクロック信号（Ｆvco ／Ｎ）は
５Ａに加えられる。位相比較器ブロック１は、６Ａの位
相が５Ａのそれよりも進んでいるとき、ポンプＵＰ出力
１Ａで信号を発生するように働く。同様に、位相比較器
ブロック１は、６Ａの位相が５Ａのそれよりも遅れてい
るとき、ポンプＤＯＷＮ出力１Ｂを発生するように働
く。
【００２３】チャージポンプ回路ブロック２はポンプＵ
Ｐ入力１Ａ、ポンプＤＯＷＮ入力１Ｂ、および制御入力
１３〜１６を持つ。チャージポンプ回路ブロック２は、
出力信号１Ａおよび１Ｂ間の位相差に依存してローパス
フィルタブロック３の入力ノード２Ａを充電または放電
するように働く。信号２Ａはローパッスフィルタブロッ
ク３によってＤＣ（直流）出力電圧３Ａを生成するため
にフィルタされる。後者はシュミットトリガ回路ブロッ
ク１２とＶＣＯ４の両方に加えられる。
【００２４】シュミットトリガ回路ブロック１２は第１
のシュミットトリガ回路１２Ａと第２のシュミットトリ
ガ回路１２Ｂから成る。制御入力３Ａは第１のシュミッ
トトリガ回路１２Ａの出力信号Ｂを決定する。後者は正
および負のしきい値Ｖref1+とＶref1- を持つ。Ｖref1
＝（Ｖref1+ ＋Ｖref1- ）／２はチャージポンプ回路ブ
ロック２内のＭＯＳトランジスタＭＮ１およびＭＰ１の
電流電圧特性に依存する。（Ｖref1+ −Ｖref1- ）は信
号３Ａの温度および電圧係数ばかりでなくＰＬＬの減衰
定数ζに依存する。同様に、制御入力３Ａは第２のシュ
ミットトリガ回路１２Ｂの出力信号Ａを決定する。後者
は正および負のしきい値Ｖref2+ とＶref2- を持つ。Ｖ
ref2＝（Ｖref2+ ＋Ｖref2- ）／２はチャージポンプ回
路ブロック２内のＭＯＳトランジスタＭＮ１およびＭＰ
１の電流電圧特性に依存する。（Ｖref2+ −Ｖref2- ）
は信号３Ａの温度および電圧係数ばかりでなくＰＬＬの
減衰定数ζに依存する。
【００２５】制御論理回路ブロック１７は２つのインバ
ータ１７Ａおよび１７Ｂから成る。第１のシュミットト
リガ回路１２Ａの出力は制御出力信号１３（Ｂ）を規定
し、それはインバータ１７Ａの入力に接続されている。
第２のシュミットトリガ回路１２Ｂの出力は制御出力信
号１５（Ａ）を規定し、それはインバータ１７Ｂの入力
に接続されている。インバータ１７Ａおよび１７Ｂの出
力はそれぞれ制御出力信号１４および１６を規定する。
【００２６】電圧制御入力３ＡはＶＣＯ４の出力信号４
Ａの周波数を決定する。ＶＣＯ４はバイアス発生器（Ｂ
Ｇ）４Ａと電流制御発振器（ＣＣＯ）４Ｂから成る。分
周器５はＶＣＯ４と位相比較器ブロック１との間に置か
れている。分周器５は入力４Ａと出力信号５Ａとを持
ち、出力信号は位相比較器ブロック１に帰還信号として
加えられる。
【００２７】チャージポンプ回路ブロック２はバッファ
インバータ（８Ａ，８Ｂ）、インバータ９、スイッチバ
ンク（スイッチ１０Ａ〜１０Ｈ）、全振れバッファイン
バータ（１１Ａ〜１１Ｈ）、およびポンプトランジスタ
（ＭＰ１，ＭＮ１，ＭＰ１，ＭＮ２）から成る。バッフ
ァインバータ８Ａおよび８Ｂは位相比較器ブロック１か
らの信号１Ａをバッファして、スイッチ１０Ｂおよび１
０Ｆに供給する。同様に、インバータ９は位相比較器ブ
ロック１からの信号１Ｂをバッファおよび必要な反転を
与えて、スイッチ１０Ｃ〜１０Ｇに供給する。図２にお
ける一例のスイッチはＰＭＯＳトランジスタに並列に接
続されたＮＭＯＳトランジスタから成る。ポンプトラン
ジスタＭＰ１，ＭＮ１，ＭＰ２，ＮＮ２のゲートがオン
したときに全ＶＤＤ電圧に振れることを保証するため
に、全振れバッファインバータ（１１Ａ〜１１Ｈ）がス
イッチバンクとポンプトランジスタのゲートとの間に置
かれている。制御論理回路ブロック１７からスイッチ１
０Ａ〜１０Ｈに加えられる制御入力１３〜１６は、任意
のある時間でどのスイッチおよびゆえにどのポンプトラ
ンジスタをオンするかを決定する。
【００２８】スイッチ１０Ａがオンで、スイッチ１０Ｂ
がオフのとき、ＶＤＤに等しい電圧がポンプＵＰトラン
ジスタＭＰ１に加えれ、それによってそれをオフする。
対照的に、スイッチ１０Ａがオフで、スイッチ１０Ｂが
オンのとき、信号１ＡはポンプＵＰトランジスタＭＰ１
のゲートにバッファされる。信号１Ａが論理“高”レベ
ルから論理“低”レベルになるとき、トランジスタＭＰ
１はオンして、ノード２ＡをポンプＵＰ電流Ｉpu1 で充
電する。Ｉpu1 はノード２Ａでの電圧Ｖcpの変化に対し
て図３にプロットされている。Ｉpu1 はＶcp＝｜Ｖdsp
｜＝ＶＤＤの場合に最大で、Ｖcp＝｜Ｖdsp ｜＝ＧＮＤ
の場合に零に等しい。
【００２９】スイッチ１０Ｃがオンで、スイッチ１０Ｄ
がオフのとき、信号１Ｂは反転されて、ポンプＤＯＷＮ
トランジスタＭＮ１のゲートにバッファされる。信号１
Ｂが論理“高”レべルから論理“低”レベルになると
き、トランジスタＮＭ１はオンしてノード２Ａをポンプ
ＤＯＷＮ電流Ｉpd1 によって放電する。Ｉpd1 はノード
２Ａでの電圧Ｖcpの変化に対して図３にプロットされて
いる。Ｉpd1 はＶcp＝Ｖdsn ＝ＧＮＤの場合に零に等し
く、Ｖcp＝Ｖdsn ＝ＧＮＤの場合に最大である。対照的
に、スイッチ１０Ｃがオフで、スイッチ１０Ｄがオンの
とき、ＧＮＤがポンプＤＯＷＮトランジスタＭＮ１のゲ
ートに加えられ、それによってそれをオフする。
【００３０】スイッチ１０Ｅがオンで、スイッチ１０Ｆ
がオフのとき、ＶＤＤに等しい電圧がポンプＵＰトラン
ジスタＭＰ２に加えれ、それによってそれをオフする。
対照的に、スイッチ１０Ｅがオフで、スイッチ１０Ｆが
オンのとき、信号１ＡはポンプＵＰトランジスタＭＰ２
のゲートにバッファされる。信号１Ａが論理“高”レベ
ルから論理“低”レベルになるとき、トランジスタＭＰ
２はオンして、ノード２ＡをポンプＵＰ電流Ｉpu2 で充
電する。Ｉpu2 はノード２Ａでの電圧Ｖcpの変化に対し
て図３にプロットされている。Ｉpu2 （＜Ｉpu1 ）はＶ
cp＝｜Ｖdsp ｜＝ＶＤＤの場合に最大で、Ｖcp＝｜Ｖ
dsp ｜＝ＧＮＤの場合に零に等しい。
【００３１】スイッチ１０Ｇがオンで、スイッチ１０Ｈ
がオフのとき、信号１Ｂは反転されて、ポンプＤＯＷＮ
トランジスタＭＮ２のゲートにバッファされる。信号１
Ｂが論理“高”レべルから論理“低”レベルになると
き、トランジスタＮＭ２はオンしてノード２Ａをポンプ
ＤＯＷＮ電流Ｉpd2 によって放電する。Ｉpd2 はノード
２Ａでの出力電圧Ｖcpの変化に対して図３にプロットさ
れている。Ｉpd2 はＶcp＝Ｖdsn ＝ＧＮＤの場合に零に
等しく、Ｖcp＝Ｖdsn ＝ＧＮＤの場合に最大（Ｉpd2 ＜
Ｉpd1 ）である。対照的に、スイッチ１０Ｇがオフで、
スイッチ１０Ｈがオンのとき、ＧＮＤがポンプＤＯＷＮ
トランジスタＭＮ２のゲートに加えられ、それによって
それをオフする。
【００３２】制御入力１３〜１６はＰＬＬロック電圧３
Ａ（Ｖcnt ）に応答して変化する。Ｖcp＜Ｖref1のと
き、第１のシュミットトリガ回路の出力は“高”（Ｂ＝
“１”）で、第２のシュミットトリガ回路の出力は
“低”（Ａ＝“０”）である。この場合において、スイ
ッチ１０Ａ，１０Ｃ，１０Ｆ，１０Ｈはオンで、スイッ
チ１０Ｂ，１０Ｄ，１０Ｅ，１０Ｇはオフである。ゆえ
にＰＬＬロック電圧Ｖcnt ＝ＶcpがＧＮＤに近いとき、
トランジスタＭＮ１，ＭＰ２はオンで、ＭＮ２，ＭＰ１
はオフである。その結果として、ノード２Ａは電流Ｉ
pu2 によって充電され、電流Ｉpd1 によって放電され
る。図３において、Ｉpu2 はＧＮＤ≦Ｖcp≦ＶCP-の場
合にＩpd1 より明らかに大きい。この領域でロックする
ＰＬＬは大きい定常状態位相誤差を持つけれども、この
誤差は従来の場合よりも小さい。何故ならば、電流Ｉ
pu1 に対立するものとしての電流Ｉpu2 がＩpd1 と比較
されるからである。Ｖcp- ＜Ｖcp＜Ｖref1の場合、Ｉ
pd1 とＩpu2 はほぼ等しい。その結果としてこの領域で
は、定常状態位相誤差が小さい。
【００３３】Ｖref1≦Ｖcp≦Ｖref2のとき、両方のシュ
ミットトリガ回路の出力は“低”（Ａ＝Ｂ＝“０”）で
ある。この場合において、スイッチ１０Ｂ，１０Ｃ，１
０Ｅ，１０Ｈはオンし、スイッチ１０Ａ，１０Ｄ，１０
Ｆ，１０Ｇはオフである。それゆえにＰＬＬロック電圧
Ｖcnt ＝ＶcpがＶＤＤ／２のまわりに集中されていると
き、トランジスタＭＮ１，ＭＰ１はオンし、ＭＰ２，Ｍ
Ｎ２はオフする。その結果として、ノード２Ａは電流Ｉ
pu1 によって充電され、電流Ｉpd1 によって放電され
る。図３のこの領域において、Ｉpu1 とＩpd1 はほぼ等
しく、それゆえに、定常状態位相誤差は小さい。
【００３４】Ｖcp＞Ｖref2のとき、第１のシュミットト
リガ回路の出力は“低”（Ｂ＝“０”で、第２のシュミ
ットトリガ回路の出力は“高”（Ａ＝“１”）である。
この場合において、スイッチ１０Ｂ，１０Ｄ，１０Ｅ，
１０Ｇはオンで、スイッチ１０Ａ，１０Ｃ，１０Ｆ，１
０Ｈはオフである。それゆえにＰＬＬロック電圧Ｖcnt
＝ＶcpがＶＤＤに近いとき、トランジスタＭＰ１，ＭＮ
２はオンで、ＭＮ１，ＭＰ２はオフである。その結果と
して、ノード２Ａは電流Ｉpu1 によって充電され、電流
Ｉpd2 によって放電される。Ｖref2≦Ｖcp≦Ｖcp+ の場
合、Ｉpu1 とＩpd2 はほぼ等しい。それゆえにこの領域
において、定常状態位相誤差は小さい。Ｖcp+ ≦Ｖcp≦
ＶＤＤの場合、Ｉpd2 はＩpd1 より明らかに大きい。こ
の領域でロックするＰＬＬは大きい定常状態位相誤差を
持つけれども、この誤差は従来の場合におけるものより
も小さい。何故ならば、電流Ｉpd1 に対立するものとし
ての電流Ｉpd2 はＩpu1 と比較されるからである。図３
におけるＶcp- ≦Ｖcp≦Ｖcp+ はＰＬＬが小さい定常状
態位相誤差を達成することができるロック電圧の範囲を
表している。本発明の範囲を逸脱しない範囲内で、当業
者によって、図３に示されるよりもより広い範囲で小さ
い定常状態位相誤差を達成するＰＬＬ回路を容易に達成
することは明らかだろう（図８を参照）。
【００３５】図４は本発明の原理による位相同期ループ
回路の他の実施例を示す。この実施例は、第１のチャー
ジポンプ回路内のポンプトランジスタがすべての時間で
オンしていることが、図２のものから異なっている。シ
ュミットトリガ回路ブロックの出力に依存して、第２の
チャージポンプ回路内の２つのポンプトランジスタの一
方がオンして、第１のチャージポンプ回路内のＭＯＳト
ランジスタ間のバランスを改善している。ＰＬＬロック
電圧がＧＮＤに近いとき、第２のチャ−ジポンプ回路内
のＮＭＯＳポンプＤＯＷＮトランジスタはオンされる。
同様に、ＰＬＬロック電圧がＶＤＤに近いとき、第２の
チャージポンプ回路内のＰＭＯＳポンプトランジスタが
オンされる。それゆえ、この実施例はポンプ回路を減ら
すことなく、小さい定常状態位相誤差を達成する。対照
的に、図２に示された実施の形態は、ポンプ回路を減ら
すことによって小さい定常状態位相誤差を達成する。
【００３６】図５は本発明の原理による位相同期ループ
回路の他の実施例を示す。この実施の形態は、電流源が
ポンプトランジスタ（ＮＭＯＳおよびＰＭＯＳ）のソー
スとそれらそれぞれの電源（それぞれ、ＧＮＤおよびＶ
ＤＤ）との間に置かれていることで、図４のものから異
なっている。この実施例は、わずかな領域をオーバヘッ
ドのみで、図４に示された実施例よりもより小さい定常
状態位相誤差を達成する。
【００３７】図６に示される実施例（図２に示されたも
のと同じ）は既に詳細に説明した。図７に示される実施
例は、電流源がポンプトランジスタ（ＮＭＯＳおよびＰ
ＭＯＳ）のソースとそれらそれぞれの電源（それぞれ、
ＧＮＤおよびＶＤＤ）との間に置かれていることで、図
６のものから異なっている。この実施例は、わずかな領
域をオーバヘッドのみで、図６に示された実施例よりも
より小さい定常状態位相誤差を達成する。
【００３８】
【発明の効果】以上説明したように、本発明は、位相同
期ループ回路がＰＬＬロック電圧にかかわりなく非常に
小さい定常状態位相誤差を発生することを保証する。
【図面の簡単な説明】
【図１】本発明の原理に従った位相同期ループ回路を示
すブロック図である。
【図２】本発明に従った位相同期ループ回路の好ましい
実施例を示すブロック図である。
【図３】図２における実施例に基づく基本的な原理を示
す図である。
【図４】本発明の原理に従った位相同期ループ回路の他
の実施例を示すブロック図である。
【図５】本発明の原理に従った位相同期ループ回路のも
っと他の実施例を示すブロック図である。
【図６】本発明の原理に従った位相同期ループ回路の別
の実施例を示すブロック図である。
【図７】本発明の原理に従った位相同期ループ回路のも
っと別の実施例を示すブロック図である。
【図８】本発明の一般的な原理を図表で示す図である。
【図９】従来の位相同期ループ回路のブロック図であ
る。
【図１０】図９に示された従来の位相同期ループ回路の
動作波形を示す図である。
【図１１】図９の従来の位相同期ループ回路に使用され
るチャージポンプ回路を示す図である。
【図１２】何故図９に示す従来の位相同期ループ回路が
（ＰＬＬロック電圧に依存して）大きい定常状態位相誤
差をもつ理由を図示した図である。
【符号の説明】
１ 位相比較器ブロック ２ チャージポンプ回路ブロック ３ ローパスフィルタブロック ４ 電圧制御発振器（ＶＣＯ） ５ 分周器 ６ 基準入力端子 １２ シュミットトリガ回路ブロック １７ 制御論理回路ブロック

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 シュミットトリガ回路を利用して非常に
    小さい定常状態位相誤差を達成する位相同期ループ回路
    （ＰＬＬ回路）において、 少なくとも１つの位相比較器から成る位相比較器ブロッ
    クであって、前記位相比較器の各々は入力基準信号と帰
    還信号との間の位相差信号を検出するためのものであ
    る、前記位相比較器ブロックと、 前記位相比較器ブロックの出力信号に応じて充電又は放
    電を行うチャージポンプ回路ブロックと、 該チャージポンプ回路ブロックの出力電圧に結合された
    ローパスフィルタブロックと、 複数のシュミットトリガ回路からなるシュミットトリガ
    回路ブロックであって、各シュミットトリガ回路のヒス
    テリシスの量はＶＣＯ入力電圧の温度および電圧係数ば
    かりでなくＰＬＬ回路の減衰定数ζに依存し、ヒステリ
    シス曲線の中心点はチャージポンプ回路ブロックの電流
    電圧特性によってセットされ、シュミットトリガ回路ブ
    ロックの出力はＶＣＯ入力電圧に応じて変化する、前記
    シュミットトリガ回路ブロックと、 シュミットトリガ回路ブロックとチャージポンプ回路ブ
    ロックとの間に置かれる制御論理回路ブロックであっ
    て、その出力信号はシュミットトリガ回路ブロックの出
    力信号に応じて変化して、前記チャージポンプ回路ブロ
    ックを構成するトランジスタをオンまたはオフすること
    を命じる、前記制御論理回路ブロックと、 前記ローパスフィルタブロックの出力によって決定され
    る周波数を持つ一組の信号を発生するための電圧制御発
    振器（ＶＣＯ）であって、バイアス発生器（ＢＧ）と電
    流制御発振器（ＣＣＯ）とから成る前記電圧制御発振器
    と、 ＶＣＯの出力を分周比Ｎによって分周する分周器であっ
    て、その出力は前記位相比較器ブロックに前記帰還信号
    として供給される、前記分周器と、を備えた位相同期ル
    ープ回路。
  2. 【請求項２】 前記位相比較器ブロックは単一の位相比
    較器から成り、該単一の位相比較器は第１の入力、第２
    の入力、第１の出力、および第２の出力を持ち、 前記チャージポンプ回路ブロックは、第１のチャージポ
    ンプ回路と第２のチャージポンプ回路から成り、 前記第１のチャージポンプ回路は、 ゲート電圧が論理“高”レベルから論理“低”レベルに
    なるときに前記ローパスフィルタを充電するＰＭＯＳポ
    ンプＵＰトランジスタであって、そのソースはＶＤＤ電
    源に接続され、そのドレインは前記ローパスフィルタブ
    ロックの入力に接続された、前記ＰＭＯＳポンプＵＰト
    ランジスタと、 ゲート電圧が論理“低”レベルから論理“高”レベルに
    なるときに前記ローパスフィルタを放電するＮＭＯＳポ
    ンプＤＯＷＮトランジスタであって、そのソースはＧＮ
    Ｄに接続され、そのドレインは前記ローパスフィルタブ
    ロックの入力に接続された、前記ＮＭＯＳポンプＤＯＷ
    Ｎトランジスタと、 前記位相比較器の第１の出力から前記ＰＭＯＳポンプＵ
    Ｐトランジスタのゲートへ信号をバッファするバッファ
    インバータと、 前記位相比較器の第１の出力から前記ＮＭＯＳポンプＤ
    ＯＷＮトランジスタのゲートへ信号を反転して駆動する
    インバータとから成り、 前記第２のチャージポンプ回路は、 ゲート電圧が論理“高”レベルから論理“低”レベルに
    なるときに前記ローパスフィルタブロックを充電するＰ
    ＭＯＳポンプＵＰトランジスタであって、そのソースは
    前記ＶＤＤ電源に接続され、そのドレインは前記ローパ
    スフィルタブロックの入力に接続された、前記ＰＭＯＳ
    ポンプＵＰトランジスタと、 ゲート電圧が論理“低”レベルから論理“高”レベルに
    なるときに前記ローパスフィルタブロックを放電するＮ
    ＭＯＳポンプＤＯＷＮトランジスタであって、そのソー
    スはＧＮＤに接続され、そのドレインは前記ローパスフ
    ィルタブロックの入力に接続された、前記ＮＭＯＳポン
    プＤＯＷＮトランジスタとから成り、 前記シュミットトリガ回路ブロックは第１のシュミット
    トリガ回路と第２のシュミットトリガ回路から成り、 前記第１のシュミットトリガ回路は、Ｖref1+ で正しき
    い値をＶref1- で負しきい値を持ち、（Ｖref1+ −Ｖ
    ref1- ）はＶＣＯ入力電圧の温度および電圧特性ばかり
    でなくＰＬＬ回路の減衰定数ζに依存し、Ｖref1＝（Ｖ
    ref1+ ＋Ｖref1- ）／２は第１のチャージポンプ回路に
    おけるトランジスタの電流電圧特性によって決定され、
    Ｖref1はＶＤＤよりもＧＮＤに近く、 前記第２のシュミットトリガ回路は、Ｖref2+ で正しき
    い値をＶref2- で負しきい値を持ち、（Ｖref2+ −Ｖ
    ref2- ）はＶＣＯ入力電圧の温度および電圧特性ばかり
    でなくＰＬＬ回路の減衰定数ζに依存し、Ｖref2＝（Ｖ
    ref2+ ＋Ｖref2- ）／２は第１のチャージポンプ回路に
    おけるトランジスタの電流電圧特性によって決定され、
    Ｖref2はＧＮＤよりもＶＤＤに近く、 前記制御論理回路は２入力ＮＡＮＤゲートと２入力ＡＮ
    Ｄゲートから成り、前記ＡＮＤゲートの第１の入力は前
    記第２のシュミットトリガ回路の出力に接続され、前記
    ＮＡＮＤゲートの第２の入力は前記位相比較器の第１の
    出力の反転信号に接続され、前記ＡＮＤゲートの第１の
    入力は前記第１のシュミットトリガ回路の出力に接続さ
    れ、前記ＡＮＤゲートの第２の入力は前記位相比較器の
    第２の出力の反転信号に接続され、前記ＮＡＮＤゲート
    の出力は前記第２のチャージポンプ回路内のＰＭＯＳポ
    ンプＵＰトランジスタのゲートに接続され、前記ＡＮＤ
    ゲートの出力は前記第２のチャージオンプ回路内のＮＭ
    ＯＳポンプＤＯＷＮトランジスタのゲートに接続されて
    いる請求項１に記載の位相同期ループ回路。
  3. 【請求項３】 前記ポンプトランジスタ（ＮＭＯＳおよ
    びＰＭＯＳ）とそれらの各々の電源（それぞれＧＮＤお
    よびＶＤＤ）との間に電流源をさらに有する、請求項１
    に記載の位相同期ループ回路。
  4. 【請求項４】 前記チャージポンプ回路は、スイッチバ
    ンクと全振れバッファインバータとをさらに有し、 前記スイッチのゲートは前記制御論理回路の出力によっ
    て制御され、前記スイッチは、ある時間でＰＭＯＳポン
    プＵＰトランジスタとＮＭＯＳポンプＤＯＷＮトランジ
    スタのどれをオンするかを制御し、 前記全振れバッファインバータは前記スイッチとＰＭＯ
    ＳポンプＵＰトランジスタおよびＮＭＯＳポンプＤＯＷ
    Ｎトランジスタの両方のゲートとの間に置かれて、それ
    らトランジスタが全ＶＤＤ論理振れをするのを保証し、 前記制御論理回路は第１の入力、第２の入力、第１の出
    力、第２の出力、第３の出力、第４の出力を持ち、該制
    御論理回路は第１のインバータと第２のインバータとか
    ら成り、前記第１のインバータは前記第１のシュミット
    トリガ回路の出力と前記制御論理回路の第１の出力とに
    接続され、前記第２のインバータの入力は前記第２のシ
    ュミットトリガ回路の出力と前記制御論理回路の第３の
    出力とに接続され、前記第１のインバータの出力は前記
    制御論理回路の第２の入力に接続され、前記第２のイン
    バータの出力は前記制御論理回路の第４の出力に接続さ
    れている請求項２に記載の位相同期ループ回路。
  5. 【請求項５】 前記ポンプトランジスタ（ＮＭＯＳおよ
    びＰＭＯＳ）とそれら各電源（それぞれＧＮＤおよびＶ
    ＤＤ）との間に電流源をさらに有する請求項４に記載の
    位相同期ループ回路。
  6. 【請求項６】 前記ＶＣＯと前記位相比較器との間の前
    記分周器を取り除き、前記ＶＣＯの出力は、直接、前記
    位相比較器ブロックの前記帰還信号に接続されている、
    請求項１〜５のいずれか１つに記載の位相同期ループ回
    路。
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