KR100313498B1 - 동기검출회로를사용한피엘엘 - Google Patents

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Abstract

본 발명은 동기 검출 회로를 사용한 피엘엘(Phase-Locked Loop; PLL)에 관한 것으로, 특히 추가적인 위상 검출기(Phase Detector)를 사용하지 않기 때문에 칩면적을 줄이면서, 빠른 록인 시간을 가지고, 노이즈 특성을 향상시키기 위해, 입력신호를 입력받아 위상을 검출하여 업신호 및 다운신호를 출력하는 위상 주파수 검출기와, 상기 업신호와 다운신호를 입력받아 동기 여부를 검출하는 동기검출회로와, 상기 업신호와 다운신호를 펌핑하는 전하펌프와, 그 전하펌프에 의해 펌핑된 신호가 입력되는 임피던스가 작은 저항으로 구성된 제1 저역통과필터 및 임피던스가 큰 저항으로 구성된 제2 저역통과필터와, 그 제1, 제2 저역통과필터의 출력을 상기 동기검출회로의 출력에 의해 제어되어 각각 선택 출력하는 제1, 제2 스위칭수단과, 그 제1, 제2 스위칭수단의 공통 연결된 출력단과 접지전원전압 사이에 연결된 캐패시터와, 상기 제1, 제2 스위칭수단에 의해 선택 출력된 신호를 입력받아 상기 위상 주파수 검출기에 피드백 하는 전압제어 발진기를 포함하여 구성된다.

Description

동기검출회로를 사용한 피엘엘{PHASE-LOCKED LOOP(PLL) HAVING PHASE DETECTION CIRCUIT}
본 발명은 피엘엘(PLL)의 트레이드 오프(trade-off)되는 2 가지 특성인 지터 노이즈(jitter)와 록인 시간(locked-in time)의 지연을 줄이기 위한 동기검출회로를 사용한 피엘엘(PLL)에 관한 것으로, 특히 동기검출회로에 추가적인 위상검출기를 사용하지 않고, 동기검출회로를 간단한 논리회로로 구성하여 칩면적을 줄일 수 있도록 한 동기검출회로를 사용한 피엘엘(PLL)에 관한 것이다.
도 1은 종래 피엘엘(PLL)의 블록도로서, 이에 도시된 바와 같이 입력신호(IN)의 위상을 검출하는 메인 위상 검출기(1)와, 그 메인 위상 검출기(1)의 출력신호(Sinθe)를 입력받아 노이즈 대역폭을 줄이거나 록인 시간을 빠르게 하는 루프필터(2)와, 입력신호(IN)를 입력받아 동기(Lock) 상태를 검출하여 그에따른 신호를 상기 루프필터(2)에 출력하는 록 표시기(3)와, 상기 루프필터(2)의 출력에 따라 발진신호를 발생하여 상기 메인 위상 검출기(1)와 록 표시기(Lock Indicator)(3)에 피드백 하는 전압제어 발진기(Voltage Controlled Oscillator: VCO)(4)를 포함하여 구성된다.
상기 록 표시기(3)는 전압 제어 발진기(4)의 출력의 위상을 90°바꾸는 위상변환기(3-1)와, 입력신호(IN)와 위상변환기(3-1)의 출력을 코사인신호(cosθe)로 변환하는 쿼드 위상 검출기(3-2)와, 그 쿼드 위상 검출기(3-2)의 출력을 평활 하는 평활 필터(Smoothing Filter)(3-3)로 구성된다.
도 2는 상기 루프필터(2)의 상세 회로도로써 이에 도시된 바와 같이, 상기 메인 위상 검출기(1)의 출력이 한 단자에 인가되는 저항값이 작은 저항(RL) 및 저항값이 큰 저항(RH)과, 그 저항(RL, RH)의 다른 한 단자와 출력단자를 상기 록 표시기(3)의 평활 필터(3-3)의 출력신호에 의해 제어되어 선택적으로 연결하는 삼상 스위치(SW)와, 그 삼상 스위치(SW)의 출력단자와 접지 사이에 연결된 캐패시터(C)로 구성된다.
이와 같이 구성된 종래 피엘엘의 동작을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 입력신호(IN)가 피엘엘(PLL)에 입력되면, 메인 위상검출기(1)는 전압제어발진기(4)로부터 피드백 입력되는 발진신호에 의해 입력신호(IN)의 위상을 검출하여 사인신호(sinθe)를 루프필터(2)에 출력한다.
이때, 입력신호(IN)는 록 표시기(3)의 쿼드 위상 검출기(3-2)에 입력되고, 상기 전압제어발진기(4)의 발진신호를 위상변환기(3-1)를 통해 90°위상 변환된후 그 쿼드위상검출기(3-2)에 입력되어 코사인신호(cosθe)를 평활 필터(3-3)에 출력한다.
따라서, 피엘엘(PLL)이 동기(Lock) 되었을 경우, 쿼드 위상 검출기(3-2)의 코사인출력(cosθe)의 θe는 0。가 되어 코사인출력(cosθe) 값은 1이 된다. 즉, 출력이 1이 되어 평활 필터(3-3)의 출력에 의해 상기 루프필터(2)의 삼상 스위치(SW)를 저항값이 큰 저항(RH)에 연결시킨다.
반대로, 피엘엘(PLL)이 동기 되지 않았을 경우, 코사인출력(cosθe)의 θe는 90°가 되어 코사인출력(cosθe) 값은 0이 된다. 즉, 출력이 0이 되어 평활 필터(3-3)의 출력에 의해 상기 루프필터(2)의 삼상스위치(SW)를 저항값이 작은 저항(RL)에 연결시킨다.
상기와 같은 동작을 수행하는 이유는, 피엘엘(PLL)의 노이즈 대역폭이 작을수록 신호에 대한 노이즈 비율(SNR; Signal to Noise Ratio)이 좋아지므로, 노이즈 대역폭을 줄이기 위해 피엘엘(PLL)이 동기 되지 않았을 경우에는 루프필터(2)의 삼상스위치(SW)를 저항값이 작은 저항(RL)에 연결하고, 동기 되었을 경우에는 록 인(locked-in) 시간을 빠르게 하기 위해 저항값이 큰 저항(RH)에 연결하여야 하기 때문이다.
그러나, 이러한 스위칭 동작을 제어하기 위하여 쿼드 위상 검출기(3-2)를 추가적으로 사용하여야 하기 때문에 칩 면적이 증가하는 문제점이 발생한다.
따라서, 본 발명의 목적은 칩면적을 줄이면서 빠른 록인 시간을 가지고, 노이즈 특성을 향상시키는데 있다.
이와 같은 목적을 달성하기 위해 본 발명의 동기검출회로를 사용한 피엘엘은 입력신호와 피드백된 발진신호를 입력받아 위상을 검출하여 업신호 및 다운신호를 출력하는 위상 주파수 검출기와, 그 위상 주파수 검출기에서 출력되는 업신호와 다운신호를 입력받아 동기 여부를 검출하는 동기검출회로와, 상기 업신호와 다운신호를 펌핑하는 전하펌프와, 그 전하펌프에 의해 펌핑된 신호를 서로 다른 저항값으로 필터링하는 제1, 제2 저역통과필터와, 그 제1, 제2 저역통과필터의 출력을 상기 동기검출회로의 출력에 의해 제어되어 각각 선택 출력하는 제1, 제2 스위칭수단과, 그제1, 제2 스위칭수단의 출력단과 접지전원전압 사이에 공통 연결되어 스위칭 노이즈를 제거하는 캐패시터와, 상기 제1 스위칭수단 또는 제2 스위칭수단에 의해 선택 출력된 신호를 입력받아 그에따른 발진신호를 발생하여 상기 위상 검출기에 피드백 하는 전압제어 발진기를 포함하여 구성된 것을 특징으로 한다.
도 1은 종래 피엘엘의 블록도.
도 2는 도 1에 있어서, 루프 필터의 상세 회로도.
도 3은 본 발명 동기검출회로를 사용한 피엘엘의 회로도.
도 4는 본 발명의 또 다른 실시예인 동기검출회로를 사용한 피엘엘의 회로도.
***도면의주요부분에대한부호설명***
10: 위상 주파수 검출기 20: 동기검출회로
30:전하펌프 40: 전압제어 발진기
INV,INV1: 인버터 LR1,LR2,HR1,HR2: 저항
C: 캐패시터 NOR: 노아게이트
OR: 오아게이트 TB1,TB2: 삼상 버퍼
PM: 피모스 트랜지스터 NM: 엔모스 트랜지스터
TG1, TG2 : 전송게이트
도 3은 본 발명 동기검출회로를 사용한 피엘엘(PLL)의 블록도로서, 이에 도시된 바와 같이 피드백된 발진신호에 의해 입력신호(IN)의 위상을 검출하여 주파수 추적을 위한 업신호(UP)와 다운 신호(DN)를 출력하는 위상 주파수 검출기(10)와, 그 위상 주파수 검출기(10)에서 출력되는 업신호(UP)와 다운신호(DN)를 이용하여 피엘엘(PLL)이 동기 되었는지 여부를 검출하는 동기 검출 회로(20)와, 상기 위상 주파수 검출기(10)에서 출력되는 업신호(UP)와 다운신호(DN)를 펌핑하는 전하펌프(30)와, 그 전하펌프(30)에 의해 펌핑된 출력을 서로 다른 저항값으로 필터링하는 제1, 제2 저역통과필터(LPFL, LPFH)와, 상기 동기검출회로(20)의 출력에 의해 제어되어 상기 제1, 제2 저역통과필터(LPFL, LPFH)의 출력을 각각 선택적으로 스위칭 하는 제1, 제2 전송게이트(TG1,TG2)와, 그 제1, 제2 전송게이트(TG1,TG2)의 출력단과 접지전원전압 사이에 공통 연결되어 스위칭 노이즈를 제거하는 캐패시터(C)와, 상기 제1 전송게이트(TG1) 또는 제2 전송게이트(TG2)의 출력에 따라 발진신호를 발생하여 상기 위상 주파수 검출기(10)에 피드백 하는 전압제어발진기(40)를 포함하여 구성된다.
여기서, 상기 동기검출회로(20)는 상기 위상 주파수 검출기(10)에서 출력되는 업신호(UP)와 다운신호(DN)를 조합하는 노아게이트(NOR)와, 그 노아게이트(NOR)의 출력을 반전시키는 인버터(INV)로 구성된다.
상기 전하펌프(30)는 업신호(UP)를 반전시키는 인버터(INV1)와, 외부전원전압(VDD)과 접지전원전압 사이에 직렬 연결되고, 게이트에 상기 인버터(INV1)의 출력과 다운신호(DN)가 각각 인가되는 피모스 트랜지스터(PM) 및 엔모스 트랜지스터(NM)로 구성되어, 상기 피모스 트랜지스터(PM) 및 엔모스 트랜지스터(NM)의 공통 연결된 드레인에서 출력신호가 출력된다.
상기 제1 저역통과필터(LPFL)는 한 단자가 상기 전하펌프(30)의 출력단에 연결된 제1 저항(LR1)과, 그 제1 저항(LR1)의 다른 한 단자와 접지전원전압 사이에 연결된 제2 저항(LR2)으로 구성되어, 제1 저항(LR1)과 제2 저항(LR2)의 공통 연결된 단자에서 출력신호가 출력된다. 여기서, 상기 제1 저항(LR1)과 제2 저항(LR2)으로 임피던스가 작은 저항이 사용된다.
상기 제2 저역통과필터(LPFH)는 상기 제1 저역통과필터(LPFL)의 구성과 같지만, 제2 저역통과필터(LPFH)를 구성하는 제1 저항(HR1)과 제2 저항(HR2)으로 임피던스가 큰 저항이 사용된다.
이와 같이 구성된 본 발명 동기검출회로를 사용한 피엘엘(PLL)의 동작을 상세히 설명하면 다음과 같다.
먼저, 위상 주파수 검출기(10)는 전압제어발진기(40)로부터 피드백 입력되는 발진신호에 의해 입력신호(IN)의 위상을 검출하여 상기 전압제어발진기(40)의 출력에 따라 피엘엘을 입력신호(IN)에 동기 시키기 위한 업신호(UP)와 다운신호(DN)를 출력한다.
이어서, 전하펌프(30)는 상기 업신호(UP)와 다운신호(DN)를 펌핑하여 저역통과필터(LPFL, LPFH)에 출력한다. 이때, 임피던스가 작은 저항을 사용한 제1 저역통과필터(LPFL)와 임피던스가 큰 저항을 사용한 제2 저역통과필터(LPFH)의 출력신호들은, 상기 동기검출회로(20)의 노아게이트(NOR)에 의해 업신호(UP)와 다운신호(DN)를 조합한 신호 및 그 노아게이트(NOR)의 출력을 인버터(INV)에 의해 반전시킨 신호에 의해 제어되는 제1, 제2 전송게이트(TG1,TG2)에 의해 선택적으로 스위칭 된다.
따라서, 업신호(UP)와 다운신호(DN)가 서로 틀린 값을 가질 때, 즉 주파수 추적과정일 때에는, 상기 동기검출회로(20)의 노아게이트(NOR)의 출력이 "로우" 레벨이 되므로 제2 전송게이트(TG2)는 오프 되고, 제1 전송게이트(TG1)만 온 되어 로우 임피던스 저항을 사용한 제1 저역통과필터(LPFL)를 상기 캐패시터(C)에 연결하기 때문에 노이즈 대역폭을 줄이고, 주파수 추적 능력이 탁월하게 된다.
한편, 업신호(UP)와 다운신호(DN)가 모두 "0"일 때, 즉 피엘엘이 입력 주파수에 록이 되었을 때에는, 상기 동기검출회로(20)의 노아게이트(NOR)의 출력은 "하이" 레벨이 되므로 제1 전송게이트(TG1)는 오프 되고, 제2 전송게이트(TG2)만 온 되어 하이 임피던스 저항을 사용한 제2 저역통과필터(LPFH)를 상기 캐패시터(C)에 연결하기 때문에 록인 시간을 줄인다.
여기서, 상기와 같이 임피던스가 낮은 저항(LR)과 임피던스가 높은 저항(HR)을 함께 사용하는 이유는, 피엘엘(PLL)의 주파수 추적능력 또는 동기(Lock) 되는데 필요한 시간과, 피엘엘의 신호에 대한 노이즈 비율(SNR)이 트레이드 오프(trade-off) 관계를 가지기 때문이다.
노이즈 대역폭(Noise Bandwidth)을 BL이라 하면,
이며,
W3dB=KdKoKh=K로 나타낼 수 있는데, 여기서, Kd는 위상 주파수 비교기의 이득이고, Ko는 전압제어 발진기의 이득이며, Kh는 루프 필터의 이득이다.
또한, 루프필터의 이득은,
이다.
여기서, R1,R2는 임피던스가 작은 저항(LR1,LR2) 또는 임피던스가 큰 저항(HR1,HR2)의 저항치이고, 루프 필터 이득(Kh)이 작으면 작을수록 노이즈 특성이 좋아진다.
그러나, 피엘엘(PLL)이 입력 주파수를 쫓아가는 풀인 시간(pull-in time)을 "TP" 라고 하면, 풀인 시간(TP)은 1/K에 비례하며, 풀인 시간(TP) 값을 줄이기 위해서는 루프필터 이득(Kh)이 클수록 좋다. 즉, 입력 주파수를 추적하는 과정에서는 루프필터 이득(Kh)이 크도록 임피던스가 작은 저항을 사용하고, 피엘엘(PLL)이 동기가 되었을 때에는 위상 오차를 줄이고, 노이즈 특성을 좋게 하기 위해 루프필터 이득(Kh)이 작도록 임피던스가 큰 저항을 사용하게 되는데, 이때, 이러한 스위칭 동작을 제어하기 위해 본 발명의 동기검출회로를 사용한다.
제1, 제2 전송게이트(TG1,TG2)에 의해 선택적으로 스위칭된 제1저역통과필터(LPFL) 또는 제2 저역통과필터(LPFH)의 출력에 따라 전압제어발진기(40)에서 발진신호를 발생하여 위상 주파수 검출기(10)로 피드백 한다.
여기서, 상기 캐패시터(C)는 스위칭 노이즈를 제거하기 위해 사용된다.
따라서, 정상상태(Steady-State)에서 피엘엘은 신호에 대한 노이즈 비율(SNR)을 증가시켜 주파수 추적능력과 노이즈 특성 모두를 향상시킬 수 있다.
도 4는 본 발명 동기검출회로를 사용한 피엘엘의 또 다른 실시예로서, 이에 도시된 바와 같이 본 발명의 제1 실시예와 구성상에서는 같으나 단지 제1, 제2 스위칭수단 역할을 하는 제1, 제2 전송게이트(TG1,TG2) 대신에 제1, 제2 삼상 버퍼(TB1,TB2)를 사용하였다. 따라서, 상기 제1, 제2 삼상 버퍼(TB1,TB2)를 제어하기 위한 동기검출회로(20')는 상기 본 발명 제1 실시예의 동기검출회로(20)에서 사용한 노아게이트(NOR)와 인버터(INV) 대신에 오아게이트(OR)로 구성된다.
이와 같이 구성된 본 발명의 제2 실시예의 동작은 제1, 제2 삼상 버퍼(TB1,TB2)를 제어하기 위해 오아게이트(OR)의 출력이 사용되어 진다는 점 이외에는 본 발명의 제1 실시예의 동작과 동일하므로 여기서는 설명하지 않는다.
이상에서 상세히 설명한 바와같이 본 발명은 주파수 추적능력과 노이즈 특성 모두를 향상시키고, 록인 시간을 줄이기 위해 간단한 논리회로로 구성한 동기검출회로를 사용하기 때문에 칩면적을 줄여 집적도를 향상시킬 수 있는 효과가 있다.

Claims (3)

  1. 입력신호와 피드백된 발진신호를 입력받아 위상을 검출하여 업신호와 다운신호를 출력하는 위상 주파수 검출기와, 상기 업신호와 다운신호를 입력받아 동기 여부를 검출하는 동기검출회로와, 상기 업신호와 다운신호를 펌핑하는 전하펌프와, 상기 전하펌프의 출력신호를 서로 다른 저항값으로 필터링하는 제1, 제2 저역통과필터와, 상기 제1, 제2 저역통과필터의 출력을 상기 동기검출회로의 출력신호에 의해 제어되어 각각 선택 출력하는 제1, 제2 스위칭수단과, 상기 제1, 제2 스위칭수단의 출력단과 접지전원전압 사이에 공통 연결되어 스위칭 노이즈를 제거하는 캐패시터와, 상기 제1, 제2 스위칭수단에 의해 선택 출력된 신호를 입력받아 그에따른 발진신호를 발생하여 상기 위상 주파수 검출기에 피드백 하는 전압제어 발진기를 포함하여 구성된 것을 특징으로 하는 동기검출회로를 사용한 피엘엘.
  2. 제1 항에 있어서, 상기 동기검출회로는 업신호 및 다운신호를 부정 논리합 하는 노아게이트와, 그 노아게이트의 출력을 반전시키는 인버터로 구성되고, 상기 제1, 제2스위칭수단은 전송게이트로 구성된 것을 특징으로 하는 동기검출회로를 사용한 피엘엘.
  3. 제1 항에 있어서, 상기 동기검출회로는 업신호 및 다운신호를 논리합 하는 오아게이트로 구성되고, 상기 제1,제2스위칭 수단은 삼상버퍼로 구성된 것을 특징으로 하는 동기검출회로를 사용한 피엘엘.
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