JP3258313B2 - 集積回路フェーズロックドループ電荷ポンプ - Google Patents
集積回路フェーズロックドループ電荷ポンプInfo
- Publication number
- JP3258313B2 JP3258313B2 JP2000188102A JP2000188102A JP3258313B2 JP 3258313 B2 JP3258313 B2 JP 3258313B2 JP 2000188102 A JP2000188102 A JP 2000188102A JP 2000188102 A JP2000188102 A JP 2000188102A JP 3258313 B2 JP3258313 B2 JP 3258313B2
- Authority
- JP
- Japan
- Prior art keywords
- impulse
- signal
- phase
- impulses
- locked loop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000000295 complement effect Effects 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 claims description 7
- 230000007423 decrease Effects 0.000 claims description 5
- 230000001419 dependent effect Effects 0.000 claims description 5
- 238000005086 pumping Methods 0.000 claims 1
- 230000036962 time dependent Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ技術のア
ナログ集積回路、特にこの技術で集積部として構成され
るフェーズロックドループ（ＰＬＬ）において使用され
る電荷ポンプに関する。
ナログ集積回路、特にこの技術で集積部として構成され
るフェーズロックドループ（ＰＬＬ）において使用され
る電荷ポンプに関する。
【０００２】
【従来の技術】電荷ポンプは、定格条件においてＰＬＬ
誤差信号を打ち消すのに使用されるループである。一般
に、このポンプは、位相比較器（又は位相・周波数比較
器）とＰＬＬループフィルターとの間に接続され、本質
的に電流発生器から成る。この電流発生器は、比較器か
ら増加及び減少インパルスを受け取り、これらのパルス
の持続時間の差に比例した変化をフィルターコンデンサ
ーに生じさせる。フェーズロックドループに関する更な
る詳細は、J.G. Maneatis による文献「自己バイアス技
術に基づいた低ジッタープロセス独立ＤＬＬ及びＰＬＬ
(Low-Jitter Process Independent DLL and PLL Based
on Self-Biased Technique) 」（IEEE Journal of Soli
d State Circuit 、第３１巻、第３１号、１９９６年１
１月、１７２３頁以降）、及びI. Novof他による文献
「１５〜２４０ＭＨｚロック範囲及び±５０ｐｓジッタ
ーの完全集積ＣＭＯＳフェーズロックドループ(Fully I
ntegrated CMOS Phase-Locked Loop with 15 to 240 MH
z Locking Range and ±50 psJitter) 」（ISCCC Diges
t Technical Papers 、第１１２頁以降、１９９５年２
月）から得られる。両文献ともＰＬＬ発振器に対する差
動制御構造を記載する。
誤差信号を打ち消すのに使用されるループである。一般
に、このポンプは、位相比較器（又は位相・周波数比較
器）とＰＬＬループフィルターとの間に接続され、本質
的に電流発生器から成る。この電流発生器は、比較器か
ら増加及び減少インパルスを受け取り、これらのパルス
の持続時間の差に比例した変化をフィルターコンデンサ
ーに生じさせる。フェーズロックドループに関する更な
る詳細は、J.G. Maneatis による文献「自己バイアス技
術に基づいた低ジッタープロセス独立ＤＬＬ及びＰＬＬ
(Low-Jitter Process Independent DLL and PLL Based
on Self-Biased Technique) 」（IEEE Journal of Soli
d State Circuit 、第３１巻、第３１号、１９９６年１
１月、１７２３頁以降）、及びI. Novof他による文献
「１５〜２４０ＭＨｚロック範囲及び±５０ｐｓジッタ
ーの完全集積ＣＭＯＳフェーズロックドループ(Fully I
ntegrated CMOS Phase-Locked Loop with 15 to 240 MH
z Locking Range and ±50 psJitter) 」（ISCCC Diges
t Technical Papers 、第１１２頁以降、１９９５年２
月）から得られる。両文献ともＰＬＬ発振器に対する差
動制御構造を記載する。
【０００３】一般に、電荷ポンプは、ループ入力の小さ
な位相誤差に対してさえ動作を開始するのが望まれるの
で、その感度は重要な要件である。小さな位相誤差は、
持続時間においてポンプに与えられる２つのインパルス
間の非常に小さな差に対応し、すなわち非常に短い持続
時間のループフィルター制御信号に対応する。ポンプを
集積回路として実現する際、理想的な回路コンポーネン
ト特性からの大きな逸脱が避けられないことを原因とし
て、非常に短いインパルスの場合に導入される補正が予
測できないので制御が難しいことが分かった。さらに、
ＰＬＬ発振器が異なるモードで制御されるならば（ジッ
ターを抑えるのに通常採用される解決策）、制御信号の
各々による効果は加え合わされて、補正の不定性を増
す。
な位相誤差に対してさえ動作を開始するのが望まれるの
で、その感度は重要な要件である。小さな位相誤差は、
持続時間においてポンプに与えられる２つのインパルス
間の非常に小さな差に対応し、すなわち非常に短い持続
時間のループフィルター制御信号に対応する。ポンプを
集積回路として実現する際、理想的な回路コンポーネン
ト特性からの大きな逸脱が避けられないことを原因とし
て、非常に短いインパルスの場合に導入される補正が予
測できないので制御が難しいことが分かった。さらに、
ＰＬＬ発振器が異なるモードで制御されるならば（ジッ
ターを抑えるのに通常採用される解決策）、制御信号の
各々による効果は加え合わされて、補正の不定性を増
す。
【０００４】別の問題は、集積プロセスに依存した技術
的な理由により、フィルターが相対的に小さな容量のコ
ンデンサーを含むことである。よって、原理的にはフィ
ルターの抵抗が安定性を理由として相対的に高くなり、
それにより、フィルター制御信号の短かすぎる持続時間
により生じる不定性に加えてシステムの故障を引き起こ
し得る。この最後の問題は、抵抗の無いフィルターを設
けることにより、及び上記２つの文献、特にNovof 他に
よるものに記載のように、例えば補助ポンプにより発生
された別の制御信号をループ発振器に与えることにより
解決された。しかしながら、この制御信号は短い持続時
間のインパルス信号であり、発振器の動作を乱す。
的な理由により、フィルターが相対的に小さな容量のコ
ンデンサーを含むことである。よって、原理的にはフィ
ルターの抵抗が安定性を理由として相対的に高くなり、
それにより、フィルター制御信号の短かすぎる持続時間
により生じる不定性に加えてシステムの故障を引き起こ
し得る。この最後の問題は、抵抗の無いフィルターを設
けることにより、及び上記２つの文献、特にNovof 他に
よるものに記載のように、例えば補助ポンプにより発生
された別の制御信号をループ発振器に与えることにより
解決された。しかしながら、この制御信号は短い持続時
間のインパルス信号であり、発振器の動作を乱す。
【０００５】
【発明が解決しようとする課題】本発明により、非常に
短いインパルスをループフィルターと発振器に与える必
要のない電荷ポンプが提供される。
短いインパルスをループフィルターと発振器に与える必
要のない電荷ポンプが提供される。
【０００６】
【課題を解決するための手段】本発明により、フェーズ
ロックドループ制御用の電流信号を発生するためのフェ
ーズロックドループ電荷ポンプであって、該フェーズロ
ックドループにおいては、位相検出器が前記ポンプに第
１及び第２インパルスを周期的に与え、これらのパルス
の放出時間は、入力信号の位相比に依存し、かつ、ルー
プ出力の大きさの増加又は減少をそれぞれ制御すべく用
いられ、前記ポンプが、 （ア）前記第１及び第２インパルスの同時存在を認識
し、かつ、このような同時存在を表す第３インパルスを
発生するための論理ゲート、 （イ）前記第３インパルスを受け取り、前記第１及び第
２インパルスの最小持続時間より長く、これらのインパ
ルスの繰り返し周期より短い事前設定された期間の後に
前記第３インパルスを再放出する遅延素子、 （ウ）第１及び第２インパルスによりそれぞれ作動され
る第１及び第２積分器回路であって、前記第３インパル
スにより作動解除され、また、前記第１及び第２インパ
ルスの放出時間に関係した大きさを有し且つその放出時
間と事前設定した時間間隔の持続時間に依存した持続時
間を有する信号を発生する前記第１及び第２積分器回
路、及び （エ）第１及び第２積分器回路の出力に接続された減算
手段であって、これら２つの積分器回路の出力信号間の
大きさの差を表す１対の相補的な電流信号を発生する前
記減算手段、を含むことを特徴とする前記フェーズロッ
クドループの制御用の電流信号を発生するためのフェー
ズロックドループ電荷ポンプが提供される。
ロックドループ制御用の電流信号を発生するためのフェ
ーズロックドループ電荷ポンプであって、該フェーズロ
ックドループにおいては、位相検出器が前記ポンプに第
１及び第２インパルスを周期的に与え、これらのパルス
の放出時間は、入力信号の位相比に依存し、かつ、ルー
プ出力の大きさの増加又は減少をそれぞれ制御すべく用
いられ、前記ポンプが、 （ア）前記第１及び第２インパルスの同時存在を認識
し、かつ、このような同時存在を表す第３インパルスを
発生するための論理ゲート、 （イ）前記第３インパルスを受け取り、前記第１及び第
２インパルスの最小持続時間より長く、これらのインパ
ルスの繰り返し周期より短い事前設定された期間の後に
前記第３インパルスを再放出する遅延素子、 （ウ）第１及び第２インパルスによりそれぞれ作動され
る第１及び第２積分器回路であって、前記第３インパル
スにより作動解除され、また、前記第１及び第２インパ
ルスの放出時間に関係した大きさを有し且つその放出時
間と事前設定した時間間隔の持続時間に依存した持続時
間を有する信号を発生する前記第１及び第２積分器回
路、及び （エ）第１及び第２積分器回路の出力に接続された減算
手段であって、これら２つの積分器回路の出力信号間の
大きさの差を表す１対の相補的な電流信号を発生する前
記減算手段、を含むことを特徴とする前記フェーズロッ
クドループの制御用の電流信号を発生するためのフェー
ズロックドループ電荷ポンプが提供される。
【０００７】本発明はまた、本発明によるポンプを使用
してループフィルターの制御電流信号を発生するための
方法であって、 （ア）前記第１及び第２インパルスの同時存在を認識
し、この同時存在を表す第３インパルスを発生し、 （イ）前記第１及び第２インパルスの最小持続時間より
長く、これらのインパルスの周期より短い時間から成る
事前設定された期間だけ前記第３インパルスを遅延さ
せ、 （ウ）前記第１及び第２インパルスをそれぞれの第１及
び第２電圧信号に変換し、この際、該信号は、前記第１
及び第２インパルスの放出時間に関係した大きさを有
し、この放出時間及び事前設定した時間間隔の持続時間
に依存した持続時間を有し、 （エ）前記第１及び第２電圧信号から、それらの差を表
す１対の相補的な電流信号を得てループフィルターを制
御する、操作を含むことを特徴とする前記方法に関係す
る。
してループフィルターの制御電流信号を発生するための
方法であって、 （ア）前記第１及び第２インパルスの同時存在を認識
し、この同時存在を表す第３インパルスを発生し、 （イ）前記第１及び第２インパルスの最小持続時間より
長く、これらのインパルスの周期より短い時間から成る
事前設定された期間だけ前記第３インパルスを遅延さ
せ、 （ウ）前記第１及び第２インパルスをそれぞれの第１及
び第２電圧信号に変換し、この際、該信号は、前記第１
及び第２インパルスの放出時間に関係した大きさを有
し、この放出時間及び事前設定した時間間隔の持続時間
に依存した持続時間を有し、 （エ）前記第１及び第２電圧信号から、それらの差を表
す１対の相補的な電流信号を得てループフィルターを制
御する、操作を含むことを特徴とする前記方法に関係す
る。
【０００８】
【発明の実施の形態】図１では、フェーズロックドルー
プは本質的に、以下の（あ）〜（お）から成る。 （あ）位相（又は位相・周波数）比較器１。ロックすべ
き基準信号を第１入力１０にて受け取り、制御信号を第
２入力１１にて受け取り、１対の電圧インパルス（以下
「インパルスＵ、Ｄ」ともいう。）を出力１２、１３に
て発生する。周期で平均したその持続時間は、入力信号
の位相差を表す。 （い）１対の相補的な電流信号を出力２ａ、２ｂにて発
生する電荷ポンプ２。その平均値は２つのインパルス
Ｕ、Ｄの持続時間の差に関係している。 （う）１対のループフィルター３ａ、３ｂ。その各々が
ポンプ２の出力２ａ、２ｂの一つに接続され、対応する
出力に存在する信号を受け取る。これらのフィルター
は、抵抗機能がポンプと発振器間の適切な接続によりシ
ミュレートされる際にはコンデンサーのみから成ると考
えられる。 （え）発振器４。これは、ループフィルター３ａ、３ｂ
の出力信号、及び電流ポンプからの線２ｃ、２ｄ上の別
の１対の相補信号の両方により駆動され、ループの出力
信号を発生する。この相補信号は、フィルター３ａ、３
ｂにおける抵抗の不足を補償するものである。 （お）第１周波数分割器５。発振器４の出力信号に作用
し、その出力が比較器１の第２入力に送られる。
プは本質的に、以下の（あ）〜（お）から成る。 （あ）位相（又は位相・周波数）比較器１。ロックすべ
き基準信号を第１入力１０にて受け取り、制御信号を第
２入力１１にて受け取り、１対の電圧インパルス（以下
「インパルスＵ、Ｄ」ともいう。）を出力１２、１３に
て発生する。周期で平均したその持続時間は、入力信号
の位相差を表す。 （い）１対の相補的な電流信号を出力２ａ、２ｂにて発
生する電荷ポンプ２。その平均値は２つのインパルス
Ｕ、Ｄの持続時間の差に関係している。 （う）１対のループフィルター３ａ、３ｂ。その各々が
ポンプ２の出力２ａ、２ｂの一つに接続され、対応する
出力に存在する信号を受け取る。これらのフィルター
は、抵抗機能がポンプと発振器間の適切な接続によりシ
ミュレートされる際にはコンデンサーのみから成ると考
えられる。 （え）発振器４。これは、ループフィルター３ａ、３ｂ
の出力信号、及び電流ポンプからの線２ｃ、２ｄ上の別
の１対の相補信号の両方により駆動され、ループの出力
信号を発生する。この相補信号は、フィルター３ａ、３
ｂにおける抵抗の不足を補償するものである。 （お）第１周波数分割器５。発振器４の出力信号に作用
し、その出力が比較器１の第２入力に送られる。
【０００９】図２は、１つのフィルター３ａ、３ｂに関
し、従来ポンプの入力及び出力信号を示す。線１１上の
信号は線１０上の信号に対して遅延しており、そのため
線１２上のインパルスＵは線１３上のインパルスに対し
て位相差に等しい時間αだけ先行し、インパルスＵとＤ
は時間Δの間は同時に存在すると仮定される。周波数合
成器やクロック信号回復回路のような一般的なＰＬＬ用
途においては、電荷ポンプ２は、１０ｐｓより小さいα
値にて正しく動作しなければならず、Δの値は数百ピコ
秒（例えば４００ｐｓ）とできる。よって、ポンプ２の
出力に存在する信号の特徴がインパルス状であるのは明
らかである。
し、従来ポンプの入力及び出力信号を示す。線１１上の
信号は線１０上の信号に対して遅延しており、そのため
線１２上のインパルスＵは線１３上のインパルスに対し
て位相差に等しい時間αだけ先行し、インパルスＵとＤ
は時間Δの間は同時に存在すると仮定される。周波数合
成器やクロック信号回復回路のような一般的なＰＬＬ用
途においては、電荷ポンプ２は、１０ｐｓより小さいα
値にて正しく動作しなければならず、Δの値は数百ピコ
秒（例えば４００ｐｓ）とできる。よって、ポンプ２の
出力に存在する信号の特徴がインパルス状であるのは明
らかである。
【００１０】図３は、ポンプの機能図を示す。比較器１
の出力１２、１３に存在するインパルスＵ、Ｄは、それ
ぞれ１対の積分器２１、２２の第１入力（充電入力）と
ＡＮＤゲート２３の２つの入力に与えられる。ＡＮＤゲ
ート２３の出力は、遅延素子２４（例えば１対のインバ
ーター）に接続される。遅延素子２４は、ＡＮＤゲート
により与えられる信号に遅延ｔ0 を与える。この遅延ｔ
0 は、２つのインパルスＵ、Ｄが同時に存在する期間よ
り長くなければならず、よって、これらが同じ時間に終
了することを考慮すると、これら２つのうち短い方の持
続時間より長くなければならない。この持続時間は、本
発明の明細書及び特許請求の範囲において述べた「最小
持続時間」である。遅延素子２４の出力２５は、２つの
積分器２１、２２の第２入力（放電入力）に接続され
る。積分器の出力２６、２７は、それぞれ差動増幅器２
８の２つの入力に接続される。差動増幅器２８は、１対
の相補的な電流出力信号を発生するための手段に接続さ
れる（差動出力の場合を想定）。その出力信号の各々は
位相差に比例している。図面の参照を容易にするため
に、これらの手段は、増幅器内部において電流発生器の
シンボルにより示される。増幅器２８の出力信号は、ぞ
れぞれの電流ミラー装置２９ａ、２９ｂに与えられる。
電流ミラー装置２９ａ、２９ｂは、異なる２つの電流出
力信号を与え、これらはそれぞれフィルター制御信号２
ａ、２ｂと発振器用の別の制御信号２ｃ、２ｄである。
の出力１２、１３に存在するインパルスＵ、Ｄは、それ
ぞれ１対の積分器２１、２２の第１入力（充電入力）と
ＡＮＤゲート２３の２つの入力に与えられる。ＡＮＤゲ
ート２３の出力は、遅延素子２４（例えば１対のインバ
ーター）に接続される。遅延素子２４は、ＡＮＤゲート
により与えられる信号に遅延ｔ0 を与える。この遅延ｔ
0 は、２つのインパルスＵ、Ｄが同時に存在する期間よ
り長くなければならず、よって、これらが同じ時間に終
了することを考慮すると、これら２つのうち短い方の持
続時間より長くなければならない。この持続時間は、本
発明の明細書及び特許請求の範囲において述べた「最小
持続時間」である。遅延素子２４の出力２５は、２つの
積分器２１、２２の第２入力（放電入力）に接続され
る。積分器の出力２６、２７は、それぞれ差動増幅器２
８の２つの入力に接続される。差動増幅器２８は、１対
の相補的な電流出力信号を発生するための手段に接続さ
れる（差動出力の場合を想定）。その出力信号の各々は
位相差に比例している。図面の参照を容易にするため
に、これらの手段は、増幅器内部において電流発生器の
シンボルにより示される。増幅器２８の出力信号は、ぞ
れぞれの電流ミラー装置２９ａ、２９ｂに与えられる。
電流ミラー装置２９ａ、２９ｂは、異なる２つの電流出
力信号を与え、これらはそれぞれフィルター制御信号２
ａ、２ｂと発振器用の別の制御信号２ｃ、２ｄである。
【００１１】図面の参照を容易にするために、差動構造
部分のコモンモード電圧を調整するための手段は図示さ
れていない。これらの手段は、このような構造を有する
全ての回路に与えられ革新的な特徴を与えるものではな
いので、その説明は必要ないであろう。いずれにして
も、その実施例が上記Novof 他による文献に記載されて
いる。
部分のコモンモード電圧を調整するための手段は図示さ
れていない。これらの手段は、このような構造を有する
全ての回路に与えられ革新的な特徴を与えるものではな
いので、その説明は必要ないであろう。いずれにして
も、その実施例が上記Novof 他による文献に記載されて
いる。
【００１２】図４から分かるように、ＣＭＯＳ技術の回
路２１、２２は、下記（あ）〜（う）を含む。 （あ）第１ｎ型トランジスターＴ１。これは、電流発生
器を構成し、グランドに接続されたソース電極を備え
る。 （い）第２ｐ型トランジスターＴ２。これは、コンデン
サーを構成し、電圧Ｖｄｄに接続されたプレートを備え
る。 （う）スイッチとして動作する第３及び第４トランジス
ターＴ３、Ｔ４。第３トランジスターＴ３は、線１２
（又は１３）に存在する信号Ｕ（又はＤ）により導通
し、第４トランジスターＴ４は、線２５に存在する放電
信号により導通する。
路２１、２２は、下記（あ）〜（う）を含む。 （あ）第１ｎ型トランジスターＴ１。これは、電流発生
器を構成し、グランドに接続されたソース電極を備え
る。 （い）第２ｐ型トランジスターＴ２。これは、コンデン
サーを構成し、電圧Ｖｄｄに接続されたプレートを備え
る。 （う）スイッチとして動作する第３及び第４トランジス
ターＴ３、Ｔ４。第３トランジスターＴ３は、線１２
（又は１３）に存在する信号Ｕ（又はＤ）により導通
し、第４トランジスターＴ４は、線２５に存在する放電
信号により導通する。
【００１３】図５は、回路２１、２２により発生される
信号の傾向を図２で考慮した同じ位相差にて示す。よっ
て、線１０〜１３上の信号は図２と同じである。線２５
及び２６〜２７は、名称番号と共に線上の電圧の挙動を
示す。本発明の動作をよりよく説明するために、線２
６、２７上の２つの信号が重ねて示されている。回路２
１は信号Ｕの到着時に作動される、すなわち、トランジ
スターＴ３が導通し、コンデンサーＴ２が電流発生器Ｔ
１を介して充電を開始する。線２６に存在する電圧は、
インパルスＵの持続時間の終わりにて最小値ＶU に到達
するまで、直線的に減少する。遅延αにより、回路２２
に対しても同じ状況が発生し、そのコンデンサーＴ２は
充電して線２７上の電圧は値ＶD に到達する。時間間隔
Δの終わりにて、２つの回路のスイッチＴ３が開くので
トランジスターＴ４は使用不可となり、電圧ＶU 、ＶD
は、遅延素子２４により発生される信号が到着する時間
間隔ｔ0 の終わりまで変わらないでいる。この時間全て
の間、差動増幅器２８は、ＶU −ＶD に比例する信号
（又は差動出力の場合には各々がＶU −ＶD に比例する
１対の相補信号）、すなわち、フィルターを制御するの
に使用される位相差に比例する信号を発生する。時間間
隔ｔ0 の終わりにて、線２５上の信号によりトランジス
ターＴ４は導通し、それによりコンデンサーＴ２は放電
して初期電圧Ｖｄｄに戻る。
信号の傾向を図２で考慮した同じ位相差にて示す。よっ
て、線１０〜１３上の信号は図２と同じである。線２５
及び２６〜２７は、名称番号と共に線上の電圧の挙動を
示す。本発明の動作をよりよく説明するために、線２
６、２７上の２つの信号が重ねて示されている。回路２
１は信号Ｕの到着時に作動される、すなわち、トランジ
スターＴ３が導通し、コンデンサーＴ２が電流発生器Ｔ
１を介して充電を開始する。線２６に存在する電圧は、
インパルスＵの持続時間の終わりにて最小値ＶU に到達
するまで、直線的に減少する。遅延αにより、回路２２
に対しても同じ状況が発生し、そのコンデンサーＴ２は
充電して線２７上の電圧は値ＶD に到達する。時間間隔
Δの終わりにて、２つの回路のスイッチＴ３が開くので
トランジスターＴ４は使用不可となり、電圧ＶU 、ＶD
は、遅延素子２４により発生される信号が到着する時間
間隔ｔ0 の終わりまで変わらないでいる。この時間全て
の間、差動増幅器２８は、ＶU −ＶD に比例する信号
（又は差動出力の場合には各々がＶU −ＶD に比例する
１対の相補信号）、すなわち、フィルターを制御するの
に使用される位相差に比例する信号を発生する。時間間
隔ｔ0 の終わりにて、線２５上の信号によりトランジス
ターＴ４は導通し、それによりコンデンサーＴ２は放電
して初期電圧Ｖｄｄに戻る。
【００１４】上記記載のことは、インパルスＤがインパ
ルスＵに先行するときにも適切な変更を加えて適用でき
ることは明らかである。回路２１、２２は実際には時間
−電圧変換器である。信号ＵとＤの発生時間の差は、実
際には電圧差［ＶU −ＶD ］に変換される。この電圧差
は、所望の長さ（明らかに線１０及び１１上の信号の周
期より短い）とし得る時間だけ持続し、インパルスＵ、
Ｄの最大持続時間と時間ｔ0 の総和により与えられる。
Ｔ１〜Ｔ４コンポーネントから構成できる回路２１、２
２のレベルにおいて、速度の観点から実行を促進するた
めに要求されるのは速い応答のみである。というのは、
それらはローカルに使用されるだけの制御信号を発生し
なければならないからであり、このため、大きな頑強性
(robustness)は要求されない。
ルスＵに先行するときにも適切な変更を加えて適用でき
ることは明らかである。回路２１、２２は実際には時間
−電圧変換器である。信号ＵとＤの発生時間の差は、実
際には電圧差［ＶU −ＶD ］に変換される。この電圧差
は、所望の長さ（明らかに線１０及び１１上の信号の周
期より短い）とし得る時間だけ持続し、インパルスＵ、
Ｄの最大持続時間と時間ｔ0 の総和により与えられる。
Ｔ１〜Ｔ４コンポーネントから構成できる回路２１、２
２のレベルにおいて、速度の観点から実行を促進するた
めに要求されるのは速い応答のみである。というのは、
それらはローカルに使用されるだけの制御信号を発生し
なければならないからであり、このため、大きな頑強性
(robustness)は要求されない。
【００１５】図６は、差動増幅器２８（トランジスター
Ｔ５〜Ｔ９を含む）と電流ミラー装置２９ａ、２９ｂ
（それぞれトランジスターＴ１０〜Ｔ１９及びＴ２０〜
Ｔ２９を含む）の回路を示す。電流ミラー装置２９ａ、
２９ｂの各々は、１対の分離ステージを各々が備えた１
対のミラーから構成される。各対においける２つのミラ
ーは、それぞれ出力２ａ、２ｃ及び２ｂ、２ｄ上に電流
信号を発生する。実際には、線２ａ上に信号を発生する
ために、増幅器トランジスターＴ８の出力電圧が、ミラ
ートランジスターＴ１０のゲートに加えられる。ミラー
トランジスターＴ１０のドレイン電流は、対の分離ステ
ージＴ１１〜Ｔ１３及びトランジスターＴ１４を介して
出力電流に変換される。同様に、線２ｃに電流を発生す
るために、増幅器トランジスターＴ８の出力電圧がミラ
ートランジスターＴ１５のゲートに加えられる。ミラー
トランジスターＴ１５のドレイン電流は、対の分離ステ
ージＴ１６〜Ｔ１８及びトランジスターＴ１９を介して
出力電流に変換される。トランジスターＴ９の電圧から
開始して線２ｂ、２ｄに電流を発生するために、同じレ
イアウトが繰り返される。
Ｔ５〜Ｔ９を含む）と電流ミラー装置２９ａ、２９ｂ
（それぞれトランジスターＴ１０〜Ｔ１９及びＴ２０〜
Ｔ２９を含む）の回路を示す。電流ミラー装置２９ａ、
２９ｂの各々は、１対の分離ステージを各々が備えた１
対のミラーから構成される。各対においける２つのミラ
ーは、それぞれ出力２ａ、２ｃ及び２ｂ、２ｄ上に電流
信号を発生する。実際には、線２ａ上に信号を発生する
ために、増幅器トランジスターＴ８の出力電圧が、ミラ
ートランジスターＴ１０のゲートに加えられる。ミラー
トランジスターＴ１０のドレイン電流は、対の分離ステ
ージＴ１１〜Ｔ１３及びトランジスターＴ１４を介して
出力電流に変換される。同様に、線２ｃに電流を発生す
るために、増幅器トランジスターＴ８の出力電圧がミラ
ートランジスターＴ１５のゲートに加えられる。ミラー
トランジスターＴ１５のドレイン電流は、対の分離ステ
ージＴ１６〜Ｔ１８及びトランジスターＴ１９を介して
出力電流に変換される。トランジスターＴ９の電圧から
開始して線２ｂ、２ｄに電流を発生するために、同じレ
イアウトが繰り返される。
【００１６】留意すべきは、理論的には出力電流がトラ
ンジスターＴ１０、Ｔ１５又はＴ２０、Ｔ２５それぞれ
により直接引き出され得ることである（従って、図３内
のブロック２８として示される電流発生器を構成す
る）。これらのトランジスターは、十分に速い応答を保
証すべく小さいトランジスターＴ８、Ｔ９と実質的に同
様の特性を有さなければならないのであるが、トランジ
スターＴ１０、Ｔ１５又はＴ２０、Ｔ２５は電流発生器
として満足な挙動を示さない。それが、ミラーＴ１１〜
Ｔ１４、Ｔ１６〜Ｔ１９（Ｔ２１〜Ｔ２４、Ｔ２６〜Ｔ
２９）を導入するのが得策であると考えた理由である。
ンジスターＴ１０、Ｔ１５又はＴ２０、Ｔ２５それぞれ
により直接引き出され得ることである（従って、図３内
のブロック２８として示される電流発生器を構成す
る）。これらのトランジスターは、十分に速い応答を保
証すべく小さいトランジスターＴ８、Ｔ９と実質的に同
様の特性を有さなければならないのであるが、トランジ
スターＴ１０、Ｔ１５又はＴ２０、Ｔ２５は電流発生器
として満足な挙動を示さない。それが、ミラーＴ１１〜
Ｔ１４、Ｔ１６〜Ｔ１９（Ｔ２１〜Ｔ２４、Ｔ２６〜Ｔ
２９）を導入するのが得策であると考えた理由である。
【００１７】上記記載は単に非制限的な例として与えら
れていること、及び本発明がカバーする分野を逸脱する
ことなく変更が可能なことは明らかである。特に、差動
増幅器の駆動信号に対してＶｄｄからＶD 又はＶU まで
減少する傾斜を参照したが、グランド値から増加する傾
斜を用いて、反対の解決策を採用できることも明らかで
ある。図４及び６の図の回路の変更は技術者には自明で
ある。
れていること、及び本発明がカバーする分野を逸脱する
ことなく変更が可能なことは明らかである。特に、差動
増幅器の駆動信号に対してＶｄｄからＶD 又はＶU まで
減少する傾斜を参照したが、グランド値から増加する傾
斜を用いて、反対の解決策を採用できることも明らかで
ある。図４及び６の図の回路の変更は技術者には自明で
ある。
【図１】差動構造のフェーズロックドループの一般図で
ある。
ある。
【図２】従来ポンプの入力／出力信号を示す図である。
【図３】本発明による電荷ポンプのブロック図である。
【図４】本発明による電荷ポンプの要素の回路図であ
る。
る。
【図５】本発明の動作を示す図である。
【図６】本発明による電荷ポンプの別の要素の回路図で
ある。
ある。
１ 位相比較器 ２ 電荷ポンプ ３ａ、３ｂ ループフィルター ４ 発振器 ５ 周波数分割器 ２１、２２ 積分器 ２３ ＡＮＤゲート ２４ 遅延素子 ２８ 差動増幅器 ２９ａ、２９ｂ 電流ミラー装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エマヌエレ・バリストレリ イタリー国 844091 バッティパグリア （サレルノ） ヴィア ブリガ エ テ ンダ ７ (56)参考文献 特開 平６−13896（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/087 - 7/093
Claims (9)
- 【請求項１】 フェーズロックドループ制御用の電流信
号を発生するためのフェーズロックドループ電荷ポンプ
であって、 該フェーズロックドループにおいては、位相検出器
（１）が前記ポンプ（２）に第１及び第２インパルスを
周期的に与え、これらのパルスの放出時間は、入力信号
の位相比に依存し、かつ、ループ出力の大きさの増加又
は減少をそれぞれ制御すべく用いられ、前記ポンプが、 （ア）前記第１及び第２インパルスの同時存在を認識
し、かつ、このような同時存在を表す第３インパルスを
発生するための論理ゲート（２３）、 （イ）前記第３インパルスを受け取り、前記第１及び第
２インパルスの最小持続時間より長く、これらのインパ
ルスの繰り返し周期より短い事前設定した期間の後に前
記第３インパルスを再放出する遅延素子（２４）、 （ウ）第１及び第２インパルスによりそれぞれ作動され
る第１及び第２積分器回路（２１、２２）であって、前
記第３インパルスにより作動解除され、また、前記第１
及び第２インパルスの放出時間に関係した大きさを有し
且つその放出時間と事前設定した時間間隔の持続時間に
依存した持続時間を有する信号を発生する前記第１及び
第２積分器回路（２１、２２）、及び （エ）第１及び第２積分器回路（２１、２２）の出力に
接続された減算手段（２８）であって、これら２つの積
分器回路（２１、２２）の出力信号間の大きさの差を表
す１対の相補的な電流信号を発生しフェーズロックドル
ープのループフィルター（３ａ、３ｂ）に与える前記減
算手段（２８）、 を含むことを特徴とする前記フェーズロックドループ制
御用の電流信号を発生するためのフェーズロックドルー
プ電荷ポンプ。 - 【請求項２】 前記減算手段（２８）が、前記フェーズ
ロックドループの回路発振器（４）に直接送られる別の
１対の相補的な電流信号を発生することを特徴とする請
求項１記載のポンプ。 - 【請求項３】 前記減算手段が電流出力の差動増幅器
（２８）から成ることを特徴とする請求項１又は２に記
載のポンプ。 - 【請求項４】 前記差動増幅器（２８）が、２つの電流
ミラー要素（２９ａ、２９ｂ）を含んで前記１対の相補
的な電流信号および前記別の１対の相補的な電流信号を
発生することを特徴とする請求項３記載のポンプ。 - 【請求項５】 前記積分器回路（２１、２２）が、 （ア）電流発生器（Ｔ１）、 （イ）コンデンサー（Ｔ２）、及び （ウ）１対のスイッチ（Ｔ３、Ｔ４）であって、それぞ
れ第１のスイッチは第１又は第２増加インパルスにより
閉じ、第２のスイッチは第３インパルスにより閉じる前
記１対のスイッチ（Ｔ３、Ｔ４）、 を含むことを特徴とする請求項１〜４のいずれか一項に
記載のポンプ。 - 【請求項６】 前記コンデンサー（Ｔ２）が供給電圧に
接続され、前記電流発生器（Ｔ１）がアースに接続され
ることを特徴とする請求項５記載のポンプ。 - 【請求項７】 フェーズロックドループ制御用の電流ポ
ンピング信号を発生するための方法であって、該フェー
ズロックドループの制御信号は、フェーズロックドルー
プの入力信号の位相比に依存する夫々の時間において位
相検出器（１）により周期的に放出される第１及び第２
インパルスから得られ、ループ出力の大きさの増大又は
減少を制御すべくそれぞれ用いられる前記方法におい
て、 （ア）前記第１及び第２インパルスの同時存在を認識
し、この同時存在を表す第３インパルスを発生し、 （イ）前記第１及び第２インパルスの最小持続時間より
長く、これらのインパルスの周期より短い時間から成る
事前設定された期間だけ前記第３インパルスを遅延さ
せ、 （ウ）前記第１及び第２インパルスをそれぞれの第１及
び第２電圧信号に変換し、この際、該信号は、前記第１
及び第２インパルスの放出時間に関係した大きさを有
し、この放出時間及び事前設定した時間間隔からなる持
続時間に依存した持続時間を有し、 （エ）前記第１及び第２電圧信号から、それらの差を表
す１対の相補的な電流信号を得てフェーズロックドルー
プのループフィルター（３ａ、３ｂ）を制御する、 操作を含むことを特徴とする前記フェーズロックドルー
プ制御用の電流ポンピング信号を発生するための方法。 - 【請求項８】 第１及び第２インパルスの放出時間に開
始して前記第３インパルスの発生時間に終わる期間の間
第１及び第２インパルスをそれぞれ積分することによ
り、前記第１及び第２電圧信号を得ることを特徴とする
請求項７記載の方法。 - 【請求項９】 前記第１及び第２電圧信号を別の１対の
相補的な電流信号に変換して前記フェーズロックドルー
プの回路発振器（４）に直接送ることを特徴とする請求
項７又は８に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT99A000532 | 1999-06-22 | ||
| IT1999TO000532A IT1308744B1 (it) | 1999-06-22 | 1999-06-22 | Pompa di corrente per circuiti ad aggancio di fase integrati. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001044828A JP2001044828A (ja) | 2001-02-16 |
| JP3258313B2 true JP3258313B2 (ja) | 2002-02-18 |
Family
ID=11417907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000188102A Expired - Fee Related JP3258313B2 (ja) | 1999-06-22 | 2000-06-22 | 集積回路フェーズロックドループ電荷ポンプ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6292039B1 (ja) |
| EP (1) | EP1063775B1 (ja) |
| JP (1) | JP3258313B2 (ja) |
| CA (1) | CA2312349C (ja) |
| DE (1) | DE60006453T2 (ja) |
| IT (1) | IT1308744B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6523596B1 (en) * | 2000-08-23 | 2003-02-25 | Wayne-Dalton Corporation | Apparatus for manufacturing a flexible curtain |
| US6710670B2 (en) * | 2001-01-26 | 2004-03-23 | True Circuits, Inc. | Self-biasing phase-locking loop system |
| FR2878093B1 (fr) * | 2004-11-15 | 2007-02-09 | Commissariat Energie Atomique | Circuit de conversion temps-tension symetrique |
| CN106571815B (zh) * | 2015-10-09 | 2023-06-02 | 张伟林 | 电平式高阻型数字鉴相器 |
| CN106571813B (zh) * | 2015-10-09 | 2023-06-02 | 张伟林 | 全新设计的边沿式高阻型数字鉴相器 |
| CN106656169B (zh) * | 2015-11-03 | 2023-11-24 | 张伟林 | 全自动锁定工作状态的高阻型数字鉴相器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5307028A (en) * | 1992-10-16 | 1994-04-26 | Ncr Corporation | Phase-and-frequency mode/phase mode detector with the same gain in both modes |
| GB9405805D0 (en) * | 1994-03-24 | 1994-05-11 | Discovision Ass | Improved phase locked loop |
| US5740213A (en) * | 1994-06-03 | 1998-04-14 | Dreyer; Stephen F. | Differential charge pump based phase locked loop or delay locked loop |
| US5513225A (en) * | 1994-08-31 | 1996-04-30 | International Business Machines Corporation | Resistorless phase locked loop circuit employing direct current injection |
| US5602794A (en) * | 1995-09-29 | 1997-02-11 | Intel Corporation | Variable stage charge pump |
-
1999
- 1999-06-22 IT IT1999TO000532A patent/IT1308744B1/it active
-
2000
- 2000-06-20 US US09/597,058 patent/US6292039B1/en not_active Expired - Lifetime
- 2000-06-21 CA CA002312349A patent/CA2312349C/en not_active Expired - Lifetime
- 2000-06-21 EP EP00113303A patent/EP1063775B1/en not_active Expired - Lifetime
- 2000-06-21 DE DE60006453T patent/DE60006453T2/de not_active Expired - Lifetime
- 2000-06-22 JP JP2000188102A patent/JP3258313B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001044828A (ja) | 2001-02-16 |
| EP1063775A1 (en) | 2000-12-27 |
| US6292039B1 (en) | 2001-09-18 |
| DE60006453D1 (de) | 2003-12-18 |
| IT1308744B1 (it) | 2002-01-10 |
| CA2312349A1 (en) | 2000-12-22 |
| CA2312349C (en) | 2003-08-19 |
| ITTO990532A1 (it) | 2000-12-22 |
| DE60006453T2 (de) | 2004-08-26 |
| EP1063775B1 (en) | 2003-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3180272B2 (ja) | クロック同期のための遅延ロックループ回路 | |
| US6683478B2 (en) | Apparatus for ensuring correct start-up and phase locking of delay locked loop | |
| US7656988B2 (en) | Start up circuit for delay locked loop | |
| US6704381B1 (en) | Frequency acquisition rate control in phase lock loop circuits | |
| US6784707B2 (en) | Delay locked loop clock generator | |
| US5892380A (en) | Method for shaping a pulse width and circuit therefor | |
| US20060097795A1 (en) | Phase and delay locked loops and semiconductor memory device having the same | |
| US8120396B2 (en) | Delay locked loop circuit | |
| KR19990077940A (ko) | 위상검출기 | |
| US6066988A (en) | Phase locked loop circuit with high stability having a reset signal generating circuit | |
| US6366150B1 (en) | Digital delay line | |
| TW541800B (en) | Phase lock loop-based de-skew buffer circuit and manufacturing method thereof | |
| US6320424B1 (en) | Method of providing and circuit for providing phase lock loop frequency overshoot control | |
| JP3258313B2 (ja) | 集積回路フェーズロックドループ電荷ポンプ | |
| US20120187989A1 (en) | Phase-locked loop having high-gain mode phase-frequency detector | |
| US6603300B2 (en) | Phase-detecting device | |
| US6037806A (en) | High speed phase/frequency detector | |
| JPH08130464A (ja) | Ｄｌｌ回路 | |
| JP3266125B2 (ja) | 位相差検出回路 | |
| JPH118552A (ja) | 位相同期発振器 | |
| CN115765728A (zh) | 一种鉴频鉴相器及锁相环 | |
| CN117713807A (zh) | 延迟锁相环电路以及多相位时钟信号占空比调整方法 | |
| JPH09331254A (ja) | Ｐｌｌ回路 | |
| JPH08191294A (ja) | クロック再生回路、周波数誤差推定回路、位相検出器及びチャージポンプ | |
| JPH0442617A (ja) | Ｐｌｌ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3258313 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081207 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091207 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111207 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111207 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121207 Year of fee payment: 11 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131207 Year of fee payment: 12 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |