CN106656169B - 全自动锁定工作状态的高阻型数字鉴相器 - Google Patents
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Abstract
图1所示本发明《全自动锁定工作状态的高阻型数字鉴相器》的高阻型数字鉴相器内部电路方框图，其工作原理说明如下：初态后另一输入信号加入，如果高阻态输出电平不在电平窗口比较器内时由于标识5的输出为“1”，则cp有计数脉冲输入，调整DAC的输出电平值直至标识5的输出为“0”；此时由于cp无计数脉冲输入则DAC的输出电平值保持在一个固定的值上，最终通过LF的调整，将高阻态输出电平锁定在[V2,V1]内的同步工作状态。反之，高阻态输出电平在电平窗口比较器内时由于标识5的输出为“0”直接cp无计数脉冲输入，经过LF调整将高阻态输出电平锁定在[V2,V1]内的同步工作状态。
Description
技术领域
本发明对各种不同类型及用途的高阻型数字鉴相器，提供一个含有全自动锁定工作状态控制环节电路的IC或者模块内部电路的设计方案。
本发明所涉及的内容与电路形式，其理论在现有发行刊物与书籍中并不存在，所依据的理论是发明者本人编写的专著《PLL设计的理论与应用》相关章节，例如第4.3节《环路滤波器LF充放电过程的解析》中相关内容。作为一种锁相环全自动锁定工作状态的高阻型数字鉴相器，这是一个全新概念的鉴相器。
背景技术
现有高阻型数字鉴相器仅有一种形式，其中之一型号为74HC4046的IC式鉴相器，该系列鉴相器并未涉及到锁相环全自动锁定概念。
LF输出值有效压缩化的意义
锁相环在一个实际使用的工作环境中，它的VCO使用的频带范围是有限而不是控端信号在供电电源所对应的频带范围。即无论是控端信号的动态变化范围还是输出频率的动态变化范围，在一个实际使用的锁相环路中都是远远小于VCO自身可以提供的动态变化范围，尤其非石英晶振子型VCO；甚至考虑到设计参数的变化都是如此。同时，降低一个实际使用中的VCO动态变化范围对于提高锁相环输出信号的性能指标是一种有效方法。所采用的方法都与压缩LF输出值有关，这是前提条件。
同时，一个实际使用中的锁相环路其同步状态下VCO工作频率所对应控端信号电平完全可能存在于VCO全动态变化范围内一个不确定的电位上。由此，需要一个可调式参考基准电平将这一实际使用中的锁相环路VCO控端信号电平覆盖在内。即需要二段式VCO控端信号电平调整方式，一种是粗调式，通过可调式参考基准电平这一方式将控端信号电平调整到覆盖着同步工作频率对应的控端信号电平，一种是细调式，符合工程设计要求实现一个实际使用的锁相环路中自主同步工作频率对应控端信号电平的被压缩调整范围的电平，这就是对LF的输出做压缩并且这一压缩后输出电平范围有效地符合覆盖工程设计要求。
LF充放电模型的理论分析结果
发明者本人编写的专著《PLL设计的理论与应用》的第4.3节《环路滤波器LF充放电过程的解析》中有一个分析结果如图4所示，说明着环路滤波器LF在充放电的过程中零输入响应有着自然回归到Vcc/2的趋势，同时使得LF的输出朝着回绕Vcc/2作震荡变化的趋势。
对于高阻型数字鉴相器组环的锁相环路，LF输出中的高阻态输出处在Vcc/2是其处在各种不同电平位置中一个最佳形式，而且是一个可以实现的形式。这就是本发明的最为重要理论依据。
发明内容
新型高阻型数字鉴相器IC的内部电路配置方案，包含了以下技术，记：
a.适用于所有的高阻型数字鉴相器类型，包括依据发明名称为《标准化设计高阻型数字鉴相器的结构原理方案》设计的鉴相器。鉴相器的输出接口电路原为CMOS型开关，现适配于CMOS型开关型，二选一数字模拟开关型，OPAMP型，场效应管开关型；
b.计数脉冲合成、吞除、形成技术；
c.电平窗口比较器技术；
d.LF输出的压缩移动输出技术。
定义与说明
高阻型数字鉴相器是指鉴相器处理的信号符合通用型数字集成电路输入信号规格要求的信号波形即具有“H”与“L”二种态值的信号形式，鉴相器的输出规格也符合通用型数字集成电路输出信号规格要求，输出信号不仅具有“H”与“L”二种态值，还具有高阻态输出的信号形式即输出信号电平依赖于输出端外接电路的结构、输出阻抗为高阻即屏蔽输出。鉴相器的输入输出信号间关系，作为一个示例如图1所示。
附图说明
图1是鉴相器输入信号及内部鉴相器输出与相关控制信号关系示例图。
其中，Wr,Wc为鉴相器外部输入(端)信号，PDo,INH,CP为鉴相器内部节点上的信号。
图2为全自动锁定工作状态的高阻型数字鉴相器内部电路方框图，各个标识的器件说明如下：
a.标识1即PD：鉴相器，作为《标准化设计高阻型数字鉴相器的结构原理方案》中的规定，有INH信号形成器，该信号在本发明的鉴相器作为一个控制信号需要使用；
b.标识2即IC6的或门：Wr,Wc信号合成器，WrWc＝00时输出“0”，其余输出“1”。
c.标识3即IC7的与门：计数器触发信号数字开关，标识4即IC8的输出为“1”时开关导通，为“0”时开关断开，常态为“0”。
d.标识4即IC8的与门：计数器触发信号数字开关的控制信号形成数字开关；数字开关控端信号为“1”时开关导通，为“0”时开关断开，常态为“0”。开关的控端信号如果INH为有效屏蔽控制信号则直接为INH信号，如果INH为有效屏蔽控制信号则该信号经反相输出后的信号；开关的输入信号为标识10的与非门输出信号。
e.标识5即CP：计数器，计数器长度大于n+1，可以连续输出[2,n+1]地址码，其中n为标识为6的DAC位数。
f.标识6即DAC：n位数模转换器，输出电压Vref是由VrefL,VrefH二个设定电平所决定的。
g.标识8,9的IC9,IC10与标识10的与非门构成电平窗口比较器：窗口比较器的二个阀值V1,V2(V1>V2)是外部输入信号所决定的，当LF的输出电平位于窗口，则输出“L”，否则输出“H”。
h.标识7即IC12：参考基准电平可调式电位压缩器，参考基准电平为DAC的输出电平；对LF的输出电平作压缩输出，压缩比是由R4/R3的阻值比所决定的。
i.标识11即反相器IC13：鉴相器属于INH有效型的则无需反相器直通，鉴相器属于INH有效型的则无需要反相器。
其它标识的器件说明如下：
a.IC1,IC2的缓冲器：IC1为输入信号Wr，IC2为输入信号Wc的缓冲器。
b.IC4的反相器(不带窗口型)：与内部电阻R1与外部电阻R2及电容C1构成一个有源积分型LF。
c.IC5的跟随器：向外部输出有源积分型LF的输出值。
d.IC3的反相器(不带窗口型)：供形成内部VCO使用。
IC芯片的16端口分配说明如下：
a.电源类的3个端口，各为数模电源Vcc与Vcca，模拟数字GND各一。
b.Wr,Wc的2个鉴相器输入信号端口。
c.IN,OUT的用于内部VCO的2个端口。
d.R2,RC的有源积分型LF的电阻与电容接入端口。
e.R3的压缩器参照电阻接入端口。
f.LFout的LF跟随输出端口。
g.VCOin的VCO控端输入信号端口。
h.Vref的DAC输出上限值设置端口。
i.V1,V2的窗口比较器上阀值V1与下阀值V2设置端口。
图3是全自动锁定工作部分的电路方框图，内中各个标识的器件说明如下：
a.标识1的加法器：对应图2中标识2的IC6或门；
b.标识2的数字开关S1：对应图2中标识3的IC7与门，常态为“0”，控端为S2的输出；
c.标识3的数字开关S2：对应图2中标识4的IC8与门，常态为“0”，控端为INH信号；
d.标识4的CP：对应图2中标识5的计数器CP；
e.标识5的电平窗口比较器：对应图2中标识8,9的IC9,IC10与标识10与非门构成电平窗口比较器；
f.标识6的DAC：对应图2中标识6的DAC；
g.标识7的加法器与标识8的压缩器：对应图2中标识7的IC12。
图4是LF充放电模式在占空比为1:1下的响应输出，讨论时电容器有二个不同初始电平值这一条件。
图5是使用模拟开关串联电阻取代DAC的电路图，R的取值根据Vref而定。
具体实施方式
由于本发明内容是基于《标准化设计高阻型数字鉴相器的结构原理方案》和《LF内置化高阻型数字鉴相器IC的设计案》这二项专利申请案基础上的，涉及上述二项专利申请案的内容这里不做转引。
LF采用有源积分型滤波器
1)具有相对的高速性；
2)可以实现增益大于1；
3)相对提高LF后级的阻抗；
4)反相输出予以匹配后级的一次反相输出。
全自动锁定工作状态的控制电路即标识1至标识11部分电路的工作原理
1)标识4的IC8数字开关，控端信号为INH(以INH有效为例)。当INH＝0即鉴相器有效检出Wr,Wc输入信号相位差时开关断开，滤除标识3计数器的计数脉冲，开关常态为“0”；当INH＝1时该开关导通，输出标识10电平窗口比较器的检出结果；如果检出结果为“1”则形成一个计数脉冲有效时间窗口期，为“0”则无法形成一个计数脉冲有效时间窗口期。
2)标识2的IC6即Wr,Wc信号合成器，形成计数脉冲作为标识3的IC7数字开关输入信号。
3)标识5的CP计数器，计数脉冲输入为标识3的IC7的输出信号，计数器输出作为DAC的地址码。
4)标识6的DAC的n位数模转换器，DAC的输出值是由DAC地址码所决定的；输出电平上下阀值分别为外置设定输入端VrefH与VrefL所决定。
5)标识8～10的IC9～IC11构成一个电平窗口比较器，窗口比较器上下电平边界值分别为外置设定输入端V1与V2所决定；输入信号即LF的输出信号为有效时(注：由IC8计数器触发信号数字开关的控制信号形成数字开关所选取)，如果LF输出电平即高阻态输出电平位于窗口比较器内的电平值时窗口比较器输出为“0”，否则输出为“1”。
6)标识7即IC12的电平加法器，作为VCO控端信号输出的电平是在DAC输出电平上叠加一个经过压缩比为R4/R3阻值比的LF输出电平绝对值。
本发明鉴相器的工作原理
1)初态
根据标识1鉴相器的形式与输入信号接入方式，可以分为标识6的DAC无变化LF输出电平值最大与最小二种情况，和DAC变化后至高阻态输出电平在电平窗口比较器内保持不变的LF输出电平值最大与最小二种情况。
以图3的方框图为准作说明是：在PD输出为高阻态期间标识1的加法器有否计数脉冲的形成取决于PD的定义与结构，但是在非高阻态期间标识1的加法器无法形成计数脉冲。最终，如果形成了计数脉冲则将引起DAC输出值的变化，这一变化直至高阻态电平值在电平窗口比较器内为止；如果无法形成计数脉冲则停止在DAC最初的输出值不变。二者无论如何都有根据输入信号接入条件及原有PD的定义所规定的初始状态。
2)同步工作状态
初态时当另一输入信号加入后，如果高阻态输出电平不在电平窗口比较器内时由于d＝1，则cp有计数脉冲输入，调整DAC的输出电平值直至d＝0；此时由于cp无计数脉冲输入则DAC的输出电平值保持在一个固定的值上，最终通过LF的调整，将高阻态输出电平锁定在[V2,V1]内的同步工作状态。反之，高阻态输出电平在电平窗口比较器内时由于d＝0直接cp无计数脉冲输入，经过LF调整将高阻态输出电平锁定在[V2,V1]内的同步工作状态。相应地图3方框图为准的说明也有类似结果。
使用时参数设计公式
在使用时电路参数必须满足以下三个条件：
1)R4<<R3Vcc/(Vcc-Vref)；
2)R4<<R3Vcc/(Vcc-V1)；
3)R4<<R3Vcc/V2。
分立元器件组建时DAC取代方法
本发明的鉴相器也可由分立元器件组建而成，此时DAC也可由串联电阻的分压输出方法取代，具体电路为图5所示。
综合以上内容，一个更为符合实际应用需求，同时适合于发明名称为《标准化设计高阻型数字鉴相器的结构原理方案》中鉴相器要求的高阻型数字鉴相器IC的设计案是适用的方案。
Claims (2)
1.一种全自动锁定工作状态锁相环芯片结构原理电路，设置有输入端口Wr、输入端口Wc、窗口比较器上阀值设置端口V1、窗口比较器下阀值设置端口V2、DAC输出上限值设置端口Vref、内部VCO的输入端口IN，R2、RC、R3各端口，LF跟随输出端口LFout、VCO控端输入信号端口VCOin、内部VCO的输出端口OUT，及模拟电源和数字电源各二个端口；其特征在于，包括：高阻型数字鉴相器组环锁相环，全自动锁定工作状态锁相环控制电路，缓冲器IC1、缓冲器IC2，不带窗口型反相器IC3，其中，输入端口Wr连接缓冲器IC1输入端，输入端口Wc连接缓冲器IC2输入端，预留供内部VCO使用的不带窗口型反相器IC3的输入端连接IN端口、输出端连接OUT端口；
所述高阻型数字鉴相器组环锁相环包括：高阻型数字鉴相器，不带窗口型反相器IC4，跟随器IC5，参考基准电平可调式电位压缩器IC12，电阻R1，电阻R2，电阻R3，电阻R4，电容C1，其中，所述高阻型数字鉴相器设置有Wr、Wc二个输入端以及PDo、INH二个输出端；其中，缓冲器IC1输出端连接高阻型数字鉴相器Wr输入端，缓冲器IC2输出端连接所述高阻型数字鉴相器Wc输入端，所述高阻型数字鉴相器PDo输出端连接电阻R1一端，所述电阻R1另一端、不带窗口型反相器IC4输入端、电阻R2一端短接连接R2端口，所述不带窗口型反相器IC4输出端、跟随器IC5正相输入端、电容C1一端、电阻R3一端短接连接RC端口，所述跟随器IC5的负相输入端、输出端短接连接LFout输出端口，所述电容C1与所述电阻R2的另一端短接，所述电阻R3另一端、电阻R4一端、参考基准电平可调式电位压缩器IC12负相输入端短接连接R3端口，所述电阻R4另一端、所述参考基准电平可调式电位压缩器IC12输出端短接连接VCOin输出端口，所述参考基准电平可调式电位压缩器IC12正相输入端、所述高阻型数字鉴相器INH输出端与所述全自动锁定工作状态锁相环控制电路的连接；
所述全自动锁定工作状态锁相环控制电路包括：运算放大器IC9、运算放大器IC10，第一与门IC8、第二与门IC7，与非门IC11，反相器IC13，或门IC6，计数器CP，数模转换器DAC，其中所述数模转换器DAC设置有输入端、输出端、输出上下限值设置端Vref；其中，运算放大器IC9负相输入端、运算放大器IC10正相输入端短接连接RC端口，V1输入端口连接所述运算放大器IC9正相输入端，V2输入端口连接所述运算放大器IC10负相输入端，所述运算放大器IC9、运算放大器IC10的输出端各自连接与非门IC11二个输入端，所述与非门IC11输出端连接第一与门IC8第一输入端；如果高阻型数字鉴相器INH输出端的信号状态值为“H”态有效型，则高阻型数字鉴相器INH输出端连接所述第一与门IC8第二输入端，否则高阻型数字鉴相器INH输出端连接反相器IC13输入端，反相器IC13输出端连接所述第一与门IC8第二输入端；所述第一与门IC8输出端连接第二与门IC7第一输入端，缓冲器IC1与缓冲器IC2二个输出端各自连接或门IC6二个输入端，所述或门IC6输出端连接所述第二与门IC7第二输入端，所述第二与门IC7输出端连接计数器CP输入端，所述计数器CP输出端连接数模转换器DAC输入端，所述数模转换器DAC的输出上下限值设置端Vref连接Vref输入端口、所述数模转换器DAC的输出端连接所述参考基准电平可调式电位压缩器IC12正相输入端。
2.根据权利要求1所述的一种全自动锁定工作状态锁相环芯片结构原理电路，其特征在于，当高阻型数字鉴相器INH输出端送出高阻型数字鉴相器有效检出Wr,Wc输入信号相位差的信号状态值时，锁相环停止向全自动锁定工作状态锁相环控制电路中的计数器CP输入端送出计数脉冲，则数模转换器DAC输出保持着现有输出电位；当所述高阻型数字鉴相器INH输出端送出高阻型数字鉴相器处在高阻态输出的信号状态值时，如果所述锁相环检测到有源积分型LF输出电位状态值处在小于V1输入端口的输入电位值并大于V2输入端口的输入电位值范围内，所述锁相环停止向所述全自动锁定工作状态锁相环控制电路中的所述计数器CP输入端送出计数脉冲，所述数模转换器DAC输出保持着现有输出电位，则所述锁相环处于由其构成中的所述高阻型数字鉴相器组环锁相环自主同步工作状态中；否则所述锁相环向所述全自动锁定工作状态锁相环控制电路中的所述计数器CP输入端送出计数脉冲，所述数模转换器DAC调整输出电平值，则所述锁相环处于由其构成中的所述全自动锁定工作状态锁相环控制电路的自动搜索调整直到所述有源积分型LF输出电位状态值处在小于V1输入端口的输入电位值并大于V2输入端口的输入电位值范围内。
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| Date | Code | Title | Description |
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| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |