CN112350719B - 正交化的边沿式高阻型鉴相器组环锁相环 - Google Patents
正交化的边沿式高阻型鉴相器组环锁相环 Download PDFInfo
- Publication number
- CN112350719B CN112350719B CN201910727510.1A CN201910727510A CN112350719B CN 112350719 B CN112350719 B CN 112350719B CN 201910727510 A CN201910727510 A CN 201910727510A CN 112350719 B CN112350719 B CN 112350719B
- Authority
- CN
- China
- Prior art keywords
- gate
- input end
- phase
- output end
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000000630 rising effect Effects 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims 16
- 239000003990 capacitor Substances 0.000 claims 5
- 239000013256 coordination polymer Substances 0.000 claims 3
- 230000001360 synchronised effect Effects 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000013016 damping Methods 0.000 description 2
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
本发明案的锁相环中来自VCO的锁相环输入输出信号及VCO输出信号属于三个不同器件的输出信号，处在锁相环锁定状态下的锁相环外部输入信号与锁相环输出信号呈正交关系，尽管鉴相器即锁相环的二个输入信号依旧保持着鉴相器原有的同步同相关系。有关锁定状态下锁相环的二个输入信号Wr,Wc，输出信号Wout与VCO输出信号Wvco的时序工作关系如图所示，其中锁相环外部输入信号与锁相环输出信号呈正交关系，内中外部输入信号并无等占空比的限制条件，方便说明起见采用了等占空比信号的样例。
Description
技术领域
本发明涉及到一种由专利申请号：2017104018436《现有边沿式高阻型数字鉴相器输出端优化设计案》与专利申请号：2019107091998《异质型触发器配组的高阻型数字鉴相器》中的二个边沿式高阻型鉴相器组环锁相环，形成二个锁相环输入信号在锁定时有着正交关系结构电路的设计方法，本发明所涉及的二个鉴相器输入输出信号关系严格依循于二个专利申请件中规定的工作关系。本设计的电路更适合应用在集成化电路设计的锁相环电路中。
背景技术
本技术中的边沿式高阻型鉴相器限定于专利申请号：2017104018436《现有边沿式高阻型数字鉴相器输出端优化设计案》与专利申请号：2019107091998《异质型触发器配组的高阻型数字鉴相器》中的二个鉴相器，如果需要对鉴相器输入信号的窄时宽化需求则应从采用专利申请号2019103695255：《适合在边沿式鉴相器组环锁相环中应用的二项信号处理技术》中的相对应技术，应用在本件中鉴相器输入输出信号关系严格依循于二个专利申请件中的规定。VCO采用专利申请号：2015106462988《LF内置化高阻型数字鉴相器IC的设计案》中的VCO基本内核结构电路，锁相环结构电路采用专利申请号：2015106451273《全自动锁定工作状态的高阻型数字鉴相器》中的基本内核结构电路。
发明内容
本发明的设计思想是通过对VCO的输出作二分频，VCO二分频输出作为锁相环的输出信号与输出信号经过时序调整后的信号作为锁相环的一个输入信号，最终实现锁相环的外部输入信号与锁相环的输出信号在锁定状态下的正交化，即采用了VCO输出信号、锁相环输出信号、锁相环输入信号各自分离的概念与技术。
附图说明
图1是专利申请号：2017104018436《现有边沿式高阻型数字鉴相器输出端优化设计案》中的鉴相器内部电路结构图。
图2是专利申请号：2019107091998《异质型触发器配组的高阻型数字鉴相器》中的鉴相器内部电路结构图。
图3是专利申请号：2015106451273《全自动锁定工作状态的高阻型数字鉴相器》中的锁相环内部电路结构图。
图4是专利申请号：2015106462988《LF内置化高阻型数字鉴相器IC的设计案》中的VCO锁相环内部电路结构图。
图5是锁定状态下锁相环二个输入信号Wr,Wc，输出信号Wout与VCO输出信号Wvco的工作时序图；锁相环锁定时接到鉴相器Wc的锁相环外部输入信号滞后于锁相环输出信号Wout一个p/2相位。
具体实施方式
本技术采用了专利申请号：2015106451292《LC谐振体的谐振频率测试与生产装置》中的三级调整VCO窄带化的这一成熟解决方案，LF并不采用阻尼系数大而采用了阻尼系数小的电路形式来保证第一级的VCO窄带化，通过对LF输出的大压缩比方式保证第二级的VCO窄带化，对原有内嵌在74HC4046中的VCO经专利申请号：2015106462988《LF内置化高阻型数字鉴相器IC的设计案》中的VCO异化使用方法第三级的VCO窄带化，最终实现工作锁相环中的VCO动态范围限定于目标工作频率的百分之几内，提供一个具有高品质性能指标值的VCO输出信号。通过调整VCO外接R与C的参数值，及四级调整原有内嵌在74HC4046中VCO的输入控端输入电位，以及专利申请号：2015106451273《全自动锁定工作状态的高阻型数字鉴相器》中锁相环全自动调整本技术中的VCO控端电位方式，确保锁相环处在一个最佳的锁定工作点。
通常的锁相环中的一个输入信号采用的VCO输出信号这一锁相环输出信号、或者锁相环输出信号经分频后的输出信号这种方式，但是在本技术中VCO输出信号经过一个2分频后形成一个锁相环输出信号，而VCO输出信号不再成为锁相环中的一个独立输入信号。对锁相环输出信号经过一次分离化处理，处理方式为VCO输出信号与锁相环输出信号经过一次数字乘法器的作用，目的对VCO输出信号的每二个脉冲中吞掉一个脉冲，通过反相作用将上升边沿信号移位一个锁相环输出信号的1/4周期后形成一个鉴相器即锁相环的输入信号；或者采用《适合在边沿式鉴相器组环锁相环中应用的二项信号处理技术》中的信号窄时宽化处理技术，即未经反相作用后的信号与反相作用后的信号同时输入到一个与门，与门的输出即为锁相环的输入信号；达到锁相环的外部输入信号与锁相环的输出信号在锁定状态下的正交化这一设计目标。
Claims (1)
1.一种正交化的边沿式高阻型鉴相器组环锁相环，包括：边沿式高阻型鉴相器，环路滤波器LF级，压控振荡器VCO，上升边沿触发型D触发器，与非门；其特征在于，边沿式高阻型鉴相器的输出端与环路滤波器LF级的输入端连接，环路滤波器LF级的输出端与压控振荡器VCO的输入端连接，压控振荡器VCO的输出端连接上升边沿触发型D触发器的时钟输入端，上升边沿触发型D触发器的反相输出端与输入端短接，上升边沿触发型D触发器的正相输出端作为锁相环输出信号并接入到与非门的一个输入端，与非门的另一输入端与压控振荡器VCO的输出端连接，与非门的输出端直接接入到边沿式高阻型鉴相器的输入端；
其中，所述边沿式高阻型鉴相器设置有输入端Wr、外部输入信号端口Wc、输出端PDo、INH端，包括两个D触发器、与门、同或门、与非门、或非门、n型场效应开关管、p型场效应开关管，所述输入端Wr连接到第一D触发器时钟输入端，所述鉴相器外部输入信号端口Wc连接到第二D触发器时钟输入端，两个所述D触发器的D端接电源Vcc，两个所述D触发器的正相输出端接到所述与门的输入端，所述与门的输出端接到两个所述D触发器的复位端；两个所述D触发器的正相输出端还接到所述同或门的输入端，所述同或门的输出端连接到所述INH端，所述第一D触发器的正相输出端及所述第二D触发器的反相输出端分别连接与非门和或非门的输入端，与非门的输出端连接到所述p型场效应开关管的控端，或非门的输出端连接到所述n型场效应开关管的控端，所述p型场效应开关管一端接电源Vcc，所述n型场效应开关管一端接GND，所述n型、p型场效应开关管各自另一端短接连接所述输出端PDo；
或者所述边沿式高阻型鉴相器设置有输入端Wr、外部输入信号端口Wc、输出端PDo、INH端，包括两个触发器、两个与门、或门、同或门、与非门、或非门、n型场效应开关管、p型场效应开关管，其中，两个所述触发器是D触发器、JK触发器、D触发器和JK触发器的组合的一种，所述输入端Wr连接到第一触发器时钟输入端，所述鉴相器外部输入信号端口Wc连接到第二触发器时钟输入端，两个所述触发器的D端或者J/K端均接电源Vcc；两个所述触发器的正相输出端连接到第二与门的输入端，所述第二与门的输出端连接到所述或门的第一输入端，所述输入端Wr和所述鉴相器外部输入信号端口Wc连接到第一与门的输入端，所述第一与门的输出端连接到所述或门的第二输入端，所述或门的输出端连接到两个所述触发器的复位端；两个所述触发器的正相输出端连接到所述同或门的输入端，所述同或门的输出端连接到所述INH端，所述第一触发器的反相输出端及所述第二触发器的正相输出端分别连接与非门和或非门的输入端，与非门的输出端接到所述p型场效应开关管的控端，或非门的输出端接到所述n型场效应开关管的控端，所述p型场效应开关管一端接GND，所述n型场效应开关管一端接电源Vcc，所述n型、p型场效应开关管各另一端短接连接所述输出端PDo；
所述环路滤波器LF级设置有不带窗口型反相器IC4，窗口比较器IC9、IC10，参考基准电平可调式电位压缩器IC12，两个与门IC7、IC8，与非门IC11，反相器IC13，或门IC6，计数器CP，数模转换器DAC，电阻R1-R3，电容C1；其中，所述边沿式高阻型鉴相器的输出端PDo连接所述电阻R1的一端，所述电阻R1的另一端连接所述不带窗口型反相器IC4的输入端和电阻R2的一端、所述不带窗口型反相器IC4的输出端连接所述窗口比较器IC9的反相输入端和窗口比较器IC10的正相输入端、所述窗口比较器IC9和窗口比较器IC10的输出端连接与非门IC11的输入端，所述与非门IC11的输出端连接第一与门IC8的第一输入端，所述边沿式高阻型鉴相器的INH端信号若“H”态为有效、则所述边沿式高阻型鉴相器的INH端连接所述第一与门IC8的第二输入端，或若“L”态为有效则所述边沿式高阻型鉴相器的INH端连接反相器IC13的输入端、反相器IC13的输出端连接所述第一与门IC8的第二输入端，所述第一与门IC8的输出端连接第二与门IC7的第一输入端，所述第二与门IC7的第二输入端连接所述或门IC6的输出端，所述或门IC6的第一输入端连接所述边沿式高阻型鉴相器的输入端Wr，所述或门IC6的第二输入端连接所述鉴相器外部输入信号端口Wc，所述第二与门IC7的输出端连接所述计数器CP的输入端，所述计数器CP的输出端连接所述数模转换器DAC的输入端，所述数模转换器DAC的输出端连接所述参考基准电平可调式电位压缩器IC12的正相输入端，所述参考基准电平可调式电位压缩器IC12的输出端连接电阻R4的另一端和压控振荡器VCO的输入端，所述窗口比较器IC9的正相输入端接阈值电压V1，所述窗口比较器IC10的反相输入端接阈值电压V2，电阻R2的另一端连接电容C1的一端，电容C1的另一端连接不带窗口型反相器IC4的输出端和电阻R3的一端，电阻R3的另一端连接所述参考基准电平可调式电位压缩器IC12的反相输入端及电阻R4的一端，其中所述电阻R1的阻值是所述电阻R2的阻值的四倍以上；
所述压控振荡器VCO设置输入端VCOin、VCO输出端，其中，所述压控振荡器VCO外接电容端口C1A、C1B接续外接电容，所述压控振荡器VCO外接电阻端口对地连接一个外接电阻R2，两个置位端口D1和D2实现VCO分段输出，其中，所述输入端VCOin作为压控振荡器VCO的输入端，所述VCO输出端作为压控振荡器VCO的输出端。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910727510.1A CN112350719B (zh) | 2019-08-07 | 2019-08-07 | 正交化的边沿式高阻型鉴相器组环锁相环 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910727510.1A CN112350719B (zh) | 2019-08-07 | 2019-08-07 | 正交化的边沿式高阻型鉴相器组环锁相环 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112350719A CN112350719A (zh) | 2021-02-09 |
| CN112350719B true CN112350719B (zh) | 2022-02-11 |
Family
ID=74367422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910727510.1A Active CN112350719B (zh) | 2019-08-07 | 2019-08-07 | 正交化的边沿式高阻型鉴相器组环锁相环 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112350719B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102158221A (zh) * | 2011-01-26 | 2011-08-17 | 上海宏力半导体制造有限公司 | 锁相环及其快速锁定装置 |
| CN104316860A (zh) * | 2014-09-23 | 2015-01-28 | 宁波大学 | 一种基于pll-vco的高准度老化监测器 |
| CN106656169A (zh) * | 2015-11-03 | 2017-05-10 | 张伟林 | 全自动锁定工作状态的高阻型数字鉴相器 |
| CN108988848A (zh) * | 2017-06-01 | 2018-12-11 | 张伟林 | 现有边沿式高阻型数字鉴相器输出端优化设计案 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7548123B2 (en) * | 2007-07-13 | 2009-06-16 | Silicon Laboratories Inc. | Dividerless PLL architecture |
-
2019
- 2019-08-07 CN CN201910727510.1A patent/CN112350719B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102158221A (zh) * | 2011-01-26 | 2011-08-17 | 上海宏力半导体制造有限公司 | 锁相环及其快速锁定装置 |
| CN104316860A (zh) * | 2014-09-23 | 2015-01-28 | 宁波大学 | 一种基于pll-vco的高准度老化监测器 |
| CN106656169A (zh) * | 2015-11-03 | 2017-05-10 | 张伟林 | 全自动锁定工作状态的高阻型数字鉴相器 |
| CN108988848A (zh) * | 2017-06-01 | 2018-12-11 | 张伟林 | 现有边沿式高阻型数字鉴相器输出端优化设计案 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112350719A (zh) | 2021-02-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5945855A (en) | High speed phase lock loop having high precision charge pump with error cancellation | |
| US20180343011A1 (en) | Multi-modal data-driven clock recovery circuit | |
| CN109787615B (zh) | 鉴频器、pam4时钟数据频率锁定方法、恢复方法及电路 | |
| US6642747B1 (en) | Frequency detector for a phase locked loop system | |
| US20120200325A1 (en) | Low jitter clock recovery circuit | |
| CN113014254B (zh) | 锁相环电路 | |
| US6236697B1 (en) | Clock recovery for multiple frequency input data | |
| US6133769A (en) | Phase locked loop with a lock detector | |
| US4771249A (en) | Phase locked loop having a filter with controlled variable bandwidth | |
| EP1206838A1 (en) | Stable phase locked loop having separated pole | |
| US20040190669A1 (en) | GM cell based control loops | |
| GB2268645A (en) | A lock detection circuit for a phase lock loop | |
| CN106788424A (zh) | 一种基于频率比较的锁定指示器 | |
| Cheng et al. | A difference detector PFD for low jitter PLL | |
| US4594563A (en) | Signal comparison circuit and phase-locked-loop using same | |
| US20040119505A1 (en) | Fast ring-out digital storage circuit | |
| US6646477B1 (en) | Phase frequency detector with increased phase error gain | |
| CN112350719B (zh) | 正交化的边沿式高阻型鉴相器组环锁相环 | |
| CN111416616A (zh) | 具有宽频率覆盖的pll | |
| US7145398B2 (en) | Coarse frequency detector system and method thereof | |
| US7019567B2 (en) | Sine wave generation circuit | |
| CN102055443B (zh) | 一种占空比检测电路 | |
| US10211843B2 (en) | Fast-response hybrid lock detector | |
| US6650146B2 (en) | Digital frequency comparator | |
| US7257184B2 (en) | Phase comparator, clock data recovery circuit and transceiver circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |