CN109787615B - 鉴频器、pam4时钟数据频率锁定方法、恢复方法及电路 - Google Patents

Abstract

本发明提供一种鉴频器、PAM4时钟数据频率锁定方法、恢复方法及电路，包括采用数据及边沿采样时钟分别对输入信号的数据及边沿进行采样；根据至少两个相邻时钟周期的采样数据和介于两个采样数据之间的采样边沿，得到采样时钟快慢的逻辑结果；基于至少三个连相邻时钟周期的逻辑结果确定采样时钟相较于输入信号的频率快慢，并使得采样时钟和输入信号频率相等；再基于Bang‑Bang逻辑调整采样时钟相位，使得采样时钟的采样边沿分别位于输入信号的数据及边沿的中间区域。本发明采用无参考时钟频率锁定和相位锁定技术，能准确锁定频率和相位；对压控振荡器起始频率与输入信号的频率差要求低，能支持大范围输入数据速率的时钟数据恢复功能，适用范围广，稳定性高。

Description

鉴频器、PAM4时钟数据频率锁定方法、恢复方法及电路

技术领域

本发明涉及集成电路设计领域，特别是涉及一种鉴频器、PAM4时钟数据频率锁定方法、恢复方法及电路。

背景技术

时钟数据恢复作为高速串行通信必须具有的核心功能得到越来越广泛的应用。时钟数据恢复就是根据参考时钟，从数据信号把时钟信号提取出来。相对应的，在信道上只传输串行数据，并没有时钟信号，数据接收端接收串行数据并进行时钟恢复。显然，能从数据中准确恢复出时钟信号是这项技术的关键。

现有技术中提出了一种无参考时钟的PAM4时钟数据恢复电路，当压控振荡器起始频率与输入的数据信号频率差超过环路的锁定范围时，无法达到频率锁定或是进入假锁状态，从而无法实现时钟数据恢复功能。为了实现频率的锁定，可以引入鉴频器对频差进行判定，但是当频差较大时，鉴频器输出可能出现增益减小甚至极性反转的情况。

这些非理想效应严重影响无参考时钟的PAM4时钟数据恢复电路的应用范围，如何克服这些非理性效应已成为本领域技术人员亟待解决的问题之一。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种鉴频器、PAM4时钟数据频率锁定方法、恢复方法及电路，用于解决现有技术中无参考时钟的PAM4时钟数据恢复电路无法锁定频率、频率假锁、鉴频器输出增益减小或极性反转等问题。

为实现上述目的及其他相关目的，本发明提供一种PAM4时钟数据频率锁定方法，所述PAM4时钟数据频率锁定方法至少包括：

采用数据采样时钟及边沿采样时钟分别对输入信号的数据及边沿进行采样；

根据至少两个相邻时钟周期的采样数据和介于所述两个连续时钟周期的采样数据之间的采样边沿，得到采样时钟快慢的逻辑结果；

基于至少三个相邻时钟周期的逻辑结果确定所述数据采样时钟及所述边沿采样时钟相较于所述输入信号的频率快慢，并调整所述数据采样时钟及所述边沿采样时钟的频率，使得所述数据采样时钟及所述边沿采样时钟的频率于输入信号频率相等；

其中，所述数据采样时钟与所述边沿采样时钟的频率相等，相位相差180°。

可选地，获得采样时钟快慢逻辑结果的方法包括：

基于相邻的两个采样数据计算用于判断采样时钟快慢的数据是否有效，若无效则不断更新采样数据并计算有效性，直至有效为止；

在采样数据有效的情况下，根据相邻两个采样数据的跳变过程与对应的采样边沿的值得到采样时钟快慢的逻辑结果。

更可选地，计算数据有效性的方法包括：

相邻两个采样数据在0或1与2或3之间跳变，则认为数据有效；反之认为数据无效。

更可选地，得到采样时钟快慢的逻辑结果的方法包括：

所述采样边沿与前一采样数据的值相同则得到快逻辑结果；

所述采样边沿与后一采样数据的值相同则得到慢逻辑结果；

所述采样边沿与前一采样数据及后一采样数据的值均不相同则得到未知逻辑结果。

可选地，所述采样数据由0跳变为2且所述采样边沿为0或1，或所述采样数据由2跳变为0且所述采样边沿为2或3，或所述采样数据由1跳变为2且所述采样边沿为1，或所述采样数据由2跳变为1且所述采样边沿为2，或者所述采样数据由0跳变为3且所述采样边沿为0，或者所述采样数据由3跳变为0且所述采样边沿为3，则得到快逻辑结果；

所述采样数据由0跳变为2且所述采样边沿为2或3，或所述采样数据由2跳变为0且所述采样边沿为0或1，或所述采样数据由1跳变为2且所述采样边沿为2，或所述采样数据由2跳变为1且所述采样边沿为1，或所述采样数据由0跳变为3且所述采样边沿为3，或所述采样数据由3跳变为0且所述采样边沿为0，则得到慢逻辑结果；

所述采样数据在0或1与2或3之间跳变，且所述采样边沿不是上述对应的情况，则得到未知逻辑结果。

更可选地，确定所述数据采样时钟及所述边沿采样时钟相较于所述输入信号的频率快慢的方法包括：

所述逻辑结果的变化趋势呈快-未知-慢的顺序循环，则确定所述数据采样时钟及所述边沿采样时钟的频率快；

所述逻辑结果的变化趋势呈慢-未知-快的顺序循环，则确定所述数据采样时钟及所述边沿采样时钟的频率慢。

可选地，调整所述数据采样时钟及所述边沿采样时钟频率的方法包括：

基于所述数据采样时钟及所述边沿采样时钟频率快慢的检测结果产生相应的调整信号，并基于所述调整信号控制所述数据采样时钟及所述边沿采样时钟的频率；当所述数据采样时钟及所述边沿采样时钟的频率慢时，加快所述数据采样时钟及所述边沿采样时钟的频率；当所述数据采样时钟及所述边沿采样时钟的频率快时，减慢所述数据采样时钟及所述边沿采样时钟的频率。

为实现上述目的及其他相关目的，本发明提供一种PAM4时钟数据恢复方法，所述PAM4时钟数据恢复方法至少包括：

采用上述PAM4时钟数据频率锁定方法进行频率锁定；

频率锁定后，将时钟数据恢复环路设定为相位锁定模式，并进行闭环相位锁定，使采样时钟的采样边沿分别位于输入信号的数据及边沿的中间区域。

可选地，频率锁定的步骤包括：基于开环频率逼近对所述数据采样时钟及所述边沿采样时钟的频率进行粗调；然后再基于闭环频率锁定对所述数据采样时钟及所述边沿采样时钟的频率进行细调，最终确定所述数据采样时钟及所述边沿采样时钟的频率。

更可选地，闭环相位锁定过程中，通过对采样数据和采样边沿做bang-bang逻辑来进行相位的调整，进而实现相位的锁定。

更可选地，在闭环相位锁定过程中，同时基于采样数据和采样边沿对所述数据采样时钟及所述边沿采样时钟的频率进行检测，当发生频率失锁时重新锁定频率。

为实现上述目的及其他相关目的，本发明提供一种鉴频器，所述鉴频器至少包括：

有效数据计算单元、逻辑判定单元及鉴频单元；

所述有效数据计算单元接收所述采样数据，并基于相邻的两个采样数据计算用于判断采样时钟快慢的数据是否有效，并输出相应的有效标志位；

所述逻辑判定单元接收所述采样数据、所述采样边沿及所述有效标志位，在所述有效标志位有效的情况下，基于所述采样数据与所述采样边沿的值得到采样时钟快慢的逻辑结果；

所述鉴频单元连接于所述逻辑判定单元的输出端，用于根据所述逻辑结果判定所述数据采样时钟及所述边沿采样时钟相较于所述输入信号的频率快慢。

可选地，所述有效数据计算单元包括与非门、异或门及第一与门；其中，所述与非门的输入端分别连接前一采样数据及后一采样数据的低位，所述异或门的输入端分别连接前一采样数据及后一采样数据的高位，所述第一与门的输入端分别连接所述与非门及所述异或门的输出端，所述第一与门输出有效标志位。

可选地，所述逻辑判定单元包括第一逻辑结果产生模块、第二逻辑结果产生模块及第三逻辑结果产生模块；

所述第一逻辑结果产生模块对前一采样数据及所述采样边沿做同或运算，得到第一运算结果，再对所述第一运算结果与所述有效标志位做与运算，以得到快逻辑结果；

所述第二逻辑结果产生模块对后一采样数据及所述采样边沿做同或运算，得到第二运算结果，再对所述第二运算结果与所述有效标志位做与运算，以得到慢逻辑结果；

所述第三逻辑结果产生模块对所述第一运算结果及所述第二运算结果做或非运算，再基于或非运算的结果与所述有效标志位做与运算，以得到未知逻辑结果。

可选地，所述鉴频单元包括移位寄存模块、复位模块、第一判定模块及第二判定模块；

所述移位寄存模块接收快逻辑结果、慢逻辑结果及未知逻辑结果，以得到各逻辑结果在不同时序上的信号；

所述复位模块接收第三快逻辑结果、第三慢逻辑结果及时钟信号，当第三快逻辑结果及第三慢逻辑结果均不有效时输出复位信号；

所述第一判定模块接收第一慢逻辑结果、第二未知逻辑结果、第三快逻辑结果及所述复位信号，当逻辑结果的变化趋势呈快-未知-慢的顺序循环时，判定所述数据采样时钟及所述边沿采样时钟的频率快；

所述第二判定模块接收第一快逻辑结果、第二未知逻辑结果、第三慢逻辑结果及所述复位信号，当逻辑结果的变化趋势呈慢-未知-快的顺序循环时，判定所述数据采样时钟及所述边沿采样时钟的频率慢。

为实现上述目的及其他相关目的，本发明提供一种PAM4时钟数据恢复电路，所述PAM4时钟数据恢复电路至少包括：

采样器，上述鉴频器、鉴相器、控制器、第一电荷泵、第二电荷泵、环路滤波器及压控振荡器；

所述采样器接收输入信号、数据采样时钟及边沿采样时钟，基于所述数据采样时钟及所述边沿采样时钟分别对所述输入信号的数据及边沿进行采样，以获得采样数据及采样边沿；

所述鉴频器连接于所述采样器的输出端，基于所述采样数据及所述采样边沿判断所述数据采样时钟及所述边沿采样时钟相较于所述输入信号的频率快慢；

所述控制器连接于所述鉴频器的输出端，基于频率快慢的检测信号产生分别控制所述第一电荷泵、所述第二电荷泵、所述环路滤波器及所述压控振荡器的控制信号，进而控制所述PAM4时钟数据恢复电路的工作状态；

所述第一电荷泵连接于所述鉴频器的输出端，基于频率快慢的检测信号产生相应的频率控制信号；

所述鉴相器连接于所述采样器的输出端，基于所述采样数据及所述采样边沿判断采样时钟与所述输入信号的相位差；

所述第二电荷泵连接于所述鉴相器的输出端，基于相位差的检测信号产生相应的相位控制信号；

所述环路滤波器连接于所述第一电荷泵与所述第二电荷泵的输出端，用于进行滤波；

所述压控振荡器连接于所述环路滤波器的输出端，基于所述环路滤波器及所述控制器的输出信号调整所述数据采样时钟及所述边沿采样时钟的频率，并反馈到所述采样器；

其中，所述数据采样时钟与所述边沿采样时钟的频率相等，相位相差180°。

可选地，所述采样器包括多个采样单元，各采样单元分别基于数据采样时钟及边沿采样时钟将所述输入信号与多个参考值进行比较，进而实现采样。

更可选地，所述控制器包括有限状态机。

如上所述，本发明的鉴频器、PAM4时钟数据频率锁定方法、恢复方法及电路，具有以下有益效果：

本发明的鉴频器、PAM4时钟数据频率锁定方法、恢复方法及电路采用无参考时钟频率锁定和相位锁定技术，能准确锁定频率和相位；对压控振荡器起始频率与输入信号的频率差要求低，能支持大范围输入数据速率的时钟数据恢复功能，适用范围广，稳定性高。

附图说明

图1显示为本发明的PAM4时钟数据恢复电路的结构示意图。

图2显示为本发明的鉴频器的结构示意图。

图3显示为本发明的有效数据计算单元的结构示意图。

图4显示为本发明的逻辑判定单元的结构示意图。

图5显示为本发明的鉴频单元的结构示意图。

图6、图10～图11显示为本发明的四阶脉冲幅度调制信号的中心对称沿情况下采样时钟快的示意图。

图7、图12～图13显示为本发明的四阶脉冲幅度调制信号的非中心对称沿情况下采样时钟快的示意图。

图8、图14～图15显示为本发明的四阶脉冲幅度调制信号的中心对称沿情况下采样时钟慢的示意图。

图9、图16～图17显示为本发明的四阶脉冲幅度调制信号的非中心对称沿情况下采样时钟慢的示意图。

图18显示为本发明的鉴频器确定采样时钟相较于输入信号频率快慢的原理示意图。

图19显示为本发明的鉴频器鉴相器内部状态转移及输出的流程示意图。

元件标号说明

1                  PAM4时钟数据恢复电路

11                 采样器

12                 鉴频器

121                有效数据计算单元

122                逻辑判定单元

122a               第一逻辑结果产生模块

122b               第二逻辑结果产生模块

122c               第三逻辑结果产生模块

123                鉴频单元

123a               移位寄存模块

123b、123b’         复位模块

123c               第一判定模块

123d               第二判定模块

13                 控制器

14                 鉴相器

15                 第一电荷泵

16                 第二电荷泵

17                 环路滤波器

18                 压控振荡器

S1～S8             步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1～图19。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

如图1～图5所示，本实施例提供一种PAM4时钟数据恢复电路1，所述PAM4时钟数据恢复电路1包括：

采样器11，鉴频器12、控制器13、鉴相器14、第一电荷泵15、第二电荷泵16、环路滤波器17及压控振荡器18。

如图1所示，所述采样器11接收输入信号、数据采样时钟CK1及边沿采样时钟CK2，基于所述第一采样CK1及所述边沿采样时钟CK2分别对所述四阶脉冲幅度调制信号PAM4的数据及边沿进行采样，以获得采样数据D<2:0>及采样边沿E<2:0>。

具体地，所述采样器11包括多个采样单元，用于基于不同参考值对所述输入信号数据及边沿的采样。在本实施例中，所述输入信号为四阶脉冲幅度调制信号PAM4，由于所述四阶脉冲幅度调制信号PAM4包括四个电平，所述采样器11基于三个不同的参考值与所述四阶脉冲幅度调制信号PAM4进行比较，进而获得所述四阶脉冲幅度调制信号PAM4传输的数据及边沿信息，如图1所示，所述采样器11包括6个采样单元，分别采样得到三位采样数据D<2:0>及三位采样边沿E<2:0>。

需要说明的是，所述采样单元及参考值的数量根据所述输入信号的电平阶数进行设置，不以本实施例为限。

需要说明的是，所述数据采样时钟CK1与所述边沿采样时钟CK2的频率相等，相位相差180°。

如图1所示，所述鉴频器12连接于所述采样器11的输出端，基于所述采样数据D<2:0>及所述采样边沿E<2:0>判断所述数据采样时钟CK1及所述边沿采样时钟CK2相较于所述四阶脉冲幅度调制信号PAM4的频率快慢。

具体地，如图2所示，在本实施例中，所述鉴频器12包括有效数据计算单元121、逻辑判定单元122及鉴频单元123。

更具体地，所述有效数据计算单元121接收所述采样数据D<2:0>，并基于相邻的两个采样数据D<2:0>计算用于判断采样时钟快慢的数据是否有效，并输出相应的有效标志位data_valid。如图3所示，所述有效数据计算单元121包括与非门nand、异或门xor及第一与门and1；所述与非门nand的输入端分别连接前一采样数据的低位d0<0>及后一采样数据的低位d1<0>，所述异或门xor的输入端分别连接前一采样数据的高位d0<1>及后一采样数据的高位d1<1>，所述第一与门and1的输入端分别连接所述与非门nand及所述异或门xor的输出端，所述第一与门and1输出有效标志位data_valid。当所述采样数据D<2:0>从0或1跳变到2或3，或者从2或3跳变到0或1时，所述有效标志位data_valid有效，在本实施例中，所述有效标志位data_valid高电平有效。

更具体地，所述逻辑判定单元122接收所述采样数据D<2:0>、所述采样边沿E<2:0>及所述有效标志位data_valid，在所述有效标志位data_valid有效的情况下，基于所述采样数据D<2:0>与所述采样边沿E<2:0>的值得到采样时钟快慢的逻辑结果。如图4所示，所述逻辑判定单元122包括第一逻辑结果产生模块122a、第二逻辑结果产生模块122b及第三逻辑结果产生模块122c。所述第一逻辑结果产生模块122a对前一采样数据d0及所述采样边沿e0做同或运算，得到第一运算结果E，再对所述第一运算结果E与所述有效标志位data_valid做与运算，以得到快逻辑结果EE；如图4所示，在本实施例中，所述第一逻辑结果产生模块122a包括第一同或门xnor1、第二同或门xnor2、第二与门and2及第三与门and3，所述第一同或门xnor1的输入端分别连接前一采样数据的高位d0<1>与所述采样边沿的高位e0<1>，所述第二同或门xnor2的输入端分别连接前一采样数据的低位d0<1>与所述采样边沿的低位e0<0>，所述第二与门and2的输入端分别连接所述第一同或门xnor1与所述第二同或门xnor2的输出端，所述第二与门and2输出第一运算结果EE0，所述第三与门and3的输入端分别连接所述第一运算结果EE0及所述有效标志位data_valid，所述第三与门and3输出快逻辑结果EE。所述第二逻辑结果产生模块122b对后一采样数据d1及所述采样边沿e0做同或运算，得到第二运算结果L，再对所述第二运算结果L与所述有效标志位data_valid做与运算，以得到慢逻辑结果LL；如图4所示，在本实施例中，所述第二逻辑结果产生模块122b包括第三同或门xnor3、第四同或门xnor4、第四与门and4及第五与门and5，各器件的连接关系与所述第一逻辑结果产生模块122a相同，在此不一一赘述。所述第三逻辑结果产生模块122c对所述第一运算结果E及所述第二运算结果L做或非运算，再基于或非运算的结果与所述有效标志位data_valid做与运算，以得到未知逻辑结果EL；如图4所示，所述第三逻辑结果产生模块122c包括或非门nor及第六与门and6，所述或非门nor的输入端分别连接所述第一运算结果E及所述第二运算结果L，所述第六与门and6的输入端分别连接所述或非门nor的输出端及所述有效标志位data_valid，所述第六与门and6输出未知逻辑结果EL。

需要说明的是，所述采样数据由0跳变为2且所述采样边沿为0或1，或所述采样数据由2跳变为0且所述采样边沿为2或3，或所述采样数据由1跳变为2且所述采样边沿为1，或所述采样数据由2跳变为1且所述采样边沿为2，或者所述采样数据由0跳变为3且所述采样边沿为0，或者所述采样数据由3跳变为0且所述采样边沿为3，则得到快逻辑结果；所述采样数据由0跳变为2且所述采样边沿为2或3，或所述采样数据由2跳变为0且所述采样边沿为0或1，或所述采样数据由1跳变为2且所述采样边沿为2，或所述采样数据由2跳变为1且所述采样边沿为1，或所述采样数据由0跳变为3且所述采样边沿为3，或所述采样数据由3跳变为0且所述采样边沿为0，则得到慢逻辑结果；所述采样数据在0或1与2或3之间跳变，且所述采样边沿不是上述对应的情况，则得到未知逻辑结果。在本实施例中，为了简化电路，将所述采样数据由0跳变为2且所述采样边沿为1、所述采样数据由2跳变为0且所述采样边沿为3、所述采样数据由0跳变为2且所述采样边沿为3及所述采样数据由2跳变为0且所述采样边沿为1的情况舍去。在实际应用中，可通过复杂的逻辑实现上述所有情况的判定。

更具体地，所述鉴频单元123连接于所述逻辑判定单元122的输出端，用于根据所述逻辑结果判定所述数据采样时钟CK1及所述边沿采样时钟CK2相较于所述输入信号的频率快慢。如图5所示，所述鉴频单元123包括移位寄存模块123a、复位模块123b及123b’、第一判定模块123c及第二判定模块123d。所述移位寄存模块123a接收快逻辑结果EE、慢逻辑结果LL及未知逻辑结果EL，以得到各逻辑结果在不同时序上的信号；如图5所示，所述移位寄存模块123a包括多组寄存模块，各寄存模块均包括第一D触发器DFF1及第二D触发器DFF2，所述第一D触发器DFF1的数据端连接一逻辑结果，所述第一D触发器DFF1的时钟端连接时钟信号CK，所述第一D触发器DFF1的输出端连接所述第二D触发器DFF2的数据端，所述第二D触发器DFF2的时钟端连接时钟信号CK。在时钟信号CK的触发下，所述移位寄存模块123a依时序输出各逻辑结果(依据时序先后分别记为第一逻辑结果、第二逻辑结果、第三逻辑结果。。。。。。)，所述移位寄存模块123a中D触发器的数量可根据需要设定，在本实施例中，所述第二D触发器DFF2输出与输入信号在时序上相差两个时钟周期的信号。所述复位模块123b接收第三快逻辑结果、第三慢逻辑结果及时钟信号CK，当第三快逻辑结果EE1及第三慢逻辑结果LL1均不有效时输出复位信号；如图5所示，所述复位模块123b包括或门or、第三D触发器DFF3及第一反相器not1，所述或门or的输入端分别连接第三快逻辑结果及第三慢逻辑结果，所述第三D触发器DFF3的数据端连接所述或门or的输出端，所述第三D触发器DFF3的时钟端连接所述时钟信号CK，所述第三D触发器DFF3的输出端连接所述第一反相器not1的输入端，所述第一反相器not1输出复位信号；所述复位模块123b’与所述复位模块123b可共用一个，在本实施例中，为了便于图示显示为两个，结构完全相同。所述第一判定模块123c接收第一慢逻辑结果、第二未知逻辑结果、第三快逻辑结果及所述复位信号，当逻辑结果的变化趋势呈快-未知-慢的顺序循环时，判定所述数据采样时钟及所述边沿采样时钟的频率快；如图5所示，所述第一判定模块123c包括第二反相器not2、第四D触发器DFF4、第七与门and7、第五D触发器DFF5、第六D触发器DFF6、第八与门and8及第七D触发器DFF7，所述第二反相器not2的输入端连接所述移位寄存模块123a的输出端(获得第一慢逻辑结果)，所述第二反相器not2的输出端连接所述第四D触发器DFF4的时钟端，所述第二反相器not2的数据端连接高电平，所述第七与门and7的输入端分别连接所述四D触发器DFF4的输出端及所述移位寄存模块123a的输出端(获得第二未知逻辑结果)，所述第五D触发器DFF5及所述第六D触发器DFF6连接为移位寄存器结构，所述第五D触发器DFF5的数据端连接高电平，所述第五D触发器DFF5及所述第六D触发器DFF6的时钟端连接所述七与门and7的输出端，所述第八与门and8的输入端分别连接所述第六D触发器DFF6的输出端及所述移位寄存模块123a的输入端(获得第三快逻辑结果)，所述第七D触发器DFF7的数据端连接高电平，第七D触发器DFF7的时钟端连接所述第八与门and8的输出端，所述第七D触发器DFF7输出判定结果快Fast。所述第二判定模块123d接收第一快逻辑结果、第二未知逻辑结果、第三慢逻辑结果及所述复位信号，当逻辑结果的变化趋势呈慢-未知-快的顺序循环时，判定所述数据采样时钟及所述边沿采样时钟的频率慢；如图5所示，所述第二判定模块123d包括第三反相器not3、第八D触发器DFF8、第九与门and9、第九D触发器DFF9、第十D触发器DFF10、第十与门and10及第十一D触发器DFF11，其中，所述第三反相器not3的输入端连接所述移位寄存模块123a的输出端(获得第一快逻辑结果)，所述第九与门and9的输入端连接所述移位寄存模块123a的输出端(获得第二未知逻辑结果)，所述第十与门and10的输入端连接所述移位寄存模块123a的输入端(获得第三慢逻辑结果)，各器件的连接关系与所述第一判定模块123c对应相同，在此不一一赘述。

需要说明的是，在实际应用中，本发明的鉴频器12可通过硬件电路实现，且任意采用上述逻辑实现频率检测的电路结构均适用本发明；本发明的鉴频器12也可通过软件实现，软件实现的方式包括但不限于查找表，在此不一一赘述。

需要说明的是，所述鉴频器12可应用于其它需要进行频率鉴定的电路，不限于本实施例。

如图1所示，所述控制器13连接于所述鉴频器12的输出端，基于频率快慢的检测信号产生分别控制所述第一电荷泵15、所述第二电荷泵16、所述环路滤波器17及所述压控振荡器18的控制信号，进而控制所述PAM4时钟数据恢复电路1的工作状态。

具体地，所述PAM4时钟数据恢复电路1的工作状态包括但不限于：开环频率逼近、闭环频率锁定及闭环相位锁定。所述控制器13控制所述第一电荷泵15、所述第二电荷泵16及所述环路滤波器17进入环路或不进入环路，并对所述压控振荡器18的振荡频率进行粗调，以此实现对所述PAM4时钟数据恢复电路1的工作状态的控制。在本实施例中，所述控制器13采用有限状态机(FSM)实现。

如图1所示，所述鉴相器14连接于所述采样器11的输出端，基于所述采样数据D<2:0>及所述采样边沿E<2:0>判断采样时钟与所述四阶脉冲幅度调制信号PAM4的相位差。

具体地，在本实施例中，所述鉴相器14对采样数据和采样边沿做bang-bang逻辑实现相位检测，任何基于bang-bang逻辑实现的鉴相器电路均适用于本实施例。在实际应用中，所述鉴相器14不限于采用bang-bang逻辑实现，在此不一一赘述。

如图1所示，所述第一电荷泵15连接于所述鉴频器12的输出端，基于频率快慢的检测信号产生相应的频率控制信号。

具体地，所述第一电荷泵15基于所述鉴频器12的输出信号对所述频率控制信号进行充放电，进而实现对所述频率控制信号占空比的调整，通过所述频率控制信号占空比体现所述鉴频器12输出的频率差。

如图1所示，所述第二电荷泵16连接于所述鉴相器14的输出端，基于相位差的检测信号产生相应的相位控制信号。

具体地，所述第二电荷泵16基于所述鉴相器14的输出信号对所述相位控制信号进行充放电，进而实现对所述相位控制信号占空比的调整，通过所述相位控制信号占空比体现所述鉴相器14输出的相位差。

需要说明的是，所述第一电荷泵15及所述第二电荷泵16还受所述控制器13的控制工作或不工作，视具体工作状态而设定。

如图1所示，所述环路滤波器17连接于所述第一电荷泵15与所述第二电荷泵16的输出端，用于进行滤波。

具体地，所述环路滤波器17用于对所述第一电荷泵15或所述第二电荷泵16输出的信号进行滤波，任意能实现滤波功能的电路均适用于本实施例，在此不一一列举。

如图1所示，所述压控振荡器18连接于所述环路滤波器17的输出端，基于所述环路滤波器17及所述控制器13的输出信号调整所述数据采样时钟CK1及所述边沿采样时钟CK2的频率，并反馈到所述采样器11。

具体地，所述压控振荡器18的输入端连接所述环路滤波器17的输出端，基于所述环路滤波器17的输出信号对所述数据采样时钟CK1及所述边沿采样时钟CK2的频率进行细调。所述压控振荡器18的控制端连接所述控制器13，所述控制器13的输出信号对所述压控振荡器18的频率控制字进行调整，进而实现对所述数据采样时钟CK1及所述边沿采样时钟CK2的频率进行粗调。

需要说明的是，所述压控振荡器18的频率控制字包括但不限于通过所述压控振荡器18内部的电容整列的大小进行调整。

实施例二

如图2～图19所示，本实施例提供一种PAM4时钟数据恢复方法，在本实施例中，所述PAM4时钟数据恢复方法基于所述PAM4时钟数据恢复电路1实现，在实际应用中，所述PAM4时钟数据恢复方法可基于任意能实现本方法的硬件电路或软件代码实现，在此不一一赘述。所述PAM4时钟数据恢复方法包括：

1)开环频率逼近。

具体地，启动阶段，采样时钟与所述四阶脉冲幅度调制信号PAM4的频率差较大，所述控制器13将所述PAM4时钟数据恢复电路1配置为开环频率逼近模式，即所述第一电荷泵15、所述第二电荷泵16及所述环路滤波器17均处于关闭状态。

具体地，所述压控振荡器18在固定偏压下工作，初始状态下，所述压控振荡器18的输出频率控制在最低频率。所述鉴频器12根据所述采样器11的输出信号对所述四阶脉冲幅度调制信号PAM4和采样时钟(所述数据采样时钟CK1及所述边沿采样时钟CK2)的频率进行比较，输出频率偏差的符号。所述控制器13通过对所述鉴频器12输出信号的检测，改变所述压控振荡器18的频率控制字，减小采样时钟和所述四阶脉冲幅度调制信号PAM4的频率偏差。之后，一直重复检测频差、减小频差的步骤，实现对所述数据采样时钟CK1及所述边沿采样时钟CK2的频率粗调，直到频差达到所述鉴频器12分辨率或者所述鉴频器12没有有效输出，开环频率逼近过程结束，并进入下一个过程。

更具体地，所述鉴频器12检测频差的方法包括：采用数据采样时钟及边沿采样时钟分别对输入信号的数据及边沿进行采样；根据至少两个相邻时钟周期的采样数据和介于所述两个连续时钟周期的采样数据之间的采样边沿，得到采样时钟快慢的逻辑结果；基于至少三个相邻时钟周期的逻辑结果确定所述数据采样时钟及所述边沿采样时钟相较于所述输入信号的频率快慢。具体包括：

11)获得采样时钟快慢逻辑结果：

111)基于相邻的两个采样数据计算用于判断采样时钟快慢的数据是否有效，若无效则不断更新采样数据并计算有效性，直至有效为止。

为了做具体说明且不失一般性，假设所述采样器11采用上升沿采样，数据采样时钟和边沿采样时钟的相位相差180°。那么对于较快的采样时钟，采样时钟上一周期的采样沿和下一周期的采样沿对于所述四阶脉冲幅度调制信号PAM4的传输沿的相位关系如图6～图7所示，采样沿从右往左移动。对于较慢的采样时钟，采样时钟上一周期的采样沿和下一周期的采样沿对于所述四阶脉冲幅度调制信号PAM4的传输沿的相位关系如图8～图9所示，采样沿从左往右移动。如下表一所示，当相邻两个采样数据在0或1与2或3之间跳变，则认为数据有效；反之认为数据无效。可通过硬件或软件实现数据有效性计算，在本实施例中，采用图3所示的电路结构实现。

表一112)在采样数据有效的情况下，根据相邻两个采样数据的跳变过程与对应的采样边沿的值得到采样时钟快慢的逻辑结果。

将图6分解为图10及图11，从图10可以看出，如果前一周期采样边沿正好在传输沿中间，采样数据是0，那么下一周期采样边沿就会是0或者1，采样数据是2。从图11可以看出，如果前一周期采样边沿正好在传输沿中间，采样数据是2，那么下一周期采样边沿是2或者3，数据采样是0。即：

情形A:采样时钟快<＝>edge＝0/1,data from 0->2

情形B:采样时钟快<＝>edge＝2/3,data from 2->0

类似的，将图7分解为图12及图13，从图12～图13中可以得出下面的逻辑：

情形C:采样时钟快<＝>edge＝1,data from 1->2

情形D:采样时钟快<＝>edge＝2,data from 2->1

情形E:采样时钟快<＝>edge＝0,data from 0->3

情形F:采样时钟快<＝>edge＝3,data from 3->0

将图8分解为图14及图15，从图14可以看出，如果上前一周期采样边沿正好在传输沿中间，采样数据是0，那么下一周期采样边沿就会是2或者3，采样数据是2。从图15可以看出，如果上前一周期采样边沿正好在传输沿中间，采样数据是2，那么下一周期采样边沿是0或者1，采样数据是0。即：

情形A’:采样时钟慢<＝>edge＝2/3,data from 0->2

情形B’:采样时钟慢<＝>edge＝0/1,data from 2->0

类似的，将图9分解为图16及图17，从图16～图17中可以得出下面的逻辑：

情形C’:采样时钟慢<＝>edge＝2,data from 1->2

情形D’:采样时钟慢<＝>edge＝1,data from 2->1

情形E’:采样时钟慢<＝>edge＝3,data from 0->3

情形F’:采样时钟慢<＝>edge＝0,data from 3->0

下表二为获得采样时钟快慢逻辑结果的真值表，基于表二通过硬件或软件的方式得到逻辑结果，在本实施例中，为了简化电路，Case A、Case B、Case A’及Case B’中仅选用采样边沿为0的情况，在实际应用中可选用全部情况，在此不一一赘述。则所述采样边沿与前一采样数据的值相同则得到快逻辑结果；所述采样边沿与后一采样数据的值相同则得到慢逻辑结果；所述采样边沿与前一采样数据及后一采样数据的值均不相同则得到未知逻辑结果，在本实施例中，采用图4所示的电路结构实现。

	d0<1>	d0<0>	d1<1>	d1<0>	e0<1>	e0<0>
							Case A:fast<＝>edge＝0,1,data from 0->2	0	0	1	0	0	0/1
Case B:fast<＝>edge＝2,3,data from 2->0	1	0	0	0	1	0/1
							Case C:fast<＝>edge＝1,data from 1->2	0	1	1	0	0	1
Case D:fast<＝>edge＝2,data from 2->1	1	0	0	1	1	0
							Case E:fast<＝>edge＝0,data from 0->3	0	0	1	1	0	0
Case F:fast<＝>edge＝3,data from 3->0	1	1	0	0	1	1
Case A’:slow<＝>edge＝2,3,data from 0->2	0	0	1	0	1	0/1
							Case B’:slow<＝>edge＝0,1,data from 2->0	1	0	0	0	0	0/1
Case C’:slow<＝>edge＝2,data from1->2	0	1	1	0	1	0
							Case D’:slow<＝>edge＝1,data from2->1	1	0	0	1	0	1
Case E’:slow<＝>edge＝3,data from0->3	0	0	1	1	1	1
							Case F’:slow<＝>edge＝0,data from 3->0	1	1	0	0	0	0

表二

需要说明的是，如果存在频差，相位的移动会一直持续。那么在图6的情况下，如果前一周期采样边沿在2或者3对应的区域，采样数据是0，那么下一周期采样边沿会是2或者3，采样数据是2，得到采样时钟慢的结果。所以仅仅根据上面的逻辑定义，不能判定时钟频率。

12)基于所述逻辑结果的变化趋势确定所述数据采样时钟及所述边沿采样时钟相较于所述输入信号的频率快慢。所述逻辑结果的变化趋势呈快-未知-慢的顺序循环，则确定所述数据采样时钟及所述边沿采样时钟的频率快；所述逻辑结果的变化趋势呈慢-未知-快的顺序循环，则确定所述数据采样时钟及所述边沿采样时钟的频率慢。

如图18所示，在采样时钟频率快的情况下，假定一开始从边沿处于中间位置开始，采样时钟的边沿会一直向左移动，各周期对应的逻辑结果呈现如下的顺序：

快->未知->慢->快->未知->慢->快->未知->慢

在采样时钟频率慢的情况下，假定一开始从边沿处于中间位置开始，采样时钟的边沿会一直向右移动，各周期对应的逻辑结果呈现如下的顺序：

慢->未知->快->慢->未知->快->慢->未知->快

需要说明的是，判断采样时钟频率快慢基于逻辑结果的变化趋势，并非单个逻辑结果的变化过程，即快->未知->慢的变化趋势可能包括多个快逻辑结果后出现多个未知逻辑结果，然后再出现多个慢逻辑结果。

更具体地，所述鉴频器12内部状态转移及输出的流程如图19所示。

步骤S0：开始，获取第一周期对应的采样时钟的快慢逻辑结果，如果快，则执行步骤S1如果慢或未知，则执行步骤S5；

步骤S1：获取第二周期对应的采样时钟的快慢逻辑结果，如果快，则执行步骤S2；如果慢或未知，则返回步骤S0，重新获取最新的采样时钟的快慢逻辑结果；

步骤S2：获取第三周期对应的采样时钟的快慢逻辑结果，如果未知，则执行步骤S3；如果快或慢，则返回步骤S0，重新获取最新的采样时钟的快慢逻辑结果；

步骤S3：获取第四周期对应的采样时钟的快慢逻辑结果，如果慢，则执行步骤S4；如果快或慢，则返回步骤S0，重新获取最新的采样时钟的快慢逻辑结果；

步骤S4：确定所述数据采样时钟及所述边沿采样时钟相较于所述输入信号的频率快，返回步骤S0，进行下一轮判断。

步骤S5：获取第二周期对应的采样时钟的快慢逻辑结果，如果慢，则执行步骤S6；如果快或未知，则返回步骤S0，重新获取最新的采样时钟的快慢逻辑结果；

步骤S6：获取第三周期对应的采样时钟的快慢逻辑结果，如果未知，则执行步骤S7；如果快或慢，则返回步骤S0，重新获取最新的采样时钟的快慢逻辑结果；

步骤S7：获取第四周期对应的采样时钟的快慢逻辑结果，如果快，则执行步骤S8；如果慢或未知，则返回步骤S0，重新获取最新的采样时钟的快慢逻辑结果；

步骤S8：确定所述数据采样时钟及所述边沿采样时钟相较于所述输入信号的频率慢，返回步骤S0，进行下一轮判断。

需要说明的是，本实施例为了便于说明，仅显示4个采样周期对应的流程，当需要通过大于4个采用周期进行判定时，流程做适应性修改，在此不一一赘述。

需要说明的是，本发明的检测频差的方法适用于其它需要检测频差的情形，不限于本实施例。

2)闭环频率锁定。

具体地，所述控制器13将所述PAM4时钟数据恢复电路1配置为闭环频率锁定模式，即所述第一电荷泵15及所述路滤波器17均处于开启状态，所述第二电荷泵16处于关闭状态。

具体地，所述鉴频器12检测到频差符号后，通过所述第一电荷泵15对所述环路滤波器17的输入信号进行充放电来实现对所述压控振荡器18输出频率的调整。该过程持续一个固定时间后，所述鉴频器12输出为零或者短时间内没有输出，采样时钟和所述四阶脉冲幅度调制信号PAM4的频率非常接近，闭环频率锁定结束。

需要说明的是，闭环频率锁定过程中所述鉴频器12的工作原理与开环频率逼近过程中相同，在此不一一赘述。

3)闭环相位锁定。

具体地，所述控制器13将所述PAM4时钟数据恢复电路1配置为闭环相位锁定模式，即所述第二电荷泵16及所述路滤波器17均处于开启状态，所述第一电荷泵15处于关闭状态。

具体地，所述鉴相器14对采样数据和采样边沿做Bang-Bang逻辑，检测得到相差的符号后，通过所述第二电荷泵16对所述环路滤波器17的输入信号进行充放电来实现对所述压控振荡器18输出频率的调整，进而对相位进行调整，实现相位锁定；最终采样时钟的采样边沿分别位于输入信号的数据及边沿的中间区域。

需要说明的是，在闭环相位锁定过程中，所述鉴频器12可以同时打开，所述控制器13通过监测所述鉴频器12的输出对频率变化进行检测，如果发生失锁，可以触发重锁，进而确保系统的稳定性。

综上所述，本发明提供一种鉴频器、PAM4时钟数据频率锁定方法、恢复方法及电路，包括：采用数据采样时钟及边沿采样时钟分别对输入信号的数据及边沿进行采样；根据至少两个相邻时钟周期的采样数据和介于所述两个连续时钟周期的采样数据之间的采样边沿，得到采样时钟快慢的逻辑结果；基于至少三个连相邻时钟周期的逻辑结果确定所述数据采样时钟及所述边沿采样时钟相较于所述输入信号的频率快慢，并调整所述数据采样时钟及所述边沿采样时钟的频率，使得采样时钟和输入信号频率相等；再基于Bang-Bang逻辑调整采样时钟相位，使得所述数据采样时钟及所述边沿采样时钟的采样边沿分别位于所述输入信号的数据及边沿的中间区域；其中，所述数据采样时钟与所述边沿采样时钟的频率相等，相位相差180°。本发明的鉴频器、PAM4时钟数据频率锁定方法、恢复方法及电路采用无参考时钟频率锁定和相位锁定技术，能准确锁定频率和相位；对压控振荡器起始频率与输入信号的频率差要求低，能支持大范围输入数据速率的时钟数据恢复功能，适用范围广，稳定性高。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (17)

1.一种PAM4时钟数据频率锁定方法，其特征在于，所述PAM4时钟数据频率锁定方法至少包括：

采用数据采样时钟及边沿采样时钟分别对输入信号的数据及边沿进行采样，所述数据采样时钟与所述边沿采样时钟的频率相等，相位相差180°；

根据至少两个相邻时钟周期的采样数据和介于所述两个相邻时钟周期的采样数据之间的采样边沿，得到采样时钟快慢的逻辑结果；

基于至少三个相邻时钟周期的逻辑结果确定所述数据采样时钟及所述边沿采样时钟相较于所述输入信号的频率快慢，并调整所述数据采样时钟及所述边沿采样时钟的频率，使得所述数据采样时钟及所述边沿采样时钟的频率与输入信号频率相等；其中，确定所述数据采样时钟及所述边沿采样时钟相较于所述输入信号的频率快慢的方法包括：所述逻辑结果的变化趋势呈快-未知-慢的顺序循环，则确定所述数据采样时钟及所述边沿采样时钟的频率快；所述逻辑结果的变化趋势呈慢-未知-快的顺序循环，则确定所述数据采样时钟及所述边沿采样时钟的频率慢。

2.根据权利要求1所述的PAM4时钟数据频率锁定方法，其特征在于：获得采样时钟快慢逻辑结果的方法包括：

基于相邻的两个采样数据计算用于判断采样时钟快慢的数据是否有效，若无效则不断更新采样数据并计算有效性，直至有效为止；

在采样数据有效的情况下，根据相邻两个采样数据的跳变过程与对应的采样边沿的值得到采样时钟快慢的逻辑结果。

3.根据权利要求2所述的PAM4时钟数据频率锁定方法，其特征在于：计算数据有效性的方法包括：

相邻两个采样数据在0或1与2或3之间跳变，则认为数据有效；反之认为数据无效。

4.根据权利要求2或3所述的PAM4时钟数据频率锁定方法，其特征在于：得到采样时钟快慢的逻辑结果的方法包括：

所述采样边沿与前一采样数据的值相同则得到快逻辑结果；

所述采样边沿与后一采样数据的值相同则得到慢逻辑结果；

所述采样边沿与前一采样数据及后一采样数据的值均不相同则得到未知逻辑结果。

5.根据权利要求1所述的PAM4时钟数据频率锁定方法，其特征在于：

所述采样数据由0跳变为2且所述采样边沿为0或1，或所述采样数据由2跳变为0且所述采样边沿为2或3，或所述采样数据由1跳变为2且所述采样边沿为1，或所述采样数据由2跳变为1且所述采样边沿为2，或者所述采样数据由0跳变为3且所述采样边沿为0，或者所述采样数据由3跳变为0且所述采样边沿为3，则得到快逻辑结果；

所述采样数据由0跳变为2且所述采样边沿为2或3，或所述采样数据由2跳变为0且所述采样边沿为0或1，或所述采样数据由1跳变为2且所述采样边沿为2，或所述采样数据由2跳变为1且所述采样边沿为1，或所述采样数据由0跳变为3且所述采样边沿为3，或所述采样数据由3跳变为0且所述采样边沿为0，则得到慢逻辑结果；

所述采样数据在0或1与2或3之间跳变，且所述采样边沿不是上述对应的情况，则得到未知逻辑结果。

6.根据权利要求1所述的PAM4时钟数据频率锁定方法，其特征在于：调整所述数据采样时钟及所述边沿采样时钟频率的方法包括：

基于所述数据采样时钟及所述边沿采样时钟频率快慢的检测结果产生相应的调整信号，并基于所述调整信号控制所述数据采样时钟及所述边沿采样时钟的频率；当所述数据采样时钟及所述边沿采样时钟的频率慢时，加快所述数据采样时钟及所述边沿采样时钟的频率；当所述数据采样时钟及所述边沿采样时钟的频率快时，减慢所述数据采样时钟及所述边沿采样时钟的频率。

7.一种PAM4时钟数据恢复方法，其特征在于，所述PAM4时钟数据恢复方法至少包括：

采用如权利要求1～6任意一项所述的PAM4时钟数据频率锁定方法进行频率锁定；

频率锁定后，将时钟数据恢复环路设定为相位锁定模式，并进行闭环相位锁定，使采样时钟的采样边沿分别位于输入信号的数据及边沿的中间区域。

8.根据权利要求7所述的PAM4时钟数据恢复方法，其特征在于：频率锁定的步骤包括：基于开环频率逼近对所述数据采样时钟及所述边沿采样时钟的频率进行粗调；然后再基于闭环频率锁定对所述数据采样时钟及所述边沿采样时钟的频率进行细调，最终确定所述数据采样时钟及所述边沿采样时钟的频率。

9.根据权利要求7或8所述的PAM4时钟数据恢复方法，其特征在于：闭环相位锁定过程中，通过对采样数据和采样边沿做bang-bang逻辑来进行相位的调整，进而实现相位的锁定。

10.根据权利要求7或8所述的PAM4时钟数据恢复方法，其特征在于：在闭环相位锁定过程中，同时基于采样数据和采样边沿对所述数据采样时钟及所述边沿采样时钟的频率进行检测，当发生频率失锁时重新锁定频率。

11.一种鉴频器，其特征在于，所述鉴频器至少包括：

有效数据计算单元、逻辑判定单元及鉴频单元；

所述有效数据计算单元接收采样数据，并基于相邻的两个采样数据计算用于判断采样时钟快慢的数据是否有效，并输出相应的有效标志位；

所述逻辑判定单元接收所述采样数据、采样边沿及所述有效标志位，在所述有效标志位有效的情况下，基于所述采样数据与所述采样边沿的值得到采样时钟快慢的逻辑结果；

所述鉴频单元连接于所述逻辑判定单元的输出端，用于根据所述逻辑结果判定数据采样时钟及边沿采样时钟相较于输入信号的频率快慢，其中，所述逻辑结果的变化趋势呈快-未知-慢的顺序循环，则确定所述数据采样时钟及所述边沿采样时钟的频率快；所述逻辑结果的变化趋势呈慢-未知-快的顺序循环，则确定所述数据采样时钟及所述边沿采样时钟的频率慢。

12.根据权利要求11所述的鉴频器，其特征在于：所述有效数据计算单元包括与非门、异或门及第一与门；其中，所述与非门的输入端分别连接前一采样数据及后一采样数据的低位，所述异或门的输入端分别连接前一采样数据及后一采样数据的高位，所述第一与门的输入端分别连接所述与非门及所述异或门的输出端，所述第一与门输出有效标志位。

13.根据权利要求11所述的鉴频器，其特征在于：所述逻辑判定单元包括第一逻辑结果产生模块、第二逻辑结果产生模块及第三逻辑结果产生模块；

所述第一逻辑结果产生模块对前一采样数据及所述采样边沿做同或运算，得到第一运算结果，再对所述第一运算结果与所述有效标志位做与运算，以得到快逻辑结果；

所述第二逻辑结果产生模块对后一采样数据及所述采样边沿做同或运算，得到第二运算结果，再对所述第二运算结果与所述有效标志位做与运算，以得到慢逻辑结果；

所述第三逻辑结果产生模块对所述第一运算结果及所述第二运算结果做或非运算，再基于或非运算的结果与所述有效标志位做与运算，以得到未知逻辑结果。

14.根据权利要求11所述的鉴频器，其特征在于：所述鉴频单元包括移位寄存模块、复位模块、第一判定模块及第二判定模块；

所述移位寄存模块接收快逻辑结果、慢逻辑结果及未知逻辑结果，以得到各逻辑结果在不同时序上的信号；

所述复位模块接收第三快逻辑结果、第三慢逻辑结果及时钟信号，当第三快逻辑结果及第三慢逻辑结果均不有效时输出复位信号；

所述第一判定模块接收第一慢逻辑结果、第二未知逻辑结果、第三快逻辑结果及所述复位信号，当逻辑结果的变化趋势呈快-未知-慢的顺序循环时，判定所述数据采样时钟及所述边沿采样时钟的频率快；

所述第二判定模块接收第一快逻辑结果、第二未知逻辑结果、第三慢逻辑结果及所述复位信号，当逻辑结果的变化趋势呈慢-未知-快的顺序循环时，判定所述数据采样时钟及所述边沿采样时钟的频率慢。

15.一种PAM4时钟数据恢复电路，其特征在于，所述PAM4时钟数据恢复电路至少包括：

采样器，如权利要求11～14任意一项所述的鉴频器、鉴相器、控制器、第一电荷泵、第二电荷泵、环路滤波器及压控振荡器；

所述采样器接收输入信号、数据采样时钟及边沿采样时钟，基于所述数据采样时钟及所述边沿采样时钟分别对所述输入信号的数据及边沿进行采样，以获得采样数据及采样边沿；

所述鉴频器连接于所述采样器的输出端，基于所述采样数据及所述采样边沿判断所述数据采样时钟及所述边沿采样时钟相较于所述输入信号的频率快慢；

所述控制器连接于所述鉴频器的输出端，基于频率快慢的检测信号产生分别控制所述第一电荷泵、所述第二电荷泵、所述环路滤波器及所述压控振荡器的控制信号，进而控制所述PAM4时钟数据恢复电路的工作状态；

所述第一电荷泵连接于所述鉴频器的输出端，基于频率快慢的检测信号产生相应的频率控制信号；

所述鉴相器连接于所述采样器的输出端，基于所述采样数据及所述采样边沿判断采样时钟与所述输入信号的相位差；

所述第二电荷泵连接于所述鉴相器的输出端，基于相位差的检测信号产生相应的相位控制信号；

所述环路滤波器连接于所述第一电荷泵与所述第二电荷泵的输出端，用于进行滤波；

所述压控振荡器连接于所述环路滤波器的输出端，基于所述环路滤波器及所述控制器的输出信号调整所述数据采样时钟及所述边沿采样时钟的频率，并反馈到所述采样器；

其中，所述数据采样时钟与所述边沿采样时钟的频率相等，相位相差180°。

16.根据权利要求15所述的PAM4时钟数据恢复电路，其特征在于：所述采样器包括多个采样单元，各采样单元分别基于数据采样时钟及边沿采样时钟将所述输入信号与多个参考值进行比较，进而实现采样。

17.根据权利要求15所述的PAM4时钟数据恢复电路，其特征在于：所述控制器包括有限状态机。

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